正誤表 この製品のデータシートに間違いがありましたので、お詫びして訂正いたします。 この正誤表は、2011 年 5 月 12 日現在、アナログ・デバイセズ株式会社で確認した誤りを 記したものです。 なお、英語のデータシート改版時に、これらの誤りが訂正される場合があります。 正誤表作成年月日： 2011 年 5 月 12 日 製品名：AD9789 対象となるデータシートのリビジョン(Rev)：Rev. 0 訂正箇所： １）P. 24 右上から 6 行目 「後続のバイトではアドレスがインクリメントされます」は「デクリメント」の誤記です。 ２）P.42 右の式 9 下 3 行目 「0xC80000」は「0xC88000」の誤記です。 ３）P.44 左下の BPF_Center_Freq の式 式の分母が fDAC/2 で割られていますが、/2 は誤記で、正しくは分母が fDAC のみになります。 ４）P. 47 左下から 9 行目 「DUT 入力」と記述してありますが、この DUT は本製品のことを指しております。 ５）P. 49 図 96 本文の記述と、図示してある DSC のエッジ関係が適切ではありませんが、この図 96 は DCO が何サ イクル必要かを主に示しており、タイミングについては実スケールではありません。ついては本文の 記述（SDR では入力データは DSC の立下がりでサンプリング）を正としてご覧ください。 ６）P.49 左下から 4 行目 「パリティ・カウンタを用いれば、データ有効ウィンドウのエッジ位置の確定に役立てることができ ます」の記述は、適切なセットアップ・ホールド時間が満足されない場合に、パリティ・エラーにな りますので、パリティ・カウンタをうまく活用すれば、適切なタイミングを設定できます、という意 図です。 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹 芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大 阪 MT ビル 2 号 電話 06（6350）6868 14ビット、2400 MSPS、RF用DAC、 4チャンネル信号処理回路付き AD9789 またオンチップのレート・コンバータで、固定のDACクロック でも広範なボーレートに対応できます。デジタル・アップコン バータにより 0～0.5 × f DAC のチャンネル周波数を設定できるた め、4 つの隣接するチャンネルを合成したうえで、DCからf DAC /2 までのどこの周波数でも信号を生成できます。 特長 DOCSIS 3.0 の性能：4 本の QAM キャリア 全帯域（47 MHz～1 GHz）での ACLR −75 dBc @ f OUT = 200 MHz −72 dBc @ f OUT = 800 MHz （ノイズ） また AD9789 は、デバイス設定とステータス・レジスタ読出し用 に、SPI（シリアル・ペリフェラル・インターフェース）を内蔵 しています。高い柔軟性をもつデジタル・インターフェースは 4、 8、16、32 ビットのデータ・バス幅に設定できます。さらに実数 データでも複素数データでも入力することができます。 −67 dBc @ f OUT = 800 MHz （高調波） イコライジング無しにて MER = 42 dB 内蔵の機能（バイパスも可能） 4 個の QAM エンコーダ（SRRC フィルタ付き）、16～512 倍イン ターポレーション、レート・コンバータ、モジュレータ AD9789 は 1.5 V、1.8 V、3.3 V 電源で動作し、全消費電力は 1.6 W です。熱抵抗が低く、パッケージによる寄生成分の少ない 164 ピンのチップ・スケール・パッケージ・ボール・グリッド・アレ イで供給しています。特別な電源投入シーケンスは必要ありませ ん。クロック受信回路は電源投入時に、スタートアップ時のノイ ズを生じさせないようにするためにミュート状態になります。 柔軟なデータ・インターフェース：4/8/16/32 ビット幅（パリティ付 き） 消費電力：1.6 W（I FS = 20 mA、f DAC = 2.4 GHz、LVDSインターフェー ス時） f S ミックス・モードによりダイレクトRF合成に対応 内蔵セルフテスト（BIST）に対応 入力の接続状態のテスト 製品のハイライト ランダム・データ発生機能を内蔵 1. アプリケーション ブロードバンド通信システム 2. CMTS/DVB 携帯電話インフラストラクチャ 3. ポイント to ポイント無線 概要 4. AD9789 は、柔軟に活用できる QAM エンコーダ／インターポレー タ／アップコンバータと、高性能な 2400 MSPS、14 ビット RF 用 D/A コンバータ（DAC）を組み合わせた製品です。柔軟なデジタ ル・インターフェースは、最大 4 チャンネルの複素数（IQ）デー タを入力することができます。QAM エンコーダは、すべての規 格に合致する SRRC フィルタ係数をもち 16、32、64、128、256 のコンスタレーションに対応します。 5. 高集積かつ設定を変更可能な QAM マッパー、インターポ レータ、アップコンバータにより、ブロック内で DOCSIS/DVB 互換の 1～4 つのチャンネルを直接合成 低ノイズかつ優れた相互変調歪み（IMD）特性により、1 GHz までの信号を高品質で合成可能 SFDR 特性を改善できる LVDS 入力や、要求の厳しくないア プリケーション向けの CMOS 入力に対応する、柔軟なデー タ・インターフェース インターフェースは 4 ビット・ニブルから 32 ビット・ワー ドまで設定可能であり、最大 150 MHz の CMOS/LVDS ダブ ル・データレート（DDR）で動作可能 CMOS プロセスで製造される AD9789 は、独自のスイッチン グ技術を採用したことでダイナミック性能を強化 機能ブロック図 DCO RETIMER DATA FORMATTER/ ASSEMBLER 150MHz LVDS/CMOS CMOS 16 TO 31 LVDS FALL DATA QAM/ FILTER/ NCO DATA QAM/ FILTER/ NCO DATA QAM/ FILTER/ NCO DATA QAM/ FILTER/ NCO 16× INTERPOLATOR AND BPF + SCALARS SPI FS IRQ 14-BIT 2.4GSPS DAC RS 07852-001 32 INPUT PINS AND 2 PARITY PINS CMOS 0 TO 15 LVDS RISE 図 1. Rev. 0 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用に よって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利 の使用を明示的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標 は、各社の所有に属します。※日本語資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2009 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 AD9789 目次 特長..................................................................................................... 1 SPIレジスタの説明 ..................................................................... 29 アプリケーション ............................................................................. 1 動作原理........................................................................................... 39 概要..................................................................................................... 1 データパス信号処理 ................................................................... 39 製品のハイライト ............................................................................. 1 デジタル・ブロック・アップコンバータ................................ 43 機能ブロック図 ................................................................................. 1 デジタル・インターフェース・モード.................................... 45 改訂履歴............................................................................................. 2 アナログ動作モード ................................................................... 54 詳細な機能ブロック図 ..................................................................... 3 アナログ制御レジスタ ............................................................... 55 仕様..................................................................................................... 4 電圧リファレンス ....................................................................... 56 DC 仕様 .......................................................................................... 4 DAC出力段 .................................................................................. 56 デジタル仕様................................................................................. 5 AD9789 のクロック駆動............................................................. 57 AC仕様 ........................................................................................... 6 ミュー遅延コントローラ ........................................................... 58 絶対最大定格 ..................................................................................... 8 割込み要求................................................................................... 61 熱抵抗............................................................................................. 8 推奨起動シーケンス ................................................................... 62 ESDに関する注意 ......................................................................... 8 カスタマBISTモード....................................................................... 63 ピン配置とピン機能の説明 ............................................................. 9 内部PRNジェネレータを使用してQAM出力AC性能を テストする方法........................................................................... 63 代表的な性能特性 ........................................................................... 12 用語の説明....................................................................................... 22 シリアル制御ポート ....................................................................... 23 シリアル制御ポート・ピンの説明 ........................................... 23 シリアル制御ポートの一般的な動作 ....................................... 23 命令ワード（16 ビット） .......................................................... 24 MSB/LSBファースト転送 .......................................................... 24 SPIレジスタ・マップ ..................................................................... 27 内蔵セルフテスト（BIST）を使用してデジタル・データ 入力の接続状態をテストする方法 ............................................ 63 QAMコンスタレーション・マップ .............................................. 65 CMOSとLVDSに対するチャネライザ・モードのピン・ マッピング ....................................................................................... 68 外形寸法........................................................................................... 74 オーダー・ガイド ....................................................................... 74 改訂履歴 4/09—Revision 0: Initial Version Rev. 0 | Page 2 of 74 AD9789 詳細な機能ブロック図 4 TO RETIMER 32 BITS LVDS/CMOS CMOS 16 TO 31 LVDS FALL DATA FORMATTER/ ASSEMBLER UP TO 32 BITS DATAPATH 1 UP TO 32 BITS P0 P1 FS DCO DATAPATH 0 UP TO 32 BITS CLK CTL 図 2. DATAPATH 2 SUM SCALE BPF DATAPATH 3 fC デジタル信号処理機能のブロック図 SRRC 2 2N (N = 0 TO 5) BYPASS QAM BYPASS SRRC 図 3. BPF fC = 0 TO fDAC/2 24-BIT NCO 0 TO fDAC /16 QAM MAPPER INPUT SCALE 16× INTERPOLATOR RATE CONVERTER P/Q 24-BIT (P/Q = 0.5 TO 1) CH GAIN 0× TO 2× 07852-003 32 INPUT PINS UP TO 32 BITS チャンネル 0～3 のデータパス・ブロックの詳細（I パスと Q パスは同じであるため、一方だけを示しています） Rev. 0 | Page 3 of 74 07852-002 CMOS 0 TO 15 LVDS RISE AD9789 仕様 DC 仕様 特に指定のない限り、AVDD33 = DVDD33 = 3.3 V、CVDD18 = DVDD18 = 1.8 V、DVDD15 = 1.5 V、f DAC = 2.4 GHz、I FS = 20 mA。 表 1. Parameter Min DAC RESOLUTION Typ Max Unit 14 Bits 6.5 3.5 20.2 70 1 % FSR % FSR mA V Ω pF TEMPERATURE DRIFT Gain Reference Voltage 135 25 ppm/°C ppm/°C REFERENCE Internal Reference Voltage Output Resistance 1 1.2 5 V kΩ ANALOG OUTPUTS Offset Error Gain Error (with Internal Reference) Full-Scale Output Current (Monotonicity Guaranteed) Output Compliance Range Output Resistance Output Capacitance 8.66 −1.0 31.66 +1.0 ANALOG SUPPLY VOLTAGES AVDD33 CVDD18 3.14 1.71 3.3 1.8 3.47 1.89 V V DIGITAL SUPPLY VOLTAGES DVDD33 DVDD18 DVDD15 3.14 1.71 1.43 3.3 1.8 1.5 3.47 1.89 1.58 V V V SUPPLY CURRENTS AND POWER DISSIPATION f DAC = 2.4 GSPS, f OUT = 930 MHz, I FS = 25 mA, Four Channels Enabled I AVDD33 I DVDD18 I CVDD18 I DVDD33 CMOS Interface LVDS Interface I DVDD15 f DAC = 2.0 GSPS, f OUT = 70 MHz, I FS = 20 mA, CMOS Interface I AVDD33 I DVDD18 I CVDD18 I DVDD33 I DVDD15 (Four Channels Enabled, All Signal Processing Enabled) I DVDD15 (One Channel Enabled, 16× Interpolation Only) Power Dissipation f DAC = 2.4 GSPS, f OUT = 930 MHz, I FS = 25 mA, Four Channels Enabled CMOS Interface LVDS Interface 1 外付けのアンプを使用して、すべての外部負荷を駆動します。 Rev. 0 | Page 4 of 74 45 72 180 mA mA mA 42 16 640 mA mA mA 37.4 67.3 155.4 40.3 517 365 1.7 1.63 38.5 70.5 180 50.7 556 391 mA mA mA mA mA mA W W AD9789 デジタル仕様 特に指定のない限り、AVDD33 = DVDD33 = 3.3 V、CVDD18 = DVDD18 = 1.8 V、DVDD15 = 1.5 V、f DAC = 2.4 GHz、I FS = 20 mA、LVDSド ライバおよびレシーバはIEEE Std 1596.3-1996 振幅制限LVDSに適合。 表 2. Parameter CMOS DATA INPUTS (D[31:0], P0, P1) Input Voltage High, V IH Input Voltage Low, V IL Input Current High, I IH Input Current Low, I IL Input Capacitance Setup Time, CMOS Data Input to CMOS_DCO 1 Hold Time, CMOS Data Input to CMOS_DCO CMOS OUTPUTS (CMOS_FS, CMOS_DCO) Output Voltage High, V OH Output Voltage Low, V OL Output Current High, I OH Output Current Low, I OL Maximum Clock Rate (CMOS_DCO) CMOS_DCO to CMOS_FS Delay LVDS DATA INPUTS (D[15:0]P, D[15:0]N, PARP, PARN) Input Voltage Range, V IA or V IB Input Differential Threshold, V IDTH Input Differential Hysteresis, V IDTHH , V IDTHL Input Differential Input Impedance, R IN Maximum LVDS Input Rate Setup Time, LVDS Differential Input Data to Differential DCOx 2 Hold Time, LVDS Differential Input Data to Differential DCOx LVDS OUTPUTS (DCOP, DCON, FSP, FSN) DCOP, FSP = V OA ; DCON, FSN = V OB ; 100 Ω Termination Output Voltage High, V OA or V OB Output Voltage Low, V OA or V OB Output Differential Voltage, |V OD | Output Offset Voltage, V OS Output Impedance, Single Ended, R O R O Mismatch Between A and B, ∆R O Change in |V OD | Between 0 and 1, |∆V OD | Change in V OS Between 0 and 1, ∆V OS Output Current—Driver Shorted to Ground, I SA , I SB Output Current—Drivers Shorted Together, I SAB Power-Off Output Leakage, |I XA |, |I XB | Maximum Clock Rate (DCOP, DCON) DCOx to FSx Delay DAC CLOCK INPUT (CLKP, CLKN) 3 Differential Peak Voltage Common-Mode Voltage Maximum Clock Rate SERIAL PERIPHERAL INTERFACE Maximum Clock Rate (f SCLK , 1/t SCLK ) Minimum Pulse Width High, t PWH Minimum Pulse Width Low, t PWL Minimum SDIO and CS to SCLK Setup, t DS Min Typ 2.0 3.3 0 −10 −10 Max 0.8 +10 +10 2 5.3 −1.4 2.4 0 3.3 0.4 12 12 150 0.28 0.85 825 −100 1575 +100 25 80 150 1.41 0.24 120 1375 1025 150 1150 40 200 150 0.12 1.4 250 1250 140 10 25 25 20 4 10 0.37 1.8 900 25 10 Rev. 0 | Page 5 of 74 V V µA µA pF ns ns V V mA mA MHz ns mV mV mV Ω MSPS ns ns mV mV mV mV Ω % mV mV mA mA mA MHz ns V mV MHz 2400 20 20 Unit MHz ns ns ns AD9789 Parameter Min Minimum SCLK to SDIO Hold, t DH Maximum SCLK to Valid SDIO and SDO, t DV Minimum SCLK to Invalid SDIO and SDO, t DNV Typ Max Unit 5 20 5 ns ns ns INPUTS (SDIO, SCLK, CS) Input Voltage High, V IH Input Voltage Low, V IL Input Current High, I IH Input Current Low, I IL 2.0 OUTPUTS (SDO, SDIO) Output Voltage High, V OH Output Voltage Low, V OL Output Current High, I OH Output Current Low, I OL 1 2 3 3.3 0 −10 −10 0.8 +10 +10 2.4 0 3.6 0.4 V V µA µA V V mA mA 4 4 詳細については、「CMOSインターフェースのタイミング」の項を参照してください。 詳細については、「LVDSインターフェースのタイミング」の項を参照してください。 詳細については、「クロック位相ノイズがAC性能に与える影響」の項を参照してください。 AC仕様 特に指定のない限り、AVDD33 = DVDD33 = 3.3 V、CVDD18 = DVDD18 = 1.8 V、DVDD15 = 1.5 V、f DAC = 2.4 GHz、I FS = 20 mA、デジタル・ スケール = 0 dBFS。 表 3. Parameter Test Conditions/Comments DYNAMIC PERFORMANCE Maximum Update Rate Output Settling Time (t ST ) To 0.025% NOISE SPECTRAL DENSITY (NSD) 1-Channel QAM f OUT = 100 MHz f OUT = 316 MHz f OUT = 550 MHz f OUT = 850 MHz Typ 2400 SPURIOUS-FREE DYNAMIC RANGE (SFDR) f DAC = 2000 MSPS f OUT = 100 MHz f OUT = 316 MHz f OUT = 550 MHz f DAC = 2400 MSPS f OUT = 100 MHz f OUT = 316 MHz f OUT = 550 MHz f OUT = 850 MHz TWO-TONE INTERMODULATION DISTORTION (IMD) f DAC = 2000 MSPS f OUT = 100 MHz f OUT = 316 MHz f OUT = 550 MHz f DAC = 2400 MSPS f OUT = 100 MHz f OUT = 316 MHz f OUT = 550 MHz f OUT = 850 MHz Min Max Unit 13 MSPS ns 70 63 58 dBc dBc dBc 70 70 60 60 dBc dBc dBc dBc 86 73 62 dBc dBc dBc 86 74 66 66 dBc dBc dBc dBc −167 −166.5 −166.5 −166.5 dBm/Hz dBm/Hz dBm/Hz dBm/Hz f OUT2 = f OUT1 + 1.25 MHz f DAC = 2400 MSPS P OUT = −14.5 dBm P OUT = −15.5 dBm P OUT = −18 dBm P OUT = −18.5 dBm Rev. 0 | Page 6 of 74 AD9789 Parameter Test Conditions/Comments ADJACENT CHANNEL LEAKAGE RATIO (ACLR) 1-Channel QAM f OUT = 200 MHz (Harmonics) f OUT = 200 MHz (Noise Floor) f OUT = 500 MHz (Harmonics) f OUT = 500 MHz (Noise Floor) f OUT = 800 MHz (Harmonics) f OUT = 800 MHz (Noise Floor) 2-Channel QAM f OUT = 200 MHz (Harmonics) f OUT = 200 MHz (Noise Floor) f OUT = 500 MHz (Harmonics) f OUT = 500 MHz (Noise Floor) f OUT = 800 MHz (Harmonics) f OUT = 800 MHz (Noise Floor) 4-Channel QAM f OUT = 200 MHz (Harmonics) f OUT = 200 MHz (Noise Floor) f OUT = 500 MHz (Harmonics) f OUT = 500 MHz (Noise Floor) f OUT = 800 MHz (Harmonics) f OUT = 800 MHz (Noise Floor) f DAC = 2293.76 MSPS measured in 6 MHz channels WCDMA ACLR f DAC = 2304 MSPS, mix mode second Nyquist zone f OUT = 1850 MHz Single Carrier First Adjacent Channel Second Alternate Channel Third Alternate Channel Single Carrier First Adjacent Channel Second Alternate Channel Third Alternate Channel Four Carrier First Adjacent Channel Second Alternate Channel Third Alternate Channel Min Typ Max Unit −76 −82 −74.5 −78 −69 −78 dBc dBc dBc dBc dBc dBc −77.5 −81 −68 −76 −66 −76 dBc dBc dBc dBc dBc dBc −75 −76 −69 −72 −67 −72 dBc dBc dBc dBc dBc dBc −70 −72.5 −74 dBc dBc dBc −68 −70.4 −72.7 dBc dBc dBc −63.5 −65.1 −66.9 dBc dBc dBc f OUT = 2100 MHz f OUT = 2100 MHz Rev. 0 | Page 7 of 74 AD9789 絶対最大定格 表 4. 熱抵抗 Parameter Rating AVDD33 to AVSS DVDD18 to DVSS DVDD33 to DVSS DVDD15 to DVSS CVDD18 to AVSS AVSS to DVSS CLKP, CLKN to AVSS FS, DCO to DVSS CMOS and LVDS Data Inputs to DVSS IOUTN, IOUTP to AVSS I120, VREF, IPTAT to AVSS IRQ, CS, SCLK, SDO, SDIO, RESET to DVSS Junction Temperature Storage Temperature Range −0.3 V to +3.6 V −0.3 V to +1.98 V −0.3 V to +3.6 V −0.3 V to +1.98 V −0.3 V to +1.98 V −0.3 V to +0.3 V −0.3 V to CVDD18 + 0.3 V −0.3 V to DVDD33 + 0.3 V −0.3 V to DVDD33 + 0.3 V θ JA は最悪の条件、つまり回路ボードに表面実装パッケージをハ ンダ付けした状態で規定しています。 表 5. 熱抵抗 Package Type 164-Ball CSP_BGA −1.0 V to AVDD33 + 0.3 V −0.3 V to AVDD33 + 0.3 V −0.3 V to DVDD33 + 0.3 V θ JA θ JB θ JC Unit Notes 25.5 24.4 19.0 17.2 14.4 6.8 °C/W °C/W °C/W °C/W 4-layer board, no vias 4-layer board, 4 PCB vias 8-layer board, 4 PCB vias 8-layer board, 16 PCB vias ESDに関する注意 150°C −65°C to +150°C 上記の絶対最大定格を超えるストレスを加えると、デバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格の みを指定するものであり、この仕様の動作セクションに記載する 規定値以上でのデバイス動作を定めたものではありません。デバ イスを長時間絶対最大定格状態に置くと、デバイスの信頼性に影 響を与えることがあります。 Rev. 0 | Page 8 of 74 ESD（静電放電）の影響を受けやすいデバイスです。 電荷を帯びたデバイスや回路ボードは、検知されな いまま放電することがあります。本製品は当社独自 の特許技術であるESD保護回路を内蔵してはいます が、デバイスが高エネルギーの静電放電を被った場 合、損傷を生じる可能性があります。したがって、 性能劣化や機能低下を防止するため、ESDに対する適 切な予防措置を講じることをお勧めします。 AD9789 ピン配置とピン機能の説明 CVDD18 1 2 3 IOUTN 4 5 A + + 6 IOUTP 7 8 – + 9 AVDD33 10 11 12 13 14 1 2 3 4 + + + + X 5 6 7 8 + + 9 10 11 12 13 14 A X X NC B B + + X X I120 C CLKN C N + + X X VREF D CLKP D P + + X X IPTAT E E F F G DVDD18 G H H J J K K CS L X X X SB NC NC L SCLK M CK NC NC M SDO N DO R NC NC N SDIO P IO I NC NC + + + + X X X X 図 4. 1 2 3 AVSS DVDD18 RESET クロック・ピンとアナログ・ピン（上面図） 4 5 6 7 8 9 10 11 図 6. 12 13 14 1 A A B B C C D D E E F F G G H H J PARP J K PARN K L P1 31 27 23 19 15 M P0 11 7 IRQ NC NO CONNECT 2 DVSS + DVDD15 X DVDD33 07852-006 X AVDD33 デジタル電源ピンと SPI ピン（上面図） 3 4 5 6 7 8 9 10 11 12 13 14 FSP 3 BU CMOS_BUS L P+ 15 13 11 9 P– 15 13 7 5 3 1 FS FSN 30 26 22 18 14 10 6 2 CT CMOS_CTRL M 11 9 7 5 3 1 FS DCOP N 29 25 21 17 13 9 5 1 FS CMOS_FS N 14 12 10 8 6 4 2 0 DC DCON P 28 24 20 16 12 8 4 0 DC CMOS_DCO P 14 12 10 8 6 4 2 0 DC PARITY AND CONTROL INPUTS 図 5. 14 +LVDS 07852-005 D[31:0] CMOS DATA INPUTS 図 7. CMOS モードのデータ入力ピン（上面図） Rev. 0 | Page 9 of 74 14 –LVDS LVDS モードのデータ入力ピン（上面図） 07852-007 + CVDD18 07852-004 P AD9789 表 6. ピン機能の説明 ピン番号 記号 説明 A1, A2, A3, A6, A9, A10, A11, B1, B2, B3, B6, B7, B8, B9, B10, B11, C2, C3, C6, C7, C8, C9, C10, C11, D2, D3, D6, D7, D8, D9, D10, D11, E1, E2, E3, E4, E13, E14, F1, F2, F3, F4, F11, F12, F13, F14 A4, A5, B4, B5, C4, C5, D4, D5 AVSS アナログ電源グラウンド CVDD18 1.8 V のクロック電源 A7 IOUTN DAC の負側出力電流 A8 IOUTP DAC の正側出力電流 A12, A13, B12, B13, C12, C13, D12, D13 A14 AVDD33 3.3 V のアナログ電源 NC 無接続。開放状態のまま B14 I120 このピンを 10 kΩ の抵抗でアナログ・グラウンドに接続することで、120 µA のリファレンス 電流を生成 C1 CLKN DAC クロック入力の負側（DACCLK） C14 VREF バンドギャップ・リファレンス入出力。1 nF コンデンサでアナログ・グラウンドにデカップ リング。出力インピーダンスは約 5 kΩ D1 CLKP DAC クロック入力の正側（DACCLK） D14 IPTAT 工場テスト用ピン。出力電流（絶対温度に比例）は 25°C のとき約 10 µA、勾配は約 20 nA/°C E11, E12 DVDD18 1.8 V のデジタル電源 G1, G2, G3, G4, G7, G8, G11, G12, G13, G14 H1, H2, H3, H4, H7, H8, H11, H12, H13, H14, J1, J2, J3, J4, J11, J12, J13, J14 K1, K2, K3, K4, K11, K12, K13, K14 L1 DVDD15 1.5 V のデジタル電源 DVSS デジタル電源グラウンド DVDD33 3.3 V のデジタル電源 CS SPI 用のアクティブ・ローのチップ・セレクト L2, L3, M2, M3, N3, N4, P3, P4 NC 未使用。開放状態のまま L4 P1/PARP CMOS/LVDS パリティ・ビット L5 D31/D15P CMOS/LVDS データ入力 L6 D27/D13P CMOS/LVDS データ入力 L7 D23/D11P CMOS/LVDS データ入力 L8 D19/D9P CMOS/LVDS データ入力 L9 D15/D7P CMOS/LVDS データ入力 L10 D11/D5P CMOS/LVDS データ入力 L11 D7/D3P CMOS/LVDS データ入力 L12 D3/D1P CMOS/LVDS データ入力 L13 FSP データ・バス用 LVDS フレーム同期の正側（FSP） L14 CMOS_BUS アクティブ・ハイでデータ・バスを CMOS 入力に設定。ローでは LVDS 入力に設定 M1 SCLK SPI 用クロック M4 P0/PARN CMOS/LVDS パリティ・ビット M5 D30/D15N CMOS/LVDS データ入力 M6 D26/D13N CMOS/LVDS データ入力 M7 D22/D11N CMOS/LVDS データ入力 M8 D18/D9N CMOS/LVDS データ入力 M9 D14/D7N CMOS/LVDS データ入力 M10 D10/D5N CMOS/LVDS データ入力 M11 D6/D3N CMOS/LVDS データ入力 M12 D2/D1N CMOS/LVDS データ入力 M13 FSN データ・バス用 LVDS フレーム同期の負側（FSN） Rev. 0 | Page 10 of 74 AD9789 ピン番号 記号 説明 M14 CMOS_CTRL アクティブ・ハイで CMOS_DCO および CMOS_FS 信号が有効、DCOP/DCON および FSP/FSN 信号が無効。ローでは CMOS_DCO および CMOS_FS 信号が無効、DCOP/DCON および FSP/FSN 信号が有効 N1 SDO SPI 用シリアル・データ出力 N2 RESET アクティブ・ハイで AD9789 をリセット N5 D29/D14P CMOS/LVDS データ入力 N6 D25/D12P CMOS/LVDS データ入力 N7 D21/D10P CMOS/LVDS データ入力 N8 D17/D8P CMOS/LVDS データ入力 N9 D13/D6P CMOS/LVDS データ入力 N10 D9/D4P CMOS/LVDS データ入力 N11 D5/D2P CMOS/LVDS データ入力 N12 D1/D0P CMOS/LVDS データ入力 N13 DCOP データ・バス用 LVDS データ・クロック出力の正側（DCOP） N14 CMOS_FS データ・バス用 CMOS フレーム同期 P1 SDIO SPI 用シリアル・データ入出力 P2 IRQ アクティブ・ローのオープンドレイン割込み要求出力。10 kΩ 抵抗により DVDD33 にプルアップ P5 D28/D14N CMOS/LVDS データ入力 P6 D24/D12N CMOS/LVDS データ入力 P7 D20/D10N CMOS/LVDS データ入力 P8 D16/D8N CMOS/LVDS データ入力 P9 D12/D6N CMOS/LVDS データ入力 P10 D8/D4N CMOS/LVDS データ入力 P11 D4/D2N CMOS/LVDS データ入力 P12 D0/D0N CMOS/LVDS データ入力 P13 DCON データ・バス用 LVDS データ・クロック出力の負側（DCON） P14 CMOS_DCO データ・バス用 CMOS データ・クロック出力 Rev. 0 | Page 11 of 74 AD9789 –40 –45 –45 –50 –50 –55 –55 –60 –60 SFDR (dBc) –40 –65 –70 0 200 400 600 fOUT (MHz) 800 1000 –85 1200 –90 –50 –50 HARMONIC LEVEL (dBc) –45 –55 –60 –65 –70 –75 0dBFS –3dBFS –6dBFS –12dBFS 0 200 400 600 fOUT (MHz) 800 1000 1200 1200 –60 –65 –70 –75 0dBFS –3dBFS –6dBFS –12dBFS 0 200 400 600 800 1000 1200 fOUT (MHz) 図 12. 3 次高調波、f OUT 、デジタル・フルスケールの特性： f DAC = 2.4 GHz、フルスケール電流 = 20 mA、温度 = 25°C –40 –50 –45 –55 –50 –60 –55 –65 –60 –70 SFDR (dBc) SFDR (dBc) 1000 –55 –90 –65 –70 –75 –75 –80 –85 32mA 20mA 8mA –85 0 200 400 600 fOUT (MHz) 800 1000 +85°C +25°C –40°C –90 –95 1200 –100 07852-011 –80 図 10. 800 –85 2 次高調波、f OUT 、デジタル・フルスケールの特性： f DAC = 2.4 GHz、フルスケール電流 = 20 mA、温度 = 25°C –90 600 –80 07852-009 HARMONIC LEVEL (dBc) –40 –90 400 SFDR、f OUT 、デジタル・フルスケールの特性： f DAC = 2.4 GHz、フルスケール電流 = 20 mA、温度 = 25°C –45 –85 図 9. 図 11. –40 –80 200 fOUT (MHz) SFDR、f OUT 、f DAC の特性：フルスケール電流= 20 mA、デジ タル・スケール= 0 dBFS、温度= 25°C 図 8. 0 0 200 400 600 fOUT (MHz) SFDR、f OUT 、フルスケール電流の特性：f DAC = 2.4 GHz、 デジタル・スケール = 0 dBFS、温度 = 25°C 図 13. Rev. 0 | Page 12 of 74 800 1000 1200 07852-008 –90 0dBFS –3dBFS –6dBFS –12dBFS –80 07852-010 –85 –70 –75 2.4GHz 2.2GHz 2GHz 1.6GHz 1GHz –80 –65 07852-012 –75 07852-013 SFDR (dBc) 代表的な性能特性 SFDR、f OUT 、温度の特性：f DAC = 2.4 GHz、 フルスケール電流 = 20 mA、デジタル・スケール = 0 dBFS AD9789 90 100 80 90 80 70 IMD (dBc) 60 50 0 100 200 300 400 500 600 700 800 900 1000 1100 fOUT (MHz) 30 図 17. 100 90 90 80 IMD (dBc) IMD (dBc) 300 400 500 600 700 800 900 1000 1100 70 70 60 60 50 50 32mA 20mA 8mA 0 100 200 300 400 500 600 700 800 +85°C +25°C –40°C 40 900 1000 1100 fOUT (MHz) 30 07852-038 40 0 3 次IMD、f OUT 、フルスケール電流の特性：f DAC = 2.4 GHz、 デジタル・スケール = 0 dBFS、温度 = 25°C 図 18. –155 –155 –157 –159 –159 –161 –161 –163 –165 –167 –169 300 400 500 600 700 800 900 1000 1100 –163 –165 –167 –169 2.4GHz 2.0GHz 1.6GHz –173 0 200 400 600 fOUT (MHz) 800 1000 +85°C +25°C –40°C –171 –173 1200 –175 07852-016 –171 図 16. 200 3 次IMD、f OUT 、温度の特性：f DAC = 2.4 GHz、 フルスケール電流 = 20 mA、デジタル・スケール = 0 dBFS –157 –175 100 fOUT (MHz) NSD (dBm/Hz) NSD (dBm/Hz) 200 3 次IMD、f OUT 、デジタル・フルスケールの特性： f DAC = 2.4 GHz、フルスケール電流 = 20 mA、温度 = 25°C 80 図 15. 100 fOUT (MHz) 3 次IMD、f OUT 、f DAC の特性：フルスケール電流 = 20 mA、デ ジタル・スケール = 0 dBFS、温度 = 25°C 30 0 07852-041 図 14. 0dBFS –3dBFS –6dBFS –12dBFS 40 07852-034 40 30 50 2.4GHz 2.0GHz 1.6GHz 1.0GHz 07852-037 60 0 200 400 600 800 1000 1200 fOUT (MHz) NSD、f OUT 、f DAC の特性：1 チャンネルQAM、フル スケール電流 = 20 mA 図 19. Rev. 0 | Page 13 of 74 NSD、f OUT 、温度の特性：1 チャンネルQAM、 f DAC = 2.4 GHz、フルスケール電流 = 20 mA 07852-019 IMD (dBc) 70 AD9789 –5 DOCSIS3 –40°C 0°C +25°C +85°C ACLR (dBc) –35 –45 –65 –65 –75 –75 250 450 650 FREQUENCY (MHz) 850 –85 50 ACLR性能の温度特性：1 チャンネルQAM、f DAC = 2.3 GHz、 フルスケール電流 = 20 mA、f OUT = 200 MHz、 サム・スケール= 48 （DOCSIS仕様は−73 dBc、高調波では −63 dBc） 図 23. –55 –60 –60 HARMONIC LEVEL (dBc) –55 –65 –70 –75 DOCSIS3 25°C 65°C 85°C –85 0 100 200 300 400 500 600 fOUT (MHz) 700 800 900 250 350 450 550 650 FREQUENCY (MHz) 750 1000 850 950 –65 –70 –75 DOCSIS3 25°C 65°C 85°C –80 –85 0 100 200 300 400 500 600 700 800 900 fOUT (MHz) 2 次高調波性能、f OUT 、温度の関連特性：1 チャンネルQAM、 f DAC = 2.3 GHz、フルスケール電流 = 20 mA、 サム・スケール = 48 （DOCSIS仕様は−73 dBc、高調波では−63 dBc） 図 24. 1000 3 次高調波性能、f OUT 、温度の関連特性：1 チャンネルQAM、 f DAC = 2.3 GHz、フルスケール電流 = 20 mA、 サム・スケール = 48 （DOCSIS仕様は−73 dBc、高調波では−63 dBc） –55 –5 DOCSIS3 25°C 65°C 85°C –60 150 ACLR性能の温度特性：1 チャンネルQAM、 f DAC = 2.3 GHz、フルスケール電流 = 20 mA、f OUT = 800 MHz、 サム・スケール = 48（DOCSIS仕様は−73 dBc） 07852-014 HARMONIC LEVEL (dBc) –45 –55 –80 図 21. –35 –55 –85 50 図 20. –25 07852-015 ACLR (dBc) –25 DOCSIS3 –40°C 0°C +25°C +85°C –15 07852-017 –15 07852-018 –5 –15 DOCSIS3 2.3GHz 2.2GHz 2.4GHz –25 ACLR (dBc) ACLR (dBc) –65 –70 –35 –45 –55 –75 –65 –80 図 22. 100 200 300 400 500 600 fOUT (MHz) 700 800 900 1000 –85 50 ノイズ・フロア、f OUT 、温度の関連特性（ACLRは 30 MHz 超で測定）：1 チャンネルQAM、f DAC = 2.3 GHz、 フルスケール電流 = 20 mA、サム・スケール = 48 （DOCSIS仕様は−73 dBc） 図 25. Rev. 0 | Page 14 of 74 250 450 650 FREQUENCY (MHz) 850 1050 07852-039 0 07852-031 –85 –75 ACLR性能 対f DAC ：1 チャンネルQAM、f OUT = 850 MHz、 フルスケール電流 = 20 mA、温度 = 25°C、 サム・スケール = 48 （DOCSIS仕様は−73 dBc） AD9789 0 –5 DOCSIS3 CMOS LVDS –10 –20 DOCSIS3 25°C 65°C 85°C –15 –25 ACLR (dBc) –40 –50 –65 –70 100 200 300 400 500 600 700 FREQUENCY (MHz) 800 900 1000 –85 50 07852-040 0 図 29. CMOSおよびLVDSインターフェースのACLR性能：1 チャンネルQAM、f OUT = 840 MHz、f DAC = 2.4 GHz、 フルスケール電流 = 20 mA、サム・スケール = 48 （DOCSIS仕様は−73 dBc） DOCSIS3 25°C 65°C 85°C HARMONIC LEVEL (dBc) ACLR (dBc) –35 –45 –55 –65 ACLR性能の温度特性：2 チャンネルQAM、 f OUT = 200 MHz、f DAC = 2.3 GHz、 フルスケール電流 = 25 mA、サム・スケール = 32 （DOCSIS仕様は−70 dBc、高調波では−63 dBc） –65 –70 –75 DOCSIS3 25°C 65°C 85°C –80 –75 250 450 650 FREQUENCY (MHz) 850 –85 07852-042 –85 50 1050 0 100 200 300 400 500 600 700 800 900 1000 fOUT (MHz) ACLR性能の温度特性：2 チャンネルQAM、 f OUT = 800 MHz、f DAC = 2.3 GHz、 フルスケール電流 = 25 mA、サム・スケール = 32 （DOCSIS仕様は−70 dBc） 図 30. –55 –60 –60 –65 –65 ACLR (dBc) –55 –70 –75 2 次高調波性能、f OUT 、温度の関連特性： 2 チャンネルQAM、f DAC = 2.3 GHz、 フルスケール電流 = 25 mA、サム・スケール = 32 （DOCSIS仕様は−70 dBc、高調波では−63 dBc） DOCSIS3 25°C 65°C 85°C –70 –75 DOCSIS3 25°C 65°C 85°C –80 0 100 200 300 400 500 600 fOUT (MHz) 700 800 900 1000 –80 –85 07852-043 HARMONIC LEVEL (dBc) 1050 –60 –25 図 28. 850 07852-045 –15 –85 450 650 FREQUENCY (MHz) –55 –5 図 27. 250 07852-044 –75 –80 図 26. –45 –55 –60 –90 –35 3 次高調波性能、f OUT 、温度の関連特性： 2 チャンネルQAM、f DAC = 2.3 GHz、 フルスケール電流 = 25 mA、サム・スケール = 32 （DOCSIS仕様は−70 dBc、高調波では−63 dBc） 0 100 200 300 400 500 600 fOUT (MHz) 図 31. Rev. 0 | Page 15 of 74 700 800 900 1000 07852-046 ACLR (dBc) –30 ノイズ・フロア、f OUT 、温度の関連特性（ACLRは 30 MHz 超で測定）： 2 チャンネルQAM、f DAC = 2.3 GHz、 フルスケール電流 = 25 mA、サム・スケール = 32 （DOCSIS仕様は−70 dBc） AD9789 0 0 –10 –40 –50 –30 –40 –50 –60 –60 –70 –70 –80 50 図 32. 250 450 650 FREQUENCY (MHz) 850 1050 –80 50 ACLR性能の温度特性：4 チャンネルQAM、 f OUT = 200 MHz、f DAC = 2.3 GHz、 フルスケール電流 = 25 mA、サム・スケール = 20 （DOCSIS仕様は−67 dBc、高調波では−63 dBc） 図 35. –55 –60 –60 HARMONIC LEVEL (dBc) –55 –65 –70 –75 DOCSIS3 25°C 65°C 85°C –80 0 100 200 300 400 500 600 700 800 900 1000 fOUT (MHz) 図 33. ACLR性能の温度特性：4 チャンネルQAM、 f OUT = 800 MHz、f DAC = 2.3 GHz、 フルスケール電流 = 25 mA、サム・スケール = 20 （DOCSIS仕様は−67 dBc） –75 DOCSIS3 25°C 65°C 85°C –85 0 100 200 300 400 500 600 700 800 900 fOUT (MHz) 2 次高調波性能、f OUT 、温度の関連特性： 4 チャンネルQAM、f DAC = 2.3 GHz、 フルスケール電流 = 25 mA、サム・スケール = 20 （DOCSIS仕様は−67 dBc、高調波例外は−63 dBc） 図 36. 1000 3 次高調波性能、f OUT 、温度の関連特性： 4 チャンネルQAM、f DAC = 2.3 GHz、 フルスケール電流 = 25 mA、サム・スケール = 20 （DOCSIS仕様は−67 dBc、高調波では−63 dBc） 0 –10 –20 ACLR (dBc) –65 ACLR (dBc) 1050 –70 –60 –70 –75 100 200 300 400 500 600 fOUT (MHz) 700 800 900 1000 –30 –40 –50 –70 –80 50 07852-028 0 DOCSIS3 2.3GHz 2.2GHz 2.4GHz –60 DOCSIS3 25°C 65°C 85°C –80 図 34. 850 –65 –55 –85 450 650 FREQUENCY (MHz) ノイズ・フロア、f OUT 、温度の関連特性（ACLRは 30 MHz 超で測定）： 4 チャンネルQAM、f DAC = 2.3 GHz、 フルスケール電流 = 25 mA、サム・スケール = 20 （DOCSIS仕様は−67 dBc） 図 37. Rev. 0 | Page 16 of 74 250 450 650 FREQUENCY (MHz) 850 1050 07852-047 –85 250 –80 07852-026 HARMONIC LEVEL (dBc) ACLR (dBc) –30 DOCSIS3 –40°C 0°C +25°C +85°C –20 07852-027 ACLR (dBc) –20 07852-029 DOCSIS3 –40°C 0°C +25°C +85°C 07852-030 –10 ACLR性能のf DAC 特性：4 チャンネルQAM、f OUT = 850 MHz、フルスケール電流 = 25 mA、温度 = 25°C、 サム・スケール = 20 （DOCSIS仕様は−67 dBc） AD9789 VBW 560kHz FREQ. OFFSET RMS RESULTS CARRIER POWER 3.375MHz –18.10dBm/ 6.375MHz 6.00000MHz 12.00MHz 18.00MHz UPPER dBc dBm –68.98 –87.07 –74.62 –92.71 –76.46 –94.55 –76.56 –94.66 CENTER 840.00MHz RES BW 30kHz 図 40. ATTEN 2dB CENTER 840.00MHz RES BW 30kHz VBW 300kHz FREQ. OFFSET RMS RESULTS CARRIER POWER 3.375MHz –21.75dBm/ 6.375MHz 6.00000MHz 12.00MHz 18.00MHz SPAN 18MHz SWEEP 58.4ms (601 PTS) 1 チャンネルQAMのACLR： f OUT = 840 MHz、 温度 = 25°C、サム・スケール = 48、 フルスケール電流 = 20 mA、スパン= 18 MHz REF –35.91dBm SPAN 42MHz SWEEP 136.2ms (601 PTS) LOWER UPPER REF BW dBc dBm dBc dBm 750.0kHz –71.64 –93.39 –72.50 –94.25 5.250MHz –73.71 –95.47 –66.72 –88.47 6.000MHz –73.58 –95.33 0.50 –21.10 6.000MHz –73.70 –95.45 –66.72 –88.48 VBW 300kHz FREQ. LOWER UPPER OFFSET REF BW dBc dBm dBc dBm RMS RESULTS CARRIER POWER 3.375MHz 750.0kHz –73.99 –91.97 –74.93 –92.91 6.375MHz 5.250MHz –74.94 –92.92 –75.35 –93.33 –17.98dBm/ 6.00000MHz 1 チャンネルQAMのACLR： f OUT = 840 MHz、 温度 = 25°C、サム・スケール = 48、 フルスケール電流 = 20 mA、スパン= 42 MHz REF –35.91dBm 図 39. LOWER REF BW dBc dBm 750.0kHz –65.57 –83.66 5.250MHz –75.01 –93.11 6.000MHz –76.83 –94.92 6.000MHz –77.17 –95.26 START 831.00MHz RES BW 30kHz ATTEN 2dB VBW 300kHz FREQ. OFFSET RMS RESULTS CARRIER POWER 3.375MHz –21.29dBm/ 6.375MHz 6.00000MHz 12.00MHz 18.00MHz 07852-061 図 38. SPAN 42MHz SWEEP 39.12ms (601 PTS) ATTEN 2dB 2 チャンネルQAMのACLR： f OUT = 840 MHz、 サム・スケール = 32、 フルスケール電流 = 25 mA、 スパン= 42 MHz、チャンネル 1 図 41. Rev. 0 | Page 17 of 74 07852-023 CENTER 840.00MHz RES BW 56kHz REF –32.76dBm STOP 873MHz SWEEP 136.2ms (601 PTS) LOWER REF BW dBc dBm 750.0kHz –70.07 –92.16 5.250MHz –69.05 –90.34 6.000MHz –0.49 –21.78 6.000MHz –66.61 –87.90 UPPER dBc dBm –73.20 –94.49 –73.87 –95.16 –73.29 –94.58 –73.98 –95.27 07852-066 ATTEN 2dB 07852-020 REF –32.76dBm 2 チャンネルQAMのACLR： f OUT = 840 MHz、 サム・スケール = 32、 フルスケール電流 = 25 mA、 スパン= 42 MHz、チャンネル 2 AD9789 VBW 300kHz SPAN 18MHz SWEEP 58.4ms (601 PTS) FREQ. LOWER UPPER OFFSET REF BW dBc dBm dBc dBm RMS RESULTS CARRIER POWER 3.375MHz 750.0kHz –75.37 –96.93 –75.56 –97. 11 –21.56dBm/ 6.375MHz 5.250MHz –73.85 –95.41 –72.54 –94.10 6.00000MHz RMS RESULTS CARRIER POWER –23.63dBm/ 6.00000MHz 図 44. ATTEN 2dB CENTER 834.00MHz RES BW 30kHz VBW 300kHz FREQ. OFFSET 3.375MHz 6.375MHz 12.00MHz 18.00MHz REF BW 750.0kHz 5.250MHz 6.000MHz 6.000MHz SPAN 18MHz SWEEP 58.4ms (601 PTS) 2 チャンネルQAMのACLR： f OUT = 840 MHz、 サム・スケール = 32、 フルスケール電流 = 25 mA、 スパン = 18 MHz、チャンネル 2 REF –35.96dBm SPAN 42MHz SWEEP 136.2ms (601 PTS) LOWER UPPER dBc dBm dBc dBm –70.33 –93.96 –11.07 –34.70 –69.04 –92.67 –0.49 –24.12 –70.38 –94.01 0.00 –23.63 –71.02 –94.65 0.43 –23.20 VBW 300kHz FREQ. LOWER UPPER OFFSET REF BW dBc dBm dBc dBm RMS RESULTS CARRIER POWER 3.375MHz 750.0kHz –75.51 –96.54 –75.17 –96.20 –21.03dBm/ 6.375MHz 5.250MHz –72.55 –93.58 –73.90 –94.93 6.00000MHz 2 チャンネルQAMのACLR： f OUT = 840 MHz、 サム・スケール = 32、 フルスケール電流 = 25 mA、 スパン = 18 MHz、チャンネル 1 REF –35.96dBm 図 43. CENTER 852.00MHz RES BW 30kHz ATTEN 2dB CENTER 852.00MHz VBW 300kHz RES BW 30kHz RMS RESULTS CARRIER POWER –23.23dBm/ 6.00000MHz 07852-021 図 42. ATTEN 2dB 4 チャンネルQAMのACLR： f OUT = 840 MHz、 温度 = 25°C、サム・スケール = 20、 フルスケール電流 = 25 mA、スパン = 42 MHz、 チャンネル 1 図 45. Rev. 0 | Page 18 of 74 07852-067 CENTER 840.00MHz RES BW 30kHz REF –35.91dBm FREQ. OFFSET 3.375MHz 6.375MHz 12.00MHz 18.00MHz REF BW 750.0kHz 5.250MHz 6.000MHz 6.000MHz SPAN 42MHz SWEEP 136.2ms (601 PTS) LOWER dBc dBm –11.10 –34.32 –0.75 –23.98 –0.59 –23.81 –0.35 –23.58 UPPER dBc dBm –72.19 –95.42 –68.97 –92.20 –70.32 –93.55 –70.70 –93.93 4 チャンネルQAMのACLR、f OUT = 840 MHz、 温度 = 25°C、 サム・スケール = 20、 フルスケール電流 = 25 mA、スパン = 42 MHz、 チャンネル 4 07852-022 ATTEN 2dB 07852-065 REF –35.91dBm AD9789 CENTER 834.00MHz RES BW 30kHz REF –35.96dBm SPAN 18MHz SWEEP 58.4ms (601 PTS) VBW 300kHz CENTER 852.00MHz RES BW 30kHz FREQ. LOWER UPPER OFFSET REF BW dBc dBm dBc dBm RMS RESULTS CARRIER POWER 3.375MHz 750.0kHz –72.95 –96.56 –10.86 –34.48 6.375MHz 5.250MHz –69.38 –92.99 –0.51 –24.13 –23.62dBm/ 6.00000MHz 50 48 48 46 46 44 44 42 42 MER (dB) 40 38 36 250 350 450 550 650 750 850 950 fOUT (MHz) 32 –40°C 図 50. 250 350 450 550 650 750 850 950 変調誤差比：等化後、4 チャンネル 256 QAM、 f DAC = 2.29376 GHz、フルスケール電流 = 25 mA、 サム・スケール = 20 （スペクトル・アナライザの復調 ツールボックスのイコライゼーション・フィルタを使用） 50 48 48 46 46 44 44 42 42 MER (dB) 50 40 38 36 40 38 36 +25°C +85°C –40°C 32 150 250 350 450 550 650 fOUT (MHz) 750 850 950 変調誤差比：等化前、1 チャンネル 256 QAM、 f DAC = 2.29376 GHz、フルスケール電流 = 20 mA、 サム・スケール = 48 +25°C 34 +85°C –40°C 32 30 50 07852-033 34 30 50 150 fOUT (MHz) 変調誤差比：等化後、1 チャンネル 256 QAM、 f DAC = 2.29376 GHz、フルスケール電流 = 20 mA、 サム・スケール = 48 （スペクトル・アナライザの復調 ツールボックスのイコライゼーション・フィルタを使用） MER (dB) +25°C +85°C 07852-035 150 34 30 50 07852-032 32 図 48. 38 36 +25°C +85°C –40°C 34 図 47. 40 150 250 350 450 550 650 750 850 950 fOUT (MHz) 図 51. Rev. 0 | Page 19 of 74 変調誤差比：等化前、4 チャンネル 256 QAM、 f DAC = 2.29376 GHz、フルスケール電流 = 25 mA、 サム・スケール = 20 07852-036 MER (dB) 4 チャンネルQAMのACLR： f OUT = 840 MHz、温度 = 25°C、 サム・スケール = 20、フルスケール電流 = 25 mA、 スパン = 18 MHz、チャンネル 4 図 49. 50 30 50 SPAN 18MHz SWEEP 58.4ms (601 PTS) VBW 300kHz FREQ. LOWER UPPER OFFSET REF BW dBc dBm dBc dBm RMS RESULTS CARRIER POWER 3.375MHz 750.0kHz –11.20 –34.40 –74.44 –97.64 6.375MHz 5.250MHz –0.77 –23.96 –69.07 –92.26 –23.20dBm/ 6.00000MHz 4 チャンネルQAMのACLR、f OUT = 840 MHz、温度 = 25°C、 サム・スケール = 20、フルスケール電流 = 25 mA、 スパン = 18 MHz、チャンネル 1 図 46. ATTEN 2dB 07852-025 ATTEN 2dB 07852-024 REF –35.96dBm AD9789 REF –32.62dBm 80 ATTEN 0dB 75 70 65 60 SFDR (dBc) 55 50 45 40 35 30 25 20 CENTER 2.100GHz RES BW 30kHz SFDR対f OUT ：ミックス・モード、f DAC = 2.4 GHz、 フルスケール電流 = 20 mA（2 次ナイキスト領域の性能） 図 52. 90 85 図 55. 80 VBW 300kHz FREQ. OFFSET RMS RESULTS CARRIER POWER 5.000MHz –19.95dBm/ 10.00MHz 3.84000MHz 15.00MHz 20.00MHz 25.00MHz 75 REF BW 3.840MHz 3.840MHz 3.840MHz 3.840MHz 3.840MHz SPAN 53.84MHz SWEEP 174.6ms (601 PTS) LOWER dBc dBm –68.93 –88.88 –71.31 –91.26 –73.43 –93.37 –75.12 –95.07 –75.60 –95.55 UPPER dBc dBm –67.99 –87.94 –70.42 –90.37 –72.68 –92.63 –74.89 –94.84 –76.51 –96.46 07852-092 10 1200 1300 1400 1500 1600 1700 1800 1900 2000 2100 2200 2300 2400 fOUT (MHz) 07852-068 15 1 キャリアWCDMAのACLR：ミックス・モード、 f OUT = 2.1 GHz、 f DAC = 2304 MHz、 フルスケール電流 = 20 mA IMD (dBc) 70 65 REF –38.62dBm ATTEN 2dB 60 55 50 45 40 30 1200 1300 1400 1500 1600 1700 1800 1900 2000 2100 2200 2300 2400 fOUT (MHz) 図 53. 07852-076 35 相互変調歪み 対f OUT：ミックス・モード、f DAC = 2.4 GHz、 フルスケール電流 = 20 mA（2 次ナイキスト領域の性能） –45 –50 CENTER 2.102 50GHz RES BW 30kHz VBW 300kHz FIRST ADJACENT CHANNE L SECOND ADJACENT CHANNE L THIRD ADJACENT CHANNE L FIFTH ADJACENT CHANNE L RMS RESULTS CARRIER POWER –26.06dBm/ 3.84000MHz ACLR (dBc) –55 –60 –65 図 56. –70 –75 –85 1150 1250 1350 1450 1550 1650 1750 1850 1950 2050 2150 2250 fOUT (MHz) 図 54. 07852-075 –80 ACLR対f OUT ：1 キャリアWCDMAによるミックス・ モード、f DAC = 2304 MHz、フルスケール電流 = 20 mA （2 次ナイキスト領域の性能） Rev. 0 | Page 20 of 74 FREQ. OFFSET 5.000MHz 10.00MHz 15.00MHz 20.00MHz 25.00MHz 30.00MHz REF BW 3.840MHz 3.840MHz 3.840MHz 3.840MHz 3.840MHz 3.840MHz SPAN 63.84MHz SWEEP 207ms (601 PTS) LOWER dBc dBm –0.25 –26.31 –0.42 –26.48 –64.07 –90.13 –65.36 –91.42 –66.86 –92.92 –67.83 –93.89 UPPER dBc dBm –0.42 –26.47 –63.50 –89.56 –65.13 –91.18 –66.97 –93.03 –68.70 –94.76 –68.64 –94.70 4 キャリアWCDMAのACLR：ミックス・モード、 f OUT = 2.1 GHz、 f DAC = 2304 MHz、 フルスケール電流 = 20 mA 07852-093 –40 AD9789 1100 2000 AVDD33 DVDD33 (LVDS) DVDD33 (CMOS) DVDD18 DVDD15 CVDD18 1600 700 600 500 400 300 600 200 1.2 1.4 1.6 1.8 2.0 2.2 2.4 0 1.0 図 60. 1.6 1.8 2.0 2.2 2.4 TOTAL (CMOS) TOTAL (LVDS) POWER DISSIPATION (mW) 1200 400 300 200 1000 800 600 400 200 1.2 1.4 1.6 1.8 2.0 2.2 2.4 fDAC (GHz) 0 1.0 07852-095 0 1.0 200 180 160 140 AVDD33 120 100 80 60 40 図 59. 12 14 16 18 20 22 24 26 FULL-SCALE CURRENT (mA) 28 30 32 07852-098 20 10 1.4 1.6 1.8 fDAC (GHz) 電源別の消費電力 対f DAC ：16 倍インターポレーション、 1 チャンネル・イネーブル、f OUT = 70 MHz、 フルスケール電流 = 20 mA 8 1.2 AVDD33 の消費電力 対 フルスケール電流 Rev. 0 | Page 21 of 74 図 61. 2.0 2.2 2.4 07852-097 100 0 1.4 f OUT = 915 MHz、 全消費電力 対f DAC：4 チャンネルDOCSIS、 フルスケール電流 = 25 mA（データパス設定： QAMエンコーダON、SRRCフィルタON、4 つの 2 倍 インターポレーション・フィルタON） 1400 AVDD33 DVDD33 (LVDS) DVDD33 (CMOS) DVDD18 DVDD15 CVDD18 500 1.2 fDAC (GHz) 電源別の消費電力 対f DAC ：4 チャンネルDOCSIS、 f OUT = 915 MHz、フルスケール電流 = 25 mA （データパス設定：QAMエンコーダON、SRRCフィルタ ON、4 つの 2 倍インターポレーション・フィルタON） 600 POWER DISSIPATION (mW) 800 100 700 POWER DISSIPATION (mW) 1000 400 fDAC (GHz) 図 58. 1200 200 0 1.0 図 57. 1400 07852-096 800 07852-094 POWER DISSIPATION (mW) 900 TOTAL (CMOS) TOTAL (LVDS) 1800 POWER DISSIPATION (mW) 1000 全消費電力 対f DAC ：16 倍インターポレーション、 1 チャンネル・イネーブル、f OUT = 70 MHz、 フルスケール電流 = 20 mA AD9789 用語の説明 単調増加性 スプリアスフリー・ダイナミック・レンジ（SFDR） DAC が単調増加性であれば、デジタル入力が増加すると、アナ ログ出力が増加するか一定になります。 出力信号のピーク振幅値と規定帯域内のスプリアス信号のピー ク振幅値との差をいい、dB 値で表します。 オフセット誤差 ノイズ・スペクトル密度（NSD） 理想的なゼロからの実際の出力電流の偏差をいいます。IOUTP の場合、すべての入力を 0 に設定したときの本来の出力は 0 mA です。IOUTN の場合、すべての入力を 1 に設定したとき 0 mA で す。 単位帯域幅当たりのコンバータのノイズ電力です。通常、0 dBm のフルスケール信号が出力された状態で、dBm/Hz 単位で規定さ れます。 ゲイン誤差 希望チャンネル内の電力測定値と隣接チャンネル内の電力測定 値の比を dBc で表した値です。 理想的な出力スパンと実際のスパンとの偏差をいいます。実際の スパンは、すべての入力を 1 に設定したときの出力から、すべて の入力を 0 に設定したときの出力を引いた値になります。 温度ドリフト 室温（25°C）での値からT MIN またはT MAX での値までの最大変化と して規定されます。オフセット、ゲイン、リファレンス・ドリフ トの場合、ドリフトは 1°C当たりのppm値で表されます。 電源電圧変動除去比（PSR） 電源電圧が公称から最小と最大の規定電圧まで変化したときの フルスケール出力の最大変化をいいます。 隣接チャンネル漏洩率（ACLR） 変調誤差比（MER） 変調信号は、コンスタレーションと呼ばれる離散出力値の集合を 作成します。各シンボルは、コンスタレーション上の 1 点に対応 する出力信号になります。MER はシンボル平均出力振幅と個々 のシンボルの rms 誤差振幅との比です。 相互変調歪み（IMD） 相互変調歪みは、複数の信号がさまざまな周波数で混合されるこ とにより生じます。多くの製品では式af 1 ± bf 2 に基づいて求めら れています（ここで、aとbは整数値です）。 出力コンプライアンス・レンジ 電流出力 DAC の出力における許容電圧範囲です。コンプライア ンス・レンジの最大限界を超えて動作させると、出力段の飽和や ブレークダウンを招いて線形性が失われるおそれがあります。 Rev. 0 | Page 22 of 74 AD9789 シリアル制御ポート AD9789 のシリアル制御ポートは、高い柔軟性をもつ同期シリア ル通信ポートであるため、多くの業界標準マイクロコントローラ やマイクロプロセッサと容易にインターフェースすることがで きます。AD9789 のシリアル制御ポートは、Motorola SPI®プロト コルや Intel® SSR プロトコルなど、多くの同期転送フォーマット と互換性があります。このシリアル制御ポートを使用して、 AD9789 を設定する全レジスタとの間で読出し／書込みをおこな います。MSB ファーストや LSB ファーストの転送フォーマット のみでなく、シングルバイト転送やマルチバイト転送にも対応し ています。AD9789 のシリアル制御ポートは、1 本の双方向 I/O ピ ン（SDIO のみ）または 2 本の単方向 I/O ピン（SDIO/SDO）とし て設定できます。デフォルトでは、AD9789 は単方向のロング命 令モードになっています（ロング命令モードのみのサポートで す）。 シリアル制御ポート・ピンの説明 SCLK（シリアル・クロック）ピンは、シリアル・シフト・クロッ クです。このピンは入力専用です。SCLK は、シリアル制御ポー トの読出しと書込みの同期をとるために使われます。書込みデー タ・ビットはこのクロックの立上がりエッジでレジスタに格納さ れ、読出しデータ・ビットは立下がりエッジでレジスタから出力 されます。このピンは 30 kΩ の抵抗により内部でグラウンドにプ ルダウンされています。 する前に転送を中止したい場合、残りの転送を完了させるか、ま たはSCLKの 1 サイクル以上（ただし 8 SCLKサイクル未満）にわ たってCSをローレベルに戻すことによって、ステート・マシン をリセットする必要があります。バイトの境界ではないところで CSをハイレベルにすると、シリアル転送が停止し、バッファが クリアされます。 ストリーミング・モード（表 7を参照）では、任意数のデータ・ バイトを 1 つの連続ストリームとして転送できます。レジスタ・ アドレスは自動的にインクリメントまたはデクリメントされま す（「MSB/LSBファースト転送」を参照）。転送される最終バ イトの終わりで CSをハイレベルにして、ストリーミング・モー ドを終了させる必要があります。 通信サイクル―命令とデータ AD9789 との通信サイクルには 2 つのフェーズがあります。最初 のフェーズでは、16 個の SCLK 立上がりエッジに同期して 16 ビットの命令ワードが AD9789 に書き込まれます。この命令ワー ドで、データ転送フェーズに関する情報（通信サイクルの 2 番目 のフェーズに関する情報）が AD9789 のシリアル制御回路に与え られます。命令ワードでは、次のデータ転送フェーズが読出し／ 書込みか、そしてデータ転送のバイト数、データ転送の先頭バイ トが書き込みされる開始レジスタ・アドレスを指定します。 書込み SDIO（シリアル・データ入出力）は 2 つの機能を持つピンで、 入力専用（単方向モード）または入出力（双方向モード）として 機能します。AD9789 では、デフォルトで単方向 I/O モード（レ ジスタ 0x00[7] = 0）に設定されています。 命令ワードで書込み動作を指定した場合、通信サイクルの 2 番目 のフェーズは AD9789 のシリアル制御バッファに対するデータ 転送になります。データ・ビットは SCLK の立上がりエッジでレ ジスタに格納されます。 SDO（シリアル・データ出力）ピンは、データ・リードバック用 の独立した出力ピンとして、単方向 I/O モードのみで使用されま す。 転送長（1/2/3 バイトまたはストリーミング・モード）は、命令 バイト中の 2 ビット（N1 とN0）で指定します。転送長が（スト リーミング・モードではなく）1、2、3 バイトのいずれかである とき、8 ビットの各シーケンスの後でCSをハイレベルにしてバス を休止させることができます（ただし、サイクルが終了する最終 バイトは除く）。バスが休止しているときにCSをローレベルに すると、シリアル転送が再開されます。バイト境界では無いとこ ろでCSをハイレベルにすると、シリアル制御ポートがリセット されます。ストリーミング・モードでは、書込み時に予備レジス タやブランク・レジスタをスキップできません。したがって、デ バイスを正常に動作させるためには、ユーザは予備レジスタに書 き込むビット・パターンを知っておく必要があります。ブラン ク・レジスタには、どんな値が書き込まれても問題ありません。 CS（チップ・セレクト・バー）は、読出しサイクルと書込みサ イクルをゲーティングするアクティブ・ロー・コントロールです。 CSがハイのとき、SDOとSDIOはハイ・インピーダンス状態にな ります。このピンは 30 kΩの抵抗により内部でDVDD33 にプル アップされています。 M1 CS L1 SDO N1 SDIO P1 図 62. AD9789 SERIAL CONTROL PORT 07852-048 SCLK シリアル制御ポート シリアル制御ポートの一般的な動作 AD9789 への書込みまたは読出し動作は、CSをローレベルにする ことで開始します。3 バイト以下のデータ（と命令）を転送する モードでは、CSストール・ハイ（休止動作）がサポートされて います（表 7を参照）。このモードでは、すべてのバイト境界で CSを一時的にハイレベルに戻すことができるため、システム・ コントローラが次のバイトを処理する時間を確保できます。CS はバイト境界でのみハイレベルにすることができ、また転送内の 命令またはデータのいずれの区間でもハイレベルにすることが できます。 大半の制御レジスタへの書き込みは、デバイスをすぐに再設定し ます。しかしレジスタ 0x16～0x1D は、デバイス動作をすぐに設 定しません。これらのレジスタは、事前に書き込まれたデータに 対し追加操作が必要です。必要な操作を実行することでデバイス の設定が変更されます。レジスタ 0x16～0x1D への更新が有効に なるには、FREQNEW ビット（レジスタ 0x1E[7]）を 1 にセット する必要があります（このビットは自動的にクリアされます）。 このためレジスタを更新する前であれば、任意のバイト数のデー タを変更できます。FREQNEW ビットをセットするとレジスタ 0x16～0x1D が同時に更新されます。 同様にレジスタ 0x22 とレジスタ 0x23 を変更する場合は、 PARMNEW（レジスタ 0x24[7]）をローからハイにトグルしなけ れば、新しい値が有効になりません。FREQNEW ビットとは異な り、PARMNEW は自動的にクリアされません。 CSストール・ハイ・モードでは、シリアル制御ポートのステー ト・マシンが待ち状態に入り、すべてのデータが送信されるまで この状態が続きます。システム・コントローラが全データを送信 Rev. 0 | Page 23 of 74 AD9789 読出し 命令ワードが読出し動作の場合、次のN×8 SCLKサイクルで、命 令ワードで指定したアドレスのデータが出力されます（N = 1～3、 ビット[N1:N0]で指定）。N = 4 の場合、読出し動作はストリーミ ング・モードであり、CSがハイになるまで続行します。ストリー ミング・モードでは、予備レジスタやブランク・レジスタをスキッ プできません。読出しデータは、SCLKの立下がりエッジで切り 替わります。 AD9789 シリアル制御ポートのデフォルトのモードは、単方向 モードです。単方向モードでは、読出しデータは SDO ピンに出 力されます。SDIO_DIR ビット（レジスタ 0x00[7]）を使用して、 AD9789 を双方向モードに設定することもできます。双方向モー ドでは、データの書込みと読出しには SDIO ピンを用います。 読出し要求では、シリアル制御ポートのバッファ領域内のデータ またはアクティブなレジスタ内のデータが読み出されます（図 63を参照）。 AD9789 はロング命令モードにのみ対応しています。したがって レジスタ 0x00[4:3]は 11 になります（この 2 ビットは相互にミラー、 つまり折り返されています）。ロング命令モードは電源投入時ま たはリセット時のデフォルトであり、これらのビットへ書込みし ても無効です。 SDO CS SERIAL CONTROL PORT FREQNEW WRITE REGISTER 0x1E = 0x10 TO UPDATE REGISTERS 図 63. 07852-049 SDIO AD9789 のシリアル制御ポート・バッファ・レジスタと アクティブ・レジスタの関係 命令ワード（16 ビット） 命令ワードのMSBはR/Wであり、これは読出し命令か書込み命令 かを表します。次の 2 ビットはN1 とN0 であり、転送バイト長を 表します。最後の 13 ビット（ビット[A12:A0]）は、読出し／書 込み動作の開始アドレスになります。 書込みの場合、命令ワードの後にデータ・バイト数を示す[N1:N0] ビットが続きます（表 7を参照）。 表 7. 転送バイト数 N1 N0 Bytes to Transfer 0 0 1 1 0 1 0 1 1 2 3 Streaming mode MSB/LSBファースト転送 AD9789 の命令ワードとバイト・データは MSB ファーストまた は LSB ファーストで転送することができます。レジスタ 0x00 へ 書き込まれるすべてのデータは、上位 4 ビット([7:4])を下位 4 ビッ ト([3:0])にミラーする（折り返す）必要があります。これにより、 このレジスタ上で LSB ファーストか MSB ファーストであるかが 無関係になります。このミラーリング（折り返し）の例として、 レジスタ 0x00[7:0]のデフォルト値は 0x18 であり、ビット 4 とビッ ト 3 が相互にミラーされています。これにより、デフォルトかつ 唯一サポートされているモードである、ロング命令モードが設定 されます。AD9789 のデフォルトは MSB ファーストです。 レジスタ 0x00[1]とレジスタ 0x00[6]で LSB ファーストを設定す ると、この設定は直ちに有効になります。そのためマルチバイト 転送では、シリアル・ポート設定の変更をした場合、後続のバイ トはこの設定の影響をうけるようになります。 MSB ファーストが有効だと、命令とデータ・バイトは、MSB か ら LSB への順序で書き込む必要があります。MSB ファーストの フォーマットでのマルチバイトのデータ転送は、最上位のデー タ・バイトのレジスタ・アドレスの命令バイトから開始します。 後続のデータ・バイトは、上位アドレスから下位アドレスの順で 転送します。MSB ファースト・モードでは、シリアル制御ポー トの内部アドレス生成器は、マルチバイト転送サイクルのデー タ・バイトごとにデクリメントされます。 ACTIVE REGISTERS SCLK BUFFER REGISTERS AD9789 はレジスタ・アドレス 0x00～0x55 を使用します。 ビット[A12:A0]は、通信サイクルのデータ転送で書込みまたは読 出しを行う、レジスタ・マップ内のアドレスを指定します。 AD9789 で使用している 0x55 の範囲のレジスタをビット[A6:A0] で指定します。ビット[A12:A7]は常に 0 であることが必要です。 マルチバイト転送の場合、このアドレスは開始バイトのアドレス です。MSB ファースト・モードでは、後続のバイトではアドレ スがインクリメントされます。 LSB ファーストが有効だと、命令とデータ・バイトは、LSB から MSB への順序で書き込む必要があります。LSB ファーストの フォーマットでのマルチバイトのデータ転送は、最下位のデー タ・バイトのレジスタ・アドレスの命令バイトから開始し、後続 のデータ・バイトが続きます。シリアル制御ポートの内部バイ ト・アドレス生成器は、マルチバイト転送サイクルのデータ・バ イトごとにインクリメントされます。 マルチバイト転送動作では、MSB ファーストが有効（デフォル ト）だと、AD9789 のシリアル制御ポートのレジスタ・アドレス は、書き込まれたレジスタ・アドレスから 0x00 に向かってデク リメントされます。LSB ファーストが有効だと、マルチバイト転 送動作では、シリアル制御ポートのレジスタ・アドレスは、書き 込まれたアドレスから 0x55 に向かってインクリメントされます。 ストリーミング・モードでは、アドレス 0x2F に到達すると必ず 終了します。マルチバイト転送動作時には、未使用アドレスはス キップされないことに注意してください。 表 8. ストリーミング・モード（アドレスはスキップされません） Write Mode Address Direction Stop Sequence LSB First MSB First Increment Decrement 0x02D, 0x02E, 0x02F, stop 0x001, 0x000, 0x02F, stop Rev. 0 | Page 24 of 74 AD9789 表 9. シリアル制御ポート、16 ビット命令ワード、MSB ファースト MSB LSB I15 I14 I13 I12 I11 I10 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 R/W N1 N0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 CS SCLK DON'T CARE SDIO DON'T CARE R/W N1 N0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 16-BIT INSTRUCTION HEADER 図 64. REGISTER (N) DATA DON'T CARE REGISTER (N – 1) DATA 07852-050 DON'T CARE シリアル制御ポートの書込み－MSB ファースト、16 ビット命令、2 バイトのデータ CS SCLK DON'T CARE SDIO D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 16-BIT INSTRUCTION HEADER 図 65. REGISTER (N) DATA tDS tHI tDH CS DON'T CARE SDIO DON'T CARE REGISTER (N – 3) DATA DON'T CARE シリアル制御ポートの読出し－MSB ファースト、16 ビット命令、4 バイトのデータ tS SCLK REGISTER (N – 1) DATA REGISTER (N – 2) DATA 07852-051 R/W N1 N0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 DON'T CARE tC tCLK tLO DON'T CARE N1 R/W 図 66. N0 A12 A11 A10 A9 A8 A7 A6 A5 D4 D3 D2 D1 D0 DON'T CARE 07852-052 SDO DON'T CARE シリアル制御ポートの書込み－MSB ファースト、16 ビット命令、タイミング測定 CS tDV SDIO SDO 図 67. DATA BIT N DATA BIT N – 1 07852-053 SCLK シリアル制御ポートのレジスタ読出しのタイミング CS SCLK DON'T CARE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 N0 N1 R/W D0 D1 D2 D3 D4 D5 D6 D7 D0 16-BIT INSTRUCTION HEADER 図 68. REGISTER (N) DATA D1 D2 D3 D4 D5 D6 D7 REGISTER (N + 1) DATA シリアル制御ポートの書込み－LSB ファースト、16 ビット命令、2 バイトのデータ Rev. 0 | Page 25 of 74 DON'T CARE 07852-054 SDIO DON'T CARE DON'T CARE AD9789 tS tC CS tCLK tHI tLO tDS SCLK SDIO BIT N 図 69. BIT N + 1 シリアル制御ポートのタイミング－書込み 表 10. シリアル制御ポートのタイミング パラメータ 説明 t DS データ転送から SCLK の立上がりエッジまでのセットアップ時間 t DH データ転送から SCLK の立上がりエッジまでのホールド時間 t CLK クロックの周期 tS CS立下がりエッジからSCLK立上がりエッジ（通信サイクルの開始）までのセットアップ時間 tC SCLK立上がりエッジからCS立上がりエッジ（通信サイクルの終了）までのセットアップ時間 t HI SCLK をロジック・ハイの状態に保持する必要のある最小期間 t LO SCLK をロジック・ローの状態に保持する必要のある最小期間 t DV SCLKから有効なSDIOとSDOまでの時間（図 67を参照） Rev. 0 | Page 26 of 74 07852-055 tDH AD9789 SPIレジスタ・マップ 特に指定のない限り、次のレジスタには書き込まないでください：レジスタ 0x34、レジスタ 0x35、レジスタ 0x37、レジスタ 0x3B、レジ スタ 0x3F、レジスタ 0x40～0x55。 表 11. レジスタ・マップ アドレス レジスタ名 ビット 7 ビット 6 ビット 5 ビット 4 0x00 SPI 制御 SDIO_DIR LSBFIRST RESET LNG_INST 0x01 飽和カウンタ SATCNT[7:0] 0x00 0x02 パリティ・ カウンタ PARCNT[7:0] 0x00 0x03 割込みイネーブル PARERR BISTDONE PARMSET PARMCLR LOCKACQ LOCKLOST SATERR 予備 0x00 0x04 割込みステータス／ クリア PARERR BISTDONE PARMSET PARMCLR LOCKACQ LOCKLOST SATERR 予備 0x00 0x05 チャンネル・ イネーブル 0x06 バイパス 0x07 QAM/SRRC 設定 0x08 サミング・ノード・ スケーリング 0x09 入力スケーリング 0x0A NCO 0 周波数同調 ワード 0x0B QAM SRRC 0x0E 0x11 0x14 ALPHA[1:0] NCO 1 周波数同調 ワード NCO 2 周波数同調 ワード NCO 3 周波数同調 ワード 0x17 0x18 0x19 0x1A 0x1B 0x1C レート・ コンバータ分母 （Q） レート・ コンバータ分子 （P） デフォルト 0x00 0x00 MAPPING[2:0] 予備 SUMSCALE[7:0] 0x15 0x16 ビット 0 INT[4:0] 予備 予備 0x12 0x13 ビット 1 CHANEN[3:0] 0x0F 0x10 ビット 2 0x18 予備 0x0C 0x0D ビット 3 0x01 0x0D INSCALE[7:0] 0x20 FTW0[7:0] 0x00 FTW0[15:8] 0x00 FTW0[23:16] 0x00 FTW1[7:0] 0x00 FTW1[15:8] 0x00 FTW1[23:16] 0x00 FTW2[7:0] 0x00 FTW2[15:8] 0x00 FTW2[23:16] 0x00 FTW3[7:0] 0x00 FTW3[15:8] 0x00 FTW3[23:16] 0x00 Q[7:0] 0x00 Q[15:8] 0x00 Q[23:16] 0x80 P[7:0] 0x00 P[15:8] 0x00 P[23:16] 0x80 FC[7:0] 0x00 0x1D 補間 BPF 中心 周波数 0x1E 周波数更新 0x1F ハードウェア・ バージョン 0x20 インターフェース 設定 CMOS_BUS 0x21 データ制御 BIN 0x22 DCO 周波数 予備 0x23 内部クロック 位相調整 0x24 パラメータ更新 0x25 チャンネル 0 ゲイン CHAN0GAIN[7:0] 0x80 0x26 チャンネル 1 ゲイン CHAN1GAIN[7:0] 0x80 FC[15:8] FREQNEW 0x00 0x00 予備 VER[3:0] 予備 CMOS_ CTRL 予備 BUSWDTH[1:0] DCO_INV IF_MODE DATWDTH CMPLX DCODIV[2:0] DSCPHZ[3:0] PARMNEW 予備 Rev. 0 | Page 27 of 74 CHANPRI 0x03 PAR[1:0] LTNCY[2:0] 0xC8 0x61 ONES[3:0] 0x1F SNCPHZ[3:0] 0x85 0x00 AD9789 ビット 7 ビット 6 ビット 5 ビット 4 ビット 3 ビット 2 ビット 1 ビット 0 アドレス レジスタ名 0x27 チャンネル 2 ゲイン CHAN2GAIN[7:0] 0x80 0x28 チャンネル 3 ゲイン CHAN3GAIN[7:0] 0x80 0x29 スペクトル・ シェーピング 予備 0x2F ミュー遅延 制御 1 SEARCH_ TOL 0x30 ミュー制御デュー ティ・サイクル デューティ・ サイクル補正 イネーブル 0x31 クロック・ レシーバ 1 0x32 クロック・ レシーバ 2 CLK_DIS 予備 0x33 ミュー遅延 制御 2 MU_CLKDIS SLOPE 0x34 予備 予備 0x35 予備 予備 0x36 DAC バイアス 0x37 予備 0x38 DAC デコーダ 0x39 ミュー遅延 制御 3 0x3A ミュー遅延 制御 4 0x3B 予備 0x3C フルスケール 電流 1 0x3D フルスケール 電流 2 0x3E 位相検出器制御 0x3F 予備 0x40 SEARCH_ ERR SPEC_INV GUARDBAND[4:0] TRACK_ ERR INC_DEC （工場） 0xF0 CLKP_CML[3:0] MODE[1:0] PDBIAS MUSAMP GAIN[1:0] NSIGN 0x3F MU_EN 0x42 0x00 0xCA MSEL[1:0] 予備 DAC デコーダ・ モード 予備 MUDLY[0] SEARCH_DIR[1:0] MUPHZ[4:0] 0x00 予備 0x00 FSC[7:0] 0x00 FSC[9:8] 予備 予備 CMP_BST AUTO_ CAL BIST 制御 CLKSHDN INPUTSEL 予備 BENABLE 0x41 BIST ステータス BDONE 0x42 BIST ゼロ詰め長 0x02 PHZ_DET_BIAS[3:0] 0x18 BMODE[3:0] 0x00 0x00 予備 BSTATUS[6:0] 0x00 PADLEN[7:0] BIST ベクトル長 0x00 0x40 MUDLY[8:1] 0x43 0x03 0x00 予備 PHZ_PD 0x44 0x40 予備 PSIGN 0x00 0x0B MANUAL_ADJ[5:0] （工場テスト専用） CLKN_CML[3:0] デフォルト 0x00 PADLEN[15:8] 0x00 VECTLEN[7:0] 0x00 0x45 VECTLEN[15:8] 0x00 0x46 VECTLEN[23:16] 0x00 0x47 BIST クロック 調整 0x48 符号 0 制御 0x49 符号 0 クロック 調整 0x4A 符号 1 制御 0x4B 符号 1 クロック 調整 BCLKDIV[3:0] S0ENABL S0RDEN BCLKPHZ[3:0] S0PRNG S0ZERO S0NEG S0CLKDIV[3:0] S1ENABL S1RDEN S0FNLCH 0x00 S0SEL[1:0] S0CLKPHZ[3:0] S1PRNG S1ZERO S1NEG S1CLKDIV[3:0] S1FNLCH S1CLKPHZ[3:0] 0x00 0x00 S1SEL[1:0] 0x00 0x00 0x4C RegFnl0Freq 最終レート／オフセット制御 0 [7:0] 0x4D RegFnl1Freq 最終レート／オフセット制御 1 [7:0] 0x00 0x50 BIST シグネチャ 0 SGN0[7:0] 0x00 0x51 0x52 0x53 0x54 0x55 BIST シグネチャ 1 0x00 SGN0[15:8] 0x00 SGN0[23:16] 0x00 SGN1[7:0] 0x00 SGN1[15:8] 0x00 SGN1[23:16] 0x00 Rev. 0 | Page 28 of 74 AD9789 SPIレジスタの説明 表 12. SPI 制御レジスタ（アドレス 0x00） ビット ビット名 説明 7 SDIO_DIR このビットで、SDIO ピンを入力専用ピンまたは双方向入出力ピンとして設定します。いずれの場合も SPI 規格に準拠 します。 0 = 入力専用。 1 = 双方向（入出力）。 6 LSBFIRST このビットで、SPI インターフェースを MSB ファーストまたは LSB ファーストのモードに設定します。いずれの場合 も SPI 規格に準拠します。 0 = MSB ファースト。 1 = LSB ファースト。 5 RESET このビットが 1 にセットされたとき、デバイスがリセットされます。デバイスがリセットされた後、このビットには次 のサイクルで 0 が書き込まれます。 0 = リセットなし。 1 = ソフトウェア・リセット。 4 LNG_INST このビットで、SPI をロング命令モードに設定します。有効な値は 1 のみです。 [3:0] これらのビットは、ビット[7:4]をミラーします。ビット 3 はビット 4 を、ビット 2 はビット 5 を、ビット 1 はビット 6 を、ビット 0 はビット 7 を、それぞれミラーして設定します。 表 13. 飽和カウンタ・レジスタ（アドレス 0x01） ビット ビット名 説明 [7:0] SATCNT[7:0] この読出し専用レジスタは、飽和カウンタを読み出します。このレジスタでは、SUMSCALE ゲイン・ブロックの出力に おいてデータパスがオーバーレンジになり、デジタル的にクリップされたサンプル数が得られます。このカウンタをク リアするには、レジスタ 0x04 のビット 1 に 1 を書き込みます。 表 14. パリティ・カウンタ・レジスタ（アドレス 0x02） ビット ビット名 説明 [7:0] PARCNT[7:0] この読出し専用レジスタは、入力データのパリティ・エラー・カウンタを読み出します。このカウンタをクリアするに は、レジスタ 0x04 のビット 7 に 1 を書き込みます。 表 15. 割込みイネーブル・レジスタ（アドレス 0x03） ビット 名称 説明 7 PARERR このビットに 1 を設定すると、PARERR フラグが割込み要求を生成できます。割込み要求を生成すると、レジスタ 0x04 の割込みビット 7 がセットされ、IRQ ピンがローレベルになります。 6 BISTDONE このビットに 1 を設定すると、BISTDONE フラグが割込み要求を生成できます。割込み要求を生成すると、レジスタ 0x04 の割込みビット 6 がセットされ、IRQ ピンがローレベルになります。 5 PARMSET このビットに 1 を設定すると、PARMS_SET フラグが割込み要求を生成できます。割込み要求を生成すると、レジスタ 0x04 の割込みビット 5 がセットされ、IRQ ピンがローレベルになります。 4 PARMCLR このビットに 1 を設定すると、PARMS_CLR フラグが割込み要求を生成できます。割込み要求を生成すると、レジスタ 0x04 の割込みビット 4 がセットされ、IRQ ピンがローレベルになります。 3 LOCKACQ このビットに 1 を設定すると、LOCKACQ フラグが割込み要求を生成できます。割込み要求を生成すると、レジスタ 0x04 の割込みビット 3 がセットされ、IRQ ピンがローレベルになります。 2 LOCKLOST このビットに 1 を設定すると、LOCKLOST フラグが割込み要求を生成できます。割込み要求を生成すると、レジスタ 0x04 の割込みビット 2 がセットされ、IRQ ピンがローレベルになります。 1 SATERR このビットに 1 を設定すると、SATERR（16×インターポレータへのオーバーフロー）フラグが割込み要求を生成でき ます。割込み要求を生成すると、レジスタ 0x04 の割込みビット 1 がセットされ、IRQ ピンがローレベルになります。 0 予備 予備。 Rev. 0 | Page 29 of 74 AD9789 表 16. 割込みステータス／クリア・レジスタ（アドレス 0x04） ビット 名称 説明 7 PARERR 1 つまたは複数のパリティ・エラーが発生した場合、このビットが 1 にセットされます。このビットに 1 を書き込むと、 割込みがクリアされます。 6 BISTDONE BIST が最終状態に到達した場合、このビットが 1 にセットされます。このビットに 1 を書き込むと、割込みがクリア されます。 5 PARMSET パラメータ更新レジスタ（アドレス 0x24）が更新された場合、このビットが 1 にセットされます。このビットに 1 を 書き込むと、割込みがクリアされます。 4 PARMCLR パラメータ更新レジスタ（アドレス 0x24）がクリアされた場合、このビットが 1 にセットされます。このビットに 1 を書き込むと、割込みがクリアされます。 3 LOCKACQ デジタル・エンジンと DAC コアの間で適切なデータ受け渡しが行われている場合、このビットが 1 にセットされます。 2 LOCKLOST デジタル・エンジンと DAC コアの間で適切なデータ受け渡しが失われた場合、このビットが 1 にセットされます。こ のビットに 1 を書き込むと、割込みがクリアされます。 1 SATERR 1 つまたは複数の飽和エラー（16×インターポレータへのオーバーフロー）が発生した場合、このビットが 1 にセット されます。このビットに 1 を書き込むと、割込みがクリアされます。 0 予備 予備。 表 17. チャンネル・イネーブル・レジスタ（アドレス 0x05） ビット ビット名 説明 [7:4] 予備 予備。 [3:0] CHANEN[3:0] どのビット位置のロジック「1」でも、対応するチャンネルがイネーブルになります。0000 は全チャンネルがディス エーブルにされることを意味します。 設定 イネーブルにされるチャンネル 0000 全チャンネルがディスエーブル。 0001 チャンネル 0 がイネーブル。 0010 チャンネル 1 がイネーブル。 0011 チャンネル 0 とチャンネル 1 がイネーブル。 … 1110 … 1111 全チャンネルがイネーブル。 チャンネル 1、チャンネル 2、チャンネル 3 がイネーブル。 表 18. バイパス・レジスタ（アドレス 0x06） ビット ビット名 説明 7 QAM このビットに 1 が設定された場合、QAM マッパーはバイパスされます。 6 SRRC このビットに 1 が設定された場合、平方根レイズド・コサイン（SRRC）フィルタはバイパスされます。 5 予備 予備。 [4:0] INT[4:0] どのビット位置のロジック「1」でも、対応するインターポレーション・フィルタはバイパスされます。インターポレー ション・フィルタをバイパスするための良好な手順としては、まずフィルタ 0 をバイパスし、次にフィルタ 1 をバイ パスします（以降も同様）。 設定 バイパスされるインターポレーション・フィルタ 00000 全インターポレーション・フィルタがイネーブル。 00001 インターポレーション・フィルタ 0 をバイパス。 00010 インターポレーション・フィルタ 1 をバイパス。 00011 インターポレーション・フィルタ 0 とインターポレーション・フィルタ 1 をバイパス。 … 01111 … … 11111 … インターポレーション・フィルタ 0、インターポレーション・フィルタ 1、インターポレーショ ン・フィルタ 2、インターポレーション・フィルタ 3 をバイパス。 全インターポレーション・フィルタをバイパス。 Rev. 0 | Page 30 of 74 AD9789 表 19. QAM/SRRC 設定レジスタ（アドレス 0x07） ビット ビット名 説明 [7:6] 予備 予備。 [5:4] ALPHA[1:0] これらのビットは、SRRC フィルタのアルファ値を設定します。 設定 アルファ・フィルタ 00 01 10 11 0.12 0.18 0.15 0.13 3 予備 予備。 [2:0] MAPPING[2:0] これらのビットは、QAM エンコーディングを設定します。 表 20. 設定 QAM エンコーディング 000 001 010 011 100 101 110 111 DOCSIS 64-QAM DOCSIS 256-QAM DVB 16-QAM DVB 32-QAM DVB 64-QAM DVB 128-QAM DVB 256-QAM 未使用。 サミング・ノード・スケーリング・レジスタ（アドレス 0x08） ビット ビット名 説明 [7:0] SUMSCALE[7:0] このレジスタは、チャンネル・サミング・ノードの出力に適用される 2.6 乗算器の値を設定します。 表 21. 設定 2.6 乗算器 00000000 00000001 00000010 … 00001101 0 0.015625 0.03125 … … 11111110 11111111 … 3.96875 3.984375 0.203125（デフォルト） 入力スケーリング・レジスタ（アドレス 0x09） ビット ビット名 説明 [7:0] INSCALE[7:0] このレジスタは、入力データに適用される 3.5 乗算器の値を設定します。このスケーリング・ブロックは、QAM エン コーダ・ブロックと並列に置かれ、QAM エンコーダ・ブロックのバイパス時に使用されます。 設定 3.5 乗算器 00000000 00000001 00000010 … 00100000 0 0.03125 0.0625 … 1（デフォルト） … 11111110 11111111 … 7.9375 7.96875 Rev. 0 | Page 31 of 74 AD9789 3 バイトのNCO 0 周波数同調ワード・レジスタは、NCO 0 用の 24 ビットの周波数同調ワードになります。これらのレジスタのプログラミ ングの詳細については、「ベースバンド・デジタル・アップコンバータ」の項を参照してください。 表 22. NCO 0 周波数同調ワード・レジスタ（アドレス 0x0A～0x0C） アドレス ビット名 説明 0x0A FTW0[7:0] NCO 0、ビット[7:0]の周波数同調ワード 0x0B FTW0[15:8] NCO 0、ビット[15:8]の周波数同調ワード 0x0C FTW0[23:16] NCO 0、ビット[23:16]の周波数同調ワード 3 バイトのNCO 1 周波数同調ワード・レジスタは、NCO 1 用の 24 ビットの周波数同調ワードになります。これらのレジスタのプログラミ ングの詳細については、「ベースバンド・デジタル・アップコンバータ」の項を参照してください。 表 23. NCO 1 周波数同調ワード・レジスタ（アドレス 0x0D～0x0F） アドレス ビット名 説明 0x0D FTW1[7:0] NCO 1、ビット[7:0]の周波数同調ワード 0x0E FTW1[15:8] NCO 1、ビット[15:8]の周波数同調ワード 0x0F FTW1[23:16] NCO 1、ビット[23:16]の周波数同調ワード 3 バイトのNCO 2 周波数同調ワード・レジスタは、NCO 2 用の 24 ビットの周波数同調ワードになります。これらのレジスタのプログラミ ングの詳細については、「ベースバンド・デジタル・アップコンバータ」の項を参照してください。 表 24. NCO 2 周波数同調ワード・レジスタ（アドレス 0x10～0x12） アドレス ビット名 説明 0x10 FTW2[7:0] NCO 2、ビット[7:0]の周波数同調ワード 0x11 FTW2[15:8] NCO 2、ビット[15:8]の周波数同調ワード 0x12 FTW2[23:16] NCO 2、ビット[23:16]の周波数同調ワード 3 バイトのNCO 3 周波数同調ワード・レジスタは、NCO 3 用の 24 ビットの周波数同調ワードになります。これらのレジスタのプログラミ ングの詳細については、「ベースバンド・デジタル・アップコンバータ」の項を参照してください。 表 25. NCO 3 周波数同調ワード・レジスタ（アドレス 0x13～0x15） アドレス ビット名 説明 0x13 FTW3[7:0] NCO 3、ビット[7:0]の周波数同調ワード 0x14 FTW3[15:8] NCO 3、ビット[15:8]の周波数同調ワード 0x15 FTW3[23:16] NCO 3、ビット[23:16]の周波数同調ワード 3 バイトのレート・コンバータ分母（Q）レジスタは、レート・コンバータのデシメーション比を設定する 24 ビットの分母になります。こ れらのレジスタのプログラミングの詳細については、「サンプル・レート・コンバータ」の項を参照してください。 表 26. レート・コンバータ分母（Q）レジスタ（アドレス 0x16～0x18） アドレス ビット名 説明 0x16 Q[7:0] レート・コンバータ分母、ビット[7:0] 0x17 Q[15:8] レート・コンバータ分母、ビット[15:8] 0x18 Q[23:16] レート・コンバータ分母、ビット[23:16] 3 バイトのレート・コンバータ分子（P）レジスタは、レート・コンバータのデシメーション・レシオ比を設定する 24 ビットの分子になり ます。これらのレジスタのプログラミングの詳細については、「サンプル・レート・コンバータ」の項を参照してください。 表 27. レート・コンバータ分子（P）レジスタ（アドレス 0x19～0x1B） アドレス ビット名 説明 0x19 P[7:0] レート・コンバータ分子、ビット[7:0] 0x1A P[15:8] レート・コンバータ分子、ビット[15:8] 0x1B P[23:16] レート・コンバータ分子、ビット[23:16] Rev. 0 | Page 32 of 74 AD9789 2 バイトの補間BPF中心周波数レジスタは、16 倍バンドパス・インターポレーション・フィルタの 16 ビットの中心周波数になります。こ れらのレジスタのプログラミングの詳細については、「デジタル 16 倍チューナブル・バンドパス・フィルタ」の項を参照してください。 表 28. 補間 BPF 中心周波数レジスタ（アドレス 0x1C とアドレス 0x1D） アドレス ビット名 説明 0x1C FC[7:0] 中心周波数、ビット[7:0] 0x1D FC[15:8] 中心周波数、ビット[15:8] 表 29. 周波数更新レジスタ（アドレス 0x1E） ビット Name 説明 7 FREQNEW このビットを 1 にセットすると、AD9789 内の派生的なレジスタ群が更新されます。レジスタ 0x16～0x1D への変更を有 効にするには、このビットをセットする必要があります。派生レジスタ群が更新された後、このビットはセルフクリア し、0 にリセットされます。 [6:0] 予備 予備。 表 30. ハードウェア・バージョン・レジスタ（アドレス 0x1F） ビット Name 説明 [7:4] 予備 予備。 [3:0] VER[3:0] この読出し専用レジスタは、チップのバージョンを示します（0011）。 表 31. インターフェース設定レジスタ（アドレス 0x20） ビット ビット名 説明 7 CMOS_BUS このビットは、CMOS_BUS ピン（L14）の状態を反映します。 6 CMOS_CTRL このビットは、CMOS_CTRL ピン（M14）の状態を反映します。 5 予備 予備。 4 DCO_INV 1 を設定すると、DCO ピンは反転されます。 3 IF_MODE このビットは、データ・インターフェース・モードを設定します。 0 = チャネライザ・モード。使用可能なすべてのインターフェース幅と 8 ビット／16 ビットのワード幅に対応します。 f DAC /48 の最大f BAUD に対応します。 1 = 直交デジタル・アップコンバータ（QDUC）モード。32 ビット・インターフェース、16 ビット・ワード・モードに のみ対応します。f DAC /16 の最大f BAUD に対応します。 2 CHANPRI このビットは、チャンネル優先順位値（チャネライザ・モードでのみ使用）を選択します。 0 = デバイスは、イネーブルにされたチャンネルについてのみ入力サンプルがあるものとします。 1 = デバイスは 4 チャンネルすべてからのデータがあるものとします。ディスエーブルにされたチャンネルのデータも 想定されるため、このデータを入力する必要があります。しかし AD9789 はこのデータは破棄します。 [1:0] PAR[1:0] これらのビットは、パリティ・チェックを設定します。詳細については、「パリティ」の項を参照してください。 設定 パリティ・チェック 00 パリティ・チェックは無効です 01 IQ パリティ（I チャンネルでは値 0 が想定され、Q チャンネルでは値 1 が想定されます） 10 偶数パリティ 11 奇数パリティ Rev. 0 | Page 33 of 74 AD9789 表 32. データ制御レジスタ（アドレス 0x21） ビット ビット名 説明 7 BIN このビットは、デバイスのコーディングを選択します。 0 = 2 の補数コーディング。 1 = ストレート・バイナリ・コーディング。 [6:5] BUSWDTH[1:0] これらのビットは、デバイスの入力データ・バス幅を設定します。 設定 入力バス幅 00 4 ビット 01 8 ビット 10 16 ビット 11 32 ビット 4 DATWDTH このビットは、データパスに送信されるデータワード幅を設定します。 0 = 8 ビット・データワード。 1 = 16 ビット・データワード。 3 CMPLX このビットは、実数または複素数データのデータパスを設定します。 0 = 実数データ。 1 = 複素数データ。 [2:0] LTNCY[2:0] これらのビットは、FS パルスから内部データ・サンプリング時間までのターンアラウンド遅延を設定します。詳細 については、「遅延レジスタ」の項を参照してください。 設定 遅延 000 入力データのサンプリングは、FS がローレベルになった後の DCO の最初の立上がりエッジ の前後で始まります。 001 入力データのサンプリングは、FS がローレベルになった後の DCO の 2 番目の立上がりエッ ジの前後で始まります。 … 111 … 入力データのサンプリングは、FS がローレベルになった後の DCO の 8 番目の立上がりエッ ジの前後で始まります。 表 33. DCO 周波数レジスタ（アドレス 0x22） ビット ビット名 説明 7 予備 予備。 [6:4] DCODIV[2:0] これらのビットは、データ・クロック出力（DCO）周波数を設定します。 [3:0] ONES[3:0] 設定 DCO クロック周波数 000 DCO クロックがディスエーブル 001 010 011 f DACCLK /16 f DACCLK /32 100 101 f DACCLK /64 11x 無効 無効 無効 これらのビットは、常に 1111 として読み出されます。 Rev. 0 | Page 34 of 74 AD9789 表 34. 内部クロック位相調整レジスタ（アドレス 0x23） ビット ビット名 説明 [7:4] DSCPHZ[3:0] データ・サンプリング・クロック（DSC）は、入力データのサンプリングに用いられる内部クロックです。このクロッ クを 16 ある位相のうちの 1 つに合わせることで、データ・インターフェースのセットアップとホールドのタイミング を最適化することができます。 [3:0] SNCPHZ[3:0] 設定 選択される位相 0000 最も進んだクロック位相 0001 DSC の 1/16 サイクル後に発生する 2 番目に進んだクロック位相 … 1111 … 使用可能な最後のクロック位相 同期クロック（SNC）は、デジタル・データパス・クロックと DAC クロックの同期をとるために用いられる内部クロッ クです。このクロックを 16 ある位相のうちの 1 つに合わせることで、DAC とデータパスとのタイミングを最適化す ることができます。 設定 選択される位相 0000 最も進んだクロック位相 0001 DSC の 1/16 サイクル後に発生する 2 番目に進んだクロック位相 … 1111 … 使用可能な最後のクロック位相 表 35. パラメータ更新レジスタ（アドレス 0x24） ビット 名称 説明 7 PARMNEW レジスタ 0x22 とレジスタ 0x23 への変更を有効にするには、このビットを 0 から 1 に遷移させる必要があります。こ のビットは事前に 0 に設定されていた場合、このビットに 1 を書き込むことによって、チップ状態がビットのリード バック値に反映されます。（チップ状態はきわめて短時間で更新されるため、低速な SPI 環境では、更新後に 0 を読 み出すことができません）。 0 = 値は更新されていません。 1 = 値は更新されました。 [6:0] 予備 予備。 表 36. チャンネル・ゲイン・レジスタ（アドレス 0x25～0x28） アドレス レジスタ名 ビット名 説明 0x25 0x26 0x27 0x28 チャンネル 0 ゲイン チャンネル 1 ゲイン チャンネル 2 ゲイン チャンネル 3 ゲイン CHAN0GAIN[7:0] CHAN1GAIN[7:0] CHAN2GAIN[7:0] CHAN3GAIN[7:0] これらのレジスタは、SUMSCALE ブロック前段にある、個々のチャンネルに適用さ れる 1.7 乗算器の値を設定します。チャンネル・ゲインのレンジは 0～1.9921875 であ り、ステップ・サイズは 0.0078125 です。個々のチャンネルをミュートするには、ス ケール係数に 0 を設定します。 設定 チャンネル・ゲイン 00000000 00000001 … 11111111 0 0.0078125 … 1.9921875 表 37. スペクトル・シェーピング・レジスタ（アドレス 0x29） ビット Name 説明 [7:1] 予備 予備。 0 SPEC_INV このビットに 1 を設定すると、信号のスペクトル反転が行われ、Q データが実質的に-1 倍にできます。 Rev. 0 | Page 35 of 74 AD9789 表 38. ミュー遅延制御 1 レジスタ（アドレス 0x2F） ビット ビット名 説明 7 SEARCH_TOL このビットは位相検索の精度を指定します。このビットの最適値は 1 です。 0 = 低い正確度：所望位相として設定した 2 つの値の範囲内の位相を検出します。 1 = 高い正確度：設定した値の正確な位相を検出します。 6 SEARCH_ERR このビットは、エラーが検出された場合の検索動作を設定します。 0 = エラーで停止。 1 = エラーで再試行。 5 TRACK_ERR このビットは、コントローラが所望の位相を検出しない場合のトラッキング動作を設定します。このビットの最適 値は 0 です。 0 = エラーで続行。 1 = エラーでリセット。 [4:0] GUARDBAND[4:0] これらのビットはガード・バンド値を設定します。ガード・バンドは次のように定義されます。 GUARDBAND[4:0] × 8 = 終了点からのガード・バンドのミュー遅延コードの数 検索モードが「上下交互」である場合、ガード・バンドの上下のいずれかのポイントに到達するまで、検索はそれ ぞれの方向に進められます。ガード・バンドに到達すると、検索は反対方向に向かって続行します。2 回目の方向 で、反対側のガード・バンドに到達するまでに、所望の位相が見つからない場合、検索は交互モードに戻り、ガー ド・バンド内での検索が続行されます。ミュー遅延値が終了点に到達した場合、検索は失敗とみなされます。詳細 については、「ミュー遅延コントローラ」の項を参照してください。 設定 ガード・バンド 00000 … 01011 0 … … 11111 … 31 11（デフォルト） 表 39. ミュー制御デューティ・サイクル・レジスタ（アドレス 0x30） ビット ビット名 説明 7 デューティ・ サイクル補正 イネーブル このビットに 1 を設定すると、ミュー制御デューティ・サイクル補正回路がオンされます。この機能をオンしてから、 ミュー・コントローラを有効にします。位相コンパレータ・ブースト（レジスタ 0x3E[5]で有効）とともに、この機能 によって、ミュー・コントローラはデバイスの動作速度全域で、より安定した動作が可能になります。 6 INC_DEC 予備（工場使用専用）。 [5:0] MANUAL_ADJ[5:0] 予備（工場使用専用）。 表 40. クロック・レシーバ 1 レジスタ（アドレス 0x31） ビット ビット名 説明 [7:4] CLKN_CML[3:0] これらのビットは、CLKN ピンでのコモンモード・レベルを調整します。これらのビットと CLKP_CML[3:0]ビッ トに対する推奨値は 0xF です。詳細については、「クロック信号同相電圧の最適化」の項を参照してください。 [3:0] 予備 予備。 表 41. クロック・レシーバ 2 レジスタ（アドレス 0x32） ビット ビット名 説明 7 CLK_DIS このビットはクロック・レシーバを有効／無効にします。クロックなしの状態でパワーアップ時に発生する大きな 出力ノイズを防止するため、このビットには AD9789 のパワーアップ時に 0 が設定されます。DAC クロックが安定 したら、このビットに 1 を設定します。 0 = 無効。 1 = 有効。 6 予備 予備（工場使用専用、デフォルト値のままにしておく）。 5 PSIGN このビットは CLKP_CML ビットの符号を指定します。 0 = 負（推奨）。 1 = 正。 [4:1] CLKP_CML[3:0] これらのビットは、CLKP ピンでのコモンモード・レベルを調整します。これらのビットと CLKN_CML[3:0]ビッ トに対する推奨値は 0xF です。詳細については、「クロック信号同相電圧の最適化」の項を参照してください。 0 NSIGN このビットは CLKN_CML ビットの符号を指定します。 0 = 負（推奨）。 1 = 正。 Rev. 0 | Page 36 of 74 AD9789 表 42. ミュー遅延制御 2 レジスタ（アドレス 0x33） ビット ビット名 説明 7 MU_CLKDIS このビットは、ミュー遅延コントローラへのクロックを有効／無効にします。 0 = 有効。 1 = 無効。 6 SLOPE このビットは、ミュー遅延の位相測定用に所望のスロープを設定します。所望の位相が測定されると、位相測定のス ロープが計算され、このビットの値と比較されます。最適な AC 性能が得られるように検索させる最善の設定は、正 のスロープと位相値 14 です。 0 = 負。 1 = 正。 [5:4] MODE[1:0] これらのビットは、ミュー・コントローラの動作モードを設定します。 00 = 検索とトラッキング（推奨）。 01 = トラッキングのみ。 10 = 検索のみ。 11 = 無効。 3 MUSAMP このビットを 0 から 1 に遷移させると、ユーザは、コントローラがロックしたミュー遅延値（レジスタ 0x39 とレジス タ 0x3A の MUDLY ビット）と位相（レジスタ 0x39 の MUPHZ ビット）をリードバックできます。 0 = アクションなし。 1 = 0 から 1 への遷移によって、ミュー・コントローラの位相と遅延のリードバックをキャプチャします。 [2:1] GAIN[1:0] これらのビットは、ミュー・コントローラのトラッキング・レートを設定します。 00 = 最も遅いトラッキング。 01 = 公称トラッキング（推奨）。 10 = 最速のトラッキング。 11 = 無効（使用しません）。 0 MU_EN このビットはミュー・コントローラを有効／無効にします。ミュー・コントローラを有効にする前に、位相コンパレー タ・ブースト（レジスタ 0x3E[5]）と、ミュー制御デューティ・サイクル補正回路（レジスタ 0x30[7]）をターンオン します。この 2 つの機能によって、ミュー・コントローラはデバイスの動作速度全域で、より安定した動作が可能に なります。 0 = ミュー・コントローラはオフ（手動モード）。 1 = ミュー・コントローラはオン（自動モード）。 表 43. DAC バイアス・レジスタ（アドレス 0x36） ビット ビット名 説明 7 PDBIAS このビットに 1 を設定すると、DAC 回路がパワーダウンされます。 [6:2] 予備 予備。 [1:0] MSEL[1:0] これらのビットは、ミラーのロールオフ周波数制御を設定するため、内部の電流ミラーから発生するノイズを調整し て 1/f ノイズの最適化に使用できます。 00 = ミラーのロールオフ周波数制御をバイパス。 01 = 最も狭い帯域幅。 10 = 中間的な帯域幅。 11 = 最も広い帯域幅。 表 44. DAC デコーダ・レジスタ（アドレス 0x38） ビット ビット名 説明 [7:2] 予備 予備。 [1:0] DAC デコーダ・ モード これらのビットは、DAC のデコーダ・モードを設定します。ノーマル・モード（デフォルト）の使用を推奨します。 00 =ノーマル・モード。 01 = ゼロ・リターン（RZ）モード。 10 = ミックス・モード。 11 = 無効。 Rev. 0 | Page 37 of 74 AD9789 表 45. ミュー遅延制御 3 レジスタ（アドレス 0x39） ビット ビット名 説明 7 MUDLY[0] このビットはミュー遅延値の LSB です。レジスタ 0x3A のビット[7:0]とともに、このビットで、ミュー遅延をプ ログラム設定できます。検索アルゴリズムは、この指定されたミュー遅延値から始まります。手動モードでは、 MUDLY ビットに書き込むことができます。トラッキング・モードでは、サンプリングされた MUDLY 値をリー ドバックできます。この遅延値は 9 ビットの分解能がありますが、最大許容ミュー遅延は 431（0x1AF）です。 最適な検索の開始点はこの遅延値の中央、つまり約 216（0xD8）です。 [6:5] SEARCH_DIR[1:0] これらのビットは、選択されたミュー遅延値から始まる検索方向を設定します。 00 = 下方向検索。 01 = 上方向検索。 10 = 上下方向検索（最適）。 11 = 無効。 [4:0] MUPHZ[4:0] これらのビットは、最大許容位相を 16(10000)として、測定される位相を指定します。16 より大きな値がロード された場合、コントローラはロックしません。所望の位相が測定されると、この位相測定でのスロープが計算さ れ、レジスタ 0x33[6]の SLOPE ビットで指定されたスロープと比較されます。最適な AC 性能が得られるように 検索させる最善の設定は、正のスロープと位相値 14（01110）です。 表 46. ミュー遅延制御 4 レジスタ（アドレス 0x3A） ビット ビット名 説明 [7:0] MUDLY[8:1] レジスタ 0x39 のビット 7 とともに、これらのビットで、ミュー遅延をプログラム設定できます。検索アルゴリ ズムは、この指定されたミュー遅延値から始まります。手動モードでは、MUDLY ビットに書き込むことができ ます。トラッキング・モードでは、サンプリングされた MUDLY 値をリードバックできます。この遅延値は 9 ビットの分解能がありますが、最大許容ミュー遅延は 431（0x1AF）です。最適な検索の開始点はこの遅延値の 中央、つまり約 216（0xD8）です。 表 47. フルスケール電流 1 レジスタ（アドレス 0x3C） ビット ビット名 説明 [7:0] FSC[7:0] レジスタ 0x3D のビット[1:0]とともに、このレジスタで、DAC のフルスケール電流を設定します。詳細について は、「電圧リファレンス」の項を参照してください。 設定（レジスタ 0x3D[1:0]を含む） フルスケール電流（mA） 0000000000 … 1000000000 8.6 … … 1011010000 … 1111111111 … 25 … 32.1 20（デフォルト） 表 48. フルスケール電流 2 レジスタ（アドレス 0x3D） ビット ビット名 説明 [7:2] 予備 予備。 [1:0] FSC[9:8] レジスタ 0x3CのFSC[7:0]ビットとともに、これらのビットで、DACのフルスケール電流を設定します。詳細に ついては、表 47と「電圧リファレンス」の項を参照してください。 表 49. 位相検出器制御レジスタ（アドレス 0x3E） ビット ビット名 7 PHZ_PD 説明 位相検出器をパワーダウンします。このビットは工場使用専用です。このビットは 0 に設定してください。 6 予備 予備。 5 CMP_BST コンパレータ・ブースト。このビットは工場使用専用です。このビットは常に 1 に設定してください。 4 AUTO_CAL このビットは工場使用専用です。このビットは常に 1 に設定してください。 [3:0] PHZ_DET_BIAS[3:0] これらのビットは、バイナリで重みづけされた電流量を表示します。これらのビットには書き込まないでくだ さい（工場使用専用）。 Rev. 0 | Page 38 of 74 AD9789 動作原理 CMOS 16 TO 31 LVDS FALL FS 図 70. QAM/ DATA FILTER/ NCO QAM/ DATA FILTER/ NCO 16× INTERPOLATOR AND BPF + SCALARS QAM/ DATA FILTER/ NCO QAM/ DATA FILTER/ NCO SPI 14-BIT 2.4GSPS DAC IRQ RS 07852-099 DCO CMOS 0 TO 15 LVDS RISE RETIMER DATA FORMATTER/ASSEMBLER 32 INPUT PINS AND 2 PARITY PINS 150MHz LVDS/CMOS AD9789 の機能はシリアル・ペリフェラル・インターフェース （SPI）を介して制御します。 QAMエンコーダ QAMエンコーダは、標準規格に準拠した 7 種類のマッピングに 対応しています。（対応するマッピングについては、「QAMコ ンスタレーション・マップ」の項を参照してください）。QAM エンコーダは、8 ビット幅の入力データを受け取り、16、32、64、 128、256 ポイントのコンスタレーションにマッピングします。 これにより、5 ビット複素数のQAM変調された値を出力します。 QAMエンコーダの動作モードは、QAM/SRRC設定レジスタ（レ ジスタ 0x07[2:0]）を介して設定します。 5 FROM INPUT INTERFACE 8 図 72. QAM ENCODER 5 I Q 07852-056 AD9789 は、2400 MSPSの高性能な 14 ビットDACが組み合わされ た柔軟性の高いデジタル・シグナル・プロセッシング（DSP）エ ンジンです（図 70）。DSPブロックにはQAMエンコーダ、2 倍 アップサンプリングの平方根レイズド・コサイン（SRRC）フィ ルタ、16～512 倍の範囲で選択可能なインターポレータ、レー ト・コンバータ、複素（IQ）変調器が内蔵されています。デジタ ル・インターフェースは、最大 4 チャンネルの複素数（IQ）デー タを受けられます。QAMエンコーダは 16、32、64、128、256 の コンスタレーション数に対応します。また内蔵のレート・コン バータにより、固定のDACサンプリング・クロックでも、柔軟 性の高いボーレートが実現できます。デジタル・アップコンバー タでは、入力信号をDC～0.5 × f DAC の範囲に変換できます。アナ ログ・ミックス・モードでは、出力スペクトルを 2 次と 3 次ナイ キスト領域で増大可能です。 QAM エンコーダの I/O 表 50に、使用可能なQAMマッパー・モードとともに、対応する 入力ビットと出力レンジを示します。DOCSIS 64-QAMモードに 設定されたQAMエンコーダの動作については、このセクション で説明します。他のモードでのQAMエンコーダの動作も概念的 には同じです。異なるのは、入力データのビット・エンコーディ ングとスケーリング係数だけです。 DOCSIS 64-QAMコンスタレーションを図 73に示します。このコ ンスタレーションは、QAMエンコーダ入力がQAMコンスタレー ションにどうマッピングされるかを示しています。たとえば 111111 という入力データワードは、64-QAMコンスタレーション の右上隅のコンスタレーション・ポイントにマッピングされます。 トップレベルの機能ブロック図 Q C5 C4 C3, C2 C1 C0 データパス信号処理 AD9789 に内蔵されているDSPブロックは、2 つのセクションに分 けられます。1 つめはデータパス信号処理です。4 つの同一のデー タパス（チャンネル）を使用できます。1 チャンネルぶんのブロッ ク図を図 71に示します。データパス内の各DSPブロックの有効／ 無効設定は、すべてのチャンネルで共通です。各チャンネルのス ケーリングと周波数配置は個別に制御できます。 24-BIT NCO 0 TO fDAC /16 SRRC 2N (N = 0 TO 5) RATE CONVERTER P/Q 24-BIT 010,011 011,001 000,011 001,001 000,001 001,101 100,001 101,101 (P/Q = 0.5 TO 1) BYPASS QAM BYPASS SRRC 010,110 011,100 000,110 001,100 000,010 001,110 100,010 101,110 CH GAIN 0× TO 2× 110,011 111,001 100,011 101,001 010,001 011,101 110,001 111,101 データパスのブロック図 以下のセクションでは、 データパスに組み込まれた各 DSP ブロッ クについて説明します。 110,110 111,100 100,110 101,100 010,010 011,110 110,010 111,110 07852-057 図 71. 100,111 101,011 000,111 001,011 000,101 001,111 010,101 011,111 I 2 INSCALE 110,100 111,000 010,100 011,000 100,000 101,010 110,000 111,010 100,100 101,000 000,100 001,000 000,000 001,010 010,000 011,010 07852-129 QAM MAPPER 110,111 111,011 010,111 011,011 100,101 101,111 110,101 111,111 図 73. Rev. 0 | Page 39 of 74 DOCSIS 64-QAM コンスタレーション AD9789 表 50. QAM マッパーの入出力レンジ 対 モード ITU-T J.83 Annex Description SPI Register 0x07, MAPPING[2:0] Bits Bit Range at Output Input Bits 1 B7 B6 B5 B4 B3 B2 B1 B0 B B A A A and C A and C A and C DOCSIS 64-QAM DOCSIS 256-QAM DVB 16-QAM DVB 32-QAM DVB 64-QAM DVB 128-QAM DVB 256-QAM Unused 000 001 010 011 100 101 110 111 −14 to +14 −15 to +15 −15 to +15 −15 to +15 −14 to +14 −11 to +11 −15 to +15 X X C5 C4 C3 C2 C1 C0 C7 C6 C5 C4 C3 C2 C1 C0 X X X X C3 C2 C1 C0 X X X C4 C3 C2 C1 C0 X X C5 C4 C3 C2 C1 C0 X C6 C5 C4 C3 C2 C1 C0 C7 C6 C5 C4 C3 C2 C1 C0 X = ドント・ケア。 各コンスタレーション・ポイントは、図 74に示すように、IとQ の座標に対応します。この図では、64-QAMコンスタレーション のうちI = 14、Q = 14（ペア 1）とI = 6、Q = −10（ペア 2）という 2 つのシンボル位置が強調表示されています。 I および Q の座標ポイント（5 ビット）を示すために、2 の補数 を使用しています。たとえば QAM エンコーダへの 011101 とい う入力は、QAM-64 コンスタレーションの I = 6、Q = −10 という 位置にマッピングされ、I = 00110、Q = 10110 という出力が得ら れます。 SYMBOL I = 14, Q = 14 I = 01110, Q = 01110 Q 14 入力スケーリング 入力スケーリング・ブロックは、QAM マッパーがバイパスされ たときのみ有効です。INSCALE[7:0]の値はレジスタ 0x09[7:0]で 設定します。入力データに適用されるスケーリング係数は、次の ように計算されます。 ScaleFactor INSCALE[7:0] 32 この係数により、入力データは 0 から 7.96875 の範囲で 0.03125 ずつスケーリングできます。デフォルト値 0x20 では、スケーリ ング係数が 1 になります。図 76に示すように、入力スケーリン グ・ブロックの出力は、最も近い 16 ビット値に丸められます。 出力が最大または最小値を超えた場合は、正側または負側のフル スケール（0x7FFFまたは 0x8000）でクリップされます。 ROUND SATURATE 10 8 6 –14 –10 –6 –2 2 INSCALE 2 6 10 14 図 76. I –2 平方根レイズド・コサイン（SRRC）フィルタは、入力データに 対して 2 倍のインターポレーションとフィルタリングを行いま す。SRRC フィルタは DOCSIS、Euro-DOCSIS、DVB の各規格に 従って、パスバンド、遷移域、ストップバンドの各条件を備えて います。 –10 07852-058 –14 SYMBOL I = 6, Q = –10 I = 00110, Q = 10110 8 16 QAM MAPPER X I と Q のシンボル・マッピング 5 SRRC フィルタはその入力で 5 ビットだけが用いられます。また このフィルタをバイパスすることもできます（レジスタ 0x06[6]）。 SRRC フィルタがデータパス内で最初に有効にしたブロックで ある場合、これらの 5 ビットは、8 ビット・ワードの上位 5 ビッ トになります。 SRRC 5 16 16 2 すべての規格をカバーするため、αは 0.12、0.13、0.15、0.18 の いずれにも設定できます。この値はレジスタ 0x07[5:4]で設定で きます。周波数（f N ）は、入力データのボーレートで決定します。 SRRCフィルタの特性を図 77に示します。 16 図 75. BYPASS QAM BYPASS SRRC 07852-059 16 INSCALE 入力スケーリング・ブロック SRRCフィルタ –6 図 74. 07852-100 1 QAM マッパーと SRRC フィルタの詳細（I と Q の パスは同一のため、一方だけを示しています） Rev. 0 | Page 40 of 74 AD9789 10 0 –10 <0.4dB FREQUENCY –20 MAGNITUDE (dB) <0.4dB –3.01dB –30 –40 –50 –60 <–43dB 図 77. (1 +α) fN –80 –90 SRRC フィルタの特性 –100 –2.0 SRRCフィルタが使用された場合、少なくとも 4 個の 2 倍インター ポレーション・フィルタを有効にする必要があります。SRRCフィ ルタが正しく機能するためには、サンプル当たりf DAC /16 のレー トで最低 12 クロック・サイクルが必要なためです。 図 80. –1.0 –0.5 0 0.5 1.0 FREQUENCY × fINPUT (Hz) 1.5 2.0 2 倍ハーフバンド・インターポレーション・フィルタ 1 の応答 10 ハーフバンド・インターポレーション・フィルタ 0 0 –10 –20 MAGNITUDE (dB) AD9789 は、バイパス可能な 5 つのハーフバンド・インターポレー ション・フィルタのデータパスを経由して、1～32 倍のインター ポレーションが実現できます。ハーフバンド・インターポレー ション・フィルタは、レジスタ 0x06[4:0]で制御します。消費電 力低減の観点から、これらのフィルタをバイパスするための良好 な手順としては、まずフィルタ 0 をバイパスし、次にフィルタ 1 をバイパスします（以降も同様）。ローパス・フィルタの周波数 応答を図 79～図 82に示します。すべてのフィルタは 0.8 × f INPUT のパスバンドを持っています。ここでf INPUT は各フィルタの入力 でのデータレートです。すべてのフィルタでのパスバンド平坦性 は 0.01 dB以内です。ストップバンド減衰量はフィルタ 0、フィ ルタ 1、フィルタ 2 では 85 dBを上回り、フィルタ 3 とフィルタ 4 では 75 dBを上回っています。 2 –1.5 07852-103 fN 07852-060 (1 –α) fN –70 –30 –40 –50 –60 –70 –80 –90 –100 –2.0 図 81. –1.5 –1.0 –0.5 0 0.5 1.0 FREQUENCY × fINPUT (Hz) 1.5 2.0 07852-104 0dB 2 倍ハーフバンド・インターポレーション・フィルタ 2 の応答 1 BYPASS REGISTER 0x06[4:0] 0 –10 –20 2 倍ハーフバンド・インターポレーション・フィルタの 概念ブロック図 MAGNITUDE (dB) 10 0 MAGNITUDE (dB) –10 –40 –50 –60 –20 –70 –30 –80 –90 –40 –100 –1.875 –50 –60 –70 図 82. –80 –1.5 –1.0 –0.5 0 0.5 1.0 FREQUENCY × fINPUT (Hz) 1.5 2.0 07852-102 –90 –100 –2.0 図 79. –30 2 倍ハーフバンド・インターポレーション・フィルタ 0 の応答 Rev. 0 | Page 41 of 74 –1.250 –0.625 0 0.625 FREQUENCY × fINPUT (Hz) 1.250 1.875 07852-105 図 78. 07852-101 10 2 倍ハーフバンド・インターポレーション・フィルタ 3 と 4 の応答 AD9789 サンプル・レート・コンバータ 選択と設定の例 サンプル・レート・コンバータ（SRC）により、入力ボーレート とDAC更新レートの比関係に柔軟性を持たせることができます。 4 チャネルのデータパスには、それぞれ 0.5～1.0 のレンジでデー タレートを変換できるSRCが内蔵されています。レート変換係数 は 2 つの 24 ビット値（PとQ）の比で設定できます。図 83はSRC の概念的なブロック図で、インターポレーション・ブロックの後 に、フィルタ・ブロックとデシメーション・ブロックが接続され ているものとみなすことができます。 DOCSISアプリケーションでは、周波数 f MASTER で動作するマス ター・クロックがあります。複数のチャンネル・ボーレートに対 応でき、そのいずれもマスター・クロックの分数である必要があ り、次の式によって示されます。 Q 24 P 図 83. 24 Q 07852-106 P f BAUD 表 51. サンプル・レート・コンバータのレジスタ位置 Bits Numerator (P) Denominator (Q) [23:16] (Byte 2) [15:8] (Byte 1) [7:0] (Byte 0) Register 0x1B Register 0x1A Register 0x19 Register 0x18 Register 0x17 Register 0x16 (6) P と Q の値は、次の制約条件のもとで選択する必要があります。 (2) (3) 式 3 は、Q の MSB が 1 にセットされるように、Q の値をシフト する必要があることを示します。 ほとんどのシステムでは、ボーレートは既定値です。そのため信 号帯域幅と出力周波数の条件に対応できる、充分高い周波数の DAC サンプル・レートを選択します。多くの場合、DAC クロッ ク・レートをシステム・クロック・レートの倍数に設定すること が推奨されます。次の例で、このようなシステムでの P と Q の 選択方法を示します。 (7) N と M は、必要なボーレートによって決まることを思い出して ください。たとえば M = 401 と N = 812 から得られる 5.0569 MHz のボーレートを想定してみます。 (1) 式 1 が正しく満たされた場合、ボーレート（f BAUD ）はズレなく 正しく維持されます。このレート変換プロセスによって、残留周 波数オフセット誤差が生じることはありません。 Q[23] = 1 M P 16 f MASTER Q N P N 7 Q M 16 ここで I は、SRRC フィルタと 5 つのハーフバンド・インターポ レーション・フィルタの合計のインターポレーション比率です。 P 1 .0 Q 224 f MASTER I SRRC フィルタと 4 つのハーフバンド・インターポレーション・ フィルタを有効にすると、合計補間係数 I は 32 になります。I に 32 を代入して式 6 を簡単にすると、式 7 が得られます。 PとQの値は、所望のボーレート（f BAUD ）とDACクロック周波数 （f DAC ）に対して、次の式を満たすように選択します。 0 .5 (5) 式 4 と式 5 を式 1 に代入すると、式 6 が得られます。 P と Q の値は、アドレス 0x16～0x1B にあるレジスタ P[23:0]と Q[23:0]によって設定します。 P 16 f BAUD Q (4) f BAUD の値を正確に維持するには、式 1 を満足する必要がありま す。これを実現するため、DACサンプリング周波数には、信号 帯域幅と出力周波数の条件を満足する、f MASTER の倍数を選択しま す。f MASTER = 10.24 MHz、信号帯域幅条件が 32 MHz以上、対応す る出力周波数帯域が最大 1 GHzの場合、次のようにDACサンプリ ング周波数を選択できます。 f DAC 224 f MASTER 2293 .76 MHz サンプル・レート・コンバータの概念ブロック図 f DAC I M f MASTER N f BAUD 401 10.24 MHz 5.0569 MHz 812 (8) P と Q は、式 9 の分子と分母から計算できます。 P 812 7 5684 0 x1634 Q 401 16 6416 0 x1910 (9) Q の値は MSB 側に詰める必要があるため、両方の数値を 11 ビッ トぶんシフトすると、最終的な P と Q の値は、 それぞれ 0xB1A000 と 0xC80000 になります。 ベースバンド・デジタル・アップコンバータ デジタル・アップコンバータにより、各ベースバンド・チャンネ ルはDC～f DAC /16 のどこにでも配置できます。4 つのチャンネル の中心周波数はそれぞれ、24 ビットの周波数同調ワード（FTW 0 ～FTW 3）を介してレジスタで設定できます。個々のチャンネル で所望の中心周波数を得るには、FTWを次のように計算します。 Rev. 0 | Page 42 of 74 FTW f CENTER 2 24 1 f DAC 16 AD9789 FTW Channel 0 Channel 1 Channel 2 Channel 3 [23:16] [15:8] [7:0] Reg. 0x0C Reg. 0x0B Reg 0x0A Reg. 0x0F Reg. 0x0E Reg 0x0D Reg. 0x12 Reg. 0x11 Reg 0x10 Reg. 0x15 Reg. 0x14 Reg 0x13 AD9789 の DSP エンジンの後段では、4 本のデータパスの出力が 1 つに合成され、合成されたチャンネルがスケーリングされます。 さらにフル DAC レートまで 16 倍のインターポレーションと、バ ンドパス・フィルタ動作が実行されるため、チャンネルのブロッ クを DAC のナイキスト帯域幅のどこにでも配置できます。 DATAPATH 0 FTWは、数値制御発振器（NCO）で生成する正弦波／余弦波信 号の複素周波数を設定します。NCOからの複素数周波数出力と、 入力データパス信号を乗算することで、所望の出力周波数変調波 が得られます。ベースバンド・デジタル・アップコンバータの概 念ブロック図を図 84に示します。 DATAPATH 1 DATAPATH 2 DATAPATH 3 SIN COS データパスの最後のブロックは、サンプリングやハードウェア・ ロールオフで生じうる、考えられるすべてのスケーリング補償を 目的とする、8 ビット・スケーリング（レジスタ 0x25～0x28）で す。各チャンネルに適用されるスケール係数は、次のように計算 されます。 CHANxGAIN[7 :0] 128 チャンネル・ゲインのレンジは 0～1.9921875 であり、ステップ・ サイズは 0.0078125 です。必要があれば、スケール係数に 0 を設 定すれば、個々のチャンネルを容易かつ迅速にミュートすること ができます。 表 53. チャンネル・ゲイン・スケーリングのレジスタ位置 CHANxGAIN Channel 0 Channel 1 Channel 2 Channel 3 [7:0] Reg. 0x25 Reg. 0x26 Reg. 0x27 Reg. 0x28 ScaleFactor SUMSCALE[7 :0] 64 この係数は、0.015625 のステップ・サイズで入力データに対して 0～3.984375 のスケーリング範囲になります。0x0D のデフォルト 値では、スケーリング係数は 0.203125 になります。チャンネル が加算されるとき、その値が最大または最小のフルスケール値 （0x7FFF または 0x8000）を超えた場合、サミング・ジャンクショ ン・スケーリング・ブロックの出力でクリップされることに注意 してください。各チャンネルで 16 ビット・レンジいっぱいに使 用される場合、クリッピングの可能性を避けるため、このスケー リング係数（サム・スケール）値には 0x10（0.25）を設定してく ださい。 TO SATURATION COUNTER SATERR REGISTER 0x03[1] ROUND SATURATE 8 ROUND SATURATE 図 85. デジタル・ブロック・アップコンバータの機能ブロック図 サミング・ジャンクション・スケーリング・ブロックは、4 つの チャンネルの和に対して作用します。SUMSCALE[7:0]の値は、 レジスタ 0x08 で設定します。データに適用されるスケーリング （サム・スケール）係数は、次のように計算されます。 チャンネル・ゲインのデフォルト値では、スケール係数は 1 にな ります。図 85に示すように、入力スケーリング・ブロックの出 力は、最も近い 16 ビット値に丸められます。出力が最大または 最小値を超えた場合は、正側または負側のフルスケール（0x7FFF または 0x8000）にクリップされます。 SUMSCALE REGISTER 0x08 07852-108 CHANxGAIN[7:0] fC サミング・ジャンクション・スケーリング 個々のチャンネル・スケーリング 8 BPF 以下のセクションでは、デジタル・ブロック・アップコンバータ 内の各ブロックについて、さらに詳しく説明します。 ベースバンド・デジタル・アップコンバータの 概念ブロック図 ScaleFactor SUM SCALE BPF fC = 0 TO fDAC/2 個々のチャンネル・ゲイン制御 図 87. 07852-110 図 84. 図 86. 07852-107 24 FTW NCO FREQUENCY TUNING WORD DIGITAL BLOCK UPCONVERTER 07852-109 表 52. チャンネルごとの FTW のレジスタ位置 デジタル・ブロック・アップコンバータ 16× INTERPOLATOR チャンネルごとに計算したFTWは、表 52に示すレジスタ位置に 書き込んでください。 サミング・ジャンクション・スケーリングのブロック図 実際には、サム・スケール係数を大きめにし、若干のクリッピン グを許容することで、チャンネルの S/N 比（SNR）を改善できま す。クリッピングが短時間かつ少ない頻度である場合、信号振幅 を大きくすれば S/N 比を改善することができます。 Rev. 0 | Page 43 of 74 AD9789 0 –20 すべての QAM マッパー・モードとチャンネル数に対す る推奨サム・スケール値 –40 –60 Sum Scale Value (Decimal) 3 Channels 4 Channels 48 28 22 16 54 34 26 20 54 34 26 20 80 50 38 30 54 34 26 20 54 34 26 20 54 34 26 20 –80 –100 0 0.5 1.0 1.5 FREQUENCY (GHz) 07852-062 2 Channels 2.0 バンドパス・フィルタ応答（200 MHz、f DAC = 2.4 GHz） 図 89. 0 –20 デジタル 16 倍チューナブル・バンドパス・フィルタ デジタル・バンドパス・フィルタは、固定の 16 倍インターポレー タと連動して機能します（図 88を参照）。この 16 倍インターポ レーション・フィルタは、DACのナイキスト帯域内にベースバ ンド信号の 16 本のイメージを作成します。この場合、デジタル・ バンドパス・フィルタは、希望波以外の 15 個のイメージを除去 するように同調させる必要があります。バンドパス・フィルタの 中心周波数は、DC～f DAC /2 のどこにでも配置できます。バンド パス・フィルタの中心周波数の同調ワードは、次のように計算し ます。 BPF _ Center _ Freq –100 0.5 1.0 1.5 FREQUENCY (GHz) 2.0 バンドパス・フィルタ応答（1 GHz、f DAC = 2.4 GHz） 0 –2 MAGNITUDE (dB) 07852-111 16 図 88. 0 図 90. 結果として得られる同調ワードは 16 ビット値であり、上位バイ トをレジスタ 0x1D[7:0]に書き込み、下位バイトをレジスタ 0x1C[7:0]に書き込みます。 16 –60 –80 fCENTER 216 1 f DAC 2 fC –40 07852-063 DVB 16-QAM DVB 32-QAM DVB 64-QAM DVB 128-QAM DVB 256-QAM DOCSIS 64-QAM DOCSIS 256-QAM 1 Channel –4 –6 –8 16 倍チューナブル・バンドパス・フィルタの 概念ブロック図 –10 図 91. Rev. 0 | Page 44 of 74 0 20 40 FREQUENCY (MHz) 60 80 07852-064 QAM Mode MAGNITUDE (dB) 表 54. フィルタのストップバンド幅は、約f DAC /64 に固定のため、実効 パスバンドはf DAC /64 です。図 89～図 91から類推できるように、 同調ミスで所望の信号にほとんど（あるいはまったく）影響を与 えない程度のイメージが出現することがあります。 MAGNITUDE (dB) 表 54にQAMマッパー・モードごとのサム・スケールの推奨値を 示します。MER/EVMの測定値とスペクトル純度を基準として、 この推奨サム・スケール値を決定しました。クリッピングでイン パルス性のノイズが発生し、出力スペクトルで出力ノイズ・フロ アが瞬時増加します。これらの推奨サム・スケール値は、ノイズ・ フロアの瞬時増加が最小になるように選択してあります。なおこ れらのテストは、約 850 MHzの周波数で 1、2、3、4 本のキャリ ア出力で行いました。DACの後に続くRF信号経路でもクリッピ ングが生じることもあるため、サム・スケール値の選択基準に BERテストを追加し、システム・レベルでこれらの値をさらに検 証してください。 バンドパス・フィルタのパスバンド詳細（f DAC = 2.4 GHz） AD9789 表 55. デジタル・インターフェース・モード AD9789 は、2 つのデジタル・インターフェース動作モードに設 定できます。 チャネライザ・モード 直交デジタル・アップコンバータ（QDUC）モード チャネライザ・モードでサポートされるインターフェー ス設定 First Input Block Enabled Bus Width Reg. 0x21[6:5] Data Width Reg. 0x21[4] Data Format Reg. 0x21[3] QAM Encoder 32 bits 16 bits 8 bits 4 bits 32 bits 16 bits 8 bits 4 bits 32 bits 16 bits 8 bits 8 bits 8 bits 8 bits 8 bits 8 bits 8 bits 8 bits 8 bits 16 bits 16 bits 16 bits Real Real Real Real Complex Complex Complex Complex Complex Complex Complex チャネライザ・モード（レジスタ 0x20[3] = 0）では、インター フェースは 4～32 ビット・バス幅に設定できます。最大 4 チャン ネルの複素数データを処理することができ、デジタル・データパ ス内のすべての信号処理ブロックが使用できます。チャネライ ザ・モードでサポートされる最大ボーレートはf DAC /48 です。 SRRC Filter QDUCモード（レジスタ 0x20[3] = 1）では、インターフェースは、 32 ビットのバス幅と 1 チャンネルの複素数データに固定されま す。使用可能な信号処理方式は、インターポレーション（16～512 倍）、レート変換（0.5～1.0）、複素（IQ）変調です。QDUCモー ドでサポートされる最大ボーレートはf DAC /16 です。 Interpolation Filter いずれのモードでも、 入力データ・バスは、 CMOS_BUS ピン （L14） を介して LVDS または CMOS 入力に設定できます。CMOS_BUS を 3.3 V に接続した場合、データ・バスは CMOS 入力（D[31:0]、 P0、P1）に設定されます。CMOS_BUS を 0 V に接続した場合、 バスは LVDS 入力（D[15:0]P、D[15:0]N、PARP、PARN）に設定 されます。 AD9789 に入力データを与えるために、2 つの出力信号を用いま す。1 つはデータ・クロック出力信号（DCO）であり、データを デジタル・データ信号源からクロッキングするために用いられま す。DCO は DACCLK を分周した周波数になります。もう 1 つは フレーム同期信号（FS）で、新しいデータワードを要求するた めに用いられます。FS 信号の平均周波数は、データのシンボル・ レートまたはボーレートに等しくなります。入力データ・バスと 同様に DCO 信号と FS 信号は、CMOS_CTRL ピン（M14）を介 して LVDS または CMOS 出力に設定できます。CMOS_CTRL が 3.3 V に接続された場合、DCO と FS は、P14 ピンと N14 ピン （CMOS_DCO と CMOS_FS）に CMOS 信号としてそれぞれ出力 DCO と FS は、 されます。CMOS_CTRL が 0 V に接続された場合、 N13、P13、L13、M13 ピン（DCOP、DCON、FSP、FSN）に LVDS 信号としてそれぞれ出力されます。 データパス内で有効にした最初のブロックが QAM エンコーダで ある場合、8 ビット・ワードのデータ幅と実数データ・フォーマッ トに設定します。SRRC フィルタを最初のブロックとしてデータ パス内で有効にした場合、8 ビット・ワードのデータ幅と複素数 データ・フォーマットに設定します。QAM エンコーダと SRRC フィルタの両方がバイパスされた場合、16 ビット・ワードのデー タ幅と複素数データ・フォーマットに設定します。 チャネライザ・モードでのピン・マッピング CMOSモード（CMOS_BUSピンとCMOS_CTRLピン = 3.3 V）で は、表 56に示すように、AD9789 の入力ピンに対して、さまざま なインターフェース幅のマッピングが可能です。 表 56. さまざまなインターフェース幅に対する CMOS ピン配置 Interface Width Pin Assignments BUSWDTH[1:0] 4 bits 8 bits 16 bits 32 bits D[3:0] D[7:0] D[15:0] D[31:0] 00 01 10 11 チャネライザ・モード チャネライザ・モードでは、デジタル・インターフェースのバス 幅、データ幅、データ・フォーマットを指定できます。バス幅 （AD9789 の入力でのデジタル・データ・バスの物理的な幅）は 4、 8、16、32 ビット幅のインターフェースに設定できます。データ 幅（デジタル・データパス入力でのデータの内部的な幅）は 8 ビットまたは 16 ビット・ワードに設定できます。データ・フォー マットは、実数または複素数データを設定できます。サポートさ れるインターフェース・モードの一覧を表 55に示します。 fDAC 図 92. DATAUP TO 32 BITS PATH 2 UP TO DATA32 BITS PATH 3 fDAC fDAC DATAUP TO 32 BITS PATH 1 16 32 SUM SCALE 16× INTERPOLATOR RETIMER 4 TO 32 BITS CLK CTL DATAUP TO PATH 32 BITS 0 BPF fC = 0 TO fDAC/2 BPF fC 07852-112 FS DCO CMOS 16 TO 31 LVDS FALL PROGRAMMABLE DATA FORMATTER/ASSEMBLER P0 P1 CMOS 0 TO 15 LVDS RISE LVDS/CMOS 32 INPUT PINS 16 TO 1024 チャネライザ・モード Rev. 0 | Page 45 of 74 AD9789 LVDSモードでは、表 57に示すようにAD9789 入力ピンに対して、 さまざまなインターフェース幅のマッピングが可能です。LVDS モードでインターフェース幅を 32 ビットに設定すると、イン ターフェースはダブル・データレート（DDR）になります。DDR モードでは、最初の 16 ビットはデータ・サンプリング・クロッ ク（DSC：これはDCOに同期）の立上がりエッジでサンプリング され、2 番目の 16 ビットはDSCの立下がりエッジでサンプリング されます。他のすべてのインターフェース幅はシングル・データ レート（SDR）であり、入力データはDSCの立下がりエッジでサ ンプリングされます。 表 57. さまざまなインターフェース幅に対する LVDS ピン配置 Interface Width Pin Assignments BUSWDTH[1:0] 4 bits 8 bits 16 bits 32 bits D[3:0]P, D[3:0]N D[7:0]P, D[7:0]N D[15:0]P, D[15:0]N D[15:0]P, D[15:0]N rising edge and falling edge 00 01 10 11 32 ビットのバス幅、8 ビットのデータ幅、実数データ・フォーマッ トで、4 チャンネルをイネーブルにしたCMOSインターフェース の場合、データが要求されたときの入力ポートでは、表 58のデー タが想定されています。 バス幅 = 32 ビット、データ幅 = 8 ビット、データ・フォー マット = 実数、4 チャンネルの場合のCMOSピン・マッ ピング1 DCO D[31:24] D[23:16] D[15:8] D[7:0] 1 R3 R2 R1 R0 Rは所定のチャンネルにロードされる実数データを示します。Rの後にはチャ ンネル番号が続いています 例2 32 ビットのバス幅、8 ビットのデータ幅、複素数データ・フォー マットで、4 チャンネルをイネーブルにしたCMOSインター フェースの場合、データが要求されたときの入力ポートでは、表 59のデータが想定されています。 表 59. バス幅 = 32 ビット、データ幅 = 8 ビット、データ・フォー マット = 複素数、4 チャンネルの場合のCMOSピン・マッ ピング1 DCO D[31:24] D[23:16] D[15:8] D[7:0] 1 2 Q1 Q3 I1 I3 Q0 Q2 I0 I2 1 表 60. バス幅 = 16 ビット、データ幅 = 8 ビット、データ・フォー マット = 複素数、4 チャンネルの場合のLVDSピン・マッ ピング1 DCO D[15:8]P, D[15:8]N D[7:0]P, D[7:0]N 1 2 3 4 Q0 Q1 Q2 Q3 I0 I1 I2 I3 Iは所定のチャンネルにロードされる複素数データの同相項を示し、Qは直交 項を示します。IまたはQの後にはチャンネル番号が続いています 例4 例1 1 16 ビットのバス幅、8 ビットのデータ幅、複素数データ・フォー マットで、4 チャンネルをイネーブルにしたLVDSインター フェースの場合、データが要求されたときの入力ポートでは、表 60のデータが想定されています。 1 ニブルまたはバイトでロードする方法では、最上位のニブルまた はバイトを最初にロードします。チャンネル 0 のデータを最初に ロードし、その後にチャンネル 1、チャンネル 2、チャンネル 3 のデータをロードします。複素数データ・フォーマットでは、デー タワードの同相（I）項をロードしてから、直交（Q）項をロード します。内部で各チャンネルのデータが組み立てられる際に、 データ・バス上ではLSB側に詰められます。以下に、いろいろな 設定に対するインターフェースのマッピング方法の例を示しま す。特定の設定でのマッピング方法の詳細については、「CMOS とLVDSに対するチャネライザ・モードのピン・マッピング」の 項を参照してください。 表 58. 例3 Iは所定のチャンネルにロードされる複素数データの同相項を示し、Qは直交 項を示します。IまたはQの後にはチャンネル番号が続いています 32 ビットのバス幅、8 ビットのデータ幅、複素数データ・フォー マットで、4 チャンネルをイネーブルにしたLVDSインター フェースの場合、データが要求されたときの入力ポートでは、表 61のデータが想定されています。 表 61. DCO 1 rise 1 fall 2 rise 2 fall 1 2 2 バス幅 = 32 ビット、データ幅 = 8 ビット、データ・フォー マット = 複素数、4 チャンネルの場合のLVDSピン・マッ ピング1 D[15:8]P, D[15:8]N D[7:0]P, D[7:0]N Q0 Q1 Q2 Q3 I0 I1 I2 I3 Iは所定のチャンネルにロードされる複素数データの同相項を示し、Qは直交 項を示します。IまたはQの後にはチャンネル番号が続いています "rise"はデータがDCOx立上がりエッジで読み込まれることを意味します。また "fall"はデータがDCOx立下がりエッジで読み込まれることを意味します チャネライザ・モードでのDCOレートとFSレート DCO信号は、デジタル・データ信号源からデータをクロッキン グするためのデータ・クロック出力です。DCOはDACクロック を分周した信号になります。FS信号は新しいデータワードを要 求するための出力です。FS信号の平均周波数（f FS ）は、データ のシンボル・レートまたはボーレート（f BAUD ）にちょうど等し くなります。FSはリクエスト信号になりますので、タイミング はDCOからとってください。DCO信号（f DCO ）、ボーレート（f BAUD ）、 DACクロック（f DAC ）の周波数は、次の 2 つの式に示される関係 にあります。 (1) f DCO = f DAC /(16 × N) (2) ここで、 I は補間係数であり、1～64 の範囲です。 P/Q はレート変換係数（0.5～1.0）です。 N は設定可能な DCO 除算係数で、レジスタ 0x22[6:4]の DCODIV[2:0]ビットを使用します。 DCODIV[2:0]には 1、2、4 のいずれかを設定します。0 を設定す ると DCO が無効になります。DCODIV 値を 3 に設定しても機能 しません。DSC 信号の周波数は常に DCO に等しくなります。 インターフェース設定を選択する前に、システムで使用するボー レートの最大周波数でDCO周波数を割り算し、結果を切り捨てま Rev. 0 | Page 46 of 74 AD9789 す。これによりFSパルス間のDCOサイクル数（cycles AVAIL ）が得 られます。 表 62. すべてのチャンネルにデータを正しくロードするには、各イン ターフェース設定において FS パルス間で適切な数の DCO サイ クル数が必要です。この数は次の式から計算します。 DW BW ここで、 Nはイネーブルにされるチャンネル数（1～4）です。チャンネル 優先順位が 1 に設定された場合、Nは常に 4 に等しくなります（「 チャンネルの優先順位付け」を参照）。 Fはデータ・フォーマットを示します。データ・フォーマットが 実数の場合はF = 1、データ・フォーマットが複素数の場合はF = 2 です。 DWはビット数で表したデータ幅（8 または 16）です。 BWはビット数で表したバス幅（4、8、16、32 のいずれか）です。 インターフェースを正しく設計するには、FS パルス間の DCO サ イクル数は、インターフェースが要求する DCO サイクル数より 大きくなければなりません。 設計例 この例ではシステムのボーレートはf FS = 6.4 MHzです。実数デー タ・フォーマットで 8 ビットのデータ幅を持つ 4 チャンネルに対 して、4 ビット幅のインターフェースが必要な場合、選択するf DCO は 8 × f FS 以上にしてください。 まず式 1 と式 2 を使用して、 N = 1、 P/Q = 0.7、I = 32 によりインターフェース速度を評価します。 CMOS Bit Mapping Channels [D31:D24] 4 Channels Enabled Channel 0 Disabled Channel 0, Channel 2 Disabled Channel 3 [D23:D16] [D15:D8] [D7:D0] Channel 2 Channel 1 Channel 0 Channel 3 Channel 2 Channel 1 Channel 3 Channel 1 表 63のようにチャンネル優先順位を 1 に設定すると、同じ例で も動作が異なります。 表 63. 入力マッピングとイネーブルにしたチャンネルの関係、 チャンネル優先順位 = 1 CMOS Bit Mapping Channels [D31:D24] [D15:D8] [D7:D0] 4 Channels Enabled Channel 0 Disabled Channel 0, Channel 2 Disabled Channel 3 Channel 2 Channel 1 Channel 0 Channel 3 Channel 2 Channel 1 [D23:D16] Channel 3 Channel 1 直交デジタル・アップコンバータ（QDUC）モード f DCO = 2293.76 MHz/(16 × 1) = 143.36 MHz f DCO /f BAUD 比= 22.4 になります。N = 2 が選択された場合、使用可 能なDCOサイクル数は 11 に減少します。遅延値を考慮すると、 このオプションは実現できない場合もあります。遅延の詳細につ いては、「遅延がチャネライザ・モードに与える影響」の項を参 照してください。 チャンネルの優先順位付け チャンネルがイネーブル／ディスエーブルにされることで、入力 インターフェースのマッピングに影響を与えることがあります。 「チャンネル優先順位」 （レジスタ 0x20[2]）を 0 に設定した場合、 デバイスはイネーブルにしたチャンネルにのみ、入力があると想 定します。この設定では DUT 入力での物理的なチャンネル・マッ ピングは、イネーブルにしたチャンネル数に基づいて移動するこ とがあります。ここで最高の優先順位はチャンネル 0 です（イ ネーブルにされていれば位置は変わりません）。「チャンネル優 先順位」を 1 に設定した場合、4 チャンネル全てにデータがある ことを想定します。しかしディスエーブルに設定されたチャンネ ルのデータは内部で無視されます。チャンネルのイネーブル／ ディスエーブルによって入力データ・バス上で位置が移動しない ため、この方法を推奨します。 QDUC モード（レジスタ 0x20[3] = 1）では、データ・インター フェースは 32 ビットのバス幅、16 ビットのデータ幅、 複素数デー タ・フォーマットに固定されます。QDUC モードでは、1 チャン ネルのみをイネーブルにします。複数のチャンネルをイネーブル にした場合、イネーブルにされた各チャンネルに同じ I と Q の データが転送されます。データパスでは、QAM マッパーと SRRC フィルタをバイパスする必要があります（レジスタ 0x06[7:6] = 11）。 32 INPUT PINS P0 P1 CMOS 0 TO 15 LVDS RISE I CMOS 16 TO 31 Q LVDS FALL チャンネル優先順位を 0 に設定した例を表 62に示します。この例 では、データ・インターフェースは 32 ビットのバス幅、8 ビット Rev. 0 | Page 47 of 74 ON I AND Q 16 BITS OFF I AND Q 16 BITS OFF I AND Q 16 BITS OFF BPF fC = 0 TO fDAC /2 BPF FS DCO イネーブルにしたチャンネル数が常に 4 未満であり、ユーザがダ イナミックにチャンネルをイネーブル／ディスエーブルにする ことがない場合、「チャンネル優先順位」は 0 に設定することが 最善です。入力データ転送に必要なクロックやピン数を抑えられ ることが理由です。 I AND Q 16 BITS 図 93. QDUC モード fC 07852-069 f DAC = 32 × 0.7 × 16 × 6.4 MHz = 2293.76 MHz 16× INTERPOLATOR cycles INTERFACE N F 入力マッピングとイネーブルにしたチャンネルの関係、 チャンネル優先順位 = 0 LVDS/CMOS f DCO cycles AVAIL floor max f BAUD のデータ幅、実数データ・フォーマット、CMOSに設定していま す。 AD9789 1 QDUCモードでのピン・マッピング Pin No. D31 D16 D15 D0 P1 P0 MSB of I data LSB of I data MSB of Q data LSB of Q data Parity for D[31:16] Parity for D[15:0] L5 P8 L9 P12 L4 M4 1 2 3 4 5 6 7 8 9 10 11 6 7 8 9 10 11 12 13 14 C D E F G H PARP J PARN K 12 13 14 A FSP L P+ 15 13 11 9 7 5 3 1 FS FSN M P– 15 13 11 9 7 5 3 1 FS DCOP N 14 12 10 8 6 4 2 0 DC DCON P 14 12 10 8 6 4 2 0 DC B 14 +LVDS C 図 95. D 14 –LVDS LVDS データ入力のピン・マッピング E QDUCモードでのDCOレートとFSレート F QDUCモードでは、DCODIVを常に 1 に設定します（レジスタ 0x22[6:4]= 001）。DCOクロック周期は、DACクロックの 16 周期 になります。16 倍のインターポレーション動作だけが必要で、 レート・コンバータを使用しない場合、インターフェースのデー タレートはf DCO になります。 G H J K L P1 31 27 23 19 15 11 7 M P0 3 BU CMOS_BUS 30 26 22 18 14 10 6 2 CT CMOS_CTRL N 29 25 21 17 13 9 5 1 FS CMOS_FS P 28 24 20 16 12 8 4 0 DC CMOS_DCO PARITY AND CONTROL INPUTS 図 94. データパスにおいて、さらにインターポレーションやレート変換 を有効にした場合、インターフェースのデータレートはf BAUD に なります。FSの平均レートf FS はボーレートf BAUD に等しくなりま す。ボーレートは次の式で指定します。 CMOS データ入力のピン・マッピング LVDSモードでは、AD9789 の入力ピンは表 65のようにマッピン グされます。 表 65. QDUCモードでのLVDSインターフェースのピン・マッ ピング1 Data Bit Description Pin No. D15P, D15N rising D0P, D0N rising D15P, D15N falling D0P, D0N falling PARP, PARN rising MSB of I data LSB of I data MSB of Q data LSB of Q data Parity for D[15:0]P, D[15:0]N rising Parity for D[15:0]P, D[15:0]N falling L5, M5 N12, P12 L5, M5 N12, P12 L4, M4 PARP, PARN falling f BAUD 07852-113 D[31:0] CMOS DATA INPUTS 1 5 07852-114 Description 4 B QDUC モードでの CMOS インターフェースのピン・マッ ピング Data Bit 3 A CMOSモードでは、AD9789 の入力ピンは 表 64に示すようにマッ ピングされます。 表 64. 2 f DCO P 2N Q ここで、 N は有効にした 2 倍インターポレーション・フィルタの数です。 P/Q はレート・コンバータの比率です。 FS 信号は、DCO クロックをゲーティングするデータ・リクエス ト信号になり、正確なボーレートでのデータ送信を保証できます。 P/Q = 1 および N = 0 の場合、DCO はボーレートで動作し、FS は 必要ありません。この場合、FS は非アクティブになります（常 にハイレベル）。データ信号源からデータを得るための一定レー トのクロックとして DCO 信号を使用できます。 L4, M4 "rising"は、データがDCOxの立上がりエッジで読み込まれることを意味しま す。"falling"は、データがDCOxの立下がりエッジで読み込まれることを意味 します Rev. 0 | Page 48 of 74 AD9789 DCO 7 DCO CYCLES FS 6 DCO CYCLES tPD 7 DCO CYCLES tPD tPD SAMPLE 0 SAMPLE 1 SAMPLE 2 07852-115 D[31:0] DSC FS がアクティブな場合の設計例に対する QDUC モード・インターフェースのタイミング図 設計例 LVDS DATA この例では、システムのDACレートは 1600 MHz、ボーレートは 15 MHzです。f DCO = f DAC /16 = 100 MHzなので、f DCO /f FS = 6.667 です。P/Qが 0.5～1.0 になる条件を満足するには、8 倍という補 間係数を適用する必要があるため、N = 3 になります。P/Qについ て求めると 5/6 が得られます。. したがって、20 個のDCOクロック・エッジのうち 3 個で、デー タがデバイスにロードされます（f FS /f DCO = 3/20 の比率）。図 96 は、この例でのインターフェース動作のタイミング図です。この タイミング図でt PD は、FSの立上がりエッジから転送データの最 初のサンプルがAD9789 にサンプリングされるまでの伝搬遅延に 相当します。なおt PD は 1 DCOサイクルを超えて変動することが あります。 リタイミング動作 AD9789 には 3 段のレジスタによるリタイミング回路があります。 最初の 2 段のレジスタには、DAC クロックから得られる 16 相の 信号のいずれか 1 本をクロックとして供給します。最後のレジス タのクロックは、第 15 相のクロックに固定されています。デジ タル・サンプル・クロック（DSC）とシンクロナイザ・クロック （SNC）が、プログラム可能なレジスタ・クロックです。さまざ まな位相を選択することで、データ信号源の遅延に合わせて、サ ンプリング・タイミングを微調整できます。レジスタ 0x23[7:4] は DSC フェーズ（DSCPHZ）で、レジスタ 0x23[3:0]は SNC フェー ズ（SNCPHZ）で、それぞれ 16 相のいずれかに設定します。従 属接続の最後のレジスタには、常に第 15 相からのクロックが供 給されます。 パリティ・カウンタを用いれば、データ有効ウィンドウのエッジ 位置の確定に役立てることができます。図 97と図 98から分かる ように、CMOSモードでの動作は、LVDSモードでの動作とよく 似ています。 32 CMOS DATA 32 Q D CLK 32 Q D CLK Q D CLK BITS 0 TO 31 DSC Φ 0 TO 15 07852-070 SNC Φ 0 TO 13 PHZ Φ 15 図 97. 16 16 Q D CLK 16 Q D CLK 16 Q D CLK 16 Q D CLK Q D CLK BITS 0 TO 15 Q D CLK BITS 16 TO 31 16 Q D CLK DSC Φ 0 TO 15 SNC Φ 0 TO 13 07852-071 図 96. PHZ Φ 15 図 98. LVDS では DSC レジスタの構成が変わる レジスタ 0x23 と以降に示すレジスタ 0x21[2:0]により、きわめて 低ジッタでタイミングを調整できますが、以下の安全な推奨値に 設定することもできます。 LVDSモードではDSCPHZ = 0、SNCPHZ = 3、LTNCY = 0（ 「遅 延レジスタ」も参照） CMOSモードではDSCPHZ = 0、SNCPHZ = 7、LTNCY = 0（「 遅延レジスタ」も参照） このタイミングの調整は、FPGA などのデータ・ソース側でも同 様に行うことができます。 なお、SNCPHZ に第 14 相または第 15 相を選択するとタイミング 違反になります。CMOS モードでは、DSCPHZ と SNCPHZ とを 同じに（または 1 ステップ後に）設定してもタイミング違反にな ります。 遅延レジスタ レジスタ 0x21[2:0]を介して制御される遅延レジスタは、3 段のレ ジスタによるリタイミング回路の後段となり、データを 1 DCO クロック単位で最大 7 DCO クロックまで遅延できます。重要な リタイミング動作は前の 3 段のレジスタで済んでいるため、遅延 値に誤りがあってもタイミング違反にはなりません。この遅延値 により、どのデータが転送上の最初のデータかを決定し、その データを適切なチャンネルにルーティングします。この遅延は、 FS がハイになってから最初のデータがリタイミング回路から出 力されるまでの往復遅延時間の影響を受けます。デバイスに設定 した遅延レジスタ値が誤っていた場合、入力データは内部で正し く構成できません。 CMOS リタイミング・レジスタ Rev. 0 | Page 49 of 74 AD9789 0123 4 56 7 8 16 24 32 40 48 56 64 72 SAMPLE SAMPLE SAMPLE SAMPLE SAMPLE SAMPLE SAMPLE SAMPLE DCO FS LVDS DDR SAMPLE SAMPLE LVDS SDR SAMPLE SAMPLE SAMPLE SAMPLE SAMPLE CMOS SAMPLE SAMPLE SAMPLE SAMPLE 07852-116 SAMPLE 図 99. 遅延 = 0 でのサンプリング・ポイント LVDS DDR では、 リタイミングおよび遅延ルックアップ・テーブル 実用上では、リタイミングと遅延のパラメータは、検証済みかつ 保証済みの表から値を得ることができます。これは 0 から 100 を 超えるDACクロック範囲において、最適なサンプル・ポイント となる遅延値を与えるものです。LVDS DDR、LVDS SDR、CMOS それぞれのインターフェース・モードでのサンプリング・ポイン トを図 99に示します（遅延 = 0 の場合）。図 99でDCO信号の上 にある番号は、 表 66と 表 67でのDACクロック・サイクルの遅 延値（Delay）に対応しています。 なおピンでの遅延分も考慮する必要があります。この遅延は、出 力遅延 800 ps、入力遅延 800 psで、合計 1.6 nsです。つまり 2.4 GHz のDACクロックでは、DCOとデータ有効ウィンドウの中心との 間の「真のゼロ遅延」は、表 66の遅延（Delay）4 で得られます。 また 1.2 GHzのDACクロックで真のゼロ遅延は、遅延（Delay）2 で得られます。 表 66と表 67を使用するために、AD9789 でFS、DCO、データ入 力信号を実際に観測します。これらの信号をオシロスコープに表 示させながら、FSの立上がりエッジと最初のデータ・サンプリ ングの開始との間の遅延を測定し、この値にピン遅延 1.6 nsを加 算します。この合計遅延をDACクロックの 1 周期に正規化します。 インターフェース・モードごとに、この測定値から表 66と表 67の 遅延（Delay）に対応する最適なサンプリング・ポイントをDAC クロック・サイクル数として見つけることができます。 LVDS SDR では、 CMOS では、 最適な有効サンプリング・ウィンドウを得るため、データ入力の セットアップ／ホールド時間に基づいて、サンプリング・ポイン トを微調整してください。セットアップ／ホールド時間がDCO エッジに対して対称である場合、データの中心タイミングにサン プリング・ポイントを設定すると、最適な有効サンプリング・ウィ ンドウが得られます。入力データのセットアップ／ホールド時間 の詳細については、「CMOSインターフェースのタイミング」ま たは「LVDSインターフェースのタイミング」の項を参照してく ださい。 表 66または 表 67での最適なサンプリング・ポイントのLAT値、 SNC値、DSC値は、それぞれレジスタ 0x21[2:0]のLTNCY[2:0]ビッ ト、レジスタ 0x23[3:0]のSNCPHZ[3:0]ビット、レジスタ 0x23[7:4] のDSCPHZ[3:0]ビットに書き込んでください。 Rev. 0 | Page 50 of 74 AD9789 表 66. すべての遅延値に対する推奨リタイミング設定（LVDS モード） Delay 0 1 2 3 4 5 6 7 LAT SNC DSC 0 7 8 0 8 9 0 9 10 0 9 11 0 10 12 0 10 13 1 2 14 1 3 15 Delay 8 9 10 11 12 13 14 15 LAT SNC DSC 1 3 0 1 4 1 1 4 2 1 5 3 1 5 4 1 6 5 1 6 6 1 7 7 Delay 16 17 18 19 20 21 22 23 LAT SNC DSC 1 7 8 1 8 9 1 9 10 1 9 11 1 10 12 1 10 13 2 2 14 2 3 15 Delay 24 25 26 27 28 29 30 31 LAT SNC DSC 2 3 0 2 4 1 2 4 2 2 5 3 2 5 4 2 6 5 2 6 6 2 7 7 Delay 32 33 34 35 36 37 38 39 LAT SNC DSC 2 7 8 2 8 9 2 9 10 2 9 11 2 10 12 2 10 13 3 2 14 3 3 15 Delay 40 41 42 43 44 45 46 47 LAT SNC DSC 3 3 0 3 4 1 3 4 2 3 5 3 3 5 4 3 6 5 3 6 6 3 7 7 Delay 48 49 50 51 52 53 54 55 LAT SNC DSC 3 7 8 3 8 9 3 9 10 3 9 11 3 10 12 3 10 13 4 2 14 4 3 15 Delay 56 57 58 59 60 61 62 63 LAT SNC DSC 4 3 0 4 4 1 4 4 2 4 5 3 4 5 4 4 6 5 4 6 6 4 7 7 Delay 64 65 66 67 68 69 70 71 LAT SNC DSC 4 7 8 4 8 9 4 9 10 4 9 11 4 10 12 4 10 13 5 2 14 5 3 15 Delay 72 73 74 75 76 77 78 79 LAT SNC DSC 5 3 0 5 4 1 5 4 2 5 5 3 5 5 4 5 6 5 5 6 6 5 7 7 Delay 80 81 82 83 84 85 86 87 LAT SNC DSC 5 7 8 5 8 9 5 9 10 5 9 11 5 10 12 5 10 13 6 2 14 6 3 15 Delay 88 89 90 91 92 93 94 95 LAT SNC DSC 6 3 0 6 4 1 6 4 2 6 5 3 6 5 4 6 6 5 6 6 6 6 7 7 Delay 96 97 98 99 100 101 102 103 LAT SNC DSC 6 7 8 6 8 9 6 9 10 6 9 11 6 10 12 6 10 13 7 2 14 7 3 15 Delay 104 105 106 107 108 109 110 111 LAT SNC DSC 7 3 0 7 4 1 7 4 2 7 5 3 7 5 4 7 6 5 7 6 6 7 7 7 Delay 112 113 114 115 116 117 X X LAT SNC DSC 7 7 8 7 8 9 7 9 10 7 9 11 7 10 12 7 10 13 X X X X X X 表 67. すべての遅延値に対する推奨リタイミング設定（CMOS モード） Delay 0 1 2 3 4 5 6 7 LAT SNC DSC 0 7 0 0 8 1 0 8 2 0 9 3 0 9 4 0 2 5 1 2 6 1 3 7 Delay 8 9 10 11 12 13 14 15 LAT SNC DSC 1 3 8 1 4 9 1 4 10 1 5 11 1 5 12 1 6 13 1 6 14 1 7 15 Delay 16 17 18 19 20 21 22 23 LAT SNC DSC 1 7 0 1 8 1 1 8 2 1 9 3 1 9 4 1 2 5 2 2 6 2 3 7 Delay 24 25 26 27 28 29 30 31 LAT SNC DSC 2 3 8 2 4 9 2 4 10 2 5 11 2 5 12 2 6 13 2 6 14 2 7 15 Delay 32 33 34 35 36 37 38 39 LAT SNC DSC 2 7 0 2 8 1 2 8 2 2 9 3 2 9 4 2 2 5 3 2 6 3 3 7 Delay 40 41 42 43 44 45 46 47 LAT SNC DSC 3 3 8 3 4 9 3 4 10 3 5 11 3 5 12 3 6 13 3 6 14 3 7 15 Delay 48 49 50 51 52 53 54 55 LAT SNC DSC 3 7 0 3 8 1 3 8 2 3 9 3 3 9 4 3 2 5 4 2 6 4 3 7 Delay 56 57 58 59 60 61 62 63 LAT SNC DSC 4 3 8 4 4 9 4 4 10 4 5 11 4 5 12 4 6 13 4 6 14 4 7 15 Delay 64 65 66 67 68 69 70 71 LAT SNC DSC 4 7 0 4 8 1 4 8 2 4 9 3 4 9 4 4 2 5 5 2 6 5 3 7 Rev. 0 | Page 51 of 74 AD9789 Delay 72 73 74 75 76 77 78 79 LAT SNC DSC 5 3 8 5 4 9 5 4 10 5 5 11 5 5 12 5 6 13 5 6 14 5 7 15 Delay 80 81 82 83 84 85 86 87 LAT SNC DSC 5 7 0 5 8 1 5 8 2 5 9 3 5 9 4 5 2 5 6 2 6 6 3 7 Delay 88 89 90 91 92 93 94 95 LAT SNC DSC 6 3 8 6 4 9 6 4 10 6 5 11 6 5 12 6 6 13 6 6 14 6 7 15 Delay 96 97 98 99 100 101 102 103 LAT SNC DSC 6 7 0 6 8 1 6 8 2 6 9 3 6 9 4 6 2 5 7 2 6 7 3 7 Delay 104 105 106 107 108 109 110 111 LAT SNC DSC 7 3 8 7 4 9 7 4 10 7 5 11 7 5 12 7 6 13 7 6 14 7 7 15 Delay 112 113 114 115 116 117 X X LAT SNC DSC 7 7 0 7 8 1 7 8 2 7 9 3 7 9 4 7 2 5 X X X X X X 入力データのタイミングは、DSCでの特定の位相でのDCOを基準 と し ま す 。 温 度 に 対 す る CMOS デ ー タ 入 力 タ イ ミ ン グ を 、 DCO_INV = 0（レジスタ 0x20[4]）、DSCPHZ = 0（レジスタ 0x23[7:4]）、DCODIV = 1（レジスタ 0x22[6:4]）の例として、表 68に示します。表 68にはデータ有効ウィンドウ（DVW）も示し ています。データ有効ウィンドウDVWは、インターフェースの セットアップ／ホールド時間の合計です。このデータ有効ウィン ドウは、適切なデータの取り込みを保証するための、デバイスに 有効なデータを供給する必要最小時間です。 表 68. DCO を基準とした CMOS データ入力タイミング Temperature Min t S (ns) Min t H (ns) Min DVW (ns) −40°C +25°C +85°C −40°C to +85°C 4.9 5.1 5.3 5.3 −1.4 −1.6 −1.7 −1.4 3.5 3.5 3.6 3.9 0 より大きいDSCPHZの任意の値に対して、t DCO /16 単位でセット アップ／ホールド時間がシフトします（t DCO はデータ・クロック の周期です）。 t S = 5.3 ns − ((t DCO /16) × DSCPHZ) t H = 0.24 ns + ((t DCO /16) × DSCPHZ) DCO tS 遅延がチャネライザ・モードに与える影響 正しいインターフェース設計では、次の条件を満たす必要があり ます。 INPUT DATA 07852-117 チャネライザ・モードにインターフェース設定を選択するとき、 FSパルス間のDCOサイクル数（cycles AVAIL ）は、インターフェー ス設定で要求されるDCOサイクル数（cycles INTERFACE ）より大き いことが必要です。FS間で使用可能なこのDCOサイクルの一部 が、この遅延により使われます。DCOサイクルのこのような使 用可能数の減少は、デバイスの内部遅延に加えて、AD9789 のFS 出力からAD9789 の入力でのデータ・サンプリングまでの往復伝 搬遅延（LTNCY[2:0]）により生じます。 tH DSC 図 100. CMOS 入力タイミング インターフェース・モードによっては、DCOの立上がりエッジ からFSの立上がりエッジまでの遅延時間が既知である必要があ ります。この遅延と温度の関係を表 69に要約します。 DCO cycles AVAIL ≥ cycles INTERFACE + LTNCY[2:0] + 2 tD CMOSインターフェースのタイミング 07852-118 FS CMOSインターフェースにAD9789 を設定すると （CMOS_CTRL = CMOS_BUS = 3.3 V）、データ信号源からデータをクロッキング するために、CMOSデータ・クロック出力信号DCOが出力します。 この出力信号は入力データレート（DCODIV = 1 のときf DAC /16 になります）で動作します。バス上のCMOSレベルのデータは、 内部サンプリング・クロック（DSC）の立上がりエッジでサンプ リングされます。なお、DCO周波数はDSC周波数に等しく、DCO とDSCの位相関係はDSCPHZ（レジスタ 0x23[7:4]）により決定し ます。 DSC 図 101. CMOS_DCO から CMOS_FS までの遅延 表 69. CMOS_DCO と CMOS_FS 間のタイミング遅延 Temperature t D, MAX DCO to FS (ns) t D, MIN DCO to FS (ns) −40°C +25°C +85°C −40°C to +85°C 0.64 0.71 0.85 0.85 0.28 0.4 0.49 0.28 Rev. 0 | Page 52 of 74 AD9789 LVDSインターフェースのタイミング DCO 入力データのタイミングは、DSCでの特定の位相でのDCOを基準 と し ま す 。 温 度 に 対 す る LVDS 入 力 デ ー タ ・ タ イ ミ ン グ を DCO_INV = 0（レジスタ 0x20[4]）、DSCPHZ = 0（レジスタ 0x23[7:4]）、DCODIV = 1（レジスタ 0x22[6:4]）の例として、表 70に示します。 表 70. DCO を基準とした LVDS データ入力タイミング Temperature Min t S (ns) Min t H (ns) Min DVW (ns) −40°C +25°C +85°C −40°C to +85°C 1.04 1.23 1.41 1.41 0.24 0.16 0.03 0.24 1.28 1.39 1.44 1.65 FS DSC 図 103. 0 より大きいDSCPHZの任意の値に対して、t DCO /16 単位でセット アップ／ホールド時間がシフトします（t DCO はデータ・クロック の周期です）。 t S = 1.41 ns − ((t DCO /16) × DSCPHZ) t H = 0.24 ns + ((t DCO /16) × DSCPHZ) SINGLE DATA RATE (SDR) DCO 表 71. LVDS DCO と FS とのタイミング遅延 Temperature t D, MAX DCO to FS (ns) t D, MIN DCO to FS (ns) −40°C +25°C +85°C −40°C to +85°C 0.37 0.35 0.32 0.37 0.21 0.16 0.12 0.12 パリティ AD9789 は入力データ・バスでのパリティ・チェック機能をもっ ています。偶数パリティ、奇数パリティ、IQ パリティの 3 つの パリティ・チェック・モードがあります。IQ パリティ・モード では、I チャンネルでは値 0 が常に想定され、Q チャンネルでは 値 1 が常に想定されます。なお、一般的に IQ パリティ・モード が役立つのは、LVDS インターフェースが使用されるときだけで す。これらのモードは、レジスタ 0x20[1:0]を介して制御します。 Parity Mode Register 0x20[1:0] Deactivates Parity Checking IQ Parity Even Parity Odd Parity 00 01 10 11 パリティ・チェック機能を使用する場合、FS に関係なく、AD9789 に転送される各データワードには、パリティ・ビットを付加する 必要があります。言い換えると、全ての DCO のエッジでパリティ が有効なことが必要です。パリティ・ビットは、ピン L4 とピン M4 です。 インターフェースを CMOS モードで動作させるときは、 入力パリティ・ビットは、それぞれ P1 および P0 と呼びます。イ ンターフェースを LVDS モードで動作させるときは、入力パリ ティ・ビットは、それぞれ PARP および PARN と呼びます。 LVDS インターフェースは、バス幅設定に応じて、シングル・デー タレート（SDR）またはダブル・データレート（DDR）にできる ことを思い出してください。バス幅が 32 ビットのときのみ、イ ンターフェースは DDR になります。 tH INPUT DATA DSC DOUBLE DATA RATE (DDR) DCO tS tH tS tH tS tH 07852-119 INPUT DATA DSC 図 102. LVDS DCO から FS までの遅延 表 72. パリティ・モードの SPI 設定 これらのセットアップ／ホールド時間は、DDR モードでは DCO の両エッジで適用する必要があります。SDR モードでは DCO の 立下がりエッジで適用する必要があります。 tS tD 07852-120 LVDSインターフェースにAD9789 を設定すると（CMOS_CTRL = CMOS_BUS = 0 V）、データ信号源からデータをクロッキングする ために、LVDSデータ・クロック出力信号DCOが出力します。LVDS インターフェースは、バス幅の設定に応じて、シングル・データ レート（SDR）またはダブル・データレート（DDR）に設定でき ます。SDRでは、データは内部サンプリング・クロック（DSC） の立下がりエッジでのみサンプリングされます。DCO周波数は DSC周波数に等しいため、実効データレートはDCO周波数に等し くなります。DCOとDSCの位相関係は、DSCPHZ（レジスタ 0x23[7:4]）で決定します。DDRでは、データはDSCの立上がりと 立下がりの両方のエッジでサンプリングされるため、実効データ レートはDCO周波数の 2 倍になります。 バス幅が 32 ビットのとき、 インターフェースはDDRのみです。DCODIV = 1 のとき、DCO周波 数はf DAC /16 になります。 LVDS 入力タイミング、SDR 対 DDR インターフェース・モードによっては、DCOの立上がりエッジ からFSの立上がりエッジまでの遅延時間が既知である必要があ ります。この遅延と温度の関係を表 71に要約します。 Rev. 0 | Page 53 of 74 AD9789 表 73. QDUC モードのパリティ動作 Interface Bus Width CMOS 32 bits LVDS1 (DDR) 32 bits 1 Even/Odd Parity IQ Parity P1 checks D[31:16] P0 checks D[15:0] [PARP, PARN] rising checks D[15:0]P, D[15:0]N rising [PARP, PARN] falling checks D[15:0]P, D[15:0]N falling P1 = 0 P0 = 1 PARP rising = 0 PARN rising = 1 PARP falling = 1 PARN falling = 0 "rising"では、DSCの立上がりエッジでデータがサンプリングされます"falling" では、DSCの立下がりエッジでデータがサンプリングされます チャネライザ・モードでは、さまざまなバス幅、データ幅、デー タ・フォーマットにインターフェースを設定でき、パリティ・ビッ トでバス上のデータワードをチェックします。 たとえば、バス幅が 4、データ幅が 8、データ・フォーマットが 実数であるチャネライザ・モードの設定を考えてみます。この場 合、目的のボーレートで 4 チャンネルに相当するすべてのデータ を転送するには、8 クロック・サイクルが必要です。偶数パリティ または奇数パリティ・モードでは、各クロックで 1 つのパリ ティ・ビットと 4 ビットのデータ・ビットを転送します。パリ ティ・ビットは、この 4 ビットのデータ・ビットをチェックする ことで、すべてのデータがインターフェース間で正しく伝送され たことを確認できます。 表 74では、すべてのインターフェース・モードでの、2 本のパリ ティ・ピンの動作と、データとの相互関係を要約しています。 表 74. チャネライザ・モードでのパリティ動作 Inter-face Bus Width CMOS 4 bits CMOS 8 bits CMOS 16 bits CMOS 32 bits LVDS (SDR)1 LVDS (SDR)1 LVDS (SDR)1 LVDS (DDR)1 4 bits 1 8 bits 16 bits 32 bits Even/Odd Parity IQ Parity P1 ignored P0 checks D[3:0] P1 ignored P0 checks D[7:0] P1 ignored P0 checks D[15:0] P1 checks D[31:16] P0 checks D[15:0] [PARP, PARN] falling checks D[3:0]P, D[3:0]N falling [PARP, PARN] falling checks D[7:0]P, D[7:0]N falling [PARP, PARN] falling checks D[15:0]P, D[15:0]N falling [PARP, PARN] rising checks D[15:0]P, D[15:0]N rising [PARP, PARN] falling checks D[15:0]P, D[15:0]N falling P1 = 0 P0 = 1 P1 = 0 P0 = 1 P1 = 0 P0 = 1 P1 = 0 P0 = 1 Not supported パリティ・エラーが発生すると、パリティ・カウンタ（レジスタ 0x02[7:0]）がインクリメントします。パリティ・カウンタは、ク リアされるか、最大値の 255 に到達するまで累計し続けます。カ ウンタをクリアするには、レジスタ 0x04[7]に 1 を書き込みます。 レジスタ 0x03[7]に 1 を書き込むことで、パリティ・エラー発生 時に、IRQ によるトリガを有効にできます。IRQ のステータスを 判定するには、レジスタ 0x04[7]または IRQ ピン（ピン P2）が使 用できます。IRQ ピンを使用し、複数の IRQ を有効にした場合、 レジスタ 0x04 を調べ、いつ IRQ イベントが発生したかをチェッ クし、その IRQ がパリティ・エラーに起因するものかどうかを 判断する必要があります。IRQ はレジスタ 0x04[7]に 1 を書き込 んでもクリアできます。 アナログ動作モード AD9789 で採用されているクワッドスイッチ・アーキテクチャは、 SPI インターフェースを介して 3 つのモード （ノーマル・モード、 RZ モード、ミックス・モード）のいずれかで動作するように設 定できます。 クワッドスイッチ・アーキテクチャは、従来の 2 スイッチDAC で発生する、コード依存のグリッチを軽減できます。図 104に、 従来のDACとクワッドスイッチDACの波形を示します。従来の 2 スイッチ構成でD1 とD2 が異なる大きさの場合、スイッチ遷移に よってグリッチが生じます。なおD1 とD2 が同じ大きさなら、ス イッチではグリッチが生じません。このようなコード依存のグ リッチでDACでの歪みが増加します。クワッドスイッチ・アー キテクチャでは、コードに関係せず、半クロック周期ごとに 2 つのスイッチが常に切り替わります。これによりコード依存のグ リッチはなくなります（2 × f DAC のレートで一定のグリッチは発 生してしまいます）。 INPUT DATA Not supported "rising"では、DSCの立上がりエッジでデータがサンプリングされます"falling" では、DSCの立下がりエッジでデータがサンプリングされます D2 D3 D4 D5 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D6 D7 D8 D9 D10 DACCLK 2-SWITCH DAC OUTPUT 4-SWITCH DAC OUTPUT (NORMAL MODE) Not supported PARP rising = 0 PARN rising = 1 PARP falling = 1 PARN falling = 0 D1 図 104. t D6 D1 D2 D3 D4 D7 D8 D9 D10 t D5 07852-072 QDUCモードでは、インターフェースが 32 ビット・バス幅に固 定され、パリティ動作は単純明快です（表 73を参照）。 2 スイッチとクワッド（4）スイッチの DAC 波形 クワッドスイッチ・アーキテクチャでは、アナログ・ミックス・ モードまたはゼロ・リターン（RZ）モードで動作するように、 簡単に設定できます。ミックス・モードでは、出力は DAC サン プル・レートでチョッピングされます。 RZモードはミックス・モードに似ていますが、中間のデータ値 が、反転値の代わりにミッド・スケール値で置き換えられます。 図 105にミックス・モードとRZモードのDAC波形を示します。 Rev. 0 | Page 54 of 74 AD9789 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 アナログ制御レジスタ DACCLK D2 –D7 D4 D1 4-SWITCH DAC OUTPUT (fS MIX MODE) AD9789 は、アナログ性能を最適化するためのレジスタを内蔵し ています。これらには、出力カレント・ミラー回路のノイズ削減 やヘッドルーム調整を行うレジスタなどがあります。 –D8 D3 D5 –D9 –D10 –D6 カレント・ミラーのロールオフ周波数制御 t –D1 –D5 D6 –D2 –D4 D8 D6 図 105. D2 D3 D4 D7 D8 D9 D10 t D5 –110 07852-073 D1 D9 D7 –D3 4-SWITCH DAC OUTPUT (RETURN-TOZERO MODE) MSEL[1:0]ビット（レジスタ 0x36[1:0]）を使用して、内部のカレ ント・ミラーで発生するノイズを調整し、1/fノイズを最適化で きます。図 107は、50 Ωの抵抗に対して 20 mAのフルスケール電 流を出力する場合の、MSELビットの設定値ごとでの 1/fノイズ特 性を示しています。 D10 –115 ミックス・モードと RZ モードの DAC 波形 アナログ・モード間で切り替えると、モードごとに固有のsinc ロールオフがDAC出力で形成されます。図 106に示すように、3 つのナイキスト領域における性能と最大振幅は、キャリアをどこ に配置するかに応じて、このsincロールオフの影響を受けます。 FIRST NYQUIST ZONE SECOND NYQUIST ZONE 0 NOISE (dBm/Hz) INPUT DATA THIRD NYQUIST ZONE –120 MSEL = 01 MSEL = 11 –125 MSEL = 10 –130 MSEL = 00 –135 –140 –5 RZ MODE 1 10 FREQUENCY (kHz) AMPLITUDE (dBm) –10 図 107. –15 NORMAL MODE –20 –25 –35 0 図 106. 0.5 1.0 1.5 2.0 FREQUENCY (Hz) 2.5 3.0 07852-074 –30 アナログ動作モードごとのsincロールオフ （f S = 2 × DACCLK） レベルが低くてもフラットな応答特性を持つ RZ モードは、シス テム周波数応答の簡易チェックにとても便利なことがあります。 Rev. 0 | Page 55 of 74 MSEL ビット設定値ごとの 1/f ノイズ特性 100 07852-083 MIX MODE AD9789 電圧リファレンス 図 108に示すように、AD9789 の出力電流は、デジタル制御ビッ トとI120 リファレンス電流とを組み合わせて設定します。 AD9789 VREF CURRENT SCALING + FULL-SCALE CURRENT 07852-084 10kΩ AVSS IPTAT（D14 ピン）は工場でのテスト目的に使用されます。この ピンは開放したままにしてください。IPTAT は、絶対温度に比例 した電流出力です。出力電流は 25°C では約 10 μA であり、約 20 nA/°C の勾配です。 – I120 1nF DAC I120 図 108. 最適なDOCSIS 3.0 のACLR性能を得るには、表 75に示すフルス ケール出力電流の設定を推奨します。 表 75. 推奨フルスケール電流設定 対 QAM チャンネル数 電圧リファレンス回路 リファレンス電流を得るには、I120（B14 ピン）とグラウンドの 間に 10 kΩの抵抗を外付けし、そこにバンドギャップ電圧が生じ るように設定します。公称値が 1.2 Vであるバンドギャップ電圧 （VREF、C14 ピン）により、10 kΩの抵抗で 120 µAのリファレン ス電流を生成します。FSC[7:0]（レジスタ 0x3C[7:0]）とFSC[9:8] （レジスタ 0x3D[1:0]）とでデジタル的に変更することで、この電 流を調整し、次の式から求められるフルスケール出力電流I FS（ミ リアンペア単位）を設定できます。 I FS = 0.023 × FSC[9:0] + 8.58 0x000 から 0x3FFまでのレジスタ値の範囲でのフルスケール出力 電流範囲は、およそ 8.6～32.1 mAです。0x200 のデフォルト値を 適用すると、フルスケール出力電流は 20 mAになります。図 109 にこの標準的なレンジを示します。 Number of QAM Channels Recommended I FS (mA) FSC[9:0] 1 2 3 4 20 25 25 25 512 720 720 720 DAC出力段 試作評価で AD9789 を正しく測定・評価するために、異なる 3 つ の出力結合回路が使用できます。 サイン波出力で、SFDRや相互変調歪み性能など、従来から規定 されているDAC性能特性を測定するときに最適な、出力結合回 路を図 110に示します。 35 IOUTP 30 70Ω 90Ω JTX-2-10T 90Ω 07852-121 FSC[9:0] VBG 1.2V VREF（C14 ピン）に 1 nF のコンデンサを接続して、グラウンド 間で必ずバイパスしてください。バンドギャップ電圧はこのピン に現れるため、このピンをバッファリングして外部回路で使用で きます。出力インピーダンスの typ 値は 5 kΩ 付近です。必要に 応じて外部リファレンスを VREF ピンに接続することで、内部リ ファレンスを無効にできます。 IOUTN 25 ミックス・モードで信号を測定するとき（2 次または 3 次ナイキ スト領域）に最適な出力結合回路を 図 111に示します。セン ター・タップ方式のトランスの帯域幅では、ミックス・モード出 力に対応できないため、広帯域バランを単独で使用することが最 善のソリューションになります。 15 10 0 200 400 600 800 1000 DAC GAIN CODE 図 109. 07852-085 5 0 シングルトーン／マルチトーン測定用の 推奨トランス出力段 90Ω IOUTP DAC のゲイン・コード対フルスケール電流 70Ω 常に 10 kΩ の抵抗を I120 ピンとグラウンド間に外付けし、デジ タル制御手法を用いてフルスケール電流を調整するようにして ください。AD9789 は乗算型 DAC ではないため、アナログ信号 を I120 ピンに加えることはできません。 Rev. 0 | Page 56 of 74 IOUTN MABACT0039 90Ω 図 111. 07852-122 IFS (mA) 図 110. 20 ミックス・モード用の推奨トランス出力段 AD9789 CMTSやその他のデジタルTVアプリケーションでの性能を測定 するときには、DACコアから見えるインピーダンスをうまく制 御するために、DACとトランス間に 1 dB、1.2 GHzのチェビシェ フ・ローパス・フィルタを挿入することを推奨します。これは高 い周波数での出力時に生じる、折り返し高調波の低減に役立ちま す。CMTS測定に最適なトランスはJTX-2-10Tで、バランとセン ター・タップ・トランスがシングル・パッケージで提供されてい ます。この出力段を 図 112に示します。 4.7pF このバッファは、プリント基板上で良く使われる振幅レベルの低 いPECLやCMLなどの低レベル信号で簡単に駆動できます。また このバッファは、きわめて低い 100 fsのランダム・ジッタ性能も もっています。これは最適なAC性能をAD9789 から引き出すため に重要なことです。ADCLK914のブロック図を図 113に示します。 図 114は、ADCLK914/AD9789 インターフェース推奨回路です。 詳細については、ADCLK914のデータシートを参照してください。 DAC出力のノイズ・フロアが、このデータシートにある仕様を 満たせない場合は、クロック系統を精査してみてください。 VCC 5.6nH IOUTP 90Ω JTX-2-10T 2.2pF 90Ω 50Ω 07852-123 IOUTN 4.7pF AD9789 のクロック駆動 AD9789 内蔵のクロック・レシーバに必要な信号振幅を印加する には、外部にクロック・バッファICを用意してCLKP入力とCLKN 入力を駆動することが必要です。このような高レベル、高スルー レートの信号は、プリント基板上で長く引き回さないでください。 この用途で推奨されるクロック・バッファはADCLK914 です。 この超高速クロック・バッファは、V CC （3.3 V）に終端された 50 Ω負荷をそれぞれの側で 1.9 Vで駆動して合計 3.8 Vの差動振幅 を実現できます。 GND Q D C82 0.01µF VEE VCC 1 2 3 4 16 15 14 13 D D NC NC 図 113. GND R15 49.9Ω 5 6 7 8 GND ADCLK914内部の入力部分にある 50 Ωの抵抗は、PECLまたは CMLドライバからの電流を流せるようになっています。V T ピン はV CC 、PECL電流シンク、または内部V REF に接続しますが、信 号源によっては開放のままにもできます。ADCLK914のコモン・ モード入力電圧範囲はLVDSの電圧レベルを含んでいないため、 その場合にはAC結合が必要です。 VCC33 R13 49.9Ω U3 ADCLK914 R14 49.9Ω C99 2400pF C0803H50 CLKP R17 100Ω R0402 C102 2400pF C0803H50 12 Q 11 Q NC 10 NC 9 CLKN ADCLK914 SUPPLY DECOUPLING VCC33 VCC33 GND 図 114. ADCLK914 の機能ブロック図 VCC33 C83 0.01µF VT VREF C81 0.01µF GND VEE NC NC VEE VCC J3 PSTRNKPE4117 2 3 4 5 50Ω Q CMTS 測定用の推奨トランス出力段 不必要な寄生成分が生じるのを避けるため、DACからトランス へのパターンは、図 110と図 112の構成ではグラウンドに対して それぞれ 50 Ωの特性インピーダンス、図 111の構成ではグラウン ドに対してそれぞれ 25 Ωとしてください。 1 50Ω 50Ω D 07852-124 図 112. ADCLK914 VT 5.6nH C31 0.1µF C0402 C32 0.01µF C0402 C33 0.1µF C0402 C34 0.01µF C0402 GND GND GND GND クロック源として使用する ADCLK914/AD9789 のインターフェース回路 Rev. 0 | Page 57 of 74 07852-125 70Ω VREF AD9789 表 76. クロック信号同相電圧の最適化 信号の受け渡しタイミングを最適化できる回路に加えて、クロッ ク信号の同相電圧を設定できる回路も内蔵しています。この回路 を使用してCLKP信号とCLKN信号がクロスする電圧ポイントを 正しく設定すれば、クロックのデューティ・サイクルを正しく維 持できます。図 115にCLKPとCLKNの同相電圧の設定方法を示し ます。CLKP、CLKNの両方に、CLKP_CMLビット（レジスタ 0x32[4:1]）とCLKN_CMLビット（レジスタ 0x31[7:4]）で制御さ れる 8 つのスイッチがあります。制御していく方向は、PSIGN ビットとNSIGNビット（レジスタ 0x32、ビット 5 とビット 0）に よって決定されます。PSIGNとNSIGNがローの場合、同相電圧は CLKP_CML/CLKN_CML値とともに減少します。PSIGNとNSIGN が ハ イ の 場 合 、 図 116 に 示 す よ う に 、 同 相 電 圧 は CLKP_CML/CLKN_CML値とともに増加します。CLKP_CMLと CLKN_CMLをいずれも 0 に設定すると、内部の帰還経路によっ て同相電圧は約 0.9 Vに設定されます。CLKPとCLKNの両方のオ フセット・ビットを−15 に設定したとき、最適なAC性能が得ら れます。 CLKx_CML SIGN = 0 Phase Noise (dBc) Band Profile 1 Profile 2 Profile 3 Profile 4 Spec 750 kHz to 6 MHz 6 MHz to 12 MHz 12 MHz to 18 MHz −71 −67.2 −62.4 −59.1 −60 −70.9 −70.3 −67 −63.8 −63 −71 −70.8 −70.8 −70.8 −65 表 77にプロファイルごと、さまざまなオフセットでの位相ノイ ズを示します（位相ノイズ値の単位はdBc/Hz）。 表 77. プロファイルごとの位相ノイズの要約 Phase Noise (dBc/Hz) 1 Offset Profile 4 −111.2 −113.8 −116.8 −117.9 −145.7 500 kHz未満のオフセットでは、計測装置自体が位相ノイズ測定の支配的要因 になります 1.00 0.95 16-BIT DATA 0.90 DAC CLOCK 0.85 0.80 16 DIGITAL CIRCUITRY MU DELAY 14 14-BIT 2.4GSPS DAC MU Φ DET MU Φ CONTROL 0.70 –15 –13 –11 –9 –7 –5 –3 –1 1 3 OFFSET CODE 5 7 9 11 13 15 07852-082 0.75 図 117. CLKP_CML/CLKN_CML と PSIGN/NSIGN と 同相電圧の関係 クロック位相ノイズがAC性能に与える影響 ADCLK914 を駆動するクロック源の品質により、AD9789 で達成 できるACLR性能が決定します。表 76はさまざまな位相ノイズ・ プロファイルに対して、900 MHzでの 4 キャリアDOCSIS信号の 近接ACLRをまとめたものです（ACLR値の単位はdBc）。 07852-077 CLKN 1.05 COMMON-MODE VOLTAGE (V) Profile 3 −111.7 −114.6 −118.3 −122.2 −148 デジタル・ブロックとアナログ・ブロック間のタイミングを、 ミュー遅延で調整します。ミュー遅延コントローラは、デジタ ル・クロック領域とアナログ・クロック領域間での位相関係の情 報を利用します。制御システムは、ミュー遅延を絶えず調整する ことにより、デジタル部分とアナログ部分の間で、所望の位相関 係を維持できます。DAC内のミュー遅延コントローラのブロッ ク図を図 117に示します。 クロックの同相制御 1.10 図 116. Profile 2 −112.8 −115.5 −118.9 −127.9 −149.9 ミュー遅延コントローラ 07852-081 CVDD18 CLKP −114.8 −117.8 −128.3 −148.5 −152.5 4 キャリア DOCSIS での近接 ACLR の条件を満たすには、プロ ファイル 3 の位相ノイズ特性が最低限の必要条件になります。 CLKx_CML SIGN = 1 図 115. Profile 1 2 kHz 20 kHz 200 kHz 2 MHz 20 MHz 1 CLKP/CLKN さまざまな位相ノイズ・プロファイルに対する 4 キャリ ア DOCSIS の近接 ACLR 性能（900 MHz） ミュー遅延コントローラのブロック図 ミュー遅延コントローラには、2 つの動作モード（初期位相検索と 位相トラッキング）があります。コントローラは初期位相検索モー ドで、トラッキング・モードで使用する初期ミュー遅延値を検索 してから、トラッキング・モードに入ります。トラッキング・モー ドでは、コントローラはこの初期ミュー遅延値を基準として、所 望の値に位相を維持します。初期位相検索が必要な理由は、複数 のミュー遅延設定によって所望の位相が実現できても、ミュー遅 延値によってはデバイスが正常に動作しないこともあるからです。 Rev. 0 | Page 58 of 74 AD9789 18 ミュー・コントローラの自動モード動作 ミュー・コントローラは、レジスタ 0x33[0]で有効にします。コ ントローラを有効にすると、位相検索モードが開始されます。コ ントローラを有効にする前に、位相コンパレータ・ブースト（レ ジスタ 0x3E[5]）と、ミュー制御デューティ・サイクル補正回路 （レジスタ 0x30[7]）をオンすることが重要です。この 2 つの機能 によって、ミュー・コントローラはデバイスの動作速度全域で、 より安定した動作が可能になります。ミュー・コントローラの 3 つの動作モードを、次のようにレジスタ 0x33[5:4]の MODE[1:0] ビットによって規定することができます。 MU PHASE 6 4 0 図 118. 120 160 200 240 280 MU DELAY 320 360 400 代表的なミュー位相特性（＠2.4 GSPS） 位相が 2 だけ変化する 位相が 16（最大値）に等しくなる 位相が 0（最小値）に等しくなる ミュー遅延が 431（最大値） ミュー遅延が 0（最小値） 9 15 14 8 13 7 12 下方向専用（00） 上方向専用（01） 上下交互（10） （最適設定） DESIRED DESIRED 11 ミュー遅延値が終了点に到達した場合、検索は失敗とみなされま す。コントローラが検索中に所望の位相を見つけられなかった場 合、TRACK_ERR ビット（レジスタ 0x2F[5]）により是正処理が 次のように決まります。 440 ミュー遅延値をインクリメントし、デクリメントした後で、測定 した位相の値を比較して、このスロープ方向が所望のスロープ方 向と一致するかどうかを判定します。スロープが有効と見なされ るには、正方向に進む位相と負方向に進む位相の部分が、目的の 位相位置の向かい合った両端にあることが必要です。有効な位相 選択と無効な位相選択の例を図 119と 図 120に示します。 検索方向が「上下交互」である場合、レジスタ 0x2F[4:0]の GUARDBAND[4:0]ビットで指定した、ガード・バンドの上下の いずれかのポイントに到達するまで、検索はそれぞれの方向に進 められます。ガード・バンドに到達すると、検索は反対方向に向 かって続行します。2 回目の方向で、反対側のガード・バンドに 到達するまでに、所望の位相が見つからない場合、検索は交互 モードに戻り、ガード・バンド内での検索が続行されます。 80 検索が正しいスロープ方向であるかどうかを判定するため、以下 のいずれかのイベントが発生するまで、コントローラは、まず ミュー遅延値をインクリメントし、次にデクリメントすることに よって、スロープ方向を測定します。 図 118は、2.4 GSPSにおけるミュー位相とミュー遅延値の代表的 なグラフです。選択されたミュー遅延値から始まる検索の方向は、 レジスタ 0x39[6:5]のSEARCH_DIR[1:0]ビットで指定できます。 検索には次のように 3 つの選択肢があります。 40 07852-078 0 SEARCH STARTING LOCATION 5 4 10 POSITIVE SLOPE NEGATIVE SLOPE 図 119. 15 14 有効な正と負のスロープ位相の例 3 3 14 13 12 2 2 DESIRED 1 図 120. Rev. 0 | Page 59 of 74 4 15 DESIRED 13 続行(0)：検索を続行します（最適設定） リセット(1) 6 無効なスロープ位相の例 1 07852-080 8 2 低い正確度（0） ：所望位相として設定した 2 つの値の範囲内 の位相を検出します 高い正確度（1） ：設定した値の正確な位相を検出します GUARD BAND 12 GUARD BAND 10 検索とトラッキング（00）（最適設定） トラッキングのみ（01） 検索のみ(10) 検索アルゴリズムは、MUDLY[8:0]ビットで設定した指定の ミュー遅延値から始まります。ここで LSB はレジスタ 0x39[7]に なり、MSB はレジスタ 0x3A[7:0]になります。この遅延値には 9 ビットの分解能がありますが、最大許容ミュー遅延は 431（10 進）です。最適な検索の開始点はこの遅延値の中央、つまり約 216 です。初期検索アルゴリズムは、所望の位相が得られるまで、 さまざまなミュー遅延値すべてを順番に探索するように機能し ます。この所望位相量はレジスタ 0x39[4:0]の MUPHZ[4:0]ビット を使用して指定し、許容できる最大位相量は 16 です。16 より大 きな値がロードされた場合、コントローラはロックしません。所 望の位相が測定されると、この位相測定でのスロープ方向が計算 され、レジスタ 0x33[6]の SLOPE ビットで指定される所望のス ロープ方向と比較されます。最適な AC 性能が得られるように検 索させる最善の設定は、正のスロープと位相値 14 です。位相と スロープ方向が設定した値と一致した場合、検索アルゴリズムは 終了します。SEARCH_TOL ビット（レジスタ 0x2F[7]）を使用し て、次のように検索の精度を指定できます。 14 07852-079 DESIRED PHASE AND SLOPE 16 AD9789 検索アルゴリズムで初期ミュー遅延値が得られると、トラッキン グ・モードが有効になります。トラッキング・モードは簡単な制 御ループを使用して、測定した位相に応じて、ミュー遅延値を 1 だけインクリメントするか、1 だけデクリメントするか、または 変更しないように動作します。得られたスロープ方向を使用して、 制御ループはミュー遅延をインクリメントするかデクリメント するかを判断します。実際のスロープ状態については、その変化 の有無やそれが有効かどうかの判定は行われません。 制御ループが正常に動作しているかを知るために、2 つのステー タス・ビット、LOCKACQ（レジスタ 0x04[3]）と LOCKLOST（レ ジスタ 0x04[2]）を使用できます。現在の位相が所望の位相から 6 ステップ以上離れており、前もって LOCKACQ ビットがセット されていた場合、LOCKACQ ビットがクリアされ、LOCKLOST 割込みビットがセットされます。さらにロックが失われてしまっ た場合、コントローラはトラッキング・ループのままを維持した り、リセットして再び検索を開始したりすることができます。 MUSAMP ビット（レジスタ 0x33[3]）をロー状態からハイに設定 し、MUDLY ビット（レジスタ 0x39[7]とレジスタ 0x3A[7:0]）を 読み出すことで、コントローラが得たミュー遅延値をリードバッ クできます。また MUPHZ[4:0]ビット（レジスタ 0x39[4:0]）から ロックした位相もリードバックできます。これらのビットは、検 索が開始された時の値や所望の位相をリードバックできません が、コントローラがロックしたミュー遅延値と位相をリードバッ クできます。 表 78にコントローラをロックアップさせるための、レジスタ書 込みと読出し手順を示します。このプログラムは、クロック受信 回路がすでに有効になっており、また何も無い状態から安定に ロックアップしていくことを想定しています。ミュー・コント ローラの代表的なロック時間は約 180,000 DACサイクルです（2 GSPSでは約 75 μs）。 表 78. AD9789 のミュー遅延コントローラ・ルーチン アドレス データ R/W 説明 0x30 0x80 書込み デューティ・サイクル補正を有効に します。 0x31 0xF0 書込み CLKN のコモンモード・レベルを設 定：CLKN_CML = 0xF 0x32 0x9E 書込み CLKP のコモンモード・レベルを設 定：CLKP_CML = 0xF CLKP_CML と CLKN_CML の方向を 設定：PSIGN = 0、NSIGN = 0 クロック・レシーバを有効にしま す：CLK_DIS = 1 0x3E 0x38 書込み 位相コンパレータ・ブーストを設定 （AUTO_CAL には、そのデフォルト 値である 1 の設定が必要）。 0x24 0x00 書込み 0x24 0x80 書込み 0x2F 0xCE 書込み 終了点から 98 コードのガード・バン ドを設定し、正確な位相を検索。 0x33 0x42 書込み 検索スロープを正に設定。 0x39 0x4E 書込み 検索位相を 14 に設定し、上下方向に 検索。 0x3A 0x6C 書込み 検索の始点をミュー遅延ラインの中 間点（コード 216）に設定。 0x03 0x00 書込み ロックおよびロック喪失インジケー タを無効にします。 0x04 0xFE 書込み ロックおよびロック喪失インジケー タをクリアします。 0x03 0x0C 書込み ロックおよびロック喪失インジケー タを有効にします。 0x33 0x43 書込み ミュー遅延コントローラを有効に し、検索／トラック・ルーチンを起 動します。 0x33 0x4B 書込み ミュー位相読出しビットをハイレベ ルに設定します。 0x33 0x43 書込み ミュー位相読出しビットをローレベ ルに設定します。 0x04 読出し ロックおよびロック喪失ビットの チェック： LOCKACQ をオンにします。 LOCKLOST をオフにします。 0x39 読出し 位相リードバックをチェックします （14 に等しいことが必要）。 Rev. 0 | Page 60 of 74 デジタル・クロックを有効にします。 AD9789 ミュー・コントローラの手動モード動作 割込み要求 図 118のように、手動モードでは、ユーザはすべてのミュー遅延 値を全体にわたって指定し、MUDLYのそれぞれの値で位相値を 記録する必要があります。MUDLY値がステップで進められるた びに、MUSAMPビットをローレベルからハイレベルにトグルさ せて、指定のミュー遅延値に対応する位相を読み出す必要があり ます。このビットをハイレベルに維持したままで位相値を連続で リードバックすることはできません。自動モードと同様に、最適 なAC性能は正方向のスロープと位相 14 で得られます。したがっ て位相曲線の全体が把握できたら、この条件に対応するMUDLY 値を選択し、その値をMUDLY[8:0]ビット（レジスタ 0x39[7]とレ ジスタ 0x3A）に書き込みます。 以下に示す割込み要求（IRQ）は、さまざまな内部機能の状態に ついての補足情報を得たり、検証に使用したりできます。 ミュー遅延ラインのステップ・サイズの計算 すべてのミュー遅延値を 1 ステップずつ指定し、ミュー位相と ミュー遅延の関係を計測、描画していけば、最適なミュー遅延値 を見つけ出せるだけでなく、ミュー遅延のステップ・サイズを決 定することもできます。ステップ・サイズを計算するには、ミュー 位相曲線の周期全体を用いて、DACクロック周期をこの 1 周期に 相当する差分数で割り算します。図 118から 2 つの遷移点は約 56 と 270 であり、約 214 のステップ差分量が得られます。したがっ て次の式に示すように、ミュー遅延のステップ・サイズは約 2 ps/ ステップになります。 ミュー・コントローラを有効にした場合、この値を用いて、DAC クロック周期に対してのシステム内の温度ドリフト量をピコ秒 単位で計算できます。 PARERR—データ・バス上で 1 つまたは複数のパリティ・エ ラーが発生したときにトリガされます PARMSET— PARMNEW がセットされ、内部に登録されたと きにトリガされます PARMCLR— PARMNEW がクリアされ、内部に登録された ときにトリガされます LOCKACQ—ミュー・コントローラが、ユーザが規定した位 相にロックしたときにトリガされます LOCKLOST—ミュー・コントローラのロックが外れたとき にトリガされます（あらかじめ LOCKACQ ビットがセット されていた場合） SATERR— 1 つまたは複数の飽和エラーが発生したときにト リガされます 各 IRQ は、割込みイネーブル・レジスタ（レジスタ 0x03）のイ ネーブル・ビットを使用して有効にします。IRQ のステータスは、 SPI を介して割込みステータス／クリア・レジスタ（レジスタ 0x04）を、あるいは IRQ ピン（P2 ピン）を使用してチェックで きます。 ピンを使用して割込み発生を判断する場合、レジスタ 0x04 を チェックして、どのビットが割込みを発生させたかを判断するこ とが必要です。なぜならピンは、割込みの発生のみしか示さない ためです。IRQ をクリアするには、レジスタ 0x04 の割込みに対 応するビットに 1 を書き込む必要があります。 Rev. 0 | Page 61 of 74 AD9789 推奨起動シーケンス デバイス性能を最適化し、出力波形を生成するために必要なステップを表 79に示します。 表 79. 推奨システム起動シーケンス ステップ 説明 0 AD9789 をパワーアップします。 0 クロックを印加します。 1 レジスタ データ クロック・レシーバを有効にし、クロック CML を設定します。 0x32 0x9E 1 デューティ・サイクル補正を有効にします。 0x30 0x80 2 3 デジタル・クロックを有効にします。 0x24 0x24 0x00 0x80 4 4 4 4 ミュー・コントローラをセットアップします。 0x2F 0x33 0x39 0x3A 0xCE 0x42 0x4E 0x6C 5 すべての割込みを無効にします。 0x03 0x00 6 すべての割込みをクリアします。 0x04 0xFE 7 ミュー制御割込みを有効にします。 0x03 0x0C 8 ミュー遅延コントローラを有効にします。 0x33 0x43 9 デジタル・データパスをセットアップします。 0x06～0x15 9 レート・コンバータをセットアップします。 0x16～0x1B 9 BPF 中心周波数をセットアップします。 0x1C～0x1D 9 インターフェースをセットアップします。 0x20～0x23 9 チャンネル・ゲインをセットアップします。 0x25～0x28 9 スペクトル反転をセットアップします。 0x29 9 フルスケール電流をセットアップします。 0x3C～0x3D 10 ミュー遅延コントローラがロックされるまで待ちます（SPI読出 し） 1 。 0x04 0x08 11 レート・コンバータと BPF を更新します。 0x1E 0x80 12 13 インターフェース・クロックを更新します。 0x24 0x24 0x00 0x80 14 チャンネルをイネーブルにします。 0x05 15 必要に応じて他の割込みを有効にします。 0x03 1 ミュー・コントローラの代表的なロック時間は、約 180,000 DACサイクルです（＠2 GSPS、~75 μs） Rev. 0 | Page 62 of 74 AD9789 カスタマBISTモード 内部PRNジェネレータを使用してQAM出力AC性 能をテストする方法 内蔵セルフテスト（BIST）を使用してデジタル・ データ入力の接続状態をテストする方法 AD9789 は、内蔵の疑似乱数（PRN）ジェネレータを動作させる ことができます。PRN 出力はデータパスの入り口に接続され、 データパスは入力ピンから切断されます。PRN ジェネレータを 内蔵 QAM エンコーダとともに使用することで、QAM 信号を生 成できます。PRN ジェネレータを用いることで、ユーザは外部 にデータ信号源がなくても、DAC 出力で QAM 信号の AC 性能を 測定できます。シリアル・ポートを介して内蔵の PRN ジェネレー タを有効にするには、以下のステップで行います。 AD9789 の内蔵セルフテスト（built-in self-test; BIST）エンジンは、 入ってきたデータから、シリアル・ポートでリードバックできる シグネチャ（読み出し）値を生成します。BIST 機能を設定する ことにより、デジタル・データ入力ピン（L4～L12、M4～M12、 N5～N12、P5～P12）の静的な状態を読み出し、シグネチャ・レ ジスタ（レジスタ 0x50～0x55）を介してこれらのピンの状態を 出力として得ることができます。このようにして、ユーザはデジ タル・データ入力の接続状態を検証することができます。 1. LVDSインターフェース・モードの接続テスト 表 80のレジスタに表中の値を設定することで、クロックを 有効にし、クロックのコモン・モード電圧レベルを最適な 値に設定します。 表 80. クロックを設定するためのレジスタ設定 1. Register Data Description 0x30 0x31 0x80 0xF0 0x32 0x9E Enable duty cycle correction. Set the common-mode level of CLKN: CLKN_CML = 0xF. Set the common-mode level of CLKP: CLKP_CML = 0xF. Set PSIGN = 0, NSIGN = 0. Enable clock receiver (CLK_DIS = 1). 2. LVDS インターフェース・モードにおいて、デジタル・データ入 力ピンの接続状態をテストするには、以下のステップに従います。 表 81のレジスタに表中の値を設定することで、PRN生成用 BISTモードを設定し、入力ピンから切断します。 表 83のレジスタに表中の値を設定することによって、ク ロックを有効にし、クロックのコモン・モード電圧レベル を最適な状態に設定します。 表 83. クロックを設定するためのレジスタ設定 Register Data Description 0x30 0x31 0x80 0xF0 0x32 0x9E Enable duty cycle correction. Set the common-mode level of CLKN: CLKN_CML = 0xF. Set the common-mode level of CLKP: CLKP_CML = 0xF. Set PSIGN = 0, NSIGN = 0. Enable clock receiver (CLK_DIS = 1). 表 81. PRN 生成を設定するためのレジスタ設定 Register Setting 0x42 0x43 0x44 0x45 0x46 0x47 0x49 0x4B 0x4C 0x4D 0x05 0x10 0x00 0x10 0x00 0x00 0x10 0x16 0x17 0x4E 0x1F 0x0F 3. 4. 2. 3. 表 84. LVDS インターフェース用のレジスタ設定 レジスタ 0x24 に 0x00 を設定し、次にレジスタ 0x24 に 0x80 を設定することで、PARMNEW ビットをトグルしハイにし てデジタル・クロックを有効にします。 表 82のレジスタに表中の値を設定することによって、PRN の生成を開始します。 表 82. PRN 生成を開始するためのレジスタ設定 Register Setting 0x48 0x4A 0x40 0Xab 0Xab 0x56 レジスタ 0x24 に 0x00 を設定し、次にレジスタ 0x24 に 0x80 を設定することで、PARMNEW ビットをトグルしハイにし てデジタル・クロックを有効にします。 表 84のレジスタに表中の値を設定することによって、LVDS インターフェースを高速、16 ビット・バス幅、16 ビット・ データ幅の動作として設定します。 PRN ジェネレータが起動されたら、レジスタ 0x40～0x55 を変更 しない限り、ユーザはデータパスに対して所望のテスト設定値を 自由に設定できます。 PRN ジェネレータを無効にするには、レジスタ 0x40 に 0x00 を書 き込みます。 Register Setting 0x20 0x21 0x22 0x23 0x08 0x41 0x1F 0x87 4. 表 85のレジスタに表中の値を設定することによって、ピン 動作モードに設定します。 表 85. ピン動作モードを設定するためのレジスタ設定 Register Setting 0x42 0x43 0x44 0x45 0x46 0x47 0x49 0x4B 0x4C 0x4D 0x00 0x08 0x00 0x08 0x00 0x10 0x1C 0x1C 0x00 0x00 Rev. 0 | Page 63 of 74 AD9789 5. 6. 7. レジスタ 0x24 に 0x00 を設定し、次にレジスタ 0x24 に 0x80 を設定することで、PARMNEW ビットをトグルしハイにし てインターフェース設定を更新します。 静的な LVDS データを入力ポートに入力します。 表 86のレジスタに表中の値を設定することによって、BIST によるピン・テストを有効にします。 表 86. BIST によるピン・テストをするためのレジスタ設定 Register Setting 0x48 0x4A 0x40 0x80 0x80 0x55 8. 表 87. シグネチャ・レジスタの設定 Associated LVDS Pairs 0x50 0x51 0x52 0x53 0x54 0x55 Data bits D[7:0] Data bits D[15:8] Parity PAR Data bits D[7:0] (repeated) Data bits D[15:8] (repeated) Parity PAR (repeated) Register Setting 0x20 0x21 0x22 0x23 0x08 0x61 0x1F 0x87 4. Register Setting 0x42 0x43 0x44 0x45 0x46 0x47 0x49 0x4B 0x4C 0x4D 0x00 0x08 0x00 0x08 0x00 0x10 0x1C 0x1C 0x00 0x00 5. CMOSインターフェース・モードの接続テスト CMOS インターフェース・モードでデジタル・データ入力ピンの 接続をテストするには、以下のステップに従います。 1. 表 88のレジスタに表中の値を設定することによって、ク ロックを有効にし、クロックのコモン・モード電圧レベル を最適な状態に設定します。 表 88. クロックを設定するためのレジスタ設定 Register Data Description 0x30 0x31 0x80 0xF0 0x32 0x9E Enable duty cycle correction. Set the common-mode level of CLKN: CLKN_CML = 0xF. Set the common-mode level of CLKP: CLKP_CML = 0xF. Set PSIGN = 0, NSIGN = 0. Enable clock receiver (CLK_DIS = 1). 2. 3. 表 90のレジスタに表中の値を設定することによって、ピ ン・モードを設定します。 表 90. ピン・モードを設定するためのレジスタ設定 シグネチャ・レジスタ（レジスタ 0x50～0x55）をリードバッ クしてピンの状態をチェックします（表 87を参照）。 Register 表 89. CMOS インターフェース用のレジスタ設定 レジスタ 0x24 に 0x00 を設定し、次にレジスタ 0x24 に 0x80 を設定することで、PARMNEW ビットをトグルしハイにし てデジタル・クロックを有効にします。 表 89のレジスタに表中の値を設定することによって、 CMOS インターフェースを高速、32 ビット・バス幅、16 ビット・ データ幅の動作として設定します。 6. 7. レジスタ 0x24 に 0x00 を設定し、次にレジスタ 0x24 に 0x80 を設定することで、PARMNEW ビットをトグルしハイにし てインターフェース設定を更新します。 静的な CMOS データを入力ポートに入力します。 表 91のレジスタに表中の値を設定することによって、BIST によるピン・テストを有効にします。 表 91. BIST ピンをテストするためのレジスタ設定 Register Setting 0x48 0x4A 0x40 0x80 0x80 0x55 8. シグネチャ・レジスタ（レジスタ 0x50～0x55）をリードバッ クしてピンの状態をチェックします（表 92を参照）。 表 92. シグネチャ・レジスタの設定 Register Associated CMOS Pairs 0x50 0x51 0x52 0x53 0x54 0x55 Data bits D[23:16] Data bits D[31:24] Parity P1 Data bits D[7:0] Data bits [D15:8] Parity P0 Rev. 0 | Page 64 of 74 AD9789 QAMコンスタレーション・マップ Q IKQK = 10 Q 1001 0010 0011 1010 1000 0000 0001 1101 1100 0100 0110 1111 1110 0101 0111 IKQK = 11 10011 00110 00010 10010 10101 10001 00100 00101 00111 10110 10100 10000 00000 00001 00011 I 11011 11001 11000 01000 01100 01110 IKQK = 01 11111 11101 11100 01001 01101 01010 IKQK ARE THE TWO MSBs IN EACH QUADRANT. 11010 11110 01011 01111 IKQK = 11 I IKQK = 01 07852-087 1011 IKQK = 00 10111 IKQK = 00 07852-086 IKQK = 10 IKQK ARE THE TWO MSBs IN EACH QUADRANT. 図 121. DVB 16-QAM コンスタレーション 図 123. 11 Q IKQK = 10 101100 101110 100110 100100 001000 001001 001101 001100 101101 101111 100111 100101 001010 001011 001111 001110 101001 101011 100011 100001 DVB 32-QAM コンスタレーション 9 IKQK = 00 IKQK = 10 7 π/2 ROTATION 000010 000011 000111 000110 11010 11011 01011 01010 11000 11001 01001 01000 10000 10001 10101 10100 11100 11101 10010 10011 10111 10110 11110 11111 00010 00011 00111 00110 01110 01111 00000 00001 00101 00100 01100 01101 1 3 5 7 9 11 IKQK = 00 101000 101010 100010 100000 000000 000001 000101 000100 3 110100 110101 110001 110000 010000 010010 011010 011000 I 1 110110 110111 110011 110010 010001 010011 011011 011001 111110 111111 111011 111010 010101 010111 011111 011101 111100 111101 111001 111000 010100 010110 011110 011100 IKQK = 01 IKQK ARE THE TWO MSBs IN EACH QUADRANT. IKQK = 11 IKQK = 01 π ROTATION 3π/2 ROTATION 07852-088 IKQK = 11 IKQK ARE THE TWO MSBs IN EACH QUADRANT. 図 122. 図 124. DVB 64-QAM コンスタレーション Rev. 0 | Page 65 of 74 DVB 128-QAM コンスタレーション 07852-089 5 AD9789 13 11 IKQK = 10 π/2 ROTATION 9 7 5 3 1 0000 0001 0101 0100 0100 0101 0001 0000 0010 0011 0111 0110 0110 0111 0011 0010 1010 1011 1111 1110 1110 1111 1011 1010 1100 1101 1001 1000 1100 1101 1001 1000 10 10 11 1000 1001 1101 1100 1101 11 1000 1001 1010 1011 1111 1110 1110 1111 1011 1010 0010 0011 0111 0110 0110 0111 0011 1100 0010 0101 0001 0000 11 13 15 00 00 01 0000 0001 0101 0100 1 3 5 01 7 0100 9 IKQK = 11 IKQK = 01 π ROTATION 3π/2 ROTATION IKQK ARE THE TWO MSBs IN EACH QUADRANT. 図 125. IKQK = 00 07852-090 15 DVB 256-QAM コンスタレーション Q C5 C4 C3, C2 C1 C0 110,111 111,011 010,111 011,011 100,101 101,111 110,101 111,111 110,100 111,000 010,100 011,000 100,000 101,010 110,000 111,010 100,111 101,011 000,111 001,011 000,101 001,111 010,101 011,111 100,100 101,000 000,100 001,000 000,000 001,010 010,000 011,010 I 010,011 011,001 000,011 001,001 000,001 001,101 100,001 101,101 010,110 011,100 000,110 001,100 000,010 001,110 100,010 101,110 110,011 111,001 100,011 101,001 010,001 011,101 110,001 111,101 07852-091 110,110 111,100 100,110 101,100 010,010 011,110 110,010 111,110 図 126. DOCSIS 64-QAM コンスタレーション Rev. 0 | Page 66 of 74 AD9789 Q 1110, 1111, 1110, 1111, 1110, 1111, 1110, 1111, 0000, 0011, 0100, 0111, 1000, 1011, 1100, 1111, 1111 1101 1011 1001 0111 0101 0011 0001 1111 1111 1111 1111 1111 1111 1111 1111 C7 C6 C5 C4, C3 C2 C1 C0 1100, 1101, 1100, 1101, 1100, 1101, 1100, 1101, 0000, 0011, 0100, 0111, 1000, 1011, 1100, 1111, 1110 1100 1010 1000 0110 0100 0010 0000 1100 1100 1100 1100 1100 1100 1100 1100 1010, 1011, 1010, 1011, 1010, 1011, 1010, 1011, 0000, 0011, 0100, 0111, 1000, 1011, 1100, 1111, 1111 1101 1011 1001 0111 0101 0011 0001 1011 1011 1011 1011 1011 1011 1011 1011 1000, 1001, 1000, 1001, 1000, 1001, 1000, 1001, 0000, 0011, 0100, 0111, 1000, 1011, 1100, 1111, 1110 1100 1010 1000 0110 0100 0010 0000 1000 1000 1000 1000 1000 1000 1000 1000 0110, 0111, 0110, 0111, 0110, 0111, 0110, 0111, 0000, 0011, 0100, 0111, 1000, 1011, 1100, 1111, 1111 1101 1011 1001 0111 0101 0011 0001 0111 0111 0111 0111 0111 0111 0111 0111 0100, 0101, 0100, 0101, 0100, 0101, 0100, 0101, 0000, 0011, 0100, 0111, 1000, 1011, 1100, 1111, 1110 1100 1010 1000 0110 0100 0010 0000 0100 0100 0100 0100 0100 0100 0100 0100 0010, 0011, 0010, 0011, 0010, 0011, 0010, 0011, 0000, 0011, 0100, 0111, 1000, 1011, 1100, 1111, 1111 1101 1011 1001 0111 0101 0011 0001 0011 0011 0011 0011 0011 0011 0011 0011 0000, 0001, 0000, 0001, 0000, 0001, 0000, 0001, 0000, 0011, 0100, 0111, 1000, 1011, 1100, 1111, 1110 1100 1010 1000 0110 0100 0010 0000 0000 0000 0000 0000 0000 0000 0000 0000 1110, 1101, 1010, 1001, 0110, 0101, 0010, 0001, 0000, 0001, 0000, 0001, 0000, 0001, 0000, 0001, 0001 0001 0001 0001 0001 0001 0001 0001 0001 0011 0101 0111 1001 1011 1101 1111 I 1110, 1101, 1010, 1001, 0110, 0101, 0010, 0001, 0010, 0011, 0010, 0011, 0010, 0011, 0010, 0011, 0010 0010 0010 0010 0010 0010 0010 0010 0000 0010 0100 0110 1000 1010 1100 1110 1110, 1101, 1010, 1001, 0110, 0101, 0010, 0001, 0100, 0101, 0100, 0101, 0100, 0101, 0100, 0101, 0101 0101 0101 0101 0101 0101 0101 0101 0001 0011 0101 0111 1001 1011 1101 1111 1110, 1101, 1010, 1001, 0110, 0101, 0010, 0001, 0110, 0111, 0110, 0111, 0110, 0111, 0110, 0111, 0110 0110 0110 0110 0110 0110 0110 0110 0000 0010 0100 0110 1000 1010 1100 1110 1110, 1101, 1010, 1001, 0110, 0101, 0010, 0001, 1000, 1001, 1000, 1001, 1000, 1001, 1000, 1001, 1001 1001 1001 1001 1001 1001 1001 1001 0001 0011 0101 0111 1001 1011 1101 1111 1110, 1101, 1010, 1001, 0110, 0101, 0010, 0001, 1010, 1011, 1010, 1011, 1010, 1011, 1010, 1011, 1010 1010 1010 1010 1010 1010 1010 1010 0000 0010 0100 0110 1000 1010 1100 1110 1110, 1101, 1010, 1001, 0110, 0101, 0010, 0001, 1110, 1111, 1110, 1111, 1110, 1111, 1110, 1111, 1110 1110 1110 1110 1110 1110 1110 1110 0000 0010 0100 0110 1000 1010 1100 1110 図 127. DOCSIS 256-QAM コンスタレーション Rev. 0 | Page 67 of 74 07852-126 1110, 1101, 1010, 1001, 0110, 0101, 0010, 0001, 1100, 1101, 1100, 1101, 1100, 1101, 1100, 1101, 1101 1101 1101 1101 1101 1101 1101 1101 0001 0011 0101 0111 1001 1011 1101 1111 AD9789 CMOSとLVDSに対するチャネライザ・モードのピン・マッピング 表 93に、AD9789 をチャネライザ・モードにしたときの、データ 入力設定パラメータについて、使用可能な組合せを示します。こ れらの設定のうちの多くは、全チャンネルをロードするために複 数のクロックが必要です。これらの設定の詳細については、表 96と表 97を参照してください。 表 94と表 95に、図 128と図 129とともに、CMOSとLVDSのデー タ入力ピンのマッピングを示します。CMOSモードは、常にシン グル・データレートであり、DSCの立上がりエッジでサンプリン グされます。LVDSモードは、4～16 ビットのバス幅ではシング ル・データレート（SDR）であり、32 ビットのバス幅ではダブ ル・データレート（DDR）です。 1 2 3 4 5 6 7 8 9 10 11 12 13 14 A B C D E F G H J K 表 93. チャネライザ・モード用のデータ入力設定 L P1 31 27 23 19 15 11 7 3 BU CMOS_BUS Bus Width Data Width Data Format M P0 30 26 22 18 14 10 6 2 CT CMOS_CTRL 4 4 8 8 8 16 16 16 32 32 32 8 8 8 8 16 8 8 16 8 8 16 Real Complex Real Complex Complex Real Complex Complex Real Complex Complex N 29 25 21 17 13 9 5 1 FS CMOS_FS P 28 24 20 16 12 8 4 0 DC CMOS_DCO 07852-127 D[31:0] CMOS DATA INPUTS PARITY AND CONTROL INPUTS 図 128. 1 2 3 CMOS データ入力ピンのマッピング 4 5 6 7 8 9 10 11 12 13 14 A B C D 表 94. さまざまなインターフェース幅に対する CMOS ピン配置 Interface Width Pin Assignments BUSWDTH[1:0] 4 bits 8 bits 16 bits 32 bits D[3:0] D[7:0] D[15:0] D[31:0] 00 01 10 11 E F G H J PARN K FSP L P+ 15 13 11 9 7 5 3 1 FS FSN 表 95. さまざまなインターフェース幅に対する LVDS ピン配置 M P– 15 13 11 9 7 5 3 1 FS DCOP Interface Width Pin Assignments BUSWDTH[1:0] N 14 12 10 8 6 4 2 0 DC DCON 4 bits 8 bits 16 bits 32 bits D[3:0]P, D[3:0]N D[7:0]P, D[7:0]N D[15:0]P, D[15:0]N D[15:0]P, D[15:0]N rising edge and falling edge 00 01 10 11 P 14 12 10 8 6 4 2 0 DC 14 +LVDS 図 129. Rev. 0 | Page 68 of 74 14 –LVDS LVDS データ入力ピンのマッピング 07852-128 PARP AD9789 表 96で、"R"は所定のチャンネルにロードされる実数データを示し、"I"は複素数データの同相項を示し、"Q"は直交項を示します。R、I、 またはQの後にはチャンネル番号が続いています。 表 96. チャネライザ・モードの設定とチャンネル構造：CMOS インターフェース、チャンネル優先順位 = 1 Datapath Configuration CMOS Pin Mapping BW DW Format DCO [D31:D28] [D27:D24] [D23:D20] 4 8 Real 1 [D19:D16] [D15:D12] [D11:D8] [D7:D4] R0 [D3:D0] 2 R0 3 R1 4 R1 5 R2 6 R2 7 R3 8 R3 Datapath Configuration CMOS Pin Mapping BW DW Format DCO [D31:D28] [D27:D24] [D23:D20] 4 8 Complex 1 [D19:D16] [D15:D12] [D11:D8] [D7:D4] I0 [D3:D0] 2 I0 3 Q0 4 Q0 5 I1 6 I1 7 Q1 8 Q1 9 I2 10 I2 11 Q2 12 Q2 13 I3 14 I3 15 Q3 16 Q3 Datapath Configuration CMOS Pin Mapping BW DW Format DCO 8 8 Real 1 [D31:D28] [D27:D24] [D23:D20] [D19:D16] [D15:D12] [D11:D8] [D7:D4] R0 [D3:D0] 2 R1 3 R2 4 R3 Datapath Configuration CMOS Pin Mapping BW DW Format DCO 8 8 Complex 1 [D31:D28] [D27:D24] [D23:D20] [D19:D16] [D15:D12] [D11:D8] [D7:D4] I0 [D3:D0] 2 Q0 3 I1 4 Q1 5 I2 6 Q2 7 I3 8 Q3 Rev. 0 | Page 69 of 74 AD9789 Datapath Configuration CMOS Pin Mapping BW DW Format DCO 8 16 Complex 1 [D31:D28] [D27:D24] [D23:D20] [D19:D16] [D15:D12] [D11:D8] [D7:D4] [D3:D0] I0 2 I0 3 Q0 4 Q0 5 I1 6 I1 7 Q1 8 Q1 9 I2 10 I2 11 Q2 12 Q2 13 I3 14 I3 15 Q3 16 Q3 Datapath Configuration CMOS Pin Mapping BW DW Format DCO 16 8 Real 1 [D31:D28] [D27:D24] [D23:D20] [D19:D16] [D15:D12] 2 Datapath Configuration [D11:D8] [D7:D4] [D3:D0] R1 R0 R3 R2 CMOS Pin Mapping BW DW Format DCO 16 8 Complex 1 [D31:D28] [D27:D24] [D23:D20] Q0 I0 2 Q1 I1 3 Q2 I2 4 Q3 I3 Datapath Configuration [D19:D16] [D15:D12] [D11:D8] [D7:D4] [D3:D0] CMOS Pin Mapping BW DW Format DCO 16 16 Complex 1 [D31:D28] [D27:D24] [D23:D20] [D19:D16] [D15:D12] [D11:D8] I0 2 Q0 3 I1 4 Q1 5 I2 6 Q2 7 I3 8 Q3 Datapath Configuration [D7:D4] [D3:D0] CMOS Pin Mapping BW DW Format DCO 32 8 Real 1 [D31:D28] [D27:D24] [D23:D20] R3 [D19:D16] [D15:D12] R2 Datapath Configuration [D11:D8] [D7:D4] R1 [D3:D0] R0 CMOS Pin Mapping BW DW Format DCO [D31:D28] [D27:D24] 32 8 Complex 1 Q1 2 Q3 [D23:D20] Datapath Configuration [D19:D16] [D15:D12] [D11:D8] [D7:D4] [D3:D0] I1 Q0 I0 I3 Q2 I2 CMOS Pin Mapping BW DW Format DCO 32 16 Complex 1 [D31:D28] [D27:D24] Q0 [D23:D20] [D19:D16] [D15:D12] [D11:D8] I0 2 Q1 I1 3 Q2 I2 4 Q3 I3 [D7:D4] [D3:D0] DDR モードで、"rise"は DSC の立上がりエッジでサンプリングされるデータ、"fall"は DSC の立下がりエッジでサンプリングされるデータに に対応します。 Rev. 0 | Page 70 of 74 AD9789 表 97. チャネライザ・モードの設定とチャンネル構造：LVDS インターフェース、チャンネル優先順位 = 1 Datapath Configuration LVDS Pin Mapping BW DW Format DCO [D15:D12] 4 8 Real 1 [D11:D8] [D7:D4] R0 [D3:D0] 2 R0 3 R1 4 R1 5 R2 6 R2 7 R3 8 R3 Datapath Configuration LVDS Pin Mapping BW DW Format DCO 4 8 Complex 1 [D15:D12] [D11:D8] [D7:D4] [D3:D0] I0 2 I0 3 Q0 4 Q0 5 I1 6 I1 7 Q1 8 Q1 9 I2 10 I2 11 Q2 12 Q2 13 I3 14 I3 15 Q3 16 Q3 Datapath Configuration LVDS Pin Mapping BW DW Format DCO 8 8 Real 1 [D15:D12] [D11:D8] [D7:D4] R0 [D3:D0] 2 R1 3 R2 4 R3 Datapath Configuration LVDS Pin Mapping BW DW Format DCO [D15:D12] [D11:D8] [D7:D4] [D3:D0] 8 8 Complex 1 I0 2 Q0 3 I1 4 Q1 5 I2 6 Q2 7 I3 8 Q3 Rev. 0 | Page 71 of 74 AD9789 Datapath Configuration LVDS Pin Mapping BW DW Format DCO 8 16 Complex 1 [D15:D12] [D11:D8] [D7:D4] [D3:D0] I0 2 I0 3 Q0 4 Q0 5 I1 6 I1 7 Q1 8 Q1 9 I2 10 I2 11 Q2 12 Q2 13 I3 14 I3 15 Q3 16 Q3 Datapath Configuration LVDS Pin Mapping BW DW Format DCO 16 8 Real 1 [D15:D12] R1 [D11:D8] 2 R3 Datapath Configuration [D7:D4] [D3:D0] R0 R2 LVDS Pin Mapping BW DW Format DCO 16 8 Complex 1 [D15:D12] Q0 [D11:D8] I0 2 Q1 I1 3 Q2 I2 4 Q3 Datapath Configuration [D7:D4] [D3:D0] I3 LVDS Pin Mapping BW DW Format DCO 16 16 Complex 1 [D15:D12] [D11:D8] I0 [D7:D4] 2 Q0 3 I1 4 Q1 5 I2 6 Q2 7 I3 8 Q3 Datapath Configuration [D3:D0] LVDS Pin Mapping BW DW Format DCO [D15:D12] [D11:D8] 32 8 Real 1 rise R1 1 fall R3 Datapath Configuration [D7:D4] [D3:D0] R0 R2 LVDS Pin Mapping BW DW Format DCO 32 8 Complex 1 rise [D15:D12] Q0 I0 1 fall Q1 I1 2 rise Q2 I2 2 fall Q3 I3 Rev. 0 | Page 72 of 74 [D11:D8] [D7:D4] [D3:D0] AD9789 Datapath Configuration LVDS Pin Mapping BW DW Format DCO [D15:D12] [D11:D8] 32 16 Complex 1 rise I0 [D7:D4] 1 fall Q0 2 rise I1 2 fall Q1 3 rise I2 3 fall Q2 4 rise I3 4 fall Q3 Rev. 0 | Page 73 of 74 [D3:D0] AD9789 外形寸法 12.00 BSC SQ A1 BALL CORNER 14 13 12 11 10 9 8 7 6 5 4 3 2 1 A B C D E 10.40 BSC SQ F D07852-0-4/09(0)-J G H J 0.80 BSC K L M N P BOTTOM VIEW DETAIL A *1.30 1.22 1.14 0.65 REF DETAIL A 0.38 0.33 0.28 0.24 REF SEATING PLANE 0.96 0.89 0.82 0.53 COPLANARITY 0.08 0.48 0.43 BALL DIAMETER *COMPLIANT TO JEDEC STANDARDS MO-219 WITH THE EXCEPTION TO PACKAGE HEIGHT. 図 130. 111808-A 0.80 REF TOP VIEW 164 ピン・チップ・スケール・パッケージ・ボール・グリッド・アレイ[CSP_BGA] (BC-164-1) 寸法単位：mm オーダー・ガイド Model Temperature Range Package Description Package Option AD9789BBCZ 1 AD9789BBCZRL1 AD9789BBC AD9789BBCRL −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C 164-Ball Chip Scale Package Ball Grid Array (CSP_BGA) 164-Ball Chip Scale Package Ball Grid Array (CSP_BGA) 164-Ball Chip Scale Package Ball Grid Array (CSP_BGA) 164-Ball Chip Scale Package Ball Grid Array (CSP_BGA) BC-164-1 BC-164-1 BC-164-1 BC-164-1 AD9789-EBZ1 AD9789-MIX-EBZ1 1 Evaluation Board for CMTS and Normal Mode Evaluation Evaluation Board for Mix Mode Evaluation Z = RoHS準拠製品 Rev. 0 | Page 74 of 74