故障保護機能付4/8チャンネル アナログ・マルチプレクサ ADG508F/ADG509F/ADG528F 機能ブロック図 小さいオン抵抗: 300 Ω (typ) 高速なスイッチング時間 tON : 最大 250 ns tOFF : 最大 250 ns 低消費電力: 最大 3.3 mW 故障および過電圧保護 (−40 V～+55 V) 電源オフで全スイッチがオフ 過電圧発生時にオン・チャンネルのアナログ出力を電源電圧以内に クランプ ラッチアップ保護構造 ブレーク・ビフォー・メーク構成 TTL/CMOS 互換入力 ADG508F/ ADG528F ADG509F S1 S1A DA S4A D S1B DB S4B S8 既存マルチプレクサ・アプリケーション (故障保護と非故障保護) マルチプレクサ機能を必要とする新デザイン 1 OF 8 DECODER 1 OF 4 DECODER A0 A1 A2 EN A0 A1 EN 00035-101 ADG528F WR ONLY RS アプリケーション 00035-001 特長 図 1. ディスエーブルされると、すべてのチャンネルはスイッチ・オフ されます。 概要 1 ADG508F、ADG509F、ADG528F は CMOS アナログ・マルチプ レクサであり、ADG508F と ADG528F は 8 個のシングル・チャ ンネルで、ADG509F は 4 個の差動チャンネルで、それぞれ構成 されています。これらのマルチプレクサは故障保護機能を持っ ています。直列の n チャンネル―p チャンネル―n チャンネルの MOSFET 構造を採用して、過電圧時または電源損失時にデバイ スと信号源を保護します。このマルチプレクサは、−40 V～+55 V の連続過電圧入力に耐えることができます。故障状態では、 マルチプレクサ入力 (または出力)はオープンになるため、リー ク電流は数 nA になります。この機能は、マルチプレクサとマ ルチプレクサが駆動する回路を保護するだけでなく、このマル チプレクサを駆動するセンサーまたは信号源も保護します。 ADG508F と ADG528F は、3 ビットのバイナリ・アドレス・ラ イン A0、A1、A2 による指定に基づき、8 入力の内の 1 つを共 通出力に接続します。ADG509F は、2 ビットのバイナリ・アド レス・ライン A0 と A1 による指定に基づき、4 差動入力の内の １つを共通差動出力に接続します。ADG528F は、マイクロプロ セッサとのインターフェースを可能にするアドレス・ラッチと コントロール・ラッチを内蔵しています。EN 入力は、各デバ イスをイネーブルまたはディスエーブルするときに使います。 1 製品のハイライト 1. 2. 3. 4. 5. 6. 故障保護機能。 ADG508F/ADG509F/ADG528F は、−40 V～+55 V の連続過 電圧入力に耐えることができます。電源がオフになる故障 状態では、全チャンネルがターンオフし、リーク電流は数 nA になります。 故障状態ではオン・チャンネルがターンオフします。 RON が小さい。 高速なスイッチング時間。 ブレーク・ビフォー・メーク・スイッチング動作。 入力信号の瞬時短絡を防止するためにスイッチでブレー ク・ビフォー・メーク動作を保証。 トレンチ・アイソレーションによりラッチアップを解消。 絶縁トレンチにより p チャンネルと n チャンネルの MOSFET を分離することによりラッチアップを防止。 米国特許 No.4,446,303 と No.5,389, 811 により保護されています。 Rev. E アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の 利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するもので もありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有 に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照くださ い。 ©2001–2009 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 ADG508F/ADG509F/ADG528F 目次 特長 ..................................................................................................... 1 絶対最大定格...................................................................................... 6 アプリケーション.............................................................................. 1 ESDの注意 ...................................................................................... 6 機能ブロック図.................................................................................. 1 ピン配置およびピン機能説明 .......................................................... 7 概要 ..................................................................................................... 1 代表的な性能特性 .............................................................................. 8 製品のハイライト.............................................................................. 1 用語.................................................................................................... 10 改訂履歴.............................................................................................. 2 動作原理............................................................................................ 11 仕様 ..................................................................................................... 3 テスト回路........................................................................................ 12 両電源.............................................................................................. 3 外形寸法............................................................................................ 15 真理値表.......................................................................................... 4 オーダー・ガイド ........................................................................ 18 タイミング図.................................................................................. 5 改訂履歴 7/09—Rev. D: Rev. E Updated Format.......................................................................Universal Added TSSOP .........................................................................Universal Updated Outline Dimensions ............................................................. 15 Changes to Ordering Guide................................................................ 18 4/01—Data Sheet Changed from Rev. C to Rev. D. Changes to Ordering Guide.................................................................. 1 Changes to Specifications Table........................................................... 2 Max Ratings Changed .......................................................................... 4 Deleted 16-Lead Cerdip from Outline Dimensions ............................ 11 Deleted 18-Lead Cerdip from Outline Dimensions ............................ 12 Rev. E － 2/18 － ADG508F/ADG509F/ADG528F 仕様 両電源 特に指定がない限り、VDD = +15 V ± 10%、VSS = -15 V ± 10%、GND = 0 V。 表 1. Parameter +25°C B Version −40°C to +85°C Unit 300 VSS + 3 VDD − 1.5 350 V min V max Ω typ 400 Ω max ANALOG SWITCH Analog Signal Range RON RON Drift RON Match LEAKAGE CURRENTS Source OFF Leakage IS (OFF) 0.6 5 %/°C typ % max −10 V ≤ VS ≤ +10 V, IS = 1 mA; VDD = +15 V ± 10%, VSS = −15 V ± 10% −10 V ≤ VS ≤ +10 V, IS = 1 mA; VDD = +15 V ± 5%, VSS = −15 V ± 5% VS = 0 V, IS = 1 mA VS = 0 V, IS = 1 mA ±0.02 nA typ VD = ±10 V, VS = +10 V; nA max See Figure 22 VD = ±10 V, VS = +10 V; ±1 Drain OFF Leakage ID (OFF) ADG508F/ADG528F ADG509F Channel ON Leakage ID, IS (ON) ADG508F/ADG528F ADG509F FAULT Output Leakage Current (With Overvoltage) Input Leakage Current (With Overvoltage) Input Leakage Current (With Power Supplies OFF) ±1 ±1 ±0.04 ±1 ±1 ±0.02 ±2 DYNAMIC CHARACTERISTICS1 tTRANSITION 200 ±60 ±30 See Figure 23 ±60 ±30 nA max nA max nA typ nA max nA max nA typ μA max VS = ±33 V, VD = 0 V, see Figure 23 ±2 μA typ μA max μA typ μA max VS = ±25 V, VD = +10 V, see Figure 25 2.4 0.8 ±1 V min V max μA max pF typ ns typ 300 400 ns max 50 25 10 ns typ ns min 200 250 tOFF (EN, RS) 200 tSETT, Settling Time 0.1% 0.01% ADG528F Only tW, Write Pulse Width tS, Address, Enable Setup Time tH, Address, Enable Hold Time tRS, Reset Pulse Width 250 100 Rev. E nA typ ±0.005 ±2 ±0.001 ±2 5 tON (EN, WR) ±50 ±0.04 DIGITAL INPUTS Input High Voltage, VINH Input Low Voltage, VINL Input Current, IINL or IINH CIN, Digital Input Capacitance tOPEN Test Conditions/Comments ns typ 400 ns max VS = VD = ± 10 V; See Figure 24 VS = ±25 V, VD = VEN = A0, A1, A2 = 0 V See Figure 26 VIN = 0 or VDD RL = 1 MΩ, CL = 35 pF; VS1 = ±10 V, VS8 = +10 V; see Figure 27 RL = 1 kΩ, CL = 35 pF; VS = 5 V; see Figure 28 RL = 1 kΩ, CL = 35 pF; ns typ VS = 5 V; see Figure 29 RL = 1 kΩ, CL = 35 pF; 400 1 2.5 ns max μs typ μs typ VS = 5 V; see Figure 29 RL = 1 kΩ, CL = 35 pF; VS = 5 V 120 100 10 100 ns min ns min ns min ns min － 3/18 － ADG508F/ADG509F/ADG528F Parameter Charge Injection OFF Isolation CS (OFF) CD (OFF) ADG508F/ADG528F ADG509F POWER REQUIREMENTS IDD ISS 1 B Version −40°C to +85°C +25°C Unit Test Conditions/Comments 4 68 50 5 pC typ dB typ dB min pF typ VS = 0 V, RS = 0 Ω,CL= 1 nF; see Figure 32 RL = 1 kΩ, CL = 15 pF, f = 100 kHz; VS = 7 V rms; see Figure 33 50 25 pF typ pF typ 0.1 0.1 0.2 0.1 mA max mA max VIN = 0 V or 5 V 設計上保証しますが、出荷テストは行いません。 真理値表 表 2.ADG508F の真理値表 A2 A1 A0 EN ON Switch X 0 0 0 0 1 1 1 1 X 0 0 1 1 0 0 1 1 X 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 None 1 2 3 4 5 6 7 8 X = Don’t Care 表 3.ADG509F の真理値表 A1 A0 EN ON Switch Pair X 0 0 1 1 X 0 1 0 1 0 1 1 1 1 None 1 2 3 4 X = Don’t Care 表 4.ADG528F の真理値表 A2 A1 A0 EN X X X 0 0 0 0 1 1 1 1 X X X 0 0 1 1 0 0 1 1 X X X 0 1 0 1 0 1 0 1 X X 0 1 1 1 1 1 1 1 1 WR RS ON Switch X 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 Retains previous switch condition None (address and enable latches cleared) None 1 2 3 4 5 6 7 8 X = Don’t Care Rev. E － 4/18 － ADG508F/ADG509F/ADG528F タイミング図 図 2 に、スイッチ・アドレスとイネーブル入力をラッチするタイミング・シーケンスを示します。ラッチはレベル検出であるため、 WRがロー・レベルのとき、ラッチはトランスペアレントになり、スイッチがアドレスとイネーブル入力に応答します。この入力デ ータは、WRの立ち上がりエッジでラッチされます。 3V WR 50% 50% 0V tW tS tH 3V A0, A1, A2 EN 0.8V 0V . 00035-002 2V 図 2. スイッチ・アドレスとイネーブル入力をラッチする ADG528F のタイミング・シーケンス 図 3 に、リセット・パルス幅tRSとリセット・ターンオフ時間tOFF (RS)を示します。すべてのデジタル入力信号の立ち下がり時間と立 ち上がり時間は、3 Vの 10%～90% で測定します。tR = tF = 20 ns。 3V RS 50% 50% 0V tRS tOFF (RS) VO 0.8VO 00035-003 SWITCH OUTPUT 0V 図 3.ADG528F のリセット・パルス幅 Rev. E － 5/18 － ADG508F/ADG509F/ADG528F 絶対最大定格 特に指定がない限り、TA = +25°C。 表 5. Parameter VDD to VSS VDD to GND VSS to GND Digital Input, EN, Ax VS, Analog Input Overvoltage with Power On VS, Analog Input Overvoltage with Power Off Continuous Current, S or D Peak Current, S or D (Pulsed at 1 ms, 10% Duty Cycle Max) Operating Temperature Range Industrial (B Version) Storage Temperature Range Junction Temperature TSSOP θJA, Thermal Impedance Plastic Package θJA, Thermal Impedance 16-Lead 18-Lead Lead Temperature, Soldering (10 sec) SOIC Package θJA, Thermal Impedance Narrow Body Wide Body Lead Temperature, Soldering Vapor Phase (60 sec) Infrared (15 sec) PLCC Package θJA, Thermal Impedance Lead Temperature, Soldering Vapor Phase (60 sec) Infrared (15 sec) Rev. E Rating 44 V −0.3 V to +25 V +0.3 V to −25 V −0.3 V to VDD + 2 V or 20 mA, whichever occurs first VSS − 25 V to VDD + 40 V 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 ESDの注意 ESD（静電放電）の影響を受けやすいデバイ スです。電荷を帯びたデバイスや回路ボード は、検知されないまま放電することがありま す。本製品は当社独自の特許技術である ESD 保護回路を内蔵してはいますが、デバイスが 高エネルギーの静電放電を被った場合、損傷 を生じる可能性があります。したがって、性 能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めし ます。 −40 V to +55 V 20 mA 40 mA −40°C to +85°C −65°C to +150°C 150°C 112°C/W 117°C/W 110°C/W 260°C 77°C/W 75°C/W 215°C 220°C 90°C/W 215°C 220°C － 6/18 － ADG508F/ADG509F/ADG528F ピン配置およびピン機能説明 A0 1 16 A1 WR 1 18 RS EN 2 15 A2 A0 2 17 A1 14 GND EN 3 TOP VIEW 13 VDD S2 5 (Not to Scale) 12 S5 16 A2 VSS 4 S1 4 15 GND ADG528F S1 5 11 S6 S4 7 10 S7 S3 7 図 4.ADG508F のピン配置 TSSOP/DIP/SOIC 11 S7 D 9 10 S8 5 S1 6 S2 7 S3 8 S4A 7 DA 8 11 S3B 10 S4B 9 DB 00035-005 S3A 6 A1 4 VSS ADG509F 1 20 19 ADG528F TOP VIEW (Not to Scale) 9 10 11 12 13 S7 EN TOP VIEW 13 S1B S2A 5 (Not to Scale) 12 S2B S1A 4 2 PIN 1 INDENTFIER S8 14 VDD RS 3 15 GND VSS 3 NC 16 A1 EN 2 WR 図 6.ADG528F のピン配置 DIP A0 A0 1 12 S6 S4 8 NC S8 D 9 S4 D 8 00035-004 S3 6 TOP VIEW 14 VDD S2 6 (Not to Scale) 13 S5 00035-006 ADG508F 18 A2 17 GND 16 VDD 15 S5 14 S6 NC = NO CONNECT 図 7.ADG528F のピン配置 PLCC 図 5.ADG509F のピン配置 TSSOP/DIP/SOIC Rev. E － 7/18 － 00035-007 VSS 3 ADG508F/ADG509F/ADG528F 代表的な性能特性 2000 2000 TA = 25°C 1750 1500 1500 1250 VDD = +5V VSS = –5V 1000 RON (Ω) 750 750 TA = 85°C VDD = +10V VSS = –10V 250 00035-008 250 0 –15 –10 –5 0 VD, VS (V) 5 10 TA = 25°C 0 –15 15 図 8.VD (VS)の関数としてのオン抵抗 0 VD, VS (V) 100µ VDD = 0V VSS = 0V VD = 0V 5 10 15 1µ 100n 10n OPERATING RANGE 1n VDD = +15V VSS = –15V VD = 0V 10µ IS INPUT LEAKAGE (A) 10µ 100p 1µ 100n 10n OPERATING RANGE 1n 100p 00035-009 10p –40 –30 –20 –10 0 10 20 30 VIN INPUT VOLTAGE (V) 40 50 10p 1p –50 60 00035-012 IS INPUT LEAKAGE (A) –5 1m 100µ –40 –30 –20 –10 0 10 20 INPUT VOLTAGE (V) 30 40 50 60 図 12. VS (電源オン)の関数としての入力リーク電流、過電圧状態 図 9. VS (電源オフ)の関数としての入力リーク電流、過電圧状態 1m 0.3 100µ VDD = +15V VSS = –15V VD = 0V 0.2 LEAKAGE CURRENTS (nA) 10µ ID INPUT LEAKAGE (A) –10 図 11.様々な温度での VD (VS)の関数としてのオン抵抗 1m 1µ 100n 10n 1n OPERATING RANGE 100p VDD = +15V VSS = –15V TA = 25°C IS (OFF) 0.1 IS (OFF) 0.0 IS (ON) –0.1 00035-010 10p –40 –30 –20 –10 0 10 20 30 VIN INPUT VOLTAGE (V) 40 50 –0.2 –14 60 図 10. VS (電源オン)の関数としての出力リーク電流、過電圧状態 Rev. E TA = 125°C 500 00035-011 500 1p –50 1000 00035-013 RON (Ω) 1250 1p –50 VDD = +15V VSS = –15V 1750 –10 –6 –2 2 VS, VD (V) 6 10 図 13.VD (VS)の関数としてのリーク電流 － 8/18 － 14 ADG508F/ADG509F/ADG528F 280 100 ID (OFF) 1 IS (OFF) 00035-014 0.01 45 55 65 75 85 95 TEMPERATURE (°C) 105 115 SWITCHING TIME (ns) 220 tON (EN) 180 tTRANSITION 140 tOFF (EN) 100 00035-015 120 10 11 12 13 POWER SUPPLY (V) 14 15 図 15.電源電圧対スイッチング時間 Rev. E tOFF (EN) 25 45 65 85 TEMPERATURE (°C) 105 図 16.スイッチング時間の温度特性 VIN = 2V 160 160 100 125 260 200 tTRANSITION 180 120 図 14.温度の関数としてのリーク電流 240 200 140 ID (ON) 35 220 － 9/18 － 00035-016 0.1 25 tON (EN) 240 SWITCHING TIME (ns) LEAKAGE CURRENTS (nA) 10 VDD = +15V VSS = –15V VIN = +5V 260 VDD = +15V VSS = –15V VD = +10V VS = –10V 125 ADG508F/ADG509F/ADG528F 用語 VDD 正電源電位。 VSS 最も負側の電源電位。 GND グラウンドリファレンス(0 V)。 RON D-S 間の抵抗。 RON ドリフト 温度変化が 1°C 変化したときの RON の変化。 tON (EN) デジタル入力の 50%/90%ポイントとスイッチ・オン状態との間 の遅延時間。 tOFF (EN) デジタル入力の 50%/90%ポイントとスイッチ・オン状態との間 の遅延時間。 tTRANSITION あるアドレス状態から別のアドレス状態へ切り替わるときのデ ジタル入力の 50%/90%ポイントとスイッチ・オン状態との間の 遅延時間。 RON の不一致 任意の 2 チャンネル間での RON の差。 tOPEN あるアドレス状態から別のアドレス状態へ切り替わるときの両 スイッチの 80%ポイント間で測定したオフ時間。 IS (OFF) スイッチ「オフ」時のソース・リーク電流。 VINL ロジック 0 の最大入力電圧。 ID (OFF) スイッチ「オフ」時のドレイン・リーク電流。 VINH ロジック 1 の最小入力電圧。 ID、IS (ON) スイッチ「オン」時のチャンネル・リーク電流。 IINL (IINH) デジタル入力の入力電流。 VD (VS) D、S ピンのアナログ電圧。 オフ時アイソレーション オフ状態のチャンネルを通過する不要信号の大きさ。 CS (OFF) オフ状態のチャンネル入力容量。 チャージ・インジェクション スイッチング時にデジタル入力からアナログ出力へ伝達される グリッチ・インパルスの大きさ。 CD (OFF) オフ状態のチャンネル出力容量。 CD、CS (ON) オン時のスイッチ容量。 CIN デジタル入力容量。 Rev. E IDD 正の電源電流。 ISS 負の電源電流。 － 10/18 － ADG508F/ADG509F/ADG528F 動作原理 図 17～図 20 に、種々の過電圧状態に対する 3 個のMOSFETの状 態を示します。オン・チャンネルに加えるアナログ入力が正の 電源ラインに近づくと、アナログ入力の電圧がVDDとnチャンネ ル・スレッショールド電圧 (VTN)との間の差を超えるため、nチ ャンネル MOSFETがターンオフします。 VSS より負側の電圧を マルチプレクサに加えると、アナログ入力がVSS とpチャンネ ル・スレッショールド電圧 (VTP)との間の差より負側になるため、 pチャンネル MOSFET がターンオフします。VTN は公称 1.5 Vで、 VTPは 3 V (typ)であるため、マルチプレクサのアナログ入力範囲 は±15 V の電源を使用したとき −12 V～+13.5 Vに制限されます。 電源電圧が存在し、かつチャンネルがオフの場合も、過電圧が 発生すると、p チャンネル MOSFET または一方の n チャンネル MOSFET がターンオフします。 最後に、電源がオフになると、各 MOSFET のゲートはグラウン ド・レベルになります。負の過電圧では最初の n チャンネル MOSFET がオンになりますが、過電圧により発生するバイアス により、p チャンネル MOSFET はターンオフしたままになりま す。正の過電圧では、最初の直列 MOSFET に加わるゲート―ソ ース間電圧が負になるため、この MOSFET はオフを維持します。 故障状態では、ADG508F/ADG509F/ADG528F のリーク電流は数 μA に制限されます。この機能により、マルチプレクサと後続の 回路が過ストレスから保護され、さらにマルチプレクサを駆動 する信号源も保護されます。また、マルチプレクサの他のチャ ンネルは過電圧に乱されることがなく、通常の動作を続けるこ とができます。 Rev. E － 11/18 － n-CHANNEL MOSFET IS OFF VDD Q2 Q3 00035-017 Q1 VSS 図 17.オン・チャンネルに対する+55 V の過電圧入力 Q1 n-CHANNEL MOSFET IS ON VSS Q2 VDD Q3 p-CHANNEL MOSFET IS OFF 00035-018 –40V OVERVOLTAGE 図 18. 電源オン時マルチプレクサの オフ・チャンネルでの−40 V 過電圧 +55V OVERVOLTAGE Q1 Q2 Q3 n-CHANNEL MOSFET IS OFF 00035-019 VSS + 3 V～VDD − 1.5 V のアナログ入力を ADG508F/ ADG509F/ ADG528F に加えると、マルチプレクサは標準のマルチプレクサ として機能し、たとえば最大オン抵抗 400 Ω の標準マルチプレ クサのような仕様を持ちますが、過電圧をデバイスに加えると、 3 個の MOSFET の内の 1 つがターンオフします。 +55V OVERVOLTAGE 図 19.電源オフ時の+55 V 過電圧 –40V OVERVOLTAGE n-CHANNEL MOSFET IS ON Q1 Q2 p-CHANNEL MOSFET IS OFF 図 20.電源オフ時の-40 V 過電圧 Q3 00035-020 ADG508F/ADG509F/ADG528F マルチプレクサは、電源電圧の有 無によらず、−40 V～+55 Vの過電圧に耐えることができます。マ ルチプレクサの各チャンネルは、直列に接続されたnチャンネル ―pチャンネル―nチャンネル のMOSFETから構成されています。 アナログ入力が電源電圧を超えると、MOSFETの 1 つがオフにな り、電流をμA以下のレベルに制限するため、過電圧によりマル チプレクサの後ろの回路が破壊されるのを防止します。 図 17 に、 これらのマルチプレクサが連続過電圧に耐えることを可能にする チャンネル・アーキテクチャを示します。 ADG508F/ADG509F/ADG528F テスト回路 IDS S1 V1 VDD VSS VDD VSS D ID (ON) A S2 VD S8 EN 2.4V 00035-025 D S VS 00035-021 VS RON = V1/IDS 図 24.ID (On) 図 21.オン抵抗 A S1 VSS VDD VSS A VDD VSS D S2 S8 EN D S2 VS S1 VSS 0.8V 00035-026 IS (OFF) VDD VDD VS S8 0.8V 00035-022 EN VD 図 25.入力リーク電流 (過電圧時) 図 22.IS (Off) VDD VSS 0V 0V 0V VDD VSS A2 A1 VDD VSS A0 D S2 EN ID (OFF) GND VD VS WR 図 26.入力リーク電流 (電源オフ時) 図 23.ID (Off) Rev. E D 0.8V 00035-023 EN VS S8 RS A S8 A 00035-027 S1 S1 ADG528F* － 12/18 － ADG508F/ADG509F/ADG528F VIN VDD VSS VDD A2 VSS A1 50Ω 3V VS1 S1 S2 TO S7 A0 EN RS D GND 50% 50% VS8 S8 ADG528F* 2.4V ADDRESS DRIVE (VIN) VOUT RL 1MΩ WR CL 35pF 90% VOUT tTRANSITION tTRANSITION 00035-024 90% *SIMILAR CONNECTION FOR ADG508F/ADG509F. 図 27.マルチプレクサのスイッチング時間 tTRANSITION VDD VSS VSS VDD A2 VIN A1 50Ω 3V ADDRESS DRIVE (VIN) VS S1 S2 TO S7 A0 ADG528F* S8 RS EN 2.4V D VOUT CL 35pF RL 1kΩ WR GND 80% 80% VOUT 00035-029 tOPEN *SIMILAR CONNECTION FOR ADG508F/ADG509F. 図 28.ブレーク・ビフォー・メーク時間遅延 tOPEN VDD VSS VDD A2 VSS A1 3V ENABLE DRIVE (VIN) VS S1 tOFF (EN) ADG528F* RS EN VIN VO D VOUT RL 1kΩ WR GND VRS 50% 0V S2 TO S8 A0 50% CL 35pF 0.9VO OUTPUT 0V 00035-030 tON (EN) *SIMILAR CONNECTION FOR ADG508F/ADG509F. 図 29.イネーブル遅延 tON (EN)、tOFF (EN) VSS VDD A2 VSS A1 A0 2.4V WR VS S1 tON (WR) ADG528F VO EN WR D VWR GND VOUT RL 1kΩ CL 35pF OUTPUT 0.2VO 0V 図 30.書き込みターンオン時間 tON (WR) Rev. E 50% 0V S2 TO S8 RS VRS 3V － 13/18 － 00035-031 VDD ADG508F/ADG509F/ADG528F VDD VSS VDD A2 VSS 3V RS VS S1 A1 0V S2 TO S8 A0 ADG528F* EN VOUT RL 1kΩ WR GND VIN tRS tOFF (RS) VO D RS 50% CL 35pF 0.8VO SWITCH OUTPUT 0V 00035-032 2.4V 50% *SIMILAR CONNECTION FOR ADG508F/ADG509F. 図 31.リセット・ターンオフ時間 tOFF (RS) VDD VSS VDD A2 VSS A1 A0 RS 3V RS 0V D S VOUT EN VS VIN LOGIC INPUT (VIN) 2.4V ADG528F* GND CL 1nF ΔVOUT VOUT WR 00035-033 QINJ = CL × ΔVOUT *SIMILAR CONNECTION FOR ADG508F/ADG509F. 図 32.チャージ・インジェクション VDD VDD S1 A1 A0 S8 VIN ADG528F* 2.4V RS EN GND D WR VSS VOUT RL 1kΩ VSS *SIMILAR CONNECTION FOR ADG508F/ADG509F. 図 33.オフ時アイソレーション Rev. E － 14/18 － 00035-034 A2 ADG508F/ADG509F/ADG528F 外形寸法 0.800 (20.32) 0.790 (20.07) 0.780 (19.81) 16 9 1 8 0.280 (7.11) 0.250 (6.35) 0.240 (6.10) 0.325 (8.26) 0.310 (7.87) 0.300 (7.62) 0.100 (2.54) BSC 0.060 (1.52) MAX 0.210 (5.33) MAX 0.195 (4.95) 0.130 (3.30) 0.115 (2.92) 0.015 (0.38) MIN 0.150 (3.81) 0.130 (3.30) 0.115 (2.92) 0.015 (0.38) GAUGE PLANE SEATING PLANE 0.022 (0.56) 0.018 (0.46) 0.014 (0.36) 0.430 (10.92) MAX 0.005 (0.13) MIN 0.014 (0.36) 0.010 (0.25) 0.008 (0.20) 0.070 (1.78) 0.060 (1.52) 0.045 (1.14) 073106-B COMPLIANT TO JEDEC STANDARDS MS-001-AB CONTROLLING DIMENSIONS ARE IN INCHES; MILLIMETER DIMENSIONS (IN PARENTHESES) ARE ROUNDED-OFF INCH EQUIVALENTS FOR REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN. CORNER LEADS MAY BE CONFIGURED AS WHOLE OR HALF LEADS. 図 34.16 ピン・プラスチック・デュアルインライン・パッケージ[PDIP] ナロー・ボディ (N-16) 寸法:インチ(mm) 10.00 (0.3937) 9.80 (0.3858) 4.00 (0.1575) 3.80 (0.1496) 9 16 1 8 1.27 (0.0500) BSC 0.25 (0.0098) 0.10 (0.0039) COPLANARITY 0.10 0.51 (0.0201) 0.31 (0.0122) 6.20 (0.2441) 5.80 (0.2283) 1.75 (0.0689) 1.35 (0.0531) SEATING PLANE 0.50 (0.0197) 0.25 (0.0098) 45° 8° 0° 0.25 (0.0098) 0.17 (0.0067) 1.27 (0.0500) 0.40 (0.0157) 図 35.16 ピン標準スモール・アウトライン・パッケージ[SOIC-N] ナロー・ボディ(R-16) 寸法: mm (インチ) Rev. E － 15/18 － 060606-A COMPLIANT TO JEDEC STANDARDS MS-012-AC CONTROLLING DIMENSIONS ARE IN MILLIMETERS; INCH DIMENSIONS (IN PARENTHESES) ARE ROUNDED-OFF MILLIMETER EQUIVALENTS FOR REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN. ADG508F/ADG509F/ADG528F 10.50 (0.4134) 10.10 (0.3976) 9 16 7.60 (0.2992) 7.40 (0.2913) 1 8 1.27 (0.0500) BSC 0.75 (0.0295) 0.25 (0.0098) 2.65 (0.1043) 2.35 (0.0925) 0.30 (0.0118) 0.10 (0.0039) COPLANARITY 0.10 10.65 (0.4193) 10.00 (0.3937) SEATING PLANE 0.51 (0.0201) 0.31 (0.0122) 45° 8° 0° 1.27 (0.0500) 0.40 (0.0157) 0.33 (0.0130) 0.20 (0.0079) 032707-B COMPLIANT TO JEDEC STANDARDS MS-013- AA CONTROLLING DIMENSIONS ARE IN MILLIMETERS; INCH DIMENSIONS (IN PARENTHESES) ARE ROUNDED-OFF MILLIMETER EQUIVALENTS FOR REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN. 図 36.16 ピン標準スモール・アウトライン・パッケージ[SOIC-W] ワイド・ボディ(RW-16) 寸法: mm (インチ) 0.920 (23.37) 0.900 (22.86) 0.880 (22.35) 18 10 1 9 0.280 (7.11) 0.250 (6.35) 0.240 (6.10) 0.325 (8.26) 0.310 (7.87) 0.300 (7.62) 0.100 (2.54) BSC 0.210 (5.33) MAX 0.060 (1.52) MAX 0.195 (4.95) 0.130 (3.30) 0.115 (2.92) 0.015 (0.38) MIN 0.150 (3.81) 0.130 (3.30) 0.115 (2.92) 0.015 (0.38) GAUGE PLANE SEATING PLANE 0.005 (0.13) MIN 0.430 (10.92) MAX 0.070 (1.78) 0.060 (1.52) 0.045 (1.14) COMPLIANT TO JEDEC STANDARDS MS-001 CONTROLLING DIMENSIONS ARE IN INCHES; MILLIMETER DIMENSIONS (IN PARENTHESES) ARE ROUNDED-OFF INCH EQUIVALENTS FOR REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN. CORNER LEADS MAY BE CONFIGURED AS WHOLE OR HALF LEADS. 図 37.18 ピン・プラスチック・デュアルインライン・パッケージ[PDIP] ナロー・ボディ (N-18) 寸法:インチ(mm) Rev. E － 16/18 － 070706-A 0.022 (0.56) 0.018 (0.46) 0.014 (0.36) 0.014 (0.36) 0.010 (0.25) 0.008 (0.20) ADG508F/ADG509F/ADG528F 0.180 (4.57) 0.165 (4.19) 0.048 (1.22 ) 0.042 (1.07) 0.056 (1.42) 0.042 (1.07) 3 0.048 (1.22) 0.042 (1.07) 4 18 PIN 1 IDENTIFIER TOP VIEW (PINS DOWN) 8 9 0.020 (0.51) R 0.20 (0.51) MIN 19 0.020 (0.50) R 0.021 (0.53) 0.013 (0.33) 0.050 (1.27) BSC 0.330 (8.38) 0.032 (0.81) 0.290 (7.37) 0.026 (0.66) 14 13 BOTTOM VIEW (PINS UP) 0.045 (1.14) R 0.025 (0.64) 0.356 (9.04) SQ 0.350 (8.89) 0.120 (3.04) 0.090 (2.29) 0.395 (10.03) SQ 0.385 (9.78) COMPLIANT TO JEDEC STANDARDS MO-047-AA CONTROLLING DIMENSIONS ARE IN INCHES; MILLIMETER DIMENSIONS (IN PARENTHESES) ARE ROUNDED-OFF INCH EQUIVALENTS FOR REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN. 図 38.20 ピン・プラスチック・リード付きチップ・キャリア [PLCC] (P-20) 寸法:インチ(mm) 5.10 5.00 4.90 16 9 4.50 4.40 4.30 6.40 BSC 1 8 PIN 1 1.20 MAX 0.15 0.05 0.65 BSC 0.30 0.19 COPLANARITY 0.10 0.20 0.09 SEATING PLANE 8° 0° 0.75 0.60 0.45 COMPLIANT TO JEDEC STANDARDS MO-153-AB 図 39.16 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP] (RU-16) 寸法: mm Rev. E － 17/18 － ADG508F/ADG509F/ADG528F オーダー・ガイド Model ADG508FBN ADG508FBNZ ADG508FBRN ADG508FBRN–REEL7 ADG508FBRNZ ADG508FBRNZ–REEL7 ADG508FBRW ADG508FBRWZ ADG508FBRWZ-REEL ADG508FBRUZ ADG508FBRUZ-REEL7 ADG509FBN ADG509FBNZ ADG509FBRN ADG509FBRN–REEL7 ADG509FBRNZ ADG509FBRNZ–REEL7 ADG509FBRW ADG509FBRW-REEL ADG509FBRWZ ADG509FBRWZ-REEL ADG509FBRUZ ADG509FBRUZ-REEL7 ADG528FBN ADG528FBNZ ADG528FBP ADG528FBP-REEL ADG528FBPZ Rev. E Temperature Range −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C Package Description 16-Lead PDIP 16-Lead PDIP 16-Lead SOIC_N 16-Lead SOIC_N 16-Lead SOIC_N 16-Lead SOIC_N 16-Lead SOIC_W 16-Lead SOIC_W 16-Lead SOIC_W 16-Lead TSSOP 16-Lead TSSOP 16-Lead PDIP 16-Lead PDIP 16-Lead SOIC_N 16-Lead SOIC_N 16-Lead SOIC_N 16-Lead SOIC_N 16-Lead SOIC_W 16-Lead SOIC_W 16-Lead SOIC_W 16-Lead SOIC_W 16-Lead TSSOP 16-Lead TSSOP 18-Lead PDIP 18-Lead PDIP 20-Lead PLCC 20-Lead PLCC 20-Lead PLCC － 18/18 － Package Option N-16 N-16 R-16 R-16 R-16 R-16 RW-16 RW-16 RW-16 RU-16 RU-16 N-16 N-16 R-16 R-16 R-16 R-16 RW-16 RW-16 RW-16 RW-16 RU-16 RU-16 N-18 N-18 P-20 P-20 P-20