S6E1C3 Series
32-bit ARM® Cortex®-M0+
FM0+ Microcontroller
S6E1C3 シリーズは、低消費電力と低コストを求める組込み制御用途向けに設計された、高集積 32 ビットマイクロコントローラで
す。本シリーズは、CPU に ARM Cortex-M0+プロセッサを搭載し、フラッシュメモリおよび SRAM のオンチップメモリとともに、
周辺機能として、
各種タイマ、
A/D コンバータ、
各種通信インタフェース(UART, CSIO(SPI), I2C, I2S, Smart Card インタフェース, USB)
などにより構成されます。
『FM0+ファミリ ペリフェラルマニュアル』において、このデータシートに記載されている製品は、
TYPE3-M0+製品に分類されます。
特長
USB ホスト
32 ビット ARM Cortex-M0+コア
USB
2.0 Full/Low-Speed supported 対応
インタラプト転送, アイソクロナス転送をサ
ポート
USB デバイスの接続/切断の自動検出
IN/OUT トークン時のハンドシェークパケットの自動処理
最大パケット長 256 バイトをサポート
ウェイクアップ機能をサポート
プロセッサ版数 : r0p1
バルク転送,
最大動作周波数 : 40.8MHz
ネスト型ベクタ割込みコントローラ(NVIC) : 1 チャネルの
NMI (ノンマスカブル割込み)と
24 チャネルの周辺割込みに対応。4 の割込み優先度レベルを
設定できます。
24 ビットシステムタイマ(Sys Tick) : OS タスク管理用のシス
テムタイマです。
マルチファンクションシリアルインタフェース(最大 6
チャネル)
64 バイト FIFO 搭載チャネル(3 チャネル: Ch.4, 6 及び 7),
ビットバンド操作
Cortex-M3 と同等のビットバンド操作が可能です。
FIFO 無しチャネル(3 チャネル: Ch0, 1 及び 3)
チャネルごとに動作モードを次の中から選択できます。
オンチップメモリ
UART
フラッシュメモリ
I
最大
CSIO
128K バイト
ウェイトサイクル
コード保護用セキュリティ機能
パリティあり/なし選択可能
専用ボーレートジェネレータ内蔵
本シリーズのオンチップ SRAM は、1 つの独立した SRAM に
より構成されます。
外部クロックをシリアルクロックとして使用可能
ハードウェアフロー・コントロール* :
CTS/RTS による送受
信自動制御(ch.4 のみ)
* : S6E1C32B0A/S6E1C31B0A/S6E1C32C0A/S6E1C31C0A
はハードウェアフロー・コントロール非対応
豊富なエラー検出機能(パリティエラー、フレーミングエ
ラー、オーバランエラー)
16 K バイト
バイト: Deep Standby モード時、値保持可能
最大
USB インタフェース
USB インタフェースはデバイスとホストで構成されます。
Main PLL を使用することでメインクロックの逓倍クロックを
USB クロックとして使用することができます。
CSIO (SPI)
全二重ダブルバッファ
専用ボーレートジェネレータ内蔵
USB デバイス
オーバランエラー検出機能
USB2.0
Full-Speed 対応
最大 6 本のエンドポイントをサポートします。
• エンドポイント 0 はコントロール転送
• エンドポイント 1, 2 はバルク転送, インタラプト転送,
アイソクロナス転送を選択可能
• エンドポイント 3～5 はバルク転送, インタラプト転送
を選択可能
• エンドポイント 1～5 はダブルバッファ構成
• 各エンドポイントのサイズは下記の通り
• エンドポイント 0, 2～5 : 64 バイト
• エンドポイント 1 : 256 バイト
Document Number: 002-00235 Rev.*B
(SPI)
全二重ダブルバッファ
SRAM
Cypress Semiconductor Corporation
C
UART
リードサイクル：0
4K
2
•
シリアルチップセレクト機能(ch.1
データ長:
5～16 ビット
I2C
標準モード(最大
応
と ch.6 のみ)
100 kbps)/高速モード(最大 400 kbps)に対
I2S (MFS-I2S)
198 Champion Court
(最大 2 チャネル: ch.4, ch.6) と I2S clock generator を
使用
2 種類のプロトコルに対応
• I2S
• MSB-justified
CSIO
•
San Jose, CA 95134-1709
•
408-943-2600
Revised March 4, 2016
S6E1C3 Series
マスタモードのみ
周期モード(=リロードモード)
I2C Slave
ワンショットモード
I2C の Slave 機能及びスタンバイモードからのウェイクアッ
リアルタイムクロック
プ機能をサポート
DSTC (Descriptor System Data Transfer
Controller ) (64 チャネル)
DSTC は、CPU を介さずにデータを高速に転送できます。
Descriptor システム方式を採用しており、あらかじめメモリ
上に構築された Descriptor の指定内容に従って、メモリ
/Peripheral デバイスに直接アクセスを行い、データ転送動作
を実行できます。
00 年～99 年までの年/月/日/時/分/秒/曜日のカウントを行いま
す。
日時指定(年/月/日/時/分/秒/曜日)での割込み機能, 年/月/日/
時/分だけの個別設定も可能
設定時間後/設定時間ごとのタイマ割込み機能
カウントを継続して時刻書換え可能
うるう年の自動カウント
ソフトウェア起動, ハードウェア起動, Chain 起動機能サ
時計カウンタ
A/D コンバータ (最大 8 チャネル)
マイクロコントローラを低消費電力モードからウェイクアッ
プします。クロックソースをメインクロック、サブクロック、
内蔵高速 CR クロックまたは内蔵低速 CR クロックから選択で
きます。
ポート
12 ビット A/D コンバータ
逐次比較型
2.0 μs @ 2.7V to 3.6V
優先変換可能(2 レベルの優先度)
スキャン変換モード
変換データ格納用 FIFO 搭載(スキャン変換用：16 段, 優先
変換用：4 段)
変換時間:
ベースタイマ (最大 8 チャネル)
チャネルごとに動作モードを次の中から選択できます。
16 ビット PWM タイマ
16 ビット PPG タイマ
16/32 ビットリロードタイマ
16/32 ビット PWC タイマ
汎用 I/O ポート
本シリーズは、端子が外部バスまたは周辺機能に使用されてい
ない場合、汎用 I/O ポートとして使用できます。また、どの I/O
ポートに周辺機能を割り当てるかを設定できるポートリロ
ケート機能を搭載しています。
1 サイクルでアクセス可能な Fast GPIO に全ポート対応
端子ごとにプルアップ制御可能
端子レベルを直接読出し可能
ポートリロケート機能
最大 54 本の高速汎用 I/O ポート @64pin package
一部のポートは、5V トレラントに対応
該当する端子については「4. 端子機能一覧｣と｢5. 入出力回
路形式｣を参照してください。
デュアルタイマ(32/16 ビットダウンカウンタ)
デュアルタイマは、2 つのプログラム可能な 32/16 ビットダウ
ンカウンタで構成されます。各タイマチャネルの動作モードを
次の中から選択できます。
フリーランモード
Document Number: 002-00235 Rev.*B
インターバルタイマ: 最長 64s (サブクロック: 32.768kHz)
外部割込み制御ユニット
外部割込み入力端子: 最大 12 本
ノンマスカブル割込み(NMI)入力端子: 1 本
ウォッチドッグタイマ(2 チャネル)
ウォッチドッグタイマは、タイムアウト値に達すると割込みま
たはリセットを発生します。
本シリーズには、"ハードウェア"ウォッチドッグと"ソフトウェ
ア"ウォッチドッグの 2 つの異なるウォッチドッグがあります。
"ハードウェア"ウォッチドッグタイマは内蔵低速 CR 発振で動
作するため、RTC モード、ストップモード以外のすべての低消
費電力モードで動作します。
CRC (Cyclic Redundancy Check) アクセラレータ
CRC アクセラレータは、ソフト処理負荷の高い CRC 計算を行
い、受信データおよびストレージの整合性確認処理負荷の軽減
を実現します。
CCITT CRC16 と IEEE-802.3 CRC32 をサポートします。
CCITT CRC16
IEEE-802.3
Generator Polynomial: 0x1021
CRC32 Generator Polynomial: 0x04C11DB7
HDMI-CEC/リモコン受信 (最大 2 チャネル)
HDMI-CEC 送信
シグナルフリーを判定してヘッダーブロックの自動送信
アービトレーションロストを検出してステータス割込みを
発生
バイトデータの設定により START,EOM,ACK を自動生
成して CEC 送信出力
1 ブロック(1 バイトのデータと EOM,ACK)を送信した時
に送信ステータス割込みを発生
1
HDMI-CEC 受信
自動
ACK 応答機能
ラインエラー検出機能
Page 2 of 107
S6E1C3 Series
リモコン受信
4
バイトの受信バッファ
リピートコード検出機能
Smart Card インタフェース (Max 1 Channels)
ISO7816-3 準拠
カードリーダのみ/B クラスカードのみ
対応プロトコル
Transmitter:
8E2, 8O2, 8N2
Receiver: 8E1, 8O1, 8N2, 8N1, 9N1
Inverse mode
TX/RX FIFO 搭載 (RX: 16-bytes, TX:16-bytes)
低電圧検出機能(LVD : Low-Voltage Detector)
本シリーズは、2 段階で VCC 端子の電圧を監視します。設定
した電圧より VCC 端子の電圧が下がった場合、低電圧検出機
能により割込みまたはリセットが発生します。
LVD1: Vcc を監視し、割込みによるエラーを報告
LVD2: オートリセット動作
低消費電力モード
6 種類の低消費電力モードに対応します。
スリープ
タイマ
RTC
クロック/リセット
ストップ
クロック
ディープスタンバイ RTC(RAM 保持あり・なし選択可能)
5 種類のクロックソース(2 種類の外部発振、2 種類の内蔵 CR
発振、メイン PLL)から選択できます。
8MHz～48MHz
サブクロック:
32.768kHz
内蔵高速 CR クロック: 8MHz
内蔵低速 CR クロック: 100kHz
メイン PLL クロック: 8MHz ～ 16MHz (入力),
75MHz ～ 150MHz (出力)
メインクロック:
リセット
INITX
端子からのリセット要求
電源投入リセット
ソフトウェアリセット
ウォッチドッグタイマリセット
低電圧検出リセット
クロックスーパバイザリセット
クロック監視機能(CSV : Clock Supervisor)
内蔵 CR 発振による生成クロックを用いて外部クロックの異
常を監視します。
外部クロック異常(クロック停止)が検出されると、リセット
ディープスタンバイストップ(RAM 保持あり・なし選択可
能)
周辺クロック停止機能
システム動作で使用しない周辺機能はその動作クロックを停
止させることで、システム全体の消費電流を低減します。
デバッグ
シリアル・ワイヤデバッグ・ポート (SW-DP)
マイクロトレースバッファ (MTB)
ユニーク ID
41 ビットのデバイス固有の値を設定済み
電源
ワイドレンジ電圧対応:
VCC = 1.65V ～ 3.6 V
VCC = 3.0V ～ 3.6V (USB 使用時)
がアサートされます。
外部周波数異常が検出されると、割込みまたはリセットがア
サートされます。
Document Number: 002-00235 Rev.*B
Page 3 of 107
S6E1C3 Series
Table of Contents
特長 .......................................................................................................................................................................................... 1
1. 品種構成.............................................................................................................................................................................. 5
2. パッケージと品種対応 ........................................................................................................................................................ 6
3. 端子配列図 .......................................................................................................................................................................... 7
4. 端子機能一覧 .................................................................................................................................................................... 14
5. 入出力回路形式 ................................................................................................................................................................. 28
6. 取扱上のご注意 ................................................................................................................................................................. 33
6.1
設計上の注意事項 ........................................................................................................................................................ 33
6.2
パッケージ実装上の注意事項 ...................................................................................................................................... 34
6.3
使用環境に関する注意事項 ......................................................................................................................................... 36
7. デバイス使用上の注意 ...................................................................................................................................................... 37
8. ブロックダイヤグラム ...................................................................................................................................................... 40
9. メモリマップ .................................................................................................................................................................... 41
10. 各 CPU ステートにおける端子状態 ................................................................................................................................. 44
11. 電気的特性 ........................................................................................................................................................................ 47
11.1 絶対最大定格 ............................................................................................................................................................... 47
11.2 推奨動作条件 ............................................................................................................................................................... 48
11.3 直流規格 ...................................................................................................................................................................... 49
11.3.1 電流規格 ....................................................................................................................................................................... 49
11.3.2 端子特性 ....................................................................................................................................................................... 54
11.4 交流規格 ...................................................................................................................................................................... 55
11.4.1 メインクロック入力規格 .............................................................................................................................................. 55
11.4.2 サブクロック入力規格 ................................................................................................................................................. 56
11.4.3 内蔵 CR 発振規格......................................................................................................................................................... 57
11.4.4 メイン PLL の使用条件 (PLL の入力クロックにメインクロックを使用) ................................................................. 58
11.4.5 メイン PLL の使用条件 (メイン PLL の入力クロックに内蔵高速 CR クロックを使用) ............................................ 58
11.4.6 リセット入力規格 ........................................................................................................................................................ 59
11.4.7 パワーオンリセットタイミング ................................................................................................................................... 59
11.4.8 ベースタイマ入力タイミング....................................................................................................................................... 60
11.4.9 CSIO/SPI/UART タイミング ....................................................................................................................................... 61
11.4.10 外部入力タイミング ................................................................................................................................................. 78
2
11.4.11 I C タイミング / I2C Slave タイミング .................................................................................................................... 79
2
11.4.12 I S タイミング (MFS-I2S タイミング) ..................................................................................................................... 80
11.4.13 Smart Card インターフェース規格 .......................................................................................................................... 82
11.4.14 SW-DP タイミング .................................................................................................................................................. 83
11.5 12 ビット A/D コンバータ ......................................................................................................................................... 84
11.6 USB Characteristics .................................................................................................................................................... 87
11.7 低電圧検出特性 ........................................................................................................................................................... 92
11.7.1 低電圧検出リセット ..................................................................................................................................................... 92
11.7.2 低電圧検出割込み ........................................................................................................................................................ 93
11.8 フラッシュメモリ書込み/消去特性 .............................................................................................................................. 94
11.9 スタンバイ復帰時間 .................................................................................................................................................... 95
11.9.1 復帰要因：割込み/WKUP............................................................................................................................................. 95
11.9.2 復帰要因：リセット ..................................................................................................................................................... 97
12. オーダ型格 ........................................................................................................................................................................ 99
13. パッケージ・外形寸法図 ................................................................................................................................................ 100
改訂履歴 ............................................................................................................................................................................... 106
セールス, ソリューションおよび法律情報 .......................................................................................................................... 107
Document Number: 002-00235 Rev.*B
Page 4 of 107
S6E1C3 Series
1. 品種構成
メモリサイズ
S6E1C31B0A/
S6E1C31C0A/
S6E1C31D0A
64 Kbytes
12 Kbytes
品種名
オンチップフラッシュメモリ
オンチップ SRAM
Function
品種名
端子数
CPU
周波数
電源電圧範囲
USB2.0 (Device/Host)
DSTC
マルチファンクションシリアル
(UART/CSIO/I2C/I2S)
S6E1C32B0A/
S6E1C32C0A/
S6E1C32D0A
128 Kbytes
16 Kbytes
S6E1C32B0A
(WLCSP)
TBD
S6E1C32B0A/
S6E1C32C0A/
S6E1C31B0A
S6E1C32C0A
32
48
Cortex-M0+
40.8 MHz
1.65 V to 3.6 V
1 unit
64 ch.
4 ch. (最大)
6 ch. (最大)
2 ch. (最大)
Ch.0/1/3 FIFO なし Ch.0/1/3 FIFO なし
Ch.0/3 FIFO なし
Ch. 6 FIFO あり
Ch.4/6/7 FIFO あり
I2S : 1 ch (最大)
I2S : No
Ch. 6 FIFO あり
ベースタイマ
(PWC/Reload timer/PWM/PPG)
デュアルタイマ
1 unit
1 ch.( 最大)
Ch.1
1 ch (最大)
No
リアルタイムクロック
時計カウンタ
CRC アクセラレータ
ウォッチドックタイマ
I/O ポート
12 ビット A/D コンバータ
クロック監視機能 (CSV)
低電圧検出機能 (LVD)
高速
内臓 CR
低速
デバッグ機能
ユニーク ID
2 ch (最大)
Ch.0/1
No
Smart Card Interface
外部割込み
6 ch. (最大)
Ch.0/1/3 FIFO なし
Ch.4/6/7 FIFO あり
I2S : 2 ch (最大)
Ch. 4/6 FIFO あり
8 ch. (最大)
HDMI-CEC/ リモコン受信
I2C Slave
S6E1C31D0A/
S6E1C32D0A
64
5 pins (最大),
NMI × 1
20 pins (最大)
4 ch (1 unit)
1 unit
1 unit
Yes
1 ch. (SW) + 1 ch. (HW)
7 pins (最大),
9 pins (最大),
NMI x 1
NMI x 1
24 pins (最大)
38 pins (最大)
6 ch. (1 unit)
8 ch. (1 unit)
Yes
2 ch.
8 MHz (Typ)
100 kHz (Typ)
SW-DP
Yes
1 ch (最大)
12 pins (最大),
NMI x 1
54 pins (最大)
8 ch. (1 unit)
Note:
−
各製品に搭載される周辺機能の信号は、パッケージの端子数制限により、すべて割り当てることはできません。ご使用される
機能に応じて、I/O ポートのポートリロケート機能を用いて、端子割当てを行う必要があります。
−
内蔵 CR のクロック周波数精度については、『電気的特性 4.交流規格 (3)内蔵 CR 発振規格』を参照してください。
Document Number: 002-00235 Rev.*B
Page 5 of 107
S6E1C3 Series
2. パッケージと品種対応
品種名
パッケージ
WLCSP (TBD)
LQFP: LQB032 (0.80 mm pitch)
QFN: WNU032 (0.50 mm pitch)
LQFP: LQA048-02 (0.50 mm pitch)
QFN: WNY048 (0.50 mm pitch)
LQFP: LQD064-02 (0.50 mm pitch)
QFN: WNS064 (0.50 mm pitch)
: 使用可能
S6E1C32B0A
(WLCSP)
-
S6E1C32B0A/
S6E1C31B0A
-
S6E1C32C0A/
S6E1C31C0A
-
S6E1C32D0A/
S6E1C31D0A
(注意事項)
−
各パッケージの詳細は「13. パッケージ・外形寸法図」を参照してください。
Document Number: 002-00235 Rev.*B
Page 6 of 107
S6E1C3 Series
3. 端子配列図
LQD064-02
(TOP VIEW)
＜注意事項＞
−
XXX_1, XXX_2 のように「_ (アンダバー)」がついている端子の、
「_」以降の数字はリロケー
ションポート番号を示しています。
これらの端子は 1 つのチャネルに複数の機能があり、それぞれの機能ごとに端子名があります。
拡張ポート機能レジスタ(EPFR)によって利用する端子を選択してください。
Document Number: 002-00235 Rev.*B
Page 7 of 107
S6E1C3 Series
WNS064
(TOP VIEW)
＜注意事項＞
−
XXX_1, XXX_2 のように「_ (アンダバー)」がついている端子の、
「_」以降の数字はリロケー
ションポート番号を示しています。
これらの端子は 1 つのチャネルに複数の機能があり、それぞれの機能ごとに端子名があります。
拡張ポート機能レジスタ(EPFR)によって利用する端子を選択してください。
Document Number: 002-00235 Rev.*B
Page 8 of 107
S6E1C3 Series
LQA048-02
(TOP VIEW)
＜注意事項＞
−
XXX_1, XXX_2 のように「_ (アンダバー)」がついている端子の、
「_」以降の数字はリロケー
ションポート番号を示しています。
これらの端子は 1 つのチャネルに複数の機能があり、それぞれの機能ごとに端子名があります。
拡張ポート機能レジスタ(EPFR)によって利用する端子を選択してください。
Document Number: 002-00235 Rev.*B
Page 9 of 107
S6E1C3 Series
WNY048
(TOP VIEW)
＜注意事項＞
−
XXX_1, XXX_2 のように「_ (アンダバー)」がついている端子の、
「_」以降の数字はリロケー
ションポート番号を示しています。
これらの端子は 1 つのチャネルに複数の機能があり、それぞれの機能ごとに端子名があります。
拡張ポート機能レジスタ(EPFR)によって利用する端子を選択してください。
Document Number: 002-00235 Rev.*B
Page 10 of 107
S6E1C3 Series
LQB032
(TOP VIEW)
＜注意事項＞
−
XXX_1, XXX_2 のように「_ (アンダバー)」がついている端子の、
「_」以降の数字はリロケー
ションポート番号を示しています。
これらの端子は 1 つのチャネルに複数の機能があり、それぞれの機能ごとに端子名があります。
拡張ポート機能レジスタ(EPFR)によって利用する端子を選択してください。
Document Number: 002-00235 Rev.*B
Page 11 of 107
S6E1C3 Series
WNU032
(TOP VIEW)
＜注意事項＞
−
XXX_1, XXX_2 のように「_ (アンダバー)」がついている端子の、
「_」以降の数字はリロケー
ションポート番号を示しています。
これらの端子は 1 つのチャネルに複数の機能があり、それぞれの機能ごとに端子名があります。
拡張ポート機能レジスタ(EPFR)によって利用する端子を選択してください。
Document Number: 002-00235 Rev.*B
Page 12 of 107
S6E1C3 Series
WLCSP (TBD)
TBD
＜注意事項＞
−
XXX_1, XXX_2 のように「_ (アンダバー)」がついている端子の、
「_」以降の数字はリロケー
ションポート番号を示しています。
これらの端子は 1 つのチャネルに複数の機能があり、それぞれの機能ごとに端子名があります。
拡張ポート機能レジスタ(EPFR)によって利用する端子を選択してください。
Document Number: 002-00235 Rev.*B
Page 13 of 107
S6E1C3 Series
4. 端子機能一覧
端子番号別
XXX_1, XXX_2 のように、
「_(アンダバー)」がついている端子の、
「_」以降の数字はリロケーションポート番号を示しています。
これらの端子は 1 つのチャネルに複数の機能があり、それぞれの機能ごとに端子名があります。
拡張ポート機能レジスタ(EPFR)によって利用する端子を選択してください。
LQFP-64
QFN-64
端子番号
LQFP-48
LQFP-32
QFN-48
QFN-32
WLCSP
(TBD)
端子名
SIN3_1
INT00_0
入出力回
路
形式
端子状態
形式
D
K
D
K
D
K
D
K
D
K
H
K
H
K
H
K
H
K
P50
1
1
2
-
2
2
3
-
P51
SOT3_1
INT01_0
P52
3
4
3
4
4
-
-
-
SCK3_1
INT02_0
P53
TIOA1_2
INT07_2
P30
5
5
-
-
SCS60_1
TIOB0_1
INT03_2
MI2SWS6_1
P31
SCK6_1
6
6
-
-
SI2CSCL6_1
INT04_2
MI2SCK6_1
P31
-
-
5
-
SCK6_1
SI2CSCL6_1
INT04_2
P32
7
7
-
-
SOT6_1
SI2CSDA6_1
TIOB2_1
INT05_2
MI2SDO6_1
P32
-
-
6
-
SOT6_1
SI2CSDA6_1
TIOB2_1
INT05_2
Document Number: 002-00235 Rev.*B
Page 14 of 107
S6E1C3 Series
端子番号
LQFP-64
QFN-64
LQFP-48
QFN-48
LQFP-32
QFN-32
WLCSP
(TBD)
端子名
入出力回
路
形式
端子状態
形式
H
K
H
K
D
K
D
K
D
K
D
K
D
K
D
K
D
K
D
K
D
K
D
K
P33
ADTG_6
8
8
-
-
SIN6_1
INT04_0
MI2SDI6_1
P33
-
-
7
-
ADTG_6
SIN6_1
INT04_0
P34
9
-
-
-
SCS61_1
TIOB4_1
MI2SMCK6_1
P34
-
10
9
-
-
-
-
-
SCS61_1
MI2SMCK6_1
P35
SCS62_1
TIOB5_1
INT08_1
P3A
TIOA0_1
11
-
-
-
INT03_0
RTCCO_2
SUBOUT_2
IC1_CIN_0
P3A
TIOA0_1
-
10
-
-
INT03_0
RTCCO_2
SUBOUT_2
P3B
12
-
-
-
-
11
-
-
13
-
-
-
-
12
-
-
14
-
-
-
Document Number: 002-00235 Rev.*B
TIOA1_1
IC1_DATA_0
P3B
TIOA1_1
P3C
TIOA2_1
IC1_RST_0
P3C
TIOA2_1
P3D
TIOA3_1
IC1_VPEN_0
Page 15 of 107
S6E1C3 Series
端子番号
LQFP-64
QFN-64
LQFP-48
QFN-48
LQFP-32
QFN-32
WLCSP
(TBD)
15
-
-
-
端子名
P3E
TIOA4_1
入出力回
路
形式
端子状態
形式
D
K
IC1_VCC_0
P3F
16
-
-
-
TIOA5_1
IC1_CLK_0
D
K
17
13
8
-
I
F
18
14
9
-
MD0
PE2
A
A
19
15
10
-
A
B
20
-
-
-
D
K
21
-
-
-
D
K
D
K
D
K
D
K
D
K
D
K
22
-
-
-
23
-
-
-
24
-
-
-
X0
PE3
X1
P40
TIOA0_0
INT12_1
P41
TIOA1_0
INT13_1
P42
TIOA2_0
P43
ADTG_7
TIOA3_0
P4C
SCK7_1
TIOB3_0
P4C
-
16
-
-
25
17
-
-
26
18
-
-
SIN7_1
INT06_2
D
K
27
28
19
20
11
12
-
VCC
C
-
-
29
21
13
-
-
-
30
22
14
-
VSS
P46
C
C
31
23
15
-
C
D
32
24
16
-
B
E
H
K
33
25
17
Document Number: 002-00235 Rev.*B
-
SCK7_1
P4D
SOT7_1
P4E
X0A
P47
X1A
INITX
P60
TIOA2_2
INT15_1
CEC1_0
Page 16 of 107
S6E1C3 Series
端子番号
LQFP-64
QFN-64
LQFP-48
QFN-48
LQFP-32
QFN-32
WLCSP
(TBD)
34
-
-
-
端子名
P1E
RTS4_1
入出力回
路
形式
端子状態
形式
D
K
D
K
D
K
D
K
D
K
H
K
H
K
D
K
F
J
G
J
F
J
F
J
F
J
MI2SMCK4_1
P1D
35
-
-
-
36
-
-
-
CTS4_1
MI2SWS4_1
P1C
SCK4_1
MI2SCK4_1
P1B
37
-
-
-
-
26
-
-
SOT4_1
MI2SDO4_1
P1B
SOT4_1
P1A
SIN4_1
38
-
-
-
INT05_1
CEC0_0
MI2SDI4_1
P1A
-
27
-
-
39
-
-
-
40
28
18
-
41
29
19
-
SIN4_1
INT05_1
CEC0_0
P1F
ADTG_5
P10
AN00
P11
AN01
SIN1_1
INT02_1
WKUP1
42
30
20
-
P12
AN02
SOT1_1
P13
43
31
21
-
AN03
SCK1_1
RTCCO_1
SUBOUT_1
P14
AN04
44
32
-
-
SIN0_1
SCS10_1
INT03_1
Document Number: 002-00235 Rev.*B
Page 17 of 107
S6E1C3 Series
端子番号
LQFP-64
QFN-64
45
LQFP-48
QFN-48
33
LQFP-32
QFN-32
-
WLCSP
(TBD)
-
端子名
P15
AN05
SOT0_1
SCS11_1
P23
AN06
入出力回
路
形式
端子状態
形式
F
J
F
J
46
34
22
-
47
35
23
-
P22
AN07
F
J
48
36
24
-
TIOB7_1
VCC
-
-
49
50
37
38
25
-
AVRH *
AVRL
-
-
51
39
26
-
P21
INT06_1
E
K
E
K
D
K
E
K
D
K
E
K
-
-
52
-
-
-
53
40
27
-
54
-
-
-
55
41
28
-
SCK0_0
TIOA7_1
WKUP2
P00
WKUP4
P01
SWCLK
SOT0_0
P02
WKUP5
P03
SWDIO
SIN0_0
TIOB7_0
P05
MD1
56
42
29
-
TIOA5_2
INT00_1
57
43
-
-
58
44
30
-
P80
UDM0
J
G
59
45
31
-
P81
UDP0
J
G
60
46
32
-
VSS
P61
-
-
61
47
-
-
UHCONX0
TIOB2_2
H
K
62
-
-
-
E
K
WKUP3
VCC
P0B
TIOB6_1
WKUP6
Document Number: 002-00235 Rev.*B
Page 18 of 107
S6E1C3 Series
端子番号
LQFP-64
QFN-64
LQFP-48
QFN-48
LQFP-32
QFN-32
WLCSP
(TBD)
63
-
-
-
端子名
P0C
TIOA6_1
入出力回
路
形式
端子状態
形式
E
K
E
I
WKUP7
P0F
64
48
1
-
NMIX
WKUP0
RTCCO_0
SUBOUT_0
CROUT_1
*: 32 ピン パッケージでは AVRH ピンは内部で VCC ピンに接続されています。
Document Number: 002-00235 Rev.*B
Page 19 of 107
S6E1C3 Series
端子機能別
XXX_1, XXX_2 のように、
「_(アンダバー)」がついている端子の、
「_」以降の数字はリロケーションポート番号を示しています。
これらの端子は 1 つのチャネルに複数の機能があり、それぞれの機能ごとに端子名があります。
拡張ポート機能レジスタ(EPFR)によって利用する端子を選択してください。
端子機能
端子名
ADC
ADTG_5
ADTG_6
ADC
ベース
タイマ 0
ベース
タイマ 1
ベース
タイマ 2
ベース
タイマ 3
ベース
タイマ 4
ベース
タイマ 5
ベース
タイマ 6
ベース
タイマ 7
機能説明
LQFP-64
QFN-64
端子番号
LQFP-48 LQFP-32
QFN-48
QFN-32
WLCSP
(TBD)
39
8
8
7
-
ADTG_7
AN00
23
40
28
18
-
AN01
AN02
41
42
29
30
19
20
-
43
44
31
32
21
-
-
AN05
AN06
45
46
33
34
22
-
AN07
TIOA0_0
47
20
35
-
23
-
-
ベースタイマ ch.0 の TIOB 端子
11
5
10
5
-
-
ベースタイマ ch.1 の TIOA 端子
21
12
11
-
-
4
22
4
-
-
-
13
33
12
25
17
-
AN03
AN04
TIOA0_1
TIOB0_1
TIOA1_0
TIOA1_1
A/D コンバータ外部トリガ入力端子
A/D コンバータアナログ入力端子
ANxx は ADC ch.xx を示す。
ベースタイマ ch.0 の TIOA 端子
TIOA1_2
TIOA2_0
TIOA2_1
TIOA2_2
ベースタイマ ch.2 の TIOA 端子
TIOB2_1
TIOB2_2
ベースタイマ ch.2 の TIOB 端子
7
61
7
47
6
-
-
TIOA3_0
TIOA3_1
ベースタイマ ch.3 の TIOA 端子
23
14
-
-
-
TIOB3_0
TIOA4_1
ベースタイマ ch.3 の TIOB 端子
ベースタイマ ch.4 の TIOA 端子
24
15
-
-
-
TIOB4_1
TIOA5_1
ベースタイマ ch.4 の TIOB 端子
9
16
-
-
-
ベースタイマ ch.5 の TIOB 端子
56
10
42
-
29
-
-
TIOA6_1
TIOB6_1
ベースタイマ ch.6 の TIOA 端子
ベースタイマ ch.6 の TIOB 端子
63
62
-
-
-
TIOA7_1
TIOB7_0
ベースタイマ ch.7 の TIOA 端子
46
55
34
41
22
28
-
47
35
23
-
53
40
27
-
55
41
28
-
TIOA5_2
TIOB5_1
TIOB7_1
SWCLK
デバッガ
SWDIO
Document Number: 002-00235 Rev.*B
ベースタイマ ch.5 の TIOA 端子
ベースタイマ ch.7 の TIOB 端子
シリアルワイヤデバッグインタフェース
クロック入力端子
シリアルワイヤデバッグインタフェース
データ入出力端子
Page 20 of 107
S6E1C3 Series
端子番号
端子機能
端子名
INT00_0
INT00_1
INT01_0
INT02_0
INT02_1
INT03_0
INT03_1
INT03_2
外部割込み
GPIO
GPIO
GPIO
機能説明
外部割込み要求 00 の入力端子
外部割込み要求 01 の入力端子
外部割込み要求 02 の入力端子
外部割込み要求 03 の入力端子
LQFP-64
QFN-64
LQFP-48
QFN-48
LQFP-32
QFN-32
WLCSP
(TBD)
1
56
1
42
2
29
-
2
3
2
3
3
4
-
41
11
29
10
19
-
-
44
5
32
5
-
-
INT04_0
INT04_2
外部割込み要求 04 の入力端子
8
6
8
6
7
5
-
INT05_1
INT05_2
外部割込み要求 05 の入力端子
38
7
27
7
6
-
INT06_1
INT06_2
外部割込み要求 06 の入力端子
51
26
39
18
26
-
-
INT07_2
INT08_1
外部割込み要求 07 の入力端子
外部割込み要求 08 の入力端子
4
10
4
-
-
-
INT12_1
INT13_1
外部割込み要求 12 の入力端子
外部割込み要求 13 の入力端子
20
21
-
-
-
INT15_1
NMIX
外部割込み要求 15 の入力端子
ノンマスカブル割込み入力端子
33
64
25
48
17
1
-
P00
P01
52
53
40
27
-
P02
P03
54
55
41
28
-
56
62
42
-
29
-
-
P0C
P0F
63
64
48
1
-
P10
P11
40
41
28
29
18
19
-
P12
P13
42
43
30
31
20
21
-
P14
P15
44
45
32
33
-
-
38
37
27
26
-
-
P1C
P1D
36
35
-
-
-
P1E
P1F
34
39
-
-
-
51
47
39
35
26
23
-
46
34
22
-
P05
P0B
P1A
P1B
P21
P22
P23
Document Number: 002-00235 Rev.*B
汎用入出力ポート 0
汎用入出力ポート 1
汎用入出力ポート 2
Page 21 of 107
S6E1C3 Series
端子番号
端子機能
GPIO
GPIO
GPIO
GPIO
GPIO
GPIO
LQFP-64
QFN-64
LQFP-48
QFN-48
LQFP-32
QFN-32
WLCSP
(TBD)
P30
P31
5
6
5
6
5
-
P32
P33
7
8
7
8
6
7
-
P34
P35
9
10
9
-
-
-
11
12
10
11
-
-
P3C
P3D
13
14
12
-
-
-
P3E
P3F
15
16
-
-
-
P40
P41
20
21
-
-
-
P42
P43
22
23
-
-
-
30
31
22
23
14
15
-
P4C
P4D
24
25
16
17
-
-
P4E
P50
26
1
18
1
2
-
2
3
2
3
3
4
-
4
33
4
25
17
-
61
58
47
44
30
-
59
18
45
14
31
9
-
19
55
15
41
10
28
-
44
32
-
-
53
40
27
-
45
33
-
-
46
34
22
-
端子名
P3A
P3B
P46
P47
P51
P52
P53
P60
P61
P80
P81
PE2
PE3
SIN0_0
SIN0_1
SOT0_0
(SDA0_0)
マルチ
ファンクショ
ン
シリアル 0
SOT0_1
(SDA0_1)
SCK0_0
(SCL0_0)
Document Number: 002-00235 Rev.*B
機能説明
汎用入出力ポート 3
汎用入出力ポート 4
汎用入出力ポート 5
汎用入出力ポート 6
汎用入出力ポート 8
汎用入出力ポート E
マルチファンクションシリアルインタ
フェース ch.0 の入力端子
マルチファンクションシリアルインタ
フェース ch.0 の出力端子。
UART/CSIO/LIN 端子(動作モード 0～3)と
して使用するときは SOT0 として、I2C 端
子(動作モード 4)として使用するときは
SDA0 として機能します。
マルチファンクションシリアルインタ
フェース ch.0 のクロック I/O 端子。
CSIO 端子(動作モード 2)として使用する
ときは SCK0 として、I2C 端子(動作モード
4)として使用するときは SCL0 として機能
します。
Page 22 of 107
S6E1C3 Series
端子番号
端子機能
LQFP-64
QFN-64
LQFP-48
QFN-48
LQFP-32
QFN-32
WLCSP
(TBD)
41
29
19
-
42
30
20
-
SCK1_1
(SCL1_1)
マルチファンクションシリアルインタ
フェース ch.1 のクロック I/O 端子。
CSIO 端子(動作モード 2)として使用する
ときは SCK1 として、I2C 端子(動作モード
4)として使用するときは SCL1 として機能
します。
43
31
21
-
SCS10_1
マルチファンクションシリアルインタ
フェース ch.1 のチップセレクト 0 入出力
端子
44
32
-
-
SCS11_1
マルチファンクションシリアルインタ
フェース ch.1 のチップセレクト 1 出力端
子
45
33
-
-
1
1
2
-
2
2
3
-
3
3
4
-
端子名
SIN1_1
SOT1_1
(SDA1_1)
マルチ
ファンクショ
ン
シリアル 1
SIN3_1
マルチ
ファンクショ
ン
シリアル 3
SOT3_1
(SDA3_1)
SCK3_1
(SCL3_1)
Document Number: 002-00235 Rev.*B
機能説明
マルチファンクションシリアルインタ
フェース ch.1 の入力端子
マルチファンクションシリアルインタ
フェース ch.1 の出力端子。
UART/CSIO/LIN 端子(動作モード 0～3)と
して使用するときは SOT1 として、I2C 端
子(動作モード 4)として使用するときは
SDA1 として機能します。
マルチファンクションシリアルインタ
フェース ch.3 の入力端子
マルチファンクションシリアルインタ
フェース ch.3 の出力端子。
UART/CSIO/LIN 端子(動作モード 0～3)と
して使用するときは SOT3 として、I2C 端
子(動作モード 4)として使用するときは
SDA3 として機能します。
マルチファンクションシリアルインタ
フェース ch.3 のクロック I/O 端子。
CSIO 端子(動作モード 2)として使用する
ときは SCK3 として、I2C 端子(動作モード
4)として使用するときは SCL3 として機能
します。
Page 23 of 107
S6E1C3 Series
端子番号
端子機能
端子名
SIN4_1
SOT4_1
(SDA4_1)
マルチ
ファンクショ
ン
シリアル 4
SCK4_1
(SCL4_1)
CTS4_1
RTS4_1
SIN6_1
SOT6_1
(SDA6_1)
マルチ
ファンクショ
ン
シリアル 6
SCK6_1
(SCL6_1)
SCS60_1
SCS61_1
SCS62_1
Document Number: 002-00235 Rev.*B
機能説明
マルチファンクションシリアルインタ
フェース ch.4 の入力端子
マルチファンクションシリアルインタ
フェース ch.4 の出力端子。
UART/CSIO/LIN 端子(動作モード 0～3)と
して使用するときは SOT4 として、I2C 端
子(動作モード 4)として使用するときは
SDA4 として機能します。
マルチファンクションシリアルインタ
フェース ch.4 のクロック I/O 端子。
CSIO 端子(動作モード 2)として使用する
ときは SCK4 として、I2C 端子(動作モード
4)として使用するときは SCL4 として機能
します。
マルチファンクションシリアルインタ
フェース ch.4 の CTS 入力端子
マルチファンクションシリアルインタ
フェース ch.4 の RTS 出力端子
マルチファンクションシリアルインタ
フェース ch.6 の入力端子
マルチファンクションシリアルインタ
フェース ch.6 の出力端子。
UART/CSIO/LIN 端子(動作モード 0～3)と
して使用するときは SOT6 として、I2C 端
子(動作モード 4)として使用するときは
SDA6 として機能します。
マルチファンクションシリアルインタ
フェース ch.6 のクロック I/O 端子。
CSIO 端子(動作モード 2)として使用する
ときは SCK6 として、I2C 端子(動作モード
4)として使用するときは SCL6 として機能
します。
マルチファンクションシリアルインタ
フェース ch.6 のチップセレクト 0 入出力
端子
マルチファンクションシリアルインタ
フェース ch.6 のチップセレクト 1 出力端
子
マルチファンクションシリアルインタ
フェース ch.6 のチップセレクト 2 出力端
子
LQFP-64
QFN-64
LQFP-48
QFN-48
LQFP-32
QFN-32
WLCSP
(TBD)
38
27
-
-
37
26
-
-
36
-
-
-
35
-
-
-
34
-
-
-
8
8
7
-
7
7
6
-
6
6
5
-
5
5
-
-
9
9
-
-
10
-
-
-
Page 24 of 107
S6E1C3 Series
端子番号
端子機能
端子名
SIN7_1
マルチ
ファンクショ
ン
シリアル 7
SOT7_1
(SDA7_1)
SCK7_1
(SCL7_1)
Document Number: 002-00235 Rev.*B
機能説明
マルチファンクションシリアルインタ
フェース ch.7 の入力端子
マルチファンクションシリアルインタ
フェース ch.7 の出力端子。
UART/CSIO/LIN 端子(動作モード 0～3)と
して使用するときは SOT7 として、I2C 端
子(動作モード 4)として使用するときは
SDA7 として機能します。
マルチファンクションシリアルインタ
フェース ch.7 のクロック I/O 端子。
CSIO 端子(動作モード 2)として使用する
ときは SCK7 として、I2C 端子(動作モード
4)として使用するときは SCL7 として機能
します。
LQFP-64
QFN-64
LQFP-48
QFN-48
LQFP-32
QFN-32
WLCSP
(TBD)
26
18
-
-
25
17
-
-
24
16
-
-
Page 25 of 107
S6E1C3 Series
端子番号
端子機能
端子名
MI2SDI4_1
MI2SDO4_1
MI2SCK4_1
MI2SWS4_1
MI2SMCK4_1
I2S(MFS)
MI2SDI6_1
MI2SDO6_1
MI2SCK6_1
MI2SWS6_1
MI2SMCK6_1
IC1_CIN_0
IC1_CLK_0
Smart Card
Interface
USB
I2S シリアルデータ入力端子(動作モード
2)
I2S シリアルデータ出力端子(動作モード
2)
I2S マスタクロック入力端子(動作モード
2)
I2S ワード選択出力端子(動作モード 2)
I2S マスタクロック入出力端子(動作モー
ド 2)
I2S シリアルデータ入力端子(動作モード
2)
I2S シリアルデータ出力端子(動作モード
2)
I2S シリアルクロック出力端子(動作モー
ド 2)
I2S ワード選択出力端子(動作モード 2).
I2S マスタクロック入出力端子(動作モー
ド 2)
Smart Card 挿入検出端子
Smart Card シリアルインターフェースク
ロック出力端子
LQFP-48
QFN-48
LQFP-32
QFN-32
WLCSP
(TBD)
38
-
-
-
37
-
-
-
36
-
-
-
35
-
-
-
34
-
-
-
8
8
-
-
7
7
-
-
6
6
-
-
5
5
-
-
9
9
-
-
11
-
-
-
16
-
-
-
12
-
-
-
13
-
-
-
IC1_RST_0
IC1_VCC_0
IC1_VPEN_0
Smart Card パワーイネーブル出力端子
Smart Card プログラム出力端子
15
14
-
-
-
UDM0
UDP0
USB ファンクション/ホストの D- 端子
USB ファンクション/ホストの D+ 端子
58
59
44
45
30
31
-
USB 外部プルアップ制御端子
61
64
47
48
1
-
43
11
31
10
21
-
-
64
43
48
31
1
21
-
11
10
-
-
38
27
-
-
33
25
17
-
RTCCO_1
RTCCO_2
SUBOUT_0
SUBOUT_1
リアルタイムクロックの 0.5 秒パルス出力
端子
サブクロック出力端子
SUBOUT_2
HDMI-CEC/
リモコン受信
LQFP-64
QFN-64
Smart Card シリアルインターフェース
データ入力端子
Smart Card リセット出力端子
IC1_DATA_0
UHCONX0
RTCCO_0
リアル
タイム
クロック
機能説明
CEC0_0
CEC1_0
Document Number: 002-00235 Rev.*B
HDMI-CEC/リモコン受信 ch.0 の入出力端
子
HDMI-CEC/リモコン受信 ch.1 の入出力端
子
Page 26 of 107
S6E1C3 Series
端子番号
端子機能
端子名
WKUP0
WKUP1
WKUP2
低消費
電力
モード
WKUP3
LQFP-48
QFN-48
LQFP-32
QFN-32
WLCSP
(TBD)
64
48
1
-
41
29
19
-
51
39
26
-
56
42
29
-
ディープスタンバイモード復帰信号入力
端子 4
52
-
-
-
WKUP5
ディープスタンバイモード復帰信号入力
端子 5
54
-
-
-
62
-
-
-
63
-
-
-
6
6
5
-
7
7
6
-
32
24
16
-
17
13
8
-
56
42
29
-
SI2CSCL6_1
ディープスタンバイモード復帰信号入力
端子 6
ディープスタンバイモード復帰信号入力
端子 7
I2C クロックピン
SI2CSDA6_1
I2C データピン
WKUP7
RESET
ディープスタンバイモード復帰信号入力
端子 0
ディープスタンバイモード復帰信号入力
端子 1
ディープスタンバイモード復帰信号入力
端子 2
ディープスタンバイモード復帰信号入力
端子 3
LQFP-64
QFN-64
WKUP4
WKUP6
I2C Slave
機能説明
INITX
外部リセット入力端子。
INITX="L"のとき、リセットが有効。
モード 0 端子。
MD0
MODE
MD1
CLOCK
X0
X0A
メインクロック(発振)入力端子
サブクロック(発振)入力端子
18
30
14
22
9
14
-
X1
X1A
メインクロック(発振)I/O 端子
サブクロック(発振)I/O 端子
19
31
15
23
10
15
-
高速内蔵 CR 発振クロック出力ポート
64
48
1
-
電源端子
27
48
19
36
11
24
-
57
29
43
21
13
-
60
46
32
-
49
37
-
-
50
38
25
-
28
20
12
-
CROUT_1
POWER
GND
Analog
Reference
C 端子
通常動作時は、MD0="L"を入力してくださ
い。フラッシュメモリのシリアル書込み時
は、MD0="H"を入力してください。
Mode 1 pin.
通常動作時は、入力は必要ありません。
フラッシュメモリのシリアル書込み時は、
MD1="L"を入力してください。
VCC
VCC
VCC
VSS
VSS
AVRH *
AVRL
C
GND 端子
A/D コンバータのアナログ基準電圧入力
端子
A/D コンバータのアナログ基準電圧入力
端子
電源安定化容量端子
*: 32 ピン パッケージでは AVRH ピンは内部で VCC ピンに接続されています。
Document Number: 002-00235 Rev.*B
Page 27 of 107
S6E1C3 Series
5. 入出力回路形式
分類
回路
P-ch
P-ch
Digital output
N-ch
Digital output
備考
X1
R
Pull-up resistor control
Digital input
Standby mode Control
Clock input
It is possible to select the main
oscillation / GPIO function
When the main oscillation is
selected.
・Oscillation feedback resistor
: Approximately 1MΩ
・With standby mode control
A
Standby mode Control
Digital input
Standby mode Control
R
P-ch
P-ch
Digital output
N-ch
Digital output
X0
When the GPIO is selected.
・CMOS level output.
・CMOS level hysteresis input
・With pull-up resistor control
・With standby mode control
・Pull-up resistor
: Approximately 33kΩ
・IOH= -4mA, IOL= 4mA
Pull-up resistor control
B
Pull-up resistor
Digital input
Document Number: 002-00235 Rev.*B
CMOS level hysteresis input
Pull-up resistor
: Approximately 33kΩ
Page 28 of 107
S6E1C3 Series
分類
回路
P-ch
P-ch
Digital output
N-ch
Digital output
備考
X1A
R
Pull-up resistor control
Digital input
Standby mode Control
It is possible to select the sub
oscillation / GPIO function
When the sub oscillation is selected.
Oscillation feedback resistor
: Approximately 5MΩ
With Standby mode control
Clock input
C
Standby mode Control
Digital input
Standby mode Control
R
P-ch
P-ch
Digital output
N-ch
Digital output
When the GPIO is selected.
CMOS level output.
CMOS level hysteresis input
With pull-up resistor control
With standby mode control
Pull-up resistor
: Approximately 33kΩ
IOH= -4mA, IOL= 4mA
X0A
Pull-up resistor control
Document Number: 002-00235 Rev.*B
Page 29 of 107
S6E1C3 Series
分類
回路
P-ch
D
P-ch
Digital output
N-ch
Digital output
R
Pull-up resistor control
Digital input
備考
・ CMOS level output
・ CMOS level hysteresis input
・ With pull-up resistor control
・ With standby mode control
・ Pull-up resistor
: Approximately 33kΩ
・ IOH= -4mA, IOL= 4mA
・ When this pin is used as an I2C
pin, the digital output
P-ch transistor is always off
Standby mode Control
P-ch
E
P-ch
Digital output
N-ch
Digital output
R
Pull-up resistor control
Digital input
Standby mode Control
・ CMOS level output
・ CMOS level hysteresis input
・ With pull-up resistor control
・ With standby mode control
・ Pull-up resistor
: Approximately 33kΩ
・ IOH= -4mA, IOL= 4mA
・ When this pin is used as an I2C
pin, the digital output
P-ch transistor is always off
Wake up request
Wake up control
Document Number: 002-00235 Rev.*B
Page 30 of 107
S6E1C3 Series
分類
回路
P-ch
P-ch
Digital output
N-ch
Digital output
R
F
Pull-up resistor control
Digital input
Standby mode Control
Analog input
備考
・ CMOS level output
・ CMOS level hysteresis input
・ With input control
・ Analog input
・ With pull-up resistor control
・ With standby mode control
・ Pull-up resistor
: Approximately 33kΩ
・ IOH= -4mA, IOL= 4mA
・ When this pin is used as an I2C
pin, the digital output
P-ch transistor is always off
Input control
P-ch
P-ch
Digital output
N-ch
Digital output
R
G
Pull-up resistor control
Digital input
Standby mode Control
Wake up request
Wake up Control
・ CMOS level output
・ CMOS level hysteresis input
・ With input control
・ Analog input
・ With pull-up resistor control
・ With standby mode control
・ Pull-up resistor
: Approximately 33kΩ
・ IOH= -4mA, IOL= 4mA
・ When this pin is used as an I2C
pin, the digital output
P-ch transistor is always off
Analog input
Input control
Document Number: 002-00235 Rev.*B
Page 31 of 107
S6E1C3 Series
分類
回路
P-ch
H
備考
P-ch
Digital output
N-ch
Digital output
R
Pull-up resistor control
Digital input
Standby mode Control
I
Mode input
・ CMOS level output
・ CMOS level hysteresis input
・ 5V tolerant
・ With pull-up resistor control
・ With standby mode control
・ Pull-up resistor
: Approximately 33kΩ
・ IOH= -4mA, IOL= 4mA
・ Available to control PZR
registers
・ When this pin is used as an I2C
pin, the digital output
P-ch transistor is always off
・ CMOS level hysteresis input
GPIO Digital output
GPIO Digital input/output direction
GPIO Digital input
GPIO Digital input circuit control
UDP output
UDP0/P81
USB Full-speed/Low-speed control
UDP input
Differential
J
UDM0/P80
Differential input
USB/GPIO select
UDM input
UDM output
It is possible to select the USB I/O /
GPIO function.
When the USB I/O is selected.
Full-speed, Low-speed control
When the GPIO is selected.
CMOS level output
CMOS level hysteresis input
With standby mode control
USB Digital input/output direction
GPIO Digital input
GPIO Digital input/output direction
GPIO Digital input
GPIO Digital input circuit control
Document Number: 002-00235 Rev.*B
Page 32 of 107
S6E1C3 Series
6. 取扱上のご注意
半導体デバイスは、ある確率で故障します。また、半導体デバイスの故障は、使用される条件(回路条件, 環境条件など)によっても
大きく左右されます。
以下に、半導体デバイスをより信頼性の高い状態で使用していただくために、注意・配慮しなければならない事項について説明し
ます。
6.1
設計上の注意事項
ここでは、半導体デバイスを使用して電子機器の設計を行う際に注意すべき事項について述べます。
絶対最大定格の遵守
半導体デバイスは、過剰なストレス (電圧, 電流, 温度など) が加わると破壊する可能性があります。この限界値を定めたものが絶
対最大定格です。従って、定格を一項目でも超えることのないようご注意ください。
推奨動作条件の遵守
推奨動作条件は、半導体デバイスの正常な動作を保証する条件です。電気的特性の規格値は、全てこの条件の範囲内で保証されま
す。常に推奨動作条件下で使用してください。この条件を越えて使用すると、信頼性に悪影響を及ぼすことがあります。
本資料に記載されていない項目, 使用条件, 論理組み合わせでの使用は、保証していません。記載されている以外の条件での使用
をお考えの場合は、必ず事前に営業部門までご相談ください。
端子の処理と保護
半導体デバイスには、電源および各種入出力端子があります。これらに対して以下の注意が必要です。
1. 過電圧・過電流の防止
各端子に最大定格を超える電圧・電流が印加されると、デバイスの内部に劣化が生じ、著しい場合には破壊に至ります。機
器の設計の際には、このような過電圧・過電流の発生を防止してください。
2. 出力端子の保護
出力端子を電源端子または他の出力端子とショートしたり、大きな容量負荷を接続すると大電流が流れる場合があります。
この状態が長時間続くとデバイスが劣化しますので、このような接続はしないようにしてください。
3. 未使用入力端子の処理
インピーダンスの非常に高い入力端子は、オープン状態で使用すると動作が不安定になる場合があります。適切な抵抗を介
して電源端子やグランド端子に接続してください。
Document Number: 002-00235 Rev.*B
Page 33 of 107
S6E1C3 Series
ラッチアップ
半導体デバイスは、基板上に P 型と N 型の領域を形成することにより構成されます。外部から異常な電圧が加えられた場合、内部
の寄生 PNPN 接合 (サイリスタ構造) が導通して、数百 mA を越える大電流が電源端子に流れ続けることがあります。これをラッ
チアップと呼びます。この現象が起きるとデバイスの信頼性を損ねるだけでなく、破壊に至り発熱・発煙・発火の恐れもあります。
これを防止するために、以下の点にご注意ください。
1. 最大定格以上の電圧が端子に加わることが無いようにしてください。異常なノイズ, サージ等にも注意してください。
2. 電源投入シーケンスを考慮し、異常な電流が流れないようにしてください。
安全等の規制と規格の遵守
世界各国では、安全や、電磁妨害等の各種規制と規格が設けられています。お客様が機器を設計するに際しては、これらの規制と
規格に適合するようお願いします。
フェイル・セーフ設計
半導体デバイスは、ある確率で故障が発生します。半導体デバイスが故障しても、結果的に人身事故, 火災事故, 社会的な損害を
生じさせないよう、お客様は、装置の冗長設計, 延焼対策設計, 過電流防止設計, 誤動作防止設計などの安全設計をお願いします。
用途に関する注意
本資料に記載された製品は、通常の産業用, 一般事務用, パーソナル用, 家庭用などの一般的用途に使用されることを意図して設
計・製造されています。極めて高度な安全性が要求され、仮に当該安全性が確保されない場合、社会的に重大な影響を与えかつ直
接生命・身体に対する重大な危険性を伴う用途 (原子力施設における核反応制御, 航空機自動飛行制御,航空交通管制, 大量輸送シ
ステムにおける運行制御, 生命維持のための医療機器, 兵器システムにおけるミサイル発射制御をいう), ならびに極めて高い信頼
性が要求される用途 (海底中継器, 宇宙衛星をいう) に使用されるよう設計・製造されたものではありません。当社は、これらの用
途に当該製品が使用されたことにより発生した損害などについては、責任を負いかねますのでご了承ください。
6.2
パッケージ実装上の注意事項
パッケージには、リード挿入形と表面実装形があります。いずれの場合も、はんだ付け時の耐熱性に関する品質保証は,当社の推奨
する条件での実装に対してのみ適用されます。実装条件の詳細については営業部門までお問い合わせください。
リード挿入形
リード挿入形パッケージのプリント板への実装方法は、プリント板へ直接はんだ付けする方法とソケットを使用してプリント板に
実装する方法とがあります。
プリント板へ直接はんだ付けする場合は、プリント板のスルーホールにリード挿入後、噴流はんだによるフローはんだ方法 (ウェー
ブソルダリング法) が一般的に使用されます。この場合、はんだ付け実装時には、通常最大定格の保存温度を上回る熱ストレスが
リード部分に加わります。当社の実装推奨条件で実装してください。
ソケット実装方法でご使用になる場合、ソケットの接点の表面処理と IC のリードの表面処理が異なるとき、長時間経過後、接触
不良を起こすことがあります。このため、ソケットの接点の表面処理と IC のリードの表面処理の状態を確認してから実装するこ
とをお勧めします。
Document Number: 002-00235 Rev.*B
Page 34 of 107
S6E1C3 Series
表面実装形
表面実装形パッケージは、リード挿入形と比較して、リードが細く薄いため、リードが変形し易い性質をもっています。また、パッ
ケージの多ピン化に伴い、リードピッチも狭く、リード変形によるオープン不良や、はんだブリッジによるショート不良が発生し
やすいため、適切な実装技術が必要となります。
当社ははんだリフロー方法を推奨し、製品ごとに実装条件のランク分類を実施しています。当社推奨のランク分類に従って実装し
てください。
鉛フリーパッケージ
BGA パッケージの Sn-Ag-Cu 系ボール品を Sn-Pb 共晶はんだにて実装した場合、使用状況により接合強度が低下することがありま
すのでご注意願います。
半導体デバイスの保管について
プラスチックパッケージは樹脂でできているため、自然の環境に放置することにより吸湿します。吸湿したパッケージに実装時の
熱が加わった場合、界面剥離発生による耐湿性の低下やパッケージクラックが発生することがあります。以下の点にご注意くださ
い。
1. 急激な温度変化のある所では製品に水分の結露が起こります。このような環境を避けて、温度変化の少ない場所に保管してく
ださい。
2. 製品の保管場所はドライボックスの使用を推奨します。相対湿度 70%RH 以下, 温度 5°C～30°C で保管をお願いします。ドラ
イパッケージを開封した場合には湿度 40%～70%RH を推奨いたします。
3. 当社では必要に応じて半導体デバイスの梱包材として防湿性の高いアルミラミネート袋を用い、乾燥剤としてシリカゲルを使
用しております。半導体デバイスはアルミラミネート袋に入れて密封して保管してください。
4. 腐食性ガスの発生する場所や塵埃の多い所は避けてください。
ベーキングについて
吸湿したパッケージはベーキング (加熱乾燥) を実施することにより除湿することが可能です。
ベーキングは、当社の推奨する条件で実施してください。
条件:125°C/24 時間
静電気
半導体デバイスは静電気による破壊を起こしやすいため、以下の点についてご注意ください。
1. 作業環境の相対湿度は 40 % ~ 70%RH にしてください。
除電装置 (イオン発生装置) の使用なども必要に応じて検討してください。
2. 使用するコンベア, 半田槽, 半田ゴテ, および周辺付帯設備は大地に接地してください。
3. 人体の帯電防止のため、指輪または腕輪などから高抵抗 (1 MΩ 程度) で大地に接地したり、導電性の衣服・靴を着用し、床に
導電マットを敷くなど帯電電荷を最小限に保つようにしてください。
4. 治具, 計器類は, 接地または帯電防止化を実施してください。
5. 組立完了基板の収納時、発泡スチロールなどの帯電し易い材料の使用は避けてください。
Document Number: 002-00235 Rev.*B
Page 35 of 107
S6E1C3 Series
6.3
使用環境に関する注意事項
半導体デバイスの信頼性は、先に述べました周囲温度とそれ以外の環境条件にも依存します。ご使用にあたっては、以下の点にご
注意ください。
1. 湿度環境
高湿度環境下での長期の使用は、デバイス自身だけでなくプリント基板等にもリーク性の不具合が発生する場合があります。
高湿度が想定される場合は、防湿処理を施す等の配慮をお願いします。
2. 静電気放電
半導体デバイスの直近に高電圧に帯電したものが存在すると、放電が発生し誤動作の原因となることがあります。
このような場合、帯電の防止または放電の防止の処置をお願いします。
3. 腐食性ガス, 塵埃, 油
腐食性ガス雰囲気中や、塵埃, 油等がデバイスに付着した状態で使用すると、化学反応によりデバイスに悪影響を及ぼす場合
があります。このような環境下でご使用の場合は、防止策についてご検討ください。
4. 放射線・宇宙線
一般のデバイスは、設計上、放射線, 宇宙線にさらされる環境を想定しておりません。したがって、これらを遮蔽してご使用
ください。
5. 発煙・発火
樹脂モールド型のデバイスは、不燃性ではありません。発火物の近くでは、ご使用にならないでください。発煙・発火しま
すと、その際に毒性を持ったガスが発生する恐れがあります。
その他、特殊な環境下でのご使用をお考えの場合は、営業部門にご相談ください。
Document Number: 002-00235 Rev.*B
Page 36 of 107
S6E1C3 Series
7. デバイス使用上の注意
電源端子について
VCC, VSS 端子が複数ある場合、デバイス設計上はラッチアップなどの誤動作を防止するためにデバイス内部で同電位にすべきも
のどうしを接続してありますが、不要輻射の低減・グランドレベルの上昇によるストローブ信号の誤動作の防止・総出力電流規格
を遵守などのために、必ずそれらすべてを外部で電源およびグランドに接続してください。また、電流供給源からできる限り低イ
ンピーダンスで本デバイスの各電源端子と GND 端子に接続してください。
さらに、本デバイスの近くで各電源端子 と GND 端子の間、AVRH 端子と AVRL 端子の間に 0.1μF 程度のセラミックコンデンサを
バイパスコンデンサとして接続することを推奨します。
電源電圧の安定化について
電源電圧の変動が VCC の推奨動作条件内においても、急激な変化があると誤動作することがあります。安定化の基準として VCC
は、商用周波数 (50 Hz～60 Hz) におけるリプル変動(ピークピーク値) を推奨動作条件内の 10%以内にしてください。かつ電源切
換えによる瞬間変動の過渡変動率は 0.1V/μs 以下にしてください。
水晶発振回路について
X0/X1, X0A/X1A 端子の近辺のノイズは本デバイスの誤動作の原因となります。X0/X1, X0A/X1A 端子および水晶発振子さらにグラ
ンドへのバイパスコンデンサはできる限り近くに配置するようにプリント板を設計してください。
また、X0/X1, X0A/X1A 端子の周りをグランドで囲むようなプリント板アートワークは安定した動作を期待できるため、強く推奨
します。
実装基板にて、使用する水晶振動子の発振評価を実施してください。
サブクロック用水晶振動子について
本シリーズのサブクロック発振回路は消費電流を低く抑えた設計を行っており、増幅度が低い回路となっています。安定した発振
をさせるためサブクロック用水晶振動子には、以下の条件を満たす水晶振動子の使用を推奨します。
表面実装タイプ
サイズ:
3.2 mm × 1.5 mm 以上
負荷容量:
6 pF～7 pF 程度
リードタイプ
負荷容量:
6 pF～7 pF 程度
Document Number: 002-00235 Rev.*B
Page 37 of 107
S6E1C3 Series
外部クロック使用時の注意
メインクロックの入力として外部クロックを使用する場合は、X0/X1 端子を外部クロック入力に設定し、X0 端子にクロックを入
力してください。X1(PE3)端子は汎用 I/O ポートとして使用できます。
同様にサブクロックの入力として外部クロックを使用する場合は、X0A/X1A 端子を外部クロック入力に設定し、X0A 端子にクロッ
クを入力してください。X1A(P47)端子は汎用 I/O ポートとして使用できます。
しかし、ディープスタンバイモードにおいては、サブクロックを外部クロック入力する事はできません。
・外部クロック使用例
本デバイス
X0(X0A)
外部クロック入力に
設定
汎用 I/O ポートとし
て使用可能
X1(PE3), X1A(P47)
2
マルチファンクションシリアル端子を I C 端子として使用する場合の扱いについて
2
マルチファンクションシリアル端子を I C 端子として使用する場合、デジタル出力 P-ch トランジスタは常にディセーブルです。し
かし、I2C 端子もほかの端子と同様に、デバイスの電気的特性を守り、電源をオフにしたまま外部 I2C バスシステムへ接続してはい
けません。
C 端子について
本シリーズはレギュレータを内蔵しています。必ず C 端子と GND 端子の間にレギュレータ用の平滑コン
デンサ(CS)を接続してください。平滑コンデンサにはセラミックコンデンサまたは同程度の周波数特性の
コンデンサを使用してください。
なお、積層セラミックコンデンサは、温度による容量値の変化幅に特性(F 特性，Y5V 特性)を持つものがあります。コンデンサの
温度特性を確認し、使用条件において規格値を満たすコンデンサを使用してください。
本シリーズでは 4.7μF 程度の平滑コンデンサを推奨します。
ちなみに、ディープスタンバイモード時には C 端子はフローティングとなります。
C
本デバイス
CS
VSS
GND
モード端子(MD0)について
モード端子(MD0)は VCC 端子または VSS 端子に直接接続してください。内蔵フラッシュメモリ書換えなどの目的で、モード端子
レベルを変更できるようにプルアップまたはプルダウンをする場合には、ノイズによりデバイスが意図せずテストモードに入るの
を防止するため、プルアップまたはプルダウンに使用する抵抗値はできるだけ低く抑えると共に、モード端子から VCC 端子また
は VSS 端子への距離を最小にし、できるだけ低インピーダンスで接続するようにプリント基板を設計してください。
Document Number: 002-00235 Rev.*B
Page 38 of 107
S6E1C3 Series
電源投入時について
電源を投入/切断する際は同時か、あるいは次の順番で投入/切断を行ってください。
投入時 :
VCC → AVRH
切断時 :
AVRH → VCC
シリアル通信について
シリアル通信においては、ノイズなどにより間違ったデータを受信する可能性があります。そのため、ノイズを抑えるボードの設
計をしてください。
また、万が一ノイズなどの影響により誤ったデータを受信した場合を考慮し、最後にデータのチェックサムなどを付加してエラー
検出を行ってください。エラーが検出された場合には、再送を行うなどの処理をしてください。
メモリサイズの異なる製品間およびフラッシュメモリ製品と MASK 製品の特性差について
メモリサイズの異なる製品間およびフラッシュメモリ製品と MASK 製品ではチップレイアウトやメモリ構造の違いにより消費電
流や ESD, ラッチアップ, ノイズ特性, 発振特性等を含めた電気的特性が異なります。
お客様にて同一シリーズの別製品に切り換えて使用する際は、電気的特性の評価を行ってください。
5 V トレラント I/O のプルアップ機能について
5 V トレラント I/O のプルアップ機能使用時は VCC 電圧以上の信号を入力してはいけません。
デバッグ機能を兼用している端子について
SWO/SWDIO/SWCLK と兼用している端子は出力のみで使用してください。入力として使用してはいけません。
Document Number: 002-00235 Rev.*B
Page 39 of 107
S6E1C3 Series
8. ブロックダイヤグラム
SWCLK
SWDIO
SW-DP
Fast
GPIO
Cortex-M0+Core
On-Chip SRAM
12/16Kbyte
Flash I/F
On-Chip FLASH
64/128Kbyte
Bit Band
Wrapper
NVIC
Dual-Timer
WatchDog Timer
(Software)
Clock Reset
Generator
Security
Multi-layer AHB
AHB-APB Bridge
APB0
System ROM table
INITX
MTB
WatchDog Timer
(Hardware)
DSTC
64ch.
WatchDog Timer
(CVS)
Main
Osc
Sub
Osc
AHB-AHB
Bridge
Source Clock
X0
X1
X0A
X1A
PLL
CR
8MHz
CR
100KHz
CROUT
AVRH
AVRL
ANxx
ADTG
USB2.0
(Host/Device)
PHY
UDP0,
UDM0
UHCONX0
Power-On
LVD Ctrl
12-bit A/D Converter
IRQ-Monitor
Unit 0
LVD
Regulator
C
Watch Counter
Base Timer
16-bit 8 ch.
32-bit 4 ch.
CRC Accelarator
Real-Time Clock
AHB-APB Bridge : APB1
TIOAx
TIOBx
External Interrupt
Controller
12 pin(Max) + NMI
NMIX
MODE-Ctrl
MD0,
MD1
Deep Standby Ctrl
Peripheral Clock
Gating
GPIO
Smart Card I/F
PIN-Function-Ctrl
P0x,
P1x,
:
PEx
SCKx
SINx
SOTx
SCSx
MI2SCKx
MI2SDIx
MI2SDOx
MI2SMCKx
MI2SWSx
IC1_CLKx
IC1_VCCx
IC1_VPENx
IC1_CINx
IC1_DATAx
I2C Slave
Document Number: 002-00235 Rev.*B
INTx
Low-Speed CR
Multi-function Serial
I/F
6 ch. (Max)
WKUPx
RTCCO
SI2CSCLx
SI2CSDAx
Page 40 of 107
S6E1C3 Series
9. メモリマップ
メモリマップ (1)
メモリサイズの詳細は「メモリマップ(2)」を参照ください。
Document Number: 002-00235 Rev.*B
Page 41 of 107
S6E1C3 Series
メモリマップ (2)
S6E1C31B0A
S6E1C31C0A
S6E1C31D0A
0x2008_0000
S6E1C32B0A
S6E1C32C0A
S6E1C32D0A
0x2008_0000
Reserved
0x2000_4000
0x2000_3000
0x2000_1000
Reserved
0x2000_4000
SRAM
4K byte
0x2000_3000
SRAM
8K byte
SRAM
4K byte
SRAM
12K byte
0x2000_0000
Reserved
0x0010_0004
0x0010_0000
CR trimming
Security
Reserved
0x0010_0004
0x0010_0000
CR trimming
Security
Reserved
Reserved
0x0001_FFF0
0x0000_FFF0
Flash
131056 Byte
(128Kbyte - 16Byte)*
Flash
65520 Byte
(64Kbyte - 16Byte) *
0x0000_0000
0x0000_0000
*: フラッシュメモリの詳細は『S6E1C1/C3 シリーズ フラッシュプログラミングマニュアル』を参照してください。
Document Number: 002-00235 Rev.*B
Page 42 of 107
S6E1C3 Series
ペリフェラル・アドレスマップ
スタートアドレス
エンドアドレス
0x4000_0000
0x4000_0FFF
0x4000_1000
0x4000_FFFF
0x4001_0000
0x4001_0FFF
Clock/Reset Control
0x4001_1000
0x4001_1FFF
Hardware Watchdog Timer
0x4001_2000
0x4001_2FFF
0x4001_3000
0x4001_4FFF
0x4001_5000
0x4001_5FFF
Dual-Timer
0x4001_6000
0x4001_FFFF
Reserved
0x4002_0000
0x4002_0FFF
Reserved
0x4002_1000
0x4002_3FFF
Reserved
0x4002_4000
0x4002_4FFF
Reserved
0x4002_5000
0x4002_5FFF
Base Timer
0x4002_6000
0x4002_6FFF
Reserved
0x4002_7000
0x4002_7FFF
A/D Converter
0x4002_8000
0x4002_DFFF
Reserved
0x4002_E000
0x4002_EFFF
Built-in CR trimming
0x4002_F000
0x4002_FFFF
Reserved
0x4003_0000
0x4003_0FFF
External Interrupt Controller
0x4003_1000
0x4003_1FFF
Interrupt Request Batch-Read Function
0x4003_2000
0x4003_2FFF
Reserved
0x4003_3000
0x4003_3FFF
GPIO
0x4003_4000
0x4003_5000
0x4003_6000
0x4003_7000
0x4003_4FFF
0x4003_5FFF
0x4003_6FFF
0x4003_77FF
0x4003_7800
0x4003_79FF
I2C Slave
0x4003_7A00
0x4003_7FFF
Reserved
0x4003_8000
0x4003_8FFF
Multi-function Serial Interface
0x4003_9000
0x4003_9FFF
CRC
0x4003_A000
0x4003_AFFF
Watch Counter
0x4003_B000
0x4003_BFFF
Real-time clock
0x4003_C000
0x4003_C0FF
Low-speed CR Prescaler
0x4003_C100
0x4003_C800
0x4003_C900
0x4003_CA00
0x4003_CB00
0x4004_0000
0x4005_0000
0x4006_1000
0x4006_2000
0x4003_C7FF
0x4003_C8FF
0x4003_C9FF
0x4003_CAFF
0x4003_FFFF
0x4004_FFFF
0x4006_0FFF
0x4006_1FFF
0x41FF_FFFF
Peripheral Clock Gating
Reserved
Smart Card Interface
MFS-I2S Clock Generator
Reserved
USB ch.0
Reserved
DSTC
Reserved
Document Number: 002-00235 Rev.*B
バス
AHB
APB0
APB1
AHB
周辺機能
Flash memory I/F register
Reserved
Software Watchdog Timer
Reserved
HDMI-CEC/Remote Control Receiver
Low-Voltage Detection / DS mode / Vref Calibration
USB Clock Generator
Reserved
Page 43 of 107
S6E1C3 Series
10. 各 CPU ステートにおける端子状態
以下に、各 CPU ステートにおける端子状態をしめします。
Type Selected Pin function
Main osillation circuit
Main osillation circuit
selected *1
selected
A
Main clock external
Digital I/O slected *2
input selected
GPIO selected
B
Main osillation circuit
Main osillation circuit
selected *1
selected
Digital I/O slected *2
GPIO selected
Sub osillation circuit
Sub osillation circuit
selected *1
selected
C
Sub clock external
Digital I/O slected *2
input selected
GPIO selected
D
Sub osillation circuit
Sub osillation circuit
selected *1
selected
Digital I/O slected *2
GPIO selected
CPU state
(2)
(1)
(3)
(4)
(5)
(6)
(7)
(8)
OS
OS
OE
OE
OE
OS
OS
OS
-
-
IE/IS
IE/IS
IE/IS
IS
IS
IS
-
-
PC
HC
IS
HS
IS
HS
OS
OS
OE
OE
OE
OS
OS
OS
-
-
PC
HC
IS
GS
IS
GS
OS
OE
OE
OE
OE
OE
OE
OE
-
-
IE/IS
IE/IS
IE/IS
IS
IS
IS
-
-
PC
HC
IS
HS
IS
HS
OS
OE
OE
OE
OE
OE
OE
OE
-
-
PC
HC
IS
HS
IS
HS
This pin is digital input pin, pull up register is on, and digital
E
Digital I/O slected
INITX input
F
Digital I/O slected
MD0 input
USB I/O selected *7
USB port selected
-
-
UE
US
US
US
US
US
Digital I/O slected *6
GPIO selected
IS
IE
CP
HC
IS
HS
IS
HS
PC
IP
IP
IP
IP
IP
G
H
I
Digital I/O slected
Digital I/O slected
-
-
PC
HC
IS
HS
IS
HS
NMI selected
-
-
IP
IP
IP
-
-
-
-
-
IP
IP
IP
IP
IP
IP
IS
IE
PC
HC
IS
-
-
-
WKUP0 enable and
input selected
Analog input
selected
Exterrnal interrupt enable
and input selected
GPIO selected
Resource other than
above selected
CEC pin selected
WKUP enable and
input selected
I2CSLAVE enable selected
K
Digital I/O slected
IP
GPIO selected
input selected
Digital I/O slected *4
input is not shut off in all CPU state..
IS
WKUP enable and
J
This pin is digital input pin, pull up register is none, digital
SW selected
GPIO selected
Analog input selected *3
input is not shut off in all CPU state..
Exterrnal interrupt enable
and input selected
GPIO selected
Resource other than
above selected
Document Number: 002-00235 Rev.*B
*5
Analog input is enalbe in all CPU state
-
-
IP
IP
IP
IP
IP
IP
-
-
IP
IP
IP
GS
IS
GS
-
-
PC
HC
IS
HS
IS
HS
-
-
PC
HC
IS
GS
IS
GS
-
-
CP
CP
CP
CP
CP
CP
-
-
IP
IP
IP
IP
IP
IP
-
-
PC
HC
IP
GS
IS
GS
-
-
PC
HC
IP
GS
IS
GS
IS
IE
PC
HC
IS
HS
IS
HS
-
-
PC
HC
IS
GS
IS
GS
Page 44 of 107
S6E1C3 Series
上記テーブルの各項の意味は以下の通りです。
Type
“4. 端子機能一覧”で、端子番号別の表で示されている端子状態を表します。
Selected Pin function
ユーザによって選択される端子機能を表します。
CPU state
以下に示すとおり CPU の状態を表します。
(1)
リセット状態。CPU は Power-On リセットまたは電源の低下により発生するリセットで初期化される。
(2)
リセット状態。CPU は INITX 入力信号により初期化またはシステムの初期化がされる。
(3)
Run モード状態および SLEEP モード状態。
(4)
(5)
(6)
(7)
(8)
Timer モード状態、RTC モード状態および STOP モード状態。
STB_CTL(Standby Mode Control Register)の SPL(Standby 時のピンレベル設定)が”0”の時。
Timer モード状態、RTC モード状態および STOP モード状態。
STB_CTL(Standby Mode Control Register)の SPL(Standby 時のピンレベル設定)が”1”の時。
Deep standby STOP モード状態および Deep standby RTC モード状態。
STB_CTL(Standby Mode Control Register)の SPL(Standby 時のピンレベル設定)が”0”の時。
Deep standby STOP モード状態および Deep standby RTC モード状態。
STB_CTL(Standby Mode Control Register)の SPL(Standby 時のピンレベル設定)が”1”の時。
Deep standby モードから復帰した後の Run モード状態
(I/O 状態保持機能(CONTX)が”1”の時)
Document Number: 002-00235 Rev.*B
Page 45 of 107
S6E1C3 Series
Each pin status
端子状態テーブル内のシンボルの意味は以下の通りです。
IS
ディジタル出力は不可(Hi-Z)。プルアップレジスタは OFF。ディジタル入力はシャットオフ(“0”固
定)。
IE
ディジタル出力は不可(Hi-Z)。プルアップレジスタは OFF。ディジタル入力はシャットオフされな
い。
IP
ディジタル出力は不可(Hi-Z)。プルアップレジスタは PCR レジスタによる。ディジタル入力は
シャットオフされない。
IE/IS
ディジタル出力は不可(Hi-Z)。プルアップレジスタは OFF。OSC 停止時ディジタル入力はシャット
オフ。OSC 動作時ディジタル入力はシャットオフされない。
OE
OSC は動作状態となりますが、一部の動作モードでは停止状態になります。
詳細はペリフェラルマニュアルの”低消費電力”の章を参照下さい。
OS
OSC は停止状態（Hi-Z）
。
UE
USB I/O 機能は USB コントローラにより制御されます。
US
USB I/O 機能は不可(Hi-Z)。
PC
ディジタル出力およびプルアップレジスタは、GPIO および周辺機能のレジスタで制御されます。
ディジタル入力はシャットオフされません。
CP
ディジタル出力は GPIO および周辺機能のレジスタで制御されます。ディジタル入力はシャットオ
フされません。
HC
ディジタル出力及びプルアップレジスタは、現在の状態に入る直前の状態を保持します。ディジタ
ル入力はシャットオフされません。
HS
ディジタル出力及びプルアップレジスタは、現在の状態に入る直前の状態を保持します。ディジタ
ル入力はシャットオフされます。
GS
ディジタル出力及びプルアップレジスタは、現在の状態に入る直前の GPIO 状態をコピーしその状
態を保持します。ディジタル入力はシャットオフされます。
Additional note
以下は追加注意点。
*1
この Type では、内部発振機能選択時はディジタル出力は不可(Hi-Z)。プルアップレジスタはオフ、
ディジタル入力は”0”固定でシャットオフされます。
*2
この Type では、ディジタル I/O 機能選択時は、内部発振機能は不可となります。
*3
この Type では、アナログ入力機能選択時は、ディジタル出力は不可(Hi-Z)、プルアップレジスタは
オフ、ディジタル入力は”0”でシャットオフとなります。
*4
この Type では、ディジタル I/O 機能選択時は、アナログ入力機能は使用不可となります。
*5
この場合、PCR レジスタは初期化されプルアップレジスタはオンとなります。
*6
*7
この Type では、ディジタル I/O 機能選択時は、USB I/O 機能は不可になります。
このピンにはプルアップレジスタはありません。
この Type では、USB I/O 機能選択時は、ディジタル出力は不可(Hi-Z)となります。ディジタル入力
は”0”でシャットオフされます。
Document Number: 002-00235 Rev.*B
Page 46 of 107
S6E1C3 Series
11. 電気的特性
11.1 絶対最大定格
項目
1, 2
記号
VCC
AVRH
電源電圧* *
アナログ基準電圧*1, *3
入力電圧*1
VI
1
定格値
最小
VSS - 0.5
VSS - 0.5
VSS - 0.5
VSS - 0.5
アナログ端子入力電圧*
VIA
VSS - 0.5
出力電圧*1
VO
VSS - 0.5
IOL
IOLAV
∑IOL
∑IOLAV
IOH
IOHAV
∑IOH
∑IOHAV
PD
TSTG
- 55
"L"レベル最大出力電流*4
"L"レベル平均出力電流*5
"L"レベル最大総出力電流
"L"レベル平均総出力電流*6
"H"レベル最大出力電流*4
"H"レベル平均出力電流*5
"H"レベル最大総出力電流
"H"レベル平均総出力電流*6
消費電力
保存温度
*1: VSS = 0V を基準にした値です。
最大
VSS + 4.6
VSS + 4.6
VCC + 0.5
(≤ 4.6 V)
VSS + 6.5
VCC + 0.5
(≤ 4.6 V)
Vcc + 0.5
(≤ 4.6 V)
10
4
100
50
- 10
-4
- 100
- 50
200
+ 150
単位
備考
V
V
V
V
5 V トレラント
V
V
mA
mA
mA
mA
mA
mA
mA
mA
mW
°C
4 mA type
4 mA type
4 mA type
4 mA type
*2: VCC は VSS - 0.5V より低くなってはいけません。
*3: 電源投入時 VCC + 0.5V を超えてはいけません。
*4: 最大出力電流は、該当する端子 1 本のピーク値を規定します。
*5: 平均出力電流は、該当する端子 1 本に流れる電流の 100ms の期間内での平均電流を規定します。
*6: 平均総出力電流は、該当する端子すべてに流れる電流の 100ms の期間内での平均電流を規定します。
<注意事項>
−
絶対最大定格を超えるストレス (電圧, 電流, 温度など) の印加は、半導体デバイスを破壊する可能性があります。したがっ
て、定格を一項目でも超えることのないようご注意ください。
Document Number: 002-00235 Rev.*B
Page 47 of 107
S6E1C3 Series
11.2 推奨動作条件
(VSS= 0.0 V)
項目
電源電圧
アナログ基準電圧
平滑コンデンサ容量
記号
条件
VCC
-
AVRH
-
AVRL
CS
規格値
単位
備考
最小
1.65 *3
最大
3.6
3.0
3.6
V
*1
2.7
VCC
V
VCC ≥ 2.7 V
-
VCC
VSS
VCC
VSS
V
V
VCC < 2.7 V
-
1
10
μF
+ 105
°C
レギュレータ用
*2
Ta
- 40
動作温度
*1: P81/UDP0, P80/UDM0 端子を USB 端子(UDP0, UDM0)として使用する場合
V
*2: 平滑コンデンサの接続方法は、”7. デバイス使用上の注意”の”C 端子について”を参照してください。
*3:電源電圧が最小値未満かつ低電圧リセット/割込み検出電圧以上の間は、内蔵高速 CR クロック(メイン
PLL 使用含む)または内蔵低速 CR クロックでの命令実行と低電圧検出のみ動作可能です。
<注意事項>
1. 推奨動作条件は、半導体デバイスの正常な動作を確保するための条件です。電気的特性の規格値は、すべてこの条件の範囲内
で保証されます。常に推奨動作条件下で使用してください。
2.
この条件を超えて使用すると、信頼性に悪影響を及ぼすことがあります。
3.
データシートに記載されていない項目, 使用条件, 論理の組合せでの使用は、保証していません。
4.
記載されている以外の条件での使用をお考えの場合は、必ず事前に営業部門までご相談ください。
Document Number: 002-00235 Rev.*B
Page 48 of 107
S6E1C3 Series
11.3 直流規格
11.3.1 電流規格
記号
*8
ランモード
Flash 実行
Icc
(VCC)
HCLK
条件
(端子名)
ランモード
RAM 実行
ランモード
Flash 実行
8 MHz 外部クロック入力、PLL 使用
NOP 命令実行
内蔵高速 CR 停止
CKENx で全ての周辺クロックを停止
8 MHz 外部クロック入力、PLL 使用*8
ベンチマーク実行
内蔵高速 CR 停止
PCLK1 停止
8 MHz 水晶発振、PLL 使用*8
NOP 命令実行
内蔵高速 CR 停止
CKENx で全ての周辺クロックを停止
8 MHz 外部クロック入力、PLL 使用
NOP 命令実行
*8
内蔵高速 CR 停止
CKENx で全ての周辺クロックを停止
8 MHz 外部クロック入力、PLL 使用
NOP 命令実行
内蔵高速 CR 停止
規格値
周波数*4
8 MHZ
標準*1
最大*2
1.4
2.7
20 MHZ
2.6
4.1
40 MHZ
3.9
5.6
8 MHZ
1.3
2.6
20 MHZ
2.3
3.8
40 MHZ
3.4
5.1
単位
備考
mA
*3
mA
*3
mA
*3, *9
mA
*3
8 MHZ
1.6
3.0
20 MHZ
2.8
4.4
40 MHZ
4.1
5.9
8 MHZ
1.0
1.7
2.1
20 MHZ
40 MHZ
2.7
4.0
40 MHZ
1.6
3.1
mA
*3,*6,*7
8 MHZ
1.1
2.4
mA
*3
32 kHZ
240
1264
μA
*3
100 kHZ
246
1271
μA
*3
mA
*3
2.9
PCLK1 停止
*5
内蔵高速 CR
NOP 命令実行
CKENx で全ての周辺クロックを停止
ランモード
Flash 実行
32 kHz 水晶発振
NOP 命令実行
CKENx で全ての周辺クロックを停止
内蔵低速 CR
NOP 命令実行
CKENx で全ての周辺クロックを停止
Iccs
(VCC)
スリープ
モード
8 MHz 外部クロック入力、PLL 使用*8
CKENx で全ての周辺クロックを停止
8 MHZ
0.8
1.9
20 MHZ
2.4
40 MHZ
1.3
1.8
内蔵高速 CR *5
CKENx で全ての周辺クロックを停止
8 MHZ
0.6
1.7
mA
*3
32 kHz 水晶発振
CKENx で全ての周辺クロックを停止
32 kHZ
237
1261
μA
*3
100 kHZ
238
1262
μA
*3
内蔵低速 CR
CKENx で全ての周辺クロックを停止
3.0
*1 : TA=+25°C,VCC=3.3 V
*2 : TA=+105°C,VCC=3.6 V
*3 : 全ポート固定時
*4 : PCLK0=HCLK/8
*5 : トリミングにて 8MHz 設定時
*6 : Flash シンクダウン設定時(FRWTR.RWT = 111 , FSYNDN.SD = 1111)
*7 : VCC=1.65 V
*8 : HCLK=8MHz 時は PLL OFF
*9 : IMAINSEL ビット(MOSC_CTL:IMAINSEL) が “10” (デフォルト) の時の値。
Document Number: 002-00235 Rev.*B
Page 49 of 107
S6E1C3 Series
項目
記号
(端子名)
ICCH
(VCC)
電源電流
ストップ
モード
サブ
タイマ
モード
ICCT
(VCC)
ICCR
(VCC)
標準
規格値
最大
Ta=25℃
Vcc=3.3 V
12.4
52.4
μA
*1, *2
Ta=25℃
Vcc=1.65 V
12.0
52.0
μA
*1, *2
Ta=105℃
Vcc=3.6 V
-
597
μA
*1, *2
15.6
55.6
μA
*1, *2
15.0
55.0
μA
*1, *2
-
601
μA
*1, *2
13.2
53.2
μA
*1, *2
12.7
52.7
μA
*1, *2
-
598
μA
*1, *2
条件
RTC モード
Ta=25℃
Vcc=3.3 V
32 kHz 水晶発振
Ta=25℃
Vcc=1.65 V
32 kHz 水晶発振
Ta=105℃
Vcc=3.6 V
32 kHz 水晶発振
Ta=25℃
Vcc=3.3 V
32 kHz 水晶発振
Ta=25℃
Vcc=1.65 V
32 kHz 水晶発振
Ta=105℃
Vcc=3.6 V
32 kHz 水晶発振
単位
備考
*1: 全ポート固定時 LVD off. Flash off.
*2: CALDONE ビット(CAL_CTL:CALDONE)が“1”の時の値。“0”の時は Bipolar Vref 電流が加算されます。
Document Number: 002-00235 Rev.*B
Page 50 of 107
S6E1C3 Series
項目
記号
(端子名)
RAM off
ICCHD
(VCC)
規格値
標準
最大
条件
ディープ
スタンバイ
ストップモー
ド
RAM on
電源電
流
RAM off
ICCRD
(VCC)
ディープ
スタンバイ
RTC モード
RAM on
Ta=25°C
Vcc=3.3 V
Ta=25°C
Vcc=1.65 V
Ta=105°C
Vcc=3.6 V
Ta=25°C
Vcc=3.3 V
Ta=25°C
Vcc=1.65 V
Ta=105°C
Vcc=3.6 V
Ta=25°C
Vcc=3.3 V
Ta=25°C
Vcc=1.65 V
Ta=105°C
Vcc=3.6 V
Ta=25°C
Vcc=3.3 V
Ta=25°C
Vcc=1.65 V
Ta=105°C
Vcc=3.6 V
単位
備考
0.58
1.85
μA
*1, *2
0.56
1.83
μA
*1, *2
-
46
μA
*1, *2
0.78
6.6
μA
*1, *2
0.76
6.6
μA
*1, *2
-
88
μA
*1, *2
1.16
2.4
μA
*1, *2
1.15
2.4
μA
*1, *2
-
46
μA
*1, *2
1.37
7.2
μA
*1, *2
1.35
7.2
μA
*1, *2
-
88
μA
*1, *2
*1: 全ポート固定時 LVD off.
*2: CALDONE ビット(CAL_CTL:CALDONE)が“1”の時の値。“0”の時は Bipolar Vref 電流が加算されます。
Document Number: 002-00235 Rev.*B
Page 51 of 107
S6E1C3 Series
LVD 電流
(VCC=1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
項目
記号
端子名
条件
低電圧検出回路
(LVD)
電源電流
ICCLVD
VCC
動作時
規格値
標準
0.15
最大
0.3
0.10
0.3
Bipolar Vref 電流
備考
μA
リセット発生用
μA
割込み発生用
(VCC=1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
項目
Bipolar Vref 電
流
単位
記号
端子名
条件
ICCBGR
VCC
動作時
規格値
標準
最大
100
200
単位
備考
μA
フラッシュメモリ電流
(VCC=1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
項目
記号
端子名
条件
フラッシュメモ
リ
書込み/消去電流
ICCFLASH
VCC
書込み/
消去時
規格値
標準
最大
4.4
5.6
A/D コンバータ電流
項目
電源電流
基準電源電流
(AVRH)
単位
備考
mA
(VCC=1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
記号
端子名
条件
ICCAD
VCC
ICCAVRH
AVRH
Document Number: 002-00235 Rev.*B
規格値
単位
A/D 動作時
標準
0.5
最大
0.75
A/D 動作時
0.69
1.3
mA
A/D 停止時
0.1
1.3
μA
備考
mA
AVRH=3.6 V
Page 52 of 107
S6E1C3 Series
ペリフェラル消費電流
(VCC=1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
クロック
系列
HCLK
PCLK1
周波数(MHz)
20
ペリフェラル
条件
8
GPIO
全ポート動作
時
0.05
0.12
0.23
DSTC
2ch.動作時
0.02
0.06
0.10
USB
1ch.動作時
0.13
0.13
0.13
ベースタイマ
4ch.動作時
0.02
0.05
0.10
ADC
1unit 動作時
0.04
0.10
0.21
マルチファンク
ションシリアル
1ch.動作時
0.01
0.03
0.06
MFS-I2S
1ch.動作時
0.02
0.05
0.08
Smart Card I/F
1ch.動作時
0.04
0.08
0.18
40
単位
備考
mA
mA
*1
mA
*1 USB は 48MHz のクロックを使用
Document Number: 002-00235 Rev.*B
Page 53 of 107
S6E1C3 Series
11.3.2 端子特性
項目
"H"レベル
入力電圧
(ヒステリシス入
力)
"L"レベル
入力電圧
(ヒステリシス入
力)
"H"レベル
出力電圧
"L"レベル
出力電圧
(VCC = 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
最大
-
VCC +0.3
V
VCC × 0.8
VCC × 0.7
-
VSS +5.5
V
VSS - 0.3
-
端子名
VCC ≥ 2.7 V
VCC × 0.8
VIHS
CMOS
ヒステリシス
入力端子,
MD0
VCC < 2.7 V
VCC × 0.7
5V トレラント
入力端子
VCC ≥ 2.7 V
VCC < 2.7 V
VILS
CMOS
ヒステリシス
入力端子,
MD0
5V トレラント
入力端子
VOH
4mA タイプ
VOL
4mA タイプ
入力リーク電流
IIL
-
プルアップ
抵抗値
RPU
プルアップ
端子
入力容量
CIN
Other than VCC,
VSS,
AVRH
Document Number: 002-00235 Rev.*B
条件
規格値
標準
記号
VCC ≥ 2.7 V
最小
VCC < 2.7 V
VCC ≥ 2.7 V
VCC × 0.2
単位
V
VCC × 0.3
-
VCC × 0.2
-
VCC × 0.3
-
VCC
V
VSS
-
0.4
V
-5
-
+5
μA
VCC ≥ 2.7 V
21
33
48
VCC < 2.7 V
-
-
88
-
-
5
15
VCC < 2.7 V
VSS - 0.3
VCC ≥ 2.7 V,
IOH = - 4 mA
VCC - 0.5
VCC < 2.7 V,
IOH = - 2 mA
VCC - 0.45
VCC ≥ 2.7 V,
IOL= 4 mA
VCC < 2.7 V,
IOL=2 mA
-
備考
V
kΩ
pF
Page 54 of 107
S6E1C3 Series
11.4 交流規格
11.4.1 メインクロック入力規格
Parameter
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
Pin
name
Remarks
48
20
MHz
水晶振動子接続時
8
48
MHz
外部クロック使用時
-
20.83
125
ns
外部クロック使用時
-
PWH/tCYLH,
PWL/tCYLH
45
55
%
外部クロック使用時
tCF,
tCR
-
-
5
ns
外部クロック使用時
マスタクロック
ベースクロック
(HCLK/FCLK)
APB0 バスクロック*2
APB1 バスクロック*2
FCH
入力周波数
入力クロック周期
入力クロック
パルス幅
入力クロック
立上り, 立下り時間
内部動作クロック*1
周波数
Value
Unit
Symbol
tCYLH
X0,
X1
Conditions
Min
Max
VCC ≥ 2.7V
VCC < 2.7V
8
8
-
FCM
-
-
-
40.8
MHz
FCC
-
-
-
40.8
MHz
FCP0
FCP1
-
-
-
40.8
40.8
MHz
MHz
tCYCCM
-
-
24.5
-
ns
マスタクロック
ベースクロック
内部動作クロック*1
24.5
ns
tCYCC
(HCLK/FCLK)
サイクル時間
24.5
ns
APB0 バスクロック*2
tCYCP0
24.5
ns
APB1 バスクロック*2
tCYCP1
*1: 各内部動作クロックの詳細については、
『FM0+ファミリ ペリフェラルマニュアル』の『CHAPTER:クロック』を参照してくだ
さい。
*2: 各ペリフェラルが接続されている APB バスについては「8. ブロックダイヤグラム」を参照してください。
tCYLH
X0
0.8 × Vcc
0.8 × Vcc
0.2 × Vcc
PWL
PWH
tCF
Document Number: 002-00235 Rev.*B
0.8 × Vcc
0.2 × Vcc
tCR
Page 55 of 107
S6E1C3 Series
11.4.2 サブクロック入力規格
項目
記号
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
端子名
-
fCL
入力周波数
規格値
条件
最小
標準
最大
32
32.768
-
100
単位
kHz
kHz
備考
水晶発振接続時*
外部クロック時
tCYLL
10
31.25
μs
X0A,
入力クロック周期
外部クロック時
X1A
入力クロックパル
PWH/tCYLL,
45
55
%
ス
外部クロック時
PWL/tCYLL
幅
*:ご使用する水晶振動子については、
「7. デバイス使用上の注意」の「サブクロック用水晶振動子について」
を参照してください。
tCYLL
0.8 × Vcc
0.8 × Vcc
0.2 × Vcc
X0A
PWH
Document Number: 002-00235 Rev.*B
0.8 × Vcc
0.2 × Vcc
PWL
Page 56 of 107
S6E1C3 Series
11.4.3 内蔵 CR 発振規格
内蔵高速 CR
項目
(VCC= 1.65 V to 3.6 V, VSS = 0 V, TA=- 40°C to +105°C)
記号
規格値
条件
最小
標準
最大
7.92
8
8.08
Ta = - 10°C to + 105°C,
tCRWT
備考
MHz
トリミング時*1
FCRH
クロック周波数
周波数安定時間
単位
Ta = - 40°C to + 105°C,
7.84
8
8.16
MHz
-
-
-
300
μs
*2
*1: 出荷時に設定されるフラッシュメモリ内の CR トリミング領域の値を周波数トリミング値/温度トリミ
ング値として設定した場合
*2: トリミング値設定後に高速 CR クロックの周波数が安定するまでの時間です。なおトリミング値設定後、周波数安定時間が経
過する期間も高速 CR クロックをソースクロックとして使用できます。
内蔵低速 CR
項目
クロック周波数
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
記号
条件
fCRL
-
Document Number: 002-00235 Rev.*B
規格値
最小
標準
最大
50
100
150
単位
備考
kHz
Page 57 of 107
S6E1C3 Series
11.4.4 メイン PLL の使用条件
(PLL の入力クロックにメインクロックを使用)
項目
PLL 発振安定待ち時間*1
(LOCK UP 時間)
PLL 入力クロック周波数
PLL 逓倍率
PLL マクロ発振クロック周波数
メイン PLL クロック周波数*2
USB クロック周波数*3
*1: PLL の発振が安定するまでの待ち時間
記号
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
規格値
単位
最小
標準
最大
tLOCK
50
-
-
μs
FPLLI
FPLLO
FCLKPLL
FCLKSPLL
8
5
75
-
-
16
18
150
40
48
MHz
逓倍
MHz
MHz
MHz
備考
*2: メイン PLL クロック(CLKPLL)の詳細については、
『FM0+ ファミリ ペリフェラルマニュアル』の『CHAPTER:クロック』を
参照してください。
*3: USB クロックの詳細については、
『FM0+ ファミリ ペリフェラルマニュアル(通信マクロ編)』の『CHAPTER:USB クロック生
成(B)』を参照してください。
Main PLL connection
Main clock (CLKMO)
High-speed CR clock (CLKHC)
K
divider
PLL input
clock
Main
PLL
PLL macro
oscillation clock
M
divider
Main PLL
clock
(CLKPLL)
N
divider
USB
clock
divider
11.4.5 メイン PLL の使用条件
(メイン PLL の入力クロックに内蔵高速 CR クロックを使用)
項目
PLL 発振安定待ち時間*1
(LOCK UP 時間)
PLL 入力クロック周波数
PLL 逓倍率
PLL マクロ発振クロック周波数
メイン PLL クロック周波数*2
*1: PLL の発振が安定するまでの待ち時間
記号
最小
USB clock
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
規格値
標
準
最大
単位
tLOCK
50
-
-
μs
FPLLI
FPLLO
FCLKPLL
7.84
9
75
-
8
-
8.16
18
150
40.8
MHz
逓倍
MHz
MHz
備考
*2: メイン PLL クロック(CLKPLL)の詳細については、
『FM0+ ファミリ ペリフェラルマニュアル』の『CHAPTER:クロック』を
参照してください。
Document Number: 002-00235 Rev.*B
Page 58 of 107
S6E1C3 Series
＜注意事項＞
−
メイン PLL のソースクロックには、必ず周波数トリミングおよび温度トリミングを行った高速 CR クロック(CLKHC)を入力
してください。PLL の逓倍は、内蔵高速 CR の精度を考慮し、マスタークロックの最大周波数を超えないようにして下さい。
11.4.6 リセット入力規格
項目
リセット入力時間
(VCC = 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
記号
端子名
条件
tINITX
INITX
-
規格値
最小
最大
500
-
11.4.7 パワーオンリセットタイミング
項目
単位
備考
ns
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
記号
電源立上り時間
tVCCR
電源断時間
tOFF
パワーオンリセット解除までの時間
tPRT
端子名
VCC
規格値
単位
最小
最大
0
-
ms
1
-
ms
0.43
3.4
ms
備考
VCC < 0.2V
VCC_minimum
VDH_minimum
VCC
0.2V
0.2V
tVCCR
tOFF
tPRT
Internal reset
Reset active
CPU Operation
Glossary
VCC_minimum
VDH_minimum
0.2V
Release
start
: 推奨動作条件(VCC)の下限電圧
: 低電圧検出リセット解除電圧。
「11.7 低電圧検出特性」を参照してください。
Document Number: 002-00235 Rev.*B
Page 59 of 107
S6E1C3 Series
11.4.8 ベースタイマ入力タイミング
タイマ入力タイミング
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
項目
入力パルス幅
記号
端子名
条件
tTIWH, tTIWL
TIOAn/TIOBn
(ECK, TIN とし
て使用するとき)
-
規格値
最小
最大
2 tCYCP
-
単位
備考
ns
tTIWL
tTIWH
ECK
VIHS
VIHS
TIN
VILS
VILS
トリガ入力タイミング
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
項目
入力パルス幅
記号
端子名
条件
tTRGH, tTRGL
TIOAn/TIOBn
(TGIN として使
用するとき)
-
tTRGH
TGIN
VIHS
規格値
最小
最大
2 tCYCP
-
単位
備考
ns
tTRGL
VIHS
VILS
VILS
(注意事項)
−
tCYCP は、APB バスクロックのサイクル時間です。
ベースタイマが接続されている APB バス番号については「8. ブロックダイヤグラム」を参照してください。
Document Number: 002-00235 Rev.*B
Page 60 of 107
S6E1C3 Series
11.4.9 CSIO/SPI/UART タイミング
CSIO (SPI=0, SCINV=0)
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
Symbol
Pin
name
シリアルクロック
サイクルタイム
tSCYC
SCKx
SCK ↓ → SOT 遅延時間
tSLOVI
SIN → SCK ↑セットアップ時間
tIVSHI
SCK ↑ → SIN ホールド時間
tSHIXI
シリアルクロック
"L"パルス幅
シリアルクロック
"H"パルス幅
tSLSH
tSHSL
SCK ↓ → SOT 遅延時間
tSLOVE
SIN → SCK ↑セットアップ時間
tIVSHE
SCK ↑ → SIN ホールド時間
tSHIXE
Parameter
SCK 立下り時間
SCK 立上り時間
tF
tR
Conditions
VCC < 2.7 V
Min
Max
VCC ≥ 2.7 V
Min
Max
Unit
4 tCYCP
-
4 tCYCP
-
ns
- 30
+ 30
- 20
+ 20
ns
50
-
36
-
ns
0
-
0
-
ns
SCKx
2 tCYCP 10
-
2 tCYCP 10
-
ns
SCKx
tCYCP + 10
-
tCYCP + 10
-
ns
-
50
-
30
ns
10
-
10
-
ns
20
-
20
-
ns
-
5
5
-
5
5
ns
ns
SCKx,
SOTx
SCKx,
SINx
SCKx,
SINx
SCKx,
SOTx
SCKx,
SINx
SCKx,
SINx
SCKx
SCKx
Master mode
Slave mode
＜注意事項＞
−
CLK 同期モード時の交流規格です。
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「8. ブロックダイヤグラム」を参照してください。
−
本規格は同リロケート・ポート番号のみの保証です。
例えば SCKx_0 と SOTx_1 の組み合わせは保証外です。
−
外部負荷容量 CL = 30 pF
Document Number: 002-00235 Rev.*B
Page 61 of 107
S6E1C3 Series
tSCYC
VOH
SCK
VOL
VOL
tSLOVI
VOH
SOT
VOL
tIVSHI
SIN
tSHIXI
VIH
VIH
VIL
VIL
Master mode
tSLSH
SCK
VIH
tF
tSHSL
VIL
VIL
tSLOVE
SOT
VIH
tR
VOH
VOL
tIVSHE
SIN
VIH
VIH
VIL
tSHIXE
VIH
VIL
Slave mode
Document Number: 002-00235 Rev.*B
Page 62 of 107
S6E1C3 Series
CSIO (SPI=0, SCINV=1)
(VCC= 1.65 V to 3.6 V, VSS=0 V, TA=- 40°C to +105°C)
項目
記号
端子
名
シリアルクロック
サイクルタイム
tSCYC
SCKx
SCK ↑ → SOT 遅延時間
tSHOVI
SIN → SCK ↓ セットアップ時間
tIVSLI
SCK ↓ → SIN ホールド時間
tSLIXI
シリアルクロック
"L"パルス幅
シリアルクロック
"H"パルス幅
tSLSH
tSHSL
SCK ↑ → SOT 遅延時間
tSHOVE
SIN → SCK ↓ セットアップ時間
tIVSLE
SCK ↓ → SIN ホールド時間
tSLIXE
SCK 立下り時間
SCK 立上り時間
tF
tR
条件
VCC < 2.7 V
最小
最大
VCC ≥ 2.7 V
最小
最大
単位
4 tCYCP
-
4 tCYCP
-
ns
- 30
+ 30
- 20
+ 20
ns
50
-
36
-
ns
0
-
0
-
ns
SCKx
2 tCYCP 10
-
2 tCYCP 10
-
ns
SCKx
tCYCP + 10
-
tCYCP + 10
-
ns
-
50
-
33
ns
10
-
10
-
ns
20
-
20
-
ns
-
5
5
-
5
5
ns
ns
SCKx,
SOTx
SCKx,
SINx
SCKx,
SINx
SCKx,
SOTx
SCKx,
SINx
SCKx,
SINx
SCKx
SCKx
Master mode
Slave mode
＜注意事項＞
−
CLK 同期モード時の交流規格です。
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「8. ブロックダイヤグラム」を参照してください。
−
本規格は同リロケート・ポート番号のみの保証です。
例えば SCKx_0 と SOTx_1 の組み合わせは保証外です。
−
外部負荷容量 CL = 30 pF
Document Number: 002-00235 Rev.*B
Page 63 of 107
S6E1C3 Series
tSCYC
SCK
VOH
VOH
VOL
tSHOVI
VOH
SOT
VOL
tIVSLI
VIH
SIN
tSLIXI
VIH
VIL
VIL
Master mode
tSHSL
SCK
VIL
tR
tSLSH
VIH
VIH
tF
tSHOVE
SOT
VOH
VOL
tIVSLE
SIN
VIL
VIL
VIH
VIL
tSLIXE
VIH
VIL
Slave mode
Document Number: 002-00235 Rev.*B
Page 64 of 107
S6E1C3 Series
SPI (SPI=1, SCINV=0)
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
VCC ≥ 2.7 V
最小
最大
記号
端子名
シリアルクロック
サイクルタイム
tSCYC
SCKx
4 tCYCP
-
4 tCYCP
-
ns
SCK ↑ → SOT 遅延時間
tSHOVI
SCKx,
SOTx
- 30
+ 30
- 20
+ 20
ns
SIN → SCK ↓ セットアップ時
間
tIVSLI
50
-
36
-
ns
SCK ↓→ SIN ホールド時間
tSLIXI
0
-
0
-
ns
SOT → SCK ↓ 遅延時間
tSOVLI
-
ns
シリアルクロック
"L"パルス幅
シリアルクロック
"H"パルス幅
tSLSH
SCKx
-
ns
tSHSL
SCKx
SCK ↑ → SOT 遅延時間
tSHOVE
SIN → SCK ↓ セットアップ時
間
tIVSLE
SCK ↓→ SIN ホールド時間
tSLIXE
SCK 立下り時間
SCK 立上り時間
tF
tR
SCKx,
SINx
SCKx,
SINx
SCKx,
SOTx
SCKx,
SOTx
SCKx,
SINx
SCKx,
SINx
SCKx
SCKx
条件
VCC < 2.7 V
最小
最大
項目
Master mode
2 tCYCP 30
2 tCYCP 10
Slave mode
-
2 tCYCP 30
2 tCYCP 10
単位
tCYCP + 10
-
tCYCP + 10
-
ns
-
50
-
33
ns
10
-
10
-
ns
20
-
20
-
ns
-
5
5
-
5
5
ns
ns
＜注意事項＞
−
CLK 同期モード時の交流規格です。
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「8. ブロックダイヤグラム」を参照してください。
−
本規格は同リロケート・ポート番号のみの保証です。
例えば SCKx_0 と SOTx_1 の組み合わせは保証外です。
−
外部負荷容量 CL = 30 pF
Document Number: 002-00235 Rev.*B
Page 65 of 107
S6E1C3 Series
tSCYC
SCK
tSOVLI
SOT
VOH
VOL
VOH
VOL
VOH
VOL
VIH
VIL
SIN
VOL
tSHOVI
tIVSLI
tSLIXI
VIH
VIL
Master mode
tSLSH
VIH
SCK
*
SOT
VIL
tSHSL
VIL
tF
tR
VOH
VOL
SIN
VIH
VIL
tIVSLE
tSLIXE
VIH
VIH
tSHOVE
VOH
VOL
VIH
VIL
Slave mode
*: Changes when writing to TDR register
Document Number: 002-00235 Rev.*B
Page 66 of 107
S6E1C3 Series
SPI (SPI=1, SCINV=1)
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
VCC ≥ 2.7 V
最小
最大
記号
端子名
シリアルクロック
サイクルタイム
tSCYC
SCKx
4 tCYCP
-
4 tCYCP
-
ns
SCK ↓ → SOT 遅延時間
tSLOVI
SCKx,
SOTx
- 30
+ 30
- 20
+ 20
ns
SIN → SCK ↑ セットアップ時
間
tIVSHI
50
-
36
-
ns
SCK ↑ → SIN ホールド時間
tSHIXI
0
-
0
-
ns
SOT → SCK ↑ 遅延時間
tSOVHI
-
ns
シリアルクロック
"L"パルス幅
シリアルクロック
"H"パルス幅
tSLSH
SCKx
-
ns
tSHSL
SCKx
SCK ↓ → SOT 遅延時間
tSLOVE
SIN → SCK ↑ セットアップ時
間
tIVSHE
SCK ↑ → SIN ホールド時間
tSHIXE
SCK 立下り時間
SCK 立上り時間
tF
tR
SCKx,
SINx
SCKx,
SINx
SCKx,
SOTx
SCKx,
SOTx
SCKx,
SINx
SCKx,
SINx
SCKx
SCKx
条件
VCC < 2.7 V
最小
最大
項目
Master mode
2 tCYCP 30
2 tCYCP 10
Slave mode
-
2 tCYCP 30
2 tCYCP 10
単位
tCYCP + 10
-
tCYCP + 10
-
ns
-
50
-
33
ns
10
-
10
-
ns
20
-
20
-
ns
-
5
5
-
5
5
ns
ns
＜注意事項＞
−
CLK 同期モード時の交流規格です。
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「8. ブロックダイヤグラム」を参照してください。
−
本規格は同リロケート・ポート番号のみの保証です。
例えば SCKx_0 と SOTx_1 の組み合わせは保証外です。
−
外部負荷容量 CL = 30 pF
Document Number: 002-00235 Rev.*B
Page 67 of 107
S6E1C3 Series
tSCYC
VOH
SCK
tSOVHI
SOT
tSLOVI
VOH
VOL
VOH
VOL
tSHIXI
tIVSHI
VIH
VIL
SIN
VOH
VOL
VIH
VIL
Master mode
tR
SCK
VIL
tF
tSHSL
VIH
VIH
tSLSH
VIL
VIL
tSLOVE
SOT
VOH
VOL
VOH
VOL
tIVSHE
SIN
tSHIXE
VIH
VIL
VIH
VIL
Slave mode
Document Number: 002-00235 Rev.*B
Page 68 of 107
S6E1C3 Series
同期シリアル
チップセレクト使用時 (SCINV=0, CSLVL=1)
項目
記号
SCS↓→SCK↓ セットアップ時
間
SCK↑→SCS↑ ホールド時間
tCSHI
SCS ディセレクト時間
tCSDI
tCSSE
条件
tCSSI
Master mode
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
VCC < 2.7 V
VCC ≥ 2.7 V
単位
最小
最大
最小
最大
(*1)-50
(*1)+0
(*1)-50
(*1)+0
ns
(*2)+0
(*2)+50
(*2)+0
(*2)+50
ns
(*3)-50
(*3)+50
(*3)-50
(*3)+50
ns
3tCYCP+30
-
3tCYCP+30
-
ns
0
-
0
-
ns
SCS↓→SCK↓ セットアップ時
間
SCK↑→SCS↑ ホールド時間
tCSHE
SCS ディセレクト時間
tCSDE
3tCYCP+30
-
3tCYCP+30
-
ns
SCS↓→SOT 遅延時間
tDSE
-
55
-
40
ns
SCS↑→SOT 遅延時間
tDEE
0
-
0
-
ns
Slave mode
(*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期[ns]
(*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期[ns]
(*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期[ns]
CSDS のビット設定にかかわらず、チップセレクトが非アクティブになってからアクティブになるまでの期間は 5tCYCP
以上必要になります。
＜注意事項＞
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「8. ブロックダイヤグラム」を参照してください。
−
CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM0+ファミリ ペリフェラルマニュアル 本編』
を参照してください。
−
本規格は同リロケート・ポート番号のみの保証です。
例えば SCKx_0 と SCSIx_1 の組み合わせは保証外です。
−
外部負荷容量 CL = 30 pF
Document Number: 002-00235 Rev.*B
Page 69 of 107
S6E1C3 Series
SCSO
tCSSI
tCSHI
tCSDI
SCK
SOT
(SPI=0)
SOT
(SPI=1)
Master mode
SCSI
tCSSE
tCSHE
SCK
tCSDE
tDEE
SOT
(SPI=0)
tDSE
SOT
(SPI=1)
Slave mode
Document Number: 002-00235 Rev.*B
Page 70 of 107
S6E1C3 Series
同期シリアル
チップセレクト使用時 (SCINV=1, CSLVL=1)
項目
記号
条件
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
VCC < 2.7 V
VCC ≥ 2.7 V
単位
最小
最大
最小
最大
(*1)-50
(*1)+0
(*1)-50
(*1)+0
ns
(*2)+0
(*2)+50
(*2)+0
(*2)+50
ns
SCS↓→SCK↑ セットアップ時
間
SCK↓→SCS↑ ホールド時間
tCSHI
SCS ディセレクト時間
tCSDI
(*3)-50
(*3)+50
(*3)-50
(*3)+50
ns
tCSSE
3tCYCP+30
-
3tCYCP+30
-
ns
tCSSI
SCS↓→SCK↑ セットアップ時
間
SCK↓→SCS↑ ホールド時間
tCSHE
SCS ディセレクト時間
tCSDE
SCS↓→SOT 遅延時間
SCS↑→SOT 遅延時間
Master mode
0
-
0
-
ns
3tCYCP+30
-
3tCYCP+30
-
ns
tDSE
-
55
-
40
ns
tDEE
0
-
0
-
ns
Slave mode
(*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期[ns]
(*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期[ns]
(*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期[ns]
CSDS のビット設定にかかわらず、チップセレクトが非アクティブになってからアクティブになるまでの期間は 5tCYCP
以上必要になります。
＜注意事項＞
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「8. ブロックダイヤグラム」を参照してください。
−
CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM0+ファミリ ペリフェラルマニュアル 本編』
を参照してください。
−
本規格は同リロケート・ポート番号のみの保証です。
例えば SCKx_0 と SCSIx_1 の組み合わせは保証外です。
−
外部負荷容量 CL = 30 pF
Document Number: 002-00235 Rev.*B
Page 71 of 107
S6E1C3 Series
SCSO
tCSSI
tCSHI
tCSDI
SCK
SOT
(SPI=0)
SOT
(SPI=1)
Master mode
SCSI
tCSSE
tCSHE
tCSDE
SCK
tDEE
SOT
(SPI=0)
tDSE
SOT
(SPI=1)
Slave mode
Document Number: 002-00235 Rev.*B
Page 72 of 107
S6E1C3 Series
同期シリアル
チップセレクト使用時 (SCINV=0, CSLVL=0)
項目
SCS↑→SCK↓ セットアップ時
間
SCK↑→SCS↓ ホールド時間
記号
条件
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
VCC < 2.7 V
VCC ≥ 2.7 V
単位
最小
最大
最小
最大
(*1)-50
(*1)+0
(*1)-50
(*1)+0
ns
(*2)+0
(*2)+50
(*2)+0
(*2)+50
ns
tCSDI
(*3)-50
(*3)+50
(*3)-50
(*3)+50
ns
tCSSE
3tCYCP+30
-
3tCYCP+30
-
ns
0
-
0
-
ns
3tCYCP+30
-
3tCYCP+30
-
ns
tCSSI
tCSHI
SCS ディセレクト時間
SCS↑→SCK↓ セットアップ時
間
SCK↑→SCS↓ ホールド時間
tCSHE
SCS ディセレクト時間
tCSDE
Master mode
Slave mode
SCS↑→SOT 遅延時間
tDSE
-
55
-
40
ns
SCS↓→SOT 遅延時間
tDEE
0
-
0
-
ns
(*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期[ns]
(*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期[ns]
(*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期[ns]
CSDS のビット設定にかかわらず、チップセレクトが非アクティブになってからアクティブになるまでの期間は 5tCYCP
以上必要になります。
＜注意事項＞
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「8. ブロックダイヤグラム」を参照してください。
−
CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM0+ファミリ ペリフェラルマニュアル 本編』
を参照してください。
−
本規格は同リロケート・ポート番号のみの保証です。
例えば SCKx_0 と SCSIx_1 の組み合わせは保証外です。
−
外部負荷容量 CL = 30 pF
Document Number: 002-00235 Rev.*B
Page 73 of 107
S6E1C3 Series
tCSDI
SCSO
tCSSI
tCSHI
SCK
SOT
(SPI=0)
SOT
(SPI=1)
Master mode
tCSDE
SCSI
tCSSE
tCSHE
SCK
tDEE
SOT
(SPI=0)
tDSE
SOT
(SPI=1)
Slave mode
Document Number: 002-00235 Rev.*B
Page 74 of 107
S6E1C3 Series
同期シリアル
チップセレクト使用時 (SCINV=1, CSLVL=0)
項目
SCS↑→SCK↑ セットアップ時
間
SCK↓→SCS↓ ホールド時間
記号
条件
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
VCC < 2.7 V
VCC ≥ 2.7 V
単位
最小
最大
最小
最大
(*1)-50
(*1)+0
(*1)-50
(*1)+0
ns
(*2)+0
(*2)+50
(*2)+0
(*2)+50
ns
tCSDI
(*3)-50
(*3)+50
(*3)-50
(*3)+50
ns
tCSSE
3tCYCP+30
-
3tCYCP+30
-
ns
0
-
0
-
ns
3tCYCP+30
-
3tCYCP+30
-
ns
tCSSI
tCSHI
SCS ディセレクト時間
SCS↑→SCK↑ セットアップ時
間
SCK↓→SCS↓ ホールド時間
tCSHE
SCS ディセレクト時間
tCSDE
Master mode
Slave mode
SCS↑→SOT 遅延時間
tDSE
-
55
-
40
ns
SCS↓→SOT 遅延時間
tDEE
0
-
0
-
ns
(*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期[ns]
(*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期[ns]
(*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期[ns]
CSDS のビット設定にかかわらず、チップセレクトが非アクティブになってからアクティブになるまでの期間は 5tCYCP
以上必要になります。
＜注意事項＞
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「8. ブロックダイヤグラム」を参照してください。
−
CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM0+ファミリ ペリフェラルマニュアル 本編』
を参照してください。
−
本規格は同リロケート・ポート番号のみの保証です。
例えば SCKx_0 と SCSIx_1 の組み合わせは保証外です。
−
外部負荷容量 CL = 30 pF
Document Number: 002-00235 Rev.*B
Page 75 of 107
S6E1C3 Series
tCSDI
SCSO
tCSSI
tCSHI
SCK
SOT
(SPI=0)
SOT
(SPI=1)
Master mode
tCSDE
SCSI
tCSSE
tCSHE
SCK
tDEE
SOT
(SPI=0)
tDSE
SOT
(SPI=1)
Slave mode
Document Number: 002-00235 Rev.*B
Page 76 of 107
S6E1C3 Series
UART 外部クロック入力 (EXT=1)
項目
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
記号
シリアルクロック"L"パルス幅
シリアルクロック"H"パルス幅
SCK 立下り時間
SCK 立上り時間
tSLSH
tSHSL
tF
tR
Document Number: 002-00235 Rev.*B
VIL
最小
tCYCP +10
tCYCP +10
-
CL=30 pF
tR
SCK
規格値
条件
tF
tSHSL
VIH
VIH
VIL
最大
5
5
単位
備考
ns
ns
ns
ns
tSLSH
VIL
Page 77 of 107
S6E1C3 Series
11.4.10 外部入力タイミング
Parameter
入力パルス幅
(VCC=1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
Symbol
tINH, tINL
Conditions
ADTGx
-
2 tCYCP*1
INT00 to INT08,
INT12, INT13,
INT15, NMIX
*2
*3
*2 :
*3 :
*4 :
Unit
Remarks
-
ns
A/D コンバータ
トリガ入力
2 tCYCP +100*1
-
ns
500
-
ns
Max
外部割込み,
NMI
ディープスタ
ンバイウェイ
クアップ
tCYCP は APB バスクロックのサイクル時間です。多機能タイマが接続されている APB バス番号については
「8. ブロックダイヤグラム」を参照してください。
ランモード, スリープモード時
タイマモード, RTC モード及びストップモード時
ディープスタンバイ RTC モード, ディープスタンバイストップモード時
WKUPx
*1 :
Value
Min
Pin Name
*4
tINH
VILS
Document Number: 002-00235 Rev.*B
500
-
ns
tINL
VILS
VIHS
VIHS
Page 78 of 107
S6E1C3 Series
2
11.4.11 I C タイミング / I2C Slave タイミング
項目
記号
SCL(SI2CSCL)クロック周波数
(反復)「スタート」条件ホールド時
間
SDA(SI2CSDA)↓→SCL(SI2CSCL)
↓
SCL(SI2CSCL)クロック"L"幅
SCL(SI2CSCL)クロック"H"幅
反復「スタート」条件
セットアップ時間
SCL(SI2CSCL)↑→SDA(SI2CSDA)
↓
データホールド時間
SCL(SI2CSCL) ↓ → SDA
(SI2CSDA)↓ ↑
データセットアップ時間
SDA (SI2CSDA)↓ ↑ → SCL
(SI2CSCL)↑
「ストップ」条件
セットアップ時間
SCL(SI2CSCL)↑→SDA(SI2CSDA)
↑
「ストップ」条件と「スタート」
条件との間のバスフリー時間
fSCL
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
条件
Fast-Mode
最小
最大
0
400
単
位
kHz
tHDSTA
4.0
-
0.6
-
μs
tLOW
tHIGH
4.7
4.0
-
1.3
0.6
-
μs
μs
tSUSTA
4.7
-
0.6
-
μs
0
3.45*2
0
0.9*3
μs
tSUDAT
250
-
100
-
ns
tSUSTO
4.0
-
0.6
-
μs
tBUF
4.7
-
1.3
-
μs
2 tCYCP*4
-
2 tCYCP*4
-
ns
tHDDAT
CL=30 pF,
R=(VP/IOL)*1
-
tSP
ノイズフィルタ
Standard-Mode
最小
最大
0
100
備考
I2C Slave
は対象外
*1 : R, C は、SCL, SDA ラインのプルアップ抵抗, 負荷容量です。Vp はプルアップ抵抗の電源電圧,
IOL は VOL 保証電流を示します。
*2 : 最大 tHDDAT は少なくともデバイスの SCL 信号の"L"区間(tLOW)を延長していないということを満たしていなければなりません。
*3 : Fast-mode I2C バスデバイスを Standard-mode I2C バスシステムに使用することはできますが、要求される条件 tSUDAT≧250ns
を満足しなければなりません。
*4 : tCYCP は、APB バスクロックのサイクル時間です。
I2C が接続されている APB バス番号については「8. ブロックダイヤグラム」を参照してください。
Standard-mode 使用時は、APB バスクロックを 2MHz 以上に設定してください。
Fast-mode 使用時は、APB バスクロックを 8MHz 以上に設定してください。
SDA
tSUDAT
tLOW
tSUSTA
tBUF
SCL
tHDSTA
Document Number: 002-00235 Rev.*B
tHDDAT
tHIGH
tHDSTA
tSP
tSUSTO
Page 79 of 107
S6E1C3 Series
2
11.4.12 I S タイミング (MFS-I2S タイミング)
Master Mode タイミング
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
項目
MI2SCK 周波数 (*1)
I2S クロックサイクル時間(*1)
I2S クロックデューティ
記号
端子名
FMI2SCK
tICYC
∆
MI2SCKx
MI2SCKx
MI2SCKx
MI2SCKx
,
MI2SWSx
MI2SCKx
,
MI2SDOx
MI2SCKx
,
MI2SDIx
MI2SCKx
,
MI2SDIx
MI2SCKx
MI2SCKx
MI2SCK↓ → MI2SWS 遅延時間
tSWDT
MI2SCK↓ → MI2SDO 遅延時間
tSDDT
MI2SDI → MI2SCK ↑ セット
アップ時間
tDSST
MI2SCK ↑ → MI2SDI ホール
ド時間
tSDHT
VCC < 2.7 V
最小
最大
6.144
4 tCYCP
45%
55%
条件
CL=30 pF
VCC ≥ 2.7 V
最小
最大
6.144
4 tCYCP
45%
55%
単位
MHz
ns
-30
+30
-20
+20
ns
-30
+30
-20
+20
ns
50
-
36
-
ns
0
-
0
-
ns
tF
5
5
ns
MI2SCK 立下り時間
tR
5
5
ns
MI2SCK 立上り時間
*1: I2S clock は PCLK(tICYC)を分周して fI2SCK より低い周波数にする必要があります。詳細はペリフェラルマニュアル通信マクロ
編の I2S の章を参照下さい。
VIH
MI2SCK
tF
MI2SWS
and
MI2SDO
MI2SDI
Document Number: 002-00235 Rev.*B
VIH
VIL
VIL
tSWDT,
tSDDT
tR
VOH
VOL
tDSST
tSDHT
VIH
VIH
VIL
VIL
Page 80 of 107
S6E1C3 Series
MI2SMCK 入力規格
項目
入力周波数
入力クロック周期
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
記号
端子名
条件
fCHS
MI2SMCK
tCYLHS
-
-
-
tCFS
tCRS
-
入力クロックパルス幅
入力クロック立上り，立下
り時間
出力周波数
単位
備考
最大
-
-
12.288
MHz
PWHS/tCYLHS
PWLS/tCYLHS
81.3
-
ns
45
55
%
外部クロック時
-
-
5
ns
外部クロック時
MI2SMCK 出力規格
項目
規格値
最小
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
記号
端子名
条件
fCHS
MI2SMCK
-
Document Number: 002-00235 Rev.*B
規格値
単位
備考
25
MHz
VCC ≥ 2.7 V
20
MHz
VCC < 2.7 V
最小
最大
-
Page 81 of 107
S6E1C3 Series
11.4.13 Smart Card インターフェース規格
(VCC=1.65 V to 3.3 V, VSS=0 V, TA=- 40°C to +105°C)
項目
記号
Output 立上り時間
tR
Output 立下り時間
tF
Output クロック周波数
サイクルデューティ
fCLK
∆
端子名
条件
ICx_VCC,
ICx_RST,
ICx_CLK,
ICx_DATA
ICx_CLK
CL=30 pF
規格値
単位
最小
最大
4
20
ns
4
20
ns
-
20
MHz
45%
55%
備考
Smart Card リーダ機能として使用する場合は外部プルアップ提供(20KΩ～50KΩ)を ICx_CIN ピンに適用する必要があります。
Document Number: 002-00235 Rev.*B
Page 82 of 107
S6E1C3 Series
11.4.14 SW-DP タイミング
項目
(VCC=1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
規格値
最小
最大
記号
端子名
条件
単位
SWDIO セットアッ
プ時間
tSWS
SWCLK,
SWDIO
-
15
-
ns
SWDIO ホールド時
間
tSWH
SWCLK,
SWDIO
-
15
-
ns
SWDIO 遅延時間
tSWD
SWCLK,
SWDIO
-
-
45
ns
備考
＜注意事項＞
−
外部負荷容量 CL=30 pF 時
−
SWCLK
VOH
VOL
tJTAGS
VOH
VOL
SWDIO
(When input)
tJTAGH
VOH
VOL
tSWD
JTAGD
SWDIO
(When output)
Document Number: 002-00235 Rev.*B
VOH
VOL
Page 83 of 107
S6E1C3 Series
11.5 12 ビット A/D コンバータ
A/D コンバータ電気的特性(Preliminary Values)
項目
分解能
積分直線性誤差
微分直線性誤差
ゼロトランジション電圧
フルスケールトランジショ
ン電圧
記号
端子名
規格値
標準
-
最大
12
4.5
+ 2.5
+ 15
bit
LSB
LSB
mV
mV
備考
VZT
ANxx
VFST
ANxx
AVRH - 15
-
AVRH + 15
1.0
-
-
4.0
-
-
10
-
-
0.3
-
1.2
-
3.0
-
1.65 ≤ VCC < 1.8 V
50
-
VCC ≥ 2.7 V
200
-
500
-
-
-
サンプリング時間*2
Ts
-
コンペアクロック周期*3
Tcck
-
Tstt
CAIN
-
-
-
RAIN
-
-
-
-
ANxx
ANxx
VSS
2.7
基準電圧
AVRH
VCC
AVRL
VSS
*1: 変換時間は サンプリング時間 (Ts) ＋ コンペア時間 (Tc) の値です。
チャネル間ばらつき
アナログポート入力電流
アナログ入力電圧
単位
最小
- 4.5
- 2.5
- 15
変換時間*1
動作許可状態遷移時間
アナログ入力容量
アナログ入力抵抗
(VCC= 1.65 V to 3.6 V, VSS= 0 V, TA=- 40°C to +105°C)
VCC ≥ 2.7 V
μs
1.8 ≤ VCC < 2.7 V
1.65 ≤ VCC < 1.8 V
VCC ≥ 2.7 V
10
1000
μs
ns
1.8 ≤ VCC < 2.7 V
1.8 ≤ VCC < 2.7 V
1.65 ≤ VCC < 1.8 V
-
1.0
7.5
2.2
5.5
10.5
4
5
AVRH
μs
pF
LSB
μA
V
-
VCC
V
VSS
V
kΩ
VCC ≥ 2.7 V
1.8 ≤ VCC < 2.7 V
1.65 ≤ VCC < 1.8 V
VCC ≥ 2.7V
VCC < 2.7V
最小変換時間の条件は、
VCC≧2.7V
サンプリング時間 : 0.3μs, コンペア時間: 0.7μs
1.8V≦VCC＜2.7V
サンプリング時間 : 1.2μs, コンペア時間: 2.8μs
1.65V≦VCC＜1.8V サンプリング時間 : 3.0μs, コンペア時間: 7.0μs
です。
必ずサンプリング時間(Ts), コンペアクロック周期(Tcck)の規格を満足するようにしてください。
サンプリング時間, コンペアクロック周期の設定については、『FM0+ ファミリ ペリフェラルマニュアル アナ
ログマクロ編』の『CHAPTER: A/D コンバータ』の章を参照してください。
A/D コンバータのレジスタの設定は APB バスクロックのタイミングで反映されます。
A/D コンバータが接続されている APB バス番号については「8. ブロックダイヤグラム」を参照してください。
サンプリングクロックおよびコンペアクロックはベースクロック(HCLK)から生成されます。
*2: 外部インピーダンスにより必要なサンプリング時間は変わります。
必ず(式 1)を満たすようにサンプリング時間を設定してください。
*3: コンペア時間(Tc) は (式 2)の値です。
Document Number: 002-00235 Rev.*B
Page 84 of 107
S6E1C3 Series
ANxx
Analog input pins
Analog signal
source
REXT
Comparator
RAIN
CAIN
(式 1) tS ≥ (RAIN + REXT ) × CAIN × 9
tS :
サンプリング時間
RAIN:
A/D コンバータの入力抵抗 = 2.2 kΩ with 2.7 < VCC < 3.6
A/D コンバータの入力抵抗 = 5.5 kΩ with 1.8 < VCC < 2.7
A/D コンバータの入力抵抗 = 10.5 kΩ with 1.65 < VCC < 1.8
CAIN:
A/D コンバータの入力容量 = 7.5 pF with 2.7 < VCC < 3.6
REXT:
外部回路の出力インピーダンス
(式 2) tC=tCCK × 14
tC:
コンペア時間
tCCK :
コンペアクロック周期
Document Number: 002-00235 Rev.*B
Page 85 of 107
S6E1C3 Series
12 ビット A/D コンバータの用語の定義
A/D コンバータにより識別可能なアナログ変化.
分解能:
積分直線性誤差: ゼロトランジション点(0b000000000000 ←→ 0b000000000001)とフルスケールトランジション点
(0b111111111110 ←→ 0b111111111111)を結んだ直線と実際の変換特性との偏差
微分直線性誤差: 出力コードを 1LSB 変化させるのに必要な入力電圧の理想値からの偏差
積分直線性誤差
0xFFF
微分直線性誤差
実際の変換特性
0xFFE
0xFFD
0x(N+1)
{1 LSB(N-1) + VZT}
VFST
(実測値)
VNT
0x004
0xN
デジタル出力
デジタル出力
実際の変換特性
(実測値)
0x003
実際の変換特性
理想特性
V(N+1)T
0x(N-1)
(実測値)
0x002
VNT
理想特性
0x001
0x(N-2)
VZT (実測値)
実際の変換特性
1
VSS
AVRH*
1
VSS
AVRH*
アナログ入力
アナログ入力
*1: 32 pin 製品では VCC となります。
デジタル出力 N の積分直線性誤差
=
デジタル出力 N の微分直線性誤差
=
1LSB =
N:
VZT:
VFST:
VNT:
(実測値)
VNT – {1LSB × (N – 1) + VZT}
1LSB
V(N + 1) T – VNT
1LSB
[LSB]
- 1 [LSB]
VFST – VZT
4094
A/D コンバータデジタル出力値
デジタル出力が 0x000 から 0x001 に遷移する電圧
デジタル出力が 0xFFE から 0xFFF に遷移する電圧
デジタル出力が 0x (N – 1)から 0xN に遷移する電圧
Document Number: 002-00235 Rev.*B
Page 86 of 107
S6E1C3 Series
11.6 USB Characteristics
(VCC=3.0 V to 3.6 V, VSS=0 V, TA=- 40°C to +105°C)
項目
入力特性
出力特性
記号
端子名
入力 H レベル電圧
VIH
-
入力 L レベル電圧
VIL
-
差動入力感度
差動コモンモードレンジ
VDI
-
VCM
規格値
最小
最大
条件
2.0
VSS –
0.3
V
備考
*1
*1
0.8
V
0.2
-
V
*2
0.8
2.5
V
*2
2.8
3.6
V
0.0
0.3
V
0.3
外部プルアップ
抵抗=15 kΩ
外部プルアップ
抵抗=15 kΩ
VCC +
単
位
*3
出力 H レベル電圧
VOH
出力 L レベル電圧
VOL
クロスオーバ電圧
VCRS
-
1.3
2.0
V
*4
tFR
Full-speed
4
20
ns
*5
tFF
Full-speed
4
20
ns
*5
tFRFM
Full-speed
90
111.11
%
*5
ZDRV
Full-speed
28
44
Ω
*6
tLR
Low-speed
75
300
ns
*7
tLF
Low-speed
75
300
ns
*7
tLRFM
Low-speed
80
125
%
*7
立上り時間
立下り時間
立上り/立下り時間マッチング
出力インピーダンス
立上り時間
立下り時間
立上り/立下り時間マッチング
UDP0,
UDM0
*3
*1: USB I/O の Single-End-Receiver のスイッチング・スレッショルド電圧は VIL(Max)=0.8 V, VIH(Min)=2.0 V(TTL 入力規格)
の範囲内に設定されています。また、ノイズ感度を低下させるためヒステリシス特性を持たせています。
Minimum differential input sensitivity [V]
*2: USB 差動データ信号の受信には、Differential-Receiver を使用します。
Differential-Receiver は、差動データ入力がローカル・グランド・リファレンス レベルに対し、0.8 V ~ 2.5 V の範囲内に
あるときには、200 mV の差動入力感度があります。
上記電圧範囲は、コモン・モード入力電圧範囲と言われています。
1.0
0.2
0.8
2.5
Common mode input voltage [V]
*3: ドライバの出力駆動能力は、Low-State(VOL)で 0.3 V 以下(対 3.6 V, 1.5 kΩ 負荷)、High-State(VOH)で 2.8 V 以上(対グ
ランド, 15kΩ 負荷)です。
Document Number: 002-00235 Rev.*B
Page 87 of 107
S6E1C3 Series
*4: USB I/O の外部差動出力信号(D+/D-)のクロス電圧は、1.3 V ~ 2.0 V の範囲内にあります。
D+
Max 2.0V
VCRS specified range
Min 1.3V
D-
*5: Full-Speed 差動データ信号の立上り(TRISE)と立下り(TFALL)時間規定です。
出力信号電圧の 10% ~ 90%間の時間で定義されます。
また Full-speed Buffer に関しては、tR/tF は、RFI 放射を最小にするために、tR/tF 比を±10%以内と規定されています。
D+
90%
90%
10%
10%
DTrise
Rising time
Tfall
Falling time
Full-speed buffer
Rs=27 Ω
TxD+
CL=50 pF
Rs=27 Ω
TxDCL=50 pF
3-state enable
*6: USB Full-speed 接続は、90 Ω ± 15%の特性インピーダンス(Differential Mode)で、シールドされたツイスト・ペアケーブル
を介して行われます。
USB 規格は、USB Driver の出力インピーダンスは 28 Ω ~ 44 Ω の範囲内になければならないことを規定しており、
上記規格を満足し、バランスをとるために、ディスクリート直列抵抗器(Rs)を付加することを規定しています。
本 USB I/O をご使用の際には、直列抵抗 Rs として 25 Ω ~ 30 Ω(推奨値 27 Ω)を付加しご使用ください。
Document Number: 002-00235 Rev.*B
Page 88 of 107
S6E1C3 Series
Full-speed buffer
Rs
TxD+
28 Ω to 44 Ω equivalent impedance
Rs
TxD-
28 Ω to 44 Ω equivalent impedance
Mount it as external resistance.
3-state enable
Rs series resistor 25 Ω to 30 Ω
Series resistor of 27 Ω (recommendation value) must be added.
And, use “resistance with an uncertainty of 5% by E24 sequence”.
*7: Low-Speed 差動データ信号の立上り(TRISE)と立下り(TFALL)時間規定です。
出力信号電圧の 10% ~ 90%間の時間で定義されます。
D+
90%
90%
10%
10%
DTrise
Rising time
Tfall
Falling time
＜注意事項＞
−
外部負荷条件は、「Low-Speed Load (Compliance Load)」を参照してください。
Document Number: 002-00235 Rev.*B
Page 89 of 107
S6E1C3 Series
・ Low-Speed Load (Upstream Port Load) – Reference 1
Low-speed buffer
Rs=27 Ω
TxD+
Rpd
CL=50 pF to 150 pF
Rs=27 Ω
TxDRpd
3-state enable
CL=50 pF to 150 pF
Rpd=15 kΩ
・ Low-Speed Load (Downstream Port Load) – Reference 2
Low-speed buffer
Rs=27 Ω
VTERM
TxD+
CL=200 pF to
600 pF
Rs=27 Ω
TxD-
CL=50 pF to 150 pF
3-state enable
Document Number: 002-00235 Rev.*B
Rpu=1.5 kΩ
VTERM=3.6 V
Page 90 of 107
S6E1C3 Series
・ Low-Speed Load (Compliance Load)
Low-speed buffer
Rs=27 Ω
TxD+
CL=200 pF to 450 pF
Rs=27 Ω
TxDCL=200 pF to 450 pF
3-state enable
Document Number: 002-00235 Rev.*B
Page 91 of 107
S6E1C3 Series
11.7 低電圧検出特性
11.7.1 低電圧検出リセット
項目
(TA=-40°C to +105°C)
最小
1.38
1.43
規格値
標準
1.50
1.55
-
-
-
8160×
tCYCP*2
μs
-
-
-
200
μs
記号
条件
検出電圧
解除電圧
VDL
VDH
Fixed*1
LVD 安定待ち時間
TLVDW
LVD 検出遅延時間
TLVDDL
最大
1.60
1.65
単位
V
V
備考
電圧降下時
電圧上昇時
*1: 低電圧検出リセットの電圧値は常に固定されています。
*2: tCYCP は APB1 バスクロックのサイクル時間です。
Document Number: 002-00235 Rev.*B
Page 92 of 107
S6E1C3 Series
11.7.2 低電圧検出割込み
(TA=-40°C to +105°C)
最小
1.56
1.61
1.61
1.66
1.66
1.70
1.70
1.75
1.75
1.79
1.79
1.84
1.84
1.89
1.89
1.93
2.30
2.39
2.39
2.48
2.48
2.58
2.58
2.67
2.67
2.76
2.76
2.85
2.85
2.94
2.94
3.04
規格値
標準
1.70
1.75
1.75
1.80
1.80
1.85
1.85
1.90
1.90
1.95
1.95
2.00
2.00
2.05
2.05
2.10
2.50
2.60
2.60
2.70
2.70
2.80
2.80
2.90
2.90
3.00
3.00
3.10
3.10
3.20
3.20
3.30
-
-
TLVDDL
LVD 検出遅延時間
*:
tCYCP は APB1 バスクロックのサイクル時間です。
-
項目
記号
検出電圧
解除電圧
検出電圧
解除電圧
検出電圧
解除電圧
検出電圧
解除電圧
検出電圧
解除電圧
検出電圧
解除電圧
検出電圧
解除電圧
検出電圧
解除電圧
検出電圧
解除電圧
検出電圧
解除電圧
検出電圧
解除電圧
検出電圧
解除電圧
検出電圧
解除電圧
検出電圧
解除電圧
検出電圧
解除電圧
検出電圧
解除電圧
VDL
VDH
VDL
VDH
VDL
VDH
VDL
VDH
VDL
VDH
VDL
VDH
VDL
VDH
VDL
VDH
VDL
VDH
VDL
VDH
VDL
VDH
VDL
VDH
VDL
VDH
VDL
VDH
VDL
VDH
VDL
VDH
LVD 安定待ち時間
TLVDW
Document Number: 002-00235 Rev.*B
条件
SVHI=00100
SVHI=00101
SVHI=00110
SVHI=00111
SVHI=01000
SVHI=01001
SVHI=01010
SVHI=01011
SVHI=01100
SVHI=01101
SVHI=01110
SVHI=01111
SVHI=10000
SVHI=10001
SVHI=10010
SVHI=10011
-
最大
1.84
1.89
1.89
1.94
1.94
2.00
2.00
2.05
2.05
2.11
2.11
2.16
2.16
2.21
2.21
2.27
2.70
2.81
2.81
2.92
2.92
3.02
3.02
3.13
3.13
3.24
3.24
3.35
3.35
3.46
3.46
3.56
8160 ×
tCYCP*
200
単
位
V
V
V
V
V
V
V
V
V
V
V
V
V
V
V
V
V
V
V
V
V
V
V
V
V
V
V
V
V
V
V
V
備考
電圧降下時
電圧上昇時
電圧降下時
電圧上昇時
電圧降下時
電圧上昇時
電圧降下時
電圧上昇時
電圧降下時
電圧上昇時
電圧降下時
電圧上昇時
電圧降下時
電圧上昇時
電圧降下時
電圧上昇時
電圧降下時
電圧上昇時
電圧降下時
電圧上昇時
電圧降下時
電圧上昇時
電圧降下時
電圧上昇時
電圧降下時
電圧上昇時
電圧降下時
電圧上昇時
電圧降下時
電圧上昇時
電圧降下時
電圧上昇時
μs
μs
Page 93 of 107
S6E1C3 Series
11.8 フラッシュメモリ書込み/消去特性
項目
最小
(VCC=1.65 V to 3.6 V, TA=- 40°C to +105°C)
規格値
標準*
最大*
単位
備考
Large
1.1
2.7
sector
s
内部での消去前書込み時間を含む
セクタ消去時間
Small
0.3
0.9
sector
ハーフワード(16 ビット)
30
528
μs
システムレベルのオーバヘッド時間は除く
書込み時間
4.5
11.7
s
チップ消去時間
内部での消去前書込み時間を含む
*: The typical value is immediately after shipment, the maximum value is guarantee value under 10,000 cycle of erase/write.
書込みサイクルとデータ保持時間
書込み/消去サイクル
保持時間(年)
1,000
20*
10,000
10*
備考
* : 信頼性評価結果からの換算値です(アレニウスの式を使用し、高温加速試験結果を平均温度+85°C
へ換算しています)。
Document Number: 002-00235 Rev.*B
Page 94 of 107
S6E1C3 Series
11.9 スタンバイ復帰時間
11.9.1 復帰要因：割込み/WKUP
内部回路の復帰要因受付からプログラム動作開始までの時間を示します。
復帰カウント時間
(VCC=1.65 V to 3.6 V, TA=-40°C to +105°C)
項目
現在のモード
スリープモード
タイマモード
ストップモード
RTC モード
復帰先のモード
各ランモード
高速 CR ランモード
メインランモード
PLL ランモード
低速 CR ランモード
サブランモード
高速 CR ランモード
低速 CR ランモード
メインランモード
サブランモード
PLL ランモード
高速 CR ランモード
低速 CR ランモード
サブランモード
メインランモード
PLL ランモード
規格値
記
号
標準
最大
*1
4*HCLK
tICNT
ディープスタンバイ RTC
モード
高速 CR ランモード
ディープスタンバイストッ
プモード
*1: 規格値の最大値は動作環境条件に依存します。
単
位
μs
高速 CR オン時
高速 CR オン時
12*HCLK
13*HCLK
μs
34+12*HCLK
72+13*HCLK
μs
34+12*HCLK
72+13*HCLK
μs
34+12*HCLK
+tOSCWT
72+13*HCLK
+tOSCWT
μs
34+12*HCLK
72+13*HCLK
μs
34+12*HCLK
+tOSCWT
72+13*HCLK
+tOSCWT
μs
43
281
μs
備考
*2
*2
*2: tOSCWT : 発振安定待ち時間
スタンバイ復帰動作例(外部割込み復帰時*)
External
interrupt
Interrupt factor
accept
Active
tICNT
CPU
Operation
Interrupt factor
clear by CPU
Start
*:外部割込みは立下りエッジ検出設定時
Document Number: 002-00235 Rev.*B
Page 95 of 107
S6E1C3 Series
スタンバイ復帰動作例(内部リソース割込み復帰時*)
Internal
resource
interrupt
Interrupt factor
accept
Active
tICNT
CPU
Operation
Interrupt factor
clear by CPU
Start
*:低消費電力モードのとき、内部リソースからの割込みは復帰要因に含まれません。
＜注意事項＞
−
復帰要因は低消費電力モードごとに異なります。
各低消費電力モードからの復帰要因は、
『FM0+ ファミリ ペリフェラルマニュアル 本編』の『CHAPTER 6: 低消費電力モー
ド』のスタンバイモード動作説明を参照してください。
−
割込み復帰時、CPU が復帰する動作モードは低消費電力モード遷移前の状態に依存します。詳細は『FM0+ファミリ ペリフェ
ラルマニュアル 本編』の『CHAPTER 6: 低消費電力
モード』を参照してください。
Document Number: 002-00235 Rev.*B
Page 96 of 107
S6E1C3 Series
11.9.2 復帰要因：リセット
リセット解除からプログラム動作開始までの時間を示します。
復帰カウント時間
(VCC=1.65 V to 3.6 V, TA=-40°C to +105°C)
項目
現在のモード
高速 CR スリープモード
メインスリープモード
PLL スリープモード
低速 CR スリープモード
サブスリープモード
復帰先のモード
記号
規格値
標準
最大*
単
位
20
22
μs
高速 CR オン時
50
112
106
137
μs
μs
高速 CR オン時
高速 CR オン時
20
22
μs
高速 CR オン時
87
159
μs
148
209
μs
45
68
μs
43
281
μs
備考
高速 CR タイマモード
メインタイマモード
PLL タイマモード
低速 CR タイマモード
高速 CR ランモード
tRCNT
サブタイマモード
ストップモード
RTC モード
ディープスタンバイ RTC
モード
ディープスタンバイストッ
プモード
*: 規格値の最大値は内蔵 CR の精度に依存します。
スタンバイ復帰動作例(INITX 復帰時)
INITX
Internal reset
Reset active
Release
tRCNT
CPU
Operation
Document Number: 002-00235 Rev.*B
Start
Page 97 of 107
S6E1C3 Series
スタンバイ復帰動作例(内部リソースリセット復帰時*)
Internal
resource
reset
Internal reset
Reset active
Release
tRCNT
CPU
Operation
Start
*:低消費電力モードのとき、内部リソースからのリセット発行は復帰要因に含まれません。
＜注意事項＞
−
復帰要因は低消費電力モードごとに異なります。
各低消費電力モードからの復帰要因は、『FM0+ファミリ ペリフェラルマニュアル 本編』の『CHAPTER 6: 低消費電力モー
ド』のスタンバイモード動作説明を参照してください。
−
割込み復帰時、CPU が復帰する動作モードは低消費電力モード遷移前の状態に依存します。詳細は『FM0+ファミリ ペリフェ
ラルマニュアル 本編』の『CHAPTER 6: 低消費電力モード』を参照してください。
−
パワーオンリセット/低電圧検出リセット時は、復帰要因には含まれません。パワーオンリセット/低電圧検出リセット時は、
「11.4.7 パワーオンリセットタイミング」を参照してください。
−
リセットからの復帰時、CPU は高速 CR ランモードに遷移します。
メインクロックや PLL クロックを使用する場合、追加でメインクロック発振安定待ち時間や、
メイン PLL クロックの安定待ち時間が必要になります。
−
内部リソースリセットとは、ウォッチドッグリセット, CSV リセットを指します。
Document Number: 002-00235 Rev.*B
Page 98 of 107
S6E1C3 Series
12. オーダ型格
Part number
S6E1C32D0AGV20000
S6E1C31D0AGV20000
S6E1C32C0AGV20000
S6E1C31C0AGV20000
S6E1C32B0AGP20000
S6E1C31B0AGP20000
S6E1C32D0AGN20000
S6E1C31D0AGN20000
S6E1C32C0AGN20000
S6E1C31C0AGN20000
S6E1C32B0AGN20000
S6E1C31B0AGN20000
(TBD)
On-chip
Flash
memory
[Kbyte]
128
64
128
64
128
64
128
64
128
64
128
64
128
Document Number: 002-00235 Rev.*B
On-Chip
SRAM
[Kbyte]
16
12
16
12
16
12
16
12
16
12
16
12
16
Package
Plastic LQFP (0.50 mm pitch), 64 pins
(LQD064-02)
Plastic LQFP (0.50 mm pitch), 48 pins
(LQA048-02)
Plastic LQFP (0.80 mm pitch), 32 pins
(LQB032)
Plastic QFN64 (0.50 mm pitch), 64 pins
(WNS064)
Plastic QFN48 (0.50 mm pitch), 48 pins
(WNY048)
Plastic QFN32 (0.50 mm pitch), 32 pins
(WNU032)
WLCSP
Packing
Tray
Tray
Tray
Tray
Tray
Tray
-
Page 99 of 107
S6E1C3 Series
13. パッケージ・外形寸法図
Document Number: 002-00235 Rev.*B
Page 100 of 107
S6E1C3 Series
Document Number: 002-00235 Rev.*B
Page 101 of 107
S6E1C3 Series
Document Number: 002-00235 Rev.*B
Page 102 of 107
S6E1C3 Series
Document Number: 002-00235 Rev.*B
Page 103 of 107
S6E1C3 Series
Document Number: 002-00235 Rev.*B
Page 104 of 107
S6E1C3 Series
Document Number: 002-00235 Rev.*B
Page 105 of 107
S6E1C3 Series
改訂履歴
文書名: S6E1C3 Series 32-bit ARM® Cortex®-M0+ FM0+ Microcontroller
文書番号: 002-00235
版
ECN 番号
変更者
発行日
変更内容
**
4896093
TEKA
08/31/2015
New Spec. (これは英語版の 002-00233 Rev. ** を翻訳した日本語版です。)
*A
4955142
TEKA
10/9/2015
これは英語版の 002-00233 Rev. *A を翻訳した日本語版です。
*B
5160234
YUKT
03/04/2016
これは英語版の 002-00233 Rev. *B を翻訳した日本語版です。
Document Number: 002-00235 Rev.*B
Page 106 of 107
S6E1C3 Series
セールス, ソリューションおよび法律情報
ワールドワイドな販売と設計サポート
サイプレスは、事業所、ソリューション センター、メーカー代理店、および販売代理店の世界的なネットワークを保持していま
す。お客様の最寄りのオフィスについては、サイプレスのロケーション ページをご覧ください。
製品
®
®
PSoC ソリューション
®
ARM Cortex Microcontrollers
車載用
クロック&バッファ
インターフェース
照明&電力制御
メモリ
PSoC
タッチ センシング
USB コントローラー
ワイヤレス／RF
cypress.com/arm
cypress.com/automotive
cypress.com/clocks
cypress.com/interface
cypress.com/powerpsoc
cypress.com/memory
cypress.com/psoc
cypress.com/psoc
PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP
サイプレス開発者コミュニティ
コミュニティ | フォーラム | ブログ | ビデオ | トレーニ
ング
テクニカルサポート
cypress.com/support
cypress.com/touch
cypress.com/usb
cypress.com/wireless
Cypress, Cypress ロゴ, Spansion®, Spansion ロゴ, MirrorBit®, MirrorBit® EclipseTM, ORNANDTM, Easy DesignSimTM, TraveoTM 及びこれらの組合せは、米国・日本ほか諸外国における Cypress
Semiconductor Corp.の商標です。ARM and Cortex are the registered trademarks of ARM Limited in the EU and other countries. 第三者の社名・製品名等の記載はここでは情報提供を目的として表
記したものであり、各権利者の商標もしくは登録商標となっている場合があります。
© Cypress Semiconductor Corporation, 2015-2016. 本文書に記載される情報は予告なく変更される場合があります。Cypress Semiconductor Corporation (サイプレス セミコンダクタ社) は、サイ
プレス製品に組み込まれた回路以外のいかなる回路を使用することに対して一切の責任を負いません。サイプレス セミコンダクタ社は、特許またはその他の権利に基づくライセンスを譲渡する
ことも、または含意することもありません。サイプレス製品は、サイプレスとの書面による合意に基づくものでない限り、医療、生命維持、救命、重要な管理、または安全の用途のために使用す
ることを保証するものではなく、また使用することを意図したものでもありません。さらにサイプレスは、誤動作や誤りによって使用者に重大な傷害をもたらすことが合理的に予想される生命維
持システムの重要なコンポーネントとしてサイプレス製品を使用することを許可していません。生命維持システムの用途にサイプレス製品を供することは、製造者がそのような使用におけるあら
ゆるリスクを負うことを意味し、その結果サイプレスはあらゆる責任を免除されることを意味します。
すべてのソース コード (ソフトウェアおよび／またはファームウェア) はサイプレス セミコンダクタ社 (以下「サイプレス」) が所有し、全世界の特許権保護 (米国およびその他の国)、米国の
著作権法ならびに国際協定の条項により保護され、かつそれらに従います。サイプレスが本書面によりライセンシーに付与するライセンスは、個人的、非独占的かつ譲渡不能のライセンスであり、
適用される契約で指定されたサイプレスの集積回路と併用されるライセンシーの製品のみをサポートするカスタム ソフトウェアおよび／またはカスタム ファームウェアを作成する目的に限っ
て、サイプレスのソース コードの派生著作物をコピー、使用、変更そして作成するためのライセンス、ならびにサイプレスのソース コードおよび派生著作物をコンパイルするためのライセンス
です。上記で指定された場合を除き、サイプレスの書面による明示的な許可なくして本ソース コードを複製、変更、変換、コンパイル、または表示することはすべて禁止します。
免責条項: サイプレスは、明示的または黙示的を問わず、本資料に関するいかなる種類の保証も行いません。これには、商品性または特定目的への適合性の黙示的な保証が含まれますが、これに
限定されません。サイプレスは、本文書に記載される資料に対して今後予告なく変更を加える権利を留保します。サイプレスは、本文書に記載されるいかなる製品または回路を適用または使用し
たことによって生ずるいかなる責任も負いません。サイプレスは、誤動作や故障によって使用者に重大な傷害をもたらすことが合理的に予想される生命維持システムの重要なコンポーネントとし
てサイプレス製品を使用することを許可していません。生命維持システムの用途にサイプレス製品を供することは、製造者がそのような使用におけるあらゆるリスクを負うことを意味し、その結
果サイプレスはあらゆる責任を免除されることを意味します。
ソフトウェアの使用は、適用されるサイプレス ソフトウェア ライセンス契約によって制限され、かつ制約される場合があります。
Document Number: 002-00235 Rev.*B
March 4, 2016
Page 107 of 107