[AK4528] AK4528 High Performance 24Bit 96kHz Audio CODEC 概 要 AK4528は96kHzレコーディングシステム向けの高性能24bit CODECです。ADCにはワイドダイナミッ クレンジを実現するエンハンスト・デュアルビット方式を採用、DACには新開発のアドバンスト・マル チビット方式を採用、従来のシングルビット方式の優れた低歪み特性に加えて、さらに広いダイナミッ クレンジを実現しています。内蔵のポストフィルタにはスイッチトキャパシタフィルタ(SCF)が採用さ れ、クロックジッタによる精度の劣化を改善します。 特 長 • 24bit 2ch ADC - 64x Oversampling - Full differential Inputs - S/(N+D): 94dB - Dynamic Range, S/N: 108dB - Digital HPF for offset cancellation - I/F format: MSB justified or I2S • 24bit 2ch DAC - 128x Oversampling - 24bit 8 times Digital Filter Ripple: ±0.005dB, Attenuation: 75dB - SCF - Differential Outputs - S/(N+D): 94dB - Dynamic Range, S/N: 110dB - De-emphasis for 32kHz, 44.1kHz, 48kHz sampling - Output DATT with –72dB ATT - Soft Mute - I/F format: MSB justified, LSB justified or I2S • High Jitter Tolerance • 3-wire Serial Interface for Volume Control • Master Clock - 256fs/384fs/512fs/768fs/1024fs • 5V operation • 3V Power Supply Pin for 3V I/F • Small 28pin SSOP package MS0011-J-03 2013/03 -1- [AK4528] Block Diagram AINL+ AINLAINR+ AINR- ADC VD VT DGND PDN HPF Audio I/F Controller VCOM AOUTL+ AOUTLAOUTR+ AOUTR- DAC VREF VA AGND P/S LRCK BICK SDTO SDTI DATT SMUTE Control Register I/F Clock Divider CSN CCLK CDTI (DIF) (CKS1) (CKS0) MCLK DEM0 DEM1 DFS Block Diagram • AK4528とAK4524の比較 Function ADC S/(N+D) ADC DR, S/N Input PGA & ATT ADC Inputs Master Mode X’tal Oscillating Circuit Quad Speed Mode Parallel Mode AK4528 AK4524 94dB 90dB 108dB 100dB X O Differential Inputs Single-end Inputs X O X O X O O X O: Available, X: Not Available MS0011-J-03 2013/03 -2- [AK4528] オーダリングガイド −40 ∼ +85°C AK4528VM 28pin SSOP (0.65mm pitch) ピン配置 VCOM 1 28 AOUTR+ AINR+ 2 27 AOUTR- AINR- 3 26 AOUTL+ AINL+ 4 25 AOUTL- AINL- 5 24 DGND VREF 6 23 VD AGND 7 22 VT VA 8 21 DEM1 P/S 9 20 DEM0 MCLK 10 19 PDN LRCK 11 18 DFS BICK 12 17 CSN(DIF) SDTO 13 16 CCLK(CKS1) SDTI 14 15 CDTI(CKS0) AK4528 Top View MS0011-J-03 2013/03 -3- [AK4528] ピン／機能 No. Pin Name I/O Function 1 VCOM O 2 3 4 5 AINR+ AINR− AINL+ AINL− I I I I 6 VREF I 7 8 AGND VA - 9 P/S I 10 11 12 13 14 MCLK LRCK BICK SDTO SDTI CDTI CKS0 CCLK CKS1 I I I O I I I I I Common Voltage Output Pin, VA/2 Bias voltage of ADC inputs and DAC outputs. Rch Positive Input Pin Rch Negative Input Pin Lch Positive Input Pin Lch Negative Input Pin Voltage Reference Input Pin, VA Used as a voltage reference by ADC & DAC. VREF is connected externally to filtered VA. Analog Ground Pin Analog Power Supply Pin, 4.75 ∼ 5.25V Parallel/Serial Mode Select Pin “L”: Serial Mode, “H”: Parallel Mode Master Clock Input Pin Input/Output Channel Clock Pin Audio Serial Data Clock Pin Audio Serial Data Output Pin Audio Serial Data Input Pin Control Data Input Pin in Serial Mode Master Clock Select Pin Control Data Clock Pin in Serial Mode Master Clock Select Pin CSN I Chip Select Pin in Serial Mode DIF I 18 DFS I 19 PDN I 20 21 22 23 24 25 26 27 28 DEM0 DEM1 VT VD DGND AOUTL− AOUTL+ AOUTR− AOUTR+ I I O O O O 15 16 17 Digital Audio Interface Select Pin “L”: 24bit MSB justified, “H”: I2S compatible Double Speed Sampling Mode Pin Power-Down Mode Pin “H”: Power up, “L”: Power down reset and initialize the control register. De-emphasis Control Pin De-emphasis Control Pin Output Buffer Power Supply Pin, 2.7 ∼ 5.25V Digital Power Supply Pin, 4.75 ∼ 5.25V Digital Ground Pin Lch Negative Analog Output Pin Lch Positive Analog Output Pin Rch Negative Analog Output Pin Rch Positive Analog Output Pin Note: All input pins should not be left floating. MS0011-J-03 2013/03 -4- [AK4528] 絶対最大定格 (AGND, DGND=0V; Note 1) Parameter Analog Power Supplies: Digital Output Buffer VD−VA Input Current, Any Pin Except Supplies Analog Input Voltage Digital Input Voltage Ambient Temperature (powered applied) Storage Temperature Symbol VA VD VT VDA IIN VINA VIND Ta Tstg min −0.3 −0.3 −0.3 −0.3 −0.3 −40 −65 max 6.0 6.0 6.0 0.3 ±10 VA+0.3 VA+0.3 85 150 Unit V V V V mA V V °C °C Note: 1. 電圧は全てグランドピンに対する値です。 注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。 また通常の動作は保証されません。 推奨動作条件 (AGND, DGND=0V; Note 1) Parameter Power Supplies Analog Digital Output Buffer Voltage Reference Symbol VA VD VT VREF min 4.75 4.75 2.7 3.0 typ 5.0 5.0 3.0 - max 5.25 VA VD VA Unit V V V V Note: 1. 電圧は全てグランドピンに対する値です。 2. VAはVDと同時または先に立ち上げて下さい。 VAとVT間、VDとVT間の電源立ち上げシーケンスを考慮する必要はありません。 注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので 十分ご注意下さい。 MS0011-J-03 2013/03 -5- [AK4528] アナログ特性 (Ta=25°C; VA, VD, VT=5.0V; AGND=DGND=0V; VREF=VA; fs=44.1kHz; Signal Frequency=1kHz; 24bit Data; Measurement frequency = 20Hz ∼ 20kHz at fs=44.1kHz, 40Hz ∼ 40kHz at fs=96kHz; unless otherwise specified) Parameter min typ max Unit Input PGA Characteristics: ADC Analog Input Characteristics: Analog Source impedance = 330Ω Resolution 24 Bits Input Voltage (Note 3) ±2.6 ±2.8 ±3.0 Vpp fs=44.1kHz 16 27 kΩ Input Resistance fs=96kHz 7 12 kΩ S/(N+D) (−0.5dBFS) fs=44.1kHz 88 94 dB fs=96kHz 84 92 dB DR (−60dBFS) fs=44.1kHz, A-weighted 100 108 dB fs=96kHz 95 103 dB S/N fs=44.1kHz, A-weighted 100 108 dB fs=96kHz 95 103 dB Interchannel Isolation 90 110 dB Interchannel Gain Mismatch 0.2 0.5 dB Gain Drift 20 ppm/°C Input Voltage (Note 3) ±2.6 ±2.8 ±3.0 Vpp fs=44.1kHz 16 27 kΩ Input Resistance fs=96kHz 7 12 kΩ Input DC Bias Voltage (Note 4) 0.56VA 0.60VA V Power Supply Rejection (Note 5) 50 dB DAC Analog Output Characteristics: Resolution 24 Bits S/(N+D) (0dBFS) fs=44.1kHz 88 94 dB fs=96kHz 85 93 dB DR (−60dBFS) fs=44.1kHz, A-weighted 104 110 dB fs=96kHz 96 104 dB S/N fs=44.1kHz, A-weighted 104 110 dB fs=96kHz 96 104 dB Interchannel Isolation 90 110 dB Interchannel Gain Mismatch 0.2 0.5 dB Gain Drift 20 ppm/°C Output Voltage (Note 6) 5.0 5.4 5.8 Vpp Load Resistance (In case of AC load) 1 kΩ Output Current 1.5 mA Load Capacitance 25 pF Power Supply Rejection (Note 5) 50 dB Notes: 3. AIN+ピンとAIN−ピン間に入力される電圧。VREF電圧に比例します。Vin = ±0.56 x VREF。 4. 測定回路はFigure 12。DC Bias Voltage, Vb = 4.7k / (3.3k + 4.7k) x VA = 0.5875VA. 5. VREFピンの電圧を一定にして、VA, VD, VTに1kHz, 50mVppの正弦波を重畳した場合。 6. AOUT+とAOUT−をゲイン1で加算した場合のフルスケール電圧(0dB)。 VREF電圧に比例します。Vout = 1.08 x VREF x Gain。 MS0011-J-03 2013/03 -6- [AK4528] Parameter min typ max Unit 38 10 18 57 20 36 mA mA mA 10 10 100 100 μA μA Power Supplies Power Supply Current Normal Operation (PDN=“H”) VA VD+VT (fs=44.1kHz) (fs=96kHz) Power-down mode (PDN=“L”) (Note 7) VA VD+VT Note: 7. 全てのディジタル入力ピンをVDまたはDGNDに固定した時の値です。 フィルタ特性 (Ta=25°C; VA, VD=4.75 ∼ 5.25V; VT=2.7 ∼ 5.25V; fs=44.1kHz; DEM=OFF) Parameter Symbol min ADC Digital Filter (Decimation LPF): Passband (Note 8) −0.005dB PB 0 −0.02dB −0.06dB −6.0dB Stopband SB 24.34 Passband Ripple PR Stopband Attenuation SA 80 Group Delay (Note 9) GD Group Delay Distortion ΔGD ADC Digital Filter (HPF): Frequency Response (Note −3dB FR 8) −0.5dB −0.1dB DAC Digital Filter: Passband (Note 8) −0.01dB −6.0dB Stopband Passband Ripple Stopband Attenuation Group Delay (Note 9) DAC Digital Filter + SCF: Frequency Response: 0 ∼ 20.0kHz ∼ 40kHz (Note 10) PB 0 24.1 SB PR SA GD typ max Unit 20.02 20.20 22.05 19.76 - 31 0 kHz kHz kHz kHz kHz dB dB 1/fs μs 0.9 2.7 6.0 Hz Hz Hz ±0.005 30 kHz kHz kHz dB dB 1/fs ±0.2 ±0.3 dB dB 22.05 20.0 ±0.005 75 FR Notes: 8. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。 例えば、PB=20.02kHz(@−0.02dB)は0.454 x fsです。各応答は1kHzを基準にします。 9. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてから両チャネルの24ビ ットデータが出力レジスタにセットされるまでの時間です。DAC部は24ビットデータが入力レジス タにセットされてからアナログ信号が出力されるまでの時間です。 10. fs=96kHz時。 MS0011-J-03 2013/03 -7- [AK4528] DC特性 (Ta=25°C; VA,VD=4.75 ∼ 5.25V; VT=2.7 ∼ 5.25V) Parameter Symbol High-Level Input Voltage VIH Low-Level Input Voltage VIL High-Level Output Voltage (Iout=−100μA) (Note 11) VOH Low-Level Output Voltage (Iout=100μA) VOL Input Leakage Current Iin min 2.2 2.7 / VT−0.5 - typ - max 0.8 0.5 ±10 Unit V V V V μA Note: 11. Min値は2.7VまたはVT−0.5Vのどちらか低い方の値です。 スイッチング特性 (Ta=25°C; VA, VD=4.75 ∼ 5.25V, VT=2.7 ∼ 5.25V; CL=20pF) Parameter Symbol min Master Clock Timing 7.68 fCLK Frequency 0.4/fCLK tCLKL Pulse Width Low 0.4/fCLK tCLKH Pulse Width High LRCK Frequency 30 fsn Normal Speed Mode (DFS = “0”) 60 fsd Double Speed Mode (DFS = “1”) 45 Duty Duty Cycle Audio Interface Timing 81 tBCK BICK Period 33 tBCKL BICK Pulse Width Low 33 tBCKH Pulse Width High 20 tLRB LRCK Edge to BICK “↑” (Note 12) 20 tBLR BICK “↑” to LRCK Edge (Note 12) tLRS LRCK to SDTO (MSB) (Except I2S mode) tBSD BICK “↓” to SDTO 20 tSDH SDTI Hold Time 20 tSDS SDTI Setup Time typ max Unit 55.296 MHz ns ns 54 108 55 kHz kHz % 44.1 88.2 40 40 ns ns ns ns ns ns ns ns ns Note: 12. この規格値はLRCKのエッジとBICKの“↑”が重ならないように規定しています。 MS0011-J-03 2013/03 -8- [AK4528] Parameter Symbol min Control Interface Timing (P/S=“L”) CCLK Period CCLK Pulse Width Low Pulse Width High CDTI Setup Time CDTI Hold Time CSN “H” Time CSN “L” Time CSN “↑” to CCLK “↑” CCLK “↑” to CSN “↑” tCCK tCCKL tCCKH tCDS tCDH tCSW tCSW tCSS tCSH 200 80 80 40 40 150 150 150 50 ns ns ns ns ns ns ns ns ns tPD tPDV tPDV 150 ns 1/fs 1/fs Reset Timing PDN Pulse Width RSTADN “↑” to SDTO valid PDN “↑” to SDTO valid (Note 13) (Note 14) (Note 15) typ max 516 516 Unit Note: 13. AK4528はPDN=“L”でリセットされます。 14. シリアルモード時、RSTADNビットを立ち上げてからのLRCKクロックの“↑”の回数です。 15. パラレルモード時、PDNピンを立ち上げてからのLRCKクロックの“↑”の回数です。 タイミング波形 1/fCLK VIH MCLK VIL tCLKH tCLKL 1/fs VIH LRCK VIL tBCK VIH BICK VIL tBCKH tBCKL Clock Timing MS0011-J-03 2013/03 -9- [AK4528] VIH VIL LRCK tBLR tLRB VIH VIL BICK tLRS tBSD SDTO 50%VT tSDS tSDH VIH VIL SDTI Audio Interface Timing VIH VIL CSN tCCKL tCCKH tCSS VIH VIL CCLK tCDS CDTI C1 tCDH C0 R/W A4 VIH VIL WRITE Command Input Timing tCSW VIH VIL CSN tCSH VIH VIL CCLK CDTI D3 D2 D1 VIH VIL D0 WRITE Data Input Timing tPD PDN VIL Power Down & Reset Timing MS0011-J-03 2013/03 - 10 - [AK4528] 動作説明 システムクロック 必要なクロックは、MCLK, LRCK, BICKです。マスタクロック(MCLK)とサンプリングクロック(LRCK)は同 期する必要はありますが位相を合わせる必要はありません。MCLKの周波数は、シリアルモードでは、 CMODE, CKS0-1, DFSビット(Table 1, Table 3)で、パラレルモードではCKS0-1, DFSピン(Table 2, Table 3)で選 択します。 CKS0-1ピン, DFSピンの設定を変更する場合は必ずパワーダウン中に行って下さい。コントロールレジスタ のCMODEビット, CKS0-1ビット, DFSビットの設定を変更する場合は必ずRSTADNビット, RSTDANビット が“0”の間に行って下さい。 また、動作時(PDN=“H”かつコントロールレジスタによってADCまたはDACのどちらかが動作している時) に外部クロック(MCLK, BICK, LRCK)を止めてはいけません。これらのクロックが供給されない場合、内部 にダイナミックなロジックを使用しているため、過電流が流れ、動作が異常になる可能性があります。クロ ックを止める場合はパワーダウン状態(PDN=“L”またはコントロールレジスタによってADCとDACの両方と もパワーダウン状態に設定)して下さい。 CMODE bit CKS1 bit CKS0 bit MCLK 通常速 (DFS bit = “0”) MCLK 2倍速 (DFS bit = “1”) 0 0 0 1 1 0 0 1 0 0 0 1 0 0 1 256fs 512fs 1024fs 384fs 768fs N/A 256fs 512fs N/A 384fs Default Table 1. Master Clock Frequency Select in Serial Mode CKS1 pin CKS0 pin MCLK Normal Speed (DFS pin = “L”) L L H H L H L H 256fs 512fs 384fs 1024fs MCLK Double Speed (DFS pin = “H”) N/A 256fs N/A 512fs Table 2. Master Clock Frequency Select in Parallel Mode MCLK 通常速 (DFS = “0”) 256fs 512fs 1024fs 384fs 768fs fs=44.1kHz fs=48kHz 11.2896MHz 22.5792MHz 45.1584MHz 16.9344MHz 33.8688MHz 12.288MHz 24.576MHz 49.152MHz 18.432MHz 36.864MHz MCLK 2倍速 (DFS = “1”) N/A 256fs 512fs N/A 384fs fs=88.2kHz fs=96kHz N/A 22.5792MHz 45.1584MHz N/A 33.8688MHz N/A 24.576MHz 49.152MHz N/A 36.864MHz Table 3. Master Clock Frequencies example Note. 上記Table1-3以外のDFS, MODE ,CKS1-0の設定はしないで下さい。 MS0011-J-03 2013/03 - 11 - [AK4528] オーディオインタフェースフォーマット シリアルモードでは、5種類のデータフォーマット(Table 4)がDIF0-2 bitで選択できます。パラレルモードで は、Mode 2, Mode3の2種類のデータフォーマット(Table 5)がDIFピンで選択できます。全モードともMSBファ ースト、2’sコンプリメントのデータフォーマットでSDTOはBICKの立ち下がりで出力され、SDTIはBICKの 立ち上がりでラッチされます。 Mode DIF2 bit DIF1 bit DIF0 bit SDTO SDTI LRCK BICK 0 1 2 3 4 0 0 0 0 1 0 0 1 1 0 0 1 0 1 0 24bit, MSB justified 24bit, MSB justified 24bit, MSB justified 24bit, I2S 24bit, MSB justified 16bit, LSB justified 20bit, LSB justified 24bit, MSB justified 24bit, I2S 24bit, LSB justified H/L H/L H/L L/H H/L ≥ 32fs ≥ 40fs ≥ 48fs ≥ 48fs ≥ 48fs Default Table 4. Audio data format in Serial Mode Mode DIF pin SDTO SDTI LRCK BICK 2 3 0 1 24bit, MSB justified 24bit, I2S 24bit, MSB justified 24bit, I2S H/L L/H ≥ 48fs ≥ 48fs Table 5. Audio data format in Parallel Mode LRCK 0 1 2 3 9 10 11 12 13 14 15 0 1 2 9 10 11 12 13 14 15 0 1 BICK(32fs) SDTO(o) 23 22 21 15 14 13 12 11 10 SDTI(i) 15 14 13 7 0 1 2 3 6 17 4 5 18 19 3 2 20 9 8 23 22 21 15 14 13 12 11 10 9 8 23 1 0 15 14 13 7 1 0 15 30 31 0 1 2 3 6 17 5 18 4 19 3 2 20 31 0 1 BICK(64fs) SDTO(o) 23 22 21 SDTI(i) 7 Don’t Care 6 5 4 3 23 22 21 15 14 13 12 11 2 1 7 Don’t Care 0 6 5 4 3 23 15 14 13 12 11 SDTO-19:MSB, 0:LSB; SDTI-15:MSB, 0:LSB Lch Data 2 1 0 Rch Data Figure 1. Mode 0 Timing LRCK 0 1 2 12 13 14 24 25 31 0 1 2 12 13 14 24 25 31 0 1 BICK(64fs) SDTO(o) SDTI(i) 23 22 12 11 10 Don’t Care 19 18 0 8 23 22 7 1 0 12 11 10 Don’t Care SDTO-23:MSB, 0:LSB; SDTI-19:MSB, 0:LSB Lch Data 19 18 0 8 23 7 1 0 Rch Data Figure 2. Mode 1 Timing MS0011-J-03 2013/03 - 12 - [AK4528] LRCK 0 1 2 18 19 20 21 22 23 24 25 0 1 2 18 19 20 21 22 23 24 25 0 1 BICK(64fs) SDTO(o) 23 22 5 4 3 2 1 0 23 22 5 4 3 2 1 0 SDTI(i) 23 22 5 4 3 2 1 0 Don’t Care 23 22 5 4 3 2 1 0 Don’t Care 23 23:MSB, 0:LSB Lch Data Rch Data Figure 3. Mode 2 Timing LRCK 0 1 2 3 19 20 21 22 23 24 25 0 1 2 3 19 20 21 22 23 24 25 0 1 BICK(64fs) SDTO(o) 23 22 5 4 3 2 1 0 23 22 5 4 3 2 1 0 SDTI(i) 23 22 5 4 3 2 1 0 Don’t Care 23 22 5 4 3 2 1 0 Don’t Care 23:MSB, 0:LSB Lch Data Rch Data Figure 4. Mode 3 Timing LRCK 0 1 2 8 9 10 20 21 31 0 1 2 8 9 10 20 21 31 0 1 BICK(64fs) SDTO(o) SDTI(i) 23 22 16 15 14 Don’t Care 23:MSB, 0:LSB 23 22 0 12 11 23 22 1 0 16 15 14 Don’t Care Lch Data 23 22 0 12 11 23 1 0 Rch Data Figure 5. Mode 4 Timing MS0011-J-03 2013/03 - 13 - [AK4528] パラレル／シリアルモードコントロール P/Sピンを“H”にするとパラレルモードになり、DIFでオーディオインタフェースフォーマット、DFS, CKS1, CKS0ピンでマスタクロック周波数の選択することができます。 P/Sピンを“L”にするとシルアルモードになり、CKS1, CKS0, DIFピンがそれぞれCDTI, CCLK, CSNピンになり ます。 また、DEM1, DEM0, DFSについてはピン設定とレジスタ設定は内部でORがとられており、シリアルモード でもピン設定によって各機能をコントロール可能です。レジスタのみで制御する際は、DEM1, DEM0, DFS ピンは“L”にして下さい。 ディジタルHPF ADCはDCオフセットキャンセルのためにディジタルHPFを内蔵します。HPFのfcは、fs=44.1kHz時0.9Hzにな っており、周波数応答はfsに比例します。HPFはチャネル毎にON/OFFをコントロールできます。 出力ボリューム DACの前段に128ステップ(ミュートを含む)のディジタルボリューム(出力ATT: OATT)を内蔵します。OATT は内部リニア補間された疑似ログボリュームで、レベルを切り替えた場合、レベル間を最大8031ステップで ソフト遷移します。そのため切り替えノイズは全く出ません。 ディエンファシスフィルタ IIRフィルタによる3周波数(32kHz, 44.1kHz, 48kHz)対応のディエンファシスフィルタ(50/15μs特性)を内蔵し ています。設定はレジスタから行います。2倍速モード(DFS=“1”)ではディエンファシスフィルタは常にOFF です。 このモードはピンとレジスタにて設定することができます。 No 0 1 2 3 DEM1 0 0 1 1 DEM0 0 1 0 1 Mode 44.1kHz OFF 48kHz 32kHz Default in serial mode Table 6. De-emphasis control (DFS=“0”) MS0011-J-03 2013/03 - 14 - [AK4528] ソフトミュート機能 DAC入力のディジタル部にソフトミュート機能を内蔵します。ソフトミュートはSMUTEビットでコントロ ールできます。SMUTEビットを“1”にすると1024LRCKサイクルでDACのデータが−∞ (“0”)までアテネーショ ンされます。SMUTEビットを“0”にすると−∞状態が解除され、−∞から1024LRCKサイクルで0dBまで復帰し ます。ソフトミュート開始後、1024LRCKサイクル以内に解除されるとアテネーションが中断され、同じサ イクルで0dBまで復帰します。 ソフトミュート機能は出力ボリュームとは独立しており、縦続接続された関係です。 SMUTE 1024/fs 0dB 1024/fs (1) (3) A ttenuation -∞ GD (2) GD (1) 1024LRCKサイクル(1024/fs)で入力データが−∞ (“0”)までアテネーションされます。 (2) ディジタル入力に対するアナログ出力は群遅延(GD)をもちます。 (3) 1024LRCKサイクル以内にソフトミュートが解除されるとアテネーションが中断され、同じサイクルで 0dBまで復帰します。 Figure 6. ソフトミュート機能 MS0011-J-03 2013/03 - 15 - [AK4528] パワーダウンとリセット AK4528のADCとDACはパワーダウンピン(PDN)を“L”にすることでパワーダウンでき、この時、同時に各デ ィジタルフィルタがリセットされます。PDN = “L”で内部レジスタ値は初期化されます。このリセットは電 源投入時に必ず1度行って下さい。 シルアルモードでは、コントロールレジスタはADC, DAC共にリセット状態(RSTADN=RSTDAN=“0”)になっ ているので、各出力をイネーブルするためには、必要な設定を行った後、各リセットレジスタを解除して下 さい。ADCの場合、パワーダウンモードまたはリセット状態が解除されると初期化サイクルが開始されます。 そのため、出力データSDTOは516 x LRCKサイクル後確定します。DACの場合は、PDNピン“↑”またはPWVR レジスタ“↑”後、初期化サイクルが開始され、AOUTは512 x LRCKサイクル間 Hi-Zで、その後アナログ出力 が可能になります。また、パワーダウンモードはコントロールレジスタ(PWAD, PWDA)を使ってもコントロ ールできます。 Power Supply PDN pin RSTADN(registe RSTDAN(registe PWAD(register) PWDA(register) PWVR(register) ADC Internal State PD Reset INITA SDTO DAC Internal State Normal “0” PD Output Reset INITD OATT PD INITA “0” Normal 00H → XXH 00H Normal PD Output “0” PD XXH PD Normal 00H → XXH 00H 00H XXH Normal INITD 00H → XXH 512/fs AOUT External Mute Example External clocks “0” Hi-Z * XXH 512/fs FI Output * FI Hi-Z * Output * FI Hi-Z * Output * MCLK, LRCK, BICK The clocks can be stopped. • INITA: • INITD: • PD: • XXH: • FI: • AOUT: ADCアナログ部の初期化期間(516/fs)。 DACアナログ部の初期化期間(512/fs)。 パワーダウン状態。PDN=“L”の場合は、レジスタ内容は初期化されます。それ以外の場合 は、全てのレジスタ内容は保持されます。 その時点のATTレジスタの設定値。 Fade In。パワーダウン解除及びリセット解除時、ATT値は最大8032/fsサイクルでFade Inし ます。 “*”の箇所でボツ音が発生します。 Figure 7. Reset & Power Down Sequence in Serial Mode MS0011-J-03 2013/03 - 16 - [AK4528] パラレルモードでは、PDNピンを“H”にすると、ADC, DACとも内部リセット解除された状態で立ち上がりま す。そのため各出力は即座に出力を開始します。但し、ADC, DACの初期化サイクルとDACのOATTが00H から7FHまで8031/fsサイクルでフェードインする動作が起こります。 Power Supply PDN pin ADC Internal State PD INITA Normal “0” Output INITD Normal SDTO DAC Internal State PD OATT 00H PD INITA Normal “0” PD 00H → 7FH 7FH Output INITD Normal 00H → 7FH 00H 512/fs AOUT External Mute Example External clocks Hi-Z FI 7FH 512/fs Output * Hi-Z * MCLK, LRCK, BICK FI Output * MCLK, LRCK, BICK The clocks can be stopped. • INITA: • INITD: • PD: • FI: • AOUT: ADCアナログ部の初期化期間(516/fs)。 DACアナログ部の初期化期間(512/fs)。 パワーダウン状態。 Fade In。パワーダウン解除はOATT値はFade Inします。 “*”の箇所でボツ音が発生します。 Figure 8. Reset & Power Down Sequence in Parallel Mode MS0011-J-03 2013/03 - 17 - [AK4528] シリアルコントロールインタフェース P/Sピンを“L”にするとシリアルモードになります。シルアルモードでは、3線式シリアルI/Fピン : CSN, CCLK, CDTIで書き込みを行います。I/F上のデータはChip address (2bits, CAD0/1 = “10”固定)、Read/Write (1bit, “1”固 定)、Register address (MSB first, 5bits)とControl data (MSB first, 8bits)で構成されます。データ送信側はCCLKの “↓”で各ビットを出力し、受信側は“↑”で取り込みます。データの書き込みはCSNの“↑”で有効になります。 CCLKのクロックスピードは5MHz(max)です。アクセスしない時はCSNを“H”に固定して下さい。チップアド レスは“10”に固定です。チップアドレス“10”以外の入力に対しては書き込みが無効になります。PDN = “L” で内部レジスタ値は初期化されます。 Function Parallel mode Serial mode O O X X X O O O O O X O X O Double speed De-emphasis SMUTE Output Digital ATT HPF off MCLK; 768fs@Normal Speed 384fs@Double Speed 16/20/24bit LSB justified format Table 7. 機能表 (O: 対応, X: 対応せず) PDNピンを“L”にすると内部レジスタ値は初期化されます。P/Sピンを切り替えた場合はPDNピンを“L”にし てリセットして下さい。また、シリアルモードではRSTNビットに“L”を書き込むと内部タイミング回路がリ セットされます。但し、このときレジスタの内容は初期化されません。 CSN 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 CCLK CDTI C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0 C1-C0: R/W: A4-A0: D7-D0: Chip Address (Fixed to “10”) READ/WRITE (Fixed to “1”:WRITE only) Register Address Control data Figure 9. Control I/F Timing *AK4528はRAEDをサポートしません。また、C1, C0, R/Wは固定(“101”)です。 MS0011-J-03 2013/03 - 18 - [AK4528] レジスタマップ Addr 00H 01H 02H 03H 04H 05H Register Name Power Down Control Reset Control Clock and Format Control Deem and Volume Control Lch ATT Control Rch ATT Control D7 0 TE7 DIF2 SMUTE 0 0 D6 0 TE6 DIF1 0 ATTL6 ATTR6 D5 0 TE5 DIF0 0 ATTL5 ATTR5 D4 0 TE4 CMODE 0 ATTL4 ATTR4 D3 0 0 CKS1 HPFR ATTL3 ATTR3 D2 PWVR 0 CKS0 HPFL ATTL2 ATTR2 D1 PWAD RSTADN 0 DEM1 ATTL1 ATTR1 D0 PWDA RSTDAN DFS DEM0 ATTL0 ATTR0 Note: 06Hアドレスから1FHアドレスにはデータを書き込まないで下さい。 01HアドレスのD7 ∼ D4には常に“0”を書き込んで下さい。 PDNピンを“L”にすると全てのレジスタが初期値にリセットされます。 シリアルモード時のレジスタ設定時の注意点 クロックモードと入出力フォーマットの設定をレジスタによって行う場合はRSTADNビットとRSTDANビ ットが“0”の間に行い、この間はADC出力とDAC出力は外部でミュートして下さい。以下にクロックモード と入出力フォーマットのレジスタ設定シーケンスを示します。 ① 電源投入時等、PDNピンを用いてAK4528をリセットした場合。 (1) PDNピン=“H”。 (2) クロックモードと入出力フォーマット等のレジスタ設定。 (3) RSTADNビットとRSTDANビットを“1”にしてADCとDACのリセット状態を解除。Reset Control Register(01H)参照。 ② PDNピンでAK4528にリセットをかけない場合。 (1) RSTADNビットとRSTDANビットを“0”にしてADCとDACをリセット状態にする。 (2) クロックモードと入出力フォーマットのレジスタ設定。 (3) RSTADNビットとRSTDANビットを“1”にしてADCとDACのリセット状態を解除。Reset Control Register(01H)参照。 注）上記①、②の設定中にはボツ音が出ますので、ADC出力とDAC出力は外部でミュートして下さい。 MS0011-J-03 2013/03 - 19 - [AK4528] 詳細説明 Addr 00H Register Name Power Down Control default D7 0 0 D6 0 0 D5 0 0 D4 0 0 D3 0 0 D2 PWVR 1 D1 PWAD 1 D0 PWDA 1 PWDA: DAC power control 0: Power down 1: Power up “0”でDAC部のみパワーダウンされます。この時、AOUTは即座にHi-Zになり、出力ATTも一旦 “00H”になります。但し、コントロールレジスタの内容は初期化されません。また、コントロー ルレジスタへの書き込みも可能です。パワーダウン解除時は出力ATTがコントロールレジスタ の設定値(04H, 05H)までフェードインします。設定時及び解除時はノイズ発生の可能性があるの で外部でミュートして下さい。 PWAD: ADC power control 0: Power down 1: Power up “0”でADC部のみパワーダウンされます。この時、SDTOは即座に“L”になります。パワーダウン 解除後、最初の516LRCKサイクルは“0”が出力されます。 PWVR: Vref power control 0: Power down 1: Power up “0”でデバイス全体がパワーダウンされます。この時、ADCとDACは動作できません。パワーダ ウン時はコントロールレジスタの内容は初期化されません。また、コントロールレジスタへの 書き込みも可能です。また、PWAD, PWDAを“0”に、PWVRを“1”にすることでVREF部のみパワ ーアップさせることも可能です。 Addr 01H Register Name Reset Control default D7 TE7 0 D6 TE6 0 D5 TE5 0 D4 TE4 0 D3 0 0 D2 0 0 D1 RSTADN 0 D0 RSTDAN 0 TE7-4: Test Control Register Enable “0000”に固定して下さい。 RSTDAN: DAC reset control 0: Reset 1: Normal Operation “0”でDAC部がリセット状態になります。この時、AOUTは即座にVCOMレベルになり、出力ATT も一旦“00H”になります。但し、コントロールレジスタの内容は初期化されません。また、コン トロールレジスタへの書き込みも可能です。リセット解除時は出力ATTがコントロールレジス タの設定値(04H, 05H)までフェードインします。設定時及び解除時はノイズ発生の可能性がある ので外部でミュートして下さい。 RSTADN: ADC reset control 0: Reset 1: Normal Operation “0”でADC部のみリセット状態になります。この時、SDTOは即座に“L”になります。パワーダウ ン解除後、最初の516LRCKサイクルは“0”が出力されます。 MS0011-J-03 2013/03 - 20 - [AK4528] Addr 02H Register Name Clock and Format Control default D7 DIF2 0 D6 DIF1 1 D5 DIF0 0 D4 CMODE 0 D3 CKS1 0 D2 CKS0 0 D1 0 0 D0 DFS 0 D2 HPFL 1 D1 DEM1 0 D0 DEM0 0 DFS: Sampling Speed Control (see Table 1 and Table 3) 初期値は通常速です。 DFSピンと内部でORがとられます。 CMODE, CKS1-0: Master Clock Frequency Select (see Table 1 and Table 3) 初期値は256fsです。 DIF2-0: Audio data interface modes (see Table 4) 000: Mode 0 001: Mode 1 010: Mode 2 011: Mode 3 100: Mode 4 初期値はADC, DACとも24bit前詰めです。 Addr 03H Register Name Deem and Volume Control default D7 SMUTE 0 D6 0 0 D5 0 0 D4 0 0 D3 HPFR 1 DEM1-0: De-emphasis response (see Table 6) 00: 44.1kHz 01: OFF 10: 48kHz 11: 32kHz 初期値は44.1kHzです。 DEM1, DEM0ピンと内部でORがとられます。 HPFR: Right channel Digital High Pass Filter Control 0: Disable 1: Enable 初期値は“1”です。 HPFL: Left channel Digital High Pass Filter Control 0: Disable 1: Enable 初期値は“1”です。 SMUTE: DAC Input Soft Mute control 0: Normal operation 1: DAC outputs soft-muted ソフトミュートは出力ATTとは独立に動作し、ディジタル的に実行されます。 MS0011-J-03 2013/03 - 21 - [AK4528] Addr 04H 05H Register Name Lch OATT Control Rch OATT Control default D7 0 0 0 D6 ATTL6 ATTR6 1 D5 ATTL5 ATTR5 1 D4 ATTL4 ATTR4 1 D3 ATTL3 ATTR3 1 D2 ATTL2 ATTR2 1 D1 ATTL1 ATTR1 1 D0 ATTL0 ATTR0 1 ATTL/R6-0: DAC ATT Level (see Table 8) 初期値は7FH (0dB)です。 0 -10 -20 -30 -40 -50 -60 -70 -80 -90 -100 2 1.8 1.6 1.4 1.2 1 0.8 0.6 0.4 0.2 0 ATT (dB) Step (dB) 127 111 95 79 63 47 Input Data(Level) 31 Step(dB) ATT(dB) PDNピン“L”時“00H”に設定され、PDNピン“H”で初期値“7FH”まで8031サイクルでフェードイン します。 PWDA=“0”時“00H”に設定され、PWDA=“1”でその時の設定値までフェードインします。 RSTDAN=“0”時“00H”に設定され、RSTDAN=“1”でその時の設定値までフェードインします。 15 Figure 10. ATT特性 MS0011-J-03 2013/03 - 22 - [AK4528] Data 127 126 125 : 112 111 110 : 96 95 94 : 80 79 78 : 64 63 62 : 48 47 46 : 32 31 30 : 16 15 14 : 5 4 3 2 1 0 内部値 (DATT) 8031 7775 7519 : 4191 3999 3871 : 2079 1983 1919 : 1023 975 943 : 495 471 455 : 231 219 211 : 99 93 89 : 33 30 28 : 10 8 6 4 2 0 Gain (dB) Step幅 (dB) 0 −0.28 −0.57 : −5.65 −6.06 −6.34 : −11.74 −12.15 −12.43 : −17.90 −18.32 −18.61 : −24.20 −24.64 −24.94 : −30.82 −31.29 −31.61 : −38.18 −38.73 −39.11 : −47.73 −48.55 −49.15 : −58.10 −60.03 −62.53 −66.05 −72.07 MUTE 0.28 0.29 : 0.51 0.41 0.28 : 0.52 0.41 0.28 : 0.53 0.42 0.29 : 0.54 0.43 0.30 : 0.58 0.46 0.32 : 0.67 0.54 0.38 : 0.99 0.83 0.60 : 1.58 1.94 2.50 3.52 6.02 OATT 128レベルを以下の式で8032レベルのリニ アDATTに変換する。内部DATTは設定値の 間はソフト遷移する。 内部値=2^m x (2 x l + 33) – 33 m: Dataの上位3-bits l: Dataの下位4-bits Table 8. コード表 MS0011-J-03 2013/03 - 23 - [AK4528] システム設計 Figure 11はシステム接続例です。具体的な回路と測定例については評価ボード(AKD4528)を参照して下さい。 4.75 ∼ 5.25V Analog Supply 0.1u 2.2u + 1 VCOM AOUTR+ 28 Rch Input Buffer 2 AINR+ AOUTR- 27 3 AINR- AOUTL+ 26 Lch Input Buffer 4 AINL+ AOUTL- 25 5 AINL- DGND 24 6 VREF VD 23 7 AGND VT 22 8 VA DEM1 21 9 P/S DEM0 20 10 MCLK PDN 19 11 LRCK DFS 18 12 BICK CSN/DIF 17 10u + AK4528 Rch LPF Rch Out Lch LPF Lch Out 5 0.1u 0.1u 2.7 ∼ 5.25V Digital Supply 0.1u Audio Controller 13 SDTO CCLK/CKS1 16 14 SDTI CDTI/CKS0 Mode Setting 15 注: - AK4528のAGND, DGNDと周辺コントローラ等のグランドは分けて配線して下さい。 - AOUT+/−が容量性負荷を駆動する場合は直列に抵抗を入れて下さい。 -ディジタル入力ピンはオープンにしないで下さい。 Figure 11. Typical Connection Diagram 1. グランドと電源のデカップリング 電源とグランドの取り方には十分注意して下さい。通常、VAとVDにはシステムのアナログ電源を供給しま す。もし、VAとVDが別電源で供給される場合は電源立ち上げシーケンスに注意して下さい。VTは外部IC とのI/F用の電源なのでシステムのディジタル電源を供給して下さい。AGNDとDGNDは一点でアナロググラ ンドに接続して下さい。システムのグランドはアナログとディジタルで分けて配線しPCボード上の電源に近 いところで接続して下さい。小容量のデカップリングコンデンサはなるべく電源ピンの近くに接続して下さ い。 MS0011-J-03 2013/03 - 24 - [AK4528] 2. 基準電圧 VREFピンとAGNDの電圧差がアナログ入出力レンジを設定します。通常、VREFピンはVAに接続し、AGNDとの間 に0.1μFのセラミックコンデンサを接続します。VCOMはアナログ信号のコモン電圧として使われます。このピンには高 周波ノイズを除去するために2.2μFの電解コンデンサと並列に0.1μFのセラミックコンデンサをAGNDとの間に接続して 下さい。特に、セラミックコンデンサはピンにできるだけ近づけて接続して下さい。VCOMピンから電流を取ってはいけ ません。ディジタル信号、特にクロックは変調器へのカップリングを避けるため、VREFとVCOMピンからできるだけ離 して下さい。 3. アナログ入力 アナログ入力は差動入力になっており、入力抵抗は27kΩ (typ. @fs=44.1kHz)です。入力レンジは0.56 x VREF Vpp (typ)で、入力信号のDCバイアス電圧は0.56VA ∼ 0.60VAとすることを推奨します。また、AK4528はAGND からVAまでの電圧を入力することができます。出力コードのフォーマットは2’sコンプリメントで、正のフ ルスケール以上の入力電圧に対しては7FFFFFH(@24bit)、負のフルスケール以下に対しては800000H (@24bit)、無入力時の理想値は000000H (@24bit)です。DCオフセット(ADC自体のDCオフセットも含む)は内 蔵のHPF (fc=0.9Hz @fs=44.1kHz)でキャンセルされます。 AK4528は64fsでアナログ入力をサンプリングします。ディジタルフィルタは、64fsの整数倍付近の帯域を除 く阻止域以上のノイズを全て除去します。そのため簡単なRCフィルタが64fs付近のノイズを減衰させるため に使われますが、ほとんどのオーディオ信号では64fs付近に大きなノイズを持つことはありません。 Figure 12は差動入力の場合の回路例です。 5.96Vpp 4.7k 4.7k 2.8Vpp AK4528 1.5nF 330 AINR+ 2 330 AINR- Vop+ 10k 4.7k + NJM5532 22u + Signal VA Vop- 3 3.3k 2.8Vpp AINL+ 4 Vop+/-=+/-15V VA=5V AINL- 5 4.7k Same circuit Input RC filter response : fc = 160kHz, 0.1u BIAS + 10u g = -0.07dB at 20kHz, -0.26dB at 40kHz. Figure 12. Differential Input Buffer Example MS0011-J-03 2013/03 - 25 - [AK4528] 4. アナログ出力 アナログ出力は完全差動出力になっており、出力レンジは内部のコモン電圧(約VA/2)を中心に0.54 x VREF Vpp (typ)になります。差動出力は外部で加算されます。AOUT+とAOUT−の加算電圧はVout = (AOUT+)−(AOUT−)です。加算ゲインが1の場合、出力レンジは5.4Vpp (typ@VREF=5V)です。外部加算回路 のバイアス電圧は外部で供給されます。入力コードのフォーマットは2’sコンプリメントで、 7FFFFFH(@24bit)に対しては正のフルスケール、800000H(@24bit)に対しては負のフルスケール、 000000H(@24bit)でのAOUTの理想値は0Vが出力されます。 内蔵のΔΣ変調器が発生する帯域外ノイズ(シェーピングノイズ)は内蔵のスイッチトキャパシタフィルタ (SCF)と外部LPFで減衰されます。 差動出力のためコンデンサを使わずにAOUT+/−出力のDC成分を除去することが可能です。Figure 13から Figure 15は差動出力を加算する外部オペアンプ回路例です。 4.7k 4.7k AOUTR1 Vop 3300p 4.7k R1 AOUT+ Vop 4.7k 470p + Analog Out 470p 1k BIAS 0.1u 47u + 1k When R1=200ohm fc=93.2kHz, Q=0.712, g=-0.1dB at 40kHz When R1=180ohm fc=98.2kHz, Q=0.681, g=-0.2dB at 40kHz Figure 13. 2次LPF回路例(単電源オペアンプ使用) MS0011-J-03 2013/03 - 26 - [AK4528] 4.7k 4.7k AOUT470p R1 +Vop 3300p 4.7k R1 4.7k Analog Out + AOUT+ 470p -Vop When R1=200ohm fc=93.2kHz, Q=0.712, g=-0.1dB at 40kHz When R1=180ohm fc=98.2kHz, Q=0.681, g=-0.2dB at 40kHz Figure 14. 2次LPF回路例(両電源オペアンプ使用) 180p 4.7k 4.7k AOUT+Vop 4.7k 4.7k Analog Out + AOUT+ 180p -Vop fc=188kHz Figure 15. ローコスト1次LPF回路例(両電源オペアンプ使用) 周辺I/F例 AK4528はTTL入力のため周辺の電源電圧3V(typ)デバイスの信号を受けることができます。さらに、ディジ タル出力はVT電源を3Vにすることにより、電源電圧3V(typ)の周辺デバイスとI/F可能です。 5V Analog 3V Digital Audio signal Analog Digital DSP I/F 3 or 5V Digital AK4528 Control signal uP & Others Figure 16. Power supply connection example MS0011-J-03 2013/03 - 27 - [AK4528] パッケージ 28pin SSOP (Unit: mm) 2.1MAX 10.40MAX 28 15 5.30 7.90±0.20 A 14 1 0.22±0.05 0.65 0.32±0.08 0.1±0.1 0.60±0.15 Detail A 0.10 1.30 Seating Plane NOTE: Dimension "*" does not include mold flash. 0-8° Material & Lead finish Package molding compound: Lead frame material: Lead frame surface treatment: Epoxy Cu Solder plate MS0011-J-03 2013/03 - 28 - [AK4528] マーキング AKM AK4528VM XXXBYYYYC XXXBYYYYC: XXXB: YYYYC: Date code identifier Lot number (X: Digit number, B: Alpha character) Assembly date (Y: Digit number, C: Alpha character) 改訂履歴 Date (Y/M/D) 00/01/24 03/01/07 Revision 00 01 Reason 初版 誤記訂正 Page Contents 7 フィルタ特性 ADC Passband: 22.20 → 20.20 AK4528VFを削除 (28pin VSOP) AK4528VMを追加 (28pin SSOP) オーダリングガイドを変更 パッケージ図を変更 マーキング図を変更 マーキング図を変更 12/01/12 02 仕様変更 1, 3, 28, 29 13/03/08 03 誤記訂正 29 MS0011-J-03 2013/03 - 29 - [AK4528] 重要な注意事項 0. 本書に記載された弊社製品（以下、「本製品」といいます。）、および、本製品の仕様につ きましては、本製品改善のために予告なく変更することがあります。従いまして、ご使用を 検討の際には、本書に掲載した情報が最新のものであることを弊社営業担当、あるいは弊社 特約店営業担当にご確認ください。 1. 本書に記載された情報は、本製品の動作例、応用例を説明するものであり、その使用に際し て弊社および第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うもの ではありません。お客様の機器設計において当該情報を使用される場合は、お客様の責任にお いて行って頂くとともに、当該情報の使用に起因してお客様または第三者に生じた損害に対 し、弊社はその責任を負うものではありません。 2. 本製品は、医療機器、航空宇宙用機器、輸送機器、交通信号機器、燃焼機器、原子力制御用 機器、各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、 生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を 要求される用途に使用されることを意図しておらず、保証もされていません。そのため、別 途弊社より書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。 万が一、これらの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責 任を一切負うものではありません。 3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場 合があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財産 等が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製品 に必要な安全設計を行うことをお願いします。 4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、ある いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸出ま たは非居住者に提供する場合は、「外国為替及び外国貿易法」その他の適用ある輸出関連法 令を遵守し、必要な手続を行ってください。本製品および本書記載の技術情報を国内外の法 令および規則により製造、使用、販売を禁止されている機器・システムに使用しないでくだ さい。 5. 本製品の環境適合性等の詳細につきましては、製品個別に必ず弊社営業担当までお問合せく ださい。本製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適用 される環境関連法令を十分調査のうえ、かかる法令に適合するようにご使用ください。お客 様がかかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いかね ます。 6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じ た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。 7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを 禁じます。 MS0011-J-03 2013/03 - 30 -