データシート

[AK4482]
AK4482
111dB 192kHz 24-Bit 2ch ΔΣ DAC
AK4482
24
ΔΣ
DAC
(SCF)
216kHz
BD, AC-3
AK4482
16pin TSSOP
: 8kHz ∼ 216kHz
†
† 128
† 64
† 32
† 24
2
4
8
FIR
-
(6/fs)
(5/fs)
†
† SCF
†
†
†
†
†
(32kHz, 44.1kHz, 48kHz
ATT (255
)
I/F
: 24
, 24/20/16
: 256fs, 384fs, 512fs or 768fs
128fs, 192fs, 256fs or 384fs 2
128fs or 192fs 4
† THD+N: -100dB
† Dynamic Range: 111dB
†
†
: 4.75 ∼ 5.25V
†
: 16pin TSSOP (6.4mm x 5.0mm)
MS1408-J-01
)
, I2S
2012/05
-1-
[AK4482]
MCLK
VDD
CSN
CCLK
µP
Interface
De-emphasis
Control
VSS
Clock
Divider
DZFL
CDTI
DZFR
LRCK
BICK
SDTI
Audio
Data
Interface
8X
Interpolator
ΔΣ
Modulator
SCF
8X
Interpolator
ΔΣ
Modulator
SCF
AOUTL+
AOUTLAOUTR+
AOUTR-
PDN
MS1408-J-01
2012/05
-2-
[AK4482]
■
-40 ∼ +85°C
AK4482 用評価ボード
AK4482VT
AKD4482
16pin TSSOP (0.65mm pitch)
■
No.
1
Pin Name
MCLK
MCLK
1
16
DZFL
BICK
2
15
DZFR
SDTI
3
14
VDD
LRCK
4
13
VSS
PDN
5
12
AOUTL+
CSN
6
11
AOUTL-
CCLK
7
10
AOUTR+
CDTI
8
9
AOUTR-
Top
View
I/O
I
Function
Master Clock Input Pin
An external TTL clock should be input on this pin.
2
BICK
I
Audio Serial Data Clock Pin
3
SDTI
I
Audio Serial Data Input Pin
4
LRCK
I
L/R Clock Pin
5
PDN
I
Power-Down Mode Pin
When at “L”, the AK4482 is in the power-down mode and is held in reset.
The AK4482 should always be reset upon power-up.
6
CSN
I
Chip Select Pin
7
CCLK
I
Control Data Input Pin
8
CDTI
I
Control Data Input Pin
9
AOUTRO
Rch Negative Analog Output Pin
10
AOUTR+
O
Rch Positive Analog Output Pin
11
AOUTLO
Lch Negative Analog Output Pin
12
AOUTL+
O
Lch Positive Analog Output Pin
13
VSS
Ground Pin
14
VDD
Power Supply Pin
15
DZFR
O
Rch Data Zero Input Detect Pin
16
DZFL
O
Lch Data Zero Input Detect Pin
Note 1. すべての入力ピンはフローティングにしないで下さい。
MS1408-J-01
2012/05
-3-
[AK4482]
■
使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。
区分
Analog
Digital
ピン名
AOUTL+, AOUTLAOUTR+, AOUTRCSN, CCLK, CDTI
DZFL, DZFR
(VSS=0V; Note 2)
Parameter
Symbol
Power Supply
VDD
Input Current (any pins except for supplies)
IIN
Input Voltage
VIND
Ambient Operating Temperature
Ta
Storage Temperature
Tstg
Note 2. 電圧はすべてグランドピンに対する値です。
設定
オープン
オープン
VSSに接続
オープン
min
-0.3
-0.3
-40
-65
max
6.0
±10
VDD+0.3
85
150
Unit
V
mA
V
°C
°C
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
(VSS=0V; Note 2)
Parameter
Power Supply
Symbol
VDD
min
4.75
typ
5.0
max
5.25
Unit
V
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分
ご注意下さい。
MS1408-J-01
2012/05
-4-
[AK4482]
(特記なき場合は、Ta = 25°C; VDD = 5.0V; fs = 44.1kHz; BICK = 64fs; Signal Frequency = 1kHz;
24bit Input Data; Measurement frequency = 20Hz ∼ 20kHz; RL ≥2kΩ)
Parameter
min
typ
max
Unit
Resolution
24
Bits
Dynamic Characteristics
(Note 3)
THD+N
fs=44.1kHz
0dBFS
-100
-90
dB
BW=20kHz
-60dBFS
-48
dB
fs=96kHz
0dBFS
-97
-90
dB
BW=40kHz
-60dBFS
-45
dB
fs=192kHz
0dBFS
-97
dB
BW=40kHz
-60dBFS
-45
dB
Dynamic Range (-60dBFS with A-weighted)
(Note 4)
105
111
dB
S/N
(A-weighted)
(Note 5)
105
111
dB
Interchannel Isolation (1kHz)
90
110
dB
Interchannel Gain Mismatch
0.2
0.5
dB
DC Accuracy
Gain Drift
100
ppm/°C
Output Voltage
(Note 6)
Vpp
±2.25
±2.4
±2.55
Load Resistance
(Note 7)
2
kΩ
Power Supplies
Power Supply Current (VDD)
20
Normal Operation (PDN = “H”, fs=44.1kHz)
30
mA
24
Double Operation (PDN = “H”, fs=96kHz)
36
mA
30
Quad Operation (PDN = “H”, fs=192kHz)
45
mA
10
Power-Down Mode (PDN = “L”)
(Note 8)
100
µA
Note 3. Audio Precision (System Two)使用。測定結果は評価ボードのマニュアルを参照下さい。
Note 4. 100dB at 16bit data.
Note 5. S/N比は入力ビット長に依存しません。
Note 6. フルスケール電圧 (0dB)。出力電圧は VDD の電圧に比例します。
AOUT (typ.@0dB) = (AOUT+) - (AOUT-) = ±2.4Vpp×VDD/5。
Note 7. AC負荷に対して。DC負荷がある場合は４kΩ。
Note 8. クロック (MCLK, BICK, LRCK)を含む全ディジタル入力ピン を VDD または VSS に固定した場合の 値です。
MS1408-J-01
2012/05
-5-
[AK4482]
(Ta = 25°C; VDD = 4.75 ∼ 5.25V; fs = 44.1kHz; SD = “0”; SLOW = “0”)
Parameter
Symbol
min
typ
max
Unit
Digital filter
PB
0
20.0
kHz
Passband
±0.05dB (Note 9)
22.05
kHz
-6.0dB
Stopband
(Note 9)
SB
24.1
kHz
Passband Ripple
PR
-0.005
+ 0.0001
dB
Stopband Attenuation
SA
70
dB
Group Delay
(Note 10)
GD
27
1/fs
Digital Filter + SCF
Frequency Response 20.0kHz fs=44.1kHz
FR
-0.2/+0.2
dB
40.0kHz fs=96kHz
FR
-0.3/+0.3
dB
80.0kHz fs=192kHz
FR
-1/+0.1
dB
Note 9. 通過域、阻止域の周波数は fs (システムサンプリングレート) に比例し、
PB=0.4535*fs(@±0.05dB)、SB=0.546*fs です。
Note 10. ディジタルフィルタによる演算遅延で、16/24ビットデータが入力レジスタにセットされてからア ナログ信号が出
力されるまでの時間です。
(Ta = 25°C; VDD= 4.75~5.25V; fs = 44.1kHz; SD = “0”; SLOW = “1”)
Parameter
Symbol
min
PB
0
39.2
-0.07
72
-
typ
max
Unit
18.2
8.1
-
-
kHz
kHz
kHz
dB
dB
1/fs
-
dB
dB
dB
Digital Filter
Passband
±0.04dB
-3.0dB
Stopband
Passband Ripple
Stopband Attenuation
Group Delay
(Note 11)
(Note 11)
(Note 10)
SB
PR
SA
GD
+0.02
27
Digital Filter + SCF
FR
-5/+0.1
FR
-4/+0.1
FR
-5/+0.1
Note 11. 各振幅特性の周波数は fs (システムサンプリングレート) に比例します。
例えば、PB = 0.185×fs (@±0.04dB), SB = 0.888×fsです。
Frequency Response
20.0kHz
40.0kHz
80.0kHz
fs=44.kHz
fs=96kHz
fs=192kHz
MS1408-J-01
2012/05
-6-
[AK4482]
(Ta = 25°C; VDD = 4.75 ∼ 5.25V; fs = 44.1kHz; SD = “1”; SLOW = “0”)
Parameter
Symbol
min
typ
max
Unit
Digital filter
PB
0
20.0
kHz
Passband
±0.05dB (Note 9)
22.05
kHz
-6.0dB
Stopband
(Note 9)
SB
24.1
kHz
Passband Ripple
PR
-0.0080
+0.0016
dB
Stopband Attenuation
SA
56.5
dB
Group Delay
(Note 10)
GD
6
1/fs
Digital Filter + SCF
Frequency Response 20.0kHz fs=44.1kHz
FR
-0.2/+0.2
dB
40.0kHz fs=96kHz
FR
-0.3/+0.3
dB
80.0kHz fs=192kHz
FR
-1/+0.1
dB
Note 9. 通過域、阻止域の周波数は fs (システムサンプリングレート) に比例し、
PB=0.4535*fs(@±0.05dB)、SB=0.546*fs です。
Note 10. ディジタルフィルタによる演算遅延で、16/24ビットデータが入力レジスタにセットされてからア ナログ信号が出
力されるまでの時間です。
(Ta = 25°C; VDD = 4.75~5.25V; fs = 44.1kHz; SD = “1”; SLOW = “1”)
Parameter
Symbol
min
PB
0
39.2
0.00
62.4
-
typ
max
Unit
18.2
8.1
-
-
kHz
kHz
kHz
dB
dB
1/fs
-
dB
dB
dB
max
0.8
0.4
± 10
Unit
V
V
V
V
µA
Digital Filter
Passband
±0.04dB
-3.0dB
Stopband
Passband Ripple
Stopband Attenuation
Group Delay
(Note 11)
(Note 11)
(Note 10)
SB
PR
SA
GD
0.02
5
Digital Filter + SCF
FR
-5/+0.1
FR
-4/+0.1
FR
-5/+0.1
Note 11. 各振幅特性の周波数は fs (システムサンプリングレート) に比例します。
例えば、PB = 0.185×fs (@±0.04dB), SB = 0.888×fsです。
Frequency Response
20.0kHz
40.0kHz
80.0kHz
fs=44.kHz
fs=96kHz
fs=192kHz
DC
(Ta = 25°C; VDD = 4.75 ∼ 5.25V)
Parameter
High-Level Input Voltage
Low-Level Input Voltage
High-Level Output Voltage (Iout = -80µA)
Low-Level Output Voltage (Iout = 80µA)
Input Leakage Current
Symbol
VIH
VIL
VOH
VOL
Iin
MS1408-J-01
min
2.2
VDD-0.4
-
typ
-
2012/05
-7-
[AK4482]
(Ta = 25°C; VDD = 4.75 ∼ 5.25V; CL = 20pF)
Parameter
Symbol
min
typ
fCLK
2.048
11.2896
Master Clock Frequency
Duty Cycle
dCLK
40
LRCK Frequency
8
fsn
Normal Speed Mode
60
fsd
Double Speed Mode
120
fsq
Quad Speed Mode
45
Duty
Duty Cycle
Audio Interface Timing
BICK Period
Normal Speed Mode
tBCK
1/128fs
Double/Quad Speed Mode
tBCK
1/64fs
BICK Pulse Width Low
tBCKL
30
Pulse Width High
tBCKH
30
tBLR
20
BICK “↑” to LRCK Edge
(Note 12)
tLRB
20
LRCK Edge to BICK “↑”
(Note 12)
tSDH
20
SDTI Hold Time
tSDS
20
SDTI Setup Time
Control Interface Timing
CCLK Period
tCCK
200
CCLK Pulse Width Low
tCCKL
80
Pulse Width High
tCCKH
80
CDTI Setup Time
tCDS
40
CDTI Hold Time
tCDH
40
CSN High Time
tCSW
150
tCSS
50
CSN “↓” to CCLK “↑”
tCSH
50
CCLK “↑” to CSN “↑”
Reset Timing
tPD
150
PDN Pulse Width
(Note 13)
Note 12. この規格値は LRCK のエッジと BICK の “↑” が重ならないように規定しています。
Note 13. 電源投入時はPDNを “L” から “H” にすることでリセットがかかります。
MS1408-J-01
max
41.472
60
Unit
MHz
%
54
108
216
55
kHz
kHz
kHz
%
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
2012/05
-8-
[AK4482]
■
1/fCLK
VIH
MCLK
VIL
tCLKH
tCLKL
dCLK=tCLKH x fCLK, tCLKL x fCLK
1/fs
VIH
LRCK
VIL
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Clock Timing
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tSDS
tSDH
VIH
SDTI
VIL
Serial Interface Timing
MS1408-J-01
2012/05
-9-
[AK4482]
VIH
CSN
VIL
tCSS
tCCKL tCCKH
VIH
CCLK
VIL
tCDS
C1
CDTI
tCDH
C0
R/W
VIH
A4
VIL
WRITE Command Input Timing
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
CDTI
VIL
D3
D2
D1
D0
VIH
VIL
WRITE Data Input Timing
tPD
PDN
VIL
Power-down Timing
MS1408-J-01
2012/05
- 10 -
[AK4482]
■
必要なクロックは、MCLK, LRCK, BICK です。マスタクロック (MCLK) とサンプリングクロック (LRCK) は同期する必要
はありますが位相を合わせる必要はありません。MCLK はインタポ－レーションフィルタと ΔΣ 変調器に使用されます。
MCLK周波数を設定する方法は内部レジスタで設定する方法 (Manual Setting Mode) とデバイス内部で自動設定す
る方法 (Auto Setting Mode) の２つがあります。Manual Setting Mode (ACKS bit= “0”: Register 00H)では、DFS0/1 bit
でサンプリングスピードが設定され(Table 1)、各スピードでのMCLK周波数は自動設定されます(Table 2~4)。リセット
解除時 (PDN = “↑”) はAuto Setting Mode に設定されます。 Auto Setting Mode (ACKS bit= “1”: Default) では、サン
プリングスピードとMCLK周波数は自動検出され(Table 5)、内部クロックは適切な周波数 (Table 6) に自動設定される
ため、DFS0/1 bitの設定は不要です。
動作中にMCLKまたはLRCKが止まった場合は、AK4482は自動的にリセット状態になり、アナログ出力はAVDD/2電
圧(typ)を出力します。MCLKとLRCKを再入力後、リセット状態が解除され動作を再開します。電源 ON 時 は MCLK
とLRCKが入力されるまでパワーダウン状態です。
DFS1 bit
DFS0 bit
0
0
Sampling Rate (fs)
Normal Speed Mode
8kHz~54kHz
0
1
Double Speed Mode
60kHz~108kHz
1
0
Quad Speed Mode
120kHz~216kHz
(default)
Table 1.サンプリングスピード (Manual Setting Mode)
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
256fs
8.1920MHz
11.2896MHz
12.2880MHz
MCLK
384fs
512fs
12.2880MHz 16.3840MHz
16.9344MHz 22.5792MHz
18.4320MHz 24.5760MHz
768fs
24.5760MHz
33.8688MHz
36.8640MHz
BICK
64fs
2.0480MHz
2.8224MHz
3.0720MHz
Table 2. システムクロック例 (Normal Speed Mode ＠Manual Setting Mode)
LRCK
fs
88.2kHz
96.0kHz
128fs
11.2896MHz
12.2880MHz
MCLK
192fs
256fs
16.9344MHz 22.5792MHz
18.4320MHz 24.5760MHz
384fs
33.8688MHz
36.8640MHz
BICK
64fs
5.6448MHz
6.1440MHz
Table 3. システムクロック例 (Double Speed Mode ＠Manual Setting Mode)
LRCK
fs
176.4kHz
192.0kHz
MCLK
128fs
192fs
22.5792MHz 33.8688MHz
24.5760MHz 36.8640MHz
BICK
64fs
11.2896MHz
12.2880MHz
Table 4. システムクロック例 (Quad Speed Mode ＠Manual Setting Mode)
MS1408-J-01
2012/05
- 11 -
[AK4482]
MCLK
512fs
768fs
256fs
384fs
128fs
192fs
Sampling Speed
Normal
Double
Quad
Table 5. サンプリングスピード(Auto Setting Mode: Default)
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
88.2kHz
96.0kHz
176.4kHz
192.0kHz
128fs
22.5792
24.5760
192fs
33.8688
36.8640
MCLK (MHz)
256fs
384fs
22.5792
33.8688
24.5760
36.8640
-
512fs
16.3840
22.5792
24.5760
-
768fs
24.5760
33.8688
36.8640
-
Sampling Speed
Normal
Double
Quad
Table 6. システムクロック例 (Auto Setting Mode)
■
オーディオデータは BICK と LRCK を使って SDTI から入力されます。5 種類のフォーマット (Table 7) が DIF0-2で選
択できます。全モードとも MSB ファースト、2’s コンプリメントのデータフォーマットで BICK の立ち上がりでラッチされま
す。Mode 2 を 16/20ビットで使った場合はデータのない LSB には “0” を入力して下さい。
Mode
0
1
2
3
4
DIF2 bit
0
0
0
0
1
DIF1 bit
0
0
1
1
0
DIF0 bit
0
1
0
1
0
SDTI Format
16bit 後詰め
20bit 後詰め
24bit 前詰め
24bit I2S 互換
24bit 後詰め
BICK
≥32fs
≥40fs
≥48fs
≥48fs
≥48fs
Figure
Figure 1
Figure 2
Figure 3
Figure 4
Figure 2
(default)
Table 7. オーディオデータフォーマット
MS1408-J-01
2012/05
- 12 -
[AK4482]
LRCK
0
1
10
11
12
13
14
15
0
1
10
11
12
13
14
15
0
1
BICK
(32fs)
SDTI
Mode 0
15
14
6
1
0
5
14
4
15
3
16
2
1
17
0
31
15
0
14
6
5
14
1
4
15
3
16
2
1
17
0
31
15
14
0
1
0
1
0
1
BICK
(64fs)
SDTI
Mode 0
Don’t care
15
14
Don’t care
0
15
14
0
15:MSB, 0:LSB
Lch Data
Rch Data
Figure 1. Mode 0 Timing
LRCK
0
1
8
9
10
11
12
31
0
1
8
9
10
11
12
31
BICK
(64fs)
SDTI
Mode 1
Don’t care
19
0
Don’t care
19
0
Don’t care
19
0
19
0
19:MSB, 0:LSB
SDTI
Mode 4
Don’t care
23
22
21
20
23
22
20
21
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 2. Mode 1,4 Timing
LRCK
0
1
2
22
23
24
30
31
0
1
2
22
23
24
30
31
BICK
(64fs)
SDTI
23 22
1
0
Don’t care
23 22
1
0
Don’t care
23
22
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 3. Mode 2 Timing
MS1408-J-01
2012/05
- 13 -
[AK4482]
LRCK
0
1
2
3
23
24
25
31
0
1
2
3
23
24
25
31
0
1
BICK
(64fs)
SDTI
1
23 22
0
Don’t care
23 22
1
0
Don’t care
23
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 4. Mode 3 Timing
■
IIR フィルタによる 3 周波数 (32kHz, 44.1kHz, 48kHz) 対応のディエンファシスフィルタ (50/15μs 特性) を内蔵していま
す。Double Speed Mode, Quad Speed Modeのとき、ディエンファシスフィルタは OFFです。
DEM1 bit
DEM0 bit
Mode
0
0
1
1
0
1
0
1
44.1kHz
OFF
48kHz
32kHz
(default)
Table 8. ディエンファシスコントロール (Normal Speed Mode)
■
AK4482はMUTEを含むリニアステップ、255 レベルのチャネル独立ディジタル出力ボリューム（ATT）を内蔵します。こ
のボリュームはDACの前段にあり入力データを0dBから-48dBまでアテネーション、またはミュートします。設定値間の
遷移はソフト遷移です。従って、遷移中にスイッチングノイズは発生しません。1 レベル変化したときの遷移時間と255
レベル全体の遷移時間をTable 9に示します。
Sampling Speed
Normal Speed Mode
Double Speed Mode
Quad Speed Mode
遷移時間
1 Level
4LRCK
8LRCK
16LRCK
255 to 0
1020LRCK
2040LRCK
4080LRCK
Table 9. ATT遷移時間
■
AK4482はチャネル独立のゼロ検出機能を持ちます。各チャネルの入力データが8192回連続して “0”の場合、
各チャネルのDZF pinが独立に “H”になります。その後各チャネルの入力データが “0”でなくなると対応する
チャネルのDZF pin が “L”になります。RSTN bit が “0”の場合、両チャネルのDZF pinが “H”になります。RSTN
bit が “1”になった後各チャネルの入力データが “0”でなくなると対応するチャネルのDZF pin が4~5LRCK後
に “L”になります。また、DZFM bit を “1”にすると両チャネルの入力データが8192回連続して “0”の場合のみ
両チャネルのDZF pin が “H”になります。ゼロ検出機能はDZFE bit で無効にできます。このとき両チャネルの
DZF bit は常に “L”です。DZF pin の極性はDZFB bit で反転することが可能です。
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[AK4482]
■
ソフトミュートはディジタル的に実行されます。SMUTE bit を “1”にするとその時点のATT設定値からATT設定値
×ATT遷移時間 (Table 9)で入力データが-∞ (“0”)までアテネーションされます。SMUTE bit を “0”にすると、-∞状態が
解除され、-∞からATT設定値×ATT遷移時間でATT設定値まで復帰します。ソフトミュート開始後、-∞までアテネーシ
ョンされる前に解除されるとアテネーションが中断され、同じサイクルでATT設定値まで復帰します。ソフトミュート機能
は信号を止めずに信号源を切り替える場合などに有効です。
SMUTE bit
ATT Level
(1)
(1)
(3)
Attenuation
-∞
GD
(2)
GD
AOUT
DZF pin
(4)
8192/fs
注:
(1) ATT設定値×ATT遷移時間 (Table 9) 。例えば、Normal Speed Mode時、ATT設定値が “255”の場合は
1020LRCKサイクルです。
(2) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(3) ソフトミュート開始後、-∞までアテネーションされる前に解除されるとアテネーションが中断され、同じサイクルで
0dBまで復帰します。
(4)入力データが両チャネルともに8192回連続して “0”の場合、DZF pinは “H”になります。
その後入力データが “0”でなくなると、DZF pin はすぐに “L”になります。
Figure 5. ソフトミュート機能とゼロ検出機能
■
電源 ON 時には、PDN pin に一度 “L” を入力してリセットして下さい。リセット及びパワーダウンは MCLK で解除さ
れ、その後 LRCK の “↑” に同期して内部回路がパワーアップし、内部のタイミングが動作します。LRCK が入力され
るまでパワーダウン状態です。
MS1408-J-01
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- 15 -
[AK4482]
■
ON/OFF
AK4482はPDN pinを“L”にすることでレジスタがリセットされパワーダウンモードに入ります。アナログ出力
はフローティング(Hi-Z)です。 PDNのエッジでクリックノイズが起こります。クリックノイズがシステムに
影響する場合は、アナログ出力を外部でミュートしてください。
RSTN bit “0”でDAC部分をリセットすることが出来ます。この場合レジスタは初期化されず、アナログ出力は
2.3V(@VDD=5V) になります。RSTNのエッジで起こるクリックノイズが、システムに影響する場合は、アナログ出力を
外部でミュートしてください。
VDD pin
PDN pin
(1)
Internal
State
Normal Operation
DAC In
(Digital)
“0”data
“0”data
GD
DAC Out
(Analog)
(3)
Reset
(2)
(4)
GD
(3)
(4)
(5)
Clock In
MCLK,LRCK,BICK
Don’t care
Don’t care
(7)
DZFL/DZFR
External
Mute
(6)
Mute ON
Mute ON
Notes:
(1) 電源投入後PDN pinを “L”からスタートし150ns以上の間、PDN pinを“L”にして下さい。
(2) ディジタル入力に対するアナログ出力は群遅延(GD)を持ちます。
(3) パワーダウン時、アナログ出力はHi-Zです。
(4) PDN信号のエッジ(“↓ ↑”)でクリックノイズが出力されます。このノイズはデータが“0”の場合でも出
力されます。
(5) パワーダウン状態(PDN pin = “L”)では各クロック入力(MCLK, BICK, LRCK)を止めることができま
す。
(6) クリックノイズ(3)が問題になる場合はアナログ出力を外部でミュートして下さい。タイミング例を
示します。
(7) パワーダウン状態(PDN pin = “L”)では、DZFL/R pinは“L”になります。
Figure 6. Power-down/up Sequence Example
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[AK4482]
■
(1) RSRN bitによるリセット
RSTN bitを“0”にするとDACはリセットされますが、内部レジスタは初期化されません。この時、アナログ出力は
VCML/R電圧になり、DZFL/DZFR pinは“H”になります。Figure 7にRSTN bitによるリセットシーケンスを示します。
RSTN bit
3~4/fs (5)
2~3/fs (5)
Internal
RSTN bit
Internal
State
Normal Operation
P
D/A In
(Digital)
d
“0 ” data
(1)
D/A Out
(Analog)
Normal O peration
D igital Block
GD
GD
(3)
(2)
(3)
(1)
2/ fs(4)
DZF
(6)
注：
(1) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(2) RSTN bit = “0”時アナログ出力は2.3V(@VDD=5.0 typ.電圧です。
(3) 内部RSTN信号のエッジ(“↓ ↑”)でクリックノイズが出力されます。このノイズはデータが “0”の場合で
も出力されます。
(4) DZF pinはRSTN bitの立ち下がりエッジで “H”になり、LSI内部のRSTN bitの立ち上がりエッジの2/fs後
“L”になります。
(5) RSTN bitを書き込んでからLSI内部のRSTN bitが変化するまでの立ち下がり時に3 ~4/fs かかります。ま
た、立ち上がり時に2 ~ 3/fsかります。
(6) クリックノイズ(3)又はHi-Z出力(2)が問題になる場合はアナログ出力を外部でミュートしてください。
Figure 7. リセットタイミング例
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[AK4482]
(2) MCLK停止またはLRCK停止によるリセット
PCM modeで動作中 (RSTN pin = “H”) にMCLK またはLRCKが止まった場合は、AK4482は自動的にリセット状態に
なり、アナログ出力はフローティング状態(Hi-Z)になります。MCLKとLRCKを再入力後、リセット状態が解除され動作
を再開します。MCLK またはLRCKを止めているときは、ゼロ検出機能は動作しません。
VDD pin
PDN pin
(1)
Internal
State
Power-down
D/A In
(Digital)
Power-down
Normal Operation
Normal Operation
(3)
GD
D/A Out
(Analog)
Digital Circuit Power-down
(2)
GD
(4)
Hi-Z
(5)
(2)
(4)
(4)
(5)
Clock In
MCLK, LRCK Stop
MCLK, LRCK
External
MUTE
(6)
(6)
(6)
Notes:
(1) 電源投入後PDN pinを “L”からスタートし150ns以上の間、PDN pinを“L”にして下さい。
(2) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(3) ディジタルデータの入力を止めることができます。この区間に“0”データを入力しておくことで、MCLK, LRCK
再入力後のクリックノイズを軽減できます。
(4) PDN pinの立ち上がり(“↑”)及びMCLKの入力から、3~4LRCK以内にクリックノイズが出力されます。このノイズ
はデータが“0”の場合でも出力されます。
(5) リセット状態(MCLKまたはLRCK停止)では、各クロック入力(MCLK, BICK, LRCK)をとめることができます。
(6) クリックノイズ(4)が問題になる場合はアナログ出力を外部でミュートしてください。タイミング例をFigure 8に記し
ます
Figure 8. リセットタイミング例
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- 18 -
[AK4482]
■
AK4482 の各機能はレジスタで設定できます。レジスタ設定は3線式シリアル I/F pin: CSN, CCLK, CDTI で書
き込みを行います。 I/F上のデータは Chip address (2bit, C1/0, “01”固定), Read/Write (1bit, “1”固定, Write only),
Register address (MSB first, 5bit) と Control data (MSB first, 8bit)で構成されます。データ送信側はCCLKの “↓” で
各ビットを出力し、受信側は “↑” で取り込みます。データの書き込みはCSNの “↑”で有効になります。 CCLK
のクロックスピードは5MHz (max)です。アクセスしないときはCSN は “H”に固定して下さい。
PDN pin を “L”にすると内部レジスタ値は初期化されます。また、RSTN bit に “0”を書き込むと内部タイミン
グ回路がリセットされます。但し、このときレジスタの内容は初期化されません。
CSN
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CCLK
CDTI
C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
C1-C0:
R/W:
A4-A0:
D7-D0:
Chip Address (Fixed to “01”)
READ/WRITE (Fixed to “1”, Write only)
Register Address
Control Data
Figure 9. Control I/F Timing
*AK4482はデータ読み込みをサポートしません。また、C1/0, R/W は固定 (“011”) です。
*PDN = “L”時、およびマスタクロックが供給されていない時は、コントロールレジスタへの書き込みはでき
ません。
■ Register Map
Addr
00H
01H
02H
03H
04H
Register Name
Control 1
Control 2
Control 3
Lch ATT
Rch ATT
D7
D6
D5
D4
D3
D2
D1
D0
ACKS
DZFE
0
ATT7
ATT7
0
DZFM
0
ATT6
ATT6
0
SLOW
0
ATT5
ATT5
DIF2
DFS1
0
ATT4
ATT4
DIF1
DFS0
0
ATT3
ATT3
DIF0
DEM1
DZFB
ATT2
ATT2
PW
DEM0
0
ATT1
ATT1
RSTN
SMUTE
SD
ATT0
ATT0
Notes:
For addresses from 05H to 1FH, data must not be written.
When PDN pin goes “L”, the registers are initialized to their default values.
When RSTN bit goes “0”, the only internal timing is reset and the registers are not initialized to their default
values.
All data can be written to the register even if PW or RSTN bit is “0”.
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[AK4482]
■ Register Definitions
Addr
00H
D7
D6
D5
D4
D3
D2
D1
D0
Control 1
Register Name
ACKS
0
0
DIF2
DIF1
DIF0
PW
RSTN
default
1
0
0
0
1
0
1
1
RSTN: Internal timing reset control
0: Reset. All registers are not initialized.
1: Normal Operation
When MCLK frequency or DFS changes, the AK4382A should be reset by PDN pin or RSTN bit.
PW: Power down control
0: Power down. All registers are not initialized.
1: Normal Operation
DIF2-0: Audio data interface formats (Table 7)
Initial: “010”, Mode 2
ACKS: Master Clock Frequency Auto Setting Mode Enable
0: Disable, Manual Setting Mode
1: Enable, Auto Setting Mode
Master clock frequency is detected automatically at ACKS bit “1”. In this case, the setting of DFS1-0
are ignored. When this bit is “0”, DFS1-0 set the sampling speed mode.
Addr
01H
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
Control 2
DZFE
DZFM
SLOW
DFS1
DFS0
DEM1
DEM0
SMUTE
default
0
0
0
0
0
0
1
0
SMUTE: Soft Mute Enable
0: Normal operation
1: DAC outputs soft-muted
DEM1-0: De-emphasis Response (Table 8)
Initial: “01”, OFF
DFS1-0: Sampling speed control
00: Normal Speed Mode
01: Double Speed Mode
10: Quad Speed Mode
When changing between Normal/Double Speed Mode and Quad Speed Mode, some click noise
occurs.
SLOW: Slow Roll-off Filter Enable
0: Sharp Roll-off Filter
1: Slow Roll-off Filter
DZFE: Data Zero Detect Enable
0: Disable
1: Enable
Zero detect function can be disabled by DZFE bit “0”. In this case, the DZF pins of both channels are
always “L”.
DZFM: Data Zero Detect Mode
0: Channel Separated Mode
1: Channel ANDed Mode
If the DZFM bit is set to “1”, the DZF pins of both channels go to “H” only when the input data at both
channels are continuously zeros for 8192 LRCK cycles.
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- 20 -
[AK4482]
DZFE: Data Zero Detect Enable
0: Disable
1: Enable
Zero detect function can be disabled by DZFE bit “0”. In this case, the DZF pins of both channels are
always “L”.
Addr
02H
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
Control 3
0
0
0
0
0
DZFB
0
SD
default
0
0
0
0
0
0
0
0
SD: Digital filter Setting
0: Sharp roll off filter or Slow roll off filter
1: Short delay Sharp roll off filter or Short delay Slow roll off filter
SD bit
0
0
1
1
SLOW bit
0
1
0
1
Mode
Sharp roll-off filter
Slow roll-off filter
Short delay Sharp roll-off filter
Short delay Slow roll-off filter
Table 10 Digital Filter setting
(default)
DZFB: Inverting Enable of DZF
0: DZF goes “H” at Zero Detection
1: DZF goes “L” at Zero Detection
Addr
03H
04H
Register Name
Lch ATT
Rch ATT
default
D7
ATT7
ATT7
D6
ATT6
ATT6
D5
ATT5
ATT5
D4
ATT4
ATT4
D3
ATT3
ATT3
D2
ATT2
ATT2
D1
ATT1
ATT1
D0
ATT0
ATT0
1
1
1
1
1
1
1
1
ATT = 20 log10 (ATT_DATA / 255) [dB]
00H: Mute
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- 21 -
[AK4482]
システム接続例をFigure 10 に示します。具体的な回路と測定例については評価用ボード (AKD4482) を参照して下さ
い。
Mas ter Clock
1
MCLK
DZFL
16
64fs
2
BICK
DZFR
15
24bit Audio Data
3
SDTI
VDD
14
fs
Reset & Power down
Microcontroller
Digital Ground
0.1u
4
LRCK
V SS
13
5
PDN
AOUTL+
12
6
CSN
AOUTL-
11
7
CCLK
AOUTR+
10
8
CDTI
AOUTR-
9
AK4482
+
Analog
Supply 5V
1 0u
Lc h
LPF
Lch
MUTE
Lch Out
Rch
LPF
Rch
MUTE
Rch Out
Analog Ground
Figure 10. Typical Connection Diagram
Notes:
- LRCK = fs, BICK=64fs.
- AOUTが容量性負荷を駆動する場合は直列に抵抗を入れて下さい。
- プルダウンピン以外の入力はオープンにしないで下さい。
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- 22 -
[AK4482]
1.
VDD と VSS にはシステムのアナログ電源を供給し、システムのディジタル電源とは分離して下さい。また、
VDD のデカップリングコンデンサ、特に小容量のセラミックコンデンサはできるだけ近づけて接続します。
VDD pin と VSS pin の電圧の差がアナログ出力レンジを設定します。
2.
アナログ出力は完全差動出力になっており、出力レンジは2.3Vを中心に 2.4Vpp x VDD/5V (typ)です。差動出力は
外部で加算されます。 AOUT+ とAOUT-の加算電圧はVAOUT = (AOUT+)-(AOUT-)です。加算ゲインが１の場合、出
力レンジは4.8Vpp (typ@VDD=5V)です。外部加算回路のバイアス電圧は外部で供給されます。入力コードのフォー
マットは 2’s コンプリメント (2 の補数) で7FFFFFH(@24bit) に対しては正のフルスケール、800000H(@24bit) に対して
は負のフルスケール、000000H(@24bit) でのVAOUTの理想値は 0V 電圧が出力されます。
内蔵のΔΣ変調器の帯域外ノイズ（シェーピングノイズ）は内蔵のスイッチとキャパシタフィルタ（SCF）で
減衰されます。AK4482は差動出力であるためDCカット用キャパシタなしでAOUT+/-のDCオフセットを除去
することが可能です。Figure 11とFigure 12は差動出力をオペアンプで加算する外部 LPF 回路例です。
4.7k
4.7k
AOUTR1
470p
Vop
3300p
4.7k
AOUT+
Vop
Analog
Out
R1
4.7k
470p
1k
BIAS
47u
0.1u
When R1=200Ω
fc=93.2kHz, Q=0.712, g=-0.1dB at 40kHz
When R1=180Ω
fc=98.2kHz, Q=0.681, g=-0.2dB at 40kHz
1k
Figure 11. External 2nd order LPF Circuit Example (using op-amp with single power supply)
4.7k
4.7k
AOUTR1
470p
+Vop
3300p
AOUT+
4.7k
Analog
Out
R1
4.7k
470p
-Vop
When R1=200Ω
fc=93.2kHz, Q=0.712, g=-0.1dB at 40kHz
When R1=180Ω
fc=98.2kHz, Q=0.681, g=-0.2dB at 40kHz
Figure 12. External 2nd order LPF Circuit Example (using op-amp with dual power supplies)
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[AK4482]
16pin TSSOP (Unit: mm)
1.1 (max)
*5.0±0.1
16
9
8
1
0.13
M
6.4±0.2
*4.4±0.1
A
0.65
0.22±0.1
0.17±0.05
Detail A
0.5±0.2
0.1±0.1
Seating Plane
0.10
NOTE: Dimension "*" does not include mold flash.
0-10°
■
パッケージ材質:
リードフレーム材質:
リードフレーム処理:
エポキシ系樹脂、ハロゲン（臭素、塩素）フリー
銅
半田(無鉛)メッキ
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- 24 -
[AK4482]
4482VT
XXXYY
Pin #1 indication
Date Code : XXXYY (5 digits)
XXX:
Date Code
YY:
Lot#
Marketing Code : 4482VT
1)
2)
3)
Date (Y/M/D)
12/04/26
12/05/08
Revision
00
01
Reason
初版
誤記訂正
Page
Contents
6
シャープロールオフ・フィルタ特性
Measurement conditions: DEM=OFF → SD= “0”
スローロールオフ・フィルタ特性
Measurement conditions: AVDD=DVDD → VDD
DEM=OFF → SD= “0”
ショートディレイシャープロールオフ・フィルタ特性
Measurement conditions: DEM=OFF → SD= “1”
ショートディレイスローロールオフ・フィルタ特性
Measurement conditions: AVDD=DVDD → VDD
DEM=OFF → SD= “1”
7
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[AK4482]
重要な注意事項
z
z
z
z
z
z
本書に記載された製品、および、製品の仕様につきましては、製品改善のために予告なく変更すること
があります。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のものであることを弊社
営業担当、あるいは弊社特約店営業担当にご確認ください。
本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報は、半導体製品の動
作例、応用例を説明するものです。お客様の機器設計において本書に記載された周辺回路、応用回路、
ソフトウェアおよびこれらに関連する情報を使用される場合は、お客様の責任において行ってください。
本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報の使用に起因してお
客様または第三者に生じた損害に対し、弊社はその責任を負うものではありません。また、当該使用に
起因する、工業所有権その他の第三者の所有する権利に対する侵害につきましても同様です。
本書記載製品が、外国為替および、外国貿易管理法に定める戦略物資（役務を含む）に該当する場合、
輸出する際に同法に基づく輸出許可が必要です。
医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や動作不良が、
直接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極め
て高い信頼性を要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締役の書面によ
る同意をお取りください。
この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害等の
責任を一切負うものではありませんのでご了承ください。
お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用から損
害等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。
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