1-2-2 2相ステッピングモータバイポーラ駆動用IC A4988SET 4W1-2相励磁・マイクロステップ対応 ■特長 アレグロマイクロシステムズ社製品 ■絶対最大定格 ・ 低オン抵抗出力 0.43Ωmax ・ 自動電流減衰モード選択/検知機能搭載 ・ 低損失同期整流内蔵 ・ 電源電圧低下保護機能（UVLO）、過熱保護 機能（TSD）、過電流保護機能（OCP）搭載 ・ 出力ドライバにおける貫通電流を防ぐデッドタイ ム機能搭載 ・ A4983SETとピンコンパチブル 項 目 主電源電圧 出力電流＊1 ロジック入力電圧 ロジック電源電圧 出力電圧 記 号 VBB Io VIN VDD Vo 検出電圧 VSENSE REF入力電圧 許容損失＊2 ジャンクション温度＊3 動作周囲温度 保存温度 規格値 35 ±2.0 −0.3∼5.5 −0.3∼5.5 35 0.5 2.5 5.5 3.9 150 −20∼ 85 −55∼ 150 VREF PD Tj Ta Tstg 単 位 V A V V V V V V W ℃ ℃ ℃ 条 件 連続 tw<1μs ＊4 ＊1： 出力電流は周囲温度、放熱状態によって制限をうけることがあります。いかなる使用条件下においても、決して、指定された 定格電流および最大接合部温度（Tj=150℃） を超えないようにしてください。 ＊2： 周囲温度（Ta） が+25℃以上の場合は､−31.25mW/℃ （QFN28ピンパッケージ （JEDEC基準4層基板（High K）使用時） にてディレーティングが必要となります。 ＊3：ジャンクション温度（Tj）が+150℃を超すような異常条件下で使用した場合、 デバイス内のサーマルシャットダウン回路が動 作しますが、 このような条件下での使用は、極力、避けてください。 ＊4： JEDEC基準4層基板（High K）にて測定。 ■電気的特性 項 目 （指定の無い場合はTa=25℃、VBB=35V） 記 号 min. 規格値 typ. max. 単 位 条 件 出力部 主電源電圧範囲 ロジック電源電圧範囲 出力ON抵抗 VBB VDD 8 0 3 0.32 0.32 RDS（ON） ボディダイオード順電圧 VF 主電源電流 IBB ロジック電源電流 IDD 35 35 5.5 0.43 0.43 1.3 1.3 4 2 10 8 5 10 V V V Ω V mA mA μA mA mA μA 動作状態 スリープモード Source, Io=−1.5A Sink, Io=1.5A Source, Io=−1.5A Sink, Io=1.5A FPWM<50kHz 動作状態、出力OFF時 スリープモード FPWM<50kHz 出力OFF時 スリープモード 制御部(Control Logic) ロジック入力電圧 ロジック入力電流 マイクロステップセレクト1 マイクロステップセレクト2 マイクロステップセレクト3 ロジック入力電圧ヒステリシス ブランキング時間 VIN（1） VIN（0） IIN（1） IIN（0） MS1 MS2 MS3 Vhys（IN） tBLANK 0.7VDD −20 −20 5 700 20 23 0 −3 固定OFF時間 tOFF REF入力電圧範囲 REF端子入力電流 VREF IREF 電流トリップレベルエラー err1 クロスオーバーデッドタイム TDT 100 IOCPST Tj ⊿Tj UVLO UVHYS 2.1 <−1.0 <1.0 100 50 100 11 1000 30 30 475 0.3VDD 20 20 19 1300 40 37 4 3 ±15.0 ±5.0 ±5.0 800 V V μA μA kΩ kΩ kΩ % ns μs μs V μA % % % ns VIN=0.7VDD VIN=0.3VDD VDD電圧比 OSC>3V ROSC=25kΩ VREF=2V, %ITripMAX=38.27% VREF=2V, %ITripMAX=70.71% VREF=2V, %ITripMAX=100.00% 保護回路部 過電流保護動作電流 過熱保護動作温度 過熱保護ヒステリシス 低電圧保護動作電圧 低電圧保護ヒステリシス 126 IC 2.7 165 15 2.8 0.09 2.9 A ℃ ℃ V V VDD電圧、立ち上がり時 A4988SET ■内部ブロック図 0.22µF 0.1µF VREG VDD ROSC Current Regulator CP1 CP2 Charge Pump OSC VCP 0.1µF DMOS Full Bridge REF VBB1 – DAC + + OUT1A OUT1B PWM Latch Blanking Mixed Decay STEP OCP SENSE1 Gate Drive DIR DMOS Full Bridge VBB2 RESET MS1 Translator Control Logic OUT2A MS2 OCP OUT2B MS3 PWM Latch Blanking Mixed Decay ENABLE SLEEP DAC VREF R31 SENSE2 R32 + – 22 VBB1 23 SENSE1 24 OUT1A 25 NC 26 OUT2A 27 SENSE2 28 VBB2 ■端子配置図 OUT2B 1 21 OUT1B ENABLE 2 20 NC GND 3 CP1 4 CP2 5 17 REF VCP 6 16 STEP NC 7 15 VDD 19 DIR SLEEP 14 ROSC 13 18 GND RESET 12 MS3 11 MS2 10 MS1 9 VREG 8 PAD ■外形図 （単位：mm） 5.00±0.15 28 1 2 A 5.00±0.15 29X D SEATING C PLANE 0.08 C +0.05 0.25 –0.07 0.90±0.10 0.50 0.73 MAX B 3.15 2 1 28 3.15 IC 127