a4987ses ds jp

1-2-2 2相ステッピングモータバイポーラ駆動用IC
A4986SES/A4987SES 2相∼W1-2相励磁
■特長
アレグロマイクロシステムズ社製品
■絶対最大定格
・低オン抵抗出力
A4986SES:0.43Ωmax.
A4987SES:0.9Ωmax.
・MixedDecay電流減衰モード採用
・低損失同期整流内蔵
・電源電圧低下保護機能(UVLO)、過熱保護機
能(TSD)、過電流保護機能(OCP)搭載
・出力ドライバにおける貫通電流を防ぐデッドタイ
ム機能搭載
項 目
主電源電圧
記 号
VBB
出力電流*1
Io
ロジック入力電圧
ロジック電源電圧
出力電圧
VIN
VDD
Vo
検出電圧
VSENSE
REF入力電圧
許容損失*2
ジャンクション温度*3
動作周囲温度
保存温度
VREF
PD
Tj
Ta
Tstg
規格値
35
±2.0
±1.0
−0.3∼+5.5
−0.3∼+5.5
35
0.5
2.5
5.5
3.38
150
−20∼+85
−55∼+150
単 位
V
A
A
V
V
V
V
V
V
W
℃
℃
℃
備 考
A4986SES, 連続
A4987SES, 連続
tw<1μs
*4
*1: 出力電流は周囲温度、放熱状態によって制限をうけることがあります。
いかなる使用条件下においても、決して、指定された定格電流及び彩建接合部温度(Tj=150℃)を超えないようにしてください。
*2: 周囲温度(Ta)が+25℃以上の場合は、ー27.02mW/℃(JEDEC基準4層基板-High K-使用時)にてディレーティングが必要
となります。
*3:ジャンクション温度(Tj)が+150℃を超すような異常条件下で使用した場合、
デバイス内のサーマルシャットダウン回路が動
作しますが、
このような条件下での使用は、極力、避けてください。
*4: JEDEC基準4層基板(High K)にて測定。
■電気的特性
(指定の無い場合はTa=25℃、VBB=35V)
規格値
項 目
記 号
条 件
min.
A4986SES
typ.
max.
min.
35
35
5.5
0.43
0.43
1.3
1.3
4
2
10
8
5
10
8
0
3
A4987SES
typ.
単 位
max.
出力部
主電源電圧範囲
ロジック電源電圧範囲
出力ON抵抗
VBB
動作状態
スリープモード
VDD
RDS(ON)
ボディダイオード順電圧
VF
主電源電流
IBB
ロジック電源電流
IDD
8
0
3
Source, Io=ー1.5A(A4986S)/ー0.8A(A4987S)
Sink, Io=1.5A(A4986S)/0.8(A4987S)
Source, Io=ー1.5A(A4986S)/ー0.8A(A4987S)
Sink, Io=1.5A(A4986S)/0.8(A4987S)
FPWM<50kHz
動作状態、出力OFF時
スリープモード
FPWM<50kHz
出力OFF時
スリープモード
0.32
0.32
0.7
0.7
35
35
5.5
0.9
0.9
1.3
1.3
4.0
2.0
10
8
5
10
V
V
V
Ω
Ω
V
V
mA
mA
μA
mA
mA
μA
制御部(Control Logic)
ロジック入力電圧
ロジック入力電流
ロジック入力プルダウン抵抗
ロジック入力電圧ヒステリシス
ブランキング時間
VIN(1)
VIN(0)
IIN(1)
IIN(0)
RIN02
RIN12
Vhys(IN)
tBLANK
0.7VDD
VIN=0.7VDD
VIN=0.3VDD
IN02端子
IN12端子
VDD電圧比
OSC>3V
ROSC=25kΩ
ー20
ー20
5
700
20
23
0
ー3
固定OFF時間
tOFF
REF入力電圧範囲
REF端子入力電流
VREF
IREF
電流トリップレベルエラー
err1
クロスオーバーデッドタイム
保護回路部
過電流保護動作電流
過熱保護動作温度
過熱保護ヒステリシス
低電圧保護動作電圧
低電圧保護ヒステリシス
TDT
100
IOCPST
Tj
⊿Tj
UVLO
UVHYS
2.1
112
IC
0.7VDD
<ー1.0
<1.0
100
50
11
1000
30
30
VREF=2V, %ITripMAX=33.3%
VREF=2V, %ITripMAX=66.7%
VREF=2V, %ITripMAX=100.00%
VDD電圧、立ち上がり時
2.7
475
0.3VDD
20
20
19
1300
40
37
4
3
±15.0
±5.0
±5.0
800
ー20
ー20
5
700
20
23
0
ー3
100
<ー1.0
<1.0
100
50
11
1000
30
30
475
0.3VDD
20
20
19
1300
40
37
4
3
±15.0
±5.0
±5.0
800
1.1
165
15
2.8
0.09
2.9
2.7
165
15
2.8
0.09
2.9
V
V
μA
μA
kΩ
kΩ
%
ns
μs
μs
V
μA
%
%
%
ns
A
℃
℃
V
V
A4986SES/A4987SES
■内部ブロック図
■端子配置図
OCP
+
DAC
OUT1A
VREF
PWM Latch
BLANKING
Mixed Decay
OSC
OUT1B
VDD
GATE
DRIVE
IN01
1
18 OUT1B
PH2
2
17 PH1
GND
3
CP1
4
15 REF
CP2
5
14 IN01
VCP
6
13 VDD
16 GND
PAD
SENSE1
8
9
10
11
12
IN12
IN11
ROSC
SLEEP
VBB2
IN12
7
DMOS FULL-BRIDGE 2
IN02
CONTROL
LOGIC
VREG
PH1
19 VBB1
OUT2B
IN02
IN11
20 SENSE1
TO
VBB2
VBB1
Sense2
21 OUT1A
DMOS FULL-BRIDGE 1
22 OUT2A
0.1µF
OSC
0.22µF
23 SENSE2
CP2
VCP
CHARGE PUMP
REGULATOR
24 VBB2
VREG
CP1
ROSC
0.1µF
PH2
SLEEP
PWM Latch
BLANKING
Mixed Decay
OUT2A
VREG
OUT2B
VCP VREG
OSC
+
REF
OCP
VREF
DAC
VREF
-
Sense2
SENSE2
GND
GND
Sense2
■外形図
(単位:mm)
0.30
4.00±0.15
0.50
24
24
0.95
1
2
1
2
A
4.00±0.15
2.70 4.10
2.70
25X D
SEATING
PLANE
0.08 C
+0.05
0.25 -0.07
0.75±0.05
C
4.10
C
PCB Layout Reference View
0.50 BSC
0.45MAX
B
2.70
2
1
24
2.70
IC
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