MSOP/QFN採用の 16ビット 1 MSPS PulSAR ADC AD7980 アプリケーション図の例 特長 ノーミス・コードの 16 ビット分解能 スループット: 1 MSPS 低消費電力: 1 MSPS で 7.0 mW、10 kSPS で 70 µW INL: ±0.6 LSB (typ)、±1.25 LSB (最大) SINAD: 10 kHz で 91.25 dB THD: 10 kHz で-110 dB 擬似差動アナログ入力範囲 VREF = 2.5 V～5.5 V で 0 V～VREF ADA4841 で任意の入力範囲を容易に駆動 パイプライン遅延なし 1.8 V/2.5 V/3 V/5 V ロジック・インターフェースに対して 2.5 V 単電源動作 シリアル・インターフェース: SPI/QSPI™/MICROWIRE™/DSP 互換 複数 ADC のディジーチェーン接続とビジー表示 10 ピン MSOP または SOT-23 と同じ面積の 10 ピン 3 mm × 3 mm QFN (LFCSP)パッケージを採用 広い動作温度範囲: −40°C～+125°C 2.5V TO 5V 0 TO VREF IN+ IN– 2.5V REF VDD VIO SDI AD7980 SCK SDO 3- OR 4-WIRE INTERFACE (SPI, DAISY CHAIN, CS) CNV 06392-001 GND 1.8V TO 5V 図 1. 概要 AD7980 は、単電源(VDD)で動作する 16 ビット逐次比較型 A/D コンバータ(ADC)です。低消費電力高速 16 ビット・サンプリン グの ADC と多機能シリアル・インターフェース・ポートを内蔵 しています。グラウンド・センス IN-を基準とするアナログ入 力 IN+(0 V～REF)を CNV の立上がりエッジでサンプルします。 リファレンス電圧(REF)は外部から与えられ、電源電圧 VDD か ら独立して設定することができます。消費電力はスループット に比例します。 アプリケーション バッテリ駆動の装置 通信 自動テスト装置 データ・アクイジション 医用計測機器 また、SPI 互換のシリアル・インターフェースには、SDI 入力を 使って、1 本の 3 線式バスで複数の ADC をディジーチェーン接 続する機能があります。さらにオプションとしてビジーを表示 することもできます。別電源 VIO を使って、1.8 V、2.5 V、3 V、 または 5 V ロジックとインターフェースすることができます。 AD7980 は、10 ピン MSOP または 10 ピン QFN (LFCSP)を採用し、 動作は−40°C～+125°C で規定されています。 表 1.MSOP、QFN (LFCSP)の 14/16/18 ビット PulSAR® ADC Type 100 kSPS 18-Bit 16-Bit 14-Bit 1 AD7680 AD7683 AD7684 AD7940 250 kSPS 400 kSPS to 500 kSPS 1000 kSPS ADC Driver AD76911 AD76901 AD79821 AD76851 AD76871 AD7694 AD79421 AD76861 AD76881 AD76931 AD79461 AD79801 ADA4941 ADA4841 ADA4941 ADA4841 ピン・コンパチブル。 Rev. B アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2007–2009 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 AD7980 目次 特長......................................................................................................1 ドライバ・アンプの選択 ............................................................ 15 アプリケーション ..............................................................................1 リファレンス電圧入力 ................................................................ 16 アプリケーション図の例 ..................................................................1 電源................................................................................................ 16 概要......................................................................................................1 デジタル・インターフェース .................................................... 16 改訂履歴..............................................................................................2 3 線式CSモード、ビジー表示なし............................................. 17 仕様......................................................................................................3 3 線式CSモード、ビジー表示あり............................................. 18 タイミング仕様 ..................................................................................5 4 線式CSモード、ビジー表示なし............................................. 19 絶対最大定格 ......................................................................................6 4 線式CSモード、ビジー表示あり............................................. 20 ESDの注意 ......................................................................................6 チェーン・モード、ビジー表示なし ........................................ 21 ピン配置およびピン機能説明 ..........................................................7 チェーン・モード、ビジー表示あり ........................................ 22 用語......................................................................................................8 代表的な性能特性 ..............................................................................9 アプリケーション情報 .................................................................... 23 動作原理............................................................................................13 レイアウト.................................................................................... 23 回路説明........................................................................................13 AD7980 の性能評価 ..................................................................... 23 コンバータの動作 ........................................................................13 外形寸法............................................................................................ 24 代表的な接続図 ............................................................................14 オーダー・ガイド ........................................................................ 25 アナログ入力 ................................................................................15 改訂履歴 6/09—Rev. A to Rev. B Changes to Table 5 ...............................................................................6 Changes to Figure 25..........................................................................13 Updated Outline Dimensions..............................................................24 Changes to Ordering Guide ................................................................25 9/08—Rev. 0 to Rev. A Delete QFN Endnote ........................................................... Throughout Changes to Ordering Guide ................................................................24 8/07—Revision 0: Initial Version Rev. B － 2/25 － AD7980 仕様 特に指定がない限り、VDD = 2.5 V、VIO = 2.3 V～5.5 V、VREF = 5 V、TA = -40°C～+125°C。 表 2. Parameter Conditions Min RESOLUTION ANALOG INPUT Voltage Range Absolute Input Voltage Analog Input CMRR Leakage Current @ 25°C Input Impedance ACCURACY No Missing Codes Differential Linearity Error Integral Linearity Error Transition Noise Gain Error, TMIN to TMAX2 Gain Error Temperature Drift Zero Error, TMIN to TMAX2 Zero Temperature Drift Power Supply Sensitivity THROUGHPUT Conversion Rate Transient Response AC ACCURACY Dynamic Range Oversampled Dynamic Range Signal-to-Noise Ratio, SNR Spurious-Free Dynamic Range, SFDR Total Harmonic Distortion, THD Signal-to-(Noise + Distortion), SINAD 1 2 3 A Grade Typ Max 16 IN+ − IN− IN+ IN− fIN = 100 kHz Acquisition phase 16 0 −0.1 −0.1 VREF VREF + 0.1 +0.1 16 −1.0 −2.5 −1.0 VDD = 2.5 V 5% VIO ≥ 2.3 V up to 85°C, VIO ≥ 3.3 V above 85°C up to 125°C Full-scale step ±0.5 ±0.7 ±1.5 ±1.65 0.75 1.2 ±2 ±0.35 ±0.08 0.54 ±0.1 0 VREF = 5 V VREF = 2.5 V fO = 10 kSPS fIN = 10 kHz, VREF = 5 V fIN = 10 kHz, VREF = 2.5 V fIN = 10 kHz fIN = 10 kHz fIN = 10 kHz, VREF = 5 V fIN = 10 kHz, VREF = 2.5 V VREF VREF + 0.1 +0.1 60 1 See the Analog Input section See the Analog Input section +2.0 16 −0.9 +2.5 −1.25 +1.0 −0.5 1 0 ±0.4 ±0.55 ±0.6 ±0.65 0.6 1.0 ±2 ±0.35 ±0.08 0.54 ±0.1 290 91 86 110 90 85.5 −103.5 −101 90.5 86.0 90 +0.9 +1.25 +0.5 Bits LSB1 LSB1 LSB1 LSB1 LSB1 LSB1 LSB1 ppm/°C mV ppm/°C LSB1 MSPS 290 ns 92 87 111 91 86.5 −110 −114 91.5 87.0 dB 表示のすべての仕様はフルスケール入力 FSR を基準とします。 特に注記がない場合、フルスケールより 0.5 dB 低い入力信号でテスト。 － 3/25 － V V V dB nA 1 LSB は最下位ビットを意味します。 入力範囲が 5 V の場合、1LSB = 76.3 µV。 用語のセクションを参照してください。 これらの仕様にはすべての温度範囲の変動が含まれますが、外付けリファレンス電圧の誤差成分は含まれません。 Rev. B Unit Bits 0 −0.1 −0.1 60 1 REF = 5 V REF = 2.5 V REF = 5 V REF = 2.5 V REF = 5 V REF = 2.5 V B Grade Typ Max Min dB3 dB3 dB3 dB3 dB3 dB3 dB3 dB3 dB3 AD7980 特に指定がない限り、VDD = 2.5 V、VIO = 2.3 V～5.5 V、VREF = 5 V、TA = -40°C～+125°C。 表 3. Parameter Conditions REFERENCE Voltage Range Load Current 1 MSPS, REF = 5 V SAMPLING DYNAMICS −3 dB Input Bandwidth Aperture Delay VDD = 2.5 V DIGITAL INPUTS Logic Levels VIL VIH VIL VIH IIL IIH POWER SUPPLIES VDD VIO VIO Range Standby Current1, 2 Power Dissipation VIO > 3V VIO > 3V VIO ≤ 3V VIO ≤ 3V Unit 5.1 330 V µA 10 2.0 MHz ns ISINK = 500 µA ISOURCE = −500 µA Specified performance 2.375 2.3 1.8 VDD and VIO = 2.5 V, 25°C 10 kSPS throughput 1 MSPS throughput, B Grade 1 MSPS throughput, A Grade TMIN to TMAX 0.3 × VIO VIO + 0.3 0.1 × VIO VIO + 0.3 +1 +1 Serial 16 bits straight binary Conversion results available immediately after completed conversion 0.4 VIO − 0.3 2.5 0.35 70 7.0 7.0 7.0 −40 1 すべてのデジタル入力を必要に応じて VIO または GND に接続。 アクイジション・フェーズ時。 3 拡張温度範囲については最寄りの営業にご相談ください。 2 Rev. B Max –0.3 0.7 × VIO –0.3 0.9 × VIO −1 −1 Energy per Conversion TEMPERATURE RANGE3 Specified Performance Typ 2.4 DIGITAL OUTPUTS Data Format Pipeline Delay VOL VOH Min － 4/25 － 2.625 5.5 5.5 9.0 10 +125 V V µA µA µA V V V V V nA µW mW mW nJ/sample °C AD7980 タイミング仕様 特に指定がない限り、−40°C～+125°C、VDD = 2.37 V～2.63 V、VIO = 3.3 V～5.5 V。負荷条件については、図 2 と 図 3 を参照してくださ い。 表 4. Parameter Symbol Min Conversion Time: CNV Rising Edge to Data Available Acquisition Time Time Between Conversions CNV Pulse Width (CS Mode) tCONV tACQ tCYC tCNVH 500 290 1000 10 SCK Period (CS Mode) tSCK VIO Above 4.5 V VIO Above 3 V VIO Above 2.7 V VIO Above 2.3 V SCK Period (Chain Mode) VIO Above 4.5 V VIO Above 3 V VIO Above 2.7 V VIO Above 2.3 V SCK Low Time SCK High Time SCK Falling Edge to Data Remains Valid SCK Falling Edge to Data Valid Delay VIO Above 4.5 V VIO Above 3 V VIO Above 2.7 V VIO Above 2.3 V CNV or SDI Low to SDO D15 MSB Valid (CS Mode) Typ Max Unit 710 ns ns ns ns ns 10.5 12 13 15 ns ns ns ns ns ns ns ns ns ns ns ns tSCK 11.5 13 14 16 4.5 4.5 3 tSCKL tSCKH tHSDO tDSDO 9.5 11 12 14 ns ns ns ns 10 15 20 ns ns ns tEN VIO Above 3 V VIO Above 2.3 V CNV or SDI High or Last SCK Falling Edge to SDO High Impedance (CS Mode) tDIS SDI Valid Setup Time from CNV Rising Edge SDI Valid Hold Time from CNV Rising Edge (CS Mode) tSSDICNV tHSDICNV 5 2 ns ns SDI Valid Hold Time from CNV Rising Edge (Chain Mode) SCK Valid Setup Time from CNV Rising Edge (Chain Mode) SCK Valid Hold Time from CNV Rising Edge (Chain Mode) SDI Valid Setup Time from SCK Falling Edge (Chain Mode) SDI Valid Hold Time from SCK Falling Edge (Chain Mode) SDI High to SDO High (Chain Mode with Busy Indicator) tHSDICNV tSSCKCNV tHSCKCNV tSSDISCK tHSDISCK tDSDOSDI 0 5 5 2 3 ns ns ns ns ns ns Y% VIO1 IOL X% VIO1 tDELAY 1.4V TO SDO CL 20pF IOH SPECIFICATIONS IN TABLE 3. 図 3.タイミング測定の電圧レベル 図 2.デジタル・インターフェース・タイミングの負荷回路 Rev. B VIH2 VIL2 1FOR VIO ≤ 3.0V, X = 90 AND Y = 10; FOR VIO > 3.0V X = 70, AND Y = 30. 2MINIMUM V AND MAXIMUM V USED. SEE DIGITAL INPUTS IH IL 06513-002 500µA tDELAY VIH2 VIL2 － 5/25 － 06392-003 500µA 15 AD7980 絶対最大定格 表 5. Parameter Analog Inputs IN+,1 IN−1 to GND Supply Voltage REF, VIO to GND VDD to GND VDD to VIO Digital Inputs to GND Digital Outputs to GND Storage Temperature Range Junction Temperature θJA Thermal Impedance (10-Lead MSOP) θJC Thermal Impedance (10-Lead MSOP) Lead Temperature Vapor Phase (60 sec) Infrared (15 sec) 1 Rating −0.3 V to VREF + 0.3 V or ±130 mA −0.3 V to +6 V −0.3 V to +3 V +3 V to −6 V −0.3 V to VIO + 0.3 V −0.3 V to VIO + 0.3 V −65°C to +150°C 150°C 200°C/W 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 ESDの注意 ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 44°C/W 215°C 220°C アナログ入力 のセクションを参照。 Rev. B － 6/25 － AD7980 ピン配置およびピン機能説明 10 VIO REF 1 9 SDI VDD 2 AD7980 IN+ 3 8 SCK TOP VIEW (Not to Scale) IN– 4 7 SDO 6 CNV IN– 4 06392-004 GND 5 IN+ 3 GND 5 図 4.10 ピン MSOP のピン配置 10 VIO AD7980 TOP VIEW (Not to Scale) 9 SDI 8 SCK 7 SDO 6 CNV 06392-005 REF 1 VDD 2 図 5.10 ピン QFN (LFCSP)のピン配置 表 6.ピン機能の説明 ピン番号 記号 Type1 説明 1 REF AI リファレンス電圧入力。REF 範囲は 2.4 V～5.1 V で、GND ピンを基準とします。このピンは、ピンの近くで 10 µF のコンデンサによりデカップリングする必要があります。 2 VDD P 電源。 3 IN+ AI アナログ入力。IN−を基準とします。例えば、電圧範囲は、 IN+と IN−の間の電位差で 0 V～VREF です。 4 IN− AI アナログ入力グラウンド・センス。アナログ・グラウンド・プレーンまたはリモート・センス・グラウンドに 接続します。 5 GND P 電源グラウンド。 6 CNV DI 変換入力。この入力は複数の機能を持っています。前縁エッジで、変換を開始し、デバイスのインターフェー ス・モード、チェーン・モード、または CS モードを選択します。CSモードでは、このピンがロー・レベルの とき SDO ピンがイネーブルされます。チェーン・モードでは、CNV がハイ・レベルのときにデータを読出す 必要があります。 7 SDO DO シリアル・データ出力。変換結果がこのピンに出力されます。SCK に同期しています。 8 SCK DI シリアル・データ・クロック入力。デバイスが選択されたとき、変換結果がこのクロックでシフトアウトされ ます。 9 SDI DI シリアル・データ入力。この入力は複数の機能を持っています。このビットは、次のように ADC のインター フェース・モードを設定します。 CNV の立上がりエッジ時に SDI がロー・レベルになると、チェーン・モードが選択されます。このモードで は、SDI はデータ入力として使用されて、複数の ADC の変換結果を 1 本の SDO ラインにディジーチェーン接 続します。SDI のデジタル・データ・レベルが SDO に出力され、SCK の 16 サイクル分の遅延が加わります。 CNV の立上がりエッジ時に SDI がハイ・レベルになると、CSモードが選択されます。このモードでは、SDI または CNV がロー・レベルのとき、シリアル出力信号がイネーブルされ、変換が完了して SDI または CNV が ロー・レベルになると、ビジー表示機能がイネーブルされます。 10 VIO P 入出力インターフェースのデジタル電源。公称では、ホスト・インターフェース(1.8 V、2.5 V、3 V、5 V)と同 じ電源。 1 AI =アナログ入力、DI =デジタル入力、DO =デジタル出力、P =電源。 Rev. B － 7/25 － AD7980 用語 積分非直線性誤差(INL) INLは、負側のフルスケールと正側のフルスケールを結ぶ直線 と実際のコード出力との誤差として定義されます。負側フルス ケールとして使用されるポイントは、最初のコード変化より 1/2 LSBだけ下に存在します。正フルスケールは、最後のコード変 化より 1+1/2 LSBだけ上のレベルと定義されます。偏差は各コ ードの中央と直線との間の距離として測定されます(図 26 参照)。 微分非直線性誤差(DNL) 理論 ADC では、各コード変化は 1 LSB だけ離れた位置で発生し ます。DNL は、この理論値からの最大偏差を意味します。微分 非直線性は、ノーミス・コードが保証される分解能として規定 されることがあります。 オフセット誤差 最初の変化はアナログ・グラウンドより 1/2 LSB 上のレベルで 発生する必要があります( 0～5 V 範囲の場合 38.1μV)。オフセッ ト誤差は、そのポイントと実際の変化との差を意味します。 ゲイン誤差 最後の変化(111 ... 10→111 ... 11)は、公称フルスケール(0 V～5 V レンジの場合は 4.999886V)より 1.5 LSB 低いアナログ電圧で発 生します。ゲイン誤差とは、オフセット調整後の理論レベルと 最後の変化の実際レベルの差を意味します。 スプリアス・フリー・ダイナミック・レンジ(SFDR) SFDR は入力信号の rms 振幅値とピーク・スプリアス信号との 差を意味し、dB 値で表します。 実効ビット数(ENOB) ENOB は、正弦波を入力したときの分解能を表します。次式に より、SINAD と関係します。 ENOB = (SINADdB − 1.76)/6.02 ビット数で表されます。 実効分解能 次のように計算されます。 実行分解能= log2(2N/RMS 入力ノイズ) ビット数で表されます。 総合高調波歪み(THD) THD とは、基本波から 5 次高調波部品までの rms 値の総和の、 フルスケール入力信号の rms 値に対する比を意味し、デシベル 値で表します。 ダイナミック・レンジ 入力を短絡して測定した合計 rms ノイズに対するフルスケール の rms 値の比を表します。ダイナミック・レンジの値は dB で表 されます。すべてのノイズ・ソースと DNL 効果を含むように −60 dBFS の信号を使って測定します。 信号対ノイズ比(SNR) SNR は、実際の入力信号 rms 値の、ナイキスト周波数より下の 全スペクトル成分の rms 値総和から高調波成分と DC 成分を除 いた分に対する比です。SNR の値は、dB で表されます。 信号対ノイズおよび歪み比(SINAD) SINAD は、実際の入力信号 rms 値の、ナイキスト周波数より下 の全スペクトル成分の rms 値総和(DC 以外の高調波を含む)に対 する比です。SINAD の値は、dB で表されます。 アパーチャ遅延 アパーチャ遅延は、アクイジション性能を表します。CNV 入力 の立上がりエッジから入力信号が変換用に保持されまでの時間 を表します。 過渡応答 フルスケールのステップ関数が入力された後に ADC が正確に入 力を取得するまでに要する時間を表します。 ノイズ・フリー・コード分解能 超えると、個々のコードが区別できなくなるビット数。次のよ うに計算されます。 ノイズ・フリー・コード分解能= log2(2N/ピーク to ピーク・ ノイズ) ビット数で表されます。 Rev. B － 8/25 － AD7980 代表的な性能特性 特に指定がない限り、VDD = 2.5 V、VREF = 5.0 V、VIO = 3.3 V。 1.25 1.00 POSITIVE INL: +0.33 LSB NEGATIVE INL: –0.39 LSB 1.00 POSITIVE INL: +0.18 LSB NEGATIVE INL: –0.21 LSB 0.75 0.75 0.50 0.25 DNL (LSB) INL (LSB) 0.50 0 –0.25 0.25 0 –0.25 –0.50 –0.50 –0.75 –1.25 0 16384 32768 49152 06392-039 –0.75 06392-036 –1.00 –1.00 65536 0 16384 32768 CODE 図 6.コード対積分非直線性、REF = 5 V 1.25 65536 図 9.コード対微分非直線性、REF = 5 V 1.00 POSITIVE INL: +0.47 LSB NEGATIVE INL: –0.26 LSB 1.00 49152 CODE POSITIVE INL: +0.25 LSB NEGATIVE INL: –0.22 LSB 0.75 0.75 0.50 0.25 DNL (LSB) INL (LSB) 0.50 0 –0.25 0.25 0 –0.25 –0.50 –0.50 –0.75 –1.25 0 16384 32768 49152 06392-061 –0.75 06392-060 –1.00 –1.00 65536 0 16384 32768 CODE 図 7.コード対積分非直線性、REF = 2.5 V 0 fS = 1 MSPS fIN = 10kHz AMPLITUDE (dB of FULL SCALE) SNR = 91.27dB THD = –114.63dB SFDR = 110.10dB SINAD = 91.25dB –40 –60 –80 –100 –120 06392-038 –140 –160 –180 0 100 200 300 400 fS = 1 MSPS fIN = 10kHz –20 SNR = 86.8dB THD = –111.4dB SFDR = 105.9dB SINAD = 86.8dB –40 –60 –80 –100 –120 –140 06392-058 –20 AMPLITUDE (dB of FULL SCALE) 65536 図 10.コード対微分非直線性、REF = 2.5 V 0 –160 –180 500 0 FREQUENCY (kHz) 100 200 300 400 FREQUENCY (kHz) 図 8.FFT プロット、REF = 5 V Rev. B 49152 CODE 図 11.FFT プロット、REF = 2.5 V － 9/25 － 500 AD7980 180k 60k 168591 52212 160k 50k 140k 40k COUNTS 100k 80k 60k 32417 20k 52710 38751 40k 06392-042 10k 20k 0 31340 30k 0 27 0 1201 829 33 2 0 0 0 7225 0 0 8003 8004 8005 8006 8007 8008 8009 800A 800B 800C 800D 800E 800F 0 6807 539 16 502 14 0 06392-059 COUNTS 120k 0 7FFA 7FFB 7FFC 7FFD 7FFE 7FFF 8000 8001 8002 8003 8004 8005 8006 CODE IN HEX CODE IN HEX 図 15.コード中心での DC 入力のヒストグラム、REF = 2.5 V 図 12.コード中心での DC 入力のヒストグラム、REF = 5 V 95 70k 94 59691 59404 60k 93 92 SNR (dB) COUNTS 50k 40k 30k 91 90 89 88 20k 5428 2 93 3 0 86 85 –10 7FFF 8000 8001 8002 8003 8004 8005 8006 8007 8008 –9 –7 –6 –5 –4 –3 –2 100 115 –95 16 SNR SINAD ENOB –100 110 SFDR 14 THD (dB) 90 –105 105 –110 100 –115 85 SFDR (dB) 15 ENOB (BITS) 95 95 THD 13 90 2.75 3.25 3.75 4.25 4.75 12 5.25 06392-044 –120 Rev. B 0 図 16.入力レベル対 SNR 図 13.コード変化での DC 入力のヒストグラム、REF = 5 V 80 2.25 –1 INPUT LEVEL (dB OF FULL SCALE) CODE IN HEX SNR, SINAD (dB) –8 –125 2.25 2.75 3.25 3.75 4.25 4.75 REFERENCE VOLTAGE (V) REFERENCE VOLTAGE (V) 図 14.リファレンス電圧対 SNR、SINAD、ENOB 図 17.THD、SFDR 対リファレンス電圧 － 10/25 － 85 5.25 06392-047 0 150 06392-043 0 6295 06392-046 87 10k AD7980 100 –85 –90 –95 –100 THD (dB) 90 –105 –110 –115 85 06392-063 –120 80 10 –125 10 1000 100 06392-064 SINAD (dB) 95 FREQUENCY (kHz) 図 21.各周波数での THD 95 –110 93 –112 91 –114 THD (dB) 89 87 –116 06392-049 –118 –35 –15 5 25 45 65 85 105 –120 –55 125 06392-052 SNR (dB) 図 18.SINAD の周波数特性 85 –55 –35 –15 TEMPERATURE (°C) 105 125 85 105 125 IVDD IVDD 1.2 1.2 1.0 1.0 CURRENT (mA) 0.8 0.6 IREF 0.8 0.6 IREF 0.4 0.4 IVIO IVIO 0.2 06392-050 0.2 2.425 2.475 2.525 VDD VOLTAGE (V) 2.575 0 –55 2.625 06392-053 CURRENT (mA) 85 1.4 1.4 –35 –15 5 25 45 65 TEMPERATURE (°C) 図 23.動作電流の温度特性 図 20.電源電圧対動作電流 Rev. B 5 25 45 65 TEMPERATURE (°C) 図 22.THD の温度特性 図 19.SNR の温度特性 0 2.375 1000 100 FREQUENCY (kHz) － 11/25 － AD7980 8 7 CURRENT (µA) 6 5 4 3 IVDD + IVIO 2 0 –55 06392-054 1 –35 –15 5 25 45 65 TEMPERATURE (°C) 85 105 125 図 24.パワーダウン電流の温度特性 Rev. B － 12/25 － AD7980 動作原理 IN+ MSB LSB 32,768C 16,384C 4C 2C C SWITCHES CONTROL SW+ C BUSY REF COMP GND 32,768C 16,384C 4C 2C C CONTROL LOGIC OUTPUT CODE C LSB MSB SW+ 06392-011 CNV IN– 図 25.ADC の簡略化した回路図 回路説明 AD7980 は単電源動作の逐次比較型アーキテクチャを採用した 高速高精度低消費電力 16 ビット A/D コンバータ(ADC)です。 AD7980 は毎秒 1,000,000 サンプル(1 MSPS)の変換が可能で、変 換と変換の間にパワーダウンします。例えば、10 kSPS 動作時 の消費電力が 70 µW (typ)であるため、バッテリ駆動のアプリケ ーションに最適です。 AD7980 はトラック・アンド・ホールドを内蔵し、パイプライ ン遅延またはレイテンシがないため、マルチプレクスされた複 数チャンネルのアプリケーションに最適です。 AD7980 は、1.8 V～5 V のデジタル・ロジック・ファミリーにイ ンターフェースすることができます。10 ピン MSOP パッケージ または省スペースと柔軟な構成を兼ね備えた小型の 10 ピン QFN (LFCSP)パッケージを採用しています。 このデバイスは、18 ビットの AD7982 とピン・コンパチブルで す。 コンバータの動作 AD7980 は、電荷再分配型DACを採用した逐次比較型ADCです。 図 25 に、ADCの簡略化した回路図を示します。容量を使用す るこのDACは、2 進数の重みを持った 16 個コンデンサで構成さ れる 2 個の同じアレイで構成されており、各アレイは 2 個のコ ンパレータ入力に接続されています。 Rev. B アクイジション・フェーズでは、コンパレータ入力に接続され たアレイのピンは、SW+と SW-を経由して GND に接続されま す。独立なすべてのスイッチはアナログ入力に接続されます。 したがって、コンデンサ・アレイはサンプリング・コンデンサ として使用されて、IN+入力と IN-入力上のアナログ信号が取り 込まれます。アクイジション・フェーズが終わり、CNV 入力が ハイ・レベルになると、変換フェーズが開始されます。変換フ ェーズが開始されると、先ず SW+と SW-が開きます。2 個のコ ンデンサ・アレイは入力から切り離されて、GND 入力に接続さ れます。そのため、アクイジション・フェーズの終わりに取り 込まれた、入力 IN+と IN-の間の差動電圧がコンパレータ入力に 接続されて、コンパレータは平衡しなくなります。コンデン サ・アレイの各エレメントを GND と REF の間でスイッチング することにより、コンパレータ入力を 2 進数重みの電圧ステッ プ(VREF/2、VREF/4 ... VREF/65,536)で変えます。コントロール・ロ ジックがこれらのスイッチをトグルして(MSB から開始)、コン パレータが再度平衡するようにします。この処理が終了すると、 デバイスはアクイジション・フェーズに戻り、コントロール・ ロジックが ADC 出力コードとビジー表示を発生します。 AD7980 は変換クロックを内蔵しているため、変換プロセスの ためのシリアル・クロック、SCK は不要です。 － 13/25 － AD7980 表 7.出力コードと理論入力電圧 伝達関数 AD7980 の 理 論 伝 達 特 性 を 図 26 と 表 7 に 示 し ま す 。 Analog Input ADC CODE (STRAIGHT BINARY) 111 ... 111 111 ... 110 111 ... 101 Description VREF = 5 V Digital Output Code (Hexa) FSR – 1 LSB Midscale + 1 LSB Midscale Midscale – 1 LSB –FSR + 1 LSB –FSR 4.999924 V 2.500076 V 2.5 V 2.499924 V 76.3 µV 0V FFFF1 8001 8000 7FFF 0001 00002 1 これは、アナログ入力範囲より上に対するコードでもあります(VREF - VGND よ り上の VIN+ - VIN-)。 2 これは、アナログ入力範囲より下に対するコードでもあります(VGND より下 の VIN+ - VIN-)。 000 ... 010 000 ... 001 000 ... 000 +FSR – 1 LSB +FSR – 1.5 LSB ANALOG INPUT 代表的な接続図 06392-012 –FSR –FSR + 1LSB –FSR + 0.5LSB 図 27 に、複数の電源が使用可能な場合のAD7980 の推奨接続図 例を示します。 図 26.ADC の理論伝達関数 REF1 V+ 2.5V 10µF2 100nF V+ 1.8V TO 5V 100nF 20Ω 0 TO VREF REF 2.7nF V– VDD VIO SDI IN+ SCK 3- OR 4-WIRE INTERFACE AD7980 SDO 4 IN– CNV 06392-013 GND 1SEE THE VOLTAGE REFERENCE INPUT SECTION FOR REFERENCE SELECTION. 2C REF IS USUALLY A 10µF CERAMIC CAPACITOR (X5R). 3SEE THE DRIVER AMPLIFIER CHOICE SECTION. 4OPTIONAL FILTER. SEE THE ANALOG INPUT SECTION. 5SEE THE DIGITAL INTERFACE FOR THE MOST CONVENIENT INTERFACE MODE. 図 27.複数の電源を使用する代表的なアプリケーション図 Rev. B － 14/25 － AD7980 アナログ入力 ドライバ・アンプの選択 図 28 に、AD7980 の入力構造の等価回路を示します。 AD7980 の駆動は簡単ですが、ドライバ・アンプは次の条件を 満たす必要があります。 ダイオード D1 と D2 は、アナログ入力 IN+と IN-に対する ESD 保護用です。アナログ入力信号が電源レールより 0.3V 以上高く ならないよう注意する必要があります。これは、これらのダイ オードが順方向にバイアスされて導通し始めるためです。これ らのダイオードは、最大 130 mA の順方向バイアス電流を処理 することができます。たとえば、この状態は入力バッファの (U1)電源が VDD と異なるときに発生します。このような場合 (例えば入力バッファが短絡)、電流制限機能を使ってデバイス を保護することができます。 AD7980 の SNR 性能と遷移ノイズ性能を維持するためには、 ドライバ・アンプが発生するノイズをできるだけ低く抑え る必要があります。ドライバから発生するノイズは、 AD7980 アナログ入力回路の RIN と CIN から構成される 1 次 ローパス・フィルタまたは外付けフィルタ(使用した場合) により除去されます。AD7980 のノイズは 47.3 µV rms (typ) であるため、アンプに起因する SNR の性能低下は、次式で 与えられます。 REF D1 IN+ OR IN– SNRLOSS CIN D2 GND 06392-014 CPIN RIN ここで、f–3dB は MHz で表した AD7980 の-3 dB 入力帯域幅 (10 MHz)、すなわち入力フィルタ(使用した場合)のカット オフ周波数。 図 28.等価アナログ入力回路 このアナログ入力構造を使うと、IN+と IN-との間の差動信号の サンプリングが可能になります。この差動入力の採用により、 両入力に共存する信号が除去されます。 アクイジション・フェーズでは、アナログ入力(IN+と IN-)のイ ンピーダンスは、コンデンサ CPIN と、RIN および CIN の直列接続 の回路との並列組み合わせとしてモデル化することができます。 CPIN は主にピン容量です。RIN は 400 Ω (typ)であり、直列抵抗と スイッチのオン抵抗から構成される集中定数です。CIN は 30 pF(typ)であり、主に ADC サンプリング・コンデンサから構成さ れています。スイッチが開いている変換フェーズでは、入力イ ンピーダンスは CPIN に制限されます。RIN と CIN により、1 次ロ ーパス・フィルタが構成されるため、不要な折り返し効果が削減 され、ノイズが制限されます。 駆動回路のソース・インピーダンスが小さい場合は、AD7980 を直接駆動することができます。ソース・インピーダンスが大 きい場合には、AC 性能、特に THD が大きい影響を受けます。 DC 性能は、入力インピーダンスからあまり影響を受けません。 最大ソース・インピーダンスは、許容可能な THD の大きさに依 存します。THD は、ソース・インピーダンスと最大入力周波数 の関数として性能低下します。 Rev. B 47.3 20 log π 2 2 47.3 f 3dB (Ne N ) 2 N はアンプのノイズ係数(たとえばバッファ構成の場合は 1)。 eN は nV/√Hz で表したオペアンプの等価入力ノイズ電圧。 AC アプリケーションの場合、ドライバは AD7980 と釣り 合う THD 性能を持つ必要があります。 多チャンネルをマルチプレクスするアプリケーションの場 合、ドライバ・アンプと AD7980 アナログ入力回路は、コ ンデンサ・アレイへのフルスケール・ステップに対して 16 ビット・レベル (0.0015%、15 ppm)でセトリングする必要 があります。アンプのデータシートでは、一般に 0.1～ 0.01%でのセトリングが規定されています。16 ビット・レ ベルでのセトリング・タイムから大幅に異なることがある ため、ドライバを選択する前に確認する必要があります。 表 8.推奨ドライバ・アンプ Amplifier Typical Application ADA4841 AD8021 AD8022 OP184 AD8655 AD8605, AD8615 Very low noise, small and low power Very low noise and high frequency Low noise and high frequency Low power, low noise, and low frequency 5 V single-supply, low noise 5 V single-supply, low power － 15/25 － AD7980 10.000 リファレンス電圧入力 REFを非常に小さいインピーダンス・ソースで駆動する場合は (たとえば AD8031 または AD8605 を使用するリファレンス・バ ッファ)、セラミック・チップ・コンデンサは最適性能を得るた めに十分です。 バッファなしでリファレンス電圧を使う場合は、デカップリン グ値は使用するリファレンスに依存します。たとえば、22 µFの セラミック・チップ・コンデンサ(X5R、1206 サイズ)は、低温 度ドリフト ADR43xリファレンスを使って最適性能を得るため に十分です。 必要な場合には、2.2 µF までの小型なリファレンス・デカップ リング・コンデンサ値を使うことができ、性能特に DNL への影 響は最小に抑えられます。 REF ピンと GND ピンの間に小さい値のセラミック・デカップ リング・コンデンサ(たとえば、100 nF)を追加する必要はありま せん。 電源 AD7980 はコア電源(VDD)とデジタル入力/出力インターフェース 電源(VIO)の 2 種類の電源ピンを使っています。VIOを使うと、 1.8 V～5.0 Vで動作するロジックとの直接インターフェースが可 能になります。必要な電源数を減らすときは、VIOとVDDを接 続することができます。AD7980 はVIOとVDDの間の電源シーケ ンスに依存しません。さらに、広い周波数範囲で電源変動に対 して安定です(図 29 参照)。 75 PSRR (dB) IVDD IREF 0.100 IVIO 0.010 0.001 10000 100000 SAMPLING RATE (SPS) 1000000 図 30.サンプリング・レート対動作電流 デジタル・インターフェース AD7980 のピン数は少ないですが、シリアル・インターフェー ス・モードで柔軟性を提供します。 CSモードでは、AD7980 は SPI、QSPI、デジタル・ホストと互 換性を持っています。このインターフェースでは、3 線式または 4 線式を使うことができます。CNV 信号、SCK 信号、SDO 信号 を使う 3 線式インターフェースは、配線数が少ないため、たと えば、孤立しているアプリケーションで便利です。SDI 信号、 CNV 信号、SCK 信号、SDO 信号を使う 4 線式インターフェー スを使用すると、CNV(変換を開始します)をリードバック・タ イミング(SDI)に依存しないようにすることができます。この機 能は、低ジッタ・サンプリング・アプリケーションまたは同時 サンプリング・アプリケーションで便利です。 AD7980 をチェーン・モードで使うと、シフトレジスタに似た シングル・データライン上での複数の ADC のカスケード接続に 対して、SDI 入力を使うディジーチェーン機能を提供すること ができます。 80 デバイスが動作するモードは、CNV の立上がりエッジ時の SDI のレベルで決定されます。SDI がハイ・レベルで、かつ SDI が ロー・レベルの時にチェーン・モードが選択されると、CSモー ドが選択されます。SDI ホールド・タイムにより、SDI と CNV が接続されているとき、チェーン・モードが選択されるように なります。 70 65 いずれのモードででも、AD7980 はデータビットの前にスター ト・ビットを発生できるようにする柔軟性があります。このス タート・ビットをビジー信号表示と組合せて使用して、デジタ ル・ホストに対して割り込みを行い、データの読出しを開始さ せることができます。ビジー表示を使わない場合は、リードバ ックの前に最大変換時間の経過を待たなければなりません。 06392-062 60 55 1 10 100 1000 FREQUENCY (kHz) 図 29.PSRR の周波数特性 ビジー表示機能は、次のようにイネーブルされます。 最適性能を得るためには、VDD をリファレンス電圧入力(REF) の約 1/2 にする必要があります。たとえば、REF = 5.0 V の場合、 VDD = 2.5 V (±5%)にする必要があります。 AD7980 は各変換フェーズの終わりに自動的にパワーダウンす るため、消費電力はサンプリング・レートに比例します。この ため、低サンプリング・レート(例えば数 Hz)とバッテリ駆動ア プリケーションに最適なデバイスになっています。 Rev. B 1.000 06392-055 OPERATING CURRENTS (mA) AD7980 のリファレンス電圧入力REFは動的入力インピーダンス を持っています。このため、REF入力とGND入力との間を効果 的にデカップリングした低インピーダンス・ソースから駆動す る必要があります(レイアウトのセクション参照)。 CSモードでは、ADC変換が終了したときにCNVまたはSDIが ロー・レベルになった場合( 図 34 と 図 38 参照)。 チェーン・モードでは、CNV立上がりエッジ時にSCKがハ イ・レベルになった場合(図 42 参照)。 － 16/25 － AD7980 CNV がロー・レベルになると、MSB が SDO に出力されます。 残りのデータビットは、後続の SCK の立下がりエッジで出力さ れます。データは、両 SCK エッジで有効です。立上がりエッジ を使ってデータを取込むことができますが、SCK の立下がりエ ッジを使うデジタル・ホストを使うと、ホールド・タイムが許 容できる限り、高速な読出しレートが可能になります。16 番目 の SCK 立下がりエッジの後、または CNV がハイ・レベルにな ったときのいずれか早い方で、SDO はハイ・インピーダンスに 戻ります。 3 線式CSモード、ビジー表示なし このモードは、1 個のAD7980 をSPI互換のデジタル・ホストに 接続する際に使用されます。接続図を 図 31 に、対応するタイ ミングを 図 32 に、それぞれ示します。 SDI と VIO を接続した状態では、CNV の立上がりエッジで変換 が開始され、CSモードが選択され、SDO はハイ・インピーダン スになります。変換が開始されると、CNV の状態に関係なく完 了するまで継続されます。たとえば、CNV をロー・レベルにし てアナログ・マルチプレクサのような他の SPI デバイスを選択 することは便利ですが、最小変換時間の前に CNV がハイ・レベ ルに戻り、最大変換時間の間ハイ・レベルを維持して、ビジー 信号の発生を防止する必要があります。変換が完了すると、 AD7980 はアクイジション・フェーズに入りパワーダウンしま す。 CONVERT DIGITAL HOST CNV VIO AD7980 SDI SDO DATA IN 06392-015 SCK CLK 図 31.3 線式CSモード、ビジー表示なしの接続図 (SDI ハイ・レベル) SDI=1 tCYC tCNVH CNV AQUISITION tCONV tACQ CONVERSION AQUISITION tSCK tSCKL 2 3 14 tHSDO 16 tSCKH tEN SDO 15 tDIS tDSDO D15 D14 D13 D1 D0 06392-016 1 SCK 図 32.3 線式CSモード、ビジー表示なしのシリアル・インターフェース・タイミング(SDI ハイ・レベル) Rev. B － 17/25 － AD7980 複数の AD7980 を同時に選択した場合、SDO 出力ピンが損傷ま たはラッチアップなしにこの接続を処理します。余分な電力消 費を回避するためこの接続をできるだけ短くすることをお薦め します。 3 線式CSモード、ビジー表示あり このモードは、1 個の AD7980 を割込み入力を持つ SPI 互換のデ ジタル・ホストに接続する際に使用されます。 接続図を 図 33 に、対応するタイミングを 図 34 に、それぞれ示 します。 CONVERT SDI = 1 VIO CNV VIO DIGITAL HOST 47kΩ SDI AD7980 SDO DATA IN SCK IRQ 06392-017 SDI と VIO を接続した状態では、CNV の立上がりエッジで変換 が開始され、CSモードが選択され、SDO はハイ・インピーダン スになります。CNV の状態に無関係に変換が完了するまで SDO はハイ・インピーダンスを維持します。最小変換時間の前に、 CNV を使ってアナログ・マルチプレクサのような他の SPI デバ イスを選択することができますが、最小変換時間が経過する前 に CNV がロー・レベルに戻り、最大変換時間の間ロー・レベル を維持して、ビジー信号が確実に発生するようにする必要があ ります。変換が完了すると、SDO はハイ・インピーダンスから ロー・レベルになります。SDO ラインをプルアップして、この 変化を割込み信号として使って、デジタル・ホストにより制御 されるデータの読出しを開始させることができます。その後 AD7980 はアクイジション・フェーズに入り、パワーダウンし ます。その後データビットは MSB ファーストで、後続の SCK の立下がりエッジで出力されます。データは、両 SCK エッジで 有効です。立上がりエッジを使ってデータを取込むことができ ますが、SCK の立下がりエッジを使うデジタル・ホストを使う と、ホールド・タイムが許容できる限り、高速な読出しレート が可能になります。オプションの 17 番目の SCK 立下がりエッ ジの後、または CNV がハイ・レベルになったときのいずれか早 い方で、SDO はハイ・インピーダンスに戻ります。 CLK 図 33.3 線式CSモード、ビジー表示ありの接続図(SDI ハイ・レ ベル) tCYC tCNVH CNV AQUISITION tCONV tACQ CONVERSION AQUISITION tSCK tSCKL 1 2 3 15 tHSDO 16 17 tSCKH tDIS tDSDO SDO D15 D14 D1 D0 06392-018 SCK 図 34.3 線式CSモード、ビジー表示ありのシリアル・インターフェース・タイミング(SDI ハイ・レベル) Rev. B － 18/25 － AD7980 変換が完了すると、AD7980 はアクイジション・フェーズに入 りパワーダウンします。SDI 入力にロー・レベルを入力すると、 各 ADC の変換結果を読出すことができ、MSB が SDO へ出力さ れます。残りのデータビットは、後続の SCK の立下がりエッジ で出力されます。データは、両 SCK エッジで有効です。立上が りエッジを使ってデータを取込むことができますが、SCK の立 下がりエッジを使うデジタル・ホストを使うと、ホールド・タ イムが許容できる限り、高速な読出しレートが可能になります。 16 番目の SCK 立下がりエッジの後、または SDI がハイ・レベ ルになったときのいずれか早い方で、SDO はハイ・インピーダ ンスに戻り、もう一方の AD7980 を読出すことができるように なります。 4 線式CSモード、ビジー表示なし このモードは、複数の AD7980 を SPI 互換のデジタル・ホスト に接続する際に使用されます。 図 35 に 2 個のAD7980 を使った接続図を、図 36 に対応するタイ ミングを、それぞれ示します。 SDI にハイ・レベルを入力した状態では、CNV の立上がりエッ ジで変換が開始され、CSモードが選択され、SDO はハイ・イン ピーダンスになります。このモードでは、変換フェーズとそれ に続くデータ・リードバックの間、CNV をハイ・レベルに維持 する必要があります(SDI と CNV がロー・レベルの場合、SDO はロー・レベルに駆動されます)。最小変換時間の前に、SDI を 使ってアナログ・マルチプレクサのような他の SPI デバイスを 選択することができますが、最小変換時間の前に SDI がハイ・ レベルに戻り、最大変換時間の間ハイ・レベルを維持して、ビ ジー信号の発生を防止する必要があります。 CS2 CS1 CONVERT CNV AD7980 SDO SDI DIGITAL HOST AD7980 SCK SDO SCK 06392-019 SDI CNV DATA IN CLK 図 35.4 線式CSモード、ビジー表示なしの接続図 tCYC CNV AQUISITION tCONV tACQ CONVERSION AQUISITION tSSDICNV SDI(CS1) tHSDICNV SDI(CS2) tSCK tSCKL SCK 2 3 14 tHSDO SDO 15 16 17 18 30 31 tEN tDIS tDSDO D15 D14 D13 D1 D0 D15 D14 D1 図 36.4 線式CSモード、ビジー表示なしのシリアル・インターフェース・タイミング Rev. B 32 tSCKH － 19/25 － D0 06392-020 1 AD7980 SDO ラインをプルアップして、この変化を割込み信号として使 って、デジタル・ホストにより制御されるデータのリードバッ クを開始させることができます。その後 AD7980 はアクイジシ ョン・フェーズに入り、パワーダウンします。その後データビ ットは MSB ファーストで、後続の SCK の立下がりエッジで出 力されます。データは、両 SCK エッジで有効です。立上がりエ ッジを使ってデータを取込むことができますが、SCK の立下が りエッジを使うデジタル・ホストを使うと、ホールド・タイム が許容できる限り、高速な読出しレートが可能になります。オ プションの 17 番目の SCK 立下がりエッジの後、または SDI が ハイ・レベルになったときのいずれか早い方で、SDO はハイ・ インピーダンスに戻ります。 4 線式CSモード、ビジー表示あり このモードは、1 個の AD7980 を割込み入力を持つ SPI 互換のデ ジタル・ホストに接続し、かつ CNV の使用が必要な場合に使わ れます。この CNV は、データの読出しを選択する際に使われる 信号とは独立に、アナログ入力をサンプルするために使われま す。この条件は、CNV 上のジッタが小さいことが要求されるア プリケーションで特に重要です。 接続図を 図 37 に、対応するタイミングを 図 38 に、それぞれ示 します。 SDI にハイ・レベルを入力した状態では、CNV の立上がりエッ ジで変換が開始され、CSモードが選択され、SDO はハイ・イン ピーダンスになります。このモードでは、変換フェーズとそれ に続くデータ・リードバックの間、CNV をハイ・レベルに維持 する必要があります(SDI と CNV がロー・レベルの場合、SDO はロー・レベルに駆動されます)。最小変換時間の前に、SDI を 使ってアナログ・マルチプレクサのような他の SPI デバイスを 選択することができますが、最小変換時間が経過する前に SDI がロー・レベルに戻り、最大変換時間の間ロー・レベルを維持 して、ビジー信号が確実に発生するようにする必要があります。 変換が完了すると、SDO はハイ・インピーダンスからロー・レ ベルになります。 CS1 CONVERT VIO CNV DIGITAL HOST 47kΩ AD7980 SDO DATA IN SCK IRQ 06392-021 SDI CLK 図 37.4 線式CSモード、ビジー表示ありの接続図 tCYC CNV AQUISITION tCONV tACQ CONVERSION AQUISITION tSSDICNV SDI tSCK tHSDICNV tSCKL 2 3 15 tHSDO 16 17 tSCKH tDIS tDSDO tEN SDO D15 D14 D1 D0 図 38.4-Wire CS モード with Busy Indicator シリアル Interface タイミング Rev. B － 20/25 － 06392-022 1 SCK AD7980 SDI と CNV をロー・レベルにすると、SDO がロー・レベルに駆 動されます。SCK がロー・レベルのとき、CNV の立上がりエッ ジで変換が開始され、チェーン・モードが選択され、ビジー表 示がディスエーブルされます。このモードでは、変換フェーズ とそれに続くデータ・リードバックの間、CNV がハイ・レベル に維持されます。変換が完了すると、MSB が SDO に出力され、 AD7980 はアクイジション・フェーズに入りパワーダウンしま す。内部シフトレジスタに保存されている残りのデータビット は、後続の SCK の立下がりエッジで出力されます。各 ADC で、 SDI が内部シフトレジスタの入力に接続され、SCK の立下がり エッジでクロック駆動されます。チェーン内の各 ADC はデータ の MSB を先頭に出力し、N 個の ADC をリードバックするため には 16 × N 個のクロックが必要です。データは、両 SCK エッ ジで有効です。立上がりエッジを使ってデータを取込むことが できますが、SCK の立下がりエッジを使うデジタル・ホストを 使うと、ホールド・タイムが許容できる限り、高速な読出しレ ートが可能になり、かつチェーン内の AD7980 数を増やすこと ができます。最大変換レートは、合計リードバック時間により 低下することがあります。 チェーン・モード、ビジー表示なし このモードを使って、3 線式シリアル・インターフェースに複 数の AD7980 をディジーチェーン接続することができます。こ の機能は部品数と接続配線数の削減に役立ちます。たとえば、 孤立した複数のコンバータを使用するアプリケーションまたは インターフェース能力が制限されているシステムではこの接続 が使用されます。データのリードバックは、シフトレジスタを クロック駆動するのに似ています。 図 39 に 2 個のAD7980 を使った接続図を、図 40 に対応するタイ ミングを、それぞれ示します。 CONVERT CNV AD7980 SDO SDI DIGITAL HOST AD7980 A SCK SDO DATA IN B SCK 06392-023 SDI CNV CLK 図 39.チェーン・モード、ビジー表示なしの接続図 SDIA = 0 tCYC CNV AQUISITION tCONV tACQ CONVERSION AQUISITION tSCK tSCKL tSSDICNV SCK 1 2 3 15 16 17 18 30 31 32 DA1 DA0 tSCKH tHSDISC tEN SDOA = SDIB 14 tSSDISCK tHSDICNV DA15 DA14 DA13 DA1 DA0 DB1 DB0 tDSDO SDOB DB15 DB14 DB13 DA15 DA14 図 40.チェーン・モード、ビジー表示なしのシリアル・インターフェース・タイミング Rev. B － 21/25 － 06392-024 tHSDO AD7980 SDIとCNVをロー・レベルにすると、SDOがロー・レベルに駆 動されます。SCKがハイ・レベルのとき、CNVの立上がりエッ ジで変換が開始され、チェーン・モードが選択され、ビジー表 示機能がイネーブルされます。このモードでは、変換フェーズ とそれに続くデータ・リードバックの間、CNVがハイ・レベル に維持されます。チェーン内のすべてのADCで変換が完了する と、デジタル・ホストに最も近いADC (図 41 でCと表示された AD7980 のADC)のSDOがハイ・レベルに駆動されます。SDO上 のこの変化をビジー表示として使って、デジタル・ホストから 制御されるデータ・リードバックを開始することができます。 その後AD7980 はアクイジション・フェーズに入り、パワーダ ウンします。内部シフトレジスタに保存されているデータビッ トは、後続のSCKの立下がりエッジでMSBファーストで出力さ れます。各ADCで、SDIが内部シフトレジスタの入力に接続さ れ、SCKの立下がりエッジでクロック駆動されます。チェーン 内の各ADCはデータのMSBを先頭に出力し、N個のADCをリー ドバックするためには 16 × N + 1 個のクロックが必要です。立 上がりエッジを使ってデータを取込むことができますが、SCK の立下がりエッジを使うデジタル・ホストを使うと、ホール ド・タイムが許容できる限り、高速な読出しレートが可能にな り、かつチェーン内のAD7980 数を増やすことができます。 チェーン・モード、ビジー表示あり このモードを使うと、3 線式シリアル・インターフェースに複 数の AD7980 をディジーチェーン接続することができると同時 にビジー表示も提供できます。この機能は部品数と接続配線数 の削減に役立ちます。たとえば、孤立した複数のコンバータを 使用するアプリケーションまたはインターフェース能力が制限 されているシステムではこの接続が使用されます。データのリ ードバックは、シフトレジスタをクロック駆動するのに似てい ます。 図 41 に 3 個のAD7980 を使った接続図の例を、図 42 に対応する タイミングを、それぞれ示します。 CONVERT AD7980 SDI CNV SDO SDI AD7980 CNV SDO DIGITAL HOST AD7980 SDI A B C SCK SCK SCK SDO DATA IN IRQ 06392-025 CNV CLK 図 41.チェーン・モード、ビジー表示ありの接続図 tCYC CNV = SDIA tCONV tACQ AQUISITION CONVERSION AQUISITION tSCK tSCKH tSSDICNV 1 2 3 4 15 16 tSSDISCK tHSDICNV DA15 SDOA = SDIB DA14 DA13 18 19 31 32 33 34 35 47 tSCKL tHSDISC tEN 17 DA1 DA0 tDSDOSDI tDSDO SDOB = SDIC DB15 DB14 DB13 DB1 D B0 DA15 DA14 D A1 D A0 DC15 DC14 DC13 D C1 DC0 DB15 DB14 D B1 DB0 tDSDOSDI SDOC tDSDODSI DA15 DA14 図 42.チェーン・モード、ビジー表示ありのシリアル・インターフェース・タイミング Rev. B 49 tDSDOSDI tHSDO tDSDOSDI 48 － 22/25 － DA1 DA0 06392-026 SCK AD7980 アプリケーション情報 レイアウト AD7980 を実装するプリント回路ボードは、アナログ部とデジ タル部を分離して、ボード内でそれぞれをまとめて配置するよ うにデザインする必要があります。AD7980 では、すべてのア ナログ信号を左側に、すべてのデジタル信号を右側に配置して いるため、この作業が容易になります。 AD7980 少なくとも 1 枚のグラウンド・プレーンを使う必要があります。 デジタル部とアナログ部に共通または分けて使うことができま す。後者の場合、各プレーンは AD7980 の下で接続する必要が あります。 06392-028 AD7980 の下のグラウンド・プレーンがシールドして使われてな い限り、ノイズがチップに混入するので、デバイスの真下をデ ジタル・ラインが通らないようにしてください。CNV やクロッ クのような高速なスイッチング信号は、アナログ信号パスの近 くを絶対に通らないようにしてください。デジタル信号とアナ ログ信号の交差は回避する必要があります。 図 43.AD7980 のレイアウト例(表面) AD7980 のリファレンス電圧入力 REF は動的入力インピーダン スを持つため、最小の寄生インダクタンスでデカップリングす る必要があります。これは、REF ピンと GND ピンの近くに、 理想的には直接に、太い低インピーダンスのパターンでリファ レンス電圧のデカップリング・セラミック・コンデンサを接続 することにより行われます。 最後に、AD7980 の電源 VDD と VIO は AD7980 の近くに配置し たセラミック・コンデンサ(一般に 100 nF)でデカップリングし、 低インピーダンス・パスを提供する短く太いパターンで接続し て、電源ライン上のグリッチの影響を軽減します。 06392-027 図 43 と 図 44 に、これらのルールに則ったレイアウトの例を示 します。 AD7980 の性能評価 AD7980 のその他の推奨レイアウトは、AD7980 (EVAL-AD7980CB)評価用ボードのドキュメントにも記載してあります。評価 用ボードの梱包には、組み立て済みでテスト済みの評価用ボー ド、ドキュメント、EVAL-CONTROL BRD3 を介して PC からボ ードを制御するソフトウェアが添付されています。 Rev. B － 23/25 － 図 44.AD7980 のレイアウト例(裏面) AD7980 外形寸法 3.10 3.00 2.90 6 10 3.10 3.00 2.90 1 5.15 4.90 4.65 5 PIN 1 0.50 BSC 0.95 0.85 0.75 0.15 0.05 1.10 MAX 0.33 0.17 SEATING PLANE 0.80 0.60 0.40 8° 0° 0.23 0.08 COPLANARITY 0.10 COMPLIANT TO JEDEC STANDARDS MO-187-BA 図 45.10 ピン・ミニスモール・アウトライン・パッケージ [MSOP] (RM-10) 寸法: mm 0.30 0.23 0.18 3.00 BSC SQ 0.50 BSC 10 6 PIN 1 INDEX AREA *EXPOSED PAD (BOTTOM VIEW) 0.50 0.40 0.30 TOP VIEW SEATING PLANE 1 2.48 2.38 2.23 PIN 1 INDICATOR (R 0.20) 0.05 MAX 0.02 NOM 0.20 REF *PADDLE CONNECTED TO GND. THIS CONNECTION IS NOT REQUIRED TO MEET THE ELECTRICAL PERFORMANCES. 031208-B 0.80 0.75 0.70 0.80 MAX 0.55 NOM 5 1.74 1.64 1.49 図 46.10 ピン・リードフレーム・チップ・スケール・パッケージ[QFN (LFCSP_WD)] 3 mm × 3 mm ボディ、超極薄デュアル・リード (CP-10-9) 寸法: mm この製品の RoHS 非準拠バージョンについては当社営業にお問い合わせください。 Rev. B － 24/25 － AD7980 オーダー・ガイド Model AD7980ARMZ1 AD7980ARMZRL71 AD7980BRMZ1 AD7980BRMZRL71 AD7980ACPZ-RL1 AD7980ACPZ-RL71 AD7980BCPZ-RL1 AD7980BCPZ-RL71 AD7980BCPZ-R21 EVAL-AD7980CBZ1, 2 EVAL-CONTROL BRD3 1 2 3 Integral Nonlinearity ±2.5 LSB max ±2.5 LSB max ±1.25 LSB max ±1.25 LSB max ±2.5 LSB max ±2.5 LSB max ±1.25 LSB max ±1.25 LSB max ±1.25 LSB max Temperature Range −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C Ordering Quantity Tube, 50 Reel, 1,000 Tube, 50 Reel, 1,000 Reel, 5,000 Reel, 1,000 Reel, 5,000 Reel, 1,000 Reel, 1,000 Package Description 10-Lead MSOP 10-Lead MSOP 10-Lead MSOP 10-Lead MSOP 10-Lead QFN (LFCSP_WD) 10-Lead QFN (LFCSP_WD) 10-Lead QFN (LFCSP_WD) 10-Lead QFN (LFCSP_WD) 10-Lead QFN (LFCSP_WD) Evaluation Board Controller Board Z = RoHS 準拠製品。 これは単独の評価用ボードとして、または評価/デモ目的の EVAL-CONTROL BRD3 と組み合わせて、使用することができます。 このボードを使うと、PC からの制御と CB サフィックスが付くすべてのアナログ・デバイセズ評価用ボードとの通信が可能です。 Rev. B － 25/25 － Package Option RM-10 RM-10 RM-10 RM-10 CP-10-9 CP-10-9 CP-10-9 CP-10-9 CP-10-9 Branding C5X C5X C5D C5D C5X C5X C5D C5D C5D