MSOP/QFN 採用の 16 ビット、1.5 LSB INL 250 kSPS PulSAR™ 差動 ADC AD7687 アプリケーション図 特長 0.5V TO 5V 2.5 TO 5V ノーミス・コードの 16 ビット分解能 スループット: 250 kSPS INL: ±0.4 LSB (typ)、 ±1.5 LSB (max) (FSR の±23 ppm ) VREF 0 ダイナミック・レンジ: 96.5 dB IN+ S/(N + D): 20 kHz で 95.5 dB IN– THD: 20 kHz で−118 dB VREF REF VDD VIO SDI AD7687 1.8V TO VDD SCK 3- OR 4-WIRE INTERFACE (SPI, DAISY CHAIN, CS) SDO GND CNV 0 02972-002 真の差動アナログ入力範囲 ±VREF 両入力で 0 V～VREF、VREF は VDD まで 図2. パイプライン遅延なし 1.8 V/2.5 V/3 V/5 V ロジック・インターフェースで 2.3 V～5.5 V の単 電源動作 シリアル・インターフェース: SPI®/QSPI™/MICROWIRE™/DSP 互換 複数 ADC のディジーチェーン接続と BUSY 表示 消費電力 2.5 V/100 kSPS で 1.35 mW、5 V/100 kSPS で 4 mW 表1.MSOP、QFN (LFCSP)/SOT-23 の 16 ビット PulSAR ADC Type 100 kSPS 250 kSPS 500 kSPS True Differential Pseudo Differential/Unipolar Unipolar AD7684 AD7683 AD7687 AD7685 AD7694 AD7688 AD7686 AD7680 2.5 V/100 SPS で 1.4 µW スタンバイ電流: 1 nA 概要 10 ピン MSOP (MSOP-8 サイズ)または AD7687 は、電荷再分配逐次比較型 ADC を採用した 16 ビット A/D コンバータで 2.3～5.5 V の単電源(VDD)で動作します。低消 費電力、かつノーミッシング・コードで高速 16 ビット・サンプリ ングの ADC、内部変換クロック、多機能シリアル・インターフェ ース・ポートを内蔵しています。また、低ノイズで広帯域幅の、 アパーチャ遅延が非常に小さいトラック&ホールド回路も内蔵し ています。IN+ピンと IN-ピンとの間の電位差を CNV の立ち上が りエッジでサンプルします。両ピンの各電圧は 0 V～REF の範囲 で逆位相です。リファレンス電圧 REF は外部から与え、電源電圧 まで変えることができます。 1 3 mm × 3 mm QFN (LFCSP) (SOT-23 サイズ)を採用 AD7685、AD7686、AD7688 とピン・コンパチブル アプリケーション バッテリ駆動の装置 データ・アクイジション 計装機器 医用計測機器 プロセス制御 消費電力はスループットに比例します。 また、SPI 互換のシリアル・インターフェースには、SDI 入力を使 って、1 本の 3 線式バスで複数の ADC をディジーチェーン接続す る機能があります。さらにオプションとして BUSY を表示するこ ともできます。別電源 VIO を使って、1.8 V、2.5 V、3 V、または 5 V ロジックとインターフェースすることができます。 1.5 POSITIVE INL = +0.32LSB NEGATIVE INL = –0.41LSB 1.0 INL (LSB) 0.5 AD7987 は、10 ピン MSOP または 10 ピン QFN1 (LFCSP)を採用し、 動作は−40°C～+85°C で規定されています。 0 –0.5 1 QFN パッケージは開発中です。サンプルと供給状況については営業まで尋ねく ださい。 02972-001 –1.0 –1.5 0 16384 32768 CODE 49152 65535 図1.コード対積分非直線性 Rev. 0 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2005 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 AD7687 目次 特長..........................................................................................................1 ドライバ・アンプの選択................................................................ 16 アプリケーション ..................................................................................1 シングル/差動ドライバ................................................................... 16 アプリケーション図 ..............................................................................1 リファレンス電圧入力.................................................................... 16 概要..........................................................................................................1 電源 ................................................................................................... 16 目次..........................................................................................................2 リファレンス電圧からADCへの電源供給.................................... 17 改訂履歴..................................................................................................2 デジタル・インターフェース ........................................................ 17 仕様..........................................................................................................3 CS モード 3 線式、BUSY表示なし................................................ 18 タイミング仕様 ......................................................................................5 CS モード 3 線式、BUSY表示あり................................................ 19 絶対最大定格 ..........................................................................................7 CS モード 4 線式、BUSY表示なし................................................ 20 ESDに関する注意 ..............................................................................7 CS モード 4 線式、BUSY表示あり................................................ 21 ピン配置およびピン機能説明 ..............................................................8 チェーン・モード、BUSY表示なし ............................................. 22 用語..........................................................................................................9 チェーン・モード、BUSY表示あり ............................................. 23 代表的な性能特性 ................................................................................10 アプリケーション情報 ........................................................................ 24 回路説明............................................................................................13 レイアウト ....................................................................................... 24 コンバータの動作............................................................................13 AD7687 の性能評価 ......................................................................... 24 代表的な接続図................................................................................14 外形寸法................................................................................................ 25 アナログ入力....................................................................................15 オーダー・ガイド............................................................................ 26 改訂履歴 4/05—Revision 0: Initial Version Rev.0 － 2/26 － AD7687 仕様 特に指定がない限り、VDD = 2.3 V～5.5 V、VIO = 2.3 V～VDD、VREF = VDD、TA = –40°C～+85°C。 表2. Parameter Conditions Min RESOLUTION ANALOG INPUT Voltage Range Absolute Input Voltage Common-Mode Input Range Analog Input CMRR Leakage Current at 25°C Input Impedance ACCURACY No Missing Codes Differential Linearity Error Integral Linearity Error Transition Noise Gain Error2, TMIN to TMAX Gain Error Temperature Drift Offset Error2, TMIN to TMAX Offset Temperature Drift Power Supply Sensitivity THROUGHPUT Conversion Rate Transient Response AC ACCURACY Dynamic Range Signal-to-Noise Spurious-Free Dynamic Range Total Harmonic Distortion Signal-to-(Noise + Distortion) IN+ − IN− IN+, IN− IN+, IN− fIN = 250 kHz Acquisition phase −VREF −0.1 0 16 −1 −1.5 REF = VDD = 5 V VDD = 4.5 V to 5.5 V VDD = 2.3 V to 4.5 V VDD = 5 V 5% VDD = 4.5 V to 5.5 V VDD = 2.3 V to 4.5 V Full-scale step 0 0 VREF = 5 V fIN = 20 kHz, VREF = 5 V fIN = 20 kHz, VREF = 2.5 V fIN = 20 kHz fIN = 20 kHz fIN = 20 kHz, VREF = 5 V fIN = 20 kHz, VREF = 5 V, −60 dB input fIN = 20 kHz, VREF = 2.5 V 95.8 94 92 Intermodulation Distortion4 1 2 3 4 Typ Max 16 94 92 Bits +VREF VREF + 0.1 VREF/2 + 0.1 VREF/2 65 1 See the Analog Input section ±0.4 ±0.4 0.35 ±2 ±0.3 ±0.1 ±0.7 ±0.3 ±0.05 +1 +1.5 ±6 ±1.6 ±3.5 250 200 1.8 96.5 95.5 92.5 −118 −118 95.5 36.5 92.5 115 LSB は最下位ビットを意味します。入力範囲が±5 V の場合、1 LSB = 152.6μV。 用語 のセクションを参照してください。これらの仕様には全温度範囲での変動が含まれますが、外付けリファレンス電圧の誤差成分は含まれません。 dB 表示のすべての仕様はフル・スケール入力 FSR を基準とします。 特に注記がない場合、フル・スケールより 0.5 dB 低い入力信号でテスト。 fIN1 = 21.4 kHz、fIN2 = 18.9 kHz、各トーンはフル・スケールより−7 dB 下。 Rev. 0 － 3/26 － Unit V V V dB nA Bits LSB1 LSB LSB LSB ppm/°C mV mV ppm/°C LSB kSPS kSPS µs dB3 dB dB dB dB dB dB dB dB AD7687 特に指定がない限り、VDD = 2.3 V～5.5 V、VIO = 2.3 V～VDD、VREF = VDD、TA = –40°C～+85°C。 表3. Parameter Conditions REFERENCE Voltage Range Load Current 250 kSPS, REF = 5 V SAMPLING DYNAMICS −3 dB Input Bandwidth Aperture Delay VDD = 5 V Min TEMPERATURE RANGE3 Specified Performance 1 2 3 VDD + 0.3 50 V µA 2 2.5 MHz ns +0.3 × VIO VIO + 0.3 +1 +1 Serial 16-bits twos complement Conversion results available immediately after completed conversion 0.4 VIO − 0.3 ISINK = +500 µA ISOURCE = −500 µA Specified performance Specified performance 2.3 2.3 1.8 VDD and VIO = 5 V, 25°C VDD = 2.5 V, 100 SPS throughput VDD = 2.5 V, 100 kSPS throughput VDD = 2.5 V, 200 kSPS throughput VDD = 5 V, 100 kSPS throughput VDD = 5 V, 250 kSPS throughput TMIN to TMAX 1 1.4 1.35 2.7 4 −40 すべてのデジタル入力を必要に応じて VIO または GND に接続。 アクイジション・フェーズ時。 拡張温度範囲については最寄りの営業にご相談ください。 Rev. 0 Unit −0.3 0.7 × VIO −1 −1 DIGITAL OUTPUTS Data Format Pipeline Delay POWER SUPPLIES VDD VIO VIO Range Standby Current1, 2 Power Dissipation Max 0.5 DIGITAL INPUTS Logic Levels VIL VIH IIL IIH VOL VOH Typ － 4/26 － 5.5 VDD + 0.3 VDD + 0.3 50 V V µA µA V V 5.5 12.5 V V V nA µW mW mW mW mW +85 °C AD7687 タイミング仕様 特に指定のない限り、-40°C～+85°C、VDD = 4.5～5.5 V、VIO = 2.3～5.5 V または VDD + 0.3 V(いずれか低い方)。 負荷条件については、図 3と 図 4を参照してください。 表4. Parameter Symbol Min Typ Max Unit Conversion Time: CNV Rising Edge to Data Available tCONV 0.5 2.2 µs Acquisition Time tACQ 1.8 µs Time Between Conversions tCYC 4 µs CNV Pulse Width (CS Mode) tCNVH 10 ns SCK Period (CS Mode) tSCK 15 ns SCK Period (Chain Mode) tSCK VIO Above 4.5 V 17 ns VIO Above 3 V 18 ns VIO Above 2.7 V 19 ns VIO Above 2.3 V 20 ns SCK Low Time tSCKL 7 ns SCK High Time tSCKH 7 ns SCK Falling Edge to Data Remains Valid tHSDO 5 ns SCK Falling Edge to Data Valid Delay tDSDO VIO Above 4.5 V 14 ns VIO Above 3 V 15 ns VIO Above 2.7 V 16 ns VIO Above 2.3 V 17 ns VIO Above 4.5 V 15 ns VIO Above 2.7 V 18 ns VIO Above 2.3 V 22 ns 25 ns tEN CNV or SDI Low to SDO D15 MSB Valid (CS Mode) CNV or SDI High or Last SCK Falling Edge to SDO High Impedance (CS Mode) tDIS SDI Valid Setup Time from CNV Rising Edge (CS Mode) tSSDICNV 15 ns SDI Valid Hold Time from CNV Rising Edge (CS Mode) tHSDICNV 0 ns SCK Valid Setup Time from CNV Rising Edge (Chain Mode) tSSCKCNV 5 ns SCK Valid Hold Time from CNV Rising Edge (Chain Mode) tHSCKCNV 5 ns SDI Valid Setup Time from SCK Falling Edge (Chain Mode) tSSDISCK 3 ns SDI Valid Hold Time from SCK Falling Edge (Chain Mode) tHSDISCK 4 ns SDI High to SDO High (Chain Mode with BUSY indicator) tDSDOSDI VIO Above 4.5 V 15 ns VIO Above 2.3 V 26 ns Rev. 0 － 5/26 － AD7687 特に指定のない限り、-40°C～+85°C、VDD = 2.3～4.5 V、VIO = 2.3～4.5 V または VDD + 0.3 V(いずれか低い方)。 負荷条件については、図 3と 図 4を参照してください。 表5. Parameter Symbol Min Typ Max Unit Conversion Time: CNV Rising Edge to Data Available tCONV 0.7 3.2 µs Acquisition Time tACQ 1.8 µs Time Between Conversions tCYC 5 µs CNV Pulse Width ( CS Mode ) tCNVH 10 ns SCK Period ( CS Mode ) tSCK 25 ns SCK Period ( Chain Mode ) tSCK VIO Above 3 V 29 ns VIO Above 2.7 V 35 ns VIO Above 2.3 V 40 ns SCK Low Time tSCKL 12 ns SCK High Time tSCKH 12 ns SCK Falling Edge to Data Remains Valid tHSDO 5 ns SCK Falling Edge to Data Valid Delay tDSDO VIO Above 3 V 24 ns VIO Above 2.7 V 30 ns VIO Above 2.3 V 35 ns VIO Above 2.7 V 18 ns VIO Above 2.3 V 22 ns 25 ns tEN CNV or SDI Low to SDO D15 MSB Valid (CS Mode) CNV or SDI High or Last SCK Falling Edge to SDO High Impedance (CS Mode) tDIS SDI Valid Setup Time from CNV Rising Edge (CS Mode) tSSDICNV 30 ns SDI Valid Hold Time from CNV Rising Edge (CS Mode) tHSDICNV 0 ns SCK Valid Setup Time from CNV Rising Edge (Chain Mode) tSSCKCNV 5 ns SCK Valid Hold Time from CNV Rising Edge (Chain Mode) tHSCKCNV 8 ns SDI Valid Setup Time from SCK Falling Edge (Chain Mode) tSSDISCK 5 ns SDI Valid Hold Time from SCK Falling Edge (Chain Mode) tHSDISCK 4 ns SDI High to SDO High (Chain Mode with BUSY indicator) tDSDOSDI Rev. 0 － 6/26 － 36 ns AD7687 絶対最大定格 表6. Parameter Analog Inputs IN+1, IN−1 REF Supply Voltages VDD, VIO to GND VDD to VIO Digital Inputs to GND Digital Outputs to GND Storage Temperature Range Junction Temperature θJA Thermal Impedance θJC Thermal Impedance Lead Temperature Range 1 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久 的な損傷を与えることがあります。この規定はストレス定格の規 定のみを目的とするものであり、この仕様の動作のセクションに 記載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信頼 性に影響を与えます。 Rating GND − 0.3 V to VDD + 0.3 V or ±130 mA GND − 0.3 V to VDD + 0.3 V −0.3 V to +7 V ±7 V −0.3 V to VIO + 0.3 V −0.3 V to VIO + 0.3 V −65°C to +150°C 150°C 200°C/W (MSOP-10) 44°C/W (MSOP-10) JEDEC J-STD-20 アナログ入力のセクション参照。 ESDに関する注意 ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 500A IOL 1.4V TO SDO 500A 02972-003 CL 50pF IOH 図3.デジタル・インターフェース・タイミングの負荷回路 70% VIO 30% VIO tDELAY 2V OR VIO – 0.8V OR 0.5V1 0.5V2 2V OR VIO – 0.5V1 0.8V OR 0.5V2 12V IF VIO ABOVE 2.5V, VIO – 0.5V IF VIO BELOW 2.5V. 20.8V IF VIO ABOVE 2.5V, 0.5V IF VIO BELOW 2.5V. 図4.タイミング測定の電圧レベル Rev. 0 － 7/26 － 02972-004 tDELAY AD7687 ピン配置およびピン機能説明 AD7687 9 SDI IN+ 3 TOP VIEW (Not to Scale) 8 SCK 7 SDO IN– 4 GND 5 6 CNV REF 1 10 VIO VDD 2 IN+ 3 IN– 4 AD7687 TOP VIEW (Not to Scale) GND 5 図5.10 ピン MSOP のピン配置 9 SDI 8 SCK 7 SDO 6 CNV 02972-006 10 VIO 02972-005 REF 1 VDD 2 1 図6.10 ピン QFN (LFCSP)のピン配置 1 QFN パッケージは開発中です。サンプルと供給状況については営業にお尋ねく ださい。 表7.ピン機能の説明 ピン 番号 記号 タイプ1 機能 1 REF AI リファレンス電圧入力。REF の範囲は 0.5 V～VDD です。GND ピンを基準とします。このピンは、ピンの近く で 10μF のコンデンサにより GND にデカップリングする必要があります。 2 VDD P 電源。 3 IN+ AI 差動正アナログ入力。 4 IN− AI 差動負アナログ入力。 5 GND P 電源グラウンド。 6 CNV DI 変換入力。この入力は複数の機能を持っています。前縁エッジで、変換が開始され、インターフェース・モー ド(チェーンまたはCS)が選択されます。CSモードでは、このピンがロー・レベルのとき SDO ピンがイネーブル されます。チェーン・モードでは、CNV がハイ・レベルのときにデータを読み出す必要があります。 7 SDO DO シリアル・データ出力。変換結果がこのピンに出力されます。SCK に同期しています。 8 SCK DI シリアル・データ・クロック入力。デバイスが選択されたとき、変換結果がこのクロックでシフトアウトされ ます。 9 SDI DI シリアル・データ入力。この入力は複数の機能を持っています。これらのビットは、次のように ADC のインタ ーフェース・モードを設定します。 CNV の立ち上がりエッジ時に SDI がロー・レベルになると、チェーン・モードが選択されます。このモードで は、SDI はデータ入力として使用されて、複数の ADC の変換結果を 1 本の SDO ラインにディジーチェーン接続 します。SDI のデジタル・データ・レベルが SDO に出力され、SCK の 16 サイクル分の遅延が加わります。CNV の立ち上がりエッジ時に SDI がハイ・レベルになると、CSモードが選択されます。このモードでは、SDI また は CNV がロー・レベルのとき、シリアル出力信号がイネーブルされ、変換が完了して SDI または CNV がロ ー・レベルになると、BUSY 表示機能がイネーブルされます。 10 1 VIO P 入出力インターフェースのデジタル電源。公称では、ホスト・インターフェース(1.8 V、2.5 V、3 V、5 V)と同 じ電源。 AI =アナログ入力、DI =デジタル入力、DO =デジタル出力、P =電源。 Rev. 0 － 8/26 － AD7687 用語 積分非直線性誤差(INL) 実効ビット数(ENOB) INLは、負側のフル・スケールと正側のフル・スケールを結ぶ直 線と実際のコード出力との誤差として定義されます。負側フル・ スケールとして使用されるポイントは、最初のコード遷移より 1/2 LSBだけ下に存在します。正フル・スケールは、最後のコード遷 移より 1+1/2 LSBだけ上のレベルと定義されます。偏差は各コー ドの中央と直線との間の距離として測定されます(図 26参照)。 ENOB は、正弦波を入力したときの分解能を表します。S/(N+D)と の関係は次式により示されます。 微分非直線性誤差(DNL) THD とは、基本波から 5 次高調波部品までの rms 値の総和の、フ ル・スケール入力信号の rms 値に対する比を意味し、デシベル値 で表します。 理想的な ADC では、各コード変化が 1LSB 離れています。DNL は、この理論値からの最大偏差を意味します。微分非直線性は、 ノーミス・コードが保証される分解能として規定されることがあ ります。 ゼロ誤差 ゼロ誤差は、理論ミッドスケール値入力電圧(0 V)とミッドスケー ル値出力コード(0 LSB)を発生する実際の電圧との差を意味します。 ゲイン誤差 最初の変化(100 … 00→100 … 01)は公称負フル・スケール(±5 V レ ンジの場合は-4.999924 V)より 0.5 LSB 上のレベルで発生する必要 があります。最後の変化(011 … 10→011 … 11)は、公称フル・ス ケール(±5 V レンジの場合は+4.999771 V)より 1.5 LSB 低いアナロ グ電圧で発生します。ゲイン誤差は、最後の変化の実際のレベル と最初の変化の実際のレベルとの差と、対応する両理論レベル間 の差との間の違いを表します。 スプリアス・フリー・ダイナミック・レンジ(SFDR) SFDR は入力信号の rms 振幅値とピーク・スプリアス信号との差 を意味し、dB 値で表します。 ENOB = (S/[N + D]dB − 1.76)/6.02 ビット数で表されます。 総合高調波歪み(THD) ダイナミック・レンジ 入力を短絡して測定した合計 rms ノイズに対するフル・スケール の rms 値の比を表します。ダイナミック・レンジの値は dB で表さ れます。 信号対ノイズ比(SNR) SNR は、実際の入力信号 rms 値の、ナイキスト周波数より下の全 スペクトル成分の rms 値総和から高調波成分と DC 成分を除いた 分に対する比です。SNR の値は、dB で表されます。 信号対(ノイズ+歪み)比(S/[N+D]) S/(N+D)は、実際の入力信号 rms 値の、ナイキスト周波数より下の 全スペクトル成分の rms 値総和(DC 以外の高調波を含む)に対する 比です。S/(N+D)値は dB で表します。 アパーチャ遅延 アパーチャ遅延は、アクイジション性能を表します。CNV 入力の 立ち上がりエッジから入力信号が変換用に保持されまでの時間を 表します。 過渡応答 フル・スケールのステップ関数が入力された後に ADC が正確に入 力を取得するまでに要する時間を表します。 Rev. 0 － 9/26 － AD7687 代表的な性能特性 1.5 1.5 POSITIVE DNL = +0.27LSB NEGATIVE DNL = –0.24LSB POSITIVE INL = +0.32LSB NEGATIVE INL = –0.41LSB 0.5 0.5 DNL (LSB) 1.0 0 0 –0.5 –1.0 –1.0 02972-001 –0.5 –1.5 0 16384 32768 CODE 49152 02972-009 INL (LSB) 1.0 –1.5 65535 0 16384 図7.コード対積分非直線性 32768 CODE 49152 65535 図10.コード対微分非直線性 300000 250000 VDD = REF = 5V 258680 VDD = REF = 2.5V 200403 250000 200000 200000 COUNTS COUNTS 150000 150000 100000 100000 0 1049 1391 0 0 41 42 43 44 45 CODE IN HEX 46 02972-007 0 0 47 0 60 44 45 46 18 0 0 47 48 49 CODE IN HEX 4A 4B 4C 図11.コード中心での DC 入力のヒストグラム 0 0 8192 POINT FFT VDD = REF = 5V FS = 250KSPS FIN = 2.1kHz SNR = 95.5dB THD = –118.3dB 2nd HARM = –130dB 3rd HARM = –122.7dB –60 –80 –100 –120 02972-008 –140 –160 –180 0 20 40 60 80 FREQUENCY (kHz) 100 –40 –60 –80 –100 –120 –140 02972-011 –40 32768 POINT FFT VDD = REF = 2.5V FS = 250KSPS FIN = 2kHz SNR = 92.8dB THD = –115.9dB 2nd HARM = –124dB 3rd HARM = –119dB –20 AMPLITUDE (dB of Full Scale) –20 AMPLITUDE (dB of Full Scale) 0 29918 0 図8.コード中心での DC 入力のヒストグラム –160 –180 120 0 図9.FFT プロット Rev. 0 30721 02972-010 50000 50000 20 40 60 80 FREQUENCY (kHz) 図12.FFT プロット － 10/26 － 100 120 AD7687 100 17.0 –100 –105 SNR 16.0 S/[N + D] THD, SFDR (dB) 14.0 85 70 2.3 2.7 3.1 3.5 3.9 4.3 4.7 REFERENCE VOLTAGE (V) 5.1 13.0 5.5 –115 THD SFDR –120 –125 –130 2.3 02972-015 15.0 90 ENOB (Bits) –110 ENOB 02972-012 SNR, S/(N + D) (dB) 95 2.7 3.1 3.5 3.9 4.3 4.7 REFERENCE VOLTAGE (V) 5.1 5.5 図16.リファレンス電圧対 THD、SFDR 図13.リファレンス電圧対 SNR、S/(N + D)、ENOB –60 100 VREF = 5V, –10dB –70 95 VREF = 2.5V, –10dB –80 VREF = 5V, –1dB THD (dB) S/(N + D) (dB) 90 VREF = 2.5V, –1dB 85 VREF = 2.5V, –1dB –90 VREF = 5V, –1dB –100 80 VREF = 2.5V, –10dB –110 70 0 50 100 FREQUENCY (kHz) 150 VREF = 5V, –10dB 02972-016 02972-013 75 –120 0 200 50 100 FREQUENCY (kHz) 150 200 図17.THD の周波数特性 図14.S/(N + D)の周波数特性 –90 100 VREF = 5V –100 95 THD (dB) SNR (dB) VREF = 2.5V 90 VREF = 5V –110 VREF = 2.5V 02972-014 80 –55 –35 –15 5 25 45 65 TEMPERATURE (C) 85 105 –130 –55 125 –35 –15 5 25 45 65 TEMPERATURE (C) 図18.THD の温度特性 図15.SNR の温度特性 Rev. 0 02972-017 –120 85 － 11/26 － 85 105 125 AD7687 100 1000 99 fS = 100kSPS VDD = 5V OPERATING CURRENT (A) 98 97 VREF = 5V SNR (dB) 96 95 94 VREF = 2.5V 93 750 VDD = 2.5V 500 250 91 90 –10 –8 –6 –4 INPUT LEVEL (dB) –2 02972-021 02972-018 92 VIO 0 –55 0 –35 –15 5 25 45 65 TEMPERATURE (C) 85 105 125 図22.動作電流の温度特性 図19.SNR 対入力レベル 6 1000 fS = 100kSPS 4 OFFSET, GAIN ERROR (LSB) OPERATING CURRENT (A) VDD 750 500 250 GAIN ERROR 2 0 –2 OFFSET ERROR VIO 2.7 3.1 3.5 3.9 4.3 SUPPLY (V) 4.7 5.1 –6 –55 5.5 図20.電源電圧対動作電流 –15 5 25 45 65 TEMPERATURE (C) 125 VDD = 2.5V, 85°C 20 TDSDO DELAY (ns) 500 250 15 VDD = 2.5V, 25°C 10 VDD = 5V, 85°C VDD = 5V, 25°C 5 –35 –15 5 25 45 65 TEMPERATURE (C) 85 VDD = 3.3V, 85°C 02972-020 VDD + VIO 105 VDD = 3.3V, 25°C 0 125 0 図21.パワーダウン電流の温度特性 Rev. 0 105 25 750 0 –55 85 図23.オフセット誤差とゲイン誤差の温度特性 1000 POWER-DOWN CURRENT (nA) –35 02972-023 0 2.3 02972-022 02972-019 –4 20 40 60 80 SDO CAPACITIVE LOAD (pF) 図 24.容量負荷 および電源対 tDSDO 遅延 － 12/26 － 100 120 AD7687 IN+ SWITCHES CONTROL MSB 32,768C 16,384C LSB 4C 2C C SW+ C BUSY REF COMP GND 32,768C 16,384C 4C 2C C CONTROL LOGIC OUTPUT CODE C MSB LSB SW– 02972-024 CNV IN– 図25.ADC の簡略化した回路図 回路説明 コンバータの動作 AD7687 は単電源動作の逐次比較型アーキテクチャを採用した高 速高精度低消費電力 16 ビット A/D コンバータ(ADC)です。 AD7687 は、電荷再分配型DACを採用した逐次比較型A/Dコンバー タです。図 25 に、ADCの簡略化した回路図を示します。容量を 使用するこのDACは、2 進数の重みを持った 16 個コンデンサで構 成される 2 個の同じアレイで構成されており、各アレイは 2 個の コンパレータ入力に接続されています。 AD7687 は毎秒 250,000 サンプル(250 kSPS)の変換が可能で、変換 と変換の間にパワーダウンします。たとえば、100 SPS 動作時の 消費電力が 1.35 μW (typ)であるため、バッテリ駆動のアプリケー ションに最適です。 AD7687 はトラック&ホールドを内蔵し、パイプライン遅延または レイテンシがないため、マルチプレクスされた複数チャンネルの アプリケーションに最適です。 AD7687 は 2.3～5.5 V の仕様であるため、1.8～5 V のデジタル・ロ ジック・ファミリーとインターフェースすることができます。10 ピン MSOP パッケージまたは省スペースと柔軟な構成を兼ね備え た小型の 10 ピン QFN1 (LFCSP)パッケージを採用しています。 このデバイスは、AD7685、AD7686、AD7688とピン・コンパチブ ルです。 1. QFN パッケージは開発中です。サンプルと供給状況については営業にお 尋ねください。 アクイジション・フェーズでは、コンパレータ入力に接続された アレイのピンは、SW+と SW-を経由して GND に接続されます。 独立なすべてのスイッチはアナログ入力に接続されます。したが って、コンデンサ・アレイはサンプリング・コンデンサとして使 用されて、IN+入力と IN-入力上のアナログ信号が取り込まれます。 アクイジション・フェーズが終わると、CNV 入力がロー・レベル になり、変換フェーズが開始されます。変換フェーズが開始され ると、先ず SW+と SW-が開きます。2 個のコンデンサ・アレイは 入力から切り離されて、GND 入力に接続されます。そのため、ア クイジション・フェーズの終わりに取り込まれた、入力 IN+と INの間の差動電圧がコンパレータ入力に接続されて、コンパレータ は平衡しなくなります。コンデンサ・アレイの各エレメントを GND と REF の間でスイッチングすることにより、コンパレータ 入力を 2 進数重みの電圧ステップ(VREF/2、VREF/4 ... VREF/65536)で 変えます。コントロール・ロジックがこれらのスイッチをトグル して(MSB から開始)、コンパレータが再度平衡するようにします。 この処理が終了すると、デバイスはアクイジション・フェーズに 戻り、コントロール・ロジックが ADC 出力コードと BUSY 表示 を発生します。 AD7687 は変換クロックを内蔵しているため、変換プロセスのた めのシリアル・クロック、SCK は不要です。 Rev. 0 － 13/26 － AD7687 伝達関数 代表的な接続図 ADC CODE (TWOS COMPLEMENT) AD7687 の理論伝達特性を 図 26と 表 8に示します。 図 27 に、複数の電源が使用可能な場合のAD7687 の推奨接続図例 を示します。 011...111 011...110 011...101 100...010 100...000 –FSR –FSR + 1 LSB +FSR – 1 LSB +FSR – 1.5 LSB –FSR + 0.5 LSB ANALOG INPUT 02972-025 100...001 図26.ADC の理論伝達関数 表8.出力コードと理論入力電圧 Description FSR – 1 LSB Midscale + 1 LSB Midscale Midscale – 1 LSB –FSR + 1 LSB –FSR Analog Input VREF = 5 V +4.999847 V +152.6 µV 0V −152.6 µV −4.999847 V −5 V Digital Output Code Hexa 7FFF1 0001 0000 FFFF 8001 80002 1. これは、アナログ入力範囲より上に対するコードでもあります(VREF VGND より VIN+ - VIN-上)。 2. これは、アナログ入力範囲より下に対するコードでもあります(-VREF + VGND より VIN+ - VIN-下)。 7V REF1 5V 10F2 100nF 7V 1.8V TO VDD 100nF 33 REF 0 TO VREF VDD IN+ 3 –2V 7V 2.7nF SCK AD7687 4 IN– 33 VIO SDI 3- OR 4-WIRE INTERFACE5 SDO CNV GND VREF TO 0 3 –2V 2.7nF 1SEE REFERENCE SECTION FOR REFERENCE SELECTION. 2C REF IS USUALLY A 10F CERAMIC CAPACITOR (X5R). 3SEE DRIVER AMPLIFIER CHOICE SECTION. 4OPTIONAL FILTER. SEE ANALOG INPUT SECTION. 5SEE DIGITAL INTERFACE FOR MOST CONVENIENT INTERFACE MODE. 図27.複数の電源を使用する代表的なアプリケーション図 Rev. 0 － 14/26 － 02972-026 4 AD7687 アナログ入力 図 28 に、AD7687 のアナログ入力構造の等価回路を示します。 ダイオード D1 と D2 は、アナログ入力 IN+と IN-に対する ESD 保 護用です。アナログ入力信号が電源レールより 0.3V 以上高くなら ないよう注意する必要があります。これは、これらのダイオード が順方向にバイアスされてこの電圧から導通し始めるためです。 これらのダイオードは、最大 130 mA の順方向バイアス電流を処 理することができます。たとえば、この状態は入力バッファの (U1)電源が VDD と異なるときに発生します。このような場合、短 絡電流制限機能を持つ入力バッファを使ってデバイスを保護する ことができます。 VDD D1 IN+ OR IN– CIN 駆動回路のソース・インピーダンスが小さい場合は、AD7687 を 直接駆動することができます。ソース・インピーダンスが大きい 場合には、AC性能、特に総合高調波歪み(THD)が大きい影響を受 けます。DC性能は、入力インピーダンスからあまり影響を受けま せん。最大ソース・インピーダンスは、許容可能なTHDの大きさ に依存します。THDは、ソース・インピーダンスと最大入力周波 数の関数として性能低下します(図 30)。 D2 –60 02972-027 CPIN RIN アクイジション・フェーズでは、アナログ入力(IN+または IN-)の インピーダンスは、コンデンサ CPIN と、RIN および CIN の直列接続 の回路との並列組み合わせとしてモデル化することができます。 CPIN は主にピン容量です。RIN は 3 kΩ (typ)であり、直列抵抗とス イッチのオン抵抗から構成される集中定数です。CIN は 30 pF(typ) であり、主に ADC サンプリング・コンデンサから構成されていま す。スイッチが開いている変換フェーズでは、入力インピーダン スは CPIN に制限されます。RIN と CIN により、1 次ローパス・フィ ルタが構成されるため、不要な折り返し効果が削減され、ノイズ が制限されます。 GND –70 図28.等価アナログ入力回路 –80 THD (dB) このアナログ入力構造を使うと、IN+とIN-との間の差動信号のサ ンプリングが可能になります。これらの差動入力を使用すること により、両入力に共通の信号を阻止することができます(図 29)。 この図には代表的なCMRRの周波数特性を示してあります。 –90 RS = 250 90 –100 VDD = 5V RS = 100 80 RS = 50 RS = 33 VDD = 2.5V CMRR (dB) –120 0 70 25 50 FREQUENCY (kHz) 75 図30.アナログ入力周波数およびソース抵抗対 THD 60 02972-028 50 40 1 10 100 FREQUENCY (kHz) 1000 図29.アナログ入力 CMRR の周波数特性 Rev. 0 02972-029 –110 － 15/26 － 100 AD7687 U1 AD7687 の駆動は簡単ですが、ドライバ・アンプは次の条件を満 たす必要があります。 AD7687 の SNR 性能と遷移ノイズ性能を維持するためには、 ドライバ・アンプが保証するノイズをできるだけ低く抑える 必要があります。大部分の他の 16 ビット ADC に比べて AD7687 のノイズは遥かに小さいため、ノイズの多いオペア ンプで駆動しても、それ以上のシステム性能を維持すること が可能なことに注目してください。ドライバから発生するノ イズは、AD7687 アナログ入力回路の RIN と CIN から構成され る 1 次ローパス・フィルタまたは外付けフィルタ(使用した場 合)により除去されます。AD7687 のノイズは 53 µV rms(typ)で あるため、アンプに起因する SNR の性能低下は、次式で与え られます。 ここで、 f–3dB は MHz で表した AD7687 の-3 dB 入力帯域幅(2 MHz)、す なわち入力フィルタ(使用した場合)のカットオフ周波数。 N はアンプのノイズ・ゲイン(たとえば、バッファ構成では +1)。 eN は、オペアンプの等価入力ノイズ電圧(nV/√Hz)。 ACアプリケーションの場合、ドライバはAD7687 と釣り合う THD性能を持つ必要があります。図 17 に、ドライバに必要 なTHD周波数特性を示します。 多チャンネルをマルチプレクスするアプリケーションの場合、 ドライバ・アンプと AD7687 アナログ入力回路は、コンデン サ・アレイへのフル・スケール・ステップに対して 16 ビッ ト・レベル(0.0015%、15 ppm)でセトリングする必要がありま す。アンプのデータシートでは、一般に 0.1～0.01%でのセト リングが規定されています。16 ビット・レベルでのセトリン グ・タイムから大幅に異なることがあるため、ドライバを選 択する前に確認する必要があります。 表9.推奨ドライバ・アンプ Typical Application AD8021 AD8022 OP184 AD8605, AD8615 AD8519 AD8031 Very low noise and high frequency Low noise and high frequency Low power, low noise, and low frequency 5 V single-supply, low power Small, low power and low frequency High frequency and low power 10F 590 IN+ REF 590 U2 10k AD7687 IN– VREF 10k 100nF 図31.シングルエンド/差動変換ドライバ回路 リファレンス電圧入力 REFを非常に小さいインピーダンス・ソースで駆動する場合は(た とえば AD8031または AD8605を使用するリファレンス・バッフ ァ)、10 µFのセラミック・チップ・コンデンサ(X5R、0805 サイズ) は最適性能を得るために十分です。 バッファなしでリファレンス電圧を使う場合は、デカップリング 値は使用するリファレンスに依存します。たとえば、22 µF のセラ ミック・チップ・コンデンサ(X5R、1206 サイズ)は、低温度ドリ フト ADR43x リファレンスを使って最適性能を得るために十分で す。 必要な場合には、2.2 µF までの小型なリファレンス・デカップリ ング・コンデンサ値を使うことができ、性能特に DNL への影響は 最小に抑えられます。 REF ピンと GND ピンの間に小さい値のセラミック・デカップリ ング・コンデンサ(たとえば、100 nF)を追加する必要はありません。 電源 AD7687 の仕様は、2.3～5.5 Vの広い動作範囲で規定されています。 他の低電圧コンバータとは異なり、このデバイスは低電圧で優れ た性能の 16 ビット分解能のシステムをデザインするために十分低 いノイズを持っています。コア電源VDDとデジタル入力/出力イン ターフェース電源VIOの 2 種類の電源ピンを使っています。VIOを 使うと、1.8 V～DVDDで動作するロジックとの直接インターフェ ースが可能になります。必要な電源数を減らすときは、VIOと VDDを接続することができます。AD7687 はVIOとVDDの間の電 源シーケンスに依存しません。さらに、広い周波数範囲で電源変 動に対して安定しています。図 32に、PSRRの周波数特性を示し ます。 シングル/差動変換ドライバ シングルエンド・アナログ信号(バイポーラまたはユニポーラ)を 使うアプリケーションの場合、シングルエンド/差動変換ドライバ を使うと、差動入力をデバイスに入力することができます(回路図 については 図 31参照)。この構成でシングルエンド信号を入力す ると、VREF/2 をミッドスケールとする±VREFの差動信号が得られま す。 Rev. 0 VREF 100nF AD7687 のリファレンス電圧入力REFは動的入力インピーダンスを 持っています。このため、REF入力とGND入力との間を効果的に デカップリングした低インピーダンス・ソースから駆動する必要 があります(レイアウトのセクション参照)。 53 SNRLOSS 20log π 2 2 53 f 3dB 2 NeN 2 Amplifier VREF 02972-030 ドライバ・アンプの選択 590 ANALOG INPUT (10V, 5V, ..) － 16/26 － AD7687 100 5V 5V 95 VDD = 5V 10 90 5V 85 10k 1F 10F 1F 1 75 REF VDD 70 AD7687 65 1OPTIONAL 55 50 1 10 100 FREQUENCY (kHz) 1000 10000 図32.PSRR の周波数特性 AD7687 は各変換フェーズの終わりに自動的にパワーダウンする ため、消費電力はサンプリング・レートに比例します(図 33)。こ のため、低サンプリング・レート(たとえば、数Hz)とバッテリ駆 動アプリケーションに最適なデバイスになっています。 1000 VDD = 2.5V 10 VIO 0.1 0.001 10 100 1000 10000 SAMPLING RATE (SPS) デジタル・インターフェース AD7687 のピン数は少ないですが、シリアル・インターフェー ス・モードで柔軟性を提供します。 AD7687 は CS モードのとき、SPI、QSPI、デジタル・ホスト、 DSP(たとえば Blackfin® ADSP-BF53x または ADSP-219x)と互換性 を持ちます。このインターフェースでは、3 線式または 4 線式を 使うことができます。CNV 信号、SCK 信号、SDO 信号を使う 3 線式インターフェースは、配線数が少ないため、たとえば、孤立 しているアプリケーションで便利です。SDI 信号、CNV 信号、 SCK 信号、SDO 信号を使う 4 線式インターフェースを使用すると、 CNV(変換を開始します)をリードバック・タイミング(SDI)に依存 しないようにすることができます。この機能は、低ジッタ・サン プリング・アプリケーションまたは同時サンプリング・アプリケ ーションで便利です。 AD7687 をチェーン・モードで使うと、シフトレジスタに似たシ ングル・データ・ライン上での複数の ADC のカスケード接続に対 して、SDI 入力を使うディジーチェーン機能を提供することがで きます。 02972-032 OPERATING CURRENT (A) VDD = 5V REFERENCE BUFFER AND FILTER. 図34.アプリケーション回路の例 02972-031 60 100000 1000000 図33.サンプリング・レート対動作電流 リファレンス電圧からADCへの電源供給 アプリケーションを簡素化するため、AD7687 の動作電流は小さ いので 図 34に示すリファレンス電圧回路から直接給電することが できます。リファレンス・ラインは次から駆動することができま す。 システム電源から直接 十分な電流出力能力を持つ ADR43x のようなリファレンス電 圧から 図 34に示すようにシステム電源のフィルタもできるAD8031 のようなリファレンス・バッファから Rev. 0 VIO VDD = 2.5V 02972-033 PSRR (dB) 80 AD8031 デバイスが動作するモードは、CNV の立ち上がりエッジ時の SDI のレベルで決定されます。SDI がハイ・レベルのときCSモードが、 SDI がロー・レベルときチェーン・モードが、それぞれ選択され ます。SDI ホールド・タイムは、SDI と CNV が接続されていると き、チェーン・モードが常に選択されるようにします。 いずれのモードででも、AD7687 はデータ・ビットの前にスター ト・ビットを発生できるようにする柔軟性があります。このスタ ート・ビットを BUSY 信号表示と組合せて使用して、デジタル・ ホストに対して割り込みを行い、データの読み出しを開始させる ことができます。BUSY 表示を使わない場合は、リードバックの 前に最大変換時間の経過を待たなければなりません。 BUSY 表示機能は、次の場合にイネーブルされます。 CSモードでは、ADC変換が終了したときにCNVまたはSDIがロ ー・レベルになった場合( 図 38と 図 42参照)。 チェーン・モードでは、CNV立ち上がりエッジ時にSCKがハ イ・レベルになった場合(図 46)。 － 17/26 － AD7687 このモードは、1 個のAD7687 をSPI互換のデジタル・ホストに接 続する際に使用されます。接続図を 図 35に、対応するタイミング を 図 36に、それぞれ示します。 SDI と VIO を接続した状態では、CNV の立ち上がりエッジで変換 が開始され、CSモードが選択され、SDO は高インピーダンスにな ります。変換が開始されると、CNV の状態に関係なく完了するま で継続されます。例えば、CNV をロー・レベルにしてアナログ・ マルチプレクサのような他の SPI デバイスを選択することは便利 ですが、最小変換時間経過の前に CNV がハイ・レベルに戻る必要 があり、かつ最大変換時間の間ハイ・レベルを維持して、BUSY 信号の発生を防止する必要があります。変換が完了すると、 AD7687 はアクイジション・フェーズに入りパワーダウンします。 CNV がロー・レベルになると、MSB が SDO に出力されます。残 りのデータ・ビットは、後続の SCK の立ち下がりエッジで出力さ れます。データは、両 SCK エッジで有効です。立ち上がりエッジ を使ってデータを取込むことができますが、SCK の立ち下がりエ ッジを使うデジタル・ホストを使うと、ホールド・タイムが許容 できる限り、高速な読み出しレートが可能になります。16 番目の SCK 立ち下がりエッジの後、または CNV がハイ・レベルになっ たときのいずれか早い方で、SDO は高インピーダンスに戻ります。 CONVERT DIGITAL HOST CNV VIO SDI AD7687 DATA IN SDO SCK 02972-034 CS モード 3 線式、BUSY 表示なし CLK 図35.CS モード 3 線式、BUSY 表示なしの接続図(SDI ハイ・レベル) SDI = 1 tCYC tCNVH CNV ACQUISITION tCONV tACQ CONVERSION ACQUISITION tSCK tSCKL 1 2 3 14 tHSDO 16 tSCKH tDSDO tEN SDO 15 D15 D14 D13 tDIS D1 D0 図36.CS モード 3 線式、BUSY 表示なしのシリアル・インターフェース・タイミング(SDI ハイ・レベル) Rev. 0 － 18/26 － 02972-035 SCK AD7687 タル・ホストを使うと、ホールド・タイムが許容できる限り、高 速な読み出しレートが可能になります。オプションの 17 番目の SCK 立ち下がりエッジの後、または CNV がハイ・レベルになっ たときのいずれか早い方で、SDO は高インピーダンスに戻ります。 CS モード 3 線式、BUSY 表示あり このモードは、1 個の AD7687 を割込み入力を持つ SPI 互換のデジ タル・ホストに接続する際に使用されます。 接続図を 図 37に、対応するタイミングを 図 38に、それぞれ示し ます。 複数の AD7687 を同時に選択した場合、SDO 出力ピンが損傷また はラッチアップなしにこの接続を処理します。余分な電力消費を 回避するためこの接続をできるだけ短くすることをお薦めします。 SDI と VIO を接続した状態では、CNV の立ち上がりエッジで変換 が開始され、CSモードが選択され、SDO は高インピーダンスにな ります。CNV の状態に無関係に変換が完了するまで SDO は高イ ンピーダンスを維持します。最小変換時間の前に、CNV を使って アナログ・マルチプレクサのような他の SPI デバイスを選択する ことができますが、最小変換時間の前に CNV をロー・レベルに戻 し、さらに BUSY 信号が確実に発生するように、最大変換時間の 間ロー・レベルを維持する必要があります。変換が完了すると、 SDO は高インピーダンスからロー・レベルになります。SDO ライ ンをプルアップして、この変化を割り込み信号として使って、デ ジタル・ホストにより制御されるデータの読み出しを開始させる ことができます。その後 AD7687 はアクイジション・フェーズに 入り、パワーダウンします。その後データ・ビットは MSB ファー ストで、後続の SCK の立ち下がりエッジで出力されます。データ は、両 SCK エッジで有効です。立ち上がりエッジを使ってデータ を取込むことができますが、SCK の立ち下がりエッジを使うデジ CONVERT VIO CNV VIO DIGITAL HOST 47k AD7687 DATA IN SDO SCK IRQ 02972-036 SDI CLK 図37.CS モード 3 線式、BUSY 表示ありの接続図(SDI ハイ・レベル) SDI = 1 tCYC tCNVH CNV ACQUISITION tCONV tACQ CONVERSION ACQUISITION tSCK tSCKL 1 2 3 tHSDO 15 16 17 tSCKH tDSDO SDO tDIS D15 D14 D1 D0 図38.CS モード 3 線式、BUSY 表示ありのシリアル・インターフェース・タイミング(SDI ハイ・レベル) Rev. 0 － 19/26 － 02972-037 SCK AD7687 らに最大変換時間の間ハイ・レベルを維持して、BUSY 信号の発 生を防止する必要があります。変換が完了すると、AD7687 はア クイジション・フェーズに入りパワーダウンします。SDI 入力に ロー・レベルを入力すると、各 ADC の変換結果を読み出すことが でき、MSB が SDO へ出力されます。残りのデータ・ビットは、 後続の SCK の立ち下がりエッジで出力されます。データは、両 SCK エッジで有効です。立ち上がりエッジを使ってデータを取込 むことができますが、SCK の立ち下がりエッジを使うデジタル・ ホストを使うと、ホールド・タイムが許容できる限り、高速な読 み出しレートが可能になります。16 番目の SCK 立ち下がりエッジ の後、または SDI がハイ・レベルになったときのいずれか早い方 で、SDO は高インピーダンスに戻り、もう一方の AD7687 を読み 出すことができるようになります。 CS モード 4 線式、BUSY 表示なし このモードは、複数の AD7687 を SPI 互換のデジタル・ホストに 接続する際に使用されます。 図 39に 2 個のAD7687 を使った接続図を、図 40に対応するタイミ ングを、それぞれ示します。 SDI にハイ・レベルを入力した状態では、CNV の立ち上がりエッ ジで変換が開始され、CSモードが選択され、SDO は高インピーダ ンスになります。このモードでは、変換フェーズとそれに続くデ ータ・リードバックの間、CNV をハイ・レベルに維持する必要が あります(SDI と CNV がロー・レベルの場合、SDO はロー・レベ ルに駆動されます)。最小変換時間の前に、SDI を使ってアナロ グ・マルチプレクサのような他の SPI デバイスを選択することが できますが、最小変換時間の前に SDI をハイ・レベルに戻し、さ CS2 CS1 CONVERT CNV AD7687 SDO SDI AD7687 SCK SDO SCK 02972-038 SDI DIGITAL HOST CNV DATA IN CLK 図39.CS モード 4 線式、BUSY 表示なしの接続図 tCYC CNV ACQUISITION tCONV tACQ CONVERSION ACQUISITION tSSDICNV SDI(CS1) tHSDICNV SDI(CS2) tSCK tSCKL SCK 1 2 14 3 tHSDO 16 17 18 30 31 32 tDSDO tEN D15 D14 D13 tDIS D1 D0 D15 D14 D1 D0 02972-039 SDO 15 tSCKH 図40.CS モード 4 線式、BUSY 表示なしのシリアル・インターフェース・タイミング Rev. 0 － 20/26 － AD7687 このモードは、1 個の AD7987 を割り込み入力を持つ SPI 互換のデ ジタル・ホストに接続し、かつ CNV の使用が必要な場合に使われ ます。この CNV は、データの読み出しを選択する際に使われる信 号とは独立に、アナログ入力をサンプルするために使われます。 この条件は、CNV 上のジッタが小さいことが要求されるアプリケ ーションで特に重要です。 接続図を 図 41に、対応するタイミングを 図 42に、それぞれ示し ます。 せることができます。その後 AD7687 はアクイジション・フェー ズに入り、パワーダウンします。その後データ・ビットは MSB フ ァーストで、後続の SCK の立ち下がりエッジで出力されます。デ ータは、両 SCK エッジで有効です。立ち上がりエッジを使ってデ ータを取込むことができますが、SCK の立ち下がりエッジを使う デジタル・ホストを使うと、ホールド・タイムが許容できる限り、 高速な読み出しレートが可能になります。オプションの 17 番目の SCK 立ち下がりエッジの後、または SDI がハイ・レベルになった ときのいずれか早い方で、SDO は高インピーダンスに戻ります。 CS1 CONVERT SDI にハイ・レベルを入力した状態では、CNV の立ち上がりエッ ジで変換が開始され、CSモードが選択され、SDO は高インピーダ ンスになります。このモードでは、変換フェーズとそれに続くデ ータ・リードバックの間、CNV をハイ・レベルに維持する必要が あります(SDI と CNV がロー・レベルの場合、SDO はロー・レベ ルに駆動されます)。最小変換時間の前に、SDI を使ってアナロ グ・マルチプレクサのような他の SPI デバイスを選択することが できますが、最小変換時間の前に SDI をロー・レベルに戻し、さ らに最大変換時間の間ロー・レベルを維持して、BUSY 信号が確 実に発生するようにする必要があります。変換が完了すると、 SDO は高インピーダンスからロー・レベルになります。SDO ライ ンをプルアップして、この変化を割り込み信号として使って、デ ジタル・ホストにより制御されるデータのリードバックを開始さ VIO CNV DIGITAL HOST 47k SDI AD7687 DATA IN SDO SCK IRQ 02972-040 CS モード 4 線式、BUSY 表示あり CLK 図41.CS モード 4 線式、BUSY 表示ありの接続図 tCYC CNV ACQUISITION tCONV tACQ CONVERSION ACQUISITION tSSDICNV SDI tSCK tHSDICNV tSCKL 1 2 3 tHSDO 15 16 17 tSCKH tDSDO tDIS tEN SDO D15 D14 D1 D0 図42.CS モード 4 線式、BUSY 表示ありのシリアル・インターフェース・タイミング Rev. 0 － 21/26 － 02972-041 SCK AD7687 アクイジション・フェーズに入りパワーダウンします。内部シフ トレジスタに保存されている残りのデータ・ビットは、後続の SCK の立ち下がりエッジで出力されます。各 ADC で、SDI が内部 シフトレジスタの入力に接続され、SCK の立ち下がりエッジでク ロック駆動されます。チェーン内の各 ADC はデータの MSB を先 頭に出力し、N 個の ADC をリードバックするためには 16 × N 個 のクロックが必要です。データは、両 SCK エッジで有効です。立 ち上がりエッジを使ってデータを取込むことができますが、SCK の立ち下がりエッジを使うデジタル・ホストを使うと、ホール ド・タイムが許容できる限り、高速な読み出しレートが可能にな り、かつチェーン内の AD7687 の数を増やすことができます。最 大変換レートは、合計リードバック時間により低下することがあ ります。たとえば、3 ns のデジタル・ホスト・セットアップ・タ イムと 3 V のインターフェースでは、220 kSPS の変換レートで動 作する最大 8 個の AD7687 を 3 線式ポートにディジーチェーン接 続することができます。 チェーン・モード、BUSY表示なし このモードを使って、3 線式シリアル・インターフェースに複数 の AD7687 をディジーチェーン接続することができます。この機 能は部品数と接続配線数の削減に役立ちます。たとえば、孤立し た複数のコンバータを使用するアプリケーションまたはインター フェース能力が制限されているシステムではこの接続が使用され ます。データのリードバックは、シフトレジスタをクロック駆動 するのに似ています。 図 43に 2 個のAD7687 を使ったった接続図を、図 44に対応するタ イミングを、それぞれ示します。 SDI と CNV をロー・レベルにすると、SDO がロー・レベルに駆動 されます。SCK がロー・レベルのとき、CNV の立ち上がりエッジ で変換が開始され、チェーン・モードが選択され、BUSY 表示が ディスエーブルされます。このモードでは、変換フェーズとそれ に続くデータ・リードバックの間、CNV がハイ・レベルに維持さ れます。変換が完了すると、MSB が SDO に出力され、AD7687 は CONVERT SDI CNV AD7687 SDO DIGITAL HOST AD7687 SDI A B SCK SCK SDO DATA IN 02972-042 CNV CLK 図43.チェーン・モード、BUSY 表示なしの接続図 SDIA = 0 tCYC CNV ACQUISITION tCONV tACQ CONVERSION ACQUISITION tSCK tSCKL tSSCKCNV SCK 1 tHSCKCNV 2 3 14 15 tSSDISCK 16 17 18 DA15 DA14 30 31 32 DA1 DA0 tSCKH SDOA = SDIB DA15 DA14 DA13 DA1 DA0 DB15 DB14 DB13 DB1 DB0 tHSDO tDSDO SDOB 図44.チェーン・モード、BUSY 表示なしのシリアル・インターフェース・タイミング Rev. 0 － 22/26 － 02972-043 tHSDISC tEN AD7687 チェーン・モード、BUSY表示あり このモードを使うと、3 線式シリアル・インターフェースに複数 の AD7687 をディジーチェーン接続することができると同時に BUSY 表示も提供できます。この機能は部品数と接続配線数の削 減に役立ちます。たとえば、孤立した複数のコンバータを使用す るアプリケーションまたはインターフェース能力が制限されてい るシステムではこの接続が使用されます。データのリードバック は、シフトレジスタをクロック駆動するのに似ています。 図 45に 3 個のAD7687 を使った接続図の例を、図 46に対応するタ イミングを、それぞれ示します。 SDIとCNVをロー・レベルにすると、SDOがロー・レベルに駆動 されます。SCKがハイ・レベルのとき、CNVの立ち上がりエッジ で変換が開始され、チェーン・モードが選択され、BUSY表示機 能がイネーブルされます。このモードでは、変換フェーズとそれ に続くデータ・リードバックの間、CNVがハイ・レベルに維持さ れます。チェーン内のすべてのADCで変換が完了すると、近端の ADC (図 45ではADC C)のSDOがハイ・レベルに駆動されます。 SDO上のこの変化をBUSY表示として使って、デジタル・ホスト から制御されるデータ・リードバックを開始することができます。 その後AD7687 はアクイジション・フェーズに入り、パワーダウ ンします。内部シフトレジスタに保存されているデータ・ビット は、後続のSCKの立ち下がりエッジでMSBファーストで出力され ます。各ADCで、SDIが内部シフトレジスタの入力に接続され、 SCKの立ち下がりエッジでクロック駆動されます。チェーン内の 各ADCはデータのMSBを先頭に出力し、N個のADCをリードバッ クするためには 16 × N + 1 個のクロックが必要です。立ち上がり エッジを使ってデータを取込むことができますが、SCKの立ち下 がりエッジを使うデジタル・ホストを使うと、ホールド・タイム が許容できる限り、高速な読み出しレートが可能になり、かつチ ェーン内のAD7687 の数を増やすことができます。たとえば、3 ns のデジタル・ホスト・セットアップ・タイムと 3 Vのインターフ ェースでは、220 kSPSの変換レートで動作する最大 8 個のAD7687 を 1 本の 3 線式ポートにディジーチェーン接続することができま す。 CONVERT SDI AD7687 CNV SDO AD7687 SDI DIGITAL HOST CNV SDO SDI AD7687 A B C SCK SCK SCK DATA IN SDO IRQ 02972-044 CNV CLK 図45.チェーン・モード、BUSY 表示ありの接続図 tCYC ACQUISITION tCONV tACQ ACQUISITION CONVERSION tSSCKCNV SCK tSCKH 1 tHSCKCNV 2 tSSDISCK tEN SDOA = SDIB 3 4 tSCK 15 16 18 19 31 32 33 34 35 tSCKL tHSDISC DA15 DA14 DA13 17 DA1 SDOB = SDIC tDSDOSDI DB15 DB14 DB13 DB1 DB0 DA15 DA14 D A1 DA0 DC15 DC14 DC13 DC1 DC0 DB15 DB14 DB1 DB0 DA15 DA14 tDSDOSDI 図46.チェーン・モード、BUSY 表示ありのシリアル・インターフェース・タイミング Rev. 0 49 DA0 tDSDOSDI SDOC 48 tDSDOSDI tHSDO tDSDO tDSDOSDI 47 － 23/26 － DA1 DA0 02972-045 CNV = SDIA AD7687 アプリケーション情報 レイアウト AD7687 を実装するプリント回路ボードは、アナログ部とデジタ ル部を分離して、ボード内でそれぞれをまとめて配置するように デザインする必要があります。AD7687 では、すべてのアナログ 信号を左側に、すべてのデジタル信号を右側に配置しているため、 この作業が容易になります。 少なくとも 1 枚のグラウンド・プレーンを使う必要があります。 デジタル部とアナログ部に共通または分けて使うことができます。 後者の場合、各プレーンは AD7687 の下で接続する必要がありま す。 02972-046 AD7687 の下のグラウンド・プレーンがシールドして使われてな い限り、ノイズがチップに混入するので、デバイスの真下をデジ タル・ラインが通らないようにしてください。CNV やクロックの ような高速なスイッチング信号は、アナログ信号パスの近くを絶 対に通らないようにしてください。デジタル信号とアナログ信号 の交差は回避する必要があります。 図47.AD7687 のレイアウト例(表面) AD7687 の電圧リファレンス入力 REF は動的入力インピーダンス を持つため、最小の寄生インダクタンスでデカップリングする必 要があります。これは、REF ピンと GND ピンの近くに、理想的 には直接に、太い低インピーダンスのパターンでリファレンス電 圧デカップリング・セラミック・コンデンサを接続することによ り行われます。 最後に、AD7687 の電源 VDD と VIO は AD7687 の近くに配置した セラミック・コンデンサ(一般に 100 nF)でデカップリングし、低 インピーダンス・パスを提供する短く太いパターンで接続して、 電源ライン上のグリッチの影響を軽減します。 02972-047 図 47と 図 48に、これらのルールに則ったレイアウトの例を示し ます。 AD7687 の性能評価 AD7687 のその他の推奨レイアウトは、AD7687(EVAL-AD7687)用 評価ボードのドキュメントにも記載してあります。評価ボードの 梱包には、組み立て済みでテスト済みの評価ボード、ドキュメン ト、EVAL-CONTROL BRD3を介してPCからボードを制御するソ フトウェアが添付されています。 Rev. 0 － 24/26 － 図48.AD7687 のレイアウト例(裏面) AD7687 外形寸法 3.00 BSC 10 6 4.90 BSC 3.00 BSC 1 5 PIN 1 0.50 BSC 0.95 0.85 0.75 1.10 MAX 0.15 0.00 0.27 0.17 SEATING PLANE 0.80 0.60 0.40 8° 0° 0.23 0.08 COPLANARITY 0.10 COMPLIANT TO JEDEC STANDARDS MO-187-BA 図 49.10 ピン・ミニスモール・アウトライン・パッケージ [MSOP] (RM-10) 寸法: mm INDEX AREA PIN 1 INDICATOR 3.00 BSC SQ 10 1.50 BCS SQ 0.50 BSC 1 (BOTTOM VIEW) 6 0.80 MAX 0.55 TYP 0.80 0.75 0.70 SIDE VIEW SEATING PLANE 0.30 0.23 0.18 2.48 2.38 2.23 EXPOSED PAD TOP VIEW 0.50 0.40 0.30 0.05 MAX 0.02 NOM 5 1.74 1.64 1.49 PADDLE CONNECTED TO GND. THIS CONNECTION IS NOT REQUIRED TO MEET THE ELECTRICAL PERFORMANCES 0.20 REF 1 図50.10 ピン・リードフレーム・チップ・スケール・パッケージ[QFN (LFCSP_WD)] 3 mm × 3 mm ボディ、超極薄デュアル・ピン (CP-10-9) 寸法: mm 1 QFN パッケージは開発中です。サンプルと供給状況については営業にお尋ねください。 Rev. 0 － 25/26 － AD7687 オーダー・ガイド Model AD7687BRM AD7687BRMRL7 EVAL-AD7687CB1 EVAL-CONTROL BRD22 EVAL-CONTROL BRD32 1 2 Integral Nonlinearity Temperature Range Transport Media, Quantity Package Description Package Option Branding ±1.5 LSB max ±1.5 LSB max –40°C to +85°C –40°C to +85°C Tube, 50 Reel, 1,000 10-Lead MSOP 10-Lead MSOP Evaluation Board Controller Board Controller Board RM-10 RM-10 C03 C03 これは単独の評価ボードとして、または評価/デモ目的の EVAL-CONTROL BRDx と組み合わせて、使用することができます。 これらボードを使うと、CB サフィックスが付くすべてのアナログ・デバイセズ評価ボードに対する PC からの制御と通信が可能です。 Rev. 0 － 26/26 －