2.7∼5.5V、250µA、レールtoレール 出力のデュアル16ビットnanoDAC® AD5663 機能ブロック図 特長 V DD V REF LDAC SCLK インター フェース・ ロジック SYNC DIN 入力 レジスタ DAC レジスタ ストリング DAC A バッファ V OUT A 入力 レジスタ DAC レジスタ ストリング DAC B バッファ V OUT B AD5663 パワーオン・ リセット LDAC CLR パワーダウン・ ロジック 05855-001 低消費電力のデュアル16ビットnanoDAC 相対精度：±12LSB（max） 設計により単調増加性を保証 10ピンMSOPおよび3mm×3mm LFCSP_WD 電源電圧：2.7∼5.5V チャンネルごとのパワーダウン DAC出力をゼロスケールまたはミッドスケールにパワーオン・ リセット ______ _____ ハードウェアLDAC機能とCLR 機能 シリアル・インターフェース：最高50MHz GND 図1 アプリケーション プロセス制御 データ・アクイジション・システム バッテリ駆動の携帯型計測器 ゲインとオフセットのデジタル調整 プログラマブルな電圧源と電流源 プログラマブル減衰器 表1. 概要 製品のハイライト 関連デバイス 製品番号 説明 AD5623R/AD5643R/AD5663R デュアル12/14/16ビットDAC、 2.7∼5.5V、リファレンス内蔵 nanoDAC ファミリーの AD5663 は低消費電力、 16 ビット、 バッファ付きの電圧出力デュアルD/Aコンバータ（DAC）です。 2.7∼5.5Vの単電源で動作し、設計によって単調増加性が保証 されています。 AD5663は、DACの出力電圧範囲を設定するために外部リファ レンス電圧が必要です。パワーオン・リセット回路を内蔵して いるため、パワーアップ時にDACの出力が0Vまたはミッドス ケール（AD5663-1）にリセットされ、有効な書込みが行われ るまでこの電圧を維持します。また、5V電源でデバイスの消費 電流を480nAまで低減するパワーダウン機能があり、パワーダ ウン・モード時の出力負荷をソフトウェアで選択できます。 1. デュアル16ビットDAC：相対精度は±12LSB（max） 2. パッケージ： 10 ピン MSOP および 3mm × 3mm の 10 ピン LFCSP_WD 3. 低 消 費 電 力 ： 一 般 に 3 V 電 源 時 に 0 . 6 m W 、 5 V 電 源 時 に 1.25mW 4. 最大セトリング時間：7µs 通常動作時の消費電力が低いため、携帯型のバッテリ駆動機器 に最適です。消費電力は5V電源で1.25mWですが、パワーダウ ン・モード時は2.4µWまで低減します。 AD5663 のオンチップの高精度出力アンプにより、レール to レールの出力振幅が可能です。 AD5663は最高50MHzのクロック速度で動作する多機能の3線 式シリアル・インターフェースを使用し、業界標準の SPI ® 、 QSPITM、MICROWIRETM、DSPインターフェース規格と互換 性があります。 REV. 0 アナログ・デバイセズ株式会社 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の 利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するもので もありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有 に属します。 ※日本語データシートはREVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 © 2006 Analog Devices, Inc. All rights reserved. 本 社／ 〒105-6891 東京都港区海岸1-16-1 ニューピア竹芝サウスタワービル 電話03（5402）8200 大阪営業所／ 〒532-0003 大阪府大阪市淀川区宮原3-5-36 新大阪MTビル2号 電話06（6350）6868 AD5663 目次 出力アンプ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 シリアル・インターフェース. . . . . . . . . . . . . . . . . . . . . . . . . 14 入力シフト・レジスタ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 ______ SYNC割込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 パワーオン・リセット. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 ソフトウェア・リセット. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 パワーダウン・モード. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 ______ LDAC機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 マイクロプロセッサとのインターフェース. . . . . . . . . . . . . 18 アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 AD5663のリファレンスの選択方法 . . . . . . . . . . . . . . . . . . . . 19 AD5663の電源としてリファレンスを使用する方法 . . . . . . 19 AD5663を使用したバイポーラ動作 . . . . . . . . . . . . . . . . . . . . 20 デジタル・アイソレータ（iCoupler）を用いた絶縁 インターフェース. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 電源のバイパスとグラウンディング. . . . . . . . . . . . . . . . . . . 20 外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 製品のハイライト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2 仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 AC特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 タイミング特性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 タイミング図. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 用語の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12 動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 D/A部 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 抵抗ストリング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 改訂履歴 4/06―R Revision 0: Initial Version ―2― REV. 0 AD5663 仕様 VDD＝2.7∼5.5V、RL＝2kΩ（GNDに接続）、CL＝200pF（GNDに接続）、VREF＝VDD、特に指定のない限り、すべての仕様はTMIN∼ TMAXで規定。 表2 Aグレード1 Min パラメータ Typ Max ±8 ±16 Bグレード1 Min Typ Max 単位 ±6 ±12 LSB 条件／備考 2 静的性能 AD5663 16 分解能 相対精度 16 ビット ±1 LSB 設計により単調増加性を保証 ＋2 ±1 ＋10 ＋2 ＋10 mV DACレジスタに全ビット「0」を ロード オフセット誤差 ±1 ±10 ±1 ±10 mV フルスケール誤差 −0.15 ±1 微分非直線性 ゼロスケール誤差 −0.15 ±1 FSRの％ DACレジスタに全ビット「1」を ロード ±1.5 ゲイン誤差 ±1.5 FSRの％ ゼロスケール誤差ドリフト3 ±2 ±2 µV/℃ ゲイン温度係数 ±2.5 ±2.5 ppm FSRのppm/℃ DC電源電圧変動除去比 −100 −100 dB DACコード＝ミッドスケール、 VDD±10％ DCクロストーク 10 10 µV フルスケール出力の変化による RL＝2kΩ（GNDまたはVDDに接続） 10 10 µV/mA 負荷電流の変化による 5 5 µV パワーダウンによる（各チャンネル） 2 出力特性 出力電圧範囲 0 容量性負荷安定性 VDD 0 VDD V 2 2 nF RL＝∞ 10 10 nF RL＝2kΩ DC出力インピーダンス 0.5 0.5 Ω 短絡電流 30 30 mA VDD＝5V パワーアップ時間 4 4 µs パワーダウン・モードからの復帰、 VDD＝5V 200 µA VREF＝VDD＝5.5V、3.6V VDD V リファレンス入力 170 リファレンス電流 リファレンス入力範囲 0.75 200 VDD 170 0.75 26 リファレンス入力インピーダンス 26 kΩ 3 ロジック入力 ±2 入力電流 VINL（ローレベル入力電圧） VINH（ハイレベル入力電圧） ピン容量 REV. 0 0.8 2 2 ±2 µA すべてのデジタル入力 0.8 V VDD＝5V、3V V VDD＝5V、3V 3 3 pF 19 19 pF ―3― ______ DIN、SCLK、SYNC ______ _____ LDAC、CLR AD5663 Aグレード1 Min パラメータ Typ Bグレード1 Max Min 5.5 2.7 Typ Max 単位 5.5 V 条件／備考 電源条件 VDD 2.7 4 IDD（ノーマル・モード） VIH＝VDDおよびVIL＝GND VDD＝4.5∼5.5V 250 450 250 450 µA VDD＝2.7∼3.6V 200 425 200 425 µA IDD（すべてのパワーダウン・ モード）5 1 2 3 4 5 VIH＝VDD、VIL＝GND VDD＝4.5∼5.5V 0.48 1 0.48 1 µA VDD＝2.7∼3.6V 0.2 1 0.2 1 µA 温度範囲：AグレードとBグレードのいずれも−40∼＋105℃。 直線性はコード範囲を縮小して計算（AD5663：コード512∼65,024）。出力は無負荷時の条件を適用。 これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証。 インターフェースが非アクティブ、全DACがアクティブ、DAC出力が無負荷時の条件を適用。 両DACがパワーダウン。 AC特性 VDD＝2.7∼5.5V、RL＝2kΩ（GNDに接続）、CL＝200pF（GNDに接続）、VREF＝VDD、特に指定のない限り、すべての仕様はTMIN∼ TMAXで規定。1 表3 パラメータ2 1 2 Min Typ Max 単位 条件／備考 出力電圧セトリング時間 4 7 µs コード1/4∼3/4スケール（±2LSB以内） スルーレート 1.8 V/µs デジタルからアナログへの グリッチ・インパルス 10 nV-s デジタル・フィードスルー 0.1 nV-s リファレンス・フィードスルー −90 dBs デジタル・クロストーク 0.1 nV-s メジャー・キャリー周辺の1LSBの変化 VREF＝2V±0.1Vp-p、周波数＝10∼20MHz アナログ・クロストーク 1 nV-s DAC間クロストーク 1 nV-s 乗算帯域幅 340 kHz 全高調波歪み −80 dB VREF＝2V±0.1Vp-p、周波数＝10kHz 出力ノイズ・スペクトル密度 120 nV/ Hz DACコード＝ミッドスケール、1kHz 100 nV/ Hz DACコード＝ミッドスケール、10kHz 出力ノイズ 15 µVp-p 0.1∼10Hz VREF＝2V±0.1Vp-p これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証。 「用語の説明」を参照。 ―4― REV. 0 AD5663 タイミング特性 すべての入力信号は、tR＝tF＝1ns/V（VDDの10∼90％）で規定し、（VIL＋VIH）/2の電圧レベルからの時間とします。VDD＝2.7∼5.5V。 特に指定のない限り、すべての仕様はTMIN∼TMAXで規定。1 表4 TMIN、TMAXでの限界値 1 2 パラメータ VDD＝2.7∼5.5V 単位 条件／備考 t12 20 ns（min） SCLKサイクル時間 t2 9 ns（min） SCLKハイレベル時間 t3 9 ns（min） t4 13 ns（min） SCLKローレベル時間 ______ SYNCからSCLK立下がりエッジまでのセットアップ時間 t5 5 ns（min） データのセットアップ時間 t6 5 ns（min） t7 0 ns（min） t8 15 ns（min） t9 13 ns（min） t10 0 ns（min） t11 10 ns（min） t12 15 ns（min） t13 5 ns（min） t14 0 ns（min） t15 300 ns（max） データのホールド時間 ______ SCLK立下がりエッジからSYNC立上がりエッジまで ______ SYNCの最小ハイレベル時間 ______ SYNC立上がりエッジからSCLK立下がりエッジまで ______ SCLK立下がりエッジからSYNC立下がりエッジまで ______ LDACローレベル・パルス幅 ______ SCLK立下がりエッジからLDAC立上がりエッジまで _____ CLRローレベル・パルス幅 ______ SCLK立下がりエッジからLDAC立下がりエッジまで _____ CLRパルス起動時間 これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証。 SCLKの最大周波数は、VDD＝2.7∼5.5Vで50MHz。 タイミング図 t10 t1 t9 SCLK t8 t2 t3 t4 t7 SYNC t6 t5 DIN DB23 DB0 t14 t11 LDAC 1 t12 LDAC 2 V OUT t13 t15 05855-002 CLR 1 非同期LDAC更新モード 同期LDAC更新モード 2 図2. REV. 0 シリアル書込み動作 ―5― AD5663 絶対最大定格 特に指定のない限り、TA＝25℃。 左記の絶対最大定格を超えるストレスを加えると、デバイスに 恒久的な損傷を与えることがあります。この規定はストレス定 格のみを指定するものであり、この仕様の動作セクションに記 載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの 信頼性に影響を与えることがあります。 表5 パラメータ 定格値 GNDに対するVDD −0.3∼＋7V GNDに対するVOUT −0.3V∼VDD＋0.3V GNDに対するVREF −0.3V∼VDD＋0.3V GNDに対するデジタル入力電圧 −0.3V∼VDD＋0.3V 動作温度範囲 工業用 −40∼＋105℃ 保存温度範囲 −65∼＋150℃ ジャンクション温度（TJ max） 150℃ 消費電力 （TJ max−TA） /θJA LFCSP_WDパッケージ（4層ボード） θJA熱抵抗 61℃/W MSOPパッケージ（4層ボード） θJA熱抵抗 142℃/W θJC熱抵抗 43.7℃/W リフロー・ハンダ処理のピーク温度 鉛フリー 260（＋0/−5）℃ 注意 ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には4000Vもの高圧の静 電気が容易に蓄積され、検知されないまま放電されることがあります。本製品は当社独自の ESD保護回路を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、回復 不能の損傷を生じる可能性があります。したがって、性能劣化や機能低下を防止するため、 ESDに対する適切な予防措置を講じることをお勧めします。 ―6― REV. 0 AD5663 ピン配置と機能の説明 10 V REF 1 V OUTB 2 GND 3 LDAC 4 CLR 5 AD5663 9 V DD 上面図 8 DIN 7 SCLK 6 SYNC （実寸ではありません） 図3. 表6. 05855-003 V OUTA ピン配置 ピン機能の説明 ピン番号 記号 説明 1 VOUTA DAC Aからのアナログ出力電圧。出力アンプはレールtoレールで動作 2 VOUTB DAC Bからのアナログ出力電圧。出力アンプはレールtoレールで動作 3 4 GND ______ LDAC 5 _____ CLR 6 ______ SYNC 7 SCLK シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジで入力シフト・レジ スタに入力されます。最高50MHzのレートでデータを転送できます。 8 DIN シリアル・データ入力。このデバイスには24ビットのシフト・レジスタがあります。データは、シリ アル・クロック入力の立下がりエッジでレジスタに入力されます。 9 VDD 電源入力。AD5663は2.7∼5.5Vで動作できます。10µFのコンデンサと0.1µFのコンデンサをこのピン とGNDとの間に並列接続して、電源をデカップリングする必要があります。 10 VREF リファレンス電圧入力 REV. 0 AD5663の全回路のグラウンド・リファレンス・ポイント このピンをローレベルに設定すると、入力レジスタに新しいデータがある場合にDACレジスタのいず れかまたはすべてを更新できます。これにより、すべてのDAC出力の同時更新が可能です。このピン を常にローレベルに固定しておくこともできます。 _____ _____ 非同期クリア入力。 CLR 入力は立下がりエッジ・センシティブ です。CLRがローレベルの間、すべ ______ _____ てのLDACパルスが無視されます。CLRがアクティブになると、すべての入力レジスタとDACレジス タにゼロスケールがロードされ、出力は0Vにクリアされます。AD5663は、次の書込みの 24番目の立 _____ 下がりエッジでクリア・コード・モードを終了します。書込みシーケンス中にCLRがアクティブにな ると、その書込みはアボートされます。 ______ アクティブ・ローレベルのコントロール入力。入力データ用のフレーム同期信号です。SYNCがロー レベルになると、SCLKおよびDINバッファがパワーオンし、入力シフト・レジスタがイネーブルに なります。データは、次に続く 24個のクロックの立下がりエッジで転送入力されます。 24番目の立下 ______ ______ がりエッジの前にSYNCをハイレベルにすると、SYNCの立上がりエッジが割込みとして機能し、書 込みシーケンスが無視されます。 ―7― AD5663 代表的な性能特性 10 10 V DD = VREF = 5V TA = 25°C 6 6 4 4 誤差（LSB） 0 –2 2 最大DNL 0 –4 –6 –6 –10 最小INL –8 –10 0.75 5k 10k 15k 20k 25k 30k 35k 40k 45k 50k 55k 60k 65k コード 図4. 最小DNL –2 –4 –8 V DD = 5V TA = 25°C 05855-007 2 0 最大INL 8 05855-004 INL 誤差（LSB） 8 1.25 1.75 2.25 2.75 3.25 3.75 4.25 4.75 VREF（V） INL 図7. 1.0 VREF 対 INLおよびDNL誤差 8 V DD = VREF = 5V TA = 25°C 0.8 最大INL 6 TA = 25°C 0.6 4 誤差（LSB） DNL 誤差（LSB） 0.4 0.2 0 –0.2 2 最大DNL 0 最小DNL –2 –0.4 –4 –0.6 最小INL –1.0 0 10k 20k 30k 40k コード 図5. 50k 05855-008 –6 05855-005 –0.8 –8 2.7 60k 3.2 DNL 図8. 3.7 4.2 VDD（V） 4.7 5.2 電源 対 INLおよびDNL誤差 0 8 V DD = 5V –0.02 6 最大INL V DD = VREF = 5V –0.04 ゲイン誤差 4 誤差（FSR の％） 2 最大DNL 0 最小DNL –2 –0.08 –0.10 –0.12 –0.14 フルスケール誤差 –4 最小INL –6 –8 –40 –20 図6. 0 20 40 60 温度（℃） 80 100 05855-009 –0.16 05855-006 誤差（LSB） –0.06 –0.18 –0.20 –40 120 INL誤差とDNL誤差の温度特性 図9. ―8― –20 0 20 40 温度（℃） 60 80 100 ゲイン誤差とフルスケール誤差の温度特性 REV. 0 AD5663 1.5 V DD = 5.5V TA = 25°C 1.0 8 ゼロスケール誤差 0.5 ユニット数 誤差（mV） 6 0 –0.5 4 –1.0 –1.5 2 オフセット誤差 05855-010 –2.5 –40 –20 図10. 0 20 40 温度（℃） 60 80 0 0.230 100 0.235 0.240 0.245 0.250 05858-090 –2.0 0.255 VDD（mA） 図13. ゼロスケール誤差とオフセット誤差の温 度特性 IDDのヒストグラム（VDD＝5.5V） 0.20 1.0 DACにゼロスケールの シンク電流をロード V DD = V REF = 5V, 3V TA = 25°C 0.15 0.5 0.10 0.05 誤差電圧（V） 誤差（FSR の％） ゲイン誤差 0 フルスケール誤差 –0.5 –1.0 0 –0.05 –0.10 –0.15 図11. 05855-011 –2.0 2.7 3.2 3.7 4.2 VDD（V） 4.7 –0.20 05855-014 DACにフルスケールの ソース電流をロード –1.5 –0.25 5.2 –5 –4 図14. 電源 対 ゲイン誤差およびフルスケール誤差 –3 –2 –1 0 1 I（mA） 2 3 4 5 ソースおよびシンク電流 対 電源レール のヘッドルーム 0.30 1.0 TA = 25°C TA = 25°C 0.5 ゼロスケール誤差 V DD = VREFIN = 5V 0.25 0 IDD（mA） 誤差（mV） 0.20 –0.5 –1.0 V DD = VREFIN = 3V 0.15 0.10 –1.5 –2.5 2.7 図12. REV. 0 3.2 3.7 4.2 VDD（V） 4.7 0 –40 5.2 –20 0 20 40 60 温度（℃） 図15. 電源 対 ゼロスケール誤差およびオフセット 誤差 ―9― 電源電流の温度特性 80 100 05855-044 オフセット誤差 05855-012 0.05 –2.0 AD5663 V OUT = 909mV/DIV 05855-019 1 時間軸＝4µs/DIV 図16. VDD＝VREF＝5V TA＝25℃ 5ns／サンプル数 グリッチ・インパルス＝9.494nV ミッドスケール周辺の 1LSB 変化 （0x8000から0x7FFF） 05855-058 VOUT（V） VDD＝VREF＝5V TA＝25℃ 0x0000から0xFFFFへの フルスケール・コード変化 出力負荷としてGNDとの間に 2kΩ、200pFを接続 2.538 2.537 2.536 2.535 2.534 2.533 2.532 2.531 2.530 2.529 2.528 2.527 2.526 2.525 2.524 2.523 2.522 2.521 0 フルスケールのセトリング時間（5V） 50 100 図19. 150 200 250 300 サンプル数 350 400 450 512 デジタルからアナログへのグリッチ・ インパルス（負極性） 2.498 V DD = VREF = 5V TA = 25°C VDD＝VREF＝5V TA＝25℃ 5ns／サンプル数 アナログ・クロストーク＝0.424nV 2.497 VOUT（V） 2.496 V DD 1 2.495 2.494 2.493 MAX(C2)* 420.0mV 図17. CH2 500mV M100µs 125MS/s A CH1 1.28V 2.491 8.0ns/pt パワーオン・リセット時の0V出力 05855-059 V OUT CH1 2.0V 2.492 05855-020 2 0 50 100 150 図20. 200 250 300 サンプル数 350 400 450 512 アナログ・クロストーク –20 SYNC –30 1 SLCK 3 V DD = 5V TA = 25°C DACにフルスケールをロード V REF = 2V ± 0.3V p-p –40 （dB） –50 –60 –70 –80 V DD = 5V 05855-021 2 CH1 5.0V CH3 5.0V 図18. CH2 500mV M400ns A CH1 –90 05855-025 V OUT –100 1.4V 2k 図21. パワーダウン終了後のパワーオン・ リセット時のミッドスケール出力 ― 10 ― 4k 6k 周波数（Hz） 8k 10k 全高調波歪み（THD） REV. 0 AD5663 5 16 V REF = VDD TA = 25°C V DD = 5V TA = 25°C 0 14 –5 V DD = 3V –10 （dB） 時間（µs） 12 10 V DD = 5V 8 –15 –20 –25 –30 6 4 0 1 2 3 図22. 4 5 6 容量（nF） 7 8 9 05855-029 05855-026 –35 –40 10k 10 100k 1M 10M 周波数（Hz） 図25. 容量性負荷 対 セトリング時間 V DD = VREF = 5V TA = 25°C DACにミッドスケールをロード 乗算帯域幅 CLR 3 V OUT A 1 V OUT B Y軸＝2µV/DIV X軸＝4s/DIV 05855-050 05855-027 4 2 CH3 5.0V 図23. 図26. 0.1∼10Hzの出力ノイズ・プロット 800 700 V DD = VREF = 5V TA = 25°C 出力ノイズ（nV/ Hz） 600 500 400 300 200 0 10 05855-028 100 100 図24. REV. 0 1k 10k 周波数（Hz） 100k CH2 1.0V CH4 1.0V 1M ノイズ・スペクトル密度 ― 11 ― M200ns A CH3 _____ CLRパルス起動時間 1.10V AD5663 用語の説明 相対精度または積分非直線性（INL） DAC の場合、相対精度または積分非直線性（ INL ）とは、 DAC伝達関数の2つのエンドポイントを結ぶ直線からの最大偏 差（単位はLSB）を表します。代表的なコードとINLの関係を 図4に示します。 微分非直線性（DNL） 隣接する2つのコード間における1LSB変化の測定値と理論値の 差です。微分非直線性の仕様が±1LSB 以内の場合は、単調増 加性が保証されています。このDACは設計により単調増加性を 保証しています。代表的なコードとDNLの関係を図5に示しま す。 ゼロスケール誤差 ゼロコード（0x0000）をDACレジスタにロードしたときの出 力誤差を表します。出力は理論上0Vになるはずです。AD5663 では DAC 出力が 0V よりも低くなることはないため、ゼロス ケール誤差は常に正の値となります。この誤差は、DACのオフ セット誤差と出力アンプのオフセット誤差が原因で発生しま す。ゼロスケール誤差はmVの単位で表します。ゼロスケール 誤差の温度特性を図10に示します。 フルスケール誤差 フルスケール・コード（0xFFFF）をDACレジスタにロードし たときの出力誤差を表します。出力は理論上VDD−1LSBになる はずです。フルスケール誤差は、フルスケール・レンジ（FSR） の％値で表します。フルスケール誤差の温度特性を図9 に示し ます。 ゲイン誤差 DACのスパン誤差を表します。これはDAC伝達特性の理論値 からの実際の傾き偏差を示すもので、FSRの％値で表します。 ゼロスケール誤差ドリフト 温度変化にともなうゼロスケール誤差の変化を表し、µV/℃の 単位で表します。 ゲイン温度係数 温度変化にともなうゲイン誤差の変化を表し、（ FSR の ppm ）/ ℃の単位で表します。 オフセット誤差 伝達関数の直線領域における V OUT （実際の出力電圧）と V OUT （理想的な出力電圧）との差をmVの単位で表します。AD5663 のオフセット誤差は、コード512をDACレジスタにロードして 測定します。これは正または負の値となります。 DC電源電圧変動除去比（PSRR） 電源電圧の変動がDACの出力に与える影響を示します。PSRR は、DACのフルスケール出力に関するVOUTの変動とVDDの変動 の比を表します。これはdBの単位で測定します。VREFを2Vに 保持し、VDDを±10％のレンジで変動させます。 出力電圧セトリング時間 入力がフルスケールの1/4から3/4に変化するときに、DACの出 力が規定のレベルにセトリングするまでの所要時間を表し、 SCLKの24番目の立下がりエッジから測定します。 デジタルからアナログへのグリッチ・インパルス DACレジスタの入力コードが変化したときに、入力からアナロ グ出力に注入されるインパルスを表します。通常、グリッチの 面積として規定され、nV-sで表します。メジャー・キャリーの 遷移（ 0x7FFF から 0x8000 ）時に、デジタル入力コードが 1LSB変化したときの測定値です。図19を参照。 デジタル・フィードスルー DAC出力の更新が行われていないときに、DACのデジタル入 力から DAC のアナログ出力に注入されるインパルスを表しま す。nV-sの単位で規定され、データ・バス上でのフルスケール のコード変化時、すなわち全ビット「0」から全ビット「1」に 変化したとき、または全ビット「1」から全ビット「0」にコー ドが遷移するときに測定します。 全高調波歪み（THD） DACを使用して減衰したサイン波と理論的なサイン波との偏差 を表します。DACのリファレンスにサイン波を使用し、DAC の出力上に存在する高調波成分を測定した値が THD になりま す。dBの単位で測定します。 ノイズ・スペクトル密度 内部で発生するランダム・ノイズの測定値です。ランダム・ノ イズは、スペクトル密度（ Hz を基準とする電圧）として特性 付けられます。この測定は、DACにミッドスケールをロードし、 そのときに出力で発生するノイズを計測する方法によって行い ます。これはnV/ Hz の単位で測定します。図24に、ノイズ・ スペクトル密度のプロットを示します。 DCクロストーク 1つのDACの出力変動に呼応して、もう1つのDACで起こる出 力レベルの DC 変化を表します。測定では、 1 つの DAC 出力で フルスケールのコード変化を発生させて（あるいはソフト・パ ワーダウンとパワーアップを行って）、ミッドスケールに保持 されているもう1つのDACをモニタリングします。µV単位で表 します。 負荷電流の変化によって生じるDCクロストークは、DACの負 荷電流の変化がミッドスケールに保持されているもう 1 つの DACに及ぼす影響を表します。これは、µV/mAの単位で表し ます。 デジタル・クロストーク 1つのDACの入力レジスタで発生するフルスケール・コード変 化（全ビット「0」から全ビット「1」、または全ビット「1」か ら全ビット「0 」へのコード遷移）に呼応して、ミッドスケー ルでもう1つのDACの出力に注入されるグリッチ・インパルス です。スタンドアロン・モードで測定し、 nV-s 単位で表しま す。 ― 12 ― REV. 0 AD5663 アナログ・クロストーク 1つDACの出力変化に起因してもう 1つのDACの出力に注入さ ______ れるグリッチ・インパルスです。LDACをハイレベルに保持し ている間に、フルスケールのコード変化（全ビット「0 」から 全ビット「 1 」、または全ビット「 1 」から全ビット「 0 」への コード遷移）を入力レジスタの 1 つにロードして測定します。 ______ 次いで、LDACをローレベルに引き込み、デジタル・コードが 変化しなかったDACの出力をモニタリングします。グリッチの 面積をnV-s単位で表します。 乗算帯域幅 DACに内蔵されているアンプの帯域幅は有限です。乗算帯域幅 はこの測定値です。リファレンス上のサイン波（フルスケー ル・コードをDACにロードした状態）が出力上に現れます。乗 算帯域幅は、出力振幅が入力よりも3dB低くなるときの周波数 です。 DAC間クロストーク 1つのDACのデジタル・コード変化とこれに続く出力変化に起 因して、もう1つのDACの出力に注入されるグリッチ・インパ ルスです。デジタルとアナログのクロストークがあります。 ______ LDACをローレベルに保持している間に、DACの1つにフルス ケールのコード変化（全ビット「0」から全ビット「1」、また は全ビット「1」から全ビット「0」へのコード遷移）をロード し、もう1つのDACの出力をモニタリングして測定します。グ リッチのエネルギーをnV-s単位で表します。 REV. 0 ― 13 ― AD5663 動作原理 D/A部 出力アンプ AD5663 DACは、CMOSプロセスを用いて製造されています。 このアーキテクチャは、ストリングDACとその後段の出力バッ ファ・アンプから構成されています。図 27 に、 DAC アーキテ 出力バッファ・アンプは、出力でレールtoレール電圧を生成し、 0VからVDDの範囲の電圧を出力できます。このアンプは、 GNDとの間に並列に接続された1000pFコンデンサと2kΩの抵 抗の負荷を駆動できます。 クチャのブロック図を示します。 V DD 出力アンプの電流ソース能力およびシンク能力を図14に示しま す。スルーレートは1.8V/µsで、フルスケールの1/4から3/4に変 化するときのセトリング時間は10µsです。 出力アンプ （ゲイン＝＋2） REF (+) DAC レジスタ 抵抗 ストリング REF (–) V OUT シリアル・インターフェース 05855-032 GND 図27. ______ AD5663 は、 3 線式シリアル・インターフェース（ SYNC 、 SCLK、DIN）を備えており、業界標準のSPI、QSPI、 MICROWIREインターフェース、そして大半のDSPと互換性 DACアーキテクチャ DACへの入力コーディングはストレート・バイナリを使ってい るため、理論的な出力電圧は、以下の式から求められます。 D VOUT＝VREF× 65,536 ここで、DはDACレジスタにロードされるバイナリ・コードの 10進値で、0∼65,535の値です。 抵抗ストリング 図28に抵抗ストリングの構造を示します。各値がRの抵抗のス トリングになっています。DACレジスタにロードされるコード に基づいて、ストリングのどのノードから電圧が出力アンプに 送り込まれるかが決まります。ストリングとアンプを接続する スイッチの1 つが閉じると、電圧が供給されます。抵抗のスト リングであるため、単調増加性が保証されます。 R R R があります。代表的な書込みシーケンスのタイミング図につい ては、図2を参照してください。 ______ SYNCラインをローレベルにすることによって、書込みシーケ ンスが開始します。DINラインからのデータは、SCLKの立下 がりエッジで24ビットのシフト・レジスタにクロック入力され ます。最大 50MHz のシリアル・クロック周波数を使用できる ため、AD5663は高速DSPにも対応できます。クロックの24番 目のエッジが立ち下がると、最後のデータビットがクロック入 力され、プログラムした機能が実行されます（DAC レジスタの ______ データ内容や動作モードが変更）。この時点で、 SYNC ライン をローレベルに保持するか、またはハイレベルに遷移させるこ ______ とができます。いずれの場合も、SYNCの立下がりエッジで次 の書込みシーケンスを開始できるように、書込みシーケンスが ______ 開始される前に少なくとも15ns の間SYNCラインをハイレベル ______ に保持する必要があります。SYNCバッファはVIN＝0.10Vのと きよりもVIN＝2.0Vのときの方が電流を多く消費するため、消 費電力をさらに低減するには、書込みシーケンスが終了して次 ______ の書込みシーケンスが開始されるまでの間、SYNCをローレベ ルのアイドル状態にしておきます。ただし、上述のように、次 ______ の書込みシーケンスが開始される直前にはSYNCを再びハイレ ベルに戻す必要があります。 入力シフト・レジスタ 出力アンプへ 入力シフト・レジスタは24ビット幅です（図29を参照）。最初 の 2 ビットはドント・ケア・ビットで、次の 3 ビットはコマン ド・ビットC2 ∼C0 （表7 を参照）、その後に3 ビットのDAC ア ドレスA2∼A0（表8を参照）、最後に16ビットのデータワード が続きます。これらのビットは、 SCLK の 24 番目の立下がり エッジでDACレジスタに転送されます。 R 表7. コマンド定義 05855-033 R 図28. 抵抗ストリング ― 14 ― C2 C1 C0 コマンド 0 0 0 入力レジスタnへの書込み 0 0 1 DACレジスタnの更新 0 1 0 入力レジスタnへの書込み、すべて更 ______ 新（ソフトウェアLDAC） 0 1 1 DACチャンネルnへの書込みと更新 1 0 0 DACのパワーダウン（パワーアップ） 1 0 1 リセット 1 1 0 ______ LDACレジスタ・セットアップ 1 1 1 予備 REV. 0 AD5663 表8. アドレス・コマンド ソフトウェア・リセット A2 A1 A0 アドレス（n） 0 0 0 DAC A 0 0 1 DAC B 0 1 0 予備 0 1 1 予備 1 1 1 全DAC AD5663には、ソフトウェア・リセット機能があります。コマ ンド101がソフトウェア・リセット機能用に予約されています （表7 を参照）。ソフトウェア・リセット・コマンドには、コン トロール・レジスタのDB0ビットの設定によってソフトウェア からプログラムできるリセット・モードが2種類あります。 表9 に、ビットの状態とそれに対応するデバイスの動作モード を示します。表10には、ソフトウェア・リセット動作モード中 の入力シフト・レジスタの内容を示します。 ______ SYNC割込み 表9. 通常の書込みシーケンスでは、 SCLKの少なくとも24個の立下 ______ が り エ ッ ジ の 間 、 SYNC ラ イ ン が ロ ー レ ベ ル に 保 持 さ れ 、 SCLKの24番目の立下がりエッジでDAC が更新されます。ただ ______ し、24番目のエッジが立ち下がる前にSYNCをハイレベルにす ると、書込みシーケンスの割込み信号として機能します。この とき、入力シフト・レジスタがリセットされ、書込みシーケン スは無効とみなされます。DACレジスタのデータ内容は更新さ れず、動作モードも変更されません（図30を参照）。 AD5663のソフトウェア・リセット・モード DB0 0にリセットされるレジスタ 0 DACレジスタ 入力レジスタ 1（パワーオン・リセット） DACレジスタ 入力レジスタ ______ LDACレジスタ パワーダウン・レジスタ パワーオン・リセット AD5663ファミリーは、パワーアップ時に出力電圧を制御する パワーオン・リセット回路を内蔵しています。AD5663のDAC 出力はパワーアップ時に 0V にリセットされ、 AD5663-1 では ミッドスケールにリセットされます。DACに有効な書込みシー ケンスが行われるまで、出力はこのままの状態を維持します。 この機能は、パワーアップ時にDACの出力状態を把握しておか なければならないアプリケーションで特に便利です。パワーオ ______ _____ ン・リセット中のLDACやCLRのイベントは、すべて無視され ます。 表10. ソフトウェア・リセット・コマンドに対する24ビット入力シフト・レジスタの内容 MSB LSB DB23∼DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15∼DB1 DB0 x 1 0 1 x x x x 1/0 ドント・ケア コマンド・ビット（C2∼C0） ドント・ケア ソフトウェア・リセット・ モードを指定 アドレス・ビット（A2∼A0） DB23 (MSB) X C2 C1 C0 A2 A1 A0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 データビット コマンド・ビット アドレス・ビット 図29. D2 D1 D0 05855-034 X DB0 (LSB) 入力レジスタの内容 SCLK SYNC DB23 DB0 DB23 無効な書込みシーケンス： 24番目の立下がりエッジの前にSYNCをハイレベルに設定 有効な書込みシーケンス： 24番目の立下がりエッジで出力が更新 図30. REV. 0 DB0 ______ SYNCの割込み機能 ― 15 ― 05855-035 DIN AD5663 パワーダウン・モードからの復帰時間は、一般にVDD＝5Vでも パワーダウン・モード AD5663には4種類の動作モードがあります。コマンド100がパ ワーダウン機能用に予約されています（表7を参照）。これらの 動作モードは、コントロール・レジスタの2つのビット（DB5 とDB4）を設定することでソフトウェアからプログラムできま す。表11に、この2つのビットの設定とそれに対応するデバイ スの動作モードを示します。対応する 2 つのビット（ DB1 と DB0）を1に設定することによって、DACのいずれかまたはす べて（DAC BとDAC A）を選択したモードにパワーダウンで きます。同じコマンド100を実行し、ビットDB5とビットDB4 を設定すれば、任意の組合わせの DAC を通常動作モードにパ ワーアップできます。パワーアップするDACチャンネルの組合 わせを選択するには、対応する2つのビット（DB1とDB0）を 1に設定してください。パワーダウン／パワーアップ動作時の 入力シフト・レジスタの内容については、表12を参照してくだ さい。 ______ LDACがローレベルの間は、 DACはパワーアップ時に入力レジ _______ スタの値を出力しますが、 LDAC がハイレベルの場合は、パ ワーダウン前の DAC レジスタに保持されていた値を出力しま す。 両ビットを0に設定すると、デバイスは5V電源で500µAという 通常の消費電流で通常の動作を行います。ただし、 3 つのパ ワーダウン・モードでは、電源消費電流が 5V 電源で 480nA （3V電源時で100nA）まで低下します。電源電流が低下するだ けでなく、出力段も内部的に出力アンプから切り離されて既知 の値をもつ抵抗ネットワークに接続されます。これには、パ ワーダウン・モード中のデバイスの出力インピーダンスが既知 になるという利点があります。1kΩまたは100kΩの抵抗を介し て出力を内部で GND に接続するか、オープン回路（スリース テート）にしておくことができます（図31を参照）。 VDD＝3Vでも4µsです（図18を参照）。 表11. AD5663のパワーダウン動作モード DB5 DB4 動作モード 0 0 通常動作 パワーダウン・モード 0 1 1kΩを介してGNDに接続 1 0 100kΩを介してGNDに接続 1 1 スリーステート ______ LDAC機能 AD5663 DACは、入力レジスタとDACレジスタの2列のレジス タで構成されるダブルバッファ・インターフェースを備えてい ます。入力レジスタは入力シフト・レジスタに直接接続され、 有効な書込みシーケンスが終了するとデジタル・コードが該当 する入力レジスタに転送されます。DACレジスタには、抵抗ス トリングで使用するデジタル・コードが格納されます。 ______ DAC______ レジスタへのアクセスは、LDACピンによって制御されま す。LDACピンがハイレベルのとき、DACレジスタがラッチさ れ、DACレジスタの内容を変えずに入力レジスタの状態を変え ______ ることができます。LDACがローレベルになると、DACレジス タが透過的になり、入力レジスタの内容がDACレジスタに転送 されます。ダブルバッファ・インターフェースは、すべての DAC出力を同時に更新する必要がある場合に便利です。入力レ ジスタの1つに別々に書込みを行い、次いで他の DAC入力レジ ______ スタに書込みを行うときに LDAC をローレベルにすることに よって、すべての出力を同時に更新できます。 ______ V OUT アンプ パワーダウン 回路 図31. 抵抗 ネットワーク 05855-036 抵抗 ストリング DAC このほかに、最後にLDACをローレベルにしてから入力レジス タが更新されていなければ、DAC レジスタも更新されない機能 ______ も追加されています。通常は、 LDAC がローレベルになると、 DACレジスタに入力レジスタの内容がロードされます。 AD5663の場合は、DACレジスタが最後に更新されてから入力 レジスタの内容に変更があった場合に限り、DACレジスタが更 新されます。これにより、不要なデジタル・クロストークがな くなります。 パワーダウン時の出力段 パワーダウン・モードを起動すると、バイアス発生器、出力ア ンプ、抵抗ストリングなどの関連するリニア回路がすべて シャットダウンします。ただし、パワーダウン中にDACレジス タの内容が変わることはありません。 表12. すべての ______ DAC の出力を同時に更新するには、ハードウェア LDACピンを使用します。 パワーアップ／パワーダウン機能に対する24ビット入力シフト・レジスタの内容 MSB LSB DB23∼ DB22 DB15∼ DB21 DB20 DB19 DB18 DB17 DB16 DB6 DB5 DB4 DB3 DB2 DB1 DB0 x 1 x PD1 PD0 x x DAC B DAC A ドント・ ケア パワーダウン・ドント・ モード ケア 0 0 ドント・ コマンド・ビット ケア （C2∼C0） x x x アドレス・ビット （A2∼A0）、 ドント・ケア ― 16 ― パワーダウン／パワーアップ するチャンネルの選択。 ビットを1に設定してチャンネ ルを選択 REV. 0 AD5663 ______ この柔軟性は、選択したチャンネルを同時に更新し、残りの チャンネルを同期して更新したいアプリケーションで役に立ち ます。 同期LDAC：24番目のSCLKパルスの立下がりエッジで新しい データが読み込まれた後、 DACレジスタが更新されます。図2 ______ に示すように、LDACは常にローレベルに固定するかパルスを 与えることができます。 ______ コマンド110を使用してDACに書き込むと、2ビットのLDAC レジスタ[DB1:DB0] ______ にロードされます。各チャンネルのデフォ ルトは0で、 LDAC ______ ピンは普通に動作します。ビットを1に設定 すると、LDAC ______ピンの状態とは無関係にDACレジスタが更新さ れます。LDACレジスタのセットアップ・コマンド実行中の入 力シフト・レジスタの内容については、表14を参照してくださ い。 ______ 非同期LDAC：入力レジスタの書込み動作と出力の更新は、同 ______ 時に行われません。LDACがローレベルになると、DACレジス タが入力レジスタの内容に更新されます。 ______ ______ LDACレジスタを使用すれば、ハードウェアLDACピンをきわ めて柔軟に制御できます。このレジスタで、ハードウェア ______ LDACピンの実行時に同時に更新するチャンネルの組合わせを ______ 選択できます。 DAC チャンネルの LDAC ビット・レジスタに ______ 0を設定すると、LDACピンでこのチャンネルの更新を制御で きます。このビットを1 に設定すると、チャンネルが同期して ______ 更新されます。すなわち、LDACピンの状態とは無関係に、新 しいデータが読み込まれた後で DACレジスタが更新されます。 ______ ______ 事実上、LDACピンはローレベルとみなされます。LDACレジ スタの動作モードについては、表13を参照してください。 表13. ______ LDACレジスタの動作モード ______ LDACビット （DB1∼DB0） ______ LDACピン 0 1/0 ______ LDACの動作 ______ LDACピンにより指定 1 x＝ドント・ケア 24番目のSCLKパルス の立下がりエッジで新 しいデータが読み込ま れた後、DACレジス タが更新されます。 表14. ______ LDACレジスタのセットアップ・コマンドに対する24ビット入力シフト・レジスタの内容 MSB LSB DB23∼DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15∼DB2 DB1 DB0 x 1 1 0 x x x x DAC B DAC A ドント・ケア コマンド・ビット（C2∼C0） ドント・ケア DACを0または1に設定 REV. 0 アドレス・ビット（A3∼A0）、 ドント・ケア ― 17 ― して、必要な動作モード を指定 AD5663 68HC11/68L111 AD5663とBlackfin® ADSP BF53xとのインターフェース 図32に、AD5663とBlackfin ADSP-BF53xマイクロプロセッサ とのシリアル・インターフェースを示します。ADSP-BF53xプ ロセッサ・ファミリーには、シリアル通信とマルチプロセッサ 通信用に 2 つのデュアル・チャンネル同期シリアル・ポート （SPORT1とSPORT0）が内蔵されています。SPORT0を用い たAD5663との接続では、次のようにインターフェースをセッ トアップします。 1わかりやすくするため他のピンは省略しています。 MOSI DIN 1わかりやすくするため他のピンは省略しています。 図33. AD5663と68HC11/68L11とのインターフェース 図32. AD5663とBlackfin ADSP-BF53xとのインターフェース AD5663と68HC11/68L11とのインターフェース 図33に、AD5663と68HC11/68L11マイクロコントローラとの シリアル・インターフェースを示します。 68HC11/68L11 の SCKがAD5663のSCLKを駆動し、MOSI出力はDACのシリア ル・データ・ラインを駆動します。 ______ SYNC 信号はポート・ライン（PC7）から取ります。このイン • RxDがAD5663のシリアル・データ・ラインを駆動 ______ SYNC 信号は、ポート上のビット・プログラマブル・ピンから 取ります。この場合、ポート・ラインP3.3を使用します。デー タが AD5663 に転送されるとき、 P3.3 をローレベルにします。 80C51/80L51は8ビットのバイトのみでデータを転送するため、 送信サイクルでは8 個の立下がりクロック・エッジだけが発生 します。DACにデータをロードするには、最初の8ビットの転 送後もP3.3をローレベルのままにして、2 番目の書込みサイク ルを実行すると、データの2 番目のバイトが転送されます。こ のサイクルの完了後にP3.3をハイレベルにします。 80C51/80L51は、LSBファーストのフォーマットでシリアル・ データを出力します。AD5663は、MSBファーストでデータを 受信する必要があります。80C51/80L51の送信ルーチンでは、 この点を考慮に入れてください。 ターフェースを適切に動作させるには、次のセットアップ条件 に従います。 80C51/80L511 • 68HC11/68L11のCPOLビットを0に設定 • 68HC11/68L11のCPHAビットを1に設定 ______ データがDACに送信されているとき、SYNCラインをローレベ ルにします（PC7）。68HC11/68L11が前述のように設定されて いれば、MOSIに出力されるデータはSCKの立下がりエッジで 有効になります。68HC11/68L11からのシリアル・データは8 ビットのバイトで転送されるため 、送信サイクル内には立下が りクロック・エッジが 8 個しかありません。データは MSB ファーストで送信されます。AD5663にデータをロードするに は、最初の8ビットの転送後もPC7をローレベルのままにして、 DACに2番目のシリアル書込み動作を行います。この手順の終 わりに、PC7をハイレベルにします。 AD5663 1 P3.3 SYNC TxD SCLK RxD DIN 1わかりやすくするため他のピンは省略しています。 図34. 05855-039 SCLK SCLK AD5663と80C51/80L51とのインターフェース AD5663とMICROWIREとのインターフェース 図 35 に、 AD5663 と MICROWIRE 互換デバイスとのインター フェースを示します。シリアル・データは、シリアル・クロッ クの立下がりエッジで出力され、SKの立上がりエッジで AD5663に入力されます。 MICROWIRE 1 AD5663 1 CS SYNC SK SCLK SO DIN 1わかりやすくするため他のピンは省略しています。 図35. ― 18 ― 05855-040 TSCLK0 05855-037 SYNC DIN SCK • 80C51/80L51のTxDがAD5663のSCLKを駆動 AD5663 1 DTOPRI SYNC 図34に、AD5663と80C51/80L51マイクロコントローラとのシ リアル・インターフェースを示します。インターフェースの セットアップは、次のとおりです。 • TSCLK0がAD5663のSCLKを駆動 ______ • SYNCピンはTFS0から駆動 TFS0 PC7 AD5663と80C51/80L51とのインターフェース • DTOPRIがAD5663のDINピンを駆動 ADSP-BF53x 1 AD5663 1 05855-038 マイクロプロセッサとのインターフェース AD5663とMICROWIREとのインターフェース REV. 0 AD5663 アプリケーション AD5663の電源としてリファレンスを AD5663の最適な性能を得るには、高精度の電圧リファレンス を注意して選ぶ必要があります。AD5663のリファレンス入力 はVREFのみです。このリファレンス入力の電圧をDACの供給電 圧として使用します。したがって、リファレンスに少しでも誤 差があると、DACにも影響が出ます。 高精度アプリケーション向けの電圧リファレンスの選択に際し ては、誤差源となる初期精度、 ppm ドリフト、長期ドリフト、 出力電圧ノイズを考慮します。DACの出力電圧の初期精度は、 DACのフルスケール誤差を発生させる要因となるため、これら の誤差を最小限に抑えるには初期精度の優れたリファレンスを 選んでください。また、ADR423などの出力調整機能付きのリ ファレンスを選択すれば、リファレンス電圧をその公称値以外 の電圧に設定してシステム誤差を抑えられます。この調整機能 を使用することによって、温度変化に応じて発生する いかなる 誤差も調整できます。 長期ドリフトは、リファレンスの経時変化を測定した値です。 精度の高い長期ドリフト仕様を備えたリファレンスは、製品寿 命を通じて比較的安定した状態に精度が維持されています。 使用する方法 AD5663に必要な電源電流は非常に低いため、電圧リファレン スを使用してAD5663に必要な電圧を供給することができます （図36を参照）。電源ノイズが非常に大きい場合、あるいはシス テムの電源電圧が5Vまたは3V以外の場合（15V）は、この方 法が特に便利です。電圧リファレンスは、AD5663に対して定 常の電源電圧を出力します。適切な電圧リファレンスについて は、表15を参照してください。低ドロップアウト電圧の REF195を使用する場合は、DACの出力に負荷を接続していな い状態で AD5663 に 250µA の電流を供給する必要があります。 DAC出力に負荷がある場合も、REF195は負荷に電流を供給す る必要があります。必要な電流の合計値（DAC出力に5kΩの負 荷を接続している場合）は、以下のようになります。 250µA＋（5V/5kΩ）＝1.25mA 通常、REF195の負荷レギュレーションは2ppm/mAであるため、 REF195から1.25mAの電流を供給すると2.5ppm（12.5µV）の 誤差が生じます。これは、0.164LSBの誤差に相当します。 15V リファレンスの出力電圧の温度係数は、INL、DNL、TUEに影 響を及ぼします。周囲条件に対するDAC出力電圧の温度依存性 を低く抑えるために、精度の高い温度係数仕様を備えたリファ レンスを選択してください。 比較的低いノイズが求められる高精度のアプリケーションで は、リファレンスの出力電圧ノイズを考慮に入れる必要があり ます。要求されるシステム・ノイズ分解能に対して、可能な限 り出力ノイズ電圧が低いリファレンスを選択することが大切で す。ADR425などの高精度電圧リファレンスは、0.1∼10Hzの 範囲で出力ノイズが低く抑えられています。AD5663の電源と して推奨する高精度リファレンスの例を表15に示します。 表15. REF195 5V 500µA 3線式シリアル・ インター フェース 図36. SYNC V DD V REF SCLK AD5663 V OUT = 0∼5V DIN 05855-041 AD5663のリファレンスの選択方法 AD5663の電源としてREF195を使用する回路 AD5663用の高精度リファレンス製品のリスト（一部） 製品番号 初期精度（mV max） 温度ドリフト（ppm/℃ max） 0.1∼10Hzノイズ（µVp-p typ） VOUT（V） ADR425 ±2 3 3.4 5 ADR395 ±6 25 5 5 REF195 ±2 5 50 5 AD780 ±2 3 4 2.5/3 ADR423 ±2 3 3.4 3 REV. 0 ― 19 ― AD5663 AD5663を使用したバイポーラ動作 5V レギュレータ AD5663は単電源動作用に設計されていますが、図37の回路を 10µF POWER 使用して、バイポーラ出力電圧範囲を設定することも可能です。 この回路では、出力電圧範囲が±5Vとなります。出力アンプに AD820またはOP295を使用すると、アンプ出力のレールtoレー ル動作が可能になります。 SCLK V IA 任意の入力コードに対応する出力電圧は、以下の式で計算でき ます。 V OA 0.1µF V DD SCLK AD5663 ADuM1300 SDI V IB V OB SYNC DATA V IC V OC DIN V OUT GND ここで、Dは10進数値（0∼65,535）で表した入力コードです。 VDD＝5V、R1＝R2＝10kΩの場合 図38. VO＝ 10×D − 65,536 5V R2 = 10kΩ +5V R1 = 10kΩ AD820/ OP295 0.1µF AD5663 精度が重視される回路では、ボード上の電源とグラウンド・リ ターンのレイアウトに注意してください。AD5663を実装する プリント回路ボードは、アナログ部とデジタル部を分離し、 ボード内でそれぞれまとめて配置するように設計してくださ い。複数のデバイスが AGND と DGND 間の接続を必要とする システムでAD5663を使用する場合は、必ず1ヵ所のみでこの接 続を行ってください。グラウンド・ポイントはAD5663のでき るかぎり近くに配置してください。 AD5663の電源は、10µFと0.1µFのコンデンサを使用してバイ –5V 3線式 シリアル・ インターフェース 図37. ±5V V OUT パスします。コンデンサはデバイスのできるだけ近くに配置し、 0.1µFのコンデンサは理想的にはデバイスの真上に配置してく ださい。10µFのコンデンサはタンタルのビード型を使います。 0.1µF のコンデンサは、セラミック型の等価直列抵抗（ ESR ） が小さく、かつ等価直列インダクタンス（ESL）が小さいもの を使うことが重要です。この 0.1µF のコンデンサは、内部ロ 05855-042 V DD 10µF iCouplerを用いた絶縁インターフェース 電源のバイパスとグラウンディング 出力電圧範囲は± 5V となり、 0x0000 が− 5V 出力、 0xFFFF が＋5V出力に相当します。 +5V 05855-043 D R1＋R2 R2 VO＝ VDD× 65,536 × R1 −VDD× R1 AD5663を使用したバイポーラ動作 ジックのスイッチングによる過渡電流によって発生する高周波 に対して、グラウンドへの低インピーダンス・パスを提供しま す。 デジタル・アイソレータ（iCoupler）を 用いた絶縁インターフェース 工業環境のプロセス制御アプリケーションでは、DACが動作し ている環境で発生する危険な同相電圧から制御回路を保護した り絶縁するために、絶縁インターフェースが必要になることが あります。iCoupler®は2.5kVを超える絶縁が可能です。 AD5663は3線式シリアル・ロジック・インターフェースを使用 しているため、3チャンネルのデジタル・アイソレータ 「ADuM1300」によって必要な絶縁が得られます（図38を参照）。 AD5663の電源も絶縁する必要がありますが、これにはトラン スを使用します。トランスのDAC側では、5Vのレギュレータ がAD5663に必要な5V電源を供給します。 電源ラインはできるだけ太いパターンにしてインピーダンスを 小さくし、電源ライン上のグリッチによる影響を低減させます。 クロックとその他の高速スイッチング・デジタル信号は、デジ タル・グラウンドを用いてボード上の他の部分からシールドし ます。デジタル信号とアナログ信号は、できるだけ交差しない ようにしてください。ボードの反対側のパターンは、互いに直 角になるように配置し、ボードを通過するフィードスルーの影 響を削減します。最適なボード・レイアウト技術は、ボードの 部品側をグラウンド・プレーン専用として使い、信号パターン をハンダ面に配置するマイクロストリップ技術ですが、 2 層 ボードでは必ずしも使用できるとは限りません。 ― 20 ― REV. 0 AD5663 外形寸法 インデックス 領域 1番ピン 識別マーク 3.00 BSC SQ 10 0.50 BSC 1 （底面図） 6 図39. 1.74 1.64 1.49 0.05 MAX 0.02 NOM 側面図 0.30 0.23 0.18 実装面 5 0.50 0.40 0.30 0.80 MAX 0.55 TYP 0.80 0.75 0.70 2.48 2.38 2.23 露出パッド 上面図 D05855-0-4/06(0)-J 1.50 BCS SQ 0.20 REF 10ピン・リード・フレーム・チップ・スケール・パッケージ［LFCSP_WD］ 3mm×3mmボディ、極薄型、デュアル・リード （CP-10-9） 単位寸法：mm 3.10 3.00 2.90 3.10 3.00 2.90 10 1 6 5.15 4.90 4.65 5 1番ピン 0.50 BSC 0.95 0.85 0.75 0.15 0.05 1.10 MAX 0.33 0.17 実装面 0.23 0.08 8° 0° 0.80 0.60 0.40 平坦性 0.10 JEDEC規格MO-187-BAに準拠 図40. 10ピン・ミニ・スモール・アウトライン・パッケージ［MSOP］ （RM-10） 単位寸法：mm オーダー・ガイド モデル 温度範囲 パワーオン・ リセット・コード 精度 パッケージ パッケージ・ オプション マーキング AD5663ARMZ1 −40∼＋105℃ ゼロ ±16 LSB INL 10ピンMSOP RM-10 D80 AD5663ARMZ-REEL71 −40∼＋105℃ ゼロ ±16 LSB INL 10ピンMSOP RM-10 D80 1 AD5663BRMZ −40∼＋105℃ ゼロ ±12 LSB INL 10ピンMSOP RM-10 D8C AD5663BRMZ-REEL71 −40∼＋105℃ ゼロ ±12 LSB INL 10ピンMSOP RM-10 D8C AD5663BRMZ-11 −40∼＋105℃ ミッドスケール ±12 LSB INL 10ピンMSOP RM-10 D7J AD5663BRMZ-1REEL7 −40∼＋105℃ ミッドスケール ±12 LSB INL 10ピンMSOP RM-10 D7J AD5663BCPZ-250RL71 −40∼＋105℃ ゼロ ±12 LSB INL 10ピンLFCSP_WD CP-10-9 D8C −40∼＋105℃ ゼロ ±12 LSB INL 10ピンLFCSP_WD CP-10-9 D8C 1 AD5663BCPZ-REEL7 1 1 Z＝鉛フリー製品 REV. 0 ― 21 ―