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2 ppm/℃ リファレンス、I2C イン
ターフェース内蔵、12/16 ビッ
ト、オクタル nanoDAC+
AD5671R/AD5675R
データシート
特長
概要
高性能
高い相対精度（INL）: 16 ビットで ±3 LSB（最大値）
総合未調整誤差（TUE）: FSR の ±0.14 %（最大値）
オフセット誤差: ±1.5 mV（最大値）
ゲイン誤差:FSR の ±0.06 %（最大値）
低ドリフト 2.5 V リファレンス: 2 ppm/℃（代表値）
広い動作範囲
温度範囲: −40 ℃ ～ +125 ℃
電源電圧: 2.7 V ～ 5.5 V
実装が容易
1 または 2 のゲインを選択可能（GAIN ピン／ビット）
1.8 V ロジックと互換
400 kHz、I2C 互換シリアル・インターフェース
堅牢な 2 kV HBM および 1.5 kV FICDM の ESD 定格
RoHS 準拠の 20 ピン TSSOP および LFCSP パッケージ
AD5671R/AD5675R は、低消費電力、オクタル、12/16 ビットの
バッファ付き電圧出力 DAC です。これらのデバイスは、2.5
V、2 ppm/℃ の内部リファレンス（デフォルトでイネーブル）
を備えており、ゲイン・セレクト･ピンによって、2.5 V（ゲイ
ン = 1）または 5 V（ゲイン = 2）のフルスケール出力が選べま
す。デバイスは 2.7 V ～ 5.5 V の単電源で動作し、設計によって
単調増加性が保証されています。AD5671R/AD5675R は、20 ピ
ンの TSSOP または LFCSP パッケージを採用しています。ま
た、搭載されたパワーオン・リセット回路と RSTSEL ピンによ
り、DAC 出力を確実にゼロ・スケールまたはミッドスケールで
パワーアップし、有効な書込みが行われるまでその状態にして
おくことができます。AD5671R/AD5675R にはパワーダウン・
モードがあり、パワーダウン・モードの間、消費電流を 1 µA
（代表値）に低減します。
表 1. オクタル nanoDAC+® デバイス
Interface
SPI
Reference
Internal
External
Internal
アプリケーション
I2C
光トランシーバ
基地局用パワー・アンプ
プロセス制御（PLC I/O カード）
工業用オートメーション
データ･アクイジション･システム
16-Bit
AD5676R
AD5676
AD5675R
12-Bit
AD5672R
Not applicable
AD5671R
製品のハイライト
1.
2.
高い相対精度（INL）
AD5671R（12 ビット）: ±1 LSB（最大値）
AD5675R（16 ビット）: ±3 LSB（最大値）
低ドリフトの 2.5 V 内部リファレンス
機能ブロック図
VDD
VREFOUT
AD5671R/AD5675R
SDA
A1
A0
LDAC
RESET
INTERFACE LOGIC
SCL
2.5V
REF
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 0
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 1
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 2
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 3
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 4
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 5
INPUT
REGISTER
INPUT
REGISTER
DAC
REGISTER
DAC
REGISTER
STRING
DAC 6
STRING
DAC 7
BUFFER
VOUT0
BUFFER
VOUT1
BUFFER
VOUT2
BUFFER
VOUT3
BUFFER
VOUT4
BUFFER
VOUT5
BUFFER
VOUT6
BUFFER
VOUT7
GAIN
×1/×2
POWER-ON
RESET
RSTSEL
GAIN
POWER-DOWN
LOGIC
GND
12664-001
VLOGIC
図 1.
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生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
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Rev. B
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本
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電話 03（5402）8200
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電話 06（6350）6868
AD5671R/AD5675R
データシート
目次
特長 ...................................................................................................... 1
I2C スレーブ・アドレス.............................................................. 24
アプリケーション .............................................................................. 1
シリアル動作................................................................................ 24
概要 ...................................................................................................... 1
書込み動作.................................................................................... 24
製品のハイライト .............................................................................. 1
読出し動作.................................................................................... 25
機能ブロック図 .................................................................................. 1
複数 DAC のリードバック・シーケンス .................................. 25
改訂履歴 .............................................................................................. 2
パワーダウン動作 ........................................................................ 26
仕様 ...................................................................................................... 3
DAC のロード（ハードウェア LDAC ピン） .......................... 26
AD5671R の仕様 ............................................................................ 3
LDAC マスク・レジスタ ............................................................ 27
AD5675R の仕様 ............................................................................ 5
ハードウェア・リセット（RESET） ........................................ 28
AC 特性 ........................................................................................... 7
リセット選択ピン（RSTSEL）.................................................. 28
タイミング特性 .............................................................................. 8
内部リファレンスとアンプのゲインの選択 ............................ 28
絶対最大定格 ...................................................................................... 9
ハンダ加熱リフロー .................................................................... 28
熱抵抗.............................................................................................. 9
長時間温度ドリフト .................................................................... 28
ESD に関する注意 ......................................................................... 9
熱ヒステリシス............................................................................ 29
ピン配置およびピン機能の説明 .................................................... 10
アプリケーション情報 .................................................................... 30
代表的な性能特性 ............................................................................ 11
電源の推奨事項............................................................................ 30
用語の定義 ........................................................................................ 20
マイクロプロセッサ・インターフェース ................................ 30
動作原理 ............................................................................................ 22
AD5671R/AD5675R と ADSP-BF531 とのインターフェース .. 30
D/A コンバータ（DAC） ............................................................ 22
レイアウトのガイドライン ........................................................ 30
伝達関数 ........................................................................................ 22
デジタル・アイソレータを用いた絶縁インターフェース ..... 30
DAC アーキテクチャ................................................................... 22
外形寸法............................................................................................ 31
シリアル・インターフェース .................................................... 23
オーダー・ガイド ........................................................................ 31
書込みコマンドと更新コマンド ................................................ 24
改訂履歴
10/15—Rev. A to Rev. B
Added 20-Lead LFCSP .......................................................... Universal
Changes to Features Section and Figure 1 ............................................ 1
Changes to Reference Temperature Coefficient Parameter,
Table 2 and ILOGIC Parameter, Table 2 ................................................... 3
Changes to Reference Temperature Coefficient Parameter,
Table 3 and ILOGIC parameter, Table 3 ................................................... 5
Changes to Table 6 ............................................................................... 9
Added Thermal Resistance Section and Table 7; Renumbered
Sequentially ......................................................................................... 9
Added Figure 5; Renumbered Sequentially ........................................ 10
Changes to Table 8 ............................................................................. 10
Changes to Terminology Section ........................................................ 20
Change to Table 9 ............................................................................... 23
Change to Read Operation Section ..................................................... 25
Changes to LDAC Mask Register Section and Table 14..................... 27
Changed Internal Reference Setup Section to Internal Reference and
Amplier Gain Selection Section ......................................................... 28
Changes to Internal Reference and Amplier Gain Selection (LFCSP
Only) Section and Table 16 ................................................................ 28
Rev. B
－ 2/32 －
Changes to Table 17 ........................................................................... 29
Changes to Galvanically Isolated Interface Section and
Figure 70 ............................................................................................ 30
Updated Outline Dimensions ............................................................. 31
Changes to Ordering Guide ................................................................ 31
2/15—Rev. 0 to Rev. A
Added AD5671R Specifications Section .............................................. 3
Changes to Table 2 ............................................................................... 3
Added AD5675R Specifications Section and Table 3; Renumbered
Sequentially .......................................................................................... 5
Changes to Table 5 ............................................................................... 8
Added Figure 3; Renumbered Sequentially .......................................... 8
Change to Terminology Section ......................................................... 20
Change to Transfer Function Section ................................................. 22
Changes to Hardware Reset (RESET) Section ................................... 28
Changes to Ordering Guide ................................................................ 31
10/14—Revision 0: Initial Version
AD5671R/AD5675R
データシート
仕様
AD5671R の仕様
特に指定がない限り、VDD = 2.7 V ～ 5.5 V、1.8 V ≤ VLOGIC ≤ 5.5 V、RL = 2 kΩ、CL = 200 pF、全ての仕様は TA = −40 ℃ ～ +125 ℃ で規定。
表 2.
Parameter
STATIC PERFORMANCE 1
Resolution
Relative Accuracy (INL)
Min
Zero-Code Error
Offset Error
Full-Scale Error
Gain Error
TUE
Offset Error Drift 2
DC Power Supply Rejection Ratio (PSRR)2
DC Crosstalk2
Short-Circuit Current 4
Load Impedance at Rails 5
Power-Up Time
REFERENCE OUTPUT
Output Voltage 6
Reference Temperature Coefficient 7, 8
20-Lead TSSOP
20-Lead LFCSP
Output Impedance2
Output Voltage Noise2
Output Voltage Noise Density2
Load Regulation Sourcing2
Load Regulation Sinking2
Output Current Load Capability2
Line Regulation2
Long-Term Stability/Drift2
Thermal Hysteresis2
Rev. B
±0.12
±0.12
±0.01
±0.01
0.8
−0.75
−0.1
−0.018
−0.013
+0.04
−0.02
±0.03
±0.006
±1
0.25
±2
±3
±2
±1
±1
±0.1
±0.1
1.6
±2
±1.5
±0.14
±0.07
±0.12
±0.06
±0.18
±0.14
0
0
Output Current Drive
Capacitive Load Stability
Resistive Load 3
Load Regulation
Max
12
Differential Nonlinearity (DNL)
OUTPUT CHARACTERISTICS2
Output Voltage Range
Typ
2.5
5
15
Unit
Bits
LSB
LSB
LSB
LSB
mV
mV
mV
% of FSR
% of FSR
% of FSR
% of FSR
% of FSR
% of FSR
µV/°C
mV/V
µV
µV/mA
µV
183
V
V
mA
nF
nF
kΩ
µV/mA
177
µV/mA
40
25
2.5
mA
Ω
µs
2
10
1
2.4975
2.5025
V
5
10
ppm/°C
ppm/°C
Ω
µV p-p
nV/√Hz
µV/mA
µV/mA
mA
µV/V
ppm
ppm
ppm
Test Conditions/Comments
Gain = 1
Gain = 2
Gain = 1
Gain = 2
Gain = 1 or gain = 2
Gain = 1
Gain = 2
Gain = 1
Gain = 2
Gain = 1
Gain = 2
Gain = 1
Gain = 2
DAC code = midscale, VDD = 5 V ± 10%
Due to single channel, full-scale output change
Due to load current change
Due to powering down (per channel)
Gain = 1
Gain = 2
RL = ∞
RL = 1 kΩ
VDD = 5 V ± 10%, DAC code = midscale, −30 mA
≤ IOUT ≤ +30 mA
VDD = 3 V ± 10%, DAC code = midscale, −20 mA
≤ IOUT ≤ +20 mA
Coming out of power-down mode, VDD = 5 V
See the Terminology section
2
5
0.04
13
240
29
74
±20
43
12
125
25
－ 3/32 －
0.1 Hz to 10 Hz
At ambient, f = 10 kHz, CL = 10 nF, gain = 1 or 2
At ambient
At ambient
VDD ≥ 3 V
At ambient
After 1000 hours at 125°C
First cycle
Additional cycles
AD5671R/AD5675R
データシート
Parameter
LOGIC INPUTS2
Input Current
Input Voltage
Low, VINL
High, VINH
Pin Capacitance
LOGIC OUTPUTS (SDA)2
Output Voltage
Low, VOL
High, VOH
Floating State Output Capacitance
POWER REQUIREMENTS
VLOGIC
ILOGIC
VDD
IDD
Normal Mode 9
All Power-Down Modes 10
Min
Typ
Max
Unit
Test Conditions/Comments
±1
µA
Per pin
0.3 × VLOGIC
V
V
pF
0.4
V
V
pF
5.5
3
3
3
3
5.5
5.5
V
µA
µA
µA
µA
V
V
1.26
2.0
1.3
2.1
1.7
1.7
2.5
2.5
5.5
5.5
mA
mA
mA
mA
µA
µA
µA
µA
µA
µA
0.7 × VLOGIC
3
VLOGIC − 0.4
4
1.8
2.7
VREF + 1.5
1.1
1.8
1.1
1.8
1
1
1
1
1
1
ISINK = 200 μA
ISOURCE = 200 μA
Power-on, −40°C + 105°C
Power-on, −40°C + 125°C
Power-down, −40°C + 105°C
Power-down, −40°C + 125°C
Gain = 1
Gain = 2
VIH = VDD, VIL = GND, VDD = 2.7 V to 5.5 V
Internal reference off, −40°C to +85°C
Internal reference on, −40°C to +85°C
Internal reference off
Internal reference on
Tristate to 1 kΩ, −40°C to +85°C
Power down to 1 kΩ, −40°Cto +85°C
Tristate, −40°C to +105°C
Power down to 1 kΩ, −40°C to +105°C
Tristate to 1 kΩ, −40°C to +125°C
Power down to 1 kΩ, −40°C to +125°C
特に指定がない限り、DC 仕様は出力無負荷でテスト。上側デッドバンド = 10 mV で、これは VREF = VDD かつゲイン = 1 の場合、または VREF/2 = VDD かつ
ゲイン = 2 の場合にのみ存在します。直線性は、12 ～ 4080 の縮小コード範囲を使って計算。
2
設計と特性評価により保証されていますが、出荷テストは行いません。
3
125 ℃ のジャンクション温度まで、チャンネル 0、チャンネル 1、チャンネル 2、チャンネル 3 は合計で 40 mA のソース／シンクが可能。同様に、チャン
ネル 4、チャンネル 5、チャンネル 6、チャンネル 7 は合計で 40 mA のソース／シンクが可能。
4
VDD = 5 V。これらのデバイスは、一時的過負荷状態でデバイスを保護する電流制限機能を搭載しています。電流制限時にはジャンクション温度を超える
可能性があります。規定された最大動作ジャンクション温度を超えて動作すると、デバイスの信頼性を損なうおそれがあります。
5
どちらかの電源レールに負荷電流が流れているとき、そのレールを基準にした出力電圧のヘッドルームは出力デバイスの 25 Ω（代表値）のチャンネル抵
抗によって制限されます。例えば、1 mA のシンク電流の場合、最小出力電圧 = 25 Ω × 1 mA = 25 mV となります。
6
ハンダ・リフロー前の初期精度は ±750 µV で、出力電圧には前処理でのドリフトの影響が含まれます。内部リファレンスとアンプのゲインの選択のセク
ションを参照してください。
7
リファレンスは 2 点の温度で微調整とテストが行われ、 −40 ℃ ～ +125 ℃ で特性評価されます。
8
リファレンスの温度係数はボックス法に従って計算されます。詳細については、用語の定義のセクションを参照してください。
9
インターフェースは非アクティブ状態。全ての DAC はアクティブ状態。DAC 出力は無負荷。
10
全ての DAC がパワーダウン。
1
Rev. B
－ 4/32 －
AD5671R/AD5675R
データシート
AD5675R の仕様
特に指定がない限り、VDD = 2.7 V ～ 5.5 V、1.8 V ≤ VLOGIC ≤ 5.5 V、RL = 2 kΩ、CL = 200 pF、全ての仕様は TA = −40 ℃ ～ +125 ℃ で規定。
表 3.
Parameter
STATIC PERFORMANCE 1
Resolution
Relative Accuracy (INL)
Min
A Grade
Typ
Max
B Grade
Typ
Max
±1.8
±1.7
±0.7
±0.5
0.8
−0.75
−0.1
−0.018
±8
±8
±1
±1
4
±6
±4
±0.28
±1.8
±1.7
±0.7
±0.5
0.8
−0.75
−0.1
−0.018
±3
±3
±1
±1
1.6
±2
±1.5
±0.14
−0.013
±0.14
−0.013
±0.07
+0.04
±0.24
+0.04
±0.12
−0.02
±0.12
−0.02
±0.06
±0.03
±0.3
±0.03
±0.18
±0.006
±0.25
±0.006
±0.14
16
Min
Offset Error Drift 2
DC PSRR2
±1
0.25
±1
0.25
Bits
LSB
LSB
LSB
LSB
mV
mV
mV
% of
FSR
% of
FSR
% of
FSR
% of
FSR
% of
FSR
% of
FSR
µV/°C
mV/V
DC Crosstalk2
±2
±2
µV
±3
±2
±3
±2
µV/mA
µV
Differential Nonlinearity (DNL)
Zero-Code Error
Offset Error
Full-Scale Error
Gain Error
TUE
OUTPUT CHARACTERISTICS2
Output Voltage Range
0
0
Output Current Drive
Capacitive Load Stability
Resistive Load 3
Load Regulation
Load Regulation Sourcing2
Load Regulation Sinking2
Output Current Load Capability2
Line Regulation2
Rev. B
2.5
5
15
0
0
183
183
V
V
mA
nF
nF
kΩ
µV/mA
177
177
µV/mA
40
25
2.5
40
25
2.5
mA
Ω
µs
2
10
2.5
5
15
2
10
1
Short-Circuit Current 4
Load Impedance at Rails 5
Power-Up Time
REFERENCE OUTPUT
Output Voltage 6
Reference Temperature Coefficient 7, 8
20-Lead TSSOP
20-Lead LFCSP
Output Impedance2
Output Voltage Noise2
Output Voltage Noise Density2
16
Unit
1
2.4975
2.5025
2.4975
2.5025
V
5
10
ppm/°C
ppm/°C
Ω
µV p-p
nV/√Hz
Test Conditions/Comments
Gain = 1
Gain = 2
Gain = 1
Gain = 2
Gain = 1 or gain = 2
Gain = 1
Gain = 2
Gain = 1
Gain = 2
Gain = 1
Gain = 2
Gain = 1
Gain = 2
DAC code = midscale,
VDD = 5 V ± 10%
Due to single channel,
full-scale output change
Due to load current change
Due to powering
down (per channel)
Gain = 1
Gain = 2
RL = ∞
RL = 1 kΩ
VDD = 5 V ± 10%, DAC code =
midscale, −30 mA ≤ IOUT ≤ +30 mA
VDD = 3 V ± 10%, DAC code =
midscale, −20 mA ≤ IOUT ≤ +20 mA
Coming out of
power-down mode, VDD = 5 V
See the Terminology section
5
5
0.04
13
240
20
20
29
74
±20
43
2
2
0.04
13
240
29
74
±20
43
－ 5/32 －
µV/mA
µV/mA
mA
µV/V
0.1 Hz to 10 Hz
At ambient, f = 10 kHz,
CL = 10 nF, gain = 1 or 2
At ambient
At ambient
VDD ≥ 3 V
At ambient
AD5671R/AD5675R
データシート
Parameter
Long-Term Stability/Drift2
Thermal Hysteresis2
Min
A Grade
Typ
12
125
25
LOGIC INPUTS2
Input Current
Input Voltage
Low, VINL
High, VINH
Pin Capacitance
LOGIC OUTPUTS (SDA)2
Output Voltage
Low, VOL
High, VOH
Floating State Output Capacitance
POWER REQUIREMENTS
VLOGIC
ILOGIC
VDD
Max
B Grade
Typ
12
125
25
Max
Unit
ppm
ppm
ppm
Test Conditions/Comments
After 1000 hours at 125°C
First cycle
Additional cycles
±1
±1
µA
Per pin
0.3 ×
VLOGIC
0.3 ×
VLOGIC
V
0.7 ×
VLOGIC
Min
0.7 ×
VLOGIC
3
V
3
0.4
VLOGIC −
0.4
pF
0.4
VLOGIC −
0.4
4
1.8
4
5.5
3
3
3
3
5.5
5.5
2.7
VREF +
1.5
1.8
V
µA
µA
µA
µA
V
V
IDD
Normal Mode 9
All Power-Down Modes 10
ISINK = 200 μA
ISOURCE = 200 μA
pF
5.5
3
3
3
3
5.5
5.5
2.7
VREF +
1.5
V
V
1.1
1.26
1.1
1.26
mA
1.8
2.0
1.8
2.0
mA
1.1
1.8
1
1.3
2.1
1.7
1.1
1.8
1
1.3
2.1
1.7
mA
mA
µA
1
1.7
1
1.7
µA
1
1
2.5
2.5
1
1
2.5
2.5
µA
µA
1
1
5.5
5.5
1
1
5.5
5.5
µA
µA
Power-on, −40°C + 105°C
Power-on, −40°C + 125°C
Power-down, −40°C + 105°C
Power-down, −40°C + 125°C
Gain = 1
Gain = 2
VIH = VDD, VIL = GND,
VDD = 2.7 V to 5.5 V
Internal reference off,
−40°C to +85°C
Internal reference on,
−40°C to +85°C
Internal reference off
Internal reference on
Tristate to 1 kΩ,
−40°C to +85°C
Power down to 1 kΩ,
−40°C to +85°C
Tristate, −40°C to +105°C
Power down to 1 kΩ,
−40°C to +105°C
Tristate to 1 kΩ, −40°C to +125°C
Power down to 1 kΩ,
−40°C to +125°C
特に指定がない限り、DC 仕様は出力無負荷でテスト。上側デッドバンド = 10 mV で、これは VREF = VDD かつゲイン = 1 の場合、または VREF/2 = VDD かつ
ゲイン = 2 の場合にのみ存在します。直線性は、256 ～ 65,280 の縮小コード範囲を使って計算。
2
設計と特性評価により保証されていますが、出荷テストは行いません。
3
125 ℃ のジャンクション温度まで、チャンネル 0、チャンネル 1、チャンネル 2、チャンネル 3 は、合計で 40 mA のソース／シンクが可能。同様に、チャ
ンネル 4、チャンネル 5、チャンネル 6、チャンネル 7 は、合計で 40 mA のソース／シンクが可能。
4
VDD = 5 V。これらのデバイスは、一時的過負荷状態でデバイスを保護する電流制限機能を搭載しています。電流制限時にはジャンクション温度を超える
可能性があります。規定された最大動作ジャンクション温度を超えて動作すると、デバイスの信頼性を損なうおそれがあります。
5
どちらかの電源レールに負荷電流が流れているとき、そのレールを基準にした出力電圧のヘッドルームは出力デバイスの 25 Ω（代表値）のチャンネル抵
抗によって制限されます。例えば、1 mA のシンク電流の場合、最小出力電圧 = 25 Ω × 1 mA = 25 mV となります。
6
ハンダ・リフロー前の初期精度は ±750 µV で、出力電圧には前処理でのドリフトの影響が含まれます。内部リファレンスとアンプのゲインの選択のセク
ションを参照してください。
7
リファレンスは 2 点の温度で微調整とテストが行われ、 −40 ℃ ～ +125 ℃ で特性評価されます。
8
リファレンスの温度係数はボックス法に従って計算されます。詳細については、用語の定義のセクションを参照してください。
9
インターフェースは非アクティブ状態。全ての DAC はアクティブ状態。DAC 出力は無負荷。
10
全ての DAC がパワーダウン。
1
Rev. B
－ 6/32 －
AD5671R/AD5675R
データシート
AC 特性
特に指定がない限り、VDD = 2.7 V ～ 5.5 V、RL = 2 kΩ（GND に接続）、CL = 200 pF（GND に接続）、1.8 V ≤ VLOGIC ≤ 5.5 V、全ての仕様
は TA = −40 ℃ ～ +125 ℃ で規定。設計と特性評価により保証しますが、出荷テストは行いません。
表 4.
Parameter
OUTPUT VOLTAGE SETTLING TIME 2
AD5671R
AD5675R
SLEW RATE
DIGITAL-TO-ANALOG GLITCH
IMPULSE2
DIGITAL FEEDTHROUGH2
CROSSTALK2
Digital
Analog
DAC-to-DAC
TOTAL HARMONIC DISTORTION
(THD) 3
OUTPUT NOISE SPECTRAL DENSITY2
OUTPUT NOISE2
SIGNAL-TO-NOISE RATIO (SNR)
SPURIOUS-FREE DYNAMIC RANGE
(SFDR)
SIGNAL-TO-NOISE-AND-DISTORTION
RATIO (SINAD)
Min
Typ
Max
Unit
Test Conditions/Comments 1
5
5
0.8
1.4
8
8
µs
µs
V/µs
nV-sec
¼ to ¾ scale settling to ±2 LSB
¼ to ¾ scale settling to ±2 LSB
1 LSB change around major carry (internal reference, gain = 1)
0.13
nV-sec
0.1
−0.25
−1.3
−2.0
−80
nV-sec
nV-sec
nV-sec
nV-sec
dB
Internal reference, gain = 2
Internal reference, gain = 2
At TA, bandwidth = 20 kHz, VDD = 5 V, fOUT = 1 kHz
300
6
90
83
nV/√Hz
µV p-p
dB
dB
DAC code = midscale, 10 kHz; gain = 2
0.1 Hz to 10 Hz, gain = 1
At TA = 25°C, bandwidth = 20 kHz, VDD = 5 V, fOUT = 1 kHz
At TA = 25°C, bandwidth = 20 kHz, VDD = 5 V, fOUT = 1 kHz
80
dB
At TA = 25°C, bandwidth = 20 kHz, VDD = 5 V, fOUT = 1 kHz
動作温度範囲は -40 ℃ ～ +125 ℃ です（TA = 25 ℃ での値）。
用語の定義のセクションを参照してください。特に指定がない限り、内部リファレンスとゲイン = 1 を使って測定。
3
デジタル的に発生させた 1 kHz のサイン波。
1
2
Rev. B
－ 7/32 －
AD5671R/AD5675R
データシート
タイミング特性
特に指定がない限り、VDD = 2.7 V ～ 5.5 V、1.8 V ≤ VLOGIC ≤ 5.5 V、全ての仕様は TA = −40 ℃ ～ +125 ℃ で規定。
表 5.
Parameter 1, 2
t1
t2
t3
t4
t5
t6 3
t7
t8
t9
t10 4
t114, 5
t12
Min
0.92
0.11
0.44
0.04
40
−0.04
−0.045
0.195
0.12
0
20 + 0.1CB
20
t13
t14
t15
tSP 6
CB 5
Max
Unit
µs
µs
µs
µs
ns
µs
µs
µs
µs
ns
ns
ns
Description
SCL cycle time
tHIGH, SCL high time
tLOW, SCL low time
tHD,STA, start/repeated start hold time
tSU,DAT, data setup time
tHD,DAT, data hold time
tSU,STA, repeated start setup time
tSU,STO, stop condition setup time
tBUF, bus free time between a stop condition and a start condition
tR, rise time of SCL and SDA when receiving
tF, fall time of SCL and SDA when transmitting/receiving
LDAC pulse width
0.4
ns
SCL rising edge to LDAC rising edge
4.8
ns
RESET minimum pulse width low, 1.8 V ≤ VLOGIC ≤ 2.7 V
6.2
ns
RESET minimum pulse width low, 2.7 V ≤ VLOGIC ≤ 5.5 V
132
ns
RESET activation time, 1.8 V ≤ VLOGIC ≤ 2.7 V
80
ns
RESET activation time, 2.7 V ≤ VLOGIC ≤ 5.5 V
0
ns
pF
Pulse width of suppressed spike
Capacitive load for each bus line
400
図 2 を参照。
設計と特性評価により保証しますが、出荷テストは行いません。
3
SCL の立下がりエッジの不定領域を避けるため、マスター・デバイスは、SDA 信号に対して少なくとも 300 ns（SCL 信号の最小 VIH を基準）のホール
ド・タイムを確保する必要があります。
4
tR と tF は 0.3 × VDD から 0.7 × VDD の間で測定。
5
CB は、1 本のバス・ラインの合計容量（pF）です。
6
SCL と SDA の入力フィルタリングにより、ノイズ・スパイクを 50 ns 以下に抑圧。
1
2
タイミング図
START
CONDITION
REPEATED START
CONDITION
STOP
CONDITION
SDA
t9
t10
t11
t4
t3
SCL
t4
t2
t6
t1
t5
t7
t8
t12
t13
LDAC1
t12
LDAC2
12664-002
NOTES
1ASYNCHRONOUS
2SYNCHRONOUS
LDAC UPDATE MODE.
LDAC UPDATE MODE.
図 2. 2 線式シリアル・インターフェースのタイミング図
VOUTx
t14
t15
12664-102
RESET
図 3. RESET タイミング図
Rev. B
－ 8/32 －
AD5671R/AD5675R
データシート
絶対最大定格
特に指定がない限り、TA = 25 ℃。
熱抵抗
表 6.
Parameter
VDD to GND
VLOGIC to GND
VOUTx to GND
VREFOUT to GND
Digital Input Voltage to GND
Operating Temperature Range
Storage Temperature Range
Junction Temperature
Reflow Soldering Peak Temperature,
Pb Free (J-STD-020)
ESD
Human Body Model (HBM)
Field Induced Charged Device Model
(FICDM)
Rating
−0.3 V to +7 V
−0.3 V to +7 V
−0.3 V to VDD + 0.3 V
−0.3 V to VDD + 0.3 V
−0.3 V to VLOGIC + 0.3
V
−40°C to +125°C
−65°C to +150°C
125°C
260°C
2 kV
1.5 kV
表 7. 熱抵抗
Package Type
20-Lead TSSOP
(RU-20)1
20-Lead LFCSP
(CP-20-8)2
θJA
98.65
θJB
44.39
θJC
17.58
ΨJT
1.77
ΨJB
43.9
Unit
°C/W
82
16.67
32.5
0.43
22
°C/W
熱抵抗のシミュレーション値は、 JEDEC 2S2P サーマル・テスト・ボー
ドに基づいています。JEDEC JESD51 参照
2
熱抵抗のシミュレーション値は、3 つのサーマル・ビアを備えた
JEDEC 2S2P サーマル・テスト・ボードに基づいています。JEDEC
JESD51 参照
1
ESD に関する注意
上記の絶対最大定格を超えるストレスを加えると、デバイスに
恒久的な損傷を与えることがあります。この規定はストレス定
格のみを指定するものであり、この仕様の動作のセクションに
記載する規定値以上でのデバイス動作を定めたものではありま
せん。デバイスを長時間絶対最大定格状態に置くと、デバイス
の信頼性に影響を与えることがあります。
Rev. B
ボードの熱設計には十分に注意する必要があります。熱抵抗
は、使用する PCB、レイアウト、環境条件に大きく影響されま
す。
－ 9/32 －
ESD（静電放電）の影響を受けやすいデバイスです。
電荷を帯びたデバイスや回路ボードは、検知されない
まま放電することがあります。本製品は当社独自の特
許技術である ESD 保護回路を内蔵してはいますが、
デバイスが高エネルギーの静電放電を被った場合、損
傷を生じる可能性があります。したがって、性能劣化
や機能低下を防止するため、ESD に対する適切な予防
措置を講じることをお勧めします。
AD5671R/AD5675R
データシート
ピン配置およびピン機能の説明
AD5671R/AD5675R
2
19
VOUT3
18
VREFOUT
17
RESET
16
SDA
15
LDAC
VDD
3
VLOGIC
4
SCL
5
A0
6
AD5671R/
AD5675R
TOP VIEW
(Not to Scale)
A1
7
14
RSTSEL
GAIN
8
13
GND
VOUT7
9
12
VOUT4
VOUT6 10
11
VOUT5
TOP VIEW
(Not to Scale)
VDD
VLOGIC
SCL
A0
A1
15
14
13
12
11
1
2
3
4
5
VREFOUT
RESET
SDA
LDAC
GND
NOTES
1. NIC = NO INTERNAL CONNECTION.
2. EXPOSED PAD. THE EXPOSED PAD MUST BE TIED TO GND.
図 4. TSSOP のピン配置
12664-105
VOUT0
VOUT0
VOUT1
VOUT2
VOUT3
NIC
VOUT2
20
19
18
17
16
20
VOUT7 6
VOUT6 7
VOUT5 8
VOUT4 9
NIC 10
1
12664-006
VOUT1
図 5. LFCSP のピン配置
表 8. ピン機能の説明
Pin No.
TSSOP LFCSP
1
19
Mnemonic
VOUT1
Description
2
20
VOUT0
DAC 0 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
N/A1
0
EPAD
露出パッド。露出パッドは GND に接続する必要があります。
3
1
VDD
電源入力。これらのデバイスは 2.7 V ～ 5.5 V で動作します。VDD 電源は、10 µF のコンデンサと 0.1 µF のコ
ンデンサを並列に GND に接続してデカップリングします。
DAC 1 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
4
2
VLOGIC
デジタル電源。このピンの電圧は 1.8 V ～ 5.5 V の範囲です。
5
3
SCL
シリアル・クロック・ライン。このピンは、SDA ラインと組み合わせて、24 ビット入力シフトレジスタに
対してデータをクロック入力またはクロック出力します。
6
4
A0
アドレス入力。7 ビット・スレーブ・アドレスの 1 番目の LSB を設定します。
7
5
A1
アドレス入力。7 ビット・スレーブ・アドレスの 2 番目の LSB を設定します。
GAIN
スパン設定ピン。このピンを GND に接続すると、8 個全ての DAC 出力のスパンが 0 V ～ VREF になりま
す。このピンを VLOGIC に接続すると、8 個全ての DAC 出力のスパンが 0 V ～ 2 × VREF になります。
DAC 7 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
8
9
6
VOUT7
10
7
VOUT6
DAC 6 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
11
8
VOUT5
DAC 5 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
12
9
VOUT4
DAC 4 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
N/A1
10, 16
NIC
内部接続なし。
13
11
GND
デバイスの全ての回路のグラウンド基準ポイント。
RSTSEL
パワーオン・リセット・ピン。このピンを GND に接続すると、8 個全ての DAC がゼロ・スケールでパワー
アップします。このピンを VLOGIC に接続すると、8 個全ての DAC がミッドスケールでパワーアップしま
す。
14
15
12
LDAC
DAC のロード。LDAC は、非同期と同期の 2 つのモードで動作します。入力レジスタに新しいデータがあ
る場合、このピンにロー・レベルのパルスを入力すると、任意のまたは全ての DAC レジスタが更新され、
これにより、全ての DAC 出力が同時に更新されます。このピンはロー・レベルに固定することもできま
す。
16
13
SDA
シリアル・データ入力。このピンは、SCL ラインと組み合わせて、24 ビット入力シフトレジスタに対して
データをクロック入力またはクロック出力します。SDA は双方向のオープンドレイン・データ・ラインなの
で、外付け抵抗で電源にプルアップする必要があります。
17
14
RESET
非同期リセット入力。RESET 入力は、立下がりエッジに反応します。RESET がロー・レベルの場合、全て
の LDAC パルスは無視されます。RESET がアクティブになると、入力レジスタと DAC レジスタが RSTSEL
ピンの状態に応じてゼロ・スケールまたはミッドスケールに更新されます。
18
15
VREFOUT
リファレンス出力電圧。内部リファレンスを使用する場合、これはリファレンス出力ピンになります。この
ピンは、デフォルトでリファレンス出力になります。
19
17
VOUT3
DAC 3 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
20
18
VOUT2
DAC 2 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
エラー! ブックマークが定義されていません。
Rev. B
N/A は適用なしを表します。
－ 10/32 －
AD5671R/AD5675R
データシート
代表的な性能特性
1.0
2.0
0.8
1.5
0.6
DNL ERROR (LSB)
INL ERROR (LSB)
1.0
0.5
0
–0.5
0.4
0.2
0
–0.2
–0.4
–1.0
–0.6
–1.5
10000
20000
30000
40000
50000
60000
70000
CODE
–1.0
12664-007
0
0
500
1000
1500
2000
2500
3000
3500
4000
CODE
図 6. AD5675R のコード対 INL 誤差
12664-010
–0.8
–2.0
図 9. AD5671R のコード対 DNL 誤差
0.04
2.0
1.5
0.03
0.02
TUE (% OF FSR)
INL ERROR (LSB)
1.0
0.5
0
–0.5
0.01
0
–1.0
–0.01
0
500
1000
1500
2000 2500
CODE
3000
3500
4000
–0.02
0
10000
図 7. AD5671R のコード対 INL 誤差
20000
30000
40000
CODE
50000
60000
70000
12664-011
–2.0
12664-008
–1.5
図 10. AD5675R のコード対 TUE
1.0
0.04
0.8
0.03
0.4
TUE (% of FSR)
DNL ERROR (LSB)
0.6
0.2
0
–0.2
0.02
0.01
0
–0.4
–0.6
–0.01
0
10000
20000
30000
40000
CODE
50000
60000
70000
図 8. AD5675R のコード対 DNL 誤差
Rev. B
–0.02
0
500
1000
1500
2000 2500
CODE
3000
図 11. AD5671R のコード対 TUE
－ 11/32 －
3500
4000
12664-012
–1.0
12664-009
–0.8
AD5671R/AD5675R
10
10
8
8
6
6
4
4
DNL ERROR (LSB)
2
0
–2
20
40
–8
60
80
100
120
TEMPERATURE (°C)
–10
–40
0.09
6
0.08
4
0.07
TUE (% OF FSR)
INL ERROR (LSB)
0.10
8
2
0
–2
–4
0.04
0
–40
12664-014
5.2
6
0.08
4
0.07
TUE (% OF FSR)
DNL ERROR (LSB)
0.09
2
0
–2
60
80
100
TEMPERATURE (°C)
120
20
40
60
80
100
120
0.05
0.04
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
0
–40
–20
0
20
40
60
80
100
TEMPERATURE (°C)
図 17. AD5671R の TUE の温度特性
図 14. AD5675R の DNL 誤差の温度特性
Rev. B
0
0.01
12664-015
40
–20
0.02
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
20
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
0.06
0.03
–4
0
120
図 16. AD5675R の TUE の温度特性
8
–20
100
TEMPERATURE (°C)
0.10
–10
–40
80
0.01
10
–8
60
0.05
図 13. AD5671R の電源電圧対 INL 誤差
–6
40
0.02
4.7
4.2
3.7
SUPPLY VOLTAGE (V)
3.2
20
0.06
0.03
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–10
2.7
0
図 15. AD5671R の DNL 誤差の温度特性
10
–8
–20
TEMPERATURE (°C)
図 12. AD5675R の INL 誤差の温度特性
–6
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
12664-016
0
–20
–6
12664-017
–10
–40
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
12664-013
–8
0
–2
–4
–4
–6
2
－ 12/32 －
120
12664-018
INL ERROR (LSB)
データシート
AD5671R/AD5675R
10
0.10
8
0.08
6
0.06
4
0.04
TUE (% OF FSR)
2
0
–2
–4
3.2
3.7
4.2
–0.08
4.7
5.2
SUPPLY VOLTAGE (V)
–0.10
2.7
0.08
6
0.06
4
0.04
TUE (% OF FSR)
DNL ERROR (LSB)
0.10
8
2
0
–2
–4
0
3.2
3.7
4.2
–0.08
4.7
5.2
0.06
4
0.04
ERROR (% OF FSR)
DNL ERROR (LSB)
0.08
6
2
0
–2
–4
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
4.7
5.2
0.02
FULL-SCALE ERROR
0
GAIN ERROR
–0.02
–0.04
–0.08
4.7
5.2
SUPPLY VOLTAGE (V)
図 20. AD5671R の電源電圧対 DNL 誤差
Rev. B
4.2
–0.06
12664-028
4.2
3.7
図 22. AD5671R の電源電圧対 TUE
8
3.7
3.2
SUPPLY VOLTAGE (V)
0.10
3.2
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–0.10
2.7
10
–10
2.7
5.2
–0.02
図 19. AD5675R の電源電圧対 DNL 誤差
–8
4.7
0.02
–0.06
SUPPLY VOLTAGE (V)
–6
4.2
–0.04
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
12664-027
–10
2.7
3.7
図 21. AD5675R の電源電圧対 TUE
10
–8
3.2
SUPPLY VOLTAGE (V)
図 18. AD5675R の電源電圧対 INL 誤差
–6
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
12664-029
–10
2.7
–0.06
12664-030
–8
0
–0.02
–0.04
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
12664-025
–6
0.02
–0.10
–40
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–20
0
20
40
60
TEMPERATURE (°C)
80
100
120
12664-031
INL ERROR (LSB)
データシート
図 23. AD5675R のゲイン誤差とフルスケール誤差の温度特性
－ 13/32 －
AD5671R/AD5675R
データシート
0.10
1.8
0.08
1.5
0.06
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
ERROR (mV)
ERROR (% OF FSR)
1.2
0.04
0.02
0
GAIN ERROR
–0.02
ZERO CODE ERROR
0.9
0.6
OFFSET ERROR
0.3
FULL-SCALE ERROR
–0.04
0
–0.06
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
0
–20
20
40
60
80
100
TEMPERATURE (°C)
120
図 24. AD5671R のゲイン誤差とフルスケール誤差の温度特性
–0.6
–40
–20
0
20
40
60
TEMPERATURE (°C)
80
100
120
12664-035
–0.10
–40
–0.3
12664-032
–0.08
図 27. AD5675R のゼロコード誤差とオフセット誤差の温度特性
0.10
1.8
0.08
1.5
0.06
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
ERROR (mV)
ERROR (% OF FSR)
1.2
0.04
0.02
GAIN ERROR
0
–0.02
FULL-SCALE ERROR
ZERO CODE ERROR
0.9
OFFSET ERROR
0.6
0.3
–0.04
0
–0.06
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
3.2
3.7
4.2
4.7
5.2
SUPPLY VOLTAGE (V)
–0.6
–40
–20
0
20
40
60
TEMPERATURE (°C)
80
100
120
12664-036
–0.10
2.7
–0.3
12664-033
–0.08
図 28. AD5671R のゼロコード誤差とオフセット誤差の温度特性
図 25. AD5675R の電源電圧対ゲイン誤差および
フルスケール誤差
1.5
0.10
0.08
1.0
0.04
0.02
GAIN ERROR
–0.02
–0.5
FULL-SCALE ERROR
–0.04
–0.06
–1.0
–0.10
2.7
3.2
3.7
4.2
4.7
5.2
SUPPLY VOLTAGE (V)
12664-034
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–0.08
OFFSET ERROR
0
–1.5
2.7
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
3.2
3.7
4.2
4.7
5.2
SUPPLY VOLTAGE (V)
図 29. AD5675R の電源電圧対ゼロコード誤差および
オフセット誤差
図 26. AD5671R の電源電圧対ゲイン誤差および
フルスケール誤差
－ 14/32 －
12664-037
0
Rev. B
ZERO CODE ERROR
0.5
ERROR (mV)
ERROR (% OF FSR)
0.06
AD5671R/AD5675R
データシート
1.5
6
0xFFFF
5
1.0
ZERO CODE ERROR
4
0xC000
3
VOUT (V)
ERROR (mV)
0.5
OFFSET ERROR
0
0x8000
2
0x4000
1
–0.5
0x0000
0
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
3.2
4.2
3.7
4.7
–2
–0.06
12664-038
–1.5
2.7
–1
5.2
SUPPLY VOLTAGE (V)
–0.02
0
0.02
0.04
0.06
LOAD CURRENT (A)
図 33. 5 V でのソース能力とシンク能力
図 30. AD5671R の電源電圧対ゼロコード誤差および
オフセット誤差
4.0
70
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
60
3.5
3.0
50
0xFFFF
2.5
VOUT (V)
HITS
–0.04
12664-042
–1.0
40
30
2.0
0xC000
1.5
0x8000
1.0
0x4000
0.5
20
0x0000
0
10
–1.0
–0.06
IDD FULL SCALE (µA)
–0.02
0
0.02
LOAD CURRENT (A)
0.04
0.06
図 34. 3 V でのソース能力とシンク能力
図 31. 内部リファレンス使用時の電源電流（IDD）
1.6
1.4
1.0
DEVICE1
DEVICE2
DEVICE3
1.5
SINKING, VDD = –2.7V
SINKING, VDD = –3.0V
SINKING, VDD = –5.0V
SOURCING, VDD = –5.0V
SOURCING, VDD = –3.0V
SOURCING, VDD = –2.7V
1.4
IDD (mA)
0.6
ΔVOUT (V)
–0.04
12664-039
1895
1880
1865
1850
1835
1820
1805
1790
1775
1760
1745
1730
1715
1700
0
12664-043
–0.5
0.2
–0.2
1.3
1.2
–0.6
1.1
0
0.005
0.010
0.015
0.020
0.025
LOAD CURRENT (A)
0.030
12664-041
1.0
–1.4
10000
20000
30000
40000
CODE
50000
図 35. コード対電源電流（IDD）
図 32. 負荷電流対ヘッドルーム／フットルーム
Rev. B
0
－ 15/32 －
60000
70000
12664-044
–1.0
AD5671R/AD5675R
データシート
2.0
2.0
1.8
1.8
FULL-SCALE
1.6
1.6
DAC 1
DAC 2
DAC 3
DAC 4
DAC 5
DAC 5
DAC 7
DAC 8
1.4
ZERO CODE
1.2
1.0
1.2
VOUT (V)
IDD (mA)
1.4
1.0
0.8
EXTERNAL REFERENCE, FULL-SCALE
0.6
0.4
0.6
20
40
60
80
100
TEMPERATURE (°C)
120
0
80
6
1.8
5
1.6
160
180
200
0.006
0.005
VDD (V)
VOUT0 (V)
VOUT1 (V)
VOUT2 (V)
VOUT3 (V)
VOUT4 (V)
VOUT5 (V)
VOUT6 (V)
VOUT7 (V)
4
FULL-SCALE
VDD (V)
1.4
IDD (mA)
140
図 39. フルスケール・セトリング・タイム
2.0
ZERO CODE
3
2
EXTERNAL REFERENCE, FULL-SCALE
1.0
120
TIME (µs)
図 36. 電源電流（IDD）の温度特性
1.2
100
0.004
0.003
VOUT (V)
0
–20
12664-045
0.4
–40
0.2
VDD = 5.5V
GAIN = +1
INTERNAL REFERENCE = 2.5V
1/4 TO 3/4 SCALE
12664-048
0.8
0.002
1
0.001
0
0
0.4
2.7
3.2
3.7
4.2
4.7
5.2
SUPPLY VOLTAGE (V)
12664-046
0.6
–1
0
2
4
6
8
–0.001
10
TIME (ms)
図 37. 電源電圧対電源電流（IDD）
図 40. 0 V とミッドスケールへのパワーオン・リセット
2.2
3.0
2.0
MIDSCALE, GAIN = 2
2.5
FULL-SCALE
1.8
2.0
VOUT (V)
IDD (mA)
1.6
1.4
ZERO CODE
1.2
1.0
EXTERNAL REFERENCE, FULL-SCALE
1.5
MIDSCALE, GAIN = 1
1.0
0.8
0.5
3.2
3.7
4.2
4.7
5.2
SUPPLY VOLTAGE (V)
12664-047
0.4
2.7
0
5
TIME (µs)
図 41. パワーダウン終了時のミドスケール出力
図 38. ロジック入力電圧対電源電流（IDD）
Rev. B
0
–5
－ 16/32 －
10
12664-050
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
0.6
12664 049
0.8
AD5671R/AD5675R
データシート
0.004
0.003
0.002
1
VOUT (V)
0.001
0
VDD = 5V
GAIN = 1
TD = 25°C
REFERENCE = 2.5V
CODE = 7FFF TO 8000
ENERGY = 1.209376nV-s
–0.003
–0.004
15
16
17
18
19
20
21
22
TIME (µs)
2
12664-051
–0.002
CH1 50.0mV
図 42. デジタル／アナログ・グリッチ・インパルス
M1.00s
401mV
図 45. 0.1 Hz ～ 10 Hz での出力ノイズ・プロット
0.003
1200
VDD = 5V
TA = 25°C
GAIN = 1
INTERNAL REFERENCE = 2.5V
0.002
1000
0.001
0
800
NSD (nV/√Hz)
VOUT (V)
A CH1
12664-054
–0.001
–0.001
CHANNEL 1
CHANNEL 2
CHANNEL 3
CHANNEL 4
CHANNEL 5
CHANNEL 6
CHANNEL 7
–0.002
–0.003
–0.004
FULL SCALE
MID SCALE
ZERO SCALE
600
400
200
0
2
4
6
8
10
12
14
16
18
20
TIME (µs)
0
10
12664-052
–0.006
100k
1M
図 46. ノイズ・スペクトル密度（NSD）
図 43. アナログ・クロストーク
0
0.012
CHANNEL 1
CHANNEL 2
CHANNEL 3
CHANNEL 4
CHANNEL 5
CHANNEL 6
CHANNEL 7
0.010
0.008
0.006
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–20
–40
–60
THD (dBV)
0.004
VOUT (V)
1k
10k
FREQUENCY (Hz)
100
12664-055
–0.005
0.002
0
–0.002
–80
–100
–120
–0.004
–140
–0.006
0
2
4
6
8
10
12
14
TIME (µs)
16
18
20
12664-053
–0.010
図 44. DAC 間クロストーク
Rev. B
–180
0
2
4
6
8
10
12
14
16
FREQUENCY (kHz)
図 47. 1 kHz での全高調波歪み（THD）
－ 17/32 －
18
20
12664-056
–160
–0.008
AD5671R/AD5675R
データシート
2.0
1600
1.8
CL = 0nF
CL = 0.1nF
CL = 1nF
CL = 4.7nF
CL = 10nF
VOUT (V)
1.7
1.6
1.5
1.4
1.3
1.2
1.1
0.11
0.12
0.13
0.14
0.15
0.16
0.17
0.18
0.19
0.20
TIME (ms)
VDD = 5V
TA = 25°C
1200
1000
800
600
400
200
0
10
12664-057
1.0
0.10
1400
10k
100k
1M
FREQUENCY (Hz)
図 48. 容量性負荷対セトリング・タイム
図 51. 内部リファレンスの NSD の周波数特性
2.5020
2.0
1.8
2.5015
DEVICE1
DEVICE2
DEVICE3
DEVICE4
DEVICE5
1.6
2.5010
DAC 1
DAC 2
DAC 3
DAC 4
DAC 5
DAC 6
DAC 7
DAC 8
1.2
1.0
0.8
2.5005
VREF (V)
1.4
VOUT (V)
1k
100
12664-061
INTERNAL REFERENCE NSD (nV/√Hz)
1.9
2.5000
2.4995
0.6
2.4990
0.4
80
100
120
140
160
180
200
TIME (µs)
2.4980
–40
12664-058
0
40
60
80
100
120
2.5020
DEVICE1
DEVICE2
DEVICE3
DEVICE4
DEVICE5
2.5015
RESET
MIDSCALE, GAIN = 1
2.5005
VREF (V)
0.2
VOUT AT ZS (V)
2.5010
VOUT AT MS (V)
20
図 52. 内部リファレンス電圧（VREF）の温度特性（A グレード）
0.3
2
0
TEMPERATURE (°C)
図 49. セトリング・タイム、5.5 V
3
–20
12664-062
2.4985
0.2
2.5000
2.4995
0.1
1
2.4990
2.4985
0
20
40
TIME (µs)
0
60
–20
0
20
40
60
TEMPERATURE (°C)
80
100
120
図 53. 内部リファレンス電圧（VREF）の温度特性（B グレード）
図 50. ハードウェア・リセット
Rev. B
2.4980
–40
12664-063
0
–20
12664-059
ZERO SCALE, GAIN = 1
－ 18/32 －
AD5671R/AD5675R
データシート
2.5035
TA = 25°C
2.50045
2.50040
2.5020
2.50035
2.5015
DEVICE3
2.50025
2.5005
2.50020
2.5000
2.50015
–0.025
–0.015
–0.005
0.005
0.015
LOAD CURRENT (A)
0.025
0.035
図 54. 負荷電流および電源電圧（VDD）対
内部リファレンス電圧（VREF）
Rev. B
DEVICE2
2.50030
2.5010
2.4995
–0.035
DEVICE1
2.50010
2.5
3.0
3.5
4.0
4.5
5.0
5.5
VDD (V)
図 55. 電源電圧（VDD）対内部リファレンス電圧（VREF）
－ 19/32 －
12664-065
VREF (V)
2.5025
12664-064
VREF (V)
2.5030
2.50050
VDD = 5V
TA = 25°C
AD5671R/AD5675R
データシート
用語の定義
相対精度または積分非直線性（INL）
デジタル／アナログ・グリッチ・インパルス
DAC の場合、相対精度すなわち積分非直線性は、DAC の伝達
関数の上下両端を結ぶ直線からの最大偏差（LSB 単位）を表し
ます。
デジタル／アナログ・グリッチ・インパルスは、DAC レジスタ
の入力コードが変化したときに、アナログ出力に出現するイン
パルスです。通常、nV-sec で表すグリッチの面積として規定さ
れ、キャリが大きく変化するところで（0x7FFF から
0x8000）、デジタル入力コードが 1 LSB だけ変化するときに測
定されます。
微分非直線性（DNL）
微分非直線性（DNL）は、隣接する 2 つのコードの間における
測定された変化と理論的な 1 LSB 変化との差を表します。微分
非直線性の仕様が最大 ±1LSB の場合は、単調増加性が保証され
ています。これらの DAC は、設計により単調増加性が保証さ
れています。
ゼロコード誤差
ゼロコード誤差は、ゼロのコード（0x0000）を DAC レジスタ
にロードしたときの出力誤差の測定値です。出力は理論上 0 V
となります。DAC と出力アンプのオフセット誤差の組み合わせ
によって DAC 出力が 0 V より低くなることはないため、ゼロコ
ード誤差は常に正の値になります。ゼロコード誤差は mV で表
されます。
フルスケール誤差
フルスケール誤差は、フルスケール・コード（0xFFFF）を DAC
レジスタにロードしたときの出力誤差の測定値です。出力の理
論値は VREF − 1 LSB（ゲイン = 1）または 2 × VREF（ゲイン =
2）です。フルスケール誤差はフルスケール範囲のパーセント値
（% FSR）で表されます。
ゲイン誤差
デジタル・フィードスルー
デジタル・フィードスルーは、DAC のデジタル入力から DAC
のアナログ出力に注入されるインパルスを表しますが、DAC 出
力の更新が行われていないときに測定されます。nV-sec で規定
され、データ・バス上のフルスケールのコード変化（全ビット
0 から全ビット 1、またはその逆）を使って測定されます。
ノイズ・スペクトル密度
ノイズ・スペクトル密度は内部で発生するランダム・ノイズを
表します。ランダム・ノイズはスペクトル密度（nV/√Hz）とし
て特性評価されます。DAC にミッドスケールをロードして、そ
の出力に発生するノイズを測定し、nV/√Hz で表します。
DC クロストーク
DC クロストークは、一方の DAC の出力の変化に反応して生じ
た他方の DAC の出力レベルの DC 変化です。ミッドスケールに
保持した一方の DAC をモニタしながら、他方の DAC 上でのフ
ルスケール出力変化（または、ソフト・パワーダウンおよびパ
ワーアップ）を使って測定し、μV で表します。
ゲイン誤差は DAC のスパン誤差の尺度のひとつです。DAC の
伝達特性の傾きの理論値からの偏差で、FSR の % で表されま
す。
負荷電流の変化に起因する DC クロストークは、一方の DAC の
負荷電流の変化がミッドスケールに保持された他方の DAC へ
与える影響を表し、μV/mA で表されます。
オフセット誤差ドリフト
デジタル・クロストーク
オフセット誤差ドリフトは、温度変化に伴うオフセット誤差の
変化の測定値で、µV/℃ で表されます。
デジタル・クロストークは、一方の DAC の入力レジスタのフ
ルスケール・コード変化（全ビット 0 から全ビット 1 への変
化、およびその逆）によって、ミッドスケール・レベルにある
他方の DAC の出力に伝わったグリッチ・インパルスです。ス
タンドアロン・モードで測定し、nV-sec で表します。
オフセット誤差
オフセット誤差は、伝達関数のリニア領域での VOUT の実測値と
理想値の差で、 mV で表します。オフセット誤差は、コード
256 を DAC レジスタにロードして測定します。これは負または
正の値となります。
DC 電源電圧変動除去比（PSRR）
DC 電源電圧変動除去比は、電源電圧変化の DAC 出力に対する
影響を表します。PSRR は、DAC のフルスケール出力での、
VDD の変化に対する VOUT の変化の比で、mV/V で表されます。
VREF を 2 V に保持し、VDD を ±10 % 変化させます。
出力電圧セトリング・タイム
出力電圧セトリング・タイムは、フルスケールの 1/4 から 3/4 へ
の入力の変化に対して、DAC 出力が規定のレベルまで安定する
のに要する時間を表します。
Rev. B
－ 20/32 －
アナログ・クロストーク
アナログ・クロストークは、一方の DAC の出力の変化によっ
て他方の DAC の出力に伝わったグリッチ・インパルスです。
最初に、入力レジスタの 1 つにフルスケール・コード変化（全
ビット 0 から全ビット 1 への変化、およびその逆）をロードし
て測定します。次に、ソフトウェア LDAC を実行して、デジタ
ル・コードが変化しなかった DAC の出力をモニタします。グ
リッチの面積は nV-sec で表されます。
DAC 間クロストーク
DAC 間クロストークは、一方の DAC のデジタル・コードの変
化とそれに続くアナログ出力変化によって他方の DAC の出力
に伝わったグリッチ・インパルスです。書込みコマンドと更新
コマンドを使って、影響を与えるチャンネルにフルスケール・
コード変化（全ビット 0 から全ビット 1 への変化、およびその
逆）をロードし、ミッドスケールにある影響を受けるチャンネ
ルの出力をモニタして測定します。グリッチのエネルギーは
nV-sec で表されます。
AD5671R/AD5675R
データシート
乗算帯域幅
乗算帯域幅は、DAC 内部のアンプの有限な帯域幅を表します。
フルスケール・コードを DAC にロードした状態でリファレン
スにサイン波を与えると出力に現れます。乗算帯域幅は、出力
振幅が入力を 3dB 下回るときの周波数です。
全高調波歪み（THD）
THD は、理想的なサイン波と、DAC を使って減衰したサイン
波との差です。DAC のリファレンスにサイン波を使用して、
DAC 出力に含まれる高調波を測定した値が THD であり、dB で
表されます。
電圧リファレンス温度係数（TC）
Rev. B
－ 21/32 －
電圧リファレンス TC は、温度変化によるリファレンス出力電
圧の変化の程度を表し、ボックス法を使って計算します。この
方法では、TC は、次のように、所定の温度範囲でのリファレン
ス出力の最大変化として定義され、ppm/℃ で表されます。
 V
− VREF( MIN ) 
6
TC =  REF( MAX )
 × 10
 VREF( NOM ) × TempRange
ここで、
VREF (MAX) は全温度範囲で測定した最大リファレンス出力、
VREF (MIN) は全温度範囲で測定した最小リファレンス出力、
VREF (NOM) は公称リファレンス出力電圧 2.5 V、
TempRange は規定の温度範囲 −40 ℃ ～ +125 ℃ です。
AD5671R/AD5675R
データシート
動作原理
D/A コンバータ（DAC）
VREF
AD5671R/AD5675R は、12/16 ビット、シリアル入力、電圧出力
のオクタル DAC で、リファレンスを内蔵しています。これら
のデバイスは 2.7 V ～ 5.5 V の電源電圧で動作します。データ
は、2 線式シリアル・インターフェースを介して 24 ビットのワ
ード・フォーマットで AD5671R/AD5675R に書き込まれます。
AD5671R/AD5675R は、DAC 出力を既知の出力状態にパワーア
ップさせるパワーオン・リセット回路を内蔵しています。これ
らのデバイスにはソフトウェア・パワーダウン・モードも内蔵
されており、標準的な消費電流を 1 µA まで低減します。
R
R
TO OUTPUT
AMPLIFIER
R
伝達関数
R
内部リファレンスはデフォルトでオンになります。
DAC アーキテクチャ
AD5671R/AD5675R はセグメント化ストリング DAC アーキテク
チャを採用しており、出力バッファを内蔵しています。内部ブ
ロック図を図 56 に示します。
VREF
REF (+)
RESISTOR
STRING
REF (–)
GND
VOUTX
12664-066
DAC
REGISTER
GAIN
(GAIN = 1 OR 2)
図 57. 抵抗ストリング構造
内部リファレンス
AD5671R/AD5675R の内部リファレンスは、パワーアップ時に
イネーブルされますが、コントロール・レジスタへの書込みに
よってディスエーブルすることができます。詳細については、
内部リファレンスとアンプのゲインの選択のセクションを参照
してください。
AD5671R/AD5675R は、2.5 V、2 ppm/℃ のリファレンスを備え
ており、GAIN ピンの状態に応じて 2.5 V または 5 V のフルスケ
ール出力を与えます。デバイスの内部リファレンスは VREFOUT
ピンに出力されます。このバッファ付きリファレンスは最大 15
mA の外部負荷を駆動できます。
2.5V
REF
INPUT
REGISTER
R
12664-067
ゲインは出力アンプのゲインで、デフォルトで 1 に設定されま
す。これは、ゲイン選択ピン（GAIN）を使って 1 または 2 に設
定できます。このピンを GND に接続すると、8 個全ての DAC
出力のスパンが 0 V ～ VREF になります。このピンを VLOGIC に接
続すると、8 個全ての DAC 出力のスパンが 0 V ～ 2 × VREF にな
ります。
図 56. 1 チャンネルの DAC アーキテクチャのブロック図
抵抗ストリング構造を図 57 に示します。DAC レジスタにロー
ドされるコードにより、電圧を取り出して出力アンプに供給す
るストリングのノードが決まります。スイッチの 1 つが閉じて
ストリングがアンプに接続されることにより、電圧が取り出さ
れます。ストリング内の各抵抗は同じ値 R を持つため、ストリ
ング DAC の単調増加性が保証されます。
出力アンプ
出力バッファアンプは、その出力にレール to レールの電圧を発
生し、0 V ～ VDD の範囲の出力を与えます。実際の範囲は、
VREF の値、GAIN ピン、オフセット誤差、ゲイン誤差に依存し
ます。GAIN ピンで出力のゲインを選択します。GAIN ピンを
GND に接続すると、8 つ全ての出力のゲインが 1 になり、出力
範囲は 0 V ～ VREF になります。GAIN ピンを VLOGIC に接続する
と、8 つ全ての出力のゲインが 2 になり、出力範囲は 0 V ～ 2 ×
VREF になります。
これらのアンプは、10 nF と並列に GND に接続した 1 kΩ 負荷
を駆動することができます。1/4 スケールから 3/4 スケールまで
のセトリング・タイムが 5 µs（代表値）のときのスルー・レー
トは 0.8 V/µs です。
Rev. B
－ 22/32 －
AD5671R/AD5675R
データシート
表 9. コマンドの定義
シリアル・インターフェース
AD5671R/AD5675R は、I2C 互換の 2 線式シリアル・インターフ
ェースを採用しています。これらのデバイスは、マスター・デ
バイスで制御されるスレーブ・デバイスとして I2C バスに接続
することができます。AD5671R/AD5675R は、標準（100 kHz）
と高速（400 kHz）のデータ転送モードに対応しています。10
ビット・アドレス指定や一般的な呼び出しアドレス指定には対
応していません。
C3
0
0
入力シフトレジスタ
AD5671R/AD5675R の入力シフトレジスタは 24 ビット幅です。
データは MSB ファースト（DB23）でロードされ、最初の 4 ビ
ットはコマンド・ビット C3 ～ C0（表 9 参照）、次の 4 ビット
は DAC アドレス・ビット A3 ～ A0（表 10 参照）、最後のビッ
ト列はデータワードです。
データワードは、AD5675R では 16 ビットの入力コード、
AD5671R では 12 ビットの入力コードとそれに続く 4 個のドン
トケア・ビットで構成されます（図 58 と図 59 を参照）。これ
らのデータ・ビットは、SCL の 24 個の立下がりエッジで入力レ
ジスタに転送されます。
コマンドは、選択したアドレス・ビットに応じて、個別の DAC
チャンネル、組み合わせた DAC チャンネル、または全ての
DAC に対して実行されます。
Command
C2 C1
0
0
0
0
C0
0
1
Description
No operation
Write to Input Register n (dependent
on LDAC)
Update DAC Register n with contents of
Input Register n
Write to and update DAC Channel n
Power down/power up DAC
Hardware LDAC mask register
0
0
1
0
0
0
0
0
1
1
1
0
0
1
0
1
0
0
1
1
1
1
1
0
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
1
1
…
1
1
…
1
0
…
1
0
…
1
Software reset (power-on reset)
Internal reference and gain setup register
Reserved
Reserved
Update all channels of input register
simultaneously with the input data
Update all channels of DAC register and
input register simultaneously with the input
data
Reserved
Reserved
表 10. アドレス・コマンド
A3
0
0
0
0
0
0
0
0
Channel Address[3:0]
A1
0
0
1
1
0
0
1
1
Selected Channel1
DAC 0
DAC 1
DAC 2
DAC 3
DAC 4
DAC 5
DAC 6
DAC 7
A0
0
1
0
1
0
1
0
1
アドレス・ビットを使って DAC チャンネルの任意の組み合わせを選択することができます。
DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10
C3
C2
C1
C0
A3
COMMAND
A2
A1
A0
D15
D14
D13
DAC ADDRESS
COMMAND BYTE
D12
D11
D10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
DAC DATA
DAC DATA
DATA HIGH BYTE
DATA LOW BYTE
12664-302
1
A2
0
0
0
0
1
1
1
1
DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10
C3
C2
C1
COMMAND
C0
A3
A2
A1
DAC ADDRESS
COMMAND BYTE
A0
D11
D10
D9
D8
D7
D6
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
D5
D4
D3
D2
D1
D0
X
X
X
X
DAC DATA
DAC DATA
DATA HIGH BYTE
DATA LOW BYTE
図 59. AD5671R の入力シフトレジスタ値
Rev. B
－ 23/32 －
12664-300
図 58. AD5675R の入力シフトレジスタ値
AD5671R/AD5675R
データシート
書込みコマンドと更新コマンド
シリアル動作
入力レジスタ n への書込み（LDAC に依存する）
2 線式 I2C シリアル・バス・プロトコルは以下のように動作しま
す。
コマンド 0001 により、各 DAC 専用の入力レジスタに個別に書
込みを行うことができます。LDAC がロー・レベルの場
合、LDAC マスク・レジスタで制御されていなければ、入力レ
ジスタはトランスペアレントになります。
1.
入力レジスタ n の値による DAC レジスタ n の更新
2.
コマンド 0010 は、選択した入力レジスタの値を DAC レジスタ
と出力にロードして DAC 出力を直接更新します。
DAC チャンネル n への書込みと更新（LDAC に依存
しない）
コマンド 0011 により、DAC レジスタに書込みを行って DAC 出
力を直接更新することができます。
3.
I2C スレーブ・アドレス
AD5671R/AD5675R は 7 ビットの I2C スレーブ・アドレスを持っ
ています。上位 5 ビットは 00011 で、下位 2 ビット（A1 および
A0）は A1 と A0 のアドレス・ピンの状態によって設定されま
す。A1 と A0 をハードワイヤー接続で変更できるので、1 つの
バスに最多 4 個の AD5671R/AD5675R を接続することができま
す（表 11 参照）。
4.
表 11. デバイス・アドレスの選択
A1 Pin Connection
GND
GND
VLOGIC
VLOGIC
A0 Pin Connection
GND
VLOGIC
GND
VLOGIC
A1
0
0
1
1
A0
0
1
0
1
マスターは、SCL がハイ・レベルの間に SDA ラインをハ
イ・レベルからロー・レベルへ遷移させて開始条件を設定
し、データ転送を開始します。次のバイトはアドレス・バ
イトで、7 ビットのスレーブ・アドレスで構成されます。
送信されたアドレスに対応するスレーブ・デバイスは、9
番目のクロック・パルスで SDA をロー・レベルに下げて応
答します（これはアクノレッジ・ビット（ACK）と呼ばれ
ます）。この段階では、選択されたデバイスが、その入力
シフトレジスタに対して読み書きが行われるデータを待つ
間、バス上の他の全てのデバイスはアイドル状態を維持し
ます。
データは、9 個のクロック・パルスにより、8 ビットのデ
ータとそれに続くアクノリッジ・ビットの順にシリアル・
バスを介して伝送されます。SDA ラインは SCL がロー・
レベルの間に変化し、SCL がハイ・レベルの間は安定に保
たれている必要があります。
全データ・ビットの読出しまたは書込みが終了すると、停
止条件が設定されます。書込みモードでは、マスターが 10
番目のクロック・パルスの間に SDA ラインをハイ・レベル
にして、停止条件を設定します。読出しモードでは、マス
ターは 9 番目のクロック・パルスでノー・アクノリッジ
（NACK）を発行します（SDA ラインをハイ・レベルに維
持）。次いで、マスターは 10 番目のクロック・パルスの
前に SDA ラインをロー・レベルにし、10 番目のクロッ
ク・パルスの間に再度ハイ・レベルにして、停止条件を設
定します。
書込み動作
AD5671R/AD5675R へ書き込む場合、まずスタート・コマンド
を送信し、続いてアドレス・バイト（R/W = 0）を送信します。
その後に DAC は SDA をロー・レベルにして、データ受信の準
備ができたことをアクノレッジします。AD5671R/AD5675R
は、DAC 用の 2 バイトのデータと各種 DAC 機能を制御する 1
バイトのコマンドを必要とします。したがって、DAC には、コ
マンド・バイトに続き、上位データ・バイトと下位データ・バ
イトの 3 バイトのデータを書き込む必要があります（図 60 参
照）。これら全てのデータ・バイトは AD5671R/AD5675R から
アクノレッジされます。この後に停止条件が続きます。
1
9
1
9
SCL
0
SDA
0
0
1
1
A1
A0
DB23
R/W
DB22 DB21 DB20 DB19 DB18
ACK BY
AD5671R/AD5675R
START BY
MASTER
DB17
DB16
ACK BY
AD5671R/AD5675R
FRAME 1
SLAVE ADDRESS
FRAME 2
COMMAND BYTE
1
9
1
9
SCL
(CONTINUED)
DB15 DB14
DB13 DB12
DB11 DB10
FRAME 3
MOST SIGNIFICANT
DATA BYTE
DB9
DB8
DB7
DB6
ACK BY
AD5671R/AD5675R
図 60. I2C の書込み動作
Rev. B
－ 24/32 －
DB5
DB4
DB3
DB2
FRAME 4
LEAST SIGNIFICANT
DATA BYTE
DB1
DB0
ACK BY
STOP BY
AD5671R/AD5675R MASTER
12664-303
SDA
(CONTINUED)
AD5671R/AD5675R
データシート
読出し動作
複数 DAC のリードバック・シーケンス
AD5671R/AD5675R からデータを読み出す場合、まずスター
ト・コマンドを送信し、続いてアドレス・バイト（R/W = 0）を
送信します。その後に DAC は SDA をロー・レベルにして、デ
ータ受信の準備ができたことをアクノレッジします。アドレ
ス・バイトには、後続の読出しコマンドと読出し対象のポイン
タ・アドレスの両方を指定するコマンド・バイトを続ける必要
があります。DAC はこのコマンド・バイトもアクノレッジしま
す。ここで、1 個または複数の DAC の入力レジスタ値をリード
バックするチャンネルを設定し、コマンド・バイトを使ってリ
ードバック・コマンドをアクティブに設定します。
複数の AD5671R/AD5675R DAC からデータを読み出す場合に
は、まずアドレス・バイト（R/W = 0）を送信します。その後に
DAC は SDA をロー・レベルにして、データ受信の準備ができ
たことをアクノレッジします。このアドレス・バイトにはコマ
ンド・バイトを続ける必要があります。DAC はこれに対しても
アクノレッジします。コマンド・バイトを使ってリードバック
する最初のチャンネルを選択します。
このシーケンスに続き、マスターは反復開始条件を設定し、ア
ドレスが R/W = 1 で再送されます。このバイトは DAC がアクノ
レッジし、データを送信する準備ができたことを知らせます。
次いで、最初の 2 バイトのデータが、コマンド・バイトで選択
された DAC 入力レジスタｎから MSB ファーストで読み出さ
れます（図 61 参照）。次の 2 バイトのリードバック・データ
は、DAC 入力レジスタ n + 1 のデータで、次の 2 バイトのデー
タは DAC 入力レジスタ n + 2 の値です。DAC 入力レジスタから
のデータ読出しは、NACK に停止条件が続くまで、このオート
インクリメント方式で行われます。DAC 入力レジスタ 7 の値が
読み出されると、次に読み出される 2 バイトのデータは DAC
入力レジスタ 0 の値になります。
その後、マスターは反復開始条件を設定し、アドレスが R/W =
1 で再送されます。このバイトを DAC がアクノレッジして、デ
ータを送信する準備ができたことを知らせます。次に、2 バイ
トのデータが DAC から読み出されます（図 61 参照）。マスタ
ーからの NACK 条件に停止条件が続いて、読出しシーケンスが
完了します。複数の DAC を選択した場合、デフォルトで DAC
0 がリードバックされます。
1
9
1
9
SCL
0
SDA
0
0
1
1
A1
A0
R/W
DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16
ACK BY
AD5671R/AD5675R
START BY
MASTER
ACK BY
AD5671R/AD5675R
FRAME 1
SLAVE ADDRESS
FRAME 2
COMMAND BYTE
1
9
1
9
SCL
0
SDA
0
0
REPEATED START BY
MASTER
1
1
A1
A0
R/W
DB15 DB14 DB13 DB12 DB11 DB10
ACK BY
AD5671R/AD5675R
FRAME 3
SLAVE ADDRESS
1
9
DB9
DB8
ACK BY
MASTER
FRAME 4
MOST SIGNIFICANT
DATA BYTE n
1
9
SCL
(CONTINUED)
DB7
DB6
DB5
DB4
DB3
DB2
FRAME 5
LEAST SIGNIFICANT
DATA BYTE n
DB1
DB0
DB15
DB14 DB13 DB12
ACK BY
MASTER
図 61. I2C の読出し動作
Rev. B
－ 25/32 －
DB11 DB10
FRAME 6
MOST SIGNIFICANT
DATA BYTE n + 1
DB9
DB8
NACK BY
MASTER
STOP BY
MASTER
12664-304
SDA
(CONTINUED)
AD5671R/AD5675R
データシート
パワーダウン・モードになると、バイアス・ジェネレータ、出
力アンプ、抵抗ストリングなど関係するリニア回路はシャット
ダウンされます。ただし、パワーダウン・モードで DAC レジ
スタの値は影響を受けません。デバイスがパワーダウン・モー
ド時に DAC レジスタを更新することができます。パワーダウ
ンから抜け出すのに要する時間は、VDD = 5 V で 2.5 µs（代表
値）です。
パワーダウン動作
AD5671R/AD5675R には 2 種類のパワーダウン・モードがあり
ます。コマンド 0100 がパワーダウン機能に指定されています
（表 9 参照）。これらのパワーダウン・モードは、入力シフト
レジスタの 16 ビット（ビット DB15 ～ビット DB0）を設定す
ることにより、ソフトウェアで設定することができます。2 ビ
ットが各 DAC チャンネルに対応しています。2 ビットの状態と
対応するデバイスの動作モードを表 12 に示します。
DAC のロード（ハードウェア LDAC ピン）
対応するビットを設定することにより、いずれかまたは全ての
DAC（DAC 0 ～ DAC 7）が選択したモードにパワーダウンしま
す。パワーダウン／パワーアップ動作時の入力シフトレジスタ
の値については、表 13 を参照してください。
AD5671R/AD5675R DAC は、入力レジスタと DAC レジスタの 2
つのレジスタ・バンクで構成されたダブル・バッファ付きイン
ターフェースを備えています。入力レジスタの任意の組み合わ
せに書き込むことができます。DAC レジスタの更新は LDAC ピ
ンによって制御します。
表 12. 動作モード
PD1
0
PD0
0
0
1
1
1
DAC の瞬時更新（LDAC をロー・レベルに維持）
入力シフトレジスタの PD1 と PD0 の両方のビットを 0 に設定す
ると、デバイスは 5 V/1 mA（代表値）の消費電力で通常の動作
をします。ただし、この 2 種類のパワーダウン・モードでは、
電源電流が 1 µA（代表値）に減少します。この電源電流の減少
に加えて、出力段が内部でアンプ出力から既知の値の抵抗ネッ
トワークに切り替わります。これには、デバイスがパワーダウ
ン・モードのときのデバイスの出力インピーダンスが既知であ
るという利点があります。また、2 種類のパワーダウン・オプ
ションがあります。出力を内部で 1 kΩ 抵抗を介して GND に接
続するか、オープン・サーキット（スリーステート）のままに
します。出力段を図 62 に示します。
AMPLIFIER
POWER-DOWN
CIRCUITRY
DAC の遅延更新（LDAC へロー・レベルのパルスを
入力）
DAC を遅延更新するには、LDAC をハイ・レベルに維持したま
ま、コマンド 0001 を使ってデータを入力レジスタにクロック入
力します。24 番目のクロックの後に LDAC をロー・レベルにす
ることにより、全ての DAC 出力が非同期で更新されます。更
新は LDAC の立下がりエッジで行われます。
AMPLIFIER
VOUT
RESISTOR
NETWORK
VREF
12-/16-BIT
DAC
LDAC
DAC
REGISTER
VOUTX
INPUT
REGISTER
12664-071
DAC
DAC を瞬時に更新するには、LDAC をロー・レベルに維持した
まま、コマンド 0001 を使ってデータを入力レジスタにクロック
入力します。アドレス指定された入力レジスタと DAC レジス
タの両方が 24 番目のクロックで更新され、出力が瞬時に変化し
ます。
SCL
図 62. パワーダウン時の出力段
12664-072
Operating Mode
Normal Operation
Power-Down Modes
1 kΩ to GND
Tristate
INTERFACE
LOGIC
SDA
図 63. 1 個の DAC の入力ロード回路の簡略図
表 13. パワーダウン／パワーアップ動作の 24 ビット入力シフトレジスタ値
[DB23:DB20]
0100
1
DB19
0
[DB18:DB16]
XXX1
DAC 7
[DB15:
B14]
[PD1:PD0]
DAC 6
[DB13:
B12]
[PD1:PD0]
DAC 5
[DB11:
B10]
[PD1:PD0]
X はドントケア。
Rev. B
－ 26/32 －
DAC 4
DAC 3
DAC 2
DAC 1
DAC 0
[DB9:DB8]
[PD1:PD0]
[DB7:DB6]
[PD1:PD0]
[DB5:DB4]
[PD1:PD0]
[DB3:DB2]
[PD1:PD0]
[DB1:DB0]
[PD1:PD0]
AD5671R/AD5675R
データシート
LDAC マスク・レジスタ
コマンド 0101 はこのソフトウェア LDAC 機能用です。アドレ
ス・ビットは無視されます。コマンド 0101 を使って DAC に書
込みを行うと、8 ビットの LDAC レジスタ（DB7 ～ DB0）がロ
ードされます。各チャンネルのデフォルト値は 0、すなわ
ち LDAC ピンが通常動作をします。これらのビットを 1 に設定
すると、ハードウェア LDAC ピンの状態に関係なく、この DAC
チャンネルは LDAC ピンの遷移を無視します。この柔軟な機能
は、LDAC ピンにどのチャンネルが応答するかを選択するアプ
リケーションに有用です。
この LDAC レジスタにより、ハードウェア LDAC ピンを柔軟に
制御することができます（表 15 参照）。ある DAC チャンネル
の LDAC ビット（DB0 ～ DB7）を 0 に設定することは、そのチ
ャンネルの更新がハードウェア LDAC ピンで制御されることを
意味します。
表 14. LDAC 上書きの定義
Load LDAC Register
1
LDAC Bits (DB7 to DB0)
LDAC Pin
LDAC Operation
00000000
1 or 0
LDAC ピンで指定されます。
11111111
X1
DAC チャンネルは更新され、LDAC ピンをオーバーライドします。DAC チャン
ネルは LDAC を 1 とみなします。
X はドントケア。
表 15.書込みコマンドと LDAC ピンの真理値表 1
Command
0001
Description
Write to Input Register n
(dependent on LDAC)
Hardware LDAC Pin State
VLOGIC
GND 2
Input Register Contents
Data update
Data update
DAC Register Contents
No change (no update)
Data update
0010
Update DAC Register n
with contents of Input
Register n
Write to and update DAC
Channel n
VLOGIC
No change
Updated with input register contents
GND
No change
Updated with input register contents
VLOGIC
GND
Data update
Data update
Data update
Data update
0011
ハードウェア LDAC ピンのハイ・レベルからロー・レベルへの遷移により、常に LDAC マスク・レジスタでマスク（ブロック）されていないチャンネル
の DAC レジスタの値が入力レジスタの値で更新されます。
2 LDAC
をロー・レベルに固定すると、LDAC マスク・ビットは無視されます。
1
Rev. B
－ 27/32 －
AD5671R/AD5675R
データシート
ハードウェア・リセット（RESET）
ハンダ加熱リフロー
RESET ピンはアクティブ・ローのリセットで、出力をゼロ・ス
ケールまたはミッドスケールにクリアすることができます。ク
リア・コード値は、RSTSEL ピンを使って選択することができ
ます。動作を完了するには、RESET を最小時間（表 5 参照）ロ
ー・レベルに維持します。RESET 信号がハイ・レベルに戻って
も、新しい値が設定されるまで出力はクリア値を維持しま
す。RESET ピンがロー・レベルの間、出力を新しい値で更新す
ることはできません。DAC をパワーオン・リセット・コードに
リセットする、ソフトウェアで実行可能なリセット機能もあり
ます。コマンド 0110 が、このソフトウェア・リセット機能に指
定されています。パワーオン・リセットの間 LDAC と RESET
の全てのイベントは無視されます。
全ての IC リファレンス電圧回路と同様に、ハンダ処理によって
リファレンス値がシフトすることがあります。アナログ・デバ
イセズでは、デバイスをボードにハンダ付けする影響を再現す
る、プリコンディションと呼ばれる信頼性テストを実施してい
ます。前述の出力電圧の仕様には、この信頼性テストの影響が
含まれています。
この信頼性テスト（プリコンディション）で測定したハンダ加
熱リフローの影響を図 64 に示します。
35
POSTSOLDER
HEAT REFLOW
リセット選択ピン（RSTSEL）
25
PRESOLDER
HEAT REFLOW
AD5671R/AD5675R はパワーアップ時に出力電圧を制御するパ
ワーオン・リセット回路を内蔵しています。RSTSEL ピンをロ
ー・レベルに接続することにより、出力はゼロ・スケールでパ
ワーアップします。このパワーアップは DAC のリニア領域の
外側であることに注意してください。RSTSEL ピンをハイ・レ
ベルに接続することにより、VOUT はミッドスケールでパワーア
ップします。出力は、DAC に有効な書込みシーケンスが実行さ
れるまで、このパワーアップされたレベルに維持されます。
20
HITS
30
15
10
0
2.497
2.498
2.499
内部リファレンスとアンプのゲインの選択
内部リファレンスおよびゲイン設定レジスタのビット DB2 の状
態により、LFCSP パッケージの出力アンプのゲイン設定が決ま
ります（表 16 と表 17 を参照）。TSSOP パッケージではビット
DB2 は無視されます。コマンド 0111 は内部リファレンスとア
ンプ・ゲインの設定用です。
2.502
図 64. ハンダ加熱リフローでのリファレンス電圧のシフト
長時間温度ドリフト
150 ℃ で 1000 時間の寿命テスト後の VREF 値の変化を図 65 に示
します。
70
0 HOURS
168 HOURS
500 HOURS
1000 HOURS
60
50
表 16. 内部リファレンスおよびゲイン設定レジスタ
40
HITS
Description
Amplifier gain setting
DB2 = 0; amplifier gain = 1 (default)
DB2 = 1; amplifier gain = 2
Reserved; set to 0
Internal reference
DB0 = 0; reference is on (default)
DB1 = 1; reference is off
30
20
10
0
2.498
2.499
2.500
VREF (V)
2.501
2.502
図 65. 1000 時間でのリファレンスのドリフト
Rev. B
－ 28/32 －
12664-074
DB1
DB0
2.501
VREF (V)
内部リファレンスはデフォルトでパワーアップ時にオンになり
ます。電源電流を低減するには、内部リファレンスおよびゲイ
ン設定レジスタのソフトウェアで設定可能なビット DB0 をセッ
トして、このリファレンスをオフします。
Bit
DB2
2.500
12664-073
5
AD5671R/AD5675R
データシート
3
熱ヒステリシス
FIRST TEMPERATURE SWEEP
SUBSEQUENT TEMPERATURE SWEEPS
熱ヒステリシスは、周囲温度から低温、高温と変化させ、さら
に周囲温度に戻すことによってリファレンス電圧に生じる電圧
差です。
2
HITS
熱ヒステリシスのデータを図 66 に示します。これは、周囲温度
から −40 ℃ まで、次に +125 ℃ まで変化させ、さらに周囲温度
に戻して測定したデータです。ここでは、2 つの周囲温度の測
定値の間で VREF の差分を測定した結果を図 66 に青で示してい
ます。同じ温度変化と測定を直ちに繰り返した結果を図 66 に赤
で示しています。
0
–130 –110
–90
–70
–50
–30
–10
10
30
50
DISTORTION (ppm)
70
12664-075
1
図 66. 熱ヒステリシス
表 17. 内部リファレンスとアンプ・ゲイン設定コマンドに対する 24 ビット入力シフトレジスタの値
DB23 (MSB)
0
DB22
1
DB21
1
Command bits (C3 to C0)
1
DB20
1
DB19
X
DB18
X
DB17
X
DB16
X
Address bits (A3 to A0)
X はドントケア。
Rev. B
－ 29/32 －
1
DB1 to DB3
X
DB2
1/0
DB1
0
DB0 (LSB)
1/0
Don’t care
Amplifier gain
Reserved
Reference setup register
AD5671R/AD5675R
データシート
アプリケーション情報
電源の推奨事項
AD5671R/AD5675R は通常、VDD = 3.3 V と VLOGIC = 1.8 V の電源
で動作します。
VDD ピンの電源として ADP7118 を、VLOGIC ピンの電源として
ADP160 を使用することができます。このセットアップを図 67
に示します。ADP7118 と ADP160 は、それぞれ最大 20 V と 5.5
V の入力電圧で動作することができます。
ADP7118
3.3V: VDD
LDO
ADP160
1.8V: VLOGIC
LDO
1 枚のボードに多数のデバイスが搭載されるシステムでは、電
力消費を容易にするのに、なんらかの放熱機能を備えることが
多くの場合に有効です。
デバイス上の GND プレーンを大きくすることにより、自然な
放熱効果を得ることができます（図 69 参照）。
12664-176
5V
INPUT
インピーダンス・パスを提供するセラミック型のような等価直
列抵抗（ESR）が小さく、かつ等価直列インダクタンス
（ESL）が小さいものを使って、内部ロジックのスイッチング
に起因する過渡電流を処理する必要があります。
AD5671R/
AD5675R
図 67. AD5671R/AD5675R のための低ノイズの電源ソリューション
マイクロプロセッサ・インターフェース
マイクロプロセッサと AD5671R/AD5675R とのインターフェー
スは、DSP プロセッサとマイクロコントローラに対して互換性
を持つ標準プロトコルを使用するシリアル・バスを介して行い
ます。この通信チャンネルは、クロック信号とデータ信号で構
成される 2 線式インターフェースを必要とします。
AD5671R/AD5675R の I2C インターフェースは、業界標準の
DSP やマイクロコントローラに容易に接続できるように設計さ
れています。アナログ・デバイセズの Blackfin® プロセッサに
接続された AD5671R/AD5675R を図 68 に示します。Blackfin プ
ロセッサは、AD5671R/AD5675R の I2C ピンに直接接続できる
I2C ポートを備えています。
AD5671R/
AD5675R
ADSP-BF531
PF9
PF8
SCL
SDA
LDAC
RESET
12664-077
GPIO1
GPIO2
12664-078
BOARD
図 69. パッドとボードの接続
デジタル・アイソレータを用いた絶縁インターフ
ェース
多くのプロセス制御アプリケーションでは、制御する装置と制
御される装置の間に絶縁バリアを設けて、発生するおそれのあ
る危険なコモンモード電圧から制御回路を保護し絶縁する必要
があります。アナログ・デバイセズの iCoupler® 製品は、2.5 kV
を超える電圧アイソレーションを提供します。
AD5671R/AD5675R はシリアル・ロード構造を採用しているた
め、インターフェース・ライン数が最少で済むので、絶縁型イ
ンターフェースに最適です。ADuM1251 を使用した、
AD5671R/AD5675R への 2 チャンネル絶縁型インターフェース
を図 70 に示します。-詳細については、www.analog.com/icoupler
をご覧ください。
CONTROLLER
ADuM12511
DECODE
ENCODE
TO
SCL
SDA
ENCODE
DECODE
TO
SDA
SCL
ENCODE
DECODE
図 68. AD5671R/AD5675R と ADSP-BF531 とのインターフェース
レイアウトのガイドライン
精度が重要な回路では、電源とグラウンド・リターンのレイア
ウトを注意深く行うことが、定格性能の保証に役立ちます。
AD5671R/AD5675R を実装する PCB は、これらのデバイスがア
ナログ・プレーン上に置かれるように設計します。
AD5671R/AD5675R には、10 µF と 0.1 µF を並列接続した十分な
電源バイパスが各電源に必要で、パッケージのできるだけ近く
に、理想的にはデバイスに隣接させて配置する必要がありま
す。10 µF のコンデンサには、タンタルのビード型を使用しま
す。0.1 µF のコンデンサには、高周波でグラウンドに対する低
Rev. B
－ 30/32 －
1ADDITIONAL
PINS OMITTED FOR CLARITY.
図 70. 絶縁型インターフェース
12664-079
AD5671R/AD5675R と ADSP-BF531 とのインタ
ーフェース
GND
PLANE
AD5671R/AD5675R
データシート
外形寸法
6.60
6.50
6.40
20
11
4.50
4.40
4.30
6.40 BSC
1
10
PIN 1
0.65
BSC
1.20 MAX
0.15
0.05
COPLANARITY
0.10
0.30
0.19
0.20
0.09
0.75
0.60
0.45
8°
0°
SEATING
PLANE
COMPLIANT TO JEDEC STANDARDS MO-153-AC
図 71. 24 ピン薄型シュリンク・スモール・アウトライン・パッケージ［TSSOP］
（RU-20）
寸法: mm
0.30
0.25
0.18
0.50
BSC
PIN 1
INDICATOR
20
16
15
1
EXPOSED
PAD
2.75
2.60 SQ
2.35
11
TOP VIEW
0.80
0.75
0.70
0.50
0.40
0.30
5
10
0.25 MIN
BOTTOM VIEW
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
6
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
020509-B
PIN 1
INDICATOR
4.10
4.00 SQ
3.90
COMPLIANT TO JEDEC STANDARDS MO-220-WGGD.
図 72. 20 ピン・リードフレーム・チップ・スケール・パッケージ［LFCSP_WQ］
4 mm × 4 mm ボディ、極薄、クワッド
（CP-20-8）
寸法: mm
オーダー・ガイド
Model 1
AD5671RBRUZ
AD5671RBRUZ-REEL7
AD5671RBCPZ-REEL7
AD5671RBCPZ-RL
AD5675RARUZ
AD5675RARUZ-REEL7
AD5675RBRUZ
AD5675RBRUZ-REEL7
AD5675RACPZ-REEL7
AD5675RACPZ-RL
AD5675RBCPZ-REEL7
EVAL-AD5675RSDZ
1
Resolution
12 Bits
12 Bits
12 Bits
12 Bits
16 Bits
16 Bits
16 Bits
16 Bits
16 Bits
16 Bits
16 Bits
Temperature
Range
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
Accuracy
±1 LSB INL
±1 LSB INL
±1 LSB INL
±1 LSB INL
±8 LSB INL
±8 LSB INL
±3 LSB INL
±3 LSB INL
±8 LSB INL
±8 LSB INL
±3 LSB INL
Z = RoHS 準拠製品。
Rev. B
－ 31/32 －
Reference Temperature
Coefficient (ppm/°C)
2 (typical)
2 (typical)
2 (typical)
2 (typical)
5 (typical)
5 (typical)
2 (typical)
2 (typical)
5 (typical)
5 (typical)
5 (typical)
Package
Description
20-Lead TSSOP
20-Lead TSSOP
20-Lead LFCSP_WQ
20-Lead LFCSP_WQ
20-Lead TSSOP
20-Lead TSSOP
20-Lead TSSOP
20-Lead TSSOP
20-Lead LFCSP_WQ
20-Lead LFCSP_WQ
20-Lead LFCSP_WQ
AD5675R Evaluation Board
Package
Option
RU-20
RU-20
CP-20-8
CP-20-8
RU-20
RU-20
RU-20
RU-20
CP-20-8
CP-20-8
CP-20-8
AD5671R/AD5675R
データシート
メモ
I2C は、Philips Semiconductors 社（現在の NXP Semiconductors 社）が独自に開発した通信プロトコルです。
Rev. B
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