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2 ppm/℃ リファレンス、SPI イン
ターフェース内蔵、12/16 ビッ
ト、オクタル nanoDAC+
AD5672R/AD5676R
データシート
RISA 特長
概要
高性能
高い相対精度（INL）: 16 ビットで ±3 LSB（最大値）
総合未調整誤差（TUE）: FSR の ±0.14 %（最大値）
オフセット誤差: ±1.5 mV（最大値）
ゲイン誤差: FSR の ±0.06 %（最大値）
低ドリフト 2.5 V リファレンス: 2 ppm/℃（代表値）
広い動作範囲
温度範囲: −40 ℃ ～ +125 ℃
電源電圧範囲: 2.7 V ～ 5.5 V
実装が容易
1 または 2 のゲインを選択可能（GAIN ピン／ゲイン・ビッ
ト）
1.8 V ロジックとの互換性
リードバックまたはデイジーチェーン付きの 50 MHz SPI
堅牢な 2 kV HBM および 1.5 kV FICDM の ESD 定格
RoHS 準拠の 20 ピン TSSOP および LFCSP パッケージ
AD5672R/AD5676R は、低消費電力、オクタル、12/16 ビットの
バッファ付き電圧出力 D/A コンバータ（DAC）です。これらの
デバイスは、2.5 V、2 ppm/℃ の内部リファレンス（デフォルト
でイネーブル）を備えており、ゲイン選択ピンによって、2.5 V
（ゲイン = 1）または 5 V（ゲイン = 2）のフルスケール出力を
選べます。デバイスは 2.7 V ～ 5.5 V の単電源で動作し、設計に
よって単調増加性が保証されています。AD5672R/AD5676R
は、20 ピン TSSOP または 20 ピン LFCSP パッケージを採用し
ています。また、搭載されたパワーオン・リセット回路と
RSTSEL ピンにより、DAC 出力をゼロ・スケールまたはミッド
スケールにパワーアップし、有効な書込みが行われるまでその
状態にしておくことができます。AD5672R/AD5676R にはパワ
ーダウン・モードがあり、パワーダウン・モードでは消費電流
を 1 µA（代表値）に低減します。
表 1. オクタル nanoDAC+® デバイス
Interface
SPI
アプリケーション
光トランシーバ
基地局用パワー・アンプ
プロセス制御（PLC I/O カード）
工業用オートメーション
データ･アクイジション･システム
Reference
Internal
External
Internal
I2C
16-Bit
AD5676R
AD5676
AD5675R
12-Bit
AD5672R
Not applicable
AD5671R
製品のハイライト
1.
2.
高い相対精度（INL）。
AD5672R（12 ビット）: ±1 LSB（最大値）
AD5676R（16 ビット）: ±3 LSB（最大値）
低ドリフトの 2.5 V 内部リファレンス
機能ブロック図
VDD
VREFOUT
AD5672R/AD5676R
2.5V
REF
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 0
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 1
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 2
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 3
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 4
SDO
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 5
LDAC
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 6
RESET
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 7
SYNC
SDI
INTERFACE LOGIC
SCLK
BUFFER
VOUT0
BUFFER
VOUT1
BUFFER
VOUT2
BUFFER
VOUT3
BUFFER
VOUT4
BUFFER
VOUT5
BUFFER
VOUT6
BUFFER
VOUT7
GAIN
×1/×2
POWER-ON
RESET
RSTSEL
GAIN
POWER-DOWN
LOGIC
GND
11954-001
VLOGIC
図 1.
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Rev. B
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本
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電話 06（6350）6868
AD5672R/AD5676R
データシート
目次
risa 特長 ............................................................................................... 1
書込みコマンドと更新コマンド ................................................ 26
アプリケーション .............................................................................. 1
デイジーチェーン動作 ................................................................ 26
概要 ...................................................................................................... 1
リードバック動作 ........................................................................ 27
製品のハイライト .............................................................................. 1
パワーダウン動作 ........................................................................ 27
機能ブロック図 .................................................................................. 1
DAC のロード（ハードウェア LDAC ピン） .......................... 28
改訂履歴 .............................................................................................. 2
LDAC マスク・レジスタ ............................................................ 28
仕様 ...................................................................................................... 3
ハードウェア・リセット（RESET） ........................................ 29
AD5672R の仕様 ............................................................................ 3
リセット選択ピン（RSTSEL）.................................................. 29
AD5676R の仕様 ............................................................................ 5
LFCSP バージョンのアンプのゲインの選択 ............................ 29
AC 特性 ........................................................................................... 7
内部リファレンスのセットアップ ............................................ 29
タイミング特性 .............................................................................. 8
ハンダ加熱リフロー .................................................................... 29
デイジーチェーンおよびリードバックのタイミング特性 ....... 9
長時間温度ドリフト .................................................................... 29
絶対最大定格 .................................................................................... 11
熱ヒステリシス............................................................................ 30
熱抵抗............................................................................................ 11
アプリケーション情報 .................................................................... 31
ESD に関する注意 ....................................................................... 11
電源の推奨事項............................................................................ 31
ピン配置およびピン機能の説明 .................................................... 12
マイクロプロセッサ・インターフェース ................................ 31
代表的な性能特性 ............................................................................ 13
AD5672R/AD5676R と ADSP-BF531 とのインターフェース .. 31
用語の定義 ........................................................................................ 22
AD5672R/AD5676R と SPORT とのインターフェース............ 31
動作原理 ............................................................................................ 24
レイアウトのガイドライン ........................................................ 31
D/A コンバータ ............................................................................ 24
デジタル・アイソレータを用いた絶縁インターフェース ..... 32
伝達関数 ........................................................................................ 24
外形寸法............................................................................................ 33
DAC アーキテクチャ................................................................... 24
オーダー・ガイド ........................................................................ 34
シリアル・インターフェース .................................................... 25
スタンドアロン動作 .................................................................... 26
改訂履歴
11/15—Rev. A to Rev. B
Added 20-Lead LFCSP .......................................................... Universal
Change to Features ............................................................................... 1
Changed TA = −40°C to +125°C to TMIN to TMAX ................................. 7
Changes to Table 7 ............................................................................. 11
Added Thermal Resistance Section and Table 8; Renumbered
Sequentially ........................................................................................ 11
Added Figure 7; Renumbered Sequentially ........................................ 12
Changes to Table 9 ............................................................................. 12
Changes to Transfer Function Section, Internal Reference Section, and
Output Amplifiers Section .................................................................. 24
Changes to Table 10 ........................................................................... 25
Changes to Write to and Update DAC Channel n (Independent
of LDAC) Section ............................................................................... 26
Changes to Readback Operation Section ............................................ 27
Changes to LDAC Mask Register Section and Table 15..................... 28
Changes to Reset Select Pin (RSTSEL) Section, Internal Reference
Setup Section, Table 17, and Table 18 ................................................ 29
Added Amplifier Gain Selection on LFCSP Section .......................... 29
Rev. B
－2/34 －
Updated Outline Dimensions ............................................................. 33
Changes to Ordering Guide ................................................................ 34
2/15—Rev. 0 to Rev. A
Added AD5672R Specifications Section .............................................. 3
Changes to Table 2 ............................................................................... 3
Added AD5676R Specifications Section and Table 3; Renumbered
Sequentially .......................................................................................... 5
Change to RESET Pulse Activation Parameter, Table 5 ....................... 8
Change to Terminology Section ......................................................... 22
Changes to Transfer Function Section and Output Amplifiers Section
........................................................................................................... 24
Changes to Hardware Reset (RESET) Section ................................... 29
Changes to Ordering Guide ................................................................ 33
10/14—Revision 0: Initial Version
AD5672R/AD5676R
データシート
仕様
AD5672R の仕様
特に指定がない限り、VDD = 2.7 V ～ 5.5 V、1.8 V ≤ VLOGIC ≤ 5.5 V、RL = 2 kΩ、CL = 200 pF、全ての仕様は TA = −40 ℃ ～ +125 ℃ で規定。
表 2.
Parameter
STATIC PERFORMANCE 1
Resolution
Relative Accuracy (INL)
Min
Zero Code Error
Offset Error
Full-Scale Error
Gain Error
TUE
Offset Error Drift 2
DC Power Supply Rejection Ratio (PSRR)2
DC Crosstalk2
Short-Circuit Current 4
Load Impedance at Rails 5
Power-Up Time
REFERENCE OUTPUT
Output Voltage 6
Reference Temperature Coefficient 7, 8
Output Impedance2
Output Voltage Noise2
Output Voltage Noise Density2
Load Regulation Sourcing2
Load Regulation Sinking2
Output Current Load Capability2
Line Regulation2
Long-Term Stability/Drift2
Thermal Hysteresis2
Rev. B
±0.12
±0.12
±0.01
±0.01
0.8
−0.75
−0.1
−0.018
−0.013
+0.04
−0.02
±0.03
±0.006
±1
0.25
±2
±3
±2
±1
±1
±0.1
±0.1
1.6
±2
±1.5
±0.14
±0.07
±0.12
±0.06
±0.18
±0.14
0
0
Output Current Drive
Capacitive Load Stability
Resistive Load 3
Load Regulation
Max
12
Differential Nonlinearity (DNL)
OUTPUT CHARACTERISTICS2
Output Voltage Range
Typ
2.5
5
15
Unit
Bits
LSB
LSB
LSB
LSB
mV
mV
mV
% of FSR
% of FSR
% of FSR
% of FSR
% of FSR
% of FSR
µV/°C
mV/V
µV
µV/mA
µV
183
V
V
mA
nF
nF
kΩ
µV/mA
177
µV/mA
40
25
2.5
mA
Ω
µs
2
10
1
2.4975
2
0.04
13
240
2.5025
5
29
74
±20
43
12
125
25
－3/34 －
V
ppm/°C
Ω
µV p-p
nV/√Hz
µV/mA
µV/mA
mA
µV/V
ppm
ppm
ppm
Test Conditions/Comments
Gain = 1
Gain = 2
Gain = 1
Gain = 2
Gain = 1 or gain = 2
Gain = 1
Gain = 2
Gain = 1
Gain = 2
Gain = 1
Gain = 2
Gain = 1
Gain = 2
DAC code = midscale, VDD = 5 V ± 10%
Due to single channel, full-scale output change
Due to load current change
Due to powering down (per channel)
Gain = 1
Gain = 2
RL = ∞
RL = 1 kΩ
VDD = 5 V ± 10%, DAC code = midscale, −30 mA ≤
IOUT ≤ +30 mA
VDD = 3 V ± 10%, DAC code = midscale, −20 mA ≤
IOUT ≤ +20 mA
Exiting power-down mode, VDD = 5 V
See the Terminology section
0.1 Hz to 10 Hz
At ambient temperature, f = 10 kHz, CL = 10 nF, gain =
1 or 2
At ambient temperature
At ambient temperature
VDD ≥ 3 V
At ambient temperature
After 1000 hours at 125°C
First cycle
Additional cycles
AD5672R/AD5676R
データシート
Parameter
LOGIC INPUTS2
Input Current
Input Voltage
Low, VINL
High, VINH
Pin Capacitance
LOGIC OUTPUTS (SDO)2
Output Voltage
Low, VOL
High, VOH
Floating State Output Capacitance
POWER REQUIREMENTS
VLOGIC
ILOGIC
VDD
IDD
Normal Mode 9
All Power-Down Modes 10
Min
Typ
Max
Unit
Test Conditions/Comments
±1
µA
Per pin
0.3 ×
VLOGIC
V
0.7 ×
VLOGIC
V
3
pF
0.4
VLOGIC −
0.4
4
1.8
2.7
VREF + 1.5
1.1
1.8
1.1
1.8
1
1
1
1
1
1
V
V
ISINK = 200 μA
ISOURCE = 200 μA
pF
5.5
1
1.3
0.5
1.3
5.5
5.5
V
µA
µA
µA
µA
V
V
1.26
2.0
1.3
2.1
1.7
1.7
2.5
2.5
5.5
5.5
mA
mA
mA
mA
µA
µA
µA
µA
µA
µA
Power-on, −40°C to +105°C
Power-on, −40°C to +125°C
Power-down, −40°C to +105°C
Power-down, −40°C to +125°C
Gain = 1
Gain = 2
VIH = VDD, VIL = GND, VDD = 2.7 V to 5.5 V
Internal reference off, −40°C to +85°C
Internal reference on, −40°C to +85°C
Internal reference off
Internal reference on
Tristate to 1 kΩ, −40°C to +85°C
Power down to 1 kΩ, −40°C to +85°C
Tristate, −40°C to +105°C
Power down to 1 kΩ, −40°C to +105°C
Tristate to 1 kΩ, −40°C to +125°C
Power down to 1 kΩ, −40°C to +125°C
特に指定がない限り、DC 仕様は出力無負荷でテスト。上側デッドバンド = 10 mV で、これは VREF = VDD かつゲイン = 1 の場合、または VREF/2 = VDD かつ
ゲイン = 2 の場合にのみ存在します。直線性は、12 ～ 4080 の縮小コード範囲を使って計算。
2
設計と特性評価により保証しますが、出荷テストは行いません。
3
チャンネル 0、チャンネル 1、チャンネル 2、チャンネル 3 は、40 mA のソース／シンクが可能。同様に、チャンネル 4、チャンネル 5、チャンネル 6、チ
ャンネル 7 は、125 ℃ のジャンクション温度まで 40 mA のソース／シンクが可能。
4
VDD = 5 V。このデバイスは、一時的な過負荷状態でデバイスを保護する電流制限機能を搭載しています。電流制限時にはジャンクション温度を超える可
能性があります。規定された最大動作ジャンクション温度を超えて動作すると、デバイスの信頼性を損なうおそれがあります。
5
どちらかの電源レールに負荷電流が流れているとき、そのレールを基準にした出力電圧のヘッドルームは出力デバイスの 25 Ω（代表値）のチャンネル抵
抗によって制限されます。例えば、1 mA のシンク電流の場合、最小出力電圧 = 25 Ω × 1 mA = 25 mV となります。
6
プレソルダー・リフローの初期精度は ±750 µV で、出力電圧には前処理でのドリフトの影響が含まれます。「内部リファレンスのセットアップ」のセク
ションを参照してください。
7
リファレンスは 2 点の温度で調整とテストが行われ、 −40 ℃ ～ +125 ℃ で特性評価されます。
8
リファレンスの温度係数はボックス法に従って計算します。詳細については、「用語の定義」のセクションを参照してください。
9
インターフェースは非アクティブ状態。全ての DAC はアクティブ状態。DAC 出力は無負荷。
10
全ての DAC がパワーダウン。
1
Rev. B
－4/34 －
AD5672R/AD5676R
データシート
AD5676R の仕様
特に指定がない限り、VDD = 2.7 V ～ 5.5 V、1.8 V ≤ VLOGIC ≤ 5.5 V、RL = 2 kΩ、CL = 200 pF、全ての仕様は TA = −40 ℃ ～ +125 ℃ で規定。
表 3.
Parameter
STATIC PERFORMANCE 1
Resolution
Relative Accuracy (INL)
Min
Full-Scale Error
Gain Error
TUE
Offset Error Drift 2
DC Power Supply Rejection
Ratio (PSRR)2
DC Crosstalk2
Load Regulation Sourcing2
Load Regulation Sinking2
Output Current Load
Capability2
Line Regulation2
Long-Term Stability/Drift2
Thermal Hysteresis2
Rev. B
B Grade
Typ
Max
Unit
Test Conditions/Comments
±8
±8
±1
±1
3
±6
±4
±0.28
±1.8
±1.7
±0.7
±0.5
0.8
−0.75
−0.1
−0.01
8
−0.01
3
+0.04
−0.02
±0.03
±0.006
±1
0.25
±3
±3
±1
±1
1.6
±2
±1.5
±0.14
Bits
LSB
LSB
LSB
LSB
mV
mV
mV
% of FSR
Gain = 1
Gain = 2
Gain = 1
Gain = 2
Gain = 1 or gain = 2
Gain = 1
Gain = 2
Gain = 1
±0.14
±0.07
% of FSR
Gain = 2
±0.24
±0.12
±0.3
±0.25
±0.12
±0.06
±0.18
±0.14
% of FSR
% of FSR
% of FSR
% of FSR
µV/°C
mV/V
Gain = 1
Gain = 2
Gain = 1
Gain = 2
±2
±2
µV
±3
±2
±3
±2
µV/mA
µV
0
0
Output Current Drive
Capacitive Load Stability
Short-Circuit Current 4
Load Impedance at Rails 5
Power-Up Time
REFERENCE OUTPUT
Output Voltage 6
Reference Temperature
Coefficient 7, 8
Output Impedance2
Output Voltage Noise2
Output Voltage Noise Density2
Min
16
±1.8
±1.7
±0.7
±0.5
0.8
−0.75
−0.1
−0.01
8
−0.01
3
+0.04
−0.02
±0.03
±0.006
±1
0.25
Zero Code Error
Offset Error
Resistive Load 3
Load Regulation
Max
16
Differential Nonlinearity (DNL)
OUTPUT CHARACTERISTICS2
Output Voltage Range
A Grade
Typ
2.5
5
15
0
0
183
183
V
V
mA
nF
nF
kΩ
µV/mA
177
177
µV/mA
40
25
2.5
40
25
2.5
mA
Ω
µs
Exiting power-down mode, VDD = 5 V
V
ppm/°C
See the Terminology section
2
10
2.5
5
15
DAC code = midscale, VDD =
5 V ± 10%
Due to single channel, full-scale output
change
Due to load current change
Due to powering down (per channel)
2
10
1
1
2.4975
5
2.5025
20
2.4975
2
2.5025
5
Gain = 1
Gain = 2
RL = ∞
RL = 1 kΩ
VDD = 5 V ± 10%, DAC code =
midscale, −30 mA ≤ IOUT ≤ +30 mA
VDD = 3 V ± 10%, DAC code =
midscale, −20 mA ≤ IOUT ≤ +20 mA
0.04
13
240
0.04
13
240
Ω
µV p-p
nV/√Hz
29
74
±20
29
74
±20
µV/mA
µV/mA
mA
0.1 Hz to 10 Hz
At ambient temperature, f = 10 kHz, CL
= 10 nF, gain = 1 or 2
At ambient temperature
At ambient temperature
VDD ≥ 3 V
43
12
125
25
43
12
125
25
µV/V
ppm
ppm
ppm
At ambient temperature
After 1000 hours at 125°C
First cycle
Additional cycles
－5/34 －
AD5672R/AD5676R
データシート
Parameter
LOGIC INPUTS2
Input Current
Input Voltage
Low, VINL
High, VINH
Pin Capacitance
LOGIC OUTPUTS (SDO)2
Output Voltage
Low, VOL
High, VOH
Floating State Output
Capacitance
POWER REQUIREMENTS
VLOGIC
ILOGIC
VDD
Min
A Grade
Typ
Max
B Grade
Typ
Max
Unit
Test Conditions/Comments
±1
±1
µA
Per pin
0.3 ×
VLOGIC
0.3 ×
VLOGIC
V
0.7 ×
VLOGIC
Min
0.7 ×
VLOGIC
3
V
3
0.4
VLOGIC −
0.4
pF
0.4
VLOGIC −
0.4
4
1.8
4
5.5
1
1.3
0.5
1.3
5.5
5.5
2.7
VREF + 1.5
1.8
2.7
VREF + 1.5
V
V
pF
5.5
1
1.3
0.5
1.3
5.5
5.5
V
µA
µA
µA
µA
V
V
1.26
2.0
1.3
2.1
1.7
1.7
2.5
2.5
5.5
5.5
mA
mA
mA
mA
µA
µA
µA
µA
µA
µA
IDD
Normal Mode 9
All Power-Down Modes 10
1.1
1.8
1.1
1.8
1
1
1
1
1
1
1.26
2.0
1.3
2.1
1.7
1.7
2.5
2.5
5.5
5.5
1.1
1.8
1.1
1.8
1
1
1
1
1
1
ISINK = 200 μA
ISOURCE = 200 μA
Power-on, −40°C to +105°C
Power-on, −40°C to +125°C
Power-down, −40°C to +105°C
Power-down, −40°C to +125°C
Gain = 1
Gain = 2
VIH = VDD, VIL = GND, VDD = 2.7 V to 5.5
V
Internal reference off, −40°C to +85°C
Internal reference on, −40°C to +85°C
Internal reference off
Internal reference on
Tristate to 1 kΩ, −40°C to +85°C
Power down to 1 kΩ, −40°C to +85°C
Tristate, −40°C to +105°C
Power down to 1 kΩ, −40°C to +105°C
Tristate to 1 kΩ, −40°C to +125°C
Power down to 1 kΩ, −40°C to +125°C
特に指定がない限り、DC 仕様は出力無負荷でテスト。上側デッドバンド = 10 mV で、これは VREF = VDD かつゲイン = 1 の場合、または VREF/2 = VDD かつ
ゲイン = 2 の場合にのみ存在します。直線性は、256 ～ 65,280 の縮小コード範囲を使って計算。
2
設計と特性評価により保証しますが、出荷テストは行いません。
3
チャンネル 0、チャンネル 1、チャンネル 2、チャンネル 3 は、40 mA のソース／シンクが可能。同様に、チャンネル 4、チャンネル 5、チャンネル 6、チ
ャンネル 7 は、125 ℃ のジャンクション温度まで 40 mA のソース／シンクが可能。
4
VDD = 5 V。このデバイスは、一時的な過負荷状態でデバイスを保護する電流制限機能を搭載しています。電流制限時にはジャンクション温度を超える可
能性があります。規定された最大動作ジャンクション温度を超えて動作すると、デバイスの信頼性を損なうおそれがあります。
5
どちらかの電源レールに負荷電流が流れているとき、そのレールを基準にした出力電圧のヘッドルームは出力デバイスの 25 Ω（代表値）のチャンネル抵
抗によって制限されます。例えば、1 mA のシンク電流の場合、最小出力電圧 = 25 Ω × 1 mA = 25 mV となります。
6
プレソルダー・リフローの初期精度は ±750 µV で、出力電圧には前処理でのドリフトの影響が含まれます。「内部リファレンスのセットアップ」のセク
ションを参照してください。
7
リファレンスは 2 点の温度で調整とテストが行われ、−40 ℃ ～ +125 ℃ で特性評価されます。
8
リファレンスの温度係数はボックス法に従って計算します。詳細については、「用語の定義」のセクションを参照してください。
9
インターフェースは非アクティブ状態。全ての DAC はアクティブ状態。DAC 出力は無負荷。
10
全ての DAC がパワーダウン。
1
Rev. B
－6/34 －
AD5672R/AD5676R
データシート
AC 特性
特に指定がない限り、VDD = 2.7 V ～ 5.5 V、1.8 V ≤ VLOGIC ≤ 5.5 V、RL = 2 kΩ（GND へ接続）、CL = 200 pF（GND へ接続）、すべての仕
様は TMIN ～ TMAX で規定。動作温度範囲は −40 °C ～ +125 °C、TA = 25 °C。設計と特性評価により保証しますが、出荷テストは行いませ
ん。
表 4.
Parameter
OUTPUT VOLTAGE SETTLING TIME 1
AD5672R
AD5676R
SLEW RATE
DIGITAL-TO-ANALOG GLITCH
IMPULSE1
DIGITAL FEEDTHROUGH1
CROSSTALK1
Digital
Analog
DAC-to-DAC
TOTAL HARMONIC DISTORTION 2
OUTPUT NOISE SPECTRAL DENSITY1
OUTPUT NOISE1
SIGNAL-TO-NOISE RATIO (SNR)
SPURIOUS-FREE DYNAMIC RANGE
(SFDR)
SIGNAL-TO-NOISE-AND-DISTORTION
RATIO (SINAD)
1
2
Min
Typ
Max
Unit
Test Conditions/Comments
5
5
0.8
1.4
8
8
µs
µs
V/µs
nV-sec
¼ to ¾ scale settling to ±2 LSB
¼ to ¾ scale settling to ±2 LSB
1 LSB change around major carry (internal reference, gain = 1)
0.13
nV-sec
0.1
−0.25
−1.3
−2.0
−80
300
6
90
83
nV-sec
nV-sec
nV-sec
nV-sec
dB
nV/√Hz
µV p-p
dB
dB
Internal reference, gain = 2
Internal reference, gain = 2
At TA, bandwidth = 20 kHz, VDD = 5 V, fOUT = 1 kHz
DAC code = midscale, 10 kHz, gain = 2
0.1 Hz to 10 Hz, gain = 1
At TA = 25°C, bandwidth = 20 kHz, VDD = 5 V, fOUT = 1 kHz
At TA = 25°C, bandwidth = 20 kHz, VDD = 5 V, fOUT = 1 kHz
80
dB
At TA = 25°C, bandwidth = 20 kHz, VDD = 5 V, fOUT = 1 kHz
「用語の定義」のセクションを参照してください。特に指定がない限り、内部リファレンスとゲイン = 1 を使って測定。
デジタル的に発生した 1 kHz のサイン波。
Rev. B
－7/34 －
AD5672R/AD5676R
データシート
タイミング特性
すべての入力信号は tR = tF = 1 ns/V（VDD の 10 % ～ 90 %）で規定し、(VIL + VIH)/2 の電圧レベルで時間を測定しています。図 2 参照。
VDD = 2.7 V ～ 5.5 V、1.8 V ≤ VLOGIC ≤ 5.5 V、 VREFIN = 2.5 V。 特に指定がない限り、すべての仕様は −40 ℃ ～ +125 ℃ で規定。VDD = 2.7 V
～ 5.5 V、1.8 V ≤ VLOGIC ≤ VDD で最大 SCLK 周波数は 50 MHz。設計と特性評価により保証しますが、出荷テストは行いません。
表 5.
1
Parameter
t1
t2
t3
t4
1.8 V ≤ VLOGIC < 2.7 V
Min
Max
20
4
4.5
15.1
2.7 V ≤ VLOGIC ≤ 5.5 V
Min
Max
20
1.7
4.3
10.1
Unit
ns
ns
ns
ns
Description
SCLK Cycle Time
SCLK High Time
SCLK Low Time
SYNC to SCLK Falling Edge Setup Time
t5
t6
t7
0.8
0.1
0.95
0.8
−0.8
1.25
ns
ns
ns
Data Setup Time
Data Hold Time
SCLK Falling Edge to SYNC Rising Edge
t8
9.65
6.75
ns
Minimum SYNC High Time (Single, Combined, or All Channel Update)
t9
4.75
9.7
ns
SYNC Falling Edge to SCLK Fall Ignore
t10
4.85
5.45
ns
LDAC Pulse Width Low
t11
41.25
25
ns
SCLK Falling Edge to LDAC Rising Edge
t12
26.35
20.3
ns
SCLK Falling Edge to LDAC Falling Edge
t13
4.8
6.2
ns
RESET Minimum Pulse Width Low
t14
132
80
ns
RESET Pulse Activation Time
5.15
5.18
μs
Power-Up Time 1
AD5672R/AD5676R の動作がパワーダウン・モードから通常モードに移行するために要する時間。出力無負荷で 32 番目のクロック・エッジから DAC ミッ
ドスケール値の 90 % まで。
t9
t1
SCLK
t8
t3
t4
t2
t7
SYNC
t6
t5
SDI
DB23
DB0
t12
t10
LDAC1
t11
LDAC2
VOUT
t13
t14
11954-002
RESET
1ASYNCHRONOUS LDAC UPDATE MODE.
2SYNCHRONOUS LDAC UPDATE MODE.
図 2. シリアル書込み動作
Rev. B
－8/34 －
AD5672R/AD5676R
データシート
デイジーチェーンおよびリードバックのタイミング特性
すべての入力信号は tR = tF = 1 ns/V（VDD の 10 % ～ 90 %）で規定し、(VIL + VIH)/2 の電圧レベルで時間を測定しています。図 4 と図 5 参
照。VDD = 2.7 V ～ 5.5 V、1.8 V ≤ VLOGIC ≤ 5.5 V、VREF = 2.5 V。特に指定がない限り、すべての仕様は −40 ℃ ～ +125 ℃ で規定。VDD = 2.7
V ～ 5.5 V、1.8 V ≤ VLOGIC ≤ VDD で最大 SCLK 周波数は 25 MHz または 15 MHz。設計と特性評価により保証しますが、出荷テストは行い
ません。
表 6.
1.8 V ≤ VLOGIC < 2.7 V
2.7 V ≤ VLOGIC ≤ 5.5 V
Unit
ns
ns
ns
ns
Description
0.5
0.4
13
ns
ns
ns
Data Setup Time
Data Hold Time
SCLK Falling Edge to SYNC Rising Edge
55.1
45
ns
Minimum SYNC High Time
21.5
24.4
22.7
20.3
ns
ns
SDO Data Valid from SCLK Rising Edge
SCLK Falling Edge to SYNC Rising Edge
85.5
54
ns
SYNC Rising Edge to SCLK Rising Edge
Parameter
t1
t2
t3
t4
Min
120
33
2.8
75
t5
t6
t7
1.2
0.3
16.2
t8
t10
t11
t12
Max
Min
83.3
25.3
3.25
50
Max
SCLK Cycle Time
SCLK High Time
SCLK Low Time
SYNC to SCLK Falling Edge
回路図とデイジーチェーンおよびリードバックのタイミング図
200µA
VOH (MIN)
CL
20pF
200µA
11954-003
TO OUTPUT
PIN
IOL
IOH
図 3. デジタル出力（SDO）タイミング仕様の負荷回路
SCLK
24
48
t11
t8
t12
t4
SYNC
SDI
t6
DB23
DB0
INPUT WORD FOR DAC N
DB23
DB0
t10
INPUT WORD FOR DAC N + 1
DB23
SDO
UNDEFINED
DB0
INPUT WORD FOR DAC N
図 4. デイジーチェーンのタイミング図
Rev. B
－9/34 －
11954-004
t5
AD5672R/AD5676R
データシート
t1
SCLK
24
1
t8
t4
t3
24
1
t7
t2
SYNC
t6
t5
DB23
DB0
DB23
INPUT WORD SPECIFIES
REGISTER TO BE READ
SDO
DB23
NOP CONDITION
t10
DB0
DB23
UNDEFINED
DB0
SELECTED REGISTER DATA
CLOCKED OUT
図 5. リードバックのタイミング図
Rev. B
DB0
－10/34 －
11954-005
SDI
AD5672R/AD5676R
データシート
絶対最大定格
特に指定のない限り、TA = 25 °C。
熱抵抗
表 7.
Parameter
VDD to GND
VLOGIC to GND
VOUTx to GND
VREF to GND
Digital Input Voltage to GND
Operating Temperature Range
Storage Temperature Range
Junction Temperature
Reflow Soldering Peak Temperature,
Pb-Free (J-STD-020)
ESD Ratings
Human Body Model (HBM)
Field-Induced Charged Device Model
(FICDM)
Rating
−0.3 V to +7 V
−0.3 V to +7 V
−0.3 V to VDD + 0.3 V
−0.3 V to VDD + 0.3 V
−0.3 V to VLOGIC + 0.3
V
−40°C to +125°C
−65°C to +150°C
125°C
260°C
2 kV
1.5 kV
上記の絶対最大定格を超えるストレスを加えると、デバイスに
恒久的な損傷を与えることがあります。この規定はストレス定
格のみを指定するものであり、この仕様の動作のセクションに
記載する規定値以上でのデバイス動作を定めたものではありま
せん。デバイスを長時間絶対最大定格状態に置くと、デバイス
の信頼性に影響を与えることがあります。
Rev. B
－11/34 －
ボードの熱設計には十分に注意する必要があります。熱抵抗
は、使用する PCB、レイアウト、環境条件に大きく影響されま
す。
表 8. 熱抵抗
Package Type
20-Lead TSSOP
(RU-20)1
20-Lead LFCSP
(CP-20-8)2
θJA
98.65
θJB
44.39
θJC
17.58
ΨJT
1.77
ΨJB
43.9
Unit
°C/W
82
16.67
32.5
0.43
22
°C/W
熱抵抗のシミュレーション値は、JEDEC 2S2P サーマル・テスト・ボー
ドに基づいています。JEDEC JESD51 参照
2
熱抵抗のシミュレーション値は、3 つのサーマル・ビアを備えた
JEDEC 2S2P サーマル・テスト・ボードに基づいています。JEDEC
JESD51 参照
1
ESD に関する注意
ESD（静電放電）の影響を受けやすいデバイスです。
電荷を帯びたデバイスや回路ボードは、検知されない
まま放電することがあります。本製品は当社独自の特
許技術である ESD 保護回路を内蔵してはいますが、
デバイスが高エネルギーの静電放電を被った場合、損
傷を生じる可能性があります。したがって、性能劣化
や機能低下を防止するため、ESD に対する適切な予防
措置を講じることをお勧めします。
AD5672R/AD5676R
データシート
15
LDAC
SDI
7
14
RSTSEL
GAIN
8
13
GND
VOUT7
9
12
VOUT4
VOUT6
10
11
VOUT5
SDO
SYNC 3
SCLK 4
AD5672R/
AD5676R
11954-006
SDI 5
14 RESET
13 SDO
12 LDAC
11 GND
TOP VIEW
(Not to Scale)
NOTES
1. NIC = NO INTERNAL CONNECTION.
2. THE EXPOSED PAD MUST BE TIED TO GND.
11954-107
6
16 NIC
SCLK
TOP VIEW
(Not to Scale)
15 VREFOUT
VDD 1
VLOGIC 2
NIC 10
SYNC
16
18 VOUT2
RESET
5
17 VOUT3
17
AD5672R/
AD5676R
9
4
8
VREFOUT
VLOGIC
VOUT4
18
VOUT5
3
20 VOUT0
VOUT3
VDD
7
VOUT2
19
6
20
VOUT0
VOUT6
1
2
VOUT7
VOUT1
19 VOUT1
ピン配置およびピン機能の説明
図 7. LFCSP のピン配置
図 6. TSSOP のピン配置
表 9. ピン機能の説明
Pin No.
TSSOP LFCSP
1
19
Mnemonic
VOUT1
DAC 1 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
2
20
VOUT0
DAC 0 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
3
1
VDD
電源入力。これらのデバイスは 2.7 V ～ 5.5 V で動作します。VDD 電源は、10 µF のコンデンサと 0.1 µF のコ
ンデンサとの並列接続で GND にデカップリングします。
4
2
VLOGIC
デジタル電源。このピンの電圧は 1.8 V ～ 5.5 V の範囲です。
5
3
SYNC
アクティブ・ローのコントロール入力。これは、入力データに対するフレーム同期信号です。SYNC がロ
ー・レベルになると、データは次の 24 個のクロックの立下がりエッジで転送されます。
6
4
SCLK
シリアル・クロック入力です。データは、シリアル・クロック入力の立下がりエッジで入力シフト・レジス
タに入力されます。データは最大 50 MHz のレートで転送できます。
7
5
SDI
シリアル・データ入力。このデバイスは、24 ビットの入力シフト・レジスタを内蔵しています。データは、
シリアル・クロック入力の立下がりエッジでレジスタに入力されます。
GAIN
スパン設定ピン。このピンを GND に接続すると、8 個全ての DAC 出力のスパンが 0 V ～ VREF になります。
このピンを VLOGIC に接続すると、8 個全ての DAC 出力のスパンが 0 V ～ 2 × VREF になります。
8
9
6
VOUT7
DAC 7 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
10
7
VOUT6
DAC 6 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
11
8
VOUT5
DAC 5 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
12
9
VOUT4
DAC 4 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
10
NIC
内部接続なし。
11
GND
デバイスの全ての回路のグラウンド基準ポイント。
RSTSEL
パワーオン・リセット・ピン。このピンを GND に接続すると、8 個全ての DAC がゼロ・スケールにパワー
アップします。このピンを VLOGIC に接続すると、8 個全ての DAC がミッドスケールにパワーアップします。
13
14
1
Description
15
12
LDAC
DAC のロード。LDAC は、非同期と同期の 2 つのモードで動作します。入力レジスタに新しいデータがある
場合、このピンにロー・レベルのパルスを与えると、任意または全ての DAC レジスタを更新できるので、全
ての DAC 出力を同時に更新できます。このピンはロー・レベルに固定することもできます。
16
13
SDO
シリアル・データ出力。このピンを使って複数のデバイスをデイジーチェーン接続することができます。あ
るいは、このピンをリードバックに使用することもできます。シリアル・データは SCLK の立上がりエッジ
で転送され、立下がりエッジで有効になります。
17
14
RESET
非同期リセット入力。RESET 入力は、立下がりエッジで検出されます。RESET がロー・レベルの場合、全て
の LDAC パルスは無視されます。RESET がロー・レベルになると、入力レジスタと DAC レジスタが
RSTSEL ピンの状態に応じてゼロ・スケールまたはミッドスケールに更新されます。
18
15
VREFOUT
リファレンス出力電圧。内部リファレンスを使用する場合、これはリファレンス出力ピンになります。
19
17
VOUT3
DAC 3 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
20
18
VOUT2
DAC 2 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
N/A 1
0
EPAD
露出パッド。露出パッドは GND に接続する必要があります。
N/A は適用なしを表します。
Rev. B
－12/34 －
AD5672R/AD5676R
データシート
代表的な性能特性
1.0
2.0
0.8
1.5
0.6
DNL ERROR (LSB)
INL ERROR (LSB)
1.0
0.5
0
–0.5
0.4
0.2
0
–0.2
–0.4
–1.0
11954-007
–2.0
0
10000
20000
30000
40000
60000
50000
11954-010
–0.6
–1.5
–0.8
–1.0
70000
0
500
1000
1500
2000
2500
3000
3500
4000
CODE
CODE
図 8. AD5676R のコード対 INL 誤差
図 11. AD5672R のコード対 DNL 誤差
0.04
2.0
1.5
0.03
TUE (% OF FSR)
INL ERROR (LSB)
1.0
0.5
0
–0.5
0.02
0.01
0
–1.0
11954-008
–2.0
0
500
1000
1500
2000 2500
CODE
3000
3500
11954-011
–0.01
–1.5
–0.02
4000
0
図 9. AD5672R のコード対 INL 誤差
10000
20000
30000
40000
CODE
50000
60000
70000
図 12. AD5676R のコード対 TUE
0.04
1.0
0.8
0.03
TUE (% of FSR)
0.4
0.2
0
–0.2
0.02
0.01
0
–0.4
–0.6
–0.8
–1.0
0
10000
20000
30000
40000
CODE
50000
60000
図 10. AD5676R のコード対 DNL 誤差
70000
11954-012
–0.01
11954-009
DNL ERROR (LSB)
0.6
–0.02
0
500
1000
1500
2000 2500
CODE
3000
図 13. AD5672R のコード対 TUE
3500
4000
AD5672R/AD5676R
10
10
8
8
6
6
4
4
DNL ERROR (LSB)
2
0
–2
–10
–40
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–20
0
20
40
–6
11954-013
–8
0
–2
–4
–4
–6
2
60
80
100
–8
–10
–40
120
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–20
0
TEMPERATURE (°C)
8
0.09
6
0.08
4
0.07
TUE (% OF FSR)
2
0
–2
0.04
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
0
–40
5.2
0.08
4
0.07
TUE (% OF FSR)
DNL ERROR (LSB)
6
2
0
–2
11954-015
60
80
100
120
60
80
100
120
100
120
0.05
0.04
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
0.01
0
–40
–20
0
20
40
60
80
TEMPERATURE (°C)
TEMPERATURE (°C)
図 19. AD5672R の TUE の温度特性
図 16. AD5676R の DNL 誤差の温度特性
Rev. B
40
0.02
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
40
20
0.06
0.03
–4
20
0
図 18. AD5676R の TUE の温度特性
0.09
0
–20
TEMPERATURE (°C)
8
–20
11954-017
11954-014
3.7
4.2
4.7
SUPPLY VOLTAGE (V)
0.01
0.10
–10
–40
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
0.02
10
–8
120
0.05
図 15. AD5672R の電源電圧対 INL 誤差
–6
100
0.06
0.03
–4
3.2
80
11954-018
INL ERROR (LSB)
0.10
–8
60
図 17. AD5672R の DNL 誤差の温度特性
10
–10
2.7
40
TEMPERATURE (°C)
図 14. AD5676R の INL 誤差の温度特性
–6
20
11954-016
INL ERROR (LSB)
データシート
－14/34 －
AD5672R/AD5676R
10
0.10
8
0.08
6
0.06
4
0.04
TUE (% OF FSR)
2
0
–2
3.2
3.7
4.2
4.7
–0.08
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–0.10
2.7
5.2
3.2
3.7
10
0.10
8
0.08
6
0.06
4
0.04
2
0
–2
0.02
0
–0.02
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
3.2
3.7
4.2
11954-027
–0.06
4.7
–0.08
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–0.10
2.7
5.2
3.2
3.7
10
0.10
8
0.08
6
0.06
4
0.04
2
0
–2
–4
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
3.2
3.7
4.2
4.7
5.2
0.02
FULL-SCALE ERROR
0
GAIN ERROR
–0.02
–0.04
–0.08
–0.10
–40
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–20
0
20
40
60
80
100
120
TEMPERATURE (°C)
SUPPLY VOLTAGE (V)
図 22. AD5672R の電源電圧対 DNL 誤差
Rev. B
5.2
–0.06
11954-028
–10
2.7
4.7
図 24. AD5672R の電源電圧対 TUE
ERROR (% OF FSR)
DNL ERROR (LSB)
図 21. AD5676R の電源電圧対 DNL 誤差
–8
4.2
SUPPLY VOLTAGE (V)
SUPPLY VOLTAGE (V)
–6
5.2
–0.04
–4
–8
4.7
図 23. AD5676R の電源電圧対 TUE
TUE (% OF FSR)
DNL ERROR (LSB)
図 20. AD5676R の電源電圧対 INL 誤差
–10
2.7
4.2
SUPPLY VOLTAGE (V)
SUPPLY VOLTAGE (V)
–6
11954-029
–0.06
11954-030
–10
2.7
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
11954-025
–8
0
–0.02
–0.04
–4
–6
0.02
11954-031
INL ERROR (LSB)
データシート
図 25. AD5676R のゲイン誤差とフルスケール誤差の温度特性
－15/34 －
AD5672R/AD5676R
データシート
0.10
1.8
0.08
1.5
0.06
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
ERROR (mV)
ERROR (% OF FSR)
1.2
0.04
0.02
0
GAIN ERROR
–0.02
ZERO CODE ERROR
0.9
0.6
OFFSET ERROR
0.3
FULL-SCALE ERROR
–0.04
0
–0.06
0
–20
20
40
60
80
100
120
–0.3
–0.6
–40
11954-035
–0.10
–40
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
11954-032
–0.08
0
–20
TEMPERATURE (°C)
図 26. AD5672R のゲイン誤差とフルスケール誤差の温度特性
80
100
120
図 29. AD5676R のゼロコード誤差とオフセット誤差の温度特性
1.8
0.10
0.08
1.5
0.06
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
1.2
0.04
ERROR (mV)
ERROR (% OF FSR)
60
20
40
TEMPERATURE (°C)
0.02
GAIN ERROR
0
–0.02
FULL-SCALE ERROR
–0.04
ZERO CODE ERROR
0.9
OFFSET ERROR
0.6
0.3
0
–0.06
3.2
3.7
4.2
4.7
5.2
–0.3
–0.6
–40
11954-036
–0.10
2.7
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
11954-033
–0.08
0
–20
SUPPLY VOLTAGE (V)
20
40
60
TEMPERATURE (°C)
80
100
120
図 30. AD5672R のゼロコード誤差とオフセット誤差の温度特性
図 27. AD5676R の電源電圧対ゲイン誤差
およびフルスケール誤差
1.5
0.10
0.08
1.0
0.04
0.02
GAIN ERROR
–0.02
–0.5
FULL-SCALE ERROR
–0.04
–0.06
–1.0
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
3.2
3.7
4.2
11954-034
–0.10
2.7
4.7
5.2
–1.5
2.7
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
3.2
3.7
4.2
4.7
5.2
SUPPLY VOLTAGE (V)
SUPPLY VOLTAGE (V)
図 31. AD5676R の電源電圧対ゼロコード誤差および
オフセット誤差
図 28. AD5672R の電源電圧対ゲイン誤差および
フルスケール誤差
Rev. B
OFFSET ERROR
0
11954-037
0
–0.08
ZERO CODE ERROR
0.5
ERROR (mV)
ERROR (% OF FSR)
0.06
－16/34 －
AD5672R/AD5676R
データシート
6
1.5
0xFFFF
5
1.0
ZERO CODE ERROR
4
0xC000
0.5
VOUT (V)
ERROR (mV)
3
OFFSET ERROR
0
0x8000
2
0x4000
1
–0.5
0x0000
0
–1.5
2.7
3.2
3.7
–1
11954-038
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
4.2
4.7
–2
–0.06
5.2
11954-042
–1.0
–0.04
–0.02
0.02
0.04
0.06
図 35. 5 V でのソース能力とシンク能力
図 32. AD5672R の電源電圧対ゼロコード誤差および
オフセット誤差
4.0
70
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
60
3.5
3.0
50
0xFFFF
VOUT (V)
2.5
40
HITS
0
LOAD CURRENT (A)
SUPPLY VOLTAGE (V)
30
2.0
0xC000
1.5
0x8000
1.0
0x4000
0.5
20
0x0000
11954-039
–0.5
–1.0
–0.06
1895
1880
1850
1865
1835
1820
1805
1790
1775
1745
1760
1715
1730
1700
0
11954-043
0
10
–0.04
0
–0.02
0.02
LOAD CURRENT (A)
0.04
0.06
IDD FULL SCALE (µA)
図 36. 3 V でのソース能力とシンク能力
図 33. 内部リファレンス使用時の電源電流（IDD）
1.6
1.4
SINKING, VDD = –2.7V
SINKING, VDD = –3.0V
SINKING, VDD = –5.0V
SOURCING, VDD = –5.0V
SOURCING, VDD = –3.0V
SOURCING, VDD = –2.7V
1.0
1.4
IDD (mA)
ΔVOUT (V)
0.6
U1284
U1285
U1286
1.5
0.2
–0.2
1.3
1.2
–0.6
11954-041
–1.4
0
0.005
0.010
0.015
0.020
0.025
0.030
LOAD CURRENT (A)
図 34. 負荷電流対ヘッドルーム／フットルーム（ΔVOUT）
Rev. B
－17/34 －
11954-044
1.1
–1.0
1.0
0
10000
20000
30000
40000
CODE
50000
図 37. コード対電源電流（IDD）
60000
70000
AD5672R/AD5676R
データシート
2.0
2.0
1.8
1.8
FULL-SCALE
1.6
1.6
DAC 1
DAC 2
DAC 3
DAC 4
DAC 5
DAC 5
DAC 7
DAC 8
1.4
ZERO CODE
1.2
1.0
1.2
VOUT (V)
IDD (mA)
1.4
1.0
0.8
EXTERNAL REFERENCE, FULL-SCALE
0.6
0.8
11954-045
0
–20
20
40
60
80
100
0
80
120
100
120
図 38. 電源電流（IDD）の温度特性
6
1.8
5
1.6
200
0.005
VDD (V)
VOUT0 (V)
VOUT1 (V)
VOUT2 (V)
VOUT3 (V)
VOUT4 (V)
VOUT5 (V)
VOUT6 (V)
VOUT7 (V)
VDD (V)
1.4
IDD (mA)
180
0.006
4
FULL-SCALE
ZERO CODE
3
2
EXTERNAL REFERENCE, FULL-SCALE
1.0
160
図 41. フルスケール・セトリング・タイム
2.0
1.2
140
TIME (µs)
TEMPERATURE (°C)
0.004
0.003
0.002
1
0.001
0
0
VOUT (V)
0.4
–40
0.2
11954-048
VDD = 5.5V
GAIN = +1
INTERNAL REFERENCE = 2.5V
1/4 TO 3/4 SCALE
0.4
0.6
0.4
2.7
11954-046
0.6
3.2
3.7
4.2
4.7
–1
5.2
0
2
4
6
8
–0.001
10
TIME (ms)
SUPPLY VOLTAGE (V)
図 39. 電源電圧対電源電流（IDD）
図 42. 0 V とミッドスケールへのパワーオン・リセット
2.2
3.0
2.0
MIDSCALE, GAIN = 2
2.5
FULL-SCALE
1.8
2.0
VOUT (V)
IDD (mA)
1.6
1.4
ZERO CODE
1.2
1.0
EXTERNAL REFERENCE, FULL-SCALE
1.5
MIDSCALE, GAIN = 1
1.0
0.5
0.4
2.7
11954-047
0.6
3.2
3.7
4.2
4.7
5.2
0
–5
0
5
TIME (µs)
SUPPLY VOLTAGE (V)
図 40. ゼロ・コードとフルスケール対電源電流（IDD）
Rev. B
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
－18/34 －
図 43. パワーダウン終了時のミドスケール出力
10
11954-050
0.8
11954-049
0.8
AD5672R/AD5676R
データシート
0.004
0.003
0.002
1
VOUT (V)
0.001
0
–0.003
–0.004
15
16
17
18
20
19
2
CH1 50.0mV
22
21
11954-054
VDD = 5V
GAIN = 1
TD = 25°C
REFERENCE = 2.5V
CODE = 7FFF TO 8000
ENERGY = 1.209376nV-s
–0.002
11954-051
–0.001
M1.00s
A CH1
401mV
TIME (µs)
図 44. デジタル／アナログ・グリッチ・インパルス
図 47. 0.1 Hz ～ 10 Hz での出力ノイズ
0.003
1200
VDD = 5V
TA = 25°C
GAIN = 1
INTERNAL REFERENCE = 2.5V
0.002
1000
0.001
800
NSD (nV/√Hz)
VOUT (V)
0
–0.001
CHANNEL 1
CHANNEL 2
CHANNEL 3
CHANNEL 4
CHANNEL 5
CHANNEL 6
CHANNEL 7
–0.002
–0.003
–0.004
FULL SCALE
MID SCALE
ZERO SCALE
600
400
11954-052
–0.006
0
2
4
6
8
10
12
14
16
18
11954-055
200
–0.005
0
10
20
100
1k
10k
FREQUENCY (Hz)
TIME (µs)
1M
図 48. ノイズ・スペクトル密度（NSD）
図 45. アナログ・クロストーク
0
0.012
CHANNEL 1
CHANNEL 2
CHANNEL 3
CHANNEL 4
CHANNEL 5
CHANNEL 6
CHANNEL 7
0.010
0.008
0.006
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–20
–40
–60
THD (dBV)
0.004
VOUT (V)
100k
0.002
0
–0.002
–80
–100
–120
–0.004
–140
–0.008
–0.010
0
2
4
6
8
10
12
14
16
18
20
–180
0
2
4
6
8
10
12
14
16
FREQUENCY (kHz)
TIME (µs)
図 46. DAC 間クロストーク
Rev. B
–160
11954-056
11954-053
–0.006
図 49. 1 kHz での全高調波歪み（THD）
－19/34 －
18
20
AD5672R/AD5676R
データシート
1600
INTERNAL REFERENCE NSD (nV/√Hz)
1.9
1.8
CL = 0nF
CL = 0.1nF
CL = 1nF
CL = 4.7nF
CL = 10nF
VOUT (V)
1.7
1.6
1.5
1.4
1.3
11954-057
1.2
1.1
1.0
0.10
0.11
0.12
0.13
0.14
0.15
0.16
0.17
0.18
0.19
1400
VDD = 5V
TA = 25°C
1200
1000
800
600
400
200
11954–061
2.0
0
10
0.20
100
1k
図 50. 容量性負荷対セトリング・タイム
100k
1M
図 53. 内部リファレンスの NSD の周波数特性
2.0
2.5020
1.8
2.5015
DEVICE1
DEVICE2
DEVICE3
DEVICE4
DEVICE5
1.6
2.5010
DAC 1
DAC 2
DAC 3
DAC 4
DAC 5
DAC 6
DAC 7
DAC 8
1.2
1.0
0.8
2.5005
VREF (V)
1.4
VOUT (V)
10k
FREQUENCY (Hz)
TIME (ms)
2.5000
2.4995
0.6
2.4990
0.4
0
80
100
120
140
160
180
2.4980
–40
200
TIME (µs)
2
0.2
RESET
MIDSCALE,MIDSCALE,
GAINGAIN
= 1= 1
VOUT AT ZS (V)
VOUT AT MS (V)
0.3
0.1
1
40
TIME (µs)
0
60
11954-059
ZERO SCALE, GAIN = 1
20
図 52. ハードウェア・リセット
Rev. B
0
20
40
60
80
100
120
図 54. 内部リファレンス電圧（VREF）の温度特性（A グレード）
3
0
–20
TEMPERATURE (°C)
図 51. セトリング・タイム、5.5 V
0
–20
11954-062
2.4985
11954-058
0.2
－20/34 －
AD5672R/AD5676R
データシート
2.50050
2.5020
TA = 25°C
DEVICE1
DEVICE2
DEVICE3
DEVICE4
DEVICE5
2.5015
2.5010
2.50045
2.50040
2.50035
DEVICE3
2.50025
2.4990
2.50020
2.4985
2.50015
–20
0
20
40
60
80
100
120
図 55. 内部リファレンス電圧（VREF）の温度特性（B グレード）
2.5035
VDD = 5V
TA = 25°C
2.5025
2.5020
2.5015
2.5010
2.5005
11954-064
2.5000
2.4995
–0.035
–0.025
–0.015
–0.005
0.005
0.015
LOAD CURRENT (A)
0.025
0.035
図 56. 負荷電流および電源電圧（VDD）対内部リファレンス電圧
Rev. B
2.50010
2.5
3.0
3.5
4.0
4.5
5.0
5.5
VDD (V)
TEMPERATURE (°C)
VREF (V)
2.50030
2.4995
2.4980
–40
DEVICE2
11954-065
VREF (V)
2.5000
11954-063
VREF (V)
2.5005
2.5030
DEVICE1
－21/34 －
図 57. 電源電圧（VDD）対内部リファレンス電圧（VREF）
AD5672R/AD5676R
データシート
用語の定義
相対精度または積分非直線性（INL）
DAC の場合、相対精度すなわち積分非直線性は、DAC の伝達
関数の上下両端を結ぶ直線からの最大偏差（LSB 単位）を表し
ます。
微分非直線性（DNL）
微分非直線性（DNL）は、隣接する 2 つのコードの間における
測定された変化と理論的な 1 LSB 変化との差を表します。微分
非直線性の仕様が ±1LSB 以内の場合は、単調増加性が保証され
ています。これらの DAC は、設計により単調増加性を保証し
ています。
ゼロ・コード誤差
ゼロ・コード誤差は、ゼロのコード（0x0000）を DAC レジス
タにロードしたときの出力誤差を測定したものです。出力は理
論上 0 V となります。DAC と出力アンプのオフセット誤差の組
み合わせによって DAC 出力が 0 V より低くなることはないた
め、ゼロコード誤差は常に正の値になります。ゼロ/コード誤差
は mV で表されます。
フルスケール誤差
フルスケール誤差は、フルスケール・コード（0xFFFF）を DAC
レジスタにロードしたときの出力誤差を測定したものです。理
論上の出力は VDD − 1 LSB です。フルスケール誤差はフルスケ
ール範囲のパーセント値（% FSR）で表されます。
ゲイン誤差
ゲイン誤差は DAC のスパン誤差を表します。DAC の伝達特性
の傾きの理論値からの偏位で、FSR の % で表されます。
オフセット誤差ドリフト
ゼロコード誤差ドリフトは、温度変化に伴うオフセット誤差の
変化を測定したもので、µV/℃ で表されます。
オフセット誤差
オフセット誤差は、伝達関数のリニア領域での VOUT（実測値）
と VOUT（理想値）との差を mV で表します。オフセット誤差
は、コード 256 を DAC レジスタにロードして測定します。こ
れは負または正の値となります。
DC 電源電圧変動除去比（PSRR）
DC 電源電圧変動除去比は、電源電圧変化の DAC 出力に対する
影響を表します。PSRR は、DAC のフルスケール出力での VOUT
の変化の VDD の変化に対する比で、mV/V で表されます。VREF
を 2 V に維持し、VDD を ±10 % 変化させます。
Rev. B
－22/34 －
出力電圧セトリング・タイム
出力電圧セトリング・タイムは、フルスケールの 1/4 から 3/4 ま
での入力の変化に対して、DAC 出力が規定のレベルに安定する
ために要する時間であり、SYNC の立上がりエッジから測定さ
れます。
デジタル／アナログ・グリッチ・インパルス
デジタル／アナログ・グリッチ・インパルスは、DAC レジスタ
の入力コードが変化したときに、アナログ出力に混入するイン
パルスを表します。通常、nV-sec で表すグリッチの面積として
規定され、主要なキャリ変化（0x7FFF から 0x8000）時に、デ
ジタル入力コードが 1 LSB だけ変化したときに測定されます。
デジタル・フィードスルー
デジタル・フィードスルーは、DAC 出力の更新が行われていな
いときに、DAC のデジタル入力から DAC のアナログ出力に注
入されるインパルスを表します。nV-sec で規定され、データ・
バス上でのフルスケール・コード変化時、すなわち全ビット 0
から全ビット 1 への変化、またはその逆の変化のときに測定さ
れます。
リファレンス・フィードスルー
リファレンス・フィードスルーは、DAC 出力の更新が行われて
いないときの DAC 出力の信号振幅とリファレンス入力の比を
表します。（dB で表されます。）
ノイズ・スペクトル密度
ノイズ・スペクトル密度は、内部で発生するランダム・ノイズ
を測定したものです。ランダム・ノイズは、スペクトル密度
（nV/√Hz）として特性評価されます。DAC にミッドスケールを
ロードして、その出力で発生するノイズを測定し、nV/√Hz で表
されます。
DC クロストーク
DC クロストークは、別の DAC の出力の変化に応じた 1 つの
DAC の出力レベルの DC 変化を表します。ミッドスケールに維
持した別の DAC をモニタしながら、1 つの DAC 上でのフルス
ケール出力変化（または、ソフト・パワーダウンおよびパワー
アップ）を使って測定し、μV で表されます。
負荷電流変化に起因する DC クロストークは、1 つの DAC の負
荷電流の変化がミッドスケールに維持された別の DAC へ与え
る影響を測定し、μV/mA で表されます。
デジタル・クロストーク
デジタル・クロストークは、別の DAC の入力レジスタにおけ
るフルスケール・コード変化（全ビット 0 から全ビット 1 への
変化、およびその逆）に応じて、ミッドスケール・レベルにあ
る 1 つの DAC の出力に混入したグリッチ・インパルスを表し
ます。スタンドアロン・モードで測定し、nV-sec で表されま
す。
AD5672R/AD5676R
データシート
アナログ・クロストーク
アナログ・クロストークは、別の DAC の出力での変化によっ
て 1 つの DAC の出力に混入したグリッチ・インパルスを表し
ます。最初に、入力レジスタの 1 つにフルスケール・コード変
化（全ビット 0 から全ビット 1 への変化、およびその逆）をロ
ードして測定します。次に、ソフトウェア LDAC を実行して、
デジタル・コードが変化しなかった DAC の出力をモニタしま
す。グリッチの面積は nV-sec で表されます。
DAC 間クロストーク
DAC 間クロストークは、デジタル・コードの変化とそれに続く
別の DAC のアナログ出力変化に起因して、1 つの DAC の出力
に混入するグリッチ・インパルスを表します。書込みコマンド
と更新コマンドを使って、影響元のチャンネルにフルスケー
ル・コード変化（全ビット 0 から全ビット 1 への変化、および
その逆）をロードし、ミッドスケールにある影響先のチャンネ
ルの出力をモニタして測定します。グリッチのエネルギは nVsec で表されます。
乗算帯域幅
乗算帯域幅は、DAC 内部のアンプの有限な帯域幅を測定したも
のです。リファレンスのサイン波（フルスケール・コードを
DAC にロードした状態）が出力に現れます。乗算帯域幅は、出
力振幅が入力を 3dB 下回るときの周波数です。
Rev. B
－23/34 －
全高調波歪み（THD）
THD は、理想的なサイン波と、DAC を使って減衰したサイン
波との偏差を表します。DAC のリファレンスにサイン波を使用
し、DAC 出力に生じる高調波を測定した値が THD であり、dB
で表されます。
電圧リファレンス温度係数（TC）
電圧リファレンス TC は、温度変化に伴うリファレンス出力電
圧の変化を測定したもので、ボックス法を使って計算します。
この方法では、次のように、ppm/℃ で表される所定の温度範囲
でのリファレンス出力の最大変化として TC を定義していま
す。
 VREF ( MAX ) − VREF ( MIN ) 
6
TC = 
 × 10
V
×
Temp
Range
 REF ( NOM )

ここで、
VREF (MAX) は全温度範囲で測定した最大リファレンス出力、
VREF (MIN) は全温度範囲で測定した最小リファレンス出力、
VREF (NOM) は公称リファレンス出力電圧 2.5 V、
Temp Range は規定の温度範囲 −40 ℃ ～ +125 ℃ です。
AD5672R/AD5676R
データシート
動作原理
D/A コンバータ
VREF
AD5672R/AD5676R は、12/16 ビット、シリアル入力、電圧出力
のオクタル DAC で、リファレンスを内蔵しています。これら
のデバイスは 2.7 V ～ 5.5 V の電源電圧で動作します。データ
は、3 線式シリアル・インターフェースを介して 24 ビットのワ
ード・フォーマットで AD5672R/AD5676R に書き込まれます。
AD5672R/AD5676R は、DAC 出力を既知の出力状態にパワーア
ップさせるパワーオン・リセット回路を内蔵しています。これ
らのデバイスにはソフトウェア・パワーダウン・モードも内蔵
されており、標準的な消費電流を 1 µA まで低減します。
R
R
TO OUTPUT
AMPLIFIER
R
伝達関数
R
内部リファレンスはデフォルトでオンになります。
DAC アーキテクチャ
AD5672R/AD5676R では、セグメント化ストリング DAC アーキ
テクチャを採用し、出力バッファを内蔵しています。内部ブロ
ック図を図 58 に示します。
VREF
REF (+)
RESISTOR
STRING
REF (–)
GND
VOUTX
11954-066
DAC
REGISTER
GAIN
(GAIN = 1 OR 2)
図 58. 1 チャンネルの DAC アーキテクチャのブロック図
抵抗ストリング構造を図 59 に示します。DAC レジスタにロー
ドされるコードにより、電圧を取り出して出力アンプに供給す
るストリングのノードが決まります。スイッチの 1 つが閉じて
ストリングがアンプに接続されることにより、電圧が取り出さ
れます。ストリング内の各抵抗は同じ値 R を持つため、ストリ
ング DAC の単調増加性が保証されます。
Rev. B
図 59. 抵抗ストリング構造
内部リファレンス
AD5672R/AD5676R の内部リファレンスは、パワーアップ時に
イネーブルされますが、コントロール・レジスタへの書込みに
よってディスエーブルすることができます。詳細については、
「内部リファレンスのセットアップ」のセクションを参照して
ください。
AD5672R/AD5676R は、2.5 V、2 ppm/℃ のリファレンスを備
え、GAIN ピンまたはゲイン・ビットの状態に応じて 2.5 V また
は 5 V のフルスケール出力になります。デバイスの内部リファ
レンスは VREFOUT ピンに出力されます。このバッファ付きリフ
ァレンスは最大 15 mA の外部負荷を駆動できます。
出力アンプ
出力バッファ・アンプは、出力でレール to レール電圧を発生し
ます。実際の範囲は、VREF の値、ゲインの設定、オフセット誤
差、ゲイン誤差に依存します。
2.5V
REF
INPUT
REGISTER
R
11954-067
出力アンプのゲインは、TSSOP バージョンのゲイン選択ピン
（GAIN）または LFCSP バージョンのゲイン・ビットを使って
×1 または ×2 に設定することができます。GAIN ピンを GND に
接続すると、8 個全ての DAC 出力のスパンが 0 V ～ VREF にな
ります。GAIN ピンを VLOGIC に接続すると、8 個全ての DAC 出
力のスパンが 0 V ～ 2 × VREF になります。LFCSP パッケージを
採用する場合は、内部リファレンスおよびゲイン設定レジスタ
のゲイン・ビットを使って出力アンプのゲインを設定します。
ゲイン・ビットのデフォルト値は 0 です。ゲイン・ビットが 0
のときは、8 個全ての DAC 出力のスパンが 0 V ～ VREF になり
ます。ゲイン・ビットが 1 のときは、8 個全ての DAC 出力のス
パンが 0 V ～ 2 × VREF.になります。TSSOP バージョンでは、ゲ
イン・ビットは無視されます。
－24/34 －
これらの出力アンプは、GND に接続した 1 kΩ と 10 nF の並列
接続負荷を駆動することができます。1/4 スケールから 3/4 スケ
ールまでのセトリング・タイムが 5 µs（代表値）のときのスル
ー・レートは 0.8 V/µs です。
AD5672R/AD5676R
データシート
表 10. コマンドの定義
シリアル・インターフェース
AD5672R/AD5676R は、SPI、QSPI™、MICROWIRE の各インタ
ーフェース規格や大部分の DSP と互換性のある 3 線式シリア
ル・インターフェース（SYNC、SCLK、SDI）を採用していま
す。図 2 に、代表的な書込みシーケンスのタイミング図を示し
ます。AD5672R/AD5676R は SDO ピンを備えているので、複数
のデバイスをデイジーチェーン接続することができます（「デ
イジーチェーン動作」のセクションを参照）。このピンはリー
ドバックに使うこともできます。
C3
0
0
Command
C2 C1
0
0
0
0
C0
0
1
0
0
1
0
0
0
0
0
1
1
1
0
0
1
0
1
0
0
1
1
1
0
1
1
0
0
1
0
データワードは、AD5672R では 12 ビットの入力コードとそれ
に続く 4 個のドントケア・ビット、AD5676R では 16 ビットの
入力コードのみで構成されます（図 60 と図 61 参照）。これら
のデータ・ビットは、SCLK の 24 個の立下がりエッジで入力レ
ジスタに転送され、SYNC の立上がりエッジで更新されます。
1
1
0
0
0
1
1
0
1
0
1
1
コマンドは、選択したアドレス・ビットに応じて、個別の DAC
チャンネル、組み合わせの DAC チャンネル、または全ての
DAC に対して実行します。
1
…
1
1
…
1
0
…
1
0
…
1
入力シフトレジスタ
AD5672R/AD5676R の入力シフトレジスタは 24 ビット幅です。
データは MSB ファースト（DB23）でロードされ、最初の 4 ビ
ットはコマンド・ビット C3 ～ C0（表 10 参照）、次の 4 ビット
は DAC アドレス・ビット A3 ～ A0（表 11 参照）、最後のビッ
ト列はデータワードです。
Description
No operation
Write to Input Register n where n = 1 to 8,
depending on the DAC selected from the
address bits in Table 11 (dependent on LDAC
)
Update DAC Register n with contents of
Input Register n
Write to and update DAC Channel n
Power down/power up the DAC
Hardware LDAC mask register
Software reset (power-on reset)
Internal reference and gain setup register
Set up the DCEN register (daisy-chain
enable)
Set up the readback register (readback enable)
Update all channels of the input register
simultaneously with the input data
Update all channels of the DAC register and
input register simultaneously with the input
data
Reserved
Reserved
表 11. アドレス・コマンド
A3
0
0
0
0
0
0
0
0
1
Channel Address[3:0]
A1
0
0
1
1
0
0
1
1
A2
0
0
0
0
1
1
1
1
Selected Channel1
DAC 0
DAC 1
DAC 2
DAC 3
DAC 4
DAC 5
DAC 6
DAC 7
A0
0
1
0
1
0
1
0
1
アドレス・ビットを使って DAC チャンネルの任意の組み合わせを選択することができます。
DB23 (MSB)
C3
C2
DB0 (LSB)
C1
C0
A3
A2
A1
A0
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
X
X
X
X
DATA BITS
ADDRESS BITS
11954-068
COMMAND BITS
図 60. AD5672R の入力シフトレジスタ値
DB23 (MSB)
C3
C2
DB0 (LSB)
C1
C0
A3
A2
A1
A0
D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
DATA BITS
ADDRESS BITS
11954-069
COMMAND BITS
図 61. AD5676R の入力シフトレジスタ値
Rev. B
－25/34 －
AD5672R/AD5676R
データシート
スタンドアロン動作
SYNC ラインをロー・レベルにすると、書込みシーケンスが開
始されます。SDI ラインからのデータは、SCLK の立下がりエ
ッジで 24 ビット入力シフトレジスタに入力されます。24 個の
データ・ビットの最終ビットがクロックインされた後
に、SYNC をハイ・レベルにします。次いで、設定された機
能、すなわち LDAC に応じた DAC レジスタ値の変更や動作モ
ードの変更が実行されます。24 番目のクロックより前のクロッ
クで SYNC をハイ・レベルにすると、それが有効なフレームと
見なされて、無効なデータが DAC にロードされます。次の書
込みシーケンスの前に SYNC を少なくとも 20 ns の間ハイ・レ
ベルにして（シングル・チャンネル、図 2 の t8 参照）、SYNC
の立下がりエッジで次の書込みシーケンスを開始できるように
します。デバイスの消費電力を小さくするため、書込みシーケ
ンスと書込みシーケンスの間は SYNC を電源電圧でアイドル状
態にします。SYNC ラインは SCLK の 24 個の立下がりエッジの
間ロー・レベルに維持され、DAC は SYNC の立上がりエッジで
更新されます。
データがアドレス指定された DAC の入力レジスタへ転送され
た後に、SYNC ラインがハイ・レベルの間に LDAC をロー・レ
ベルにすると、すべての DAC レジスタと出力が更新されま
す。
書込みコマンドと更新コマンド
SDI
SCK
SCLK
PC7
SYNC
PC6
LDAC
SDO
MISO
SDI
AD5672R/
AD5676R
SCLK
SYNC
LDAC
SDO
SDI
AD5672R/
AD5676R
SCLK
SYNC
入力レジスタ n の値による DAC レジスタ n の更新
コマンド 0010 は、選択した入力レジスタの値を DAC レジスタ
と出力にロードして DAC 出力を直接更新します。
DAC チャンネル n への書込みと更新（LDAC に依存
しない）
コマンド 0011 により、DAC レジスタに書込みを行って DAC 出
力を直接更新することができます。ビット D7 ～ ビット D0 に
より、データを入力レジスタからどの DAC の DAC レジスタに
転送するかが決まります。ビットを 1 にセットすると、データ
が入力レジスタから適切な DAC レジスタに転送されます。
デイジーチェーン動作
複数の DAC を内蔵するシステムでは、SDO ピンを使って複数
のデバイスをデイジーチェーン接続することができます。この
機能は、ソフトウェアでデイジーチェーン・イネーブル
（DCEN）コマンドを実行することによってイネーブルされま
す。コマンド 1000 は、この DCEN 機能に割り当てられていま
す（表 10 参照）。デイジーチェーン・モードは、DCEN レジス
タのビット DB0 をセットすることによってイネーブルされま
す。デフォルト設定はスタンドアロン・モードで、DB0 = 0 で
す。ビットの状態と対応するデバイスの動作モードを表 12 に示
します。
表 12. デイジーチェーン・イネーブル（DCEN）レジスタ
Description
Standalone mode (default)
DCEN mode
－26/34 －
SDO
11954-070
コマンド 0001 により、各 DAC 専用の入力レジスタに個別に書
込みを行うことができます。LDAC がロー・レベルの場
合、LDAC マスク・レジスタで制御されていなければ、入力レ
ジスタはトランスペアレントになります。
Rev. B
MOSI
AD5672R/
AD5676R
LDAC
入力レジスタ n への書込み（LDAC に依存する）
DB0
0
1
68HC11*
図 62. AD5672R/AD5676R のデイジーチェーン接続
SYNC がロー・レベルのとき、SCLK ピンは連続的に入力シフ
トレジスタに接続されます 24 個を超えるクロック・パルスが入
力されると、データは入力シフトレジスタからはみ出して、
SDO ラインに出力されます。このデータは SCLK の立上がりエ
ッジで出力され、SCLK の立下がりエッジで有効です。この
SDO ラインをチェーン内の次の DAC の SDI 入力に接続するこ
とにより、デイジーチェーン・インターフェースが構成されま
す。システム内の各 DAC は、24 個のクロック・パルスを必要
とします。したがって、必要な合計クロック・サイクル数は
24×N になります。ここで、N は更新される合計デバイス数で
す。24 の整数倍でないクロックで SYNC がハイ・レベルになる
と、それが有効なフレームと見なされて、無効なデータが DAC
にロードされることがあります。すべてのデバイスに対するシ
リアル転送が完了したら、SYNC がハイ・レベルになります。
この動作により、デイジーチェーン内にある各デバイス内の入
力データがラッチされて、入力シフトレジスタにさらにデータ
が入力されるのを防止します。シリアル・クロックとしては、
連続クロックまたはゲーティド・クロックが可能です。正しい
数のクロック・サイクルの間、SYNC がロー・レベルに維持さ
れる場合、連続した SCLK ソースが使用されます。ゲーティ
ド・クロック・モードでは、正確な数のクロック・サイクルを
含むバースト・クロックを使い、最終クロックの後に SYNC を
ハイ・レベルにしてデータをラッチする必要があります。
AD5672R/AD5676R
データシート
表 13. 動作モード
リードバック・モードは、ソフトウェアで実行可能なリードバ
ック・コマンドによって開始されます。コントロール・レジス
タのデイジーチェーン・モード・ディスエーブル・ビットによ
って SDO 出力をディスエーブルしている場合、SDO 出力は読
出し動作の間自動的にイネーブルされ、その後、再度ディスエ
ーブルされます。コマンド 1001 は、リードバック機能に割り当
てられています。このコマンドは、アドレス・ビット A3 ～ A0
に従って、読出し対象の DAC 入力レジスタを選択します（表
10 ～ 表 11 参照）。リードバック時は 1 個の入力レジスタだけ
が選択可能であることに注意してください書込みシーケンス内
の残りのデータ・ビットはドントケア・ビットです。次の SPI
書込み時に SDO に出力されるデータには、前にアドレス指定し
たレジスタのデータが含まれています。
例えば、チャンネル 0 の DAC レジスタをリードバックすると
きは、次のシーケンスを使うことができます。
1.
2.
0x900000 を AD5672R/AD5676R 入力レジスタへ書込みま
す。この動作により、デバイスが読出しモードに設定さ
れ、チャンネル 0 の DAC レジスタが選択されます。デー
タ・ビット DB15 ～ DB0 はすべてドントケア・ビットであ
ることに注意してください。
次に、2 番目の書込みで、無動作（NOP）状態 0x000000 を
書き込みます。この書き込み時に、レジスタのデータが
SDO ラインにクロックアウトされます。DB23 ～ DB20 は
未定義データで、最後の 16 ビットは DAC レジスタの
DB19 ～ DB4 の値です。
Operating Mode
Normal Operation
Power-Down Modes
1 kΩ to GND
Tristate
PD1
0
PD0
0
0
1
1
1
入力シフトレジスタの PD1 と PD0 の両方のビットを 0 に設定す
ると、デバイスは 5 V/1 mA（代表値）の消費電力で通常動作を
行います。しかし、2 種類のパワーダウン・モードでは、電源
電流が 1 µA（代表値）に減少します。この電源電流の減少に加
えて、出力段が内部でアンプ出力から既知の値の抵抗ネットワ
ークに切り替わります。これには、デバイスがパワーダウン・
モードのときにデバイスの出力インピーダンスが既知であると
いう利点があります。また、2 種類のパワーダウン・オプショ
ンがあります。出力を内部で 1 kΩ 抵抗を介して GND に接続す
るか、オープン・サーキット（スリーステート）のままにしま
す。図 63 に出力段を示します。
DAC
AMPLIFIER
POWER-DOWN
CIRCUITRY
VOUT
RESISTOR
NETWORK
11954-071
リードバック動作
図 63. パワーダウン時の出力段
SYNC がハイ・レベルのとき、SDO ピンは、最終データ・ビッ
トを保持する弱いラッチで駆動されます。SDO ピンは、別のデ
バイスの SDO ピンによってオーバードライブすることができる
ので、同じ SPI インターフェースを使って複数のデバイスを読
み出すことができます。
パワーダウン動作
AD5672R/AD5676R には 2 種類のパワーダウン・モードがあり
ます。コマンド 0100 がパワーダウン機能に指定されています
（表 10 参照）。これらのパワーダウン・モードは、入力シフト
レジスタの 16 ビット（ビット DB15 ～ ビット DB0）を設定す
ることにより、ソフトウェアで設定することができます。2 ビ
ットが各 DAC チャンネルに対応しています。2 ビットの状態と
対応するデバイスの動作モードを表 13 に示します。
パワーダウン・モードになると、バイアス・ジェネレータ、出
力アンプ、抵抗ストリング、およびその他関係するリニア回路
がシャットダウンされます。ただし、DAC レジスタの値はパワ
ーダウン・モードで影響を受けることはありません。デバイス
がパワーダウン・モードのときに DAC レジスタを更新するこ
とができます。パワーダウンから抜け出すのに要する時間は、
VDD = 5 V で 2.5 µs（代表値）です。
消費電流をさらに低減するためには、内部リファレンスをパワ
ー・オフします。詳細については、「内部リファレンスのセッ
トアップ」のセクションを参照してください。
対応するビットを設定することにより、任意または全ての DAC
（DAC 0 ～ DAC 7）を、選択したモードにパワーダウンさせま
す。パワーダウン／パワーアップ動作時の入力シフトレジスタ
の値については、表 14 を参照してください。
表 14. パワーダウン／パワーアップ動作の 24 ビット入力シフトレジスタ値
[DB23:DB20]
0100
1
DB19
0
[DB18:DB16]
XXX 1
DAC 7
[DB15:B14]
[PD1:PD0]
DAC 6
[DB13:B12]
[PD1:PD0]
DAC 5
[DB11:B10]
[PD1:PD0]
X はドントケア。
Rev. B
－27/34 －
DAC 4
[DB9:DB8]
[PD1:PD0]
DAC 3
[DB7:DB6]
[PD1:PD0]
DAC 2
[DB5:DB4]
[PD1:PD0]
DAC 1
[DB3:DB2]
[PD1:PD0]
DAC 0
[DB1:DB0]
[PD1:PD0]
AD5672R/AD5676R
データシート
DAC のロード（ハードウェア LDAC ピン）
AD5672R/AD5676R DAC は、入力レジスタと DAC レジスタの 2
つのレジスタ・バンクで構成されたダブル・バッファ付きイン
ターフェースを内蔵しています。任意の組み合わせの入力レジ
スタに書込みを行うことができます。DAC レジスタの更新
は LDAC ピンによって制御されます。
DAC の瞬時更新（LDAC をロー・レベルに維持）
DAC の瞬時更新の場合、コマンド 0001 を使ってデータを入力
レジスタへクロックインする間、LDAC をロー・レベルに維持
します。アドレス指定された入力レジスタと DAC レジスタの
両方が SYNC の立上がりエッジで更新されて、出力が変化を開
始します（表 16 参照）。
AMPLIFIER
VREF
12-/16-BIT
DAC
LDAC
DAC
REGISTER
VOUTX
LDAC マスク・レジスタ
コマンド 0101 は、このソフトウェア LDAC 機能用です。アド
レス・ビットは無視されます。コマンド 0101 を使って DAC に
書込みを行うと、8 ビットの LDAC レジスタ（DB7 ～ DB0）が
ロードされます。各チャンネルのデフォルト値は 0、すなわ
ち LDAC ピンが通常動作をします。これらのビットを 1 に設定
すると、ハードウェア LDAC ピンの状態に関係なく、この DAC
チャンネルは LDAC ピンの変化を無視します。この柔軟な機能
は、LDAC ピンに対応してチャンネルを選択するアプリケーシ
ョンに有用です。
11954-172
SCL
DAC の遅延更新の場合、コマンド 0001 を使ってデータを入力
レジスタへクロックインする間、LDAC をハイ・レベルに維持
します。SYNC をハイ・レベルにした後に LDAC をロー・レベ
ルにすることにより、すべての DAC 出力が非同期で更新され
ます。更新は LDAC の立下がりエッジで行われます。
この LDAC レジスタにより、ハードウェア LDAC ピンを柔軟に
制御することができます（表 15 参照）。DAC チャンネルに対
して LDAC ビット（DB0 ～ DB7）を 0 に設定することは、この
チャンネルの更新がハードウェア LDAC ピンで制御されること
を意味します。
INPUT
REGISTER
INTERFACE
LOGIC
SDA
DAC の遅延更新（LDAC へロー・レベルのパルスを
入力）
図 64. 1 個の DAC の入力ロード回路の簡略図
表 15. LDAC 上書きの定義
Load LDAC Register
1
LDAC Bits (DB7 to DB0)
LDAC Pin
LDAC Operation
00000000
1 or 0
LDAC ピンによって決定される。
11111111
X1
DAC チャネルが更新され、LDAC ピンを無効にする。DAC チャネルは LDAC を 1 とみなす。
X はドントケア。
表 16. 書込みコマンドと LDAC ピンの真理値表 1
Command
0001
Description
Write to Input Register n
(dependent on LDAC)
Hardware LDAC Pin State
VLOGIC
GND 2
Input Register Contents
Data update
Data update
DAC Register Contents
No change (no update)
Data update
0010
Update DAC Register n
with contents of Input
Register n
Write to and update DAC
Channel n
VLOGIC
No change
Updated with input register contents
GND
No change
Updated with input register contents
VLOGIC
GND
Data update
Data update
Data update
Data update
0011
ハードウェア LDAC ピンのハイ・レベルからロー・レベルへの変化により、常に DAC レジスタの値が LDAC マスク・レジスタでマスク（ブロック）さ
れていないチャンネルの入力レジスタの値で更新されます。
2 LDAC
をロー・レベルに固定すると、LDAC マスク・ビットは無視されます。
1
Rev. B
－28/34 －
AD5672R/AD5676R
データシート
ハードウェア・リセット（RESET）
ハンダ加熱リフロー
RESET ピンはアクティブ・ローのリセットで、出力をゼロ・ス
ケールまたはミッドスケールにクリアすることができます。ク
リア・コード値は、RESET 選択 ピンを使って選択することがで
きます。動作を完了するには、RESET ピンを最小時間（表 5 参
照）ロー・レベルに維持する必要があります。RESET 信号がハ
イ・レベルに戻っても、新しい値が設定されるまで出力はクリ
ア値を維持します。RESET ピンがロー・レベルの間、出力を新
しい値で更新することはできません。DAC をパワーオン・リセ
ット・コードにリセットする、ソフトウェアで実行可能なリセ
ット機能もあります。コマンド 0110 は、このソフトウェア・リ
セット機能に割り当てられています（表 10 参照）。パワーオ
ン・リセット時の LDAC と RESET の全てのイベントは無視され
ます。
全ての IC リファレンス電圧回路と同様に、ハンダ処理によって
リファレンス値がシフトすることがあります。アナログ・デバ
イセズでは、デバイスをボードにハンダ付けする影響を再現す
る、プリコンディションと呼ばれる信頼性テストを実施してい
ます。前述の出力電圧の仕様には、この信頼性テストの影響が
含まれています。
この信頼性テスト（プリコンディション）で測定したハンダ加
熱リフローの影響を図 65 に示します。
35
POSTSOLDER
HEAT REFLOW
25
PRESOLDER
HEAT REFLOW
20
15
10
5
11954-073
AD5672R/AD5676R は、パワーアップ時に出力電圧を制御する
パワーオン・リセット回路を内蔵しています。RSTSEL ピンを
ロー・レベルに接続すると、出力はゼロ・スケールにパワーア
ップします。これは DAC のリニア領域外であることに注意し
てください。RSTSEL ピンをハイ・レベルに接続すると、VOUTx
はミッドスケールにパワーアップします。DAC に有効な書込み
シーケンスが実行されるまで、出力はパワーアップされたこの
レベルを維持します。RSTSEL ピンは、TSSOP バージョンでの
み使用できます。AD5672R/AD5676R の LFCSP バージョンを使
用する場合は、出力は 0 V にパワーアップします。
HITS
リセット選択ピン（RSTSEL）
30
0
2.497
2.498
2.499
2.500
2.501
2.502
VREF (V)
図 65. ハンダ加熱リフローでのリファレンス電圧のシフト
LFCSP バージョンのアンプのゲインの選択
長時間温度ドリフト
LFCSP バージョンの出力アンプのゲイン設定は、内部リファレ
ンスおよびゲイン設定レジスタの DB2 ビットの状態によって決
まります（表 17 と表 18 参照）。
150 ℃ での 1000 時間の寿命テスト後の VREF 値の変化を図 66 に
示します。
70
内部リファレンスのセットアップ
60
50
40
HITS
内部リファレンスは、デフォルトでパワーアップ時にオンにな
ります。電源電流を減らすには、コントロール・レジスタのソ
フトウェアで設定可能なビット DB0 をセットして、このリファ
レンスをオフします。ビットの状態と対応するデバイスの動作
モードを表 17 に示します。コマンド 0111 は、LFCSP バージョ
ンの内部リファレンスのセットアップと ゲイン設定に割り当て
られています（表 10 参照）。
30
20
表 17. 内部リファレンスおよびゲイン設定レジスタ
DB0
10
Description
Amplifier gain setting
DB2 = 0: amplifier gain = 1 (default)
DB2 = 1: amplifier gain = 2
Reference enable
DB0 = 0: internal reference enabled (default)
DB0 = 1: internal reference disabled
11954-074
Bit
DB2
0 HOURS
168 HOURS
500 HOURS
1000 HOURS
0
2.498
2.499
2.500
VREF (V)
2.501
2.502
図 66. 1000 時間でのリファレンスのドリフト
表 18. 内部リファレンスおよびゲイン設定コマンドに対する 24 ビット入力シフトレジスタの値
DB23 (MSB)
0
Rev. B
DB22
1
DB21
1
DB20
1
DB19 to DB3
Don’t care
－29/34 －
DB2
Gain
DB1
Reserved. Set to 0
DB0 (LSB)
Reference enable
AD5672R/AD5676R
データシート
3
熱ヒステリシス
FIRST TEMPERATURE SWEEP
SUBSEQUENT TEMPERATURE SWEEPS
熱ヒステリシスは、周囲温度から低温、高温と変化させ、周囲
温度に戻すことによってリファレンス電圧に生じる電圧差で
す。
2
HITS
1
0
–130 –110
11954-075
熱ヒステリシス・データを図 67 に示します。このデータは、周
囲温度から −40 ℃ まで変化させてから、+125 ℃ まで変化さ
せ、周囲温度に戻すことによって測定したものです。次に、周
囲温度での 2 つの測定値の間の VREF の変化分（図 67 に青で表
示）を計算しました。同じ温度変化と測定を直ちに繰り返し、
その結果を図 67 に赤で示します。
–90
–70
–50
–30
–10
10
DISTORTION (ppm)
図 67. 熱ヒステリシス
Rev. B
－30/34 －
30
50
70
AD5672R/AD5676R
データシート
アプリケーション情報
電源の推奨事項
AD5672R/AD5676R は通常、VDD = 3.3 V と VLOGIC = 1.8 V の電源
で動作します。
VDD ピンの電源として ADP7118 を、VLOGIC ピンの電源として
ADP160 を使用することができます。図 68 に、このセットアッ
プを示します。ADP7118 と ADP160 は、それぞれ最大 20 V と
5.5 V の入力電圧で動作することができます。
ADP160
LDO
アナログ・デバイセズの ADSP-BF527 は、1 個の SPORT シリア
ル・ポートを内蔵しています。図 70 に、1 個の SPORT インタ
ーフェースを使って AD5672R/AD5676R を制御する方法を示し
ます。
AD5672R/
AD5676R
3.3V: VDD
1.8V: VLOGIC
ADSP-BF531
図 68. AD5672R/AD5676R に対する低ノイズの電力ソリューション
SPORT_TFS
SPORT_TSCK
SPORT_DTO
マイクロプロセッサ・インターフェース
マイクロプロセッサと AD5672R/AD5676R とのインターフェー
スは、DSP プロセッサとマイクロコントローラに対して互換性
を持つ標準プロトコルを使用するシリアル・バスを介して行い
ます。この通信チャンネルには、クロック信号、データ信号、
同期信号から構成される 3 線式または 4 線式のインターフェー
スが必要です。AD5672R/AD5676R は 24 ビット・データ・ワー
ドを使い、SYNC の立上がりエッジでデータが有効である必要
があります。
AD5672R/AD5676R と ADSP-BF531 とのインタ
ーフェース
AD5672R/AD5676R の SPI インターフェースは、業界標準の
DSP とマイクロコントローラに容易に接続できるように設計さ
れています。アナログ・デバイセズの Blackfin® DSP に接続さ
れた AD5672R/AD5676R を図 69 に示します。Blackfin は、
AD5672R/AD5676R の SPI ピンに直接接続できる SPI ポートを
内蔵しています。
ADSP-BF531
LDAC
RESET
図 70. SPORT インターフェース
レイアウトのガイドライン
精度が重要な回路では、電源とグラウンド・リターンのレイア
ウトを注意深く行うことが、定格性能の保証に役立ちます。
AD5672R/AD5676R を実装する PCB は、これらのデバイスがア
ナログ・プレーン上になるように設計します。
AD5672R/AD5676R には、各電源に 10 µF と 0.1 µF の並列接続
による十分な電源バイパスが必要で、パッケージのできるだけ
近くに、理想的にはデバイスに隣接させて配置します。10 µF
のコンデンサにはタンタルのビード型を使用します。0.1 µF の
コンデンサには、高周波でグラウンドに対する低インピーダン
ス・パスを提供するセラミック型のような実効直列抵抗
（ESR）が小さく、かつ実効直列インダクタンス（ESL）が小
さいものを使って、内部ロジックのスイッチングに起因する過
渡電流を処理する必要があります。
デバイス上の GND プレーンを大きくすることにより、自然な
放熱効果を得ることができます（図 71 参照）。
SYNC
SCLK
SDI
AD5672R/
AD5676R
11954-076
PF9
PF8
LDAC
RESET
1 枚のボードに多くのデバイスが搭載されるシステムでは、電
力消費を容易にするために、なんらかの放熱機能を備えること
が多くの場合に有効です。
AD5672R/
AD5676R
SPISELx
SCK
MOSI
GPIO0
GPIO1
SYNC
SCLK
SDI
11954-077
LDO
11954-176
ADP7118
5V
INPUT
AD5672R/AD5676R と SPORT とのインターフ
ェース
図 69. ADSP-BF531 インターフェース
BOARD
図 71. パッドとボードの接続
Rev. B
－31/34 －
11954-078
GND
PLANE
AD5672R/AD5676R
データシート
多くのプロセス制御アプリケーションでは、制御する装置と制
御される装置の間に絶縁バリアを設けて、危険なコモンモード
電圧から制御回路を保護し絶縁する必要があります。アナロ
グ・デバイセズの iCoupler® 製品は、2.5 kV を超える絶縁電圧
を提供します。AD5672R/AD5676R はシリアル・ローディング
構造を採用しているため、インターフェース・ライン数が最小
で済むので、絶縁型インターフェースに最適です。ADuM1400
を使用した、 AD5672R/AD5676R に対する 4 チャンネル絶縁型
インターフェースを図 72 に示します。詳細については、
www.analog.com/icoupler をご覧ください。
CONTROLLER
SERIAL
CLOCK IN
SERIAL
DATA OUT
ADuM14001
VIA
VOA
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
VIB
VOB
VIC
SYNC
LOAD DAC
OUT
1ADDITIONAL
VOC
VID
VOD
PINS OMITTED FOR CLARITY.
図 72. 絶縁型インターフェース
Rev. B
－32/34 －
TO
SCLK
TO
SDI
TO
SYNC
TO
LDAC
11954-079
デジタル・アイソレータを用いた絶縁インターフ
ェース
AD5672R/AD5676R
データシート
外形寸法
6.60
6.50
6.40
20
11
4.50
4.40
4.30
6.40 BSC
10
1
PIN 1
0.65
BSC
1.20 MAX
0.15
0.05
COPLANARITY
0.10
0.30
0.19
0.20
0.09
0.75
0.60
0.45
8°
0°
SEATING
PLANE
COMPLIANT TO JEDEC STANDARDS MO-153-AC
図 73. 24 ピン薄型シュリンク・スモール・アウトライン・パッケージ［TSSOP］
（RU-20）
寸法: mm
0.30
0.25
0.18
0.50
BSC
PIN 1
INDICATOR
20
16
15
1
EXPOSED
PAD
2.75
2.60 SQ
2.35
11
TOP VIEW
0.80
0.75
0.70
SEATING
PLANE
0.50
0.40
0.30
5
10
6
0.25 MIN
BOTTOM VIEW
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
COMPLIANT TO JEDEC STANDARDS MO-220-WGGD.
図 74. 20 ピン・リードフレーム・チップ・スケール・パッケージ［LFCSP_WQ］
4 mm × 4 mm ボディ、極薄、クワッド
（CP-20-8）
寸法: mm
Rev. B
－33/34 －
020509-B
PIN 1
INDICATOR
4.10
4.00 SQ
3.90
AD5672R/AD5676R
データシート
オーダー・ガイド
1
Model
AD5672RBRUZ
AD5672RBRUZ-REEL7
AD5672RBCPZ-REEL7
AD5672RBCPZ-RL
AD5676RARUZ
AD5676RARUZ REEL7
AD5676RACPZ-REEL7
AD5676RACPZ-RL
AD5676RBRUZ
AD5676RBRUZ-REEL7
AD5676RBCPZ-REEL7
AD5676RBCPZ-RL
EVAL-AD5676RSDZ
1
Resolution
(Bits)
12
12
12
12
16
16
16
16
16
16
16
16
Temperature
Range
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
Accuracy
(LSB INL)
±1
±1
±1
±1
±8
±8
±8
±8
±3
±3
±3
±3
Typical
Reference Temperature
Coefficient (ppm/°C)
2
2
2
2
5
5
5
5
2
2
2
2
Z = RoHS 準拠製品。
I2C は、Philips Semiconductors 社（現在の NXP Semiconductors 社）が独自に開発した通信プロトコルです。
Rev. B
－34/34 －
Package Description
20-Lead TSSOP
20-Lead TSSOP
20-Lead LFCSP_WQ
20-Lead LFCSP_WQ
20-Lead TSSOP
20-Lead TSSOP
20-Lead LFCSP_WQ
20-Lead LFCSP_WQ
20-Lead TSSOP
20-Lead TSSOP
20-Lead LFCSP_WQ
20-Lead LFCSP_WQ
Evaluation Board
Package
Option
RU-20
RU-20
CP-20-8
CP-20-8
RU-20
RU-20
CP-20-8
CP-20-8
RU-20
RU-20
CP-20-8
CP-20-8