AKM AK4645EN

ASAHI KASEI
[AK4645]
AK4645
Stereo CODEC with MIC/HP-AMP
概
要
AK4645はマイクアンプおよびヘッドフォンアンプを内蔵したステレオCODECです。AK4645はアナロ
グミキシング回路とPLLを内蔵しており、PMP(ポータブルマルチメディアプレーヤ)や携帯電話用途の
システムと容易にインタフェースを取ることが可能です。パッケージは小型の32pin QFNを採用、従来
システムと比較して実装面積を大幅に削減します。
特
長
1. 録音側機能
• 4ステレオ入力セレクタ
• ステレオマイク入力(差動 or シングルエンド入力)
• ステレオライン入力
• マイク用ゲインアンプ内蔵 (+32dB/+26dB/+20dB or 0dB)
• Digital ALC (Automatic Level Control) 回路内蔵
(+36dB ∼ −54dB, 0.375dB Step, Mute)
• ADC特性: S/(N+D): 83dB, DR, S/N: 86dB (MIC-Amp=+20dB)
S/(N+D): 88dB, DR, S/N: 95dB (MIC-Amp=0dB)
• 風切り音フィルタ
• ステレオ感強調回路
• Programmable EQ
2. 再生側機能
• ディジタルディエンファシスフィルタ (tc=50/15µs, fs=32kHz, 44.1kHz, 48kHz)
• バスブースト
• ソフトミュート
• ディジタルボリューム内蔵 (+12dB ∼ −115.0dB, 0.5dB Step, Mute)
• Digital ALC (Automatic Level Control) 回路内蔵
(+36dB ∼ −54dB, 0.375dB Step, Mute)
• ステレオ感強調回路
• Programmable EQ
• ステレオライン出力
- 特性: S/(N+D): 88dB, S/N: 92dB
• ステレオヘッドフォンアンプ内蔵
- HP-AMP特性: S/(N+D): [email protected], S/N: 90dB
- 定格出力: [email protected] (HVDD=5V), [email protected] (HVDD=3.3V)
- 電源ON/OFF時クリックノイズフリー
• アナログミキシング: 4ステレオ入力
3. パワーマネジメント機能
4. マスタクロック:
(1) PLLモード
• 周波数: 11.2896MHz, 12MHz, 12.288MHz, 13MHz, 13.5MHz, 19.2MHz, 24MHz,
26MHz, 27MHz (MCKI pin)
1fs (LRCK pin)
32fs or 64fs (BICK pin)
(2) 外部クロックモード
• 周波数: 256fs, 512fs or 1024fs (MCKI pin)
5. マスタクロック出力周波数: 32fs/64fs/128fs/256fs
6. サンプリング周波数:
• PLL Slave Mode (LRCK pin): 7.35kHz ∼ 48kHz
• PLL Slave Mode (BICK pin): 7.35kHz ∼ 48kHz
• PLL Slave Mode (MCKI pin):
8kHz, 11.025kHz, 12kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz
MS0543-J-00
2006/09
-1-
ASAHI KASEI
[AK4645]
• PLL Master Mode:
8kHz, 11.025kHz, 12kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz
• EXT Master/Slave Mode:
7.35kHz ∼ 48kHz (256fs), 7.35kHz ∼ 26kHz (512fs), 7.35kHz ∼ 13kHz (1024fs)
7. シリアルµPインタフェース: 3線シリアル, I2Cバス (Ver 1.0, 400kHz高速モード)
8. マスタ/スレーブモード
9. オーディオインタフェースフォーマット: MSB First, 2’s complement
• ADC : 16bit前詰め, I2S, DSP Mode
• DAC : 16bit前詰め, 16bit後詰め, 16-24bit I2S, DSP Mode
10. Ta = −30 ∼ 85°C
11. 電源電圧:
• AVDD, DVDD: 2.6 ∼ 3.6V (typ. 3.3V)
• HVDD: 2.6 ∼ 5.25V (typ. 3.3V/5.0V)
• TVDD (Digital I/O): 1.6 ∼ 3.6V (typ. 3.3V)
12. パッケージ : 32pin QFN (5mm x 5mm, 0.5mm pitch)
13. AK4644とレジスタ互換
„ ブロック図
AVSS
AVDD
VCOM
TVDD
DVDD
PMMP
MPWR
MIC Power
Supply
I2C
Control
Register
PMADL
or PMMICL
LIN1
CSN
CCLK
CDTI
Internal
MIC
A/D
MIC-Amp
LIN2
External
MIC
PDN
PMADL or PMADR
RIN1
HPF
Wind-Noise Stereo
ALC
Reduction Separation
PMADR
or PMMICR
BICK
RIN2
LRCK
SDTO
PMAINR2
LIN3/MIN
Line In
RIN3/VCOC
Line In
RIN4
Audio
I/F
PMAINL2
SDTI
LIN4
PMAINR3
PMAINR4
PMAINL3
PMAINL4
PMMIN
PMLO
PMDAC
LOUT
Stereo Line Out
D/A
Stereo
DATT Bass
ALC
Separation
SMUTE Boost
HPF
ROUT
MCKO
PMPLL
PMHPL
PLL
VCOC
HPL
Headphone
MCKI
PMHPR
HPR
MUTET
HVDD
HVSS
Figure 1. ブロック図
MS0543-J-00
2006/09
-2-
ASAHI KASEI
[AK4645]
„ オーダリングガイド
−30 ∼ +85°C
AK4645用評価ボード
AK4645EN
AKD4645
32pin QFN (0.5mm pitch)
RIN4 / IN4−
MUTET
HPL
HPR
HVDD
HVSS
MCKO
MCKI
24
23
22
21
20
19
18
17
„ ピン配置
LRCK
RIN2 / IN2−
29
Top View
12
SDTO
LIN2 / IN2+
30
11
SDTI
LIN1 / IN1−
31
10
CDTI / SDA
RIN1 / IN1+
32
9
CCLK / SCL
8
13
CSN / CAD0
AK4645EN
7
28
PDN
MIN / LIN3
6
BICK
I2C
14
5
27
VCOC / RIN3
LOUT / LOP
4
DVDD
AVDD
15
3
26
AVSS
ROUT / LON
2
TVDD
VCOM
16
1
25
MPWR
LIN4 / IN4+
„ AK4643/44との互換性
1. Function
Function
Digital I/O of µP I/F
Analog Mixing for Playback
Input Selector for Recording
HP-Amp Hi-Z Setting for wired OR
PLL
Speaker-Amp
Receiver-Amp
AK4643
2.6 to 3.6V
3 Stereo
3 Stereo
No
11.2896/12/12.288/
13.5/24/27MHz
Yes
Yes
MS0543-J-00
AK4644
Å
Å
Å
Å
Å
No
Å
AK4645
1.6 to 3.6V
4 Stereo
4 Stereo
Yes
11.2896/12/12.288/13/
13.5/19.2/24/26/27MHz
Å
No
2006/09
-3-
ASAHI KASEI
[AK4645]
2. Pin
Pin#
16
19
20
21
22
23
24
25
26
27
AK4643
DVSS
SPN
SPP
HVDD
HVSS
HPR
HPL
MUTET
ROUT/RCN
LOUT/RCP
AK4644
Å
TEST1
TEST2
Å
Å
Å
Å
Å
Å
Å
AK4645
TVDD
HVSS
HVDD
HPR
HPL
MUTET
RIN4 / IN4−
LIN4 / IN4+
ROUT/LON
LOUT/LOP
3. レジスタ(AK4644からの変更点)
Addr
00H
01H
02H
03H
04H
05H
06H
07H
08H
09H
0AH
0BH
0CH
0DH
0EH
0FH
10H
11H
12H
13H
14H
15H
16H
17H
18H
19H
1AH
1BH
1CH
1DH
1EH
1FH
20H
21H
22H
23H
24H
Register Name
Power Management 1
Power Management 2
Signal Select 1
Signal Select 2
Mode Control 1
Mode Control 2
Timer Select
ALC Mode Control 1
ALC Mode Control 2
Lch Input Volume Control
Lch Digital Volume Control
ALC Mode Control 3
Rch Input Volume Control
Rch Digital Volume Control
Mode Control 3
Mode Control 4
Power Management 3
Digital Filter Select
FIL3 Co-efficient 0
FIL3 Co-efficient 1
FIL3 Co-efficient 2
FIL3 Co-efficient 3
EQ Co-efficient 0
EQ Co-efficient 1
EQ Co-efficient 2
EQ Co-efficient 3
EQ Co-efficient 4
EQ Co-efficient 5
FIL1 Co-efficient 0
FIL1 Co-efficient 1
FIL1 Co-efficient 2
FIL1 Co-efficient 3
Power Management 4
Mode Control 5
Lineout Mixing Select
HP Mixing Select
Reserved
D7
0
HPZ
0
LOVL
PLL3
PS1
DVTM
0
REF7
IVL7
DVL7
RGAIN1
IVR7
DVR7
0
0
INR1
GN1
F3A7
F3AS
F3B7
0
EQA7
EQA15
EQB7
0
EQC7
EQC15
F1A7
F1AS
F1B7
0
HPMTN
0
LOPS
PLL2
PS0
WTM2
0
REF6
IVL6
DVL6
LMTH1
IVR6
DVR6
LOOP
0
INL1
GN0
F3A6
0
F3B6
0
EQA6
EQA14
EQB6
0
EQC6
EQC14
F1A6
0
F1B6
0
PMAINR4
PMAINL4
0
LOM
0
0
D6
PMVCM
D5
PMMIN
PMHPL
0
PLL1
FS3
ZTM1
ALC
REF5
IVL5
DVL5
0
IVR5
DVR5
SMUTE
0
HPG
0
F3A5
F3A13
F3B5
F3B13
EQA5
EQA13
EQB5
EQB13
EQC5
EQC13
F1A5
F1A13
F1B5
F1B13
D4
0
PMHPR
DACL
0
PLL0
MSBS
ZTM0
ZELMN
REF4
IVL4
DVL4
0
IVR4
DVR4
DVOLC
0
MDIF2
FIL1
F3A4
F3A12
F3B4
F3B12
EQA4
EQA12
EQB4
EQB12
EQC4
EQC12
F1A4
F1A12
F1B4
F1B12
D3
PMLO
M/S
0
0
BCKO
BCKP
WTM1
LMAT1
REF3
IVL3
DVL3
0
IVR3
DVR3
BST1
IVOLC
MDIF1
EQ
F3A3
F3A11
F3B3
F3B11
EQA3
EQA11
EQB3
EQB11
EQC3
EQC11
F1A3
F1A11
F1B3
F1B11
D2
PMDAC
0
PMMP
MINL
0
FS2
WTM0
LMAT0
REF2
IVL2
DVL2
0
IVR2
DVR2
BST0
HPM
INR0
FIL3
F3A2
F3A10
F3B2
F3B10
EQA2
EQA10
EQB2
EQB10
EQC2
EQC10
F1A2
F1A10
F1B2
F1B10
D1
0
MCKO
0
0
DIF1
FS1
RFST1
RGAIN0
REF1
IVL1
DVL1
VBAT
IVR1
DVR1
DEM1
MINH
INL0
0
F3A1
F3A9
F3B1
F3B9
EQA1
EQA9
EQB1
EQB9
EQC1
EQC9
F1A1
F1A9
F1B1
F1B9
0
DIF0
FS0
RFST0
LMTH0
REF0
IVL0
DVL0
0
IVR0
DVR0
DEM0
DACH
PMADR
0
F3A0
F3A8
F3B0
F3B8
EQA0
EQA8
EQB0
EQB8
EQC0
EQC8
F1A0
F1A8
F1B0
F1B8
PMAINR3
PMAINL3
PMAINR2
PMAINL2
PMMICR
PMMICL
L4DIF
RINR3
RINH3
0
MIX
LINL3
LINH3
0
AIN3
RINR2
RINH2
0
LODIF
MGAIN1
0
MICR3
MICL3
LOM3
RINR4
LINL4
HPM3
RINH4
LINH4
0
0
0
AK4645で追加されたビット
MS0543-J-00
D0
PMADL
PMPLL
MGAIN0
LINL2
LINH2
0
2006/09
-4-
ASAHI KASEI
[AK4645]
ピン/機能
No.
1
Pin Name
MPWR
I/O
O
Function
マイク用電源供給ピン
コモン電圧出力ピン, 0.45 x AVDD
2 VCOM
O
ADC入力とDAC出力のバイアス電圧です。
3 AVSS
アナロググランドピン
4 AVDD
アナログ電源ピン
PLLのループフィルタ用出力ピン(AIN3 bit = “0”: PLL使用可能)
VCOC
O
5
AVSSとの間に抵抗とコンデンサをシリーズ接続して下さい。
RIN3
I
Rchアナログ入力3ピン(AIN3 bit = “1”: PLL使用不可)
コントロールモード選択ピン
6 I2C
I
“H”: I2Cバス, “L”: 3線式シリアル
パワーダウンモードピン
7 PDN
I
“H”: パワーアップ
“L”: パワーダウン、リセット、コントロールレジスタの初期化
CSN
I
チップセレクトピン (I2C pin = “L”: 3線シリアルモード)
8
CAD0
I
チップアドレス0ピン (I2C pin = “H” : I2Cバスモード)
CCLK
I
コントロールクロック入力ピン (I2C pin = “L”: 3線シリアルモード)
9
SCL
I
コントロールクロック入力ピン (I2C pin = “H”: I2Cバスモード)
CDTI
I
コントロールデータ入力ピン (I2C pin = “L”: 3線シリアルモード)
10
SDA
I/O コントロールデータ入出力ピン (I2C pin = “H”: I2Cバスモード)
11 SDTI
I
オーディオシリアルデータ入力ピン
12 SDTO
O
オーディオシリアルデータ出力ピン
13 LRCK
I/O 入出力チャネルクロックピン
14 BICK
I/O オーディオシリアルクロックピン
15 DVDD
ディジタル電源ピン
16 TVDD
ディジタルI/O電源ピン
17 MCKI
I
外部マスタクロック入力ピン
18 MCKO
O
マスタクロック出力ピン
19 HVSS
ヘッドフォンアンプグランドピン
20 HVDD
ヘッドフォンアンプ電源ピン
21 HPR
O
Rchヘッドフォンアンプ出力ピン
22 HPL
O
Lchヘッドフォンアンプ出力ピン
ミュート時定数コントロールピン
23 MUTET
O
HVSS pinとの間に時定数設定用コンデンサを接続します。
RIN4
I
Rchアナログ入力4ピン(L4DIF bit = “0”: シングルエンド入力)
24
IN4−
I
反転ライン入力4ピン(L4DIF bit = “1”: 差動入力)
LIN4
I
Lchアナログ入力2ピン(L4DIF bit = “0”: シングルエンド入力)
25
IN4+
I
非反転ライン入力4ピン(L4DIF bit = “1”: 差動入力)
ROUT
O
Rchライン出力ピン(LODIF bit = “0”: シングルエンドステレオ出力)
26
LON
O
反転ライン出力ピン(LODIF bit = “1”: 差動モノラル出力)
LOUT
O
Lchライン出力ピン(LODIF bit = “0”: シングルエンドステレオ出力)
27
LOP
O
非反転ライン出力ピン(LODIF bit = “1”: 差動モノラル出力)
MIN
I
モノラルアナログ入力ピン(AIN3 bit = “0”: PLL使用可能)
28
LIN3
I
Lchアナログ入力3ピン (AIN3 bit = “1”: PLL使用不可)
RIN2
I
Rchアナログ入力2ピン(MDIF2 bit = “0”: シングルエンド入力)
29
IN2−
I
マイク反転入力2ピン(MDIF2 bit = “1”: 差動入力)
LIN2
I
Lchアナログ入力2ピン(MDIF2 bit = “0”: シングルエンド入力)
30
IN2+
I
マイク非反転入力2ピン(MDIF2 bit = “1”: 差動入力)
LIN1
I
Lchアナログ入力1ピン(MDIF1 bit = “0”: シングルエンド入力)
31
IN1−
I
マイク反転入力1ピン(MDIF1 bit = “1”: 差動入力)
RIN1
I
Rchアナログ入力1ピン(MDIF1 bit = “0”: シングルエンド入力)
32
IN1+
I
マイク非反転入力1ピン(MDIF1 bit = “1”: 差動入力)
Note 1. アナログ入力ピン (MIN/LIN3, LIN1, RIN1, LIN2, RIN2, RIN3, LIN4, RIN4)以外のすべての入力ピンはフ
ローティングにしてはいけません。
Note 2. I2C pinにはAVDDもしくはAVSSを入力して下さい。
MS0543-J-00
2006/09
-5-
ASAHI KASEI
[AK4645]
„ 使用しないピンの処理について
使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。
区分
Analog
Digital
ピン名
MPWR, VCOC/RIN3, HPR, HPL, MUTET,
RIN4/IN4−, LIN4/IN4+, ROUT/LON, LOUT/LOP,
MIN/LIN3, RIN2/IN2−, LIN2/IN2+, LIN1/IN1−,
RIN1/IN1+
MCKO
MCKI
設定
オープン
オープン
HVSSに接続
絶対最大定格
(AVSS, HVSS=0V; Note 3)
Parameter
Power Supplies:
Analog
Digital
Digital I/O
Headphone-Amp
|AVSS – HVSS| (Note 4)
Input Current, Any Pin Except Supplies
Analog Input Voltage (Note 5)
Digital Input Voltage (Note 6)
Ambient Temperature (powered applied)
Storage Temperature
Symbol
AVDD
DVDD
TVDD
HVDD
∆GND2
IIN
VINA
VIND
Ta
Tstg
Min
−0.3
−0.3
−0.3
−0.3
−0.3
−0.3
−30
−65
max
6.0
6.0
6.0
6.0
0.3
±10
AVDD+0.3
TVDD+0.3
85
150
Units
V
V
V
V
V
mA
V
V
°C
°C
Note 3. 電圧はすべてグランドピンに対する値です。
Note 4. AVSSとHVSSは同じアナロググランドに接続して下さい。
Note 5. I2C, RIN4/IN4−, LIN4/IN4+, MIN/LIN3, RIN3, RIN2/IN2−, LIN2/IN2+, LIN1/IN1−, RIN1/IN1+ pins
Note 6. PDN, CSN/CAD0, CCLK/SCL, CDTI/SDA, SDTI, LRCK, BICK, MCKI pins
SDA, SCL pinsのプルアップ抵抗の接続先は(TVDD+0.3)V以下にして下さい。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。また、通常の動作は保証
されません。
推奨動作条件
(AVSS, HVSS=0V; Note 3)
Parameter
Power Supplies Analog
(Note 7) Digital
Digital I/O
HP-Amp
Difference
Symbol
AVDD
DVDD
TVDD
HVDD
AVDD−DVDD
min
2.6
2.6
1.6
2.6
−0.3
typ
3.3
3.3
3.3
3.3 / 5.0
0
max
3.6
3.6
DVDD
5.25
+0.3
Units
V
V
V
V
V
Note 3. 電圧はすべてグランドピンに対する値です。
Note 7. AVDD, DVDD, TVDD, HVDDの電源立ち上げシーケンスを考慮する必要はありません。AVDD, HVDD,
TVDDだけOFFした場合、DVDDのリーク電流が増加する可能性があります。AVDD, HVDD, DVDDだ
けOFFした場合、TVDDのリーク電流が増加する可能性があります。DVDDまたはTVDDをOFFする場
合はAVDD, HVDDもOFFしてください。
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分
ご注意下さい。
MS0543-J-00
2006/09
-6-
ASAHI KASEI
[AK4645]
アナログ特性
(Ta=25°C; AVDD, DVDD, TVDD, HVDD=3.3V; AVSS=HVSS=0V; fs=44.1kHz, BICK=64fs;
Signal Frequency=1kHz; 16bit Data; Measurement frequency=20Hz ∼ 20kHz; unless otherwise specified)
min
typ
max
Units
Parameter
MIC Amplifier: LIN1/RIN1/LIN2/RIN2/LIN4/RIN4 pins & LIN3/RIN3 pins (AIN3 bit = “1”);
MDIF1=MDIF2 bits = “0” (Single-ended inputs)
Input
MGAIN1-0 bits = “00”
40
60
80
kΩ
Resistance MGAIN1-0 bits = “01”, “10”or “11”
20
30
40
kΩ
MGAIN1-0 bits = “00”
0
dB
MGAIN1-0 bits = “01”
+20
dB
Gain
MGAIN1-0 bits = “10”
+26
dB
MGAIN1-0 bits = “11”
+32
dB
MIC Amplifier: IN1+/IN1−/IN2+/IN2− pins; MDIF1 = MDIF2 bits = “1” (Full-differential input)
Input Voltage (Note 8)
MGAIN1-0 bits = “01”
0.228
Vpp
MGAIN1-0 bits = “10”
0.114
Vpp
MGAIN1-0 bits = “11”
0.057
Vpp
MIC Power Supply: MPWR pin
Output Voltage (Note 9)
2.22
2.47
2.72
V
Load Resistance
0.5
kΩ
Load Capacitance
30
pF
ADC Analog Input Characteristics: LIN1/RIN1/LIN2/RIN2/LIN4/RIN4 pins & LIN3/RIN3 pins (AIN3 bit = “1”)
→ ADC → IVOL, IVOL=0dB, ALC=OFF
Resolution
16
Bits
(Note 11)
0.168
0.198
0.228
Vpp
Input Voltage (Note 10)
(Note 12)
1.68
1.98
2.28
Vpp
(Note 11, LIN1/RIN1/LIN2/RIN2)
71
83
dBFS
S/(N+D)
(Note 11, LIN3/RIN3/LIN4/RIN4)
83
dBFS
(−1dBFS)
(Note 12, except for LIN3/RIN3)
88
dBFS
(Note 12, LIN3/RIN3)
72
dBFS
(Note 11)
76
86
dB
D-Range (−60dBFS, A-weighted)
(Note 12)
95
dB
(Note 11)
76
86
dB
S/N (A-weighted)
(Note 12)
95
dB
(Note 11)
75
90
dB
Interchannel Isolation
(Note 12)
100
dB
(Note 11)
0.1
0.8
dB
Interchannel Gain Mismatch
(Note 12)
0.1
0.8
dB
Note 8. プラス入力ピンとマイナス入力ピンの差分です。ACカップリングコンデンサを各入力ピンにシリー
ズに接続して下さい。MGAIN1-0 bits = “00”のとき差動入力は使用禁止です。IN1+, IN1−, IN2+, IN2− pin
の最大入力電圧はそれぞれAVDDに比例します。Vin = |(IN+) − (IN−)| = 0.069 x AVDD
(max)@MGAIN1-0 bits = “01”, 0.035 x AVDD (max)@MGAIN1-0 bits = “10”, 0.017 x AVDD
(max)@MGAIN1-0 bits = “11”.
この電圧を越える信号が入力された場合、ADCの動作は保証できません。
Note 9. 出力電圧はAVDDに比例します。Vout = 0.75 x AVDD (typ)。
Note 10. 入力電圧はAVDDに比例します。Vin = 0.06 x AVDD (typ)@MGAIN1-0 bits = “01” (+20dB), Vin = 0.6 x
AVDD(typ)@MGAIN1-0 bits = “00” (0dB)
Note 11. MGAIN1-0 bits = “01” (+20dB)
Note 12. MGAIN1-0 bits = “00” (0dB)
MS0543-J-00
2006/09
-7-
ASAHI KASEI
[AK4645]
min
typ
max
Units
Parameter
DAC Characteristics:
Resolution
16
Bits
Stereo Line Output Characteristics: DAC → LOUT/ROUT pins, ALC=OFF, IVOL=0dB, DVOL=0dB, LOVL bit =
“0”, LODIF bit = “0”, RL=10kΩ; unless otherwise specified.
Output Voltage (Note 13)
LOVL bit = “0”
1.78
1.98
2.18
Vpp
LOVL bit = “1”
2.25
2.50
2.75
Vpp
78
88
dBFS
S/(N+D) (−3dBFS)
S/N (A-weighted)
82
92
dB
Interchannel Isolation
80
100
dB
Interchannel Gain Mismatch
0.1
0.5
dB
Load Resistance
10
kΩ
Load Capacitance
30
pF
Mono Line Output Characteristics: DAC → LOP/LON pins, ALC=OFF, IVOL=0dB, DVOL=0dB, LOVL bit = “0”,
LODIF bit = “1”, RL=10kΩ for each pin (Full-differential)
Output Voltage (Note 14)
LOVL bit = “0”
3.52
3.96
4.36
Vpp
LOVL bit = “1”
5.00
Vpp
78
88
dBFS
S/(N+D) (−3dBFS)
S/N (A-weighted)
85
95
dB
Load Resistance (LOP/LON pins, respectively)
10
kΩ
Load Capacitance (LOP/LON pins, respectively)
30
pF
Note 13. 出力電圧はAVDDに比例します。Vout = 0.6 x AVDD (typ)@LOVL bit = “0”.
Note 14. 出力電圧はAVDDに比例します。Vout = (LOP) − (LON) = 1.2 x AVDD (typ)@LOVL bit = “0”.
MS0543-J-00
2006/09
-8-
ASAHI KASEI
[AK4645]
min
typ
max
Units
Parameter
Headphone-Amp Characteristics: DAC → HPL/HPR pins, ALC=OFF, IVOL=0dB, DVOL=0dB; VBAT bit = “0”;
unless otherwise specified.
Output Voltage (Note 15)
1.58
1.98
2.38
Vpp
HPG bit = “0”, 0dBFS, HVDD=3.3V, RL=22.8Ω
2.40
3.00
3.60
Vpp
HPG bit = “1”, 0dBFS, HVDD=5V, RL=100Ω
HPG bit = “1”, 0dBFS, HVDD=3.3V, RL=16Ω (Po=62mW)
1.0
Vrms
HPG bit = “1”, 0dBFS, HVDD=5V, RL=16Ω (Po=70mW)
1.06
Vrms
S/(N+D)
60
70
dBFS
HPG bit = “0”, −3dBFS, HVDD=3.3V, RL=22.8Ω
80
dBFS
HPG bit = “1”, −3dBFS, HVDD=5V, RL=100Ω
HPG bit = “1”, 0dBFS, HVDD=3.3V, RL=16Ω (Po=62mW)
20
dBFS
HPG bit = “1”, 0dBFS, HVDD=5V, RL=16Ω (Po=70mW)
70
dBFS
(Note 16)
80
90
dB
S/N (A-weighted)
(Note 17)
90
dB
(Note 16)
65
75
dB
Interchannel Isolation
(Note 17)
80
dB
(Note 16)
0.1
0.8
dB
Interchannel Gain Mismatch
(Note 17)
0.1
0.8
dB
Load Resistance
16
Ω
30
pF
Figure 2のC1
Load Capacitance
300
pF
Figure 2のC2
Note 15. 出力電圧はAVDDに比例します。
Vout = 0.6 x AVDD(typ)@HPG bit = “0”, 0.91 x AVDD(typ)@HPG bit = “1”.
Note 16. HPG bit = “0”, HVDD=3.3V, RL=22.8Ω.
Note 17. HPG bit = “1”, HVDD=5V, RL=100Ω.
HP-Amp
HPL/HPR pin
Measurement Point
47µF
6.8Ω
C1
0.22µF
C2
16Ω
10Ω
Figure 2. ヘッドフォンアンプ出力回路
MS0543-J-00
2006/09
-9-
ASAHI KASEI
[AK4645]
min
typ
Parameter
Mono Input: MIN pin (AIN3 bit = “0”; External Input Resistance=20kΩ)
Maximum Input Voltage (Note 18)
1.98
Gain (Note 19)
MIN Æ LOUT/ROUT
LOVL bit = “0”
0
−4.5
LOVL bit = “1”
+2
MIN Æ HPL/HPR
HPG bit = “0”
−24.5
−20
HPG bit = “1”
−16.4
Stereo Input: LIN2/RIN2/LIN4/RIN4 pins; LIN3/RIN3 pins (AIN3 bit = “1”)
Maximum Input Voltage (Note 20)
1.98
Gain
LIN/RIN Æ LOUT/ROUT
LOVL bit = “0”
0
−4.5
LOVL bit = “1”
+2
LIN/RIN Æ HPL/HPR
HPG bit = “0”
0
−4.5
HPG bit = “1”
+3.6
Full-differential Mono Input: IN4+/− pins (L4DIF bit = “1”)
Maximum Input Voltage (Note 21)
3.96
Gain
LOVL bit = “0”
IN4+/− Æ LOUT/ROUT
−10.5
−6
(LODIF bit = “0”)
LOVL bit = “1”
−4
LOVL bit = “0”
0
IN4+/− Æ LOP/LON
−4.5
(LODIF bit = “1”, Note 22)
LOVL bit = “1”
+2
HPG bit = “0”
IN4+/− Æ HPL/HPR
−10.5
−6
HPG bit = “1”
−2.4
Power Supplies:
Power Up (PDN pin = “H”)
All Circuit Power-up:
AVDD+DVDD+TVDD (Note 23)
16
HVDD: HP-Amp Normal Operation
5
No Output (Note 24)
Power Down (PDN pin = “L”) (Note 25)
AVDD+DVDD+TVDD+HVDD
1
max
Units
-
Vpp
+4.5
−15.5
-
dB
dB
dB
dB
-
Vpp
+4.5
+4.5
-
dB
dB
dB
dB
-
Vpp
−1.5
+4.5
−1.5
-
dB
dB
dB
dB
dB
dB
24
mA
8
mA
100
µA
Note 18. 最大入力電圧はAVDDと外部入力抵抗(Rin)に比例します。Vin = 0.6 x AVDD x Rin / 20kΩ (typ).
Note 19. ゲインは外部入力抵抗に反比例します。
Note 20. 最大入力電圧はAVDDに比例します。Vin = 0.6 x AVDD (typ).
Note 21. 最大入力電圧はAVDDに比例します。Vin = (IN4+) − (IN4−) = 1.2 x AVDD (typ).
同じ振幅の逆相信号をIN4+, IN4− pinsにそれぞれ入力して下さい。
Note 22. Vout = (LOP) − (LON) at LODIF bit = “1”.
Note 23. PLL Master Mode (MCKI=12.288MHz)で、PMADL = PMADR = PMDAC = PMLO = PMHPL = PMHPR =
PMVCM = PMPLL = MCKO = PMMIN = PMMP = M/S bits = “1”の場合です。このとき、MPWR pinの出
力電流は0mAです。
AVDD=11mA(typ), DVDD=3mA(typ), TVDD=2mA(typ).
EXT Slave Mode (PMPLL = M/S = MCKO bits = “0”)の場合: AVDD=10mA(typ), DVDD=3mA(typ),
TVDD=0.03mA(typ).
Note 24. PMADL = PMADR = PMDAC = PMLO = PMHPL = PMHPR = PMVCM = PMPLL = PMMIN bits = “1”の
場合です。
Note 25. 全てのディジタル入力ピンをTVDDまたはHVSSに固定した時の値です。
MS0543-J-00
2006/09
- 10 -
ASAHI KASEI
[AK4645]
„ モード別の消費電力
条件: Ta=25°C; AVDD=DVDD=TVDD=HVDD=3.3V; AVSS=HVSS=0V; fs=44.1kHz, External Slave Mode,
BICK=64fs; 1kHz, 0dBFS input; Headphone = No output.
PMDAC
PMADL
PMHPR
PMADR
PMMICL
PMMICR
PMAINL2
PMAINR2
PMAINL3
PMAINR3
PMAINL4
PMAINR4
AVDD
[mA]
DVDD
[mA]
TVDD
[mA]
PMHPL
HVDD
[mA]
Total Power
[mW]
20H
PMLO
10H
PMMIN
01H
PMVCM
00H
Power Management Bit
0
1
1
1
1
1
0
0
0
0
0
0
0
1
0
0
0
0
0
1
1
0
0
0
0
0
0
0
1
1
0
0
1
1
0
0
0
0
1
1
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
4.4
3.8
1.9
5.5
3.5
0
1.8
1.8
0
1.6
1.5
0
0.03
0.03
0
0.03
0.03
0
0.2
5
5
0.2
0.2
0
21.2
35.1
22.8
24.2
17.3
1
0
0
1
1
1
1
1
0
0
0
0
0
0
0
0
8.3
2.7
0.03
5
52.9
Mode
All Power-down
DAC Æ Lineout
DAC Æ HP
LIN2/RIN2 Æ HP
LIN2/RIN2 Æ ADC
LIN1 (Mono) Æ ADC
LIN2/RIN2 Æ ADC
& DAC Æ HP
Table 1. Power Consumption for each operation mode (typ)
MS0543-J-00
2006/09
- 11 -
ASAHI KASEI
[AK4645]
フィルタ特性
(Ta=25°C; AVDD, DVDD=2.6 ∼ 3.6V; TVDD=1.6 ∼ 3.6V; HVDD=2.6 ∼ 5.25V; fs=44.1kHz; DEM=OFF;
FIL1=FIL3=EQ=OFF)
Parameter
Symbol
min
typ
max
Units
ADC Digital Filter (Decimation LPF):
Passband (Note 26)
PB
0
17.3
kHz
±0.16dB
19.4
kHz
−0.66dB
19.9
kHz
−1.1dB
22.1
kHz
−6.9dB
Stopband
SB
26.1
kHz
Passband Ripple
PR
dB
±0.1
Stopband Attenuation
SA
73
dB
Group Delay (Note 27)
GD
19
1/fs
Group Delay Distortion
0
∆GD
µs
ADC Digital Filter (HPF): (Note 28)
Frequency Response (Note 26) −3.0dB
FR
0.9
Hz
2.7
Hz
−0.5dB
6.0
Hz
−0.1dB
DAC Digital Filter (LPF):
Passband (Note 26)
PB
0
19.6
kHz
±0.1dB
20.0
kHz
−0.7dB
22.05
kHz
−6.0dB
Stopband
SB
25.2
kHz
Passband Ripple
PR
dB
±0.01
Stopband Attenuation
SA
59
dB
Group Delay (Note 27)
GD
25
1/fs
DAC Digital Filter (LPF) + SCF:
FR
dB
Frequency Response: 0 ∼ 20.0kHz
±1.0
DAC Digital Filter (HPF): (Note 28)
Frequency Response (Note 26) −3.0dB
FR
0.9
Hz
2.7
Hz
−0.5dB
6.0
Hz
−0.1dB
BOOST Filter: (Note 29)
Frequency Response
MIN
FR
20Hz
dB
5.76
100Hz
dB
2.92
1kHz
dB
0.02
MID
FR
20Hz
dB
10.80
100Hz
dB
6.84
1kHz
dB
0.13
MAX 20Hz
FR
dB
16.06
100Hz
dB
10.54
1kHz
dB
0.37
Note 26. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。
例えば、PB=20.0kHz(@−0.7dB)は0.454 x fsです(DAC)。各応答は1kHzを基準にします。
Note 27. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてから両チャネルの16ビ
ットデータが出力レジスタにセットされるまでの時間です。
DAC部は16ビットデータが入力レジスタにセットされてからアナログ信号が出力されるまでの時間
です。PMADL=PMADR bits = “0”のときDAC部のGroup Delayは25/fs(typ)です。
Note 28. PMADL bit = “1” or PMADR bit = “1”のとき、ADCのHPFはON、DACのHPFはOFFです。
PMADL=PMADR bits = “0”, PMDAC bit = “1”のとき、DACのHPFはON、ADCのHPFはOFFです。
Note 29. 周波数特性はサンプリングレートに比例します。高レベルの低周波信号を入力した場合、低域でク
リップします。
MS0543-J-00
2006/09
- 12 -
ASAHI KASEI
[AK4645]
DC特性
(Ta=25°C; AVDD, DVDD=2.6 ∼ 3.6V; TVDD=1.6 ∼ 3.6V; HVDD=2.6 ∼ 5.25V)
Parameter
Symbol
min
High-Level Input Voltage
2.2V≤TVDD≤3.6V
VIH
70%TVDD
1.6V≤TVDD<2.2V
VIH
75%TVDD
Low-Level Input Voltage
2.2V≤TVDD≤3.6V
VIL
1.6V≤TVDD<2.2V
VIL
High-Level Output Voltage
VOH
(Iout=−200µA)
TVDD−0.2
Low-Level Output Voltage
VOL
(Except SDA pin: Iout=200µA)
(SDA pin: Iout=3mA)
VOL
Input Leakage Current
Iin
-
typ
-
max
30%TVDD
25%TVDD
-
Units
V
V
V
V
V
-
0.2
0.4
±10
V
V
µA
スイッチング特性
(Ta=25°C; AVDD, DVDD=2.6 ∼ 3.6V; TVDD=1.6 ∼ 3.6V; HVDD=2.6 ∼ 5.25V; CL=20pF; unless otherwise specified)
Parameter
Symbol
min
typ
max
Units
PLL Master Mode (PLL Reference Clock = MCKI pin)
MCKI Input Timing
Frequency
fCLK
11.2896
27
MHz
Pulse Width Low
tCLKL
0.4/fCLK
ns
Pulse Width High
tCLKH
0.4/fCLK
ns
MCKO Output Timing
Frequency
fMCK
0.2352
12.288
MHz
Duty Cycle
Except 256fs at fs=32kHz, 29.4kHz
dMCK
40
50
60
%
256fs at fs=32kHz, 29.4kHz
dMCK
33
%
LRCK Output Timing
Frequency
fs
7.35
48
kHz
DSP Mode: Pulse Width High
tLRCKH
tBCK
ns
Except DSP Mode: Duty Cycle
Duty
50
%
BICK Output Timing
Period
BCKO bit = “0”
tBCK
1/(32fs)
ns
BCKO bit = “1”
tBCK
1/(64fs)
ns
Duty Cycle
dBCK
50
%
PLL Slave Mode (PLL Reference Clock = MCKI pin)
MCKI Input Timing
Frequency
fCLK
11.2896
27
MHz
Pulse Width Low
tCLKL
0.4/fCLK
ns
Pulse Width High
tCLKH
0.4/fCLK
ns
MCKO Output Timing
Frequency
fMCK
0.2352
12.288
MHz
Duty Cycle
Except 256fs at fs=32kHz, 29.4kHz
dMCK
40
50
60
%
256fs at fs=32kHz, 29.4kHz
dMCK
33
%
LRCK Input Timing
Frequency
fs
7.35
48
kHz
DSP Mode: Pulse Width High
tLRCKH
tBCK−60
1/fs − tBCK
ns
Except DSP Mode: Duty Cycle
Duty
45
55
%
BICK Input Timing
Period
tBCK
1/(64fs)
1/(32fs)
ns
Pulse Width Low
tBCKL
0.4 x tBCK
ns
Pulse Width High
tBCKH
0.4 x tBCK
ns
MS0543-J-00
2006/09
- 13 -
ASAHI KASEI
[AK4645]
Parameter
Symbol
PLL Slave Mode (PLL Reference Clock = LRCK pin)
LRCK Input Timing
Frequency
fs
DSP Mode: Pulse Width High
tLRCKH
Except DSP Mode: Duty Cycle
Duty
BICK Input Timing
Period
tBCK
Pulse Width Low
tBCKL
Pulse Width High
tBCKH
PLL Slave Mode (PLL Reference Clock = BICK pin)
LRCK Input Timing
Frequency
fs
DSP Mode: Pulse Width High
tLRCKH
Except DSP Mode: Duty Cycle
Duty
BICK Input Timing
Period
PLL3-0 bits = “0010”
tBCK
PLL3-0 bits = “0011”
tBCK
Pulse Width Low
tBCKL
Pulse Width High
tBCKH
External Slave Mode
MCKI Input Timing
Frequency
256fs
fCLK
512fs
fCLK
1024fs
fCLK
Pulse Width Low
tCLKL
Pulse Width High
tCLKH
LRCK Input Timing
Frequency
256fs
fs
512fs
fs
1024fs
fs
DSP Mode: Pulse Width High
tLRCKH
Except DSP Mode: Duty Cycle
Duty
BICK Input Timing
Period
tBCK
Pulse Width Low
tBCKL
Pulse Width High
tBCKH
External Master Mode
MCKI Input Timing
Frequency
256fs
fCLK
512fs
fCLK
1024fs
fCLK
Pulse Width Low
tCLKL
Pulse Width High
tCLKH
LRCK Output Timing
Frequency
fs
DSP Mode: Pulse Width High
tLRCKH
Except DSP Mode: Duty Cycle
Duty
BICK Output Timing
Period
BCKO bit = “0”
tBCK
BCKO bit = “1”
tBCK
Duty Cycle
dBCK
MS0543-J-00
min
typ
max
Units
7.35
tBCK−60
45
-
48
1/fs − tBCK
55
kHz
ns
%
1/(64fs)
130
130
-
1/(32fs)
-
ns
ns
ns
7.35
tBCK−60
45
-
48
1/fs − tBCK
55
kHz
ns
%
0.4 x tBCK
0.4 x tBCK
1/(32fs)
1/(64fs)
-
-
ns
ns
ns
ns
1.8816
3.7632
7.5264
0.4/fCLK
0.4/fCLK
-
12.288
13.312
13.312
-
MHz
MHz
MHz
ns
ns
7.35
7.35
7.35
tBCK−60
45
-
48
26
13
1/fs − tBCK
55
kHz
kHz
kHz
ns
%
312.5
130
130
-
-
ns
ns
ns
1.8816
3.7632
7.5264
0.4/fCLK
0.4/fCLK
-
12.288
13.312
13.312
-
MHz
MHz
MHz
ns
ns
7.35
-
tBCK
50
48
-
kHz
ns
%
-
1/(32fs)
1/(64fs)
50
-
ns
ns
%
2006/09
- 14 -
ASAHI KASEI
[AK4645]
Parameter
Symbol
Audio Interface Timing (DSP Mode)
Master Mode
tDBF
LRCK “↑” to BICK “↑” (Note 30)
tDBF
LRCK “↑” to BICK “↓” (Note 31)
tBSD
BICK “↑” to SDTO (BCKP bit = “0”)
tBSD
BICK “↓” to SDTO (BCKP bit = “1”)
SDTI Hold Time
tSDH
SDTI Setup Time
tSDS
Slave Mode
tLRB
LRCK “↑” to BICK “↑” (Note 30)
tLRB
LRCK “↑” to BICK “↓” (Note 31)
tBLR
BICK “↑” to LRCK “↑” (Note 30)
tBLR
BICK “↓” to LRCK “↑” (Note 31)
tBSD
BICK “↑” to SDTO (BCKP bit = “0”)
tBSD
BICK “↓” to SDTO (BCKP bit = “1”)
SDTI Hold Time
tSDH
SDTI Setup Time
tSDS
Audio Interface Timing (Right/Left justified & I2S)
Master Mode
tMBLR
BICK “↓” to LRCK Edge (Note 32)
tLRD
LRCK Edge to SDTO (MSB)
(Except I2S mode)
tBSD
BICK “↓” to SDTO
SDTI Hold Time
tSDH
SDTI Setup Time
tSDS
Slave Mode
tLRB
LRCK Edge to BICK “↑” (Note 32)
tBLR
BICK “↑” to LRCK Edge (Note 32)
tLRD
LRCK Edge to SDTO (MSB)
(Except I2S mode)
tBSD
BICK “↓” to SDTO
SDTI Hold Time
tSDH
SDTI Setup Time
tSDS
min
typ
max
Units
0.5 x tBCK − 40
0.5 x tBCK − 40
−70
−70
50
50
0.5 x tBCK
0.5 x tBCK
-
0.5 x tBCK + 40
0.5 x tBCK + 40
70
70
-
ns
ns
ns
ns
ns
ns
0.4 x tBCK
0.4 x tBCK
0.4 x tBCK
0.4 x tBCK
50
50
-
80
80
-
ns
ns
ns
ns
ns
ns
ns
ns
−40
−70
-
40
70
ns
ns
−70
50
50
-
70
-
ns
ns
ns
50
50
-
-
80
ns
ns
ns
50
50
-
80
-
ns
ns
ns
Note 30. MSBS, BCKP bits = “00” or “11”.
Note 31. MSBS, BCKP bits = “01” or “10”.
Note 32. この規格値はLRCKのエッジとBICKの “↑”が重ならないように規定しています。
MS0543-J-00
2006/09
- 15 -
ASAHI KASEI
[AK4645]
Parameter
Symbol
min
typ
max
Control Interface Timing (3-wire Serial mode)
CCLK Period
tCCK
200
CCLK Pulse Width Low
tCCKL
80
Pulse Width High
tCCKH
80
CDTI Setup Time
tCDS
40
CDTI Hold Time
tCDH
40
CSN “H” Time
tCSW
150
tCSS
50
CSN “↓” to CCLK “↑”
tCSH
50
CCLK “↑” to CSN “↑”
Control Interface Timing (I2C Bus mode):
SCL Clock Frequency
fSCL
400
Bus Free Time Between Transmissions
tBUF
1.3
Start Condition Hold Time (prior to first clock pulse)
tHD:STA
0.6
Clock Low Time
tLOW
1.3
Clock High Time
tHIGH
0.6
Setup Time for Repeated Start Condition
tSU:STA
0.6
SDA Hold Time from SCL Falling (Note 34)
tHD:DAT
0
SDA Setup Time from SCL Rising
tSU:DAT
0.1
Rise Time of Both SDA and SCL Lines
tR
0.3
Fall Time of Both SDA and SCL Lines
tF
0.3
Setup Time for Stop Condition
tSU:STO
0.6
Capacitive Load on Bus
Cb
400
Pulse Width of Spike Noise Suppressed by Input Filter
tSP
0
50
Power-down & Reset Timing
PDN Pulse Width (Note 35)
tPD
150
tPDV
1059
PMADL or PMADR “↑” to SDTO valid (Note 36)
Note 33. I2CはPhilips Semiconductorsの登録商標です。
Note 34. データは最低300ns (SCLの立ち下がり時間)の間保持されなければなりません。
Note 35. AK4645はPDN pin = “L”でリセットされます。
Note 36. PMADL bitまたはPMADR bitを立ち上げてからのLRCKクロックの “↑”の回数です。
Units
MS0543-J-00
2006/09
- 16 -
ns
ns
ns
ns
ns
ns
ns
ns
kHz
µs
µs
µs
µs
µs
µs
µs
µs
µs
µs
pF
ns
ns
1/fs
ASAHI KASEI
[AK4645]
„ タイミング波形
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
50%TVDD
LRCK
tLRCKH
tLRCKL
Duty = tLRCKH x fs x 100
tLRCKL x fs x 100
1/fMCK
50%TVDD
MCKO
tMCKL
dMCK = tMCKL x fMCK x 100
Figure 3. Clock Timing (PLL/EXT Master mode)
Note 37. MCKO is not available at EXT Master mode.
tLRCKH
LRCK
50%TVDD
tBCK
tDBF
dBCK
BICK
(BCKP = "0")
50%TVDD
BICK
(BCKP = "1")
50%TVDD
tBSD
SDTO
MSB
tSDS
50%TVDD
tSDH
VIH
SDTI
VIL
Figure 4. Audio Interface Timing (PLL/EXT Master mode, DSP mode, MSBS = “0”)
MS0543-J-00
2006/09
- 17 -
ASAHI KASEI
[AK4645]
tLRCKH
LRCK
50%TVDD
tBCK
tDBF
dBCK
BICK
(BCKP = "1")
50%TVDD
BICK
(BCKP = "0")
50%TVDD
tBSD
SDTO
50%TVDD
MSB
tSDS
tSDH
VIH
SDTI
VIL
Figure 5. Audio Interface Timing (PLL/EXT Master mode, DSP mode, MSBS = “1”)
50%TVDD
LRCK
tBLR
tBCKL
BICK
50%TVDD
tLRD
tBSD
SDTO
50%TVDD
tSDH
tSDS
VIH
SDTI
VIL
Figure 6. Audio Interface Timing (PLL/EXT Master mode, Except DSP mode)
MS0543-J-00
2006/09
- 18 -
ASAHI KASEI
[AK4645]
1/fs
VIH
LRCK
VIL
tLRCKH
tBLR
tBCK
VIH
BICK
(BCKP = "0")
VIL
tBCKH
tBCKL
VIH
BICK
(BCKP = "1")
VIL
Figure 7. Clock Timing (PLL Slave mode; PLL Reference Clock = LRCK or BICK pin, DSP mode, MSBS = “0”)
1/fs
VIH
LRCK
VIL
tLRCKH
tBLR
tBCK
VIH
BICK
(BCKP = "1")
VIL
tBCKH
tBCKL
VIH
BICK
(BCKP = "0")
VIL
Figure 8. Clock Timing (PLL Slave mode; PLL Reference Clock = LRCK or BICK pin, DSP mode, MSBS = “1”)
MS0543-J-00
2006/09
- 19 -
ASAHI KASEI
[AK4645]
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
VIH
LRCK
VIL
tLRCKH
tLRCKL
tBCK
Duty = tLRCKH x fs x 100
= tLRCKL x fs x 100
VIH
BICK
VIL
tBCKH
tBCKL
fMCK
50%TVDD
MCKO
tMCKL
dMCK = tMCKL x fMCK x 100
Figure 9. Clock Timing (PLL Slave mode; PLL Reference Clock = MCKI pin, Except DSP mode)
tLRCKH
VIH
LRCK
VIL
tLRB
VIH
BICK
VIL
(BCKP = "0")
VIH
BICK
(BCKP = "1")
VIL
tBSD
SDTO
MSB
tSDS
50%TVDD
tSDH
VIH
SDTI
MSB
VIL
Figure 10. Audio Interface Timing (PLL Slave mode, DSP mode; MSBS = “0”)
MS0543-J-00
2006/09
- 20 -
ASAHI KASEI
[AK4645]
tLRCKH
VIH
LRCK
VIL
tLRB
VIH
BICK
VIL
(BCKP = "1")
VIH
BICK
(BCKP = "0")
VIL
tBSD
SDTO
50%TVDD
MSB
tSDS
tSDH
VIH
SDTI
MSB
VIL
Figure 11. Audio Interface Timing (PLL Slave mode, DSP mode, MSBS = “1”)
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
VIH
LRCK
VIL
tLRCKH
tLRCKL
Duty = tLRCKH x fs x 100
tLRCKL x fs x 100
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Figure 12. Clock Timing (EXT Slave mode)
MS0543-J-00
2006/09
- 21 -
ASAHI KASEI
[AK4645]
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tLRD
tBSD
SDTO
50%TVDD
MSB
tSDH
tSDS
VIH
SDTI
VIL
Figure 13. Audio Interface Timing (PLL/EXT Slave mode, Except DSP mode)
VIH
CSN
VIL
tCCKL
tCSS
tCCKH
VIH
CCLK
VIL
tCCK
tCDH
tCDS
VIH
CDTI
C1
C0
R/W
VIL
Figure 14. WRITE Command Input Timing
MS0543-J-00
2006/09
- 22 -
ASAHI KASEI
[AK4645]
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
VIL
VIH
CDTI
D2
D1
D0
VIL
Figure 15. WRITE Data Input Timing
VIH
SDA
VIL
tBUF
tLOW
tHIGH
tR
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
tSU:DAT
Start
tSU:STA
tSU:STO
Start
Stop
Figure 16. I2Cバスモードタイミング
PMADL bit
or
PMADR bit
tPDV
SDTO
50%TVDD
Figure 17. Power Down & Reset Timing 1
tPD
PDN
VIL
Figure 18. Power Down & Reset Timing 2
MS0543-J-00
2006/09
- 23 -
ASAHI KASEI
[AK4645]
機能説明
„ システムクロック
外部とのI/Fモードは以下の4通りの方法があります。(See Table 2 and Table 3.)
Mode
PMPLL bit
M/S bit
PLL3-0 bits
Figure
PLL Master Mode (Note 38)
1
1
See Table 5
Figure 19
PLL Slave Mode 1
1
0
See Table 5
Figure 20
(PLL Reference Clock: MCKI pin)
PLL Slave Mode 2
Figure 21
1
0
See Table 5
(PLL Reference Clock: LRCK or BICK pin)
Figure 22
EXT Slave Mode
0
0
x
Figure 23
EXT Master Mode
0
1
x
Figure 24
Note 38. PLL Master Modeに設定する過程で、M/S bit = “1”, PMPLL bit = “0”, MCKO bit = “1”のときMCKO pin
から正常でない周波数のクロックが出力されます。
Table 2. Clock Mode Setting (x: Don’t care)
Mode
MCKO bit
0
PLL Master Mode
1
0
PLL Slave Mode
(PLL Reference Clock: MCKI pin)
1
MCKO pin
“L”
PS1-0 bits
で選択
“L”
PS1-0 bits
で選択
MCKI pin
PLL3-0 bits
で選択
PLL3-0 bits
で選択
PLL Slave Mode
(PLL Reference Clock: LRCK or BICK pin)
0
“L”
GND
EXT Slave Mode
0
“L”
FS1-0 bits
で選択
EXT Master Mode
0
“L”
FS1-0 bits
で選択
BICK pin
Output
(BCKO bit
で選択)
LRCK pin
Input
(≥ 32fs)
Input
(1fs)
Input
(PLL3-0
bitsで選択)
Input
(≥ 32fs)
Output
(BCKO bit
で選択)
Output
(1fs)
Input
(1fs)
Input
(1fs)
Output
(1fs)
Table 3. Clock pins state in Clock Mode
„ マスタモードとスレーブモードの切り替え
マスタモードとスレーブモードの切り替えはM/S bitで行います。“1”でマスタモード、“0”でスレーブモード
です。AK4645はパワーダウン時 (PDN pin = “L”)、及びパワーダウン解除後はスレーブモードです。パワー
ダウン解除後、M/S bitを “1”に変更することでマスタモードになります。
マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4645のLRCK, BICK pinはフローティン
グの状態です。そのため、AK4645のLRCK, BICK pinに100kΩ程度のプルアップあるいはプルダウン抵抗を入
れる必要があります。
M/S bit
Mode
0
Slave Mode
1
Master Mode
Table 4. Select Master/Slave Mode
MS0543-J-00
Default
2006/09
- 24 -
ASAHI KASEI
[AK4645]
„ PLLモード(AIN3 bit = “0”, PMPLL bit = “1”)
PMPLL bit = “1”の時、内蔵の高精度アナログPLLはFS3-0 bits, PLL3-0 bitsで選択したクロックに応じて動作し
ます。PLLのロック時間は、電源投入後、PMPLL bit を “0” Æ “1”に変更し、安定したクロックが入力された
場合、またはサンプリング周波数が変更された場合、Table 5の通りです。AIN3 bit = “1”のときPLLは使用で
きません。
1) PLL Modeの設定
Mode
PLL3
bit
PLL2
bit
PLL1
bit
PLL0
bit
PLL基準クロ
ック入力ピン
入力周波数
0
1
2
0
0
0
0
0
0
0
0
1
0
1
0
LRCK pin
N/A
BICK pin
1fs
32fs
3
0
0
1
1
BICK pin
64fs
4
5
6
7
8
12
13
14
15
0
0
0
0
1
1
1
1
1
1
1
1
1
0
1
1
1
1
0
0
1
1
0
0
0
1
1
0
1
0
1
0
0
1
0
1
Others
Others
VCOC pinの
R,C
R[Ω] C[F]
6.8k
220n
10k
4.7n
10k
10n
10k
4.7n
10k
10n
10k
4.7n
10k
4.7n
10k
4.7n
10k
4.7n
10k
4.7n
10k
10n
10k
10n
10k
220n
10k
220n
MCKI pin
11.2896MHz
MCKI pin
12.288MHz
MCKI pin
12MHz
MCKI pin
24MHz
MCKI pin
19.2MHz
MCKI pin
13.5MHz
MCKI pin
27MHz
MCKI pin
13MHz
MCKI pin
26MHz
N/A
Table 5. Setting of PLL Mode (*fs: Sampling Frequency)
PLLロック
時間
(max)
160ms
2ms
4ms
2ms
4ms
40ms
40ms
40ms
40ms
40ms
40ms
40ms
60ms
60ms
Default
2) PLL Modeのサンプリング周波数設定
基準クロックがMCKI入力の場合は、Table 6の設定によりサンプリング周波数が選択できます。
Mode
FS3 bit
FS2 bit
FS1 bit
FS0 bit
Sampling Frequency
0
0
0
0
0
8kHz
Default
1
0
0
0
1
12kHz
2
0
0
1
0
16kHz
3
0
0
1
1
24kHz
4
0
1
0
0
7.35kHz
5
0
1
0
1
11.025kHz
6
0
1
1
0
14.7kHz
7
0
1
1
1
22.05kHz
10
1
0
1
0
32kHz
11
1
0
1
1
48kHz
14
1
1
1
0
29.4kHz
15
1
1
1
1
44.1kHz
Others
Others
N/A
Table 6. Setting of Sampling Frequency at PMPLL bit = “1” (Reference Clock = MCKI pin)
MS0543-J-00
2006/09
- 25 -
ASAHI KASEI
[AK4645]
基準クロックがLRCK or BICKより入力の場合は、FS3, FS1-0 bitsでサンプリング周波数の設定を行って下さ
い(Table 7)。
Mode
FS3 bit
FS2 bit
FS1 bit
FS0 bit
Sampling Frequency Range
0
Don’t care
0
0
0
Default
7.35kHz ≤ fs ≤ 8kHz
0
Don’t care
1
1
0
8kHz < fs ≤ 12kHz
0
Don’t care
0
2
1
12kHz < fs ≤ 16kHz
0
Don’t care
1
3
1
16kHz < fs ≤ 24kHz
1
Don’t care
0
6
1
24kHz < fs ≤ 32kHz
1
Don’t care
1
7
1
32kHz < fs ≤ 48kHz
Others
Others
N/A
Table 7. Setting of Sampling Frequency at PMPLL bit = “1” (Reference Clock = LRCK or BICK pin)
„ PLLのアンロックについて
1) PLL Master Mode (AIN3 bit = “0”, PMPLL bit = “1”, M/S bit = “1”)
このモードで PMPLL bit = “0” Æ “1”にした後PLLがロックするまでの間、BICKとLRCKは “L”を出力、MCKO
bit = “1”のときMCKO pinからは正常でない周波数のクロックが出力されます。MCKO bit = “0”の場合は、
MCKO pinは “L”を出力します。(See Table 8)
PLLロック後、BICKとLRCK出力は “L”からクロック出力となります。最初の1周期分のLRCK, BICKは、正
常でない可能性がありますが、1fs後には正常なクロックになります。
サンプリング周波数を変更する場合は一度PMPLL bit = “0”にすることでアンロック状態の不定なBICK,
LRCKを出力させずに “L”を出力させることができます。
MCKO pin
BICK pin
LRCK pin
MCKO bit = “0”
MCKO bit = “1”
“L” Output
“L” Output
“L” Output
PMPLL bit “0” Æ “1”直後
不定
“L” Output
PLL Unlock 時(上記以外)
不定
不定
不定
“L” Output
1fs Output
See Table 10
See Table 11
PLL Lock 時
Table 8. Clock Operation at PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)
PLL State
2) PLL Slave Mode (AIN3 bit = “0”, PMPLL bit = “1”, M/S bit = “0”)
このモードでは PMPLL bit = “0” Æ “1”にした後PLLがロックするまでの間、MCKOからは正常でない周波数
のクロックが出力されます。その後、PLLがロックするとMCKO pinからTable 10で選択されたクロックが出
力されます。但し、PLLがアンロックになった場合、ADC及びDACからは正常なデータが出力されません。
DACに関しては、DACL, DACH bitsを “0”にすることにより出力をミュートすることが可能です。
MCKO pin
MCKO bit = “0” MCKO bit = “1”
“L” Output
PMPLL bit “0” Æ “1”直後
不定
“L” Output
PLL Unlock 時(上記以外)
不定
“L”
Output
Output
PLL Lock 時
Table 9. Clock Operation at PLL Slave Mode (PMPLL bit = “0”, M/S bit = “0”)
PLL State
MS0543-J-00
2006/09
- 26 -
ASAHI KASEI
[AK4645]
„ PLL Master Mode (AIN3 bit = “0”, PMPLL bit = “1”, M/S bit = “1”)
外部から11.2896MHz, 12MHz, 12.288MHz, 13MHz, 13.5MHz, 19.2MHz, 24MHz, 26MHz or 27MHzのクロックを
入力し、内部のPLLによりMCKO, BICK, LRCKクロックを生成し出力します。マスタクロック出力(MCKO)
はPS1-0 bits (Table 10)で設定された周波数を出力し、MCKO bitでON/OFF可能です。BICK出力はBCKO bitに
より、32fs or 64fsを選択することができます。(See Table 11)
11.2896MHz, 12MHz, 12.288MHz, 13MHz,
13.5MHz, 19.2MHz, 24MHz, 26MHz,
27MHz
DSP or µP
AK4645
MCKI
MCKO
BICK
LRCK
256fs/128fs/64fs/32fs
32fs, 64fs
1fs
MCLK
BCLK
LRCK
SDTO
SDTI
SDTI
SDTO
Figure 19. PLL Master Mode
Mode
PS1 bit
PS0 bit
MCKO pin
0
0
0
256fs
Default
1
0
1
128fs
2
1
0
64fs
3
1
1
32fs
Table 10. MCKO周波数 (PLLモード, MCKO bit = “1”)
BCKO bit
BICK出力周波数
0
32fs
Default
1
64fs
Table 11. BICK Output Frequency at Master Mode
MS0543-J-00
2006/09
- 27 -
ASAHI KASEI
[AK4645]
„ PLL Slave Mode (AIN3 bit = “0”, PMPLL bit = “1”, M/S bit = “0”)
MCKI, BICK or LRCK pinへ入力されるクロックを基準に内部のPLLにてAK4645に必要なクロックを生成し
ます。PLLの基準クロックは、PLL3-0 bitsにて設定することができます(Table 5)。
a) PLL 基準クロック: MCKI pin
MCKOに同期したBICK, LRCKを入力します。MCKOとLRCKは同期する必要がありますが位相を合わせる必
要はありません。マスタクロック出力(MCKO pin)はPS1-0 bits (Table 10)で設定された周波数を出力し、MCKO
bitでON/OFF可能です。サンプリング周波数は、FS3-0 bitsで設定することができます。(See Table 6)
11.2896MHz, 12MHz, 12.288MHz, 13MHz,
13.5MHz, 19.2MHz, 24MHz, 26MHz,
27MHz
AK4645
DSP or µP
MCKI
MCKO
BICK
LRCK
256fs/128fs/64fs/32fs
≥ 32fs
1fs
MCLK
BCLK
LRCK
SDTO
SDTI
SDTI
SDTO
Figure 20. PLL Slave Mode 1 (PLL Reference Clock: MCKI pin)
MS0543-J-00
2006/09
- 28 -
ASAHI KASEI
[AK4645]
b) PLL 基準クロック: BICK or LRCK pin
FS3-0 bitsを設定することで、7.35kHz ∼ 48kHzの任意のサンプリング周波数に対応します。(See Table 7.)
AK4645
DSP or µP
MCKO
MCKI
BICK
LRCK
32fs or 64fs
1fs
BCLK
LRCK
SDTO
SDTI
SDTI
SDTO
Figure 21. PLL Slave Mode 2 (PLL Reference Clock: BICK pin)
AK4645
DSP or µP
MCKO
MCKI
BICK
LRCK
≥ 32fs
1fs
BCLK
LRCK
SDTO
SDTI
SDTI
SDTO
Figure 22. PLL Slave Mode 2 (PLL Reference Clock: LRCK pin)
ADC or DACが動作中(PMADL bit = “1”, PMADR bit = “1” or PMDAC bit = “1”)は外部クロック(MCKI, BICK,
LRCK)を止めてはいけません。これらのクロックが供給されない場合、内部にダイナミックなロジックを使
用しているため、過電流が流れ、動作が異常になる可能性があります。クロックを止める場合はパワーダウ
ン状態(PMADL=PMADR=PMDAC bits = “0”)にしてください。
MS0543-J-00
2006/09
- 29 -
ASAHI KASEI
[AK4645]
„ EXT Slave Mode (PMPLL bit = “0”, M/S bit = “0”)
PMPLL bitを“0”にすることで、外部クロックモード(EXT Mode)で動作し、MCKI pinからPLLを介さずに直接、
ADC, DACにマスタクロックを入力できます。このモードは通常のオーディオCODECとのI/Fに対して互換性
があります。必要なクロックはMCKI (256fs, 512fs or 1024fs), BICK (≥32fs), LRCK(fs)です。MCKIとLRCKは
同期する必要がありますが位相を合わせる必要はありません。MCKIの入力周波数はFS1-0 bitにより選択す
ることが可能です。(See Table 12)
Mode
0
1
2
3
MCKI Input
Sampling Frequency
Frequency
Range
Don’t care
0
0
256fs
Default
7.35kHz ∼ 48kHz
Don’t care
0
1
1024fs
7.35kHz ∼ 13kHz
Don’t care
1
0
256fs
7.35kHz ∼ 48kHz
Don’t care
1
1
512fs
7.35kHz ∼ 26kHz
Table 12. EXT Slave Mode (PMPLL bit = “0”, M/S bit = “0”) 時のMCKI周波数の設定
FS3-2 bits
FS1 bit
FS0 bit
低速サンプリング時は帯域外ノイズのため、DAC出力のS/Nが劣化します。MCKIに入力されるマスタクロッ
クの周波数を上げることで、S/Nを改善できます。Table 13はDAC出力からLOUT/ROUT pinsに通した場合の
S/Nです。
S/N
(fs=8kHz, 20kHzLPF + A-weighted)
256fs
83dB
512fs
93dB
1024fs
93dB
Table 13. Relationship between MCKI and S/N of LOUT/ROUT pins
MCKI
ADC or DACが動作中(PMADL bit = “1”, PMADR bit = “1” or PMDAC bit = “1”)は外部クロック(MCKI, BICK,
LRCK)を止めてはいけません。これらのクロックが供給されない場合、内部にダイナミックなロジックを使
用しているため、過電流が流れ、動作が異常になる可能性があります。クロックを止める場合はパワーダウ
ン状態(PMADL=PMADR=PMDAC bits = “0”)にしてください。
AK4645
DSP or µP
MCKO
256fs, 512fs or 1024fs
MCKI
BICK
LRCK
MCLK
≥ 32fs
1fs
BCLK
LRCK
SDTO
SDTI
SDTI
SDTO
Figure 23. EXT Slave Mode
MS0543-J-00
2006/09
- 30 -
ASAHI KASEI
[AK4645]
„ EXT Master Mode (PMPLL bit = “0”, M/S bit = “1”)
PMPLL bit = “0”およびM/S bit = “1”に設定することで、外部クロックマスタモード(EXT Master Mode)で動作
し、MCKI pinからPLLを介さずに直接、ADC,DACにマスタクロックを入力できます。必要なクロックはMCKI
(256fs, 512fs or 1024fs)です。MCKIの入力周波数はFS1-0 bitsにより選択することが可能です(See Table 14)。
Mode
0
1
2
3
MCKI Input
Sampling Frequency
Frequency
Range
Don’t care
0
0
256fs
Default
7.35kHz ∼ 48kHz
Don’t care
0
1
1024fs
7.35kHz ∼ 13kHz
Don’t care
1
0
256fs
7.35kHz ∼ 48kHz
Don’t care
1
1
512fs
7.35kHz ∼ 26kHz
Table 14. EXT Master Mode (PMPLL bit = “0”, M/S bit = “1”)時のMCKI周波数の設定
FS3-2 bits
FS1 bit
FS0 bit
低速サンプリング時は帯域外ノイズのため、DAC出力のS/Nが劣化します。MCKIに入力されるマスタクロッ
クの周波数を上げることで、S/Nを改善できます。Table 15はDAC出力からLOUT/ROUT pinsに通した場合の
S/Nです。
S/N
(fs=8kHz, 20kHzLPF + A-weighted)
256fs
83dB
512fs
93dB
1024fs
93dB
Table 15. Relationship between MCKI and S/N of LOUT/ROUT pins
MCKI
ADCまたはDACが動作中(PMADL bit = “1”, PMADR bit = “1” or PMDAC bit = “1”)はMCKIを止めてはいけませ
ん。MCKIが供給されない場合、内部にダイナミックなロジックを使用しているため、過電流が流れ、動作
が異常になる可能性があります。MCKIを止める場合はパワーダウン状態(PMADL=PMADR=PMDAC bits =
“0”)にしてください。
AK4645
DSP or µP
MCKO
256fs, 512fs or 1024fs
MCKI
BICK
LRCK
MCLK
32fs or 64fs
1fs
BCLK
LRCK
SDTO
SDTI
SDTI
SDTO
Figure 24. EXT Master Mode
BCKO bit
BICK出力周波数
0
32fs
Default
1
64fs
Table 16. BICK Output Frequency at Master Mode
MS0543-J-00
2006/09
- 31 -
ASAHI KASEI
[AK4645]
„ システムリセット
電源立ち上げ時には、PDN pinに一度 “L”を入力してリセットを行って下さい。システムリセットが行われる
と、AK4645の内部レジスタは全て初期値になります。
PMDAC bit = “0”の状態でPMADL bitまたはPMADR bitを “0” → “1”に変更することにより、ADCの初期化サ
イクルが開始されます。初期化サイクルは1059/fs=[email protected]=44.1kHzです。初期化サイクル中のADC出力デ
ータは2’sコンプリメントの “0”です。初期化サイクル終了後、ADCの出力はアナログ入力信号に相当するデ
ータにセトリングします。PMDAC bit = “1”のとき、ADCの初期化サイクルはありません。
PMADL=PMADR bits = “0”でPMDAC bit = “0” Æ “1”に変更することで、DACの初期化サイクルが開始されま
[email protected][email protected]内部で2’sコン
プリメントの “0”に固定されます。初期化サイクルが終了すると、DACの群遅延([email protected]=44.1kHz)経
過後、DAC出力はディジタル入力信号に相当する電圧になります。PMADL bitまたはPMADR bitが “1”のと
き、DACの初期化サイクルはありません。
„ オーディオインタフェースフォーマット
4種類のデータフォーマット(Table 17)がDIF1-0 bitsで選択できます。全モードともMSBファースト、2’sコン
プリメントのデータフォーマットです。オーディオインタフェースはマスタモードとスレーブモードに対応
します。マスタモードではLRCKとBICKは出力になり、スレーブモードでは入力になります。
Mode
0
1
2
3
DIF1 bit
0
0
1
1
DIF0 bit
0
1
0
1
SDTO (ADC) SDTI (DAC)
DSP Mode
DSP Mode
前詰め
後詰め
前詰め
前詰め
2
I2S互換
I S互換
Table 17. Audio Interface Format
BICK
≥ 32fs
≥ 32fs
≥ 32fs
≥ 32fs
Figure
Table 18
Figure 29
Figure 30
Figure 31
Default
Mode 1, 2, 3ではSDTOはBICKの “↓”で出力され、SDTIはBICKの“↑”でラッチされます。
Mode 0 (DSPモード)では、BCKP, MSBS bitsにより、オーディオI/Fのタイミングを変更することができます
(Table 18)。
DIF1
0
DIF0
MSBS
BCKP
0
0
0
1
1
0
1
1
0
Audio Interface Format
SDTOのMSBデータはLRCK “↑”後の1回目のBICK
“↑”で出力され、その直後のBICK “↓”でSDTIの
MSBデータがラッチされます。
SDTOのMSBデータはLRCK “↑”後の1回目のBICK
“↓”で出力され、その直後のBICK “↑”でSDTIの
MSBデータがラッチされます。
SDTOのMSBデータはLRCK “↑”後の1回目のBICK
“↓” の次のBICK “↑”で出力され、その直後のBICK
“↓”でSDTIのMSBデータがラッチされます。
SDTOのMSBデータはLRCK “↑”後の1回目のBICK
“↑” の次のBICK “↓”で出力され、その直後のBICK
“↑”でSDTIのMSBデータがラッチされます。
Table 18. Audio Interface Format in Mode 0
Figure
Figure 25
Default
Figure 26
Figure 27
Figure 28
ADCより出力された16bitデータを8bitデータへ変換し保存する場合、16bitデータを単純に切り捨てると、16bit
データの “−1”は8bitデータで “−1”に変換されます。この8bitデータの “−1”をDACにて再生するため16bitデー
タに再変換すると “–256”となり大きなノイズになります。8bitデータへ変換する前に、16bitデータにオフセ
ット(128)を加算することを推奨します。
MS0543-J-00
2006/09
- 32 -
ASAHI KASEI
[AK4645]
LRCK
(Master)
LRCK
(Slave)
15
0
1
8
2
9
10
11
12
13
14
15
16
17 18
24
25
26
27
26
29
30
31
0
BICK(32fs)
Lch
SDTO(o)
0
SDTI(i)
0
Rch
15 14
8
7
6
5
4
3
2
1
0
8
7
6
5
4
3
2
1
0
Lch
15
1
8
7
6
5
4
3
2
1
0
8
7
6
5
4
3
2
1
0
Rch
15 14
0
15 14
14
2
15
16
17
18
30
31
15 14
32
33
46
34
47
48
49
50
26
27
26
62
63
30
31
BICK(64fs)
Lch
SDTO(o)
Rch
15 14
2
1
0
2
1
0
15 14
1
0
2
1
0
Rch
Lch
SDTI(i)
2
15 14
15 14
1/fs
15:MSB, 0:LSB
Figure 25. Mode 0 Timing (BCKP = “0”, MSBS = “0”)
LRCK
(Master)
LRCK
(Slave)
15
0
1
8
2
9
10
11
12
13
14
15
16
17 18
24
25
29
0
BICK(32fs)
Lch
SDTO(o)
0
SDTI(i)
0
Rch
15 14
8
7
6
5
4
3
2
1
0
8
7
6
5
4
3
2
1
0
Lch
15
1
8
7
6
5
4
3
2
1
0
8
7
6
5
4
3
2
1
0
Rch
15 14
0
15 14
14
2
15
16
17
18
30
31
15 14
32
33
34
46
47
48
49
50
62
63
BICK(64fs)
Lch
SDTO(o)
15 14
Rch
2
1
0
2
1
0
15 14
2
1
0
2
1
0
Rch
Lch
SDTI(i)
15 14
15 14
1/fs
15:MSB, 0:LSB
Figure 26. Mode 0 Timing (BCKP = “1”, MSBS = “0”)
MS0543-J-00
2006/09
- 33 -
ASAHI KASEI
[AK4645]
LRCK
(Master)
LRCK
(Slave)
15
0
1
8
2
9
10
11
12
13
14
15
16
17
24
18
25
26
27
26
29
30
31
0
BICK(32fs)
Lch
SDTO(o)
0
SDTI(i)
0
Rch
15 14
8
7
6
5
4
3
2
1
0
8
7
6
5
4
3
2
1
0
Lch
15
1
8
7
6
5
4
3
2
1
0
8
7
6
5
4
3
2
1
0
Rch
15 14
0
15 14
14
2
15
16
17
18
30
31
15 14
32
33
46
34
47
48
49
50
26
27
26
62
63
30
31
BICK(64fs)
Lch
SDTO(o)
Rch
15 14
2
1
0
15 14
Lch
SDTI(i)
2
1
0
2
1
0
Rch
15 14
2
1
0
15 14
1/fs
15:MSB, 0:LSB
Figure 27. Mode 0 Timing (BCKP = “0”, MSBS = “1”)
LRCK
(Master)
LRCK
(Slave)
15
0
1
8
2
9
10
11
12
13
14
15
16
17
24
18
25
29
0
BICK(32fs)
Lch
SDTO(o)
0
SDTI(i)
0
Rch
15 14
8
7
6
5
4
3
2
1
0
8
7
6
5
4
3
2
1
0
Lch
15
1
8
7
6
5
4
3
2
1
0
8
7
6
5
4
3
2
1
0
Rch
15 14
0
15 14
14
2
15
16
17
18
30
31
15 14
32
33
34
46
47
48
49
50
62
63
BICK(64fs)
Lch
SDTO(o)
15 14
Rch
2
1
0
Lch
SDTI(i)
15 14
15 14
2
1
0
2
1
0
Rch
2
1
0
15 14
1/fs
15:MSB, 0:LSB
Figure 28. Mode 0 Timing (BCKP = “1”, MSBS = “1”)
MS0543-J-00
2006/09
- 34 -
ASAHI KASEI
[AK4645]
LRCK
0 1 2 3
9 10 11 12 13 14 15 0 1 2 3
9 10 11 12 13 14 15 0 1
BICK(32fs)
SDTO(o)
15 14 13
7 6 5 4 3 2 1 0 15 14 13
7 6 5 4 3 2 1 0 15
SDTI(i)
15 14 13
7 6 5 4 3 2 1 0 15 14 13
7 6 5 4 3 2 1 0 15
0 1 2 3
15 16 17 18
31 0 1 2 3
15 16 17 18
31 0 1
BICK(64fs)
SDTO(o)
SDTI(i)
1 0
15 14 13
15 14 13
15 14
Don't Care
1 0
1 0
Don't Care
15
15 14
2 1 0
15:MSB, 0:LSB
Lch Data
Rch Data
Figure 29. Mode 1 Timing
LRCK
0 1 2 3
9 10 11 12 13 14 15 0 1 2 3
9 10 11 12 13 14 15 0 1
BICK(32fs)
SDTO(o)
15 14 13
7 6 5 4 3 2 1 0 15 14 13
7 6 5 4 3 2 1 0 15
SDTI(i)
15 14 13
7 6 5 4 3 2 1 0 15 14 13
7 6 5 4 3 2 1 0 15
0 1 2 3
15 16 17 18
31 0 1 2 3
15 16 17 18
31 0 1
BICK(64fs)
SDTO(o)
15 14 13
1 0
SDTI(i)
15 14 13
1 0
Don't Care
15 14 13
1 0
15 14 13
1 0
15
Don't Care
15
15:MSB, 0:LSB
Lch Data
Rch Data
Figure 30. Mode 2 Timing
MS0543-J-00
2006/09
- 35 -
ASAHI KASEI
[AK4645]
LRCK
0 1 2 3
9 10 11 12 13 14 15 0 1 2 3
9 10 11 12 13 14 15 0 1
BICK(32fs)
SDTO(o)
0 15 14
8 7 6 5 4 3 2 1 0 15 14
8 7 6 5 4 3 2 1 0
SDTI(i)
0 15 14
8 7 6 5 4 3 2 1 0 15 14
8 7 6 5 4 3 2 1 0
0 1 2 3
15 16 17 18
31 0 1 2 3
15 16 17 18
31 0 1
BICK(64fs)
SDTO(o)
15 14
2 1 0
SDTI(i)
15 14
2 1 0
Don't Care
15 14
2 1 0
15 14
2 1 0
Don't Care
15:MSB, 0:LSB
Lch Data
Rch Data
Figure 31. Mode 3 Timing
„ モノラル/ステレオ切り替え
PMADL, PMADR, MIX bitsの設定によりADCのモノラル/ステレオ動作を切り替えることができます。MIX
bit = “1”の場合、EQ=FIL3 bits = “0”に設定して下さい。下表のデータに対してALC動作(ALC bit = “1”)または
ディジタルボリューム動作(ALC bit = “0”)が行われます。
PMADL bit
0
0
1
1
PMADR bit
0
1
0
MIX bit
ADC Lch data
ADC Rch data
x
All “0”
All “0”
x
Rch Input Signal
Rch Input Signal
x
Lch Input Signal
Lch Input Signal
0
Lch Input Signal
Rch Input Signal
1
1
(L+R)/2
(L+R)/2
Table 19. モノラル/ステレオ切り替え(x: Don’t care)
Default
„ ディジタルHPF
AK4645はDCオフセットキャンセル用のHPFを内蔵しています。HPFのカットオフ周波数は0.9Hz (@fs=
44.1kHz)になっており、サンプリング周波数(fs)に比例します。PMADL bit = “1” or PMADR bit = “1”のとき、
ADCのHPFはON、DACのHPFはOFFです。PMADL=PMADR bits = “0”, PMDAC bit = “1”のとき、DACのHPF
はON、ADCのHPFはOFFです。
MS0543-J-00
2006/09
- 36 -
ASAHI KASEI
[AK4645]
„ マイク/ライン入力セレクタ
AK4645はマイクアンプへの入力セレクタを内蔵しています。MDIF1, MDIF2 bits = “0”のとき、INL1-0, INR1-0
bitsにより、LIN1/LIN2/LIN3/LIN4, RIN1/RIN2/RIN3/RIN4をそれぞれ切り替えることができます。MDIF1,
MDIF2 bits = “1”のとき、LIN1, RIN1, LIN2, RIN2 pinsはそれぞれIN1−, IN1+, IN2+, IN2− pinsとなり、差動入力
が可能です(Figure 33)。差動入力で使用する場合、Table 21で “X”印のついているピンには信号を入力しない
でください。
MDIF1 bit
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
Others
MDIF2 bit
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
0
0
0
1
INL1 bit
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
1
1
0
0
0
0
INL0 bit
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
0
0
0
0
INR1 bit
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
0
0
1
1
0
INR0 bit
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
1
0
1
0
Lch
LIN1
LIN1
LIN1
LIN1
LIN2
LIN2
LIN2
LIN2
LIN3
LIN3
LIN3
LIN3
LIN4
LIN4
LIN4
LIN4
LIN1
LIN3
LIN4
IN1+/−
IN1+/−
IN1+/−
IN1+/−
N/A
Rch
RIN1
RIN2
RIN3
RIN4
RIN1
RIN2
RIN3
RIN4
RIN1
RIN2
RIN3
RIN4
RIN1
RIN2
RIN3
RIN4
IN2+/−
IN2+/−
IN2+/−
RIN2
RIN3
RIN4
IN2+/−
N/A
Default
Table 20. MIC/Line In Path Select
Register
AIN3 bit
0
0
0
0
1
1
1
1
Pin
LIN1
RIN2
RIN1
LIN2
MIN
VCOC
LIN4
MDIF1 bit MDIF2 bit
IN1+
IN2+
LIN3
RIN3
IN4+
IN1−
IN2−
0
0
O
O
O
O
O
O
0
1
O
X
O
O
O
O
1
0
O
O
X
O
O
X
1
1
O
O
O
O
O
X
0
0
O
O
O
O
O
O
O
0
1
O
X
O
O
O
X
O
1
0
O
O
X
O
X
O
X
1
1
O
O
O
O
X
X
X
Table 21. Handling of MIC/Line Input Pins (“-“: N/A; “X”: Signal should not be input.)
MS0543-J-00
RIN4
IN4−
O
X
O
X
O
X
O
X
2006/09
- 37 -
ASAHI KASEI
[AK4645]
AK4645
INL1-0 bits
LIN1/IN1− pin
ADC Lch
RIN1/IN1+ pin
MDIF1 bit
MIC-Amp
INR1-0 bits
RIN2/IN2− pin
ADC Rch
LIN2/IN2+ pin
MDIF2 bit
MIC-Amp
These blocks are not
available at PLL mode.
MIN/LIN3 pin
PMAINR2 bit
PMAINL2 bit
PMAINR4 bit
PMAINL4 bit
RIN4/IN4− pin
PMAINL3 bit
LIN4/IN4+ pin
PMAINR3 bit
MICL3 bit
MICR3 bit
VCOC/RIN3 pin
Lineout, HP-Amp
Figure 32. マイク/ライン入力セレクタ
AK4645
MPWR pin
1k
IN1− pin
MIC-Amp
IN1+ pin
A/D
SDTO pin
1k
Figure 33. 差動マイク入力の回路例(MDIF1/2 bits = “1”)
<入力セレクタ設定例>
IN1+/− pinsを差動マイク入力、LIN2/RIN2 pinsをステレオライン入力として使用する場合、次の2モードを場
面に応じて切り替えて使用してください。
MDIF1 bit
1
0
MDIF2 bit
0
0
INL1 bit
INL0 bit
INR1 bit
INR0 bit
0
0
0
1
0
1
0
1
Table 22. MIC/Line In Path Select Example
MS0543-J-00
Lch
IN1+/−
LIN2
Rch
RIN2
RIN2
2006/09
- 38 -
ASAHI KASEI
[AK4645]
„ マイク用ゲインアンプ
AK4645はマイク用ゲインアンプを内蔵しています。MGAIN1-0 bitによりゲインを設定することができます
(Table 23)。入力インピーダンスはMGAIN1-0 bits = “00”のときtyp. 60kΩ、MGAIN1-0 bits = “01”, “10”, “11”の
ときtyp. 30kΩです。
MGAIN1 bit
0
0
1
1
MGAIN0 bit
Input Gain
0
0dB
1
+20dB
0
+26dB
1
+32dB
Table 23. マイク入力ゲイン
Default
„ マイクパワー
PMMP bit = “1”のとき、MPWR pinからマイク用の電源を供給することができます。出力電圧は(0.75 x
AVDD)V (typ)で、負荷抵抗は、min. 0.5kΩです。ステレオマイク2系統の場合は各チャネル min. 2kΩです。
MPWR pinにコンデンサは接続しないで下さい。(Figure 34参照)
PMMP bit
MPWR pin
0
Hi-Z
1
Output
Table 24. マイクパワー
Default
MIC Power
≥ 2kΩ
≥ 2kΩ
≥ 2kΩ
≥ 2kΩ
MPWR pin
Microphone
LIN1 pin
Microphone
RIN1 pin
Microphone
LIN2 pin
Microphone
RIN2 pin
Figure 34. MIC Block Circuit
MS0543-J-00
2006/09
- 39 -
ASAHI KASEI
[AK4645]
„ Digital EQ/HPF/LPF回路
AK4645ではA/D変換後のデータに対して、風切り音フィルタ、ステレオ感強調、ゲイン補正及びALCの処理
を行うことができます(Figure 35参照)。FIL1, FIL3, EQはそれぞれ1次のIIRフィルタで、フィルタ係数を任意
に設定できます。ALCについては、 “ALC動作”の項を参照して下さい。
DACのみ動作させる場合、再生パスに対してDigital EQ/HPF/LPF回路が動作します。ADCのみ動作させる場
合またはADCとDACを両方動作させる場合では録音パスに対して動作します。録音から再生に切り替えた場
合、録音時の設定が保持されているので、Digital EQ/HPF/LPFを使用しない場合はFIL3, EQ, FIL1, GN1-0 bits
を “0”に設定して下さい。
LOOP bit
Digital EQ/HPF/LPF
状態
x
パワーダウン
パワーダウン
“00”
x
再生
再生パス
x
録音
録音パス
“01”, “10” or “11”
0
録音, 再生
録音パス
1
1
録音モニター再生
録音パス
Note 39. ステレオ感強調回路はステレオ動作のときのみ有効です。
Table 25. Digital EQ/HPF/LPF回路動作設定 (x: Don’t care)
PMADL bit, PMADR bit
PMDAC bit
0
1
0
Default
ステレオ感強調のATTはFIL3の係数で同時に設定します。
ゲイン補正のゲインはGN1-0 bits (Table 26参照)とEQの係数の組み合わせで設定します。
FIL1, FIL3はそれぞれF1AS, F3AS bitsが “0”のときHPFになり、F1AS, F3AS bitsが “1”のときLPFになります。
FIL3をOFF(MUTE)し、EQ, FIL1を0dBでスルーさせる場合は、それぞれFIL3, EQ, FIL1 bitsを “0”に設定して
下さい。各フィルタ係数を書き換える場合は、一度スルー(FIL3はMUTE)のモードにしてから行って下さい。
MIX bit = “1”の場合は、FIL1のみ使用できます。EQ=FIL3 bits = “0”に設定して下さい。
風切り音フィルタ
ステレオ感強調
FIL1
FIL3
係数任意
F1A13-0
F1B13-0
F1AS
係数任意
F3A13-0
F3B13-0
F3AS
ゲイン補正
EQ
0dB ∼ -10dB
MUTE
(FIL3 係数で設定)
係数任意
EQA15-0
EQB13-0
EQC15-0
+12dB ∼ 0dB
Gain
ALC
GN1-0
+24/+12/0dB
Figure 35. Digital EQ/HPF/LPF
GN1
GN0
Gain
0
0
0dB
Default
0
1
+12dB
1
x
+24dB
Table 26. Gain部のゲイン設定 (x: Don’t care)
MS0543-J-00
2006/09
- 40 -
ASAHI KASEI
[AK4645]
[フィルタ係数の設定について]
1) FIL1, FIL3をHPFに設定する場合
fs: サンプリング周波数
fc: カットオフ周波数
f: 入力信号周波数
K: ゲイン[dB] (FIL1のゲインは0dBに設定して下さい。)
レジスタ設定
FIL1: F1AS bit = “0”, F1A[13:0] bits =A, F1B[13:0] bits =B
FIL3: F3AS bit = “0”, F3A[13:0] bits =A, F3B[13:0] bits =B
(MSB=F1A13, F1B13, F3A13, F3B13; LSB=F1A0, F1B0, F3A0, F3B0)
1 − 1 / tan (πfc/fs)
1 / tan (πfc/fs)
A = 10K/20 x
,
B=
1 + 1 / tan (πfc/fs)
1 + 1 / tan (πfc/fs)
伝達関数
振幅
1 − z −1
H(z) = A
位相
2 − 2cos (2πf/fs)
M(f) = A
1 + Bz −1
θ(f) = tan −1
1 + B2 + 2Bcos (2πf/fs)
(B+1)sin (2πf/fs)
1 - B + (B−1)cos (2πf/fs)
2) FIL1, FIL3をLPFに設定する場合
fs: サンプリング周波数
fc: カットオフ周波数
f: 入力信号周波数
K: ゲイン[dB] (FIL1のゲインは0dBに設定して下さい。)
レジスタ設定
FIL1: F1AS bit = “1”, F1A[13:0] bits =A, F1B[13:0] bits =B
FIL3: F3AS bit = “1”, F3A[13:0] bits =A, F3B[13:0] bits =B
(MSB=F1A13, F1B13, F3A13, F3B13; LSB=F1A0, F1B0, F3A0, F3B0)
1 − 1 / tan (πfc/fs)
1
A = 10K/20 x
,
1 + 1 / tan (πfc/fs)
伝達関数
1 + Bz −1
1 + 1 / tan (πfc/fs)
振幅
1 + z −1
H(z) = A
B=
位相
2 + 2cos (2πf/fs)
M(f) = A
1 + B2 + 2Bcos (2πf/fs)
MS0543-J-00
θ(f) = tan −1
(B−1)sin (2πf/fs)
1 + B + (B+1)cos (2πf/fs)
2006/09
- 41 -
ASAHI KASEI
[AK4645]
3) EQ
fs: サンプリング周波数
fc1: 極の周波数
fc2: 零点の周波数
f: 入力信号周波数
K: ゲイン[dB] (最大+12dBまで設定できます。)
レジスタ設定
EQA[15:0] bits =A, EQB[13:0] bits =B, EQC[15:0] bits =C
(MSB=EQA15, EQB13, EQC15; LSB=EQA0, EQB0, EQC0)
A = 10K/20 x
1 − 1 / tan (πfc1/fs)
1 + 1 / tan (πfc2/fs)
,
B=
1 + 1 / tan (πfc1/fs)
1 − 1 / tan (πfc2/fs)
1 + 1 / tan (πfc1/fs)
振幅
A + Cz −1
1 + Bz −1
C =10K/20 x
1 + 1 / tan (πfc1/fs)
伝達関数
H(z) =
,
位相
A2 + C2 + 2ACcos (2πf/fs)
M(f) =
1 + B2 + 2Bcos (2πf/fs)
(AB−C)sin (2πf/fs)
θ(f) = tan −1
A + BC + (AB+C)cos (2πf/fs)
[上式により算出されたフィルタ係数を実数から2進数(2の補数)へ変換する手順]
X=(上式により算出された実数のフィルタ係数) x 213
このXの小数点以下を四捨五入した整数値を2進数(2の補数)に変換して下さい。
各フィルタ係数設定レジスタのMSBは符号ビットです。
[フィルタ係数の設定例]
1) FIL1ブロック
例: fs=44.1kHz, fc=100HzのHPFの場合
F1AS bit = “0”
F1A[13:0] bits = 01 1111 1100 0110
F1B[13:0] bits = 10 0000 0111 0100
2) EQブロック
例: fs=44.1kHz, fc1=300Hz, fc2=3000Hz, Gain=+8dBの場合
Gain[dB]
+8dB
fc1
fc2
Frequency
EQA[15:0] bits = 0000 1001 0110 1110
EQB[13:0] bits = 10 0001 0101 1001
EQC[15:0] bits = 1111 1001 1110 1111
MS0543-J-00
2006/09
- 42 -
ASAHI KASEI
[AK4645]
„ ALC動作
ALC bit = “1”のとき、ALCブロックにより、ALC動作が行われます。DACのみ動作させる場合、再生パスに
対してALC動作が行われます。それ以外の状態では録音パスに対してALC動作が行われます。
PMADL bit, PMADR bit
“00”
“01”, “10” or “11”
1.
LOOP bit
状態
x
パワーダウン
x
再生
x
録音
0
録音, 再生
1
録音モニター再生
Table 27. ALC動作設定 (x: Don’t care)
PMDAC bit
0
1
0
1
ALC
パワーダウン
再生パス
録音パス
録音パス
録音パス
Default
ALCリミッタ動作
ALCリミッタ動作ではLch, Rchの出力レベルのどちらか一方でもALCリミッタ検出設定レベル(Table 28)を越
えた場合、LMAT1-0 bitsで設定した値(Table 29)だけ、IVL, IVR値(L/R共通)を自動的に減衰させます。
ZELMN bit = “0”(ゼロクロス検出有効)のとき、ALCリミッタ動作によりIVL, IVR値が変更されるのは、L/R
独立にそれぞれゼロクロスするかゼロクロスタイムアウトしたときです。ゼロクロスタイムアウト時間は
ZTM1-0 bitsにて設定できます(Table 30)。
ZELMN bit = “1”(ゼロクロス検出無効)のとき、ALCリミッタ動作によりIVL, IVR値は瞬時(周期: 1/fs)に変更
されます。リミッタ動作の減衰量はLMAT1-0 bitsの設定にかかわらず1 step固定です。
減衰動作終了後でもALC bitを “0”にしない限り、再び出力レベルがALCリミッタ検出レベルを越えれば、こ
の減衰動作は繰り返されます。
LMTH1
0
0
1
1
LMTH0 ALCリミッタ検出レベル ALCリカバリ待機カウンタリセットレベル
0
Default
ALC Output ≥ −2.5dBFS
−2.5dBFS > ALC Output ≥ −4.1dBFS
1
ALC Output ≥ −4.1dBFS
−4.1dBFS > ALC Output ≥ −6.0dBFS
0
ALC Output ≥ −6.0dBFS
−6.0dBFS > ALC Output ≥ −8.5dBFS
1
ALC Output ≥ −8.5dBFS
−8.5dBFS > ALC Output ≥ −12dBFS
Table 28. ALC リミッタ検出レベル/リカバリ待機カウンタリセットレベル
LMAT1
LMAT0 ALC リミッタATTステップ
0
0
1 step
0.375dB
Default
0
1
2 step
0.750dB
0
1
0
4 step
1.500dB
1
1
8 step
3.000dB
1
x
x
1step
0.375dB
Table 29. ALC リミッタATTステップの設定 (x: Don’t care)
ZELMN
ZTM1
ZTM0
0
0
1
1
0
1
0
1
ゼロクロスタイムアウト時間
8kHz
16kHz
44.1kHz
128/fs
16ms
8ms
2.9ms
256/fs
32ms
16ms
5.8ms
512/fs
64ms
32ms
11.6ms
1024/fs
128ms
64ms
23.2ms
Table 30. ALCゼロクロスタイムアウト時間の設定
MS0543-J-00
Default
2006/09
- 43 -
ASAHI KASEI
2.
[AK4645]
ALCリカバリ動作
ALCリカバリ動作は、WTM2-0で設定された時間(Table 31)待機を行い、この間、出力信号がALCリカバリ待
機カウンタリセットレベル(Table 28)を越すことがなければALCリカバリ動作を行います。このALCリカバリ
動作は設定された基準レベル(Table 33) までZTM1-0 bitsで設定した時間(Table 30)でゼロクロス検出動作を行
いながら、RGAIN1-0 bitsで設定した値(Table 32)だけIVL, IVR値(L/R共通)を自動的に増加させます。このALC
リカバリ動作はWTM2-0 bitsで設定した周期で行われます。ただし、WTM2-0 bitsでの設定よりZTM1-0 bits
での設定が長い場合において、信号がゼロクロスしないときには、ZTM1-0 bitsの設定でALCリカバリ動作が
行われます。
例えば、現在のIVL, IVR値が30Hの場合、RGAIN1-0 bits = “01”(2 steps)に設定しておくと、ALCリカバリ動作
によってIVL, IVR値は32Hに変更され、0.75dB(0.375dB x 2)増加されます。IVL, IVR値が基準レベル (REF7-0
bits)に達した場合、IVL, IVR値の増加は行いません。
また、ALCリカバリ待機中に
(リカバリ待機カウンタリセットレベル) ≤ Output Signal < (リミッタ検出レベル)
となっている場合、待機タイマはリセットされます。そのため、
(リカバリ待機カウンタリセットレベル) > Output Signal
となった時から、待機時間のカウントが開始されます。
また、ALC動作はインパルス性のノイズにも対応したALCになっています。インパルス性のノイズが入力さ
れた場合、通常のリカバリ動作よりも早いサイクルでリカバリ動作(ファーストリカバリ動作)を行います。
例えば、マイクロフォンに瞬間的に大きな音が入力された場合、この動作により大きな音に埋もれた小信号
を改善することができます。ファーストリカバリ動作の速さは、RFST1-0 bits により設定します(Table 34)。
ALCリカバリ周期
8kHz
16kHz
44.1kHz
128/fs
16ms
8ms
2.9ms
256/fs
32ms
16ms
5.8ms
512/fs
64ms
32ms
11.6ms
1024/fs
128ms
64ms
23.2ms
2048/fs
256ms
128ms
46.4ms
4096/fs
512ms
256ms
92.9ms
8192/fs
1024ms
512ms
185.8ms
16384/fs
2048ms
1024ms
371.5ms
Table 31. ALCリカバリ待機時間の設定
WTM2
WTM1
WTM0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
RGAIN1
0
0
1
1
Default
RGAIN0
GAIN STEP
0
1 step
0.375dB
Default
1
2 step
0.750dB
0
3 step
1.125dB
1
4 step
1.500dB
Table 32. ALC リカバリゲイン量の設定
MS0543-J-00
2006/09
- 44 -
ASAHI KASEI
[AK4645]
REF7-0
GAIN(dB)
Step
F1H
+36.0
F0H
+35.625
EFH
+35.25
:
:
E2H
+30.375
0.375dB
E1H
+30.0
Default
E0H
+29.625
:
:
03H
−53.25
02H
−53.625
01H
−54.0
00H
MUTE
Table 33. ALCリカバリ動作時の基準値設定
RFST1 bit
0
0
1
1
RFST0 bit
リカバリ速度
0
4倍
1
8倍
0
16倍
1
N/A
Table 34. ファーストリカバリ速度設定
MS0543-J-00
Default
2006/09
- 45 -
ASAHI KASEI
3.
[AK4645]
ALC動作設定手順例
Table 35は、録音パスの場合のALC設定例です。
Register Name
Comment
LMTH1-0
ZELMN
ZTM1-0
Limiter detection Level
Limiter zero crossing detection
Zero crossing timeout period
Recovery waiting period
*WTM2-0 bits should be the same or
longer data as ZTM1-0 bits.
Maximum gain at recovery operation
WTM2-0
REF7-0
IVL7-0,
IVR7-0
LMAT1-0
RGAIN1-0
RFST1-0
ALC
Gain of IVOL
Limiter ATT step
Recovery GAIN step
Fast Recovery Speed
ALC enable
Data
01
0
01
fs=8kHz
Operation
−4.1dBFS
Enable
32ms
Data
01
0
11
fs=44.1kHz
Operation
−4.1dBFS
Enable
23.2ms
001
32ms
011
23.2ms
E1H
+30dB
E1H
+30dB
E1H
+30dB
E1H
+30dB
1 step
1 step
4 times
Enable
00
00
00
1
1 step
1 step
4 times
Enable
00
00
00
1
Table 35. ALC設定例
ALC動作中は、以下のビットへの変更を禁止します。これらのビットを変更する場合は、ALC動作を終了(ALC
bit = “0”またはPMADL = PMADR bits = “0”)してから行って下さい。
・LMTH1-0, LMAT1-0, WTM2-0, ZTM1-0, RGAIN1-0, REF7-0, ZELMN, RFST1-0の各ビット
Example:
Limiter = Zero crossing Enable
Recovery Cycle = [email protected]
Zero Crossing Timeout Period = [email protected]
Limiter and Recovery Step = 1
Fast Recovery Speed = 4 step
Gain of IVOL = +30dB
Maximum Gain = +30.0dB
Limiter Detection Level = −4.1dBFS
ALC bit = “1”
Manual Mode
WR (ZTM1-0, WTM2-0, RFST1-0)
(1) Addr=06H, Data=14H
WR (REF7-0)
(2) Addr=08H, Data=E1H
WR (IVL/R7-0)
* The value of IVOL should be
(3) Addr=09H&0CH, Data=E1H
the same or smaller than REF’s
WR (RGAIN1, LMTH1)
(4) Addr=0BH, Data=00H
WR (LMAT1-0, RGAIN0, ZELMN, LMTH0; ALC= “1”)
(5) Addr=07H, Data=21H
ALC Operation
Note : WR : Write
Figure 36. ALC動作設定手順例
MS0543-J-00
2006/09
- 46 -
ASAHI KASEI
[AK4645]
„ 入力ディジタルボリューム (マニュアルモード時)
ALC bit = “0”のとき、入力ディジタルボリュームはマニュアルモードになります。このモードは以下の場合
に使用します。
1.
2.
3.
リセット解除後、ALC動作に関するレジスタ設定(ZTM1-0, LMTH1-0 bitsなど)を行う場合。
サンプリング周波数の変更に伴い、リミッタ/リカバリ周期などALC動作に関するレジスタ変更を
行う場合。
入力ディジタルボリュームをマニュアルボリュームとして使用する場合。
入力ディジタルボリュームのゲイン量はIVL7-0, IVR7-0 bitsで設定します(Table 36)。ボリューム変更時、L/R
独立にゼロクロス検出動作を行います。ゼロクロスタイムアウト時間はZTM1-0 bitsで設定することができま
す。
PMADL = PMADR bits = “0”のときにIVL7-0, IVR7-0 bitsに書き込みを行うと、PMADL bit = “1” or PMADR bit
= “1”に書き換えてからADCの初期化サイクル後に、その設定値でIVOLが動作を開始します。
録音から再生に切り替えた場合、録音時の設定が保持されているので、IVL7-0 = IVR7-0 bits = “91H” (0dB)
に設定して下さい。
IVL7-0
GAIN (dB)
Step
IVR7-0
F1H
+36.0
F0H
+35.625
EFH
+35.25
:
:
E2H
+30.375
0.375dB
E1H
+30.0
Default
E0H
+29.625
:
:
03H
−53.25
02H
−53.625
01H
−54
00H
MUTE
Table 36. 入力ディジタルボリュームの設定値
MS0543-J-00
2006/09
- 47 -
ASAHI KASEI
[AK4645]
IVL7-0, IVR7-0 bitsの書き込みを続けて行う場合は、ゼロクロスタイムアウト時間以上の間隔をあけて行って
下さい。所定の間隔をあけないで書き込みを行うと、ゼロクロスカウンタが毎回リセットされボリュームが
切り替わりません。ただし、書き込むレジスタ値が前回と同じ値の場合は書き込みが無視され、ゼロクロス
カウンタはリセットされないので、ゼロクロスタイムアウト時間より短い間隔で書き込みを行うことができ
ます。
ALC bit
ALC Status
Disable
Enable
IVL7-0 bits
E1H(+30dB)
IVR7-0 bits
C6H(+20dB)
Internal IVL
E1H(+30dB)
Internal IVR
C6H(+20dB)
E1(+30dB) --> F1(+36dB)
(1)
Disable
E1(+30dB)
(2)
E1(+30dB) --> F1(+36dB)
C6H(+20dB)
Figure 37. ALC動作中のIVOL動作例
(1) ALC開始時にIVLとIVRの値が異なっている場合は、IVLの値がスタート値になります。ALC bit = “1”を
書き込んでからIVL7-0 bitsの値でALC動作を開始するまでの待ち時間は最大でリカバリ待機時間
(WTM2-0 bits) + ゼロクロスタイムアウト時間(ZTM1-0 bits)です。
(2) ALC動作中は、IVL, IVRのレジスタ(09H, 0CH)に書き込みを行っても反映されません。ALCがDisableさ
れた後、ゼロクロスまたはゼロクロスタイムアウト時にその値が反映されます。再度ALCをEnableする
場合は、ALC bit = “0”の後、ゼロクロスタイムアウト時間以上の間隔を空けてALC bit = “1”を設定して下
さい。
MS0543-J-00
2006/09
- 48 -
ASAHI KASEI
[AK4645]
„ ディエンファシスフィルタコントロール
IIRフィルタによる3周波数(32kHz, 44.1kHz, 48kHz)対応のディエンファシスフィルタ(tc=50/15µs特性)を内蔵
しています。入力データに対して、DEM1-0 bitsで選択された周波数のディエンファシスフィルタが有効にな
ります(Table 37)。
DEM1
DEM0
Mode
0
0
44.1kHz
0
1
OFF
Default
1
0
48kHz
1
1
32kHz
Table 37. ディエンファシスコントロール
„ バスブースト回路
BST1-0 bitsをコントロールすることで、DACからバスブーストされた信号を出力することができます(Table
38)。また、BST1-0 bits = “01”(MIN)に固定することで、ヘッドフォン出力のDCカット用コンデンサを47µF
まで小さくすることができます。バスブーストされた信号がフルスケールを超えた場合、DACからの出力が
クリップします。Figure 38は−20dBの信号レベルを入力した場合のバスブースト後の特性です。
Boost Filter (fs=44.1kHz)
0
MAX
Level [dB]
-5
MID
-10
MIN
-15
-20
-25
10
100
1000
10000
Frequency [Hz]
Figure 38. バスブースト周波数 (fs=44.1kHz)
BST1
BST0
Mode
0
0
OFF
Default
0
1
MIN
1
0
MID
1
1
MAX
Table 38. バスブーストコントロール
MS0543-J-00
2006/09
- 49 -
ASAHI KASEI
[AK4645]
„ 出力ボリューム
AK4645はMUTEを含む0.5dBステップ、256レベルのチャネル独立ディジタル出力ボリューム(DATT)を内蔵
します。このボリュームはDACの前段にあり、入力データを+12dBから−115dBまで減衰、またはミュートし
ます。DVOLC bitを “1”にすると、DVL7-0 bitsでLch, Rchのボリュームを同時にコントロールできます。DVOLC
bitが “0”の場合、Lch, Rchのボリュームは独立にコントロールできます。また、ATT設定間の遷移は1061レベ
ルまたは256/fsでソフト遷移します。遷移ステップはDVTM bitで設定します。DVTM bit = “0”のとき、
00H(+12dB)からFFH(MUTE)までには1061/fs([email protected]=44.1kHz)かかります。
DVL/R7-0
00H
01H
02H
:
18H
:
FDH
FEH
FFH
DVTM bit
0
1
Gain
Step
+12.0dB
+11.5dB
+11.0dB
:
0.5dB
0dB
:
−114.5dB
−115.0dB
MUTE (−∞)
Table 39. Digital Volume Code Table
Default
DVL/R7-0 bits = 00HからFFHまでの遷移時間
設定値
fs=8kHz時
fs=44.1kHz時
1061/fs
133ms
24ms
256/fs
32ms
6ms
Table 40.出力ボリュームの遷移時間設定
MS0543-J-00
Default
2006/09
- 50 -
ASAHI KASEI
[AK4645]
„ ソフトミュート機能
DAC入力のディジタル部にソフトミュート機能を内蔵します。ソフトミュートはSMUTE bitでコントロール
できます。SMUTE bitを “1”にするとDVTM bitで設定したサイクルで入力データが−∞(“0”)までアテネーショ
ンされます。SMUTE bitを “0”にすると−∞状態が解除され、−∞からDVTM bitで設定したサイクルで、DVL/R7-0
bitsで設定したボリューム値まで復帰します。ソフトミュート開始後、DVTM bitで設定したサイクル以内に
解除されるとアテネーションが中断され、同じサイクルで、DVL/R7-0 bitsで設定したボリューム値まで復帰
します(Figure 39)。
S M U T E bit
D VTM bit
D VL/R 7-0 bits
D VTM bit
(1)
(3)
A ttenuation
-∞
GD
(2)
GD
A nalog O utput
Figure 39. ソフトミュート機能
(1) DVTM bitで設定したサイクルで入力データが−∞(“0”)までアテネーションされます。
(2) ディジタル入力に対するアナログ出力は群遅延(GD)を持ちます。
(3) ソフトミュート開始後、DVTM bitで設定したサイクル以内に解除されるとアテネーションが中断され、
同じサイクルで、DVL/R7-0 bitsで設定したボリューム値まで復帰します。
MS0543-J-00
2006/09
- 51 -
ASAHI KASEI
[AK4645]
„ アナログミキシング: ステレオ入力(LIN2/RIN2/LIN4/RIN4 pins, AIN3 bit = “1”: LIN3/RIN3 pins)
PMAINL2=PMAINR2 bits = “1”のとき、LIN2/RIN2 pinsはアナログミキシング用ステレオ入力として使用でき
ます。LINH2 bitおよびRINH2 bitを “1”にするとヘッドフォンアンプから出力し、LINL2 bitおよびRINR2 bit
を “1”にするとステレオライン出力から出力することができます。
PMAINL4=PMAINR4 bits = “1”のとき、LIN4/RIN4 pinsはアナログミキシング用ステレオ入力として使用でき
ます。LINH4 bitおよびRINH4 bitを “1”にするとヘッドフォンアンプから出力し、LINL4 bitおよびRINR4 bit
を “1”にするとステレオライン出力から出力することができます。
アナログミキシングを使用しているとき、PMADL bitおよびPMADR bitを “1”にするとA/D変換ができます。
このときLIN2/RIN2/LIN4/RIN4 pinsの入力インピーダンスはMGAIN1-0 bits = “00”のときtyp. 30kΩ、MGAIN1-0
bits = “01”, “10”, “11”のときtyp. 20kΩです。
AIN3 bit = “1”のとき、MIN/VCOC pinsはそれぞれLIN3/RIN3 pinsになります。このときPLLは使用できません。
PMAINL3=PMAINR3 bits = “1”のとき、LIN3/RIN3 pinsはアナログミキシング用ステレオ入力として使用でき
ます。また、PMMICL=PMMICR=MICL3=MICR3 bits = “1”のとき、ミキシングできる信号がLIN3/RIN3 pins
入力からMIC-Amp出力に切り替わります。LINH3 bitおよびRINH3 bitを “1”にするとヘッドフォンアンプから
出力し、LINL3 bitおよびRINR3 bitを “1”にするとステレオライン出力から出力することができます。
アナログミキシングを使用しているとき、PMADL bitおよびPMADR bitを “1”にするとA/D変換ができます。
LIN3/RIN3 pinsの入力インピーダンスは、MICL3=MICR3 bits = “0”で使用している場合、MGAIN1-0 bits = “00”
のときtyp. 30kΩ、MGAIN1-0 bits = “01”, “10”, “11”のときtyp. 20kΩです。MICL3=MICR3 bits = “1”で使用して
いる場合、MGAIN1-0 bits = “00”のときtyp. 60kΩ、MGAIN1-0 bits = “01”, “10”, “11”のときtyp. 30kΩです。
各パスのゲイン(typ)をTable 41, Table 42, Table 43に示します。
AK4645
INL1-0 bits
LIN1/IN1− pin
ADC Lch
RIN1/IN1+ pin
MDIF1 bit
MIC-Amp
INR1-0 bits
RIN2/IN2− pin
ADC Rch
LIN2/IN2+ pin
MDIF2 bit
MIC-Amp
These blocks are not
available at PLL mode.
MIN/LIN3 pin
MICR3 bit
PMAINR3 bit
PMAINR2 bit
PMAINL2 bit
PMAINR4 bit
PMAINL4 bit
RIN4/IN4− pin
MICL3 bit
LIN4/IN4+ pin
PMAINL3 bit
VCOC/RIN3 pin
Lineout, HP-Amp
Figure 40. アナログミキシング回路(ステレオ入力)
MS0543-J-00
2006/09
- 52 -
ASAHI KASEI
[AK4645]
PMAINL2 bit
PMAINR2 bit
LINL2/RINR2
LOUT/LOP pin,
ROUT/LON pin
LIN2/RIN2
LINH2/RINH2
HPL, HPR pins
Figure 41. アナログミキシング回路(LIN2/RIN2)
PMAINL4 bit
PMAINR4 bit
LINL4/RINR4
LOUT/LOP pin,
ROUT/LON pin
LIN4/RIN4
LINH4/RINH4
HPL, HPR pins
Figure 42. アナログミキシング回路(LIN4/RIN4)
PMAINL3 bit
PMAINR3 bit
LINL3/RINR3
LOUT/LOP pin,
ROUT/LON pin
LIN3/RIN3
LINH3/RINH3
HPL, HPR pins
Figure 43. アナログミキシング回路(LIN3/RIN3: PLL使用不可)
LOVL bit
LIN2/RIN2/LIN3/RIN3/LIN4/RIN4
Æ LOUT/ROUT
0
0dB
Default
1
+2dB
Table 41. LIN2/RIN2/LIN3/RIN3/LIN4/RIN4 Input Æ LOUT/ROUT Output Gain (typ)
LOVL bit
LIN2/RIN2/LIN3/RIN3/LIN4/RIN4
Æ LOP/LON
0
0dB
Default
1
+2dB
Table 42. LIN2/RIN2/LIN3/RIN3/LIN4/RIN4 Input Æ LOP/LON Output Gain (typ)
HPG bit
LIN2/RIN2/LIN3/RIN3/LIN4/RIN4
Æ HPL/HPR
0
0dB
Default
1
+3.6dB
Table 43. LIN2/RIN2/LIN3/RIN3/LIN4/RIN4 Input Æ Headphone-Amp Output Gain (typ)
MS0543-J-00
2006/09
- 53 -
ASAHI KASEI
[AK4645]
„ アナログミキシング: 差動モノラル入力 (L4DIF bit = “1”: IN4+/IN4− pins)
L4DIF bit = “1”のとき、LIN4, RIN4 pinsはそれぞれIN4+, IN4− pinsになります。
PMAINL4 bit = “1”のとき、IN4+, IN4− pinsはアナログミキシング用差動モノラル入力として使用できます。
LINH4 bitおよびRINH4 bitを “1”にするとヘッドフォンアンプから出力し、LINL4 bitおよびRINR4 bitを “1”に
するとステレオライン出力から出力することができます。
各パスのゲイン(typ)をTable 44, Table 45, Table 46に示します。ただし入力振幅は(IN4+) − (IN4−)の値です。
AK4645
MIC-Amp Lch
LIN4/IN4+ pin
L4DIF bit PMAINL4 bit
MIC-Amp Rch
RIN4/IN4− pin
PMAINR4 bit
Lineout, HP-Amp
Figure 44. Full-differential Mono Analog Mixing Circuit
LOVL bit
IN4+/IN4− Æ LOUT/ROUT
0
Default
−6dB
1
−4dB
Table 44. IN4+/IN4− Input Æ LOUT/ROUT Output Gain (typ)
LOVL bit
IN4+/IN4− Æ LOP/LON
0
0dB
Default
1
+2dB
Table 45. IN4+/IN4− Input Æ LOP/LON Output Gain (typ)
HPG bit
IN4+/IN4− Æ HPL/HPR
0
Default
−6dB
1
−2.4dB
Table 46. IN4+/IN4− Input Æ Headphone-Amp Output Gain (typ)
MS0543-J-00
2006/09
- 54 -
ASAHI KASEI
[AK4645]
„ アナログミキシング: モノラル入力(AIN3 bit = “0”: MIN pin)
AIN3 bit = “0”のとき、MIN pinはアナログミキシングへのモノラル入力として使用できます。PMMIN bit = “1”
の時、MINH bitを “1”にするとヘッドフォンアンプから出力し、MINL bitを “1”にするとステレオライン出力
から出力することができます。入力される信号はRiでレベル調整できます。Ri = 20kΩ 時のゲイン(typ)をTable
47, Table 48, Table 49に示します。このゲインは、Ri の値に反比例します。
Ri
MINL
MIN
LOUT/LOP pin,
ROUT/LON pin
MINH
HPL, HPR pin
Figure 7. Block Diagram of MIN pin
LOVL bit
MIN Æ LOUT/ROUT
0
0dB
Default
1
+2dB
Table 47. Ri = 20kΩ 時、MIN入力 Æ LOUT/ROUT出力ゲイン(typ)
LOVL bit
MIN Æ LOP/LON
0
+6dB
Default
1
+8dB
Table 48. Ri = 20kΩ 時、MIN入力 Æ LOP/LON出力ゲイン(typ)
HPG bit
MIN Æ HPL/HPR
0
Default
−20dB
1
−16.4dB
Table 49. Ri = 20kΩ 時、MIN入力 Æ ヘッドフォン出力ゲイン(typ)
MS0543-J-00
2006/09
- 55 -
ASAHI KASEI
[AK4645]
„ ステレオライン出力 (LOUT/ROUT pins)
DACL bitを “1”にすると、DACのLch, Rch信号をそれぞれLOUT, ROUT pinsからシングルエンドで出力しま
す。DACL bit を “0”にすると、出力をOFFにすることも可能です。この時、LOUT, ROUT pinsはVCOM電圧
を出力します。また、負荷抵抗はmin. 10kΩです。PMLO=LOPS bits = “0” にすると、パワーダウン状態にな
りAVSSに100kΩ(typ)でプルダウンされます。LOPS bit = “1”とすると、パワーセーブモードになります。ま
た、LOPS bit = “1”として、PMLO bitでパワーダウンのON/OFF を行うと、ON/OFF 時に発生するポップ音を
低減することができます。このとき、Figure 46に示すようにCカップル後、ステレオライン出力のラインを
20kΩの抵抗でプルダウンしてください。立ち上がりおよび立下がりの時間はC=1µF, AVDD=3.3Vのとき、最
大300msです。ステレオライン出力は、PMLO bit = “1”かつLOPS bit = “0”でパワーアップ状態となります。
ステレオライン出力のゲインはLOVL bitで設定します。
LOM bit = “1”のとき、DACの出力信号は[(L+R)/2]のモノラル信号としてLOUT, ROUT pinsに出力されます。
LOM3 bit = “1”のとき、MICL3, MICR3 bitsで選択された信号(LIN3/RIN3入力またはMIC-Amp出力)は[(L+R)/2]
のモノラル信号としてLOUT, ROUT pinsに出力されます。
“DACL”
“LOVL”
LOUT pin
DAC
ROUT pin
Figure 45. ステレオライン出力
LOPS
0
1
PMLO
Mode
LOUT/ROUT pin
0
Pull-down to AVSS
パワーダウン
1
通常動作
通常動作
0
Fall down to AVSS
パワーセーブ
1
Rise up to VCOM
パワーセーブ
Table 50. ステレオライン出力のモード設定 (x: Don’t care)
Default
LOVL
Gain
出力電圧(typ)
0
0dB
0.6 x AVDD
Default
1
+2dB
0.757 x AVDD
Table 51. ステレオライン出力ボリューム設定
LOUT
ROUT
1µF
220Ω
20kΩ
Figure 46. ステレオライン出力外付け回路(ポップ音低減回路使用時)
MS0543-J-00
2006/09
- 56 -
ASAHI KASEI
[AK4645]
<ステレオライン出力コントロールシーケンス(ポップ音低減回路使用時)>
(2 )
(5 )
P M L O b it
(1 )
(3 )
(4 )
(6 )
L O P S b it
L O U T , R O U T p in s
N o r m a l O u tp u t
≥ 300 m s
≥ 300 m s
Figure 47. ステレオライン出力コントロールシーケンス(ポップ音低減回路使用時)
(1) パワーセーブモードをON します。LOPS bit = “1”
(2) パワーダウンを解除します。PMLO bit = “1”
LOUT, ROUT pins が立ち上がります。立ち上がり時間はC=1µF, AVDD=3.3Vのとき200ms (max
300ms)です。
(3) LOUT, ROUT pins が立ち上がった後でパワーセーブモードを解除します。LOPS bit = “0”
ステレオライン出力が可能になります。
(4) パワーセーブモードをON します。LOPS bit = “1”
(5) パワーダウンに設定します。PMLO bit = “0”
LOUT, ROUT pins が立ち下がります。立ち下がり時間はC=1µF, AVDD=3.3Vのとき200ms (max
300ms)です。
(6) LOUT, ROUT pins が立ち下がった後でパワーセーブモードを解除します。LOPS bit = “0”
MS0543-J-00
2006/09
- 57 -
ASAHI KASEI
[AK4645]
<ステレオライン出力のミキシング回路>
AIN3 bit = “0”のとき、各パスのON/OFFはそれぞれDACL, MINL, LINL2, RINR2, LINL4, RINR4 bitsで設定しま
す。MINの加算ゲインは外部入力抵抗20kΩのとき0dB(typ)@LOVL bit = “0”です。
LIN2/RIN2/LIN4/RIN4/DACの加算ゲインは0dB(typ)@LOVL bit = “0”です。
LINL2 bit
LIN2 pin
0dB
LINL4 bit
LIN4 pin
M
0dB
MINL bit
MIN pin
0dB
I
LOUT pin
X
DACL bit
DAC Lch
0dB
Figure 48. LOUTのミキシング回路(AIN3 bit = “0”, LOVL bit = “0”)
RINR2 bit
RIN2 pin
0dB
RINR4 bit
RIN4 pin
M
0dB
MINL bit
MIN pin
0dB
I
ROUT pin
X
DACL bit
DAC Rch
0dB
Figure 49. ROUTのミキシング回路(AIN3 bit = “0”, LOVL bit = “0”)
MS0543-J-00
2006/09
- 58 -
ASAHI KASEI
[AK4645]
AIN3 bit = “1”のとき、各パスのON/OFFはそれぞれDACL, LINL2, RINR2, LINL3, RINR3, LINL4, RINR4,
MICL3, MICR3 bitsで設定します。加算ゲインはいずれのパスも0dB(typ)です。
LINL2 bit
LIN2 pin
0dB
LINL4 bit
LIN4 pin
0dB
MICL3 bit
LIN3 pin
LIN1 pin
LINL3 bit
I
0dB
MIC-Amp Lch
M
*These blocks are not
available at PLL mode.
LOUT pin
X
DACL bit
DAC Lch
0dB
Figure 50. LOUTのミキシング回路(AIN3 bit = “1”, LOVL bit = “0”)
RINR2 bit
RIN2 pin
0dB
RINR4 bit
RIN4 pin
0dB
MICR3 bit
RIN3 pin
RIN1 pin
RINR3 bit
I
0dB
MIC-Amp Rch
M
*These blocks are not
available at PLL mode.
ROUT pin
X
DACL bit
DAC Rch
0dB
Figure 51. ROUTの加算回路(AIN3 bit = “1”, LOVL bit = “0”)
MS0543-J-00
2006/09
- 59 -
ASAHI KASEI
[AK4645]
„ 差動モノラルライン出力 (LOP/LON pins)
LODIF bit = “1” の と き 、 LOUT/ROUT pins は そ れ ぞ れ LOP/LON pins に な り ま す 。 DAC ま た は
LIN2/RIN2/LIN3/RIN3/LIN4/RIN4からの信号をモノラル信号[(L+R)/2]に変換し、LOP/LON pinsから差動出力
します。また、負荷抵抗は各ピンに対してmin. 10kΩです。PMLO bit = “0” にするとパワーダウン状態になり、
LOP/LON pinsはHi-Zになります。PMLO bit = “1”, LOPS bit = “1”とすると、パワーセーブモードになります。
PMLO bit = “1”, LOPS bit = “0”とすると、パワーアップします。モノラルライン出力はLOVL bitにてゲインを
調整することができます。
L4DIF=LODIF bits = “1”のとき、差動出力信号は(LOP) − (LON) = (IN4+) − (IN4−)となります。
“DACL”
“LOVL”
LOP pin
DAC
LON pin
Figure 52. Mono Line Output
PMLO
0
1
LOPS
Mode
LOP
LON
x
Power-down
Hi-Z
Hi-Z
1
Power-save
Hi-Z
VCOM
0
Normal Operation
Normal Operation Normal Operation
Table 52. Mono Line Output Mode Setting (x: Don’t care)
LOVL
0
1
Default
Gain
Output Voltage (typ)
+6dB
1.2 x AVDD
Default
+8dB
1.5 x AVDD
Table 53. Mono Line Output Volume Setting
PMLO bit
LOPS bit
LOP pin
LON pin
Hi-Z
Hi-Z
Hi-Z
VCOM
VCOM
Hi-Z
Figure 53. Power-up/Power-down Timing for Mono Line Output
MS0543-J-00
2006/09
- 60 -
ASAHI KASEI
[AK4645]
<モノラルライン出力のミキシング回路>
AIN3 bit = “0”のとき、各パスのON/OFFはそれぞれDACL, MINL, LINL2, RINR2, LINL4, RINR4 bitsで設定しま
す。MINの加算ゲインは外部入力抵抗20kΩのとき+6dB(typ)@LOVL bit = “0”です。
LIN2/RIN2/LIN4/RIN4/DACの加算ゲインは0dB(typ)@LOVL bit = “0”です。
LINL2 bit
LIN2 pin
0dB
RINR2 bit
RIN2 pin
0dB
LINL4 bit
LIN4 pin
0dB
M
RINR4 bit
RIN4 pin
LOP/N pin
I
0dB
X
MINL bit
MIN pin
+6dB
DACL bit
DAC Lch
0dB
DACL bit
DAC Rch
0dB
Figure 54. モノラルライン出力のミキシング回路(AIN3 bit = “0”, LOVL bit = “0”)
AIN3 bit = “1”のとき、各パスのON/OFFはそれぞれDACL, LINL2, RINR2, LINL3, RINR3, LINL4, RINR4,
MICL3, MICR3 bitsで設定します。加算ゲインはすべてのパスで0dB(typ)@LOVL bit = “0”です。
LINL2 bit
LIN2 pin
0dB
LINL4 bit
LIN4 pin
0dB
MICL3 bit
LIN3 pin
LIN1 pin
LINL3 bit
0dB
MIC-Amp Lch
*These blocks are not
available at PLL mode.
RINR2 bit
RIN2 pin
M
0dB
RINR4 bit
RIN4 pin
0dB
MICR3 bit
RIN3 pin
RIN1 pin
I
LOP/N pin
X
RINR3 bit
0dB
MIC-Amp Rch
*These blocks are not
available at PLL mode.
DACL bit
DAC Lch
0dB
DAC Rch
0dB
DACL bit
Figure 55. モノラルライン出力のミキシング回路(AIN3 bit = “1”, LOVL bit = “0”)
MS0543-J-00
2006/09
- 61 -
ASAHI KASEI
[AK4645]
„ ヘッドフォンアンプ(HPL/HPR pins)
ヘッドフォンアンプの電源はHVDDから供給されます[email protected] bit = “0”です。負荷抵
抗は16Ω (min)です。出力電圧はHPG bitで切り替えることができます(Table 54)。
HPM bit = “1”のとき、DACの出力信号は[(L+R)/2]のモノラル信号としてHPL, HPR pinsに出力されます。
HPM3 bit = “1”のとき、MICL3, MICR3 bitsで選択された信号(LIN3/RIN3入力またはMIC-Amp出力)は[(L+R)/2]
のモノラル信号としてHPL, HPR pinsに出力されます。
HPG bit
Output Voltage [Vpp]
0
0.6 x AVDD
Table 54. ヘッドフォンの出力電圧
1
0.91 x AVDD
HPMTN bitを “0”にすると、ヘッドフォンアンプのコモン電圧をHVSSに立ち下げます。HPMTN bitを “1”に
[email protected] bit = “0”に立ち上げます。ポップノイズ防止のために、MUTET pinとグ
ランド間にコンデンサを接続します。立ち上げ/立ち下げ時定数はHVDDおよびMUTET pinのコンデンサに
比例します。
例 : MUTET pinのコンデンサC=1µF, HVDD=3.3Vの場合
・ ヘッドフォンアンプ立ち上げ/立ち下げ時定数: 100ms(typ), 250ms(max)
・ 完全に立ち下がるまでの時間: 500ms(max)
PMHPL, PMHPR bitsを “0”にすることで、ヘッドフォンアンプを完全にパワーダウンすることができます。
この時、HPL, HPR pinsは “L” (HVSS)になります。
PMHPL bit,
PMHPR bit
HPMTN bit
HPL pin,
HPR pin
(1) (2)
(3)
(4)
Figure 56. ヘッドフォンアンプのパワーアップ/ダウンシーケンス
(1) ヘッドフォンアンプのパワーアップ(PMHPL, PMHPR bits = “1”)。出力はHVSSのままです。
(2) ヘッドフォンアンプのコモン電圧立ち上げ(HPMTN bit = “1”)。
(3) ヘッドフォンアンプのコモン電圧立ち下げ(HPMTN bit = “0”)。
(4) ヘッドフォンアンプのパワーダウン(PMHPL, PMHPR bits = “0”)。出力はHVSSになります。ポップ音防止
のため、ヘッドフォンアンプのコモン電圧が完全に下がってからパワーダウンしてください。
<ヘッドフォンアンプの外部回路>
BOOST=OFF時、ヘッドフォンアンプの外部抵抗とコンデンサでカットオフ周波数(fc)が決まります。バスブ
ーストを併用することでカットオフ周波数を低域へシフトすることができます。Table 55に外部抵抗とコン
デンサ及びカットオフ周波数(fc)の関係とその時の出力パワーを示します。但し、ヘッドフォンのRLは16Ω
とします。出力パワーはHVDD=3.0, 3.3, 5V時の値です。ヘッドフォンアンプの出力は0.6 x AVDD (Vpp)@HPG
bit = “0”, 0.91 x AVDD (Vpp)@HPG bit = “1”です。
外付けのRが12Ω以下の場合は、ヘッドフォンアンプが発振する可能性がありますので、発振防止回路
(0.22µF±20%のコンデンサと10Ω±20%の抵抗)をつけて下さい。
MS0543-J-00
2006/09
- 62 -
ASAHI KASEI
[AK4645]
HP-AMP
C
AK4645
0.22µ
R
Headphone
16Ω
10Ω
Figure 57. ヘッドフォンアンプの外付け回路例
HPG bit
R [Ω]
0
0
6.8
16
0
1
100
fc [Hz]
BOOST
=OFF
Output Power [mW]@0dBFS
fc [Hz]
BOOST
C [µF]
HVDD=3.0V HVDD=3.3V HVDD=5V
=MIN
AVDD=3.0V AVDD=3.3V AVDD=3.3V
fs=44.1kHz
220
45
17
25.3
30.6
30.6
100
100
43
100
70
28
12.5
15.1
15.1
47
149
78
100
50
19
6.3
7.7
7.7
47
106
47
51
62
220
45
17
70
(Note
41)
(Note
41)
100
100
43
22
62
25
1.1
1.3
1.3
10
137
69
Table 55. 外付け回路例
Note 40. 16Ω負荷端での出力電力です。
Note 41. 出力信号はクリップします。
<ヘッドフォンアンプのPSRR>
携帯電話のシステムにおいてHVDDをバッテリ電圧から直接供給する場合、RFノイズがヘッドフォンアンプ
の特性に影響を及ぼす場合があります。VBAT bit = “1”に設定すると、HVDDに重畳されるノイズに対する
ヘッドフォンアンプのPSRRを改善することができます。このときヘッドフォンアンプのコモン電圧は0.64 x
AVDD(typ)です。AVDD=3.3V時、コモン電圧は2.1Vとなるので、HVDDの電圧が4.2Vよりも下がった場合、
出力信号がクリップしやすくなります。
VBAT bit
0
1
Common Voltage [V]
0.5 x HVDD
0.64 x AVDD
Table 56. ヘッドフォンアンプのコモン電圧
<外部ヘッドフォンアンプとのWired OR>
PMVCM=PMHPL=PMHPR bits = “0”, HPZ bit = “1”のとき、HP-Ampはパワーダウンし、HPL, HPR pinsは
200kΩ(typ)でHVSSにプルダウンされます。この設定ではAK4645のHP-Ampと外部の単電源HP-AmpをWired
ORで接続することが可能です。このモードでの消費電流は20µA(typ)です。
PMVCM
x
0
1
1
PMHPL/R
0
0
1
1
HPMTN
HPZ
Mode
x
0
Power-down & Mute
x
1
Power-down
0
x
Mute
1
x
Normal Operation
Table 57. HP-Amp Mode Setting (x: Don’t care)
MS0543-J-00
HPL/R pins
HVSS
Pull-down by 200kΩ
HVSS
Normal Operation
Default
2006/09
- 63 -
ASAHI KASEI
[AK4645]
HPL pin
AK4645
Headphone
HPR pin
Another
HP-Amp
Figure 58. 外部単電源ヘッドフォンアンプとのWired OR
<ヘッドフォン出力のミキシング回路>
AIN3 bit = “0”のとき、各パスのON/OFFはそれぞれDACH, MINH, LINH2, RINH2, LINH4, RINH4 bitsで設定し
ます。MINの加算ゲインは外部入力抵抗20kΩのとき−20dB(typ)@HPG bit = “0”です。
LIN2/RIN2/LIN4/RIN4/DACの加算ゲインは0dB(typ)@HPG bit = “0”です。
LINH2 bit
LIN2 pin
0dB
LIN4 pin
0dB
LINH4 bit
M
MINH bit
−20dB
MIN pin
I
HPL pin
X
DACH bit
DAC Lch
0dB
Figure 59. HPLのミキシング回路(AIN3 bit = “0”, HPG bit = “0”)
RINH2 bit
RIN2 pin
0dB
RIN4 pin
0dB
RINH4 bit
M
MINH bit
−20dB
MIN pin
I
HPR pin
X
DACH bit
DAC Rch
0dB
Figure 60. HPRのミキシング回路(AIN3 bit = “0”, HPG bit = “0”)
MS0543-J-00
2006/09
- 64 -
ASAHI KASEI
[AK4645]
AIN3 bit = “1”のとき、各パスのON/OFFはそれぞれDACH, LINH2, RINH2, LINH3, RINH3, LINH4, RINH4,
MICL3, MICR3 bitsで設定します。加算ゲインはいずれのパスも0dB(typ)です。
LINH2 bit
LIN2 pin
0dB
LINH4 bit
LIN4 pin
0dB
MICL3 bit
LIN3 pin
LIN1 pin
LINH3 bit
I
0dB
MIC-Amp Lch
M
*These blocks are not
available at PLL mode.
HPL pin
X
DACH bit
DAC Lch
0dB
Figure 61. HPLのミキシング回路(AIN3 bit = “1”, HPG bit = “0”)
RINH2 bit
RIN2 pin
0dB
RINH4 bit
RIN4 pin
0dB
MICR3 bit
RIN3 pin
RIN1 pin
RINH3 bit
I
0dB
MIC-Amp Rch
M
*These blocks are not
available at PLL mode.
HPR pin
X
DACH bit
DAC Rch
0dB
Figure 62. HPRの加算回路(AIN3 bit = “1”, HPG bit = “0”)
MS0543-J-00
2006/09
- 65 -
ASAHI KASEI
[AK4645]
„ シリアルコントロールインタフェース
(1) 3線シリアルコントロールモード (I2C pin = “L”)
レジスタ設定は3線式シリアルI/Fピン(CSN, CCLK, CDTI)で書き込みを行います。I/F上のデータはChip
address (1bit, “1”固定), Read/Write (1bit, “1”固定), Register address (MSB first, 6bits) と Control Data (MSB first,
8bits)で構成されます。データ送信側はCCLKの “↓”で各ビットを出力し、受信側は “↑”で取り込みます。デ
ータの書き込みはCSNの “↓”後16回目のCCLK “↑”で有効になります。CCLKのクロックスピードは5MHz
(max)です。PDN pin = “L”でレジスタの値はリセットされます。
CSN
0
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15
CCLK
CDTI
C1 A5 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
“1”
“1”
C1:
R/W:
A5-A0:
D7-D0:
Chip Address; Fixed to “1”
READ/WRITE (“1”: WRITE, “0”: READ); Fixed to “1”
Register Address
Control data
Figure 63. シリアルコントロールインタフェースタイミング
MS0543-J-00
2006/09
- 66 -
ASAHI KASEI
[AK4645]
(2) I2Cバスコントロールモード (I2C pin = “H”)
AK4645のI2Cバスモードのフォーマットは、高速モード(max:400kHz)に対応しています。SDA, SCL pinsのプ
ルアップ抵抗の接続先は(TVDD+0.3)V以下にして下さい。
(2)-1. WRITE命令
I2Cバスモードにおけるデータ書き込みシーケンスはFigure 64に示されます。バス上のICへのアクセスには、
最初に開始条件(Start Condition)を入力します。SCLラインが “H”の時にSDAラインを “H”から “L”にすると、
開始条件が作られます(Figure 70)。開始条件の後、スレーブアドレスが送信されます。このアドレスは7ビッ
トから構成され、8ビット目にはデータ方向ビット(R/W)が続きます。上位6ビットは “001001”固定、次の1
ビットはアクセスするICを選ぶためのアドレスビットで、CAD0 pinにより設定されます(Figure 65)。アドレ
スが一致した場合、AK4645は確認応答(Acknowledge)を生成し、命令が実行されます。マスタは確認応答用
のクロックパルスを生成し、SDAラインを解放しなければなりません(Figure 71)。R/W bitが “0”の場合はデ
ータ書き込み、R/W bitが “1”の場合はデータ読み出しを行います。
第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8ビット、MSB firstで構成され、上位2
ビットは “0”固定です(Figure 66)。第3バイト以降はコントロールデータです。コントロールデータは8ビット、
MSB firstで構成されます(Figure 67)。AK4645は、各バイトの受信を完了するたびに確認応答を生成します。
データ転送は、必ずマスタが生成する停止条件(Stop Condition)によって終了します。SCLラインが “H”の時
にSDAラインを “L”から “H”にすると、停止条件が作られます(Figure 70)。
AK4645は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条件を
送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブアドレス
に格納されます。アドレス “24H”にデータを書き込んだ後、さらに次のアドレスに書き込んだ場合にはアド
レス“00H”にデータが書き込まれます。
クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”の間で
状態を変更できるのは、SCLラインのクロック信号が “L”の時に限られます(Figure 72)。SCLラインが “H”の
時にSDAラインを変更するのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
T
O
P
R/W="0"
Slave
S Address
Sub
Address(n)
Data(n)
A
C
K
A
C
K
Data(n+1)
A
C
K
Data(n+x)
A
C
K
P
A
C
K
A
C
K
Figure 64. I2Cバスモードのデータ転送シーケンス
0
0
1
0
0
1
CAD0
R/W
A2
A1
A0
D1
D0
(CAD0はピンにより設定)
Figure 65. 第1バイトの構成
0
0
A5
A4
A3
Figure 66. 第2バイトの構成
D7
D6
D5
D4
D3
D2
Figure 67. 第3バイト以降の構成
MS0543-J-00
2006/09
- 67 -
ASAHI KASEI
[AK4645]
(2)-2. READ命令
R/W bitが “1”の場合、AK4645はREAD動作を行います。指定されたアドレスのデータが出力された後、マス
タが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、次のアドレス
のデータを読み出すことができます。アドレス “24H”のデータを読み出した後、さらに次のアドレスを読み
出す場合にはアドレス“00H”のデータが読み出されます。
AK4645はカレントアドレスリードとランダムリードの2つのREAD命令を持っています。
(2)-2-1. カレントアドレスリード
AK4645は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定された
アドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次のアドレス
値を保持しています。例えば、最後にアクセス(READでもWRITEでも)したアドレスが “n”であり、その後カ
レントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カレントアドレスリード
では、AK4645はREAD命令のスレーブアドレス(R/W bit = “1”)の入力に対して確認応答を生成し、次のクロ
ックから内部のアドレスカウンタで指定されたデータを出力したのち内部カウンタを1つインクリメントし
ます。データが出力された後、マスタが確認応答を生成せず停止条件を送ると、READ動作は終了します。
S
T
A
R
T
SDA
S
T
O
P
R/W="1"
Slave
S Address
Data(n)
A
C
K
Data(n+1)
Data(n+2)
A
C
K
A
C
K
Data(n+x)
A
C
K
P
A
C
K
A
C
K
Figure 68. カレントアドレスリード
(2)-2-2. ランダムアドレスリード
ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレスリー
ドはREAD命令のスレーブアドレス(R/W bit = “1”)を入力する前に、ダミーのWRITE命令を入力する必要があ
ります。ランダムアドレスリードでは最初に開始条件を入力し、次にWRITE命令のスレーブアドレス(R/W bit
= “0”)、読み出すアドレスを順次入力します。AK4645がこのアドレス入力に対して確認応答を生成した後、
再送条件、READ命令のスレーブアドレス(R/W bit= “1”)を入力します。AK4645はこのスレーブアドレスの入
力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内部アドレスカウンタを1つインク
リメントします。データが出力された後、マスタが確認応答を生成せず停止条件を送ると、READ動作は終
了します。
S
T
A
R
T
SDA
S
T
A
R
T
R/W="0"
Sub
Address(n)
Slave
S Address
A
C
K
Slave
S Address
A
C
K
S
T
O
P
R/W="1"
Data(n)
A
C
K
Data(n+1)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 69. ランダムアドレスリード
MS0543-J-00
2006/09
- 68 -
ASAHI KASEI
[AK4645]
SDA
SCL
S
P
start condition
stop condition
Figure 70. 開始条件と停止条件
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
Figure 71. I2Cバスでの確認応答
SDA
SCL
data line
stable;
data valid
change
of data
allowed
Figure 72. I2Cバスでのビット転送
MS0543-J-00
2006/09
- 69 -
ASAHI KASEI
[AK4645]
„ レジスタマップ
Addr
00H
01H
02H
03H
04H
05H
06H
07H
08H
09H
0AH
0BH
0CH
0DH
0EH
0FH
10H
11H
12H
13H
14H
15H
16H
17H
18H
19H
1AH
1BH
1CH
1DH
1EH
1FH
20H
21H
22H
23H
24H
Register Name
Power Management 1
Power Management 2
Signal Select 1
Signal Select 2
Mode Control 1
Mode Control 2
Timer Select
ALC Mode Control 1
ALC Mode Control 2
Lch Input Volume Control
Lch Digital Volume Control
ALC Mode Control 3
Rch Input Volume Control
Rch Digital Volume Control
Mode Control 3
Mode Control 4
Power Management 3
Digital Filter Select
FIL3 Co-efficient 0
FIL3 Co-efficient 1
FIL3 Co-efficient 2
FIL3 Co-efficient 3
EQ Co-efficient 0
EQ Co-efficient 1
EQ Co-efficient 2
EQ Co-efficient 3
EQ Co-efficient 4
EQ Co-efficient 5
FIL1 Co-efficient 0
FIL1 Co-efficient 1
FIL1 Co-efficient 2
FIL1 Co-efficient 3
Power Management 4
Mode Control 5
Lineout Mixing Select
HP Mixing Select
Reserved
D7
0
HPZ
0
LOVL
PLL3
PS1
DVTM
0
REF7
IVL7
DVL7
RGAIN1
IVR7
DVR7
0
0
INR1
GN1
F3A7
F3AS
F3B7
0
EQA7
EQA15
EQB7
0
EQC7
EQC15
F1A7
F1AS
F1B7
0
D6
PLL1
FS3
ZTM1
ALC
REF5
IVL5
DVL5
0
IVR5
DVR5
SMUTE
0
HPG
0
F3A5
F3A13
F3B5
F3B13
EQA5
EQA13
EQB5
EQB13
EQC5
EQC13
F1A5
F1A13
F1B5
F1B13
D4
0
PMHPR
DACL
0
PLL0
MSBS
ZTM0
ZELMN
REF4
IVL4
DVL4
0
IVR4
DVR4
DVOLC
0
MDIF2
FIL1
F3A4
F3A12
F3B4
F3B12
EQA4
EQA12
EQB4
EQB12
EQC4
EQC12
F1A4
F1A12
F1B4
F1B12
D3
PMLO
M/S
0
0
BCKO
BCKP
WTM1
LMAT1
REF3
IVL3
DVL3
0
IVR3
DVR3
BST1
IVOLC
MDIF1
EQ
F3A3
F3A11
F3B3
F3B11
EQA3
EQA11
EQB3
EQB11
EQC3
EQC11
F1A3
F1A11
F1B3
F1B11
D2
PMDAC
0
PMMP
MINL
0
FS2
WTM0
LMAT0
REF2
IVL2
DVL2
0
IVR2
DVR2
BST0
HPM
INR0
FIL3
F3A2
F3A10
F3B2
F3B10
EQA2
EQA10
EQB2
EQB10
EQC2
EQC10
F1A2
F1A10
F1B2
F1B10
D1
0
MCKO
0
0
DIF1
FS1
RFST1
RGAIN0
REF1
IVL1
DVL1
VBAT
IVR1
DVR1
DEM1
MINH
INL0
0
F3A1
F3A9
F3B1
F3B9
EQA1
EQA9
EQB1
EQB9
EQC1
EQC9
F1A1
F1A9
F1B1
F1B9
HPMTN
0
LOPS
PLL2
PS0
WTM2
0
REF6
IVL6
DVL6
LMTH1
IVR6
DVR6
LOOP
0
INL1
GN0
F3A6
0
F3B6
0
EQA6
EQA14
EQB6
0
EQC6
EQC14
F1A6
0
F1B6
0
0
DIF0
FS0
RFST0
LMTH0
REF0
IVL0
DVL0
0
IVR0
DVR0
DEM0
DACH
PMADR
0
F3A0
F3A8
F3B0
F3B8
EQA0
EQA8
EQB0
EQB8
EQC0
EQC8
F1A0
F1A8
F1B0
F1B8
PMAINR4
0
LOM
0
0
PMAINL4
PMAINR3
PMAINL3
PMAINR2
PMAINL2
PMMICR
PMMICL
0
LOM3
HPM3
0
MICR3
RINR4
RINH4
0
MICL3
LINL4
LINH4
0
L4DIF
RINR3
RINH3
0
MIX
LINL3
LINH3
0
AIN3
RINR2
RINH2
0
LODIF
PMVCM
D5
PMMIN
PMHPL
0
MGAIN1
D0
PMADL
PMPLL
MGAIN0
LINL2
LINH2
0
Note 42. PDN pinを “L” にすると、レジスタ値は初期化されます。
Note 43. “0”で指定されたビットへの “1”の書き込みは禁止です。
MS0543-J-00
2006/09
- 70 -
ASAHI KASEI
[AK4645]
„ 詳細説明
Addr
00H
Register Name
Power Management 1
Default
D7
0
0
D6
PMVCM
0
D5
PMMIN
0
D4
0
0
D3
PMLO
0
D2
PMDAC
0
D1
0
0
D0
PMADL
0
PMADL: MIC-Amp Lch, ADC Lchのパワーマネジメント
0: Power down (Default)
1: Power up
PMADLまたはPMADR bitを “0”から “1”に変更すると、初期化サイクル([email protected])が
開始されます。初期化サイクル終了後、ADCはデータを出力します。
PMDAC: DACのパワーマネジメント
0: Power down (Default)
1: Power up
PMLO: ステレオライン出力のパワーマネジメント
0: Power down (Default)
1: Power up
PMMIN: モノラル入力のパワーマネジメント
0: Power down (Default)
1: Power up
再生パスを使用時はPMMIN or PMAINL3 bit = “1”として下さい。
PMVCM: VCOMのパワーマネジメント
0: Power down (Default)
1: Power up
各ブロックを動作させる場合は、必ずPMVCM bitを“1”にしなければなりません。PMVCM bitに対
して“0”を書き込むことができるのは、アドレス00H, 01H, 02H, 10H, 20Hの全てのパワーマネジメ
ントビットとMCKO bitを“0”にする時だけです。
このアドレスのビットをON/OFF (“1”/“0”)することで部分的にパワーダウンすることができます。また、
PDN pinを“L”にすることで、レジスタの内容に関係なく、全回路を一度にパワーダウンすることができま
す。このときレジスタ値は初期化されます。
また、アドレス00H, 01H, 02H, 10H, 20Hの全てのパワーマネジメントビットとMCKO bitを“0”にすること
で、全回路を一度にパワーダウンすることができます。このときレジスタの内容は保持されています。消
費電流は20µA(typ)なので、完全にシャットダウン(typ. 1µA)するにはPDN pin = “L”として下さい。
ADCとDACを使用しない場合、クロックを供給する必要はありません。ADCまたはDACのどれか一つで
も使用する場合はクロックを供給して下さい。
MS0543-J-00
2006/09
- 71 -
ASAHI KASEI
Addr
01H
Register Name
Power Management 2
Default
[AK4645]
D7
HPZ
0
D6
HPMTN
0
D5
PMHPL
0
D4
PMHPR
0
D3
M/S
0
D2
0
0
D1
MCKO
0
D4
DACL
0
D3
0
0
D2
PMMP
0
D1
0
0
D0
PMPLL
0
PMPLL: PLLのパワーマネジメント
0: EXT Mode and Power Down (Default)
1: PLL Mode and Power up
MCKO: MCKO信号の制御
0: Disable: MCKO pin = “L” (Default)
1: Enable: Output frequency is selected by PS1-0 bits.
M/S: Master / Slave Modeの選択
0: Slave Mode (Default)
1: Master Mode
PMHPR: Rchヘッドフォンアンプのパワーマネジメント
0: Power down (Default)
1: Power up
PMHPL: Lchヘッドフォンアンプのパワーマネジメント
0: Power down (Default)
1: Power up
HPMTN: ヘッドフォンアンプのミュート
0: Mute (Default)
1: Normal operation
HPZ: HP-Ampのプルダウン設定
0: グランドにショート (Default)
1: 200kΩ(typ)でプルダウン
Addr
02H
Register Name
Signal Select 1
Default
D7
0
0
D6
0
0
D5
0
0
D0
MGAIN0
1
MGAIN1-0: マイクアンプのゲインコントロール(See Table 23)
MGAIN1 bitは03HのD5 bitです。
PMMP: MPWR pinのパワーマネジメント
0: Power down: Hi-Z (Default)
1: Power up
DACL: DACからステレオライン出力に入力される信号のコントロール
0: OFF (Default)
1: ON
PMLO bit = “1”の時、このビットは有効になります。PMLO bit = “0”の時、LOUT, ROUT pinsはAVSS
を出力します。
MS0543-J-00
2006/09
- 72 -
ASAHI KASEI
Addr
03H
Register Name
Signal Select 2
Default
[AK4645]
D7
LOVL
0
D6
LOPS
0
D5
D4
0
0
MGAIN1
0
D3
0
0
D2
MINL
0
D1
0
0
D0
0
0
MINL: ステレオライン出力に入力されるMIN信号のコントロール
0: OFF (Default)
1: ON
PMLO bit = “1”の時、このビットは有効になります。PMLO bit = “0”の時、LOUT, ROUT pinsはAVSS
を出力します。
MGAIN1: マイクアンプのゲインコントロール(See Table 23)
LOPS: ステレオライン出力のパワーセーブモード
0: Normal Operation (Default)
1: Power Save Mode
LOVL: ステレオライン出力/差動モノラルライン出力ゲイン設定(See Table 51, Table 53)
0: 0dB/+6dB (Default)
1: +2dB/+8dB
Addr
04H
Register Name
Mode Control 1
Default
D7
PLL3
0
D6
PLL2
0
D5
PLL1
0
D4
PLL0
0
D3
BCKO
0
D2
0
0
D1
DIF1
1
D0
DIF0
0
D3
BCKP
0
D2
FS2
0
D1
FS1
0
D0
FS0
0
DIF1-0: オーディオインタフェースフォーマット (See Table 17)
Default: “10” (前詰め)
BCKO: マスタモード時のBICK出力周波数の設定 (See Table 11)
PLL3-0: PLL基準クロックの選択(See Table 5)
Default: “0000”(LRCK pin)
Addr
05H
Register Name
Mode Control 2
Default
D7
PS1
0
D6
PS0
0
D5
FS3
0
D4
MSBS
0
FS3-0: サンプリング周波数(See Table 6 and Table 7)及びMCKI周波数の設定(See Table 12)
PLLモード時はサンプリング周波数の設定を行い、EXTモード時はMCKIの入力周波数を設定しま
す。
BCKP: DSP Mode時のBICK極性設定 (See Table 18)
“0”: “↑”でSDTO出力, “↓”でSDTIラッチ(Default)
“1”: “↓”でSDTO出力, “↑”でSDTIラッチ
MSBS: DSP Mode時のLRCK位相設定 (See Table 18)
“0”: LRCKの “↑”がチャネル切替のBICK 半周期前(Default)
“1”: LRCKの “↑”がチャネル切替のBICK 1周期前
PS1-0: MCKO周波数の設定(See Table 10)
Default: “00”(256fs)
MS0543-J-00
2006/09
- 73 -
ASAHI KASEI
Addr
06H
Register Name
Timer Select
Default
[AK4645]
D7
DVTM
0
D6
WTM2
0
D5
ZTM1
0
D4
ZTM0
0
D3
WTM1
0
D2
WTM0
0
D1
RFST1
0
D0
RFST0
0
RFST1-0: ALCファーストリカバリの速度(See Table 34)
Default: “00”(4倍)。
WTM2-0: ALCリカバリ待機時間の設定(See Table 31)
ALC動作中にリミッタ動作が発生しない場合、リカバリ動作を行う周期を設定します。初期値は
“000” (128/fs)です。
ZTM1-0: ALCゼロクロスタイムアウト時間の設定(See Table 30)
マイコン書き込み動作、ALCリカバリ動作により、ゲインが変更されるのは、ゼロクロスするか
またはタイムアウトした場合です。初期値は“00” (128/fs)です。
DVTM: Digital Volumeのソフト遷移時間を設定します。
0: 1061/fs (Default)
1: 256/fs
このソフト遷移時間は DVL7-0, DVR7-0 bits を00HからFFHへ変更した場合の遷移時間です。
Addr
07H
Register Name
ALC Mode Control 1
Default
D7
0
0
D6
0
0
D5
ALC
0
D4
ZELMN
0
D3
LMAT1
0
D2
LMAT0
0
D1
RGAIN0
0
D0
LMTH0
0
LMTH1-0: ALCリミッタ検出設定レベル/リカバリ待機カウンタリセットレベル(See Table 28)
Default: “00”
LMTH1 bitは0BHのD6 bitです。
RGAIN1-0: ALCリカバリゲインステップ(See Table 32)
Default: “00”
RGAIN1 bitは0BHのD7 bitです。
LMAT1-0: ALCリミッタATTステップ(See Table 29)
Default: “00”
ZELMN: ALCリミッタ動作時ゼロクロス検出イネーブル
0: Enable (Default)
1: Disable
ALC: ALCイネーブル
0: ALC Disable (Default)
1: ALC Enable
Addr
08H
Register Name
ALC Mode Control 2
Default
D7
REF7
1
D6
REF6
1
D5
REF5
1
D4
REF4
0
D3
REF3
0
D2
REF2
0
D1
REF1
0
D0
REF0
1
REF7-0: ALCリカバリ動作時の基準値の設定。0.375dB step, 242 Level (See Table 33)
Default: “E1H” (+30.0dB)
MS0543-J-00
2006/09
- 74 -
ASAHI KASEI
Addr
09H
0CH
Register Name
Lch Input Volume Control
Rch Input Volume Control
Default
[AK4645]
D7
IVL7
IVR7
1
D6
IVL6
IVR6
1
D5
IVL5
IVR5
1
D4
IVL4
IVR4
0
D3
IVL3
IVR3
0
D2
IVL2
IVR2
0
D1
IVL1
IVR1
0
D0
IVL0
IVR0
1
IVL7-0, IVR7-0: 入力ディジタルボリューム; 0.375dB step, 242 Level (See Table 36)
Default: “E1H” (+30.0dB)
Addr
0AH
0DH
Register Name
Lch Digital Volume Control
Rch Digital Volume Control
Default
D7
DVL7
DVR7
0
D6
DVL6
DVR6
0
D5
DVL5
DVR5
0
D4
DVL4
DVR4
1
D3
DVL3
DVR3
1
D2
DVL2
DVR2
0
D1
DVL1
DVR1
0
D0
DVL0
DVR0
0
D4
0
0
D3
0
0
D2
0
0
D1
VBAT
0
D0
0
0
DVL7-0, DVR7-0: 出力ディジタルボリューム(See Table 39)
Default: “18H” (0dB)
Addr
0BH
Register Name
ALC Mode Control 3
Default
D7
RGAIN1
0
D6
LMTH1
0
D5
0
0
VBAT: ヘッドフォンアンプのコモン電圧(See Table 56)
0: 0.5 x HVDD (Default)
1: 0.64 x AVDD
LMTH1: ALCリミッタ検出設定レベル/リカバリ待機カウンタリセットレベル(See Table 28)
RGAIN1: ALCリカバリゲインステップ(See Table 32)
Addr
0EH
Register Name
Mode Control 3
Default
D7
0
0
D6
LOOP
0
D5
SMUTE
0
D4
DVOLC
1
D3
BST1
0
D2
BST0
0
D1
DEM1
0
D0
DEM0
1
DEM1-0: ディエンファシスコントロール(See Table 37)
Default: “01” (OFF)
BST1-0: 低域補正回路のコントロール(See Table 38)
Default: “00” (OFF)
DVOLC: ディジタルボリュームのコントロール
0: Independent
1: Dependent (Default)
DVOLC bit = “1”のとき、DVL7-0 bitで両チャネルのディジタルボリュームが変化します。但し、
DVR7-0 bitにDVL7-0 bitの値は書き込まれません。
SMUTE: ソフトミュートコントロール
0: Normal Operation (Default)
1: DAC outputs soft-muted
LOOP: デバイス内部ループバック
0: SDTI → DAC (Default)
1: SDTO → DAC
MS0543-J-00
2006/09
- 75 -
ASAHI KASEI
Addr
0FH
Register Name
Mode Control 4
Default
[AK4645]
D7
0
0
D6
0
0
D5
0
0
D4
0
0
D3
IVOLC
1
D2
HPM
0
D1
MINH
0
D0
DACH
0
DACH: DACからヘッドフォンアンプに入力される信号のコントロール
0: OFF (Default)
1: ON
MINH: MIN pinからヘッドフォンアンプに入力される信号のコントロール
0: OFF (Default)
1: ON
HPM: ヘッドフォンのモノラル出力
0: ステレオ (Default)
1: モノラル
HPM bit = “1”のとき、DACの出力信号は(L+R)/2としてヘッドフォンアンプから出力されます。
IVOLC: IVOLのコントロール
0: Independent
1: Dependent (Default)
IVOLC bit = “1”のとき、IVL7-0 bitで両チャネルのIVOLが変化します。但し、IVR7-0 bitにIVL7-0 bit
の値は書き込まれません。
Addr
10H
Register Name
Power Management 3
Default
D7
INR1
0
D6
INL1
0
D5
HPG
0
D4
MDIF2
0
D3
MDIF1
0
D2
INR0
0
D1
INL0
0
D0
PMADR
0
PMADR: MIC-Amp Rch, ADC Rchのパワーマネジメント
0: Power down (Default)
1: Power up
INL1-0: ADC Lch入力ソース選択(See Table 20)
Default: 00 (LIN1 pin)
INR1-0: ADC Rch入力ソース選択(See Table 20)
Default: 00 (RIN1 pin)
MDIF1: シングルエンド/差動入力切替1
0: シングルエンド入力 (LIN1/RIN1 pin: Default)
1: 差動入力 (IN1+/IN1− pin)
このビットはPin#32と#31の入力形式を設定します。
MDIF2: シングルエンド/差動入力切替2
0: シングルエンド入力 (LIN2/RIN2 pin: Default)
1: 差動入力 (IN2+/IN2− pin)
このビットはPin#30と#29の入力形式を設定します。
HPG: ヘッドフォンアンプゲイン設定 (See Table 54)
0: 0dB (Default)
1: +3.6dB
MS0543-J-00
2006/09
- 76 -
ASAHI KASEI
Addr
11H
Register Name
Digital Filter Select
Default
[AK4645]
D7
GN1
0
D6
GN0
0
D5
0
0
D4
FIL1
0
D3
EQ
0
D2
FIL3
0
D1
0
0
D0
0
0
GN1-0: Gain部のゲイン設定(See Table 26)
Default: “00” (0dB)
FIL3: ステレオ感強調用FIL3の係数設定有効
0: 無効(Default)
1: 有効
FIL3 bit = “1”のとき、F3A13-0, F3B13-0 bitの設定が有効になります。FIL3 bit = “0”のとき、FIL3ブ
ロックはOFF(MUTE)です。
EQ: ゲイン補正用フィルタの係数設定有効
0: 無効(Default)
1: 有効
EQ bit = “1”のとき、EQA15-0, EQB13-0, EQC15-0 bitの設定が有効になります。EQ bit = “0”のとき、
EQブロックはスルー(0dB)です。
FIL1: 風切り音フィルタ用FIL1の係数設定有効
0: 無効(Default)
1: 有効
FIL1 bit = “1”のとき、F1A13-0, F1B13-0 bitの設定が有効になります。FIL1 bit = “0”のとき、FIL1ブ
ロックはスルー(0dB)です。
Addr
12H
13H
14H
15H
16H
17H
18H
19H
1AH
1BH
1CH
1DH
1EH
1FH
Register Name
FIL3 Co-efficient 0
FIL3 Co-efficient 1
FIL3 Co-efficient 2
FIL3 Co-efficient 3
EQ Co-efficient 0
EQ Co-efficient 1
EQ Co-efficient 2
EQ Co-efficient 3
EQ Co-efficient 4
EQ Co-efficient 5
FIL1 Co-efficient 0
FIL1 Co-efficient 1
FIL1 Co-efficient 2
FIL1 Co-efficient 3
Default
D7
F3A7
F3AS
F3B7
0
EQA7
EQA15
EQB7
0
EQC7
EQC15
F1A7
F1AS
F1B7
0
0
D6
F3A6
0
F3B6
0
EQA6
EQA14
EQB6
0
EQC6
EQC14
F1A6
0
F1B6
0
0
D5
F3A5
F3A13
F3B5
F3B13
EQA5
EQA13
EQB5
EQB13
EQC5
EQC13
F1A5
F1A13
F1B5
F1B13
0
D4
F3A4
F3A12
F3B4
F3B12
EQA4
EQA12
EQB4
EQB12
EQC4
EQC12
F1A4
F1A12
F1B4
F1B12
0
D3
F3A3
F3A11
F3B3
F3B11
EQA3
EQA11
EQB3
EQB11
EQC3
EQC11
F1A3
F1A11
F1B3
F1B11
0
D2
F3A2
F3A10
F3B2
F3B10
EQA2
EQA10
EQB2
EQB10
EQC2
EQC10
F1A2
F1A10
F1B2
F1B10
0
D1
F3A1
F3A9
F3B1
F3B9
EQA1
EQA9
EQB1
EQB9
EQC1
EQC9
F1A1
F1A9
F1B1
F1B9
0
D0
F3A0
F3A8
F3B0
F3B8
EQA0
EQA8
EQB0
EQB8
EQC0
EQC8
F1A0
F1A8
F1B0
F1B8
0
F3A13-0, F3B13-0: ステレオ感強調用FIL3係数(14bit x 2)
Default: “0000H”
F3AS: ステレオ感強調用FIL3の選択
0: HPF (Default)
1: LPF
EQA15-0, EQB13-0, EQC15-C0: ゲイン補正用フィルタ係数(14bit x 2 + 16bit x 1)
Default: “0000H”
F1A13-0, F1B13-B0: 風切り音フィルタ用FIL1係数(14bit x 2)
Default: “0000H”
F1AS: 風切り音フィルタ用FIL1の選択
0: HPF (Default)
1: LPF
MS0543-J-00
2006/09
- 77 -
ASAHI KASEI
Addr
20H
Register Name
Power Management 4
Default
[AK4645]
D7
D6
D5
D4
D3
D2
D1
D0
PMAINR4
PMAINL4
PMAINR3
PMAINL3
PMAINR2
PMAINL2
PMMICR
PMMICL
0
0
0
0
0
0
0
0
PMMICL: MIC-Amp Lchのパワーマネジメント
0: Power down (Default)
1: Power up
PMMICR: MIC-Amp Rchのパワーマネジメント
0: Power down (Default)
1: Power up
PMAINL2: LIN2ミキシング回路のパワーマネジメント
0: Power down (Default)
1: Power up
PMAINR2: RIN2ミキシング回路のパワーマネジメント
0: Power down (Default)
1: Power up
PMAINL3: LIN3ミキシング回路のパワーマネジメント
0: Power down (Default)
1: Power up
再生パスを使用時はPMMIN or PMAINL3 bit = “1”として下さい。
PMAINR3: RIN3ミキシング回路のパワーマネジメント
0: Power down (Default)
1: Power up
PMAINL4: LIN4ミキシング回路のパワーマネジメント
0: Power down (Default)
1: Power up
PMAINR4: RIN4ミキシング回路のパワーマネジメント
0: Power down (Default)
1: Power up
MS0543-J-00
2006/09
- 78 -
ASAHI KASEI
Addr
21H
Register Name
Mode Control 5
Default
[AK4645]
D7
0
0
D6
0
0
D5
MICR3
0
D4
MICL3
0
D3
L4DIF
0
D2
MIX
0
D1
AIN3
0
D0
LODIF
0
LODIF: ライン出力設定
0: ステレオライン出力 (LOUT/ROUT pins) (Default)
1: 差動モノラルライン出力 (LOP/LON pins)
AIN3: アナログミキシング設定
0: モノラル入力 (MIN pin) (Default)
1: ステレオ入力 (LIN3/RIN3 pins): PLLは使用できません。
MIX: モノラル録音設定
0: ステレオ (Default)
1: モノラル: (L+R)/2
L4DIF: ライン入力形式選択
0: ステレオ入力: LIN4/RIN4 pins (Default)
1: 差動モノラル入力: IN4+/− pins
MICL3:ミキシングパス設定
0: LIN3 pin入力 (Default)
1: MIC-Amp Lch出力
MICR3:ミキシングパス設定
0: RIN3 pin入力 (Default)
1: MIC-Amp Rch出力
MS0543-J-00
2006/09
- 79 -
ASAHI KASEI
Addr
22H
Register Name
Lineout Mixing Select
Default
[AK4645]
D7
LOM
0
D6
LOM3
0
D5
RINR4
0
D4
LINL4
0
D3
RINR3
0
D2
LINL3
0
D1
RINR2
0
D0
LINL2
0
LINL2: LIN2からステレオライン出力に入力される信号のコントロール(MIC-Ampバイパス)
0: OFF (Default)
1: ON
RINR2: RIN2からステレオライン出力に入力される信号のコントロール(MIC-Ampバイパス)
0: OFF (Default)
1: ON
LINL3: LIN3 (or MIC-Amp Lch)からステレオライン出力に入力される信号のコントロール
0: OFF (Default)
1: ON
RINR3: RIN3 (or MIC-Amp Rch)からステレオライン出力に入力される信号のコントロール
0: OFF (Default)
1: ON
LINL4: LIN4からステレオライン出力に入力される信号のコントロール(MIC-Ampバイパス)
0: OFF (Default)
1: ON
RINR4: RIN4からステレオライン出力に入力される信号のコントロール(MIC-Ampバイパス)
0: OFF (Default)
1: ON
LOM3: MIC-Amp (or LIN3/RIN3)からステレオライン出力に入力される信号のモノラル設定
0: Stereo Mixing (Default)
1: Mono Mixing
LOM: DACからステレオライン出力に入力される信号のモノラル設定
0: Stereo Mixing (Default)
1: Mono Mixing
MS0543-J-00
2006/09
- 80 -
ASAHI KASEI
Addr
23H
Register Name
HP Mixing Select
Default
[AK4645]
D7
0
0
D6
HPM3
0
D5
RINH4
0
D4
LINH4
0
D3
RINH3
0
D2
LINH3
0
D1
RINH2
0
D0
LINH2
0
LINH2: LIN2からヘッドフォン出力に入力される信号のコントロール(MIC-Ampバイパス)
0: OFF (Default)
1: ON
RINH2: RIN2からヘッドフォン出力に入力される信号のコントロール(MIC-Ampバイパス)
0: OFF (Default)
1: ON
LINH3: LIN3 (or MIC-Amp Lch)からヘッドフォン出力に入力される信号のコントロール
0: OFF (Default)
1: ON
RINH3: RIN3 (or MIC-Amp Rch)からヘッドフォン出力に入力される信号のコントロール
0: OFF (Default)
1: ON
LINH4: LIN4からヘッドフォン出力に入力される信号のコントロール(MIC-Ampバイパス)
0: OFF (Default)
1: ON
RINH4: RIN4からヘッドフォン出力に入力される信号のコントロール(MIC-Ampバイパス)
0: OFF (Default)
1: ON
HPM3: MIC-Amp (or LIN3/RIN3)からヘッドフォン出力に入力される信号のモノラル設定
0: Stereo Mixing (Default)
1: Mono Mixing
MS0543-J-00
2006/09
- 81 -
ASAHI KASEI
[AK4645]
システム設計
Figure 73およびFigure 74はシステム接続例です。具体的な回路と測定例については評価ボード(AKD4645)を
参照して下さい。
Headphone
47u
10
10 0.22u
6.8
47u
10u
6.8
Power Supply
2.6 ∼ 3.6V
Power Supply
1.6 ∼ 3.6V
10 0.22u
17
18
MCKO
0.1u
MCKI
19
HVSS
20
HVDD
0.1u
21
22
HPR
Line In
MUTET 23
RIN4
External
SPK-Amp
HPL
24
1u
25 LIN4
TVDD
16
26 ROUT
DVDD
15
27 LOUT
BICK
14
Speaker
0.1u
Mono In
External MIC
DSP
28 MIN
AK4645EN
LRCK
13
29 RIN2
Top View
SDTO
12
30 LIN2
SDTI
11
31 LIN1
CDTI
10
32 RIN1
CCLK
9
I2C
PDN
CSN
6
7
8
VCOC
5
4
µP
Rp
AVDD
3
2.2u
0.1u
VCOM
AVSS
2
MPWR
1
0.1u
2.2k
2.2k
2.2k
2.2k
Internal MIC
Cp
Analog Ground
Digital Ground
注:
- AK4645のAVSS, HVSSと周辺コントローラ等のグランドは分けて配線して下さい。
- ディジタル入力ピンはオープンにしないで下さい。
- EXTモード(PMPLL bit = “0”) の場合、VCOC pinはオープンで構いません。
- PLLモード(PMPLL bit = “1”) の場合、CpとRpはTable 5のようにして下さい。
- マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4645のLRCK, BICK pinはフ
ローティングの状態です。そのため、AK4645のLRCK, BICK pinに100kΩ程度のプルアップある
いはプルダウン抵抗を入れる必要があります。
Figure 73. システム接続図(AIN3 bit = “0”, マイク入力時)
MS0543-J-00
2006/09
- 82 -
ASAHI KASEI
[AK4645]
Headphone
47u
10
10 0.22u
6.8
47u
10u
6.8
Power Supply
2.6 ∼ 3.6V
Power Supply
1.6 ∼ 3.6V
10 0.22u
17
18
MCKO
MCKI
19
20
HVDD
HVSS
21
HPR
22
16
26 ROUT
DVDD
15
27 LOUT
BICK
14
0.1u
DSP
31 LIN1
CDTI
10
32 RIN1
CCLK
9
µP
2.2u
0.1u
1
0.1u
8
11
CSN
SDTI
PDN
30 LIN2
7
12
I2C
SDTO
6
Top View
RIN3
29 RIN2
5
13
AVDD
LRCK
4
AK4645EN
VCOM
28 LIN3
AVSS
1u
TVDD
3
200
0.1u
25 LIN4
MPWR
Line In
1u
2
Line Out
200
MUTET 23
Line In
HPL
RIN4
24
20k
20k
0.1u
1u
Analog Ground
Digital Ground
注:
- AK4645のAVSS, HVSSと周辺コントローラ等のグランドは分けて配線して下さい。
- ディジタル入力ピンはオープンにしないで下さい。
- マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4645のLRCK, BICK pinはフ
ローティングの状態です。そのため、AK4645のLRCK, BICK pinに100kΩ程度のプルアップある
いはプルダウン抵抗を入れる必要があります。
Figure 74. システム接続図(AIN3 bit = “1”: PLL使用不可, ライン入力時)
MS0543-J-00
2006/09
- 83 -
ASAHI KASEI
[AK4645]
1. グランドと電源のデカップリング
電源とグランドの取り方には十分注意して下さい。通常、AVDD, DVDD, TVDD, HVDDにはシステムのアナ
ログ電源を供給します。AVDD, DVDD, TVDD, HVDDが別電源で供給される場合には、電源立ち上げシーケ
ンスを考える必要はありません。AVSS, HVSSはアナロググランドに接続して下さい。システムのグランド
はアナログとディジタルで分けて配線しPCボード上の電源に近いところで接続して下さい。小容量のデカッ
プリングコンデンサはなるべく電源ピンの近くに接続して下さい。
2. 基準電圧
VCOMはアナログ信号のコモン電圧として使われます。このピンには高周波ノイズを除去するために2.2µF
程度の電解コンデンサと並列に0.1µFのセラミックコンデンサをAVSSとの間に接続して下さい。特に、セラ
ミックコンデンサはピンにできるだけ近づけて接続して下さい。VCOM pinから電流を取ってはいけません。
ディジタル信号、特にクロックは変調器へのカップリングを避けるため、VCOM pinからできるだけ離して
下さい。
3. アナログ入力
マイク入力、ライン入力とMIN入力はシングルエンド入力になっています。マイク入力とライン入力の入力
レンジは内部のコモン電圧(0.45 x AVDD)を中心に0.06 x AVDD Vpp(typ)@MGAIN1-0 bits = “01”, 0.03 x AVDD
Vpp(typ)@MGAIN1-0 bits = “10”, 0.015 x AVDD Vpp(typ)@MGAIN1-0 bits = “11”または、0.6 x AVDD
Vpp(typ)@MGAIN1-0 bits = “00”になります。MIN入力の入力レンジは内部のコモン電圧(0.45 x AVDD)を中心
に0.6 x AVDD Vpp(typ)になります。通常、入力信号はコンデンサでDCカットします。この時カットオフ周
波数はfc=1/(2πRC)です。AK4645はAVSSからAVDDまでの電圧を入力することができます。
4. アナログ出力
DACに対する入力データのフォーマットは2’sコンプリメントで、7FFFH(@16bit)に対しては正のフルスケー
ル、8000H(@16bit)に対しては負のフルスケール、0000H(@16bit)での理論値はVCOM電圧です。VCOM電圧
は、ステレオライン出力では0.45 x AVDD (typ)を中心に出力され、ヘッドフォン出力ではHVDD/2を中心に
出力されます。
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[AK4645]
コントロールシーケンス
„ クロックの設定
ADCまたはDACをPower-up時にはクロックが供給されている必要があります。
1. PLLマスタモードの場合
Example:
Power Supply
Audio I/F Format: MSB justified (ADC & DAC)
BICK frequency at Master Mode: 64fs
Input Master Clock Select at PLL Mode: 11.2896MHz
MCKO: Enable
Sampling Frequency: 44.1kHz
(1)
PDN pin
(2)
(3)
PMVCM bit
(Addr:00H, D6)
(4)
(1) Power Supply & PDN pin = “L” Æ “H”
MCKO bit
(Addr:01H, D1)
PMPLL bit
(2)Addr:01H, Data:08H
Addr:04H, Data:4AH
Addr:05H, Data:27H
(Addr:01H, D0)
(5)
MCKI pin
Input
M/S bit
(3)Addr:00H, Data:40H
(Addr:01H, D3)
40msec(max)
(6)
BICK pin
LRCK pin
Output
(4)Addr:01H, Data:0BH
Output
MCKO, BICK and LRCK output
40msec(max)
(8)
MCKO pin
(7)
Figure 75. Clock Set Up Sequence (1)
<手順例>
(1) 電源立ち上げ後、PDN pin “L” Æ “H”
この区間はAK4645のリセットのため、150ns以上の “L”区間が必要です。
(2) この区間に、DIF1-0, PLL3-0, FS3-0, BCKO, M/S bitsの設定を行って下さい。
(3) VCOMのパワーアップ: PMVCM bit = “0” Æ “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。
(4) MCKO出力を使用する場合: MCKO bit = “1”
MCKO出力を使用しない場合: MCKO bit = “0”
(5) PMPLL bitが “0” Æ “1”になり、MCKI pinにクロックが供給された後、PLL動作がスタートします。
PLLのロック時間は40ms(max)です。
(6) PLLが安定後、BICK, LRCKを出力し始め、正常な動作が開始します。
(7) MCKO bit = “1”の場合、この区間ではMCKO pinから正常でないクロックが出力されます。
(8) MCKO bit = “1”の場合、PLLが安定後MCKO pinから正常なクロックが出力されます。
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[AK4645]
2. PLLスレーブモードで外部クロック(LRCK or BICK pin)を使用する場合
Example:
Power Supply
Audio I/F Format : MSB justified (ADC & DAC)
PLL Reference clock: BICK
BICK frequency: 64fs
Sampling Frequency: 44.1kHz
(1)
PDN pin
(2)
4fs
(1)ofPower Supply & PDN pin = “L” Æ “H”
(3)
PMVCM bit
(Addr:00H, D6)
PMPLL bit
(2) Addr:04H, Data:32H
Addr:05H, Data:27H
(Addr:01H, D0)
LRCK pin
BICK pin
Input
(3) Addr:00H, Data:40H
(4)
Internal Clock
(5)
(4) Addr:01H, Data:01H
Figure 76. Clock Set Up Sequence (2)
<手順例>
(1) 電源立ち上げ後、PDN pin “L” Æ “H”
この区間はAK4645のリセットのため、150ns以上の “L”区間が必要です。
(2) この区間に、DIF1-0, FS3-0, PLL3-0 bitsの設定を行って下さい。
(3) VCOMのパワーアップ: PMVCM bit = “0” Æ “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。
(4) PMPLL bitが “0” Æ “1”になり、PLL基準クロック(LRCK or BICK pin)が供給された後、PLL動作がス
タートします。PLLのロック時間はLRCKがPLL基準クロック入力の場合、160ms(max), BICKがPLL
基準クロックの場合、2ms(max)です。
(5) PLLが安定後、正常な動作が開始します。
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3. PLLスレーブモードで外部クロック(MCKI pin)を使用する場合
Example:
Audio I/F Format: MSB justified (ADC & DAC)
BICK frequency at Master Mode: 64fs
Input Master Clock Select at PLL Mode: 11.2896MHz
MCKO: Enable
Sampling Frequency: 44.1kHz
Power Supply
(1) Power Supply & PDN pin = “L” Æ “H”
(1)
PDN pin
(2)
(3)
(2)Addr:04H, Data:4AH
Addr:05H, Data:27H
PMVCM bit
(Addr:00H, D6)
(4)
MCKO bit
(Addr:01H, D1)
(3)Addr:00H, Data:40H
PMPLL bit
(Addr:01H, D0)
(5)
MCKI pin
(4)Addr:01H, Data:03H
Input
40msec(max)
(6)
MCKO pin
MCKO output start
Output
(7)
(8)
BICK pin
LRCK pin
Input
BICK and LRCK input start
Figure 77. Clock Set Up Sequence (3)
<手順例>
(1) 電源立ち上げ後、PDN pin “L” Æ “H”
この区間はAK4645のリセットのため、150ns以上の “L”区間が必要です。
(2) この区間に、DIF1-0, PLL3-0, FS3-0 bitsの設定を行って下さい。
(3) VCOMのパワーアップ: PMVCM bit = “0” Æ “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。
(4) MCKO 出力の設定: MCKO bit = “1”
(5) PMPLL bitが “0” Æ “1”になり、MCKI pinにクロックが供給された後、PLL動作がスタートします。
PLLのロック時間は40ms(max)です。
(6) PLLが安定後、MCKO pin から正常なクロックが出力されます。
(7) この区間では、MCKO pin から正常でないクロックが出力されます。
(8) MCKOクロックに同期したBICK, LRCKクロックを入力してください。
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4. 外部クロックモードで使用する場合(スレーブモード)
Example:
Audio I/F Format: MSB justified (ADC and DAC)
Input MCKI frequency: 256fs
Sampling Frequency: 44.1kHz
MCKO: Disable
Power Supply
(1) Power Supply & PDN pin = “L” Æ “H”
(1)
PDN pin
(2)
(2) Addr:04H, Data:02H
Addr:05H, Data:00H
(3)
PMVCM bit
(Addr:00H, D6)
(4)
MCKI pin
Input
(3) Addr:00H, Data:40H
(4)
LRCK pin
BICK pin
Input
MCKI, BICK and LRCK input
Figure 78. Clock Set Up Sequence (4)
<手順例>
(1) 電源立ち上げ後、PDN pin “L” Æ “H”
この区間はAK4645のリセットのため、150ns以上の “L”区間が必要です。
(2) この区間に、DIF1-0, FS1-0 bitsの設定を行って下さい。
(3) VCOMのパワーアップ: PMVCM bit = “0” Æ “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。
(4) MCKI, LRCK, BICKクロック入力後、正常な動作が開始します。
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[AK4645]
5. 外部クロックモードで使用する場合(マスタモード)
Example:
Audio I/F Format: MSB justified (ADC and DAC)
Input MCKI frequency: 256fs
Sampling Frequency: 44.1kHz
MCKO: Disable
(1) Power Supply & PDN pin = “L” Æ “H”
Power Supply
(1)
PDN pin
(2) MCKI input
(4)
PMVCM bit
(Addr:00H, D6)
(3) Addr:04H, Data:02H
Addr:05H, Data:00H
Addr:01H, Data:08H
(2)
MCKI pin
Input
(3)
M/S bit
BICK and LRCK output
(Addr:01H, D3)
LRCK pin
BICK pin
Output
(4) Addr:00H, Data:40H
Figure 79. Clock Set Up Sequence (5)
<手順例>
(1) 電源立ち上げ後、PDN pin “L” Æ “H”
この区間はAK4645のリセットのため、150ns以上の “L”区間が必要です。
(2) MCKIを入力して下さい。
(3) DIF1-0, FS1-0 bitsの設定後、M/S bitを “1”に設定して下さい。LRCKおよびBICKが出力されます。
(4) VCOMのパワーアップ: PMVCM bit = “0” Æ “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。
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[AK4645]
„ マイク入力録音(ステレオ)
Example:
FS3-0 bits
(Addr:05H, D5&D2-0)
0,000
PLL Master Mode
Audio I/F Format:MSB justified (ADC & DAC)
Sampling Frequency:44.1kHz
Pre MIC AMP:+20dB
MIC Power On
ALC setting:Refer to Table 34
ALC bit=“1”
1,111
(1)
MIC Control
(Addr:02H, D2-0)
ALC Control 1
(Addr:06H)
ALC Control 2
(Addr:08H)
(1) Addr:05H, Data:27H
001
101
(2) Addr:02H, Data:05H
(2)
00H
3CH
(3) Addr:06H, Data:3CH
E1H
(4) Addr:08H, Data:E1H
(3)
E1H
(4)
(5) Addr:0BH, Data:00H
ALC Control 3
(Addr:0BH)
00H
00H
(6) Addr:07H, Data:21H
(5)
ALC Control 4
(Addr:07H)
07H
21H
01H
(9)
(6)
ALC State
ALC Disable
ALC Enable
ALC Disable
(7) Addr:00H, Data:41H
Addr:10H, Data:01H
Recording
PMADL/R bits
(Addr:00H&10H, D0)
1059 / fs
(8)
(7)
ADC Internal
State
Power Down
(8) Addr:00H, Data:40H
Addr:10H, Data:00H
Initialize Normal State Power Down
(9) Addr:07H, Data:01H
Figure 80. MIC Input Recording Sequence
<手順例>
fs=44.1kHz時のALCの設定例です。ALCのパラメータを変更する場合は、“Figure 36. ”を参照して下さい。
「クロックの設定」の項を参照し、クロックを供給して下さい。
(1) サンプリング周波数(FS3-0 bits)を設定して下さい。PLLモードの場合、サンプリング周波数を変更し
てからのPLLロック時間を考慮し、(7)のマイク及びADCのパワーアップを行って下さい。
(2) マイク入力(アドレス 02H)の設定。
(3) ALC Timer (アドレス 06H)の設定
(4) ALC REF値(アドレス 08H)の設定
(5) LMTH1, RGAIN1 bitsの設定(アドレス 0BH)
(6) LMTH0, RGAIN0, LMAT1-0, ALC bitsの設定(アドレス 07H)
(7) マイク及びADCのパワーアップ : PMADL = PMADR bits = “0” → “1”
[email protected]=44.1kHzです。
ALCは入力ディジタルボリューム(IVL/R7-0 bits)の初期値(+30dB)から動作を開始します。
初期化サイクル終了後、オフセット電圧が収束するまでの時間はアナログ入力ピンがコモン電圧に
収束するまで時間とディジタルHPFの時定数に依存します。収束時間を短縮するには、PMVCM bit =
“1”に続けてPMMP bit = “1”を設定し、アナログ入力のACカップリングコンデンサと60k(typ)で決ま
る時定数の4倍経過後、ADCをPower-upする方法があります。
(8) マイク及びADCのパワーダウン: PMADL = PMADR bits = “1” → “0”
マイク及びADCをパワーダウンすることでALCもDisable状態になります。サンプリング周波数を変
更し、ALCの設定を変更する場合は、マニュアルモード(ALC bit = “0”) あるいはマイク及びADCをパ
ワーダウン(PMADL = PMADR bits = “0”)してから行って下さい。また、PMADL = PMADR bits = “0”
のとき、入力ディジタルボリューム(IVL/R7-0 bits)のゲインはリセットされず、次のパワーアップ時
はコントロールレジスタの設定値で動作を開始します。
(9) ALC Disable: ALC bit = “1” → “0”
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[AK4645]
„ ヘッドフォン出力
E x a m p le :
FS3-0 bits
(Addr:05H, D5&D2-0)
0,000
P L L M a s te r M o d e
S a m p lin g F r e q u e n c y : 4 4 . 1 k H z
D V O L C b it = “ 1 ” ( d e fa u lt )
D ig it a l V o lu m e L e v e l: − 8 d B
B a s s B o o s t L e v e l: M id d le
D e -e m p h a s e s re s p o n s e : O F F
S o f t M u t e T im e : 2 5 6 /f s
1,111
(1)
( 1 ) A d d r : 0 5 H , D a ta : 2 7 H
DACH bit
(2)
(Addr:0FH, D0)
(13)
( 2 ) A d d r : 0 F H , D a ta 0 9 H
BST1-0 bits
(Addr:0EH, D3-2)
IVL/R7-0 bits
(Addr:09H&0CH, D7-0)
00
10
00
(3)
E1H
(4 ) A d d r:0 9 H & 0 C H , D a ta 9 1 H
91H
(4)
DVL/R7-0 bits
(Addr:0AH&0DH, D7-0)
(3 ) A d d r:0 E H , D a ta 1 9 H
(12)
( 5 ) A d d r : 0 A H & 0 D H , D a ta 2 8 H
18H
28H
( 6 ) A d d r : 0 0 H , D a ta 6 4 H
(5)
PMDAC bit
( 7 ) A d d r : 0 1 H , D a ta 3 9 H
(Addr:00H, D2)
(6)
(11)
PMMIN bit
( 8 ) A d d r : 0 1 H , D a ta 7 9 H
P la y b a c k
(Addr:00H, D5)
( 9 ) A d d r : 0 1 H , D a ta 3 9 H
PMHPL/R bits
(7)
(10)
(Addr:01H, D5-4)
HPMTN bit
( 1 0 ) A d d r :0 1 H , D a t a 0 9 H
(8)
(9)
(Addr:01H, D6)
( 1 1 ) A d d r :0 0 H , D a t a 4 0 H
( 1 2 ) A d d r :0 E H , D a t a 1 1 H
HPL/R pins
Normal Output
( 1 3 ) A d d r :0 F H , D a t a 0 8 H
Figure 81. Headphone-Amp Output Sequence
<手順例>
「クロックの設定」の項を参照し、クロックを供給して下さい。
(1) サンプリング周波数(FS3-0 bits)を設定して下さい。PLLモードの場合、サンプリング周波数を変更し
てからのPLLロック時間を考慮し、(5)のDACのパワーアップを行って下さい。
(2) DAC Æ HP-Ampのパス設定: DACH bit = “0” → “1”
(3) バスブーストレベル(BST1-0 bits)の設定。
(4) 入力ディジタルボリューム(アドレス09H&0CH)の設定
PMADL = PMADR bits = “0”のときIVL7-0 = IVR7-0 bits = “91H”(0dB)に設定して下さい。
(5) 出力ディジタルボリューム(アドレス0AH&0DH)の設定。
DVOLC bit = “1”(default)のとき、DVL7-0bits(0AH)でLchおよびRchの両方のボリュームを設定しま
す。DACがパワーアップされた後、Default値(0dB)から設定した値にソフト遷移していきます。
(6) DACおよびMIN-Ampのパワーアップ: PMDAC = PMMIN bits = “0” → “1”
初期化サイクル中([email protected]=44.1kHz)、DAC入力データは内部で2’sコンプリメントの “0”に
固定されます。初期化サイクルが終了すると、DACの群遅延(25/fs [email protected]=44.1kHz)経過後、DAC
出力はディジタル入力信号に相当する電圧になります。PMADL bitまたはPMADR bitが “1”のとき、
DACの初期化サイクルはありません。ALC bit = “1”の場合、初期化サイクル中(1059/fs = 24ms
@fs=44.1kHz)、ALCはディセーブル状態(ALCのゲインはIVL/R7-0 bitsの設定)で、初期化サイクルが
終了するとALCはIVL/R7-0 bitsの設定から動作を開始します。
(7) ヘッドフォンアンプのパワーアップ: PMHPL = PMHPR bits = “0” → “1”
出力はHVSSのままです。
(8) ヘッドフォンアンプのコモン電圧立ち上げ: HPMTN bit = “0” → “1”
立ち上げ時間はMUTET pinのコンデンサの容量とHVDDで決まります。MUTET pinのコンデンサC
= 1µF, HVDD=3.3Vの時の時定数はτr =100ms(typ), 250ms(max)です。
(9) ヘッドフォンアンプのコモン電圧立ち下げ: HPMTN bit = “1” → “0”
立ち上げ時間はMUTET pinのコンデンサの容量とHVDDで決まります。MUTET pinのコンデンサC
= 1µF, HVDD=3.3Vの時の時定数はτf =100ms(typ), 250ms(max)です。
コモン電圧がHVSSへ下がる前に電源をオフするか、または、ヘッドフォンアンプをパワーダウン
した場合、ポップ音が発生します。コモン電圧がHVSSへ下がるまでの時間は時定数の2倍の時間
です。
(10) ヘッドフォンアンプのパワーダウン: PMHPL = PMHPR bits = “1” → “0”
(11) DACおよびMIN-Ampのパワーダウン: PMDAC = PMMIN bits = “1” → “0”
(12) バスブーストのOFF: BST1-0 bits = “00”
(13) DAC Æ HP-AmpのパスのDisable: DACH bit = “1” → “0”
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- 91 -
ASAHI KASEI
[AK4645]
„ ステレオライン出力
Example:
FS3-0 bits
(Addr:05H, D5&D2-0)
0,000
PLL, Master Mode
Audio I/F Format :MSB justified (ADC & DAC)
Sampling Frequency: 44.1kHz
Digital Volume: −8dB
LOVL=MINL bits = “0”
1,111
(1)
(1) Addr:05H, Data:27H
(10)
DACL bit
(2)
(2) Addr:02H, Data:10H
(Addr:02H, D4)
IVL/R7-0 bits
(Addr:09H&0CH, D7-0)
E1H
(3) Addr:09H&0CH, Data:91H
91H
(3)
DVL/R7-0 bits
(Addr:0AH&0DH, D7-0)
(4) Addr:0AH&0DH, Data:28H
18H
28H
(5) Addr:03H, Data:40H
(4)
LOPS bit
(6) Addr:00H, Data:6CH
(Addr:03H, D6)
(5)
(7)
(8)
(11)
PMDAC bit
(Addr:00H, D2)
Playback
PMMIN bit
(8) Addr:03H, Data:40H
(Addr:00H, D5)
(6)
(9)
(9) Addr:00H, Data:40H
PMLO bit
(Addr:00H, D3)
(7) Addr:03H, Data:00H
>300 ms
(10) Addr:02H, Data:00H
LOUT pin
ROUT pin
>300 ms
Normal Output
(11) Addr:03H, Data:00H
Figure 82. Stereo Lineout Sequence
<手順例>
「クロックの設定」の項を参照し、クロックを供給して下さい。
(1) サンプリング周波数(FS3-0 bits)を設定して下さい。PLLモードの場合、サンプリング周波数を変更
してからのPLLロック時間を考慮し、(5)のDACのパワーアップを行って下さい。
(2) DAC Æ ステレオライン出力のパスの設定: DACL bit = “0” Æ “1”
(3) 入力ディジタルボリューム(アドレス09H&0CH)の設定
PMADL = PMADR bits = “0”のときIVL7-0 = IVR7-0 bits = “91H”(0dB)に設定して下さい。
(4) 出力ディジタルボリューム(アドレス0AH&0DH)の設定。
DVOLC bit = “1”(default)のとき、DVL7-0bits(0AH)でLchおよびRchの両方のボリュームを設定しま
す。DACがパワーアップされた後、Default値(0dB)から設定した値にソフト遷移していきます。
(5) ステレオライン出力をパワーセーブモードへ移行: LOPS bit = “0” Æ “1”
(6) DAC, MIN-Amp及びステレオライン出力のパワーアップ : PMDAC = PMMIN = PMLO bits = “0” → “1”
初期化サイクル中([email protected]=44.1kHz)、DAC入力データは内部で2’sコンプリメントの “0”
に固定されます。初期化サイクルが終了すると、DACの群遅延([email protected]=44.1kHz)経過後、
DAC出力はディジタル入力信号に相当する電圧になります。PMADL bitまたはPMADR bitが “1”の
とき、DACの初期化サイクルはありません。ALC bit = “1”の場合、初期化サイクル中(1059/fs = 24ms
@fs=44.1kHz)、ALCはディセーブル状態(ALCのゲインはIVL/R7-0 bitsの設定)で、初期化サイクル
が終了するとALCはIVL/R7-0 bitsの設定から動作を開始します。
PMLO bit = “1”でLOUT, ROUT pinsが立ち上がり始めます。立ち上がり時間はC = 1µF, AVDD=3.3V
のときmax. 300msです。
(7) ステレオライン出力のパワーセーブモードの解除: LOPS bit = “1” Æ “0”
LOUT, ROUT pinsが立ち上がった後、設定を行ってください。設定後、LOUT, ROUT pinsからの音
声出力が開始されます。
(8) ステレオライン出力をパワーセーブモードへ移行: LOPS bit: “0” Æ “1”
(9) DAC, MIN-Amp及びステレオライン出力のパワーダウン: PMDAC = PMMIN = PMLO bits = “1” → “0”
LOUT, ROUT pinsが立ち下がり始めます。立ち下がり時間はC = 1µF, AVDD=3.3Vのときmax. 300ms
です。
(10) DAC Æ ステレオライン出力のパスのDisable: DACL bit = “1” Æ “0”
(11) ステレオライン出力のパワーセーブモードの解除: LOPS bit = “1” Æ “0”
LOUT, ROUT pinsが立ち下がった後、設定を行ってください。
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- 92 -
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[AK4645]
„ クロックの停止
ADCおよびDACを使用しない場合は、マスタクロックを停止することができます。
1. PLLマスタモードの場合
Example:
Audio I/F Format: MSB justified (ADC & DAC)
BICK frequency at Master Mode: 64fs
Input Master Clock Select at PLL Mode: 11.2896MHz
Sampling Frequency: 8kHz
(1)
PMPLL bit
(Addr:01H, D0)
(2)
MCKO bit
"1" or "0"
(1) (2) Addr:01H, Data:08H
(Addr:01H, D1)
(3)
External MCKI
Input
(3) Stop an external MCKI
Figure 83. Clock Stopping Sequence (1)
<手順例>
(1) PLLのパワーダウン: PMPLL bit = “1” → “0”
(2) MCKO出力の停止: MCKO bit = “1” → “0”
(3) 外部クロックを止めて下さい。
2. PLLマスタモードの場合PLLスレーブモード(LRCK, BICK pin)の場合
Example
Audio I/F Format : MSB justified (ADC & DAC)
PLL Reference clock: BICK
BICK frequency: 64fs
Sampling Frequency: 8kHz
(1)
PMPLL bit
(Addr:01H, D0)
(2)
External BICK
Input
(1) Addr:01H, Data:00H
(2)
External LRCK
Input
(2) Stop the external clocks
Figure 84. Clock Stopping Sequence (2)
<手順例>
(1) PLLのパワーダウン: PMPLL bit = “1” → “0”
(2) 外部クロックを止めて下さい。
3. PLLスレーブモード(MCKI pin)の場合
Example
(1)
Audio I/F Format: MSB justified (ADC & DAC)
PLL Reference clock: MCKI
BICK frequency: 64fs
Sampling Frequency: 8kHz
PMPLL bit
(Addr:01H, D0)
(1)
MCKO bit
(1) Addr:01H, Data:00H
(Addr:01H, D1)
(2)
External MCKI
Input
(2) Stop the external clocks
Figure 85. Clock Stopping Sequence (3)
<手順例>
(1) PLLのパワーダウン: PMPLL bit = “1” → “0”
MCKO出力の停止: MCKO bit = “1” → “0”
(2) 外部クロックを止めて下さい。
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2006/09
- 93 -
ASAHI KASEI
[AK4645]
4. 外部クロックスレーブモードの場合
(1)
External MCKI
Input
Example
(1)
External BICK
Input
External LRCK
Input
Audio I/F Format :MSB justified(ADC & DAC)
Input MCKI frequency:1024fs
Sampling Frequency:8kHz
(1)
(1) Stop the external clocks
Figure 86. Clock Stopping Sequence (4)
<手順例>
(1) 外部クロックを止めて下さい。
5. 外部クロックマスタモードの場合
(1)
External MCKI
Input
Example
BICK
Output
"H" or "L"
LRCK
Output
"H" or "L"
Audio I/F Format :MSB justified(ADC & DAC)
Input MCKI frequency:1024fs
Sampling Frequency:8kHz
(1) Stop the external MCKI
Figure 87. Clock Stopping Sequence (5)
<手順例>
(1) MCKIを止めて下さい。BICKおよびLRCKは “H”または “L”に固定されます。
„ パワーダウン
各ブロックをパワーダウンし、各クロック停止かつPMVCM bit = “0”とすることで電流をシャットダウン(typ.
20µA)できます。また、各クロック停止かつPDN pin = “L”とすることで電流をシャットダウン(typ. 1µA)する
ことも可能です。但し、この場合レジスタが初期化されます。
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ASAHI KASEI
[AK4645]
パッケージ
32pin QFN (Unit: mm)
5.00 ± 0.10
0.40 ± 0.10
4.75 ± 0.10
24
17
16
4.75 ± 0.10
B
3.5
5.00 ± 0.10
25
9
32
1
1
3.5
0.50
+0.07
-0.05
32
C0.42
8
A
0.23
Exposed
Pad
0.85 ± 0.05
0.10 M AB
0.08 C
0.04
0.01+- 0.01
0.20
C
注 : パッケージ裏面中央の露出パッド(Exposed Pad)は、オープンまたはグランドに接続して下さい
„ 材質・メッキ仕様
パッケージ材質: エポキシ系樹脂
リードフレーム材質: 銅
リードフレーム処理: 半田(無鉛)メッキ
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ASAHI KASEI
[AK4645]
マーキング
AKM
AK4645
XXXXX
1
XXXXX : Date code identifier (5桁)
改訂履歴
Date (YY/MM/DD)
06/09/14
Revision
00
Reason
初版
Page
Contents
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