AKM AK7601AVQ

[AK7601A]
AK7601A
High Feature Digital Audio Processor with SRC
概
要
AK7601Aは3chのADCと6chのDACにEQ等のディジタル処理機能と遅延メモリとを内蔵させた高機能
オーディオプロセッサです。5V単一電源で動作し、内部動作電圧を生成するレギュレータを内蔵してい
ます。アナログ入力は疑似差動/シングルエンドに対応した入力セレクタ付き2chADCに加え、ガイダン
ス音声等の入力用モノラルADCを内蔵します。ディジタル入力に対してはセレクタ付非同期入力対応
SRCを内蔵し3系統から1系統選択して入力できます。アナログ出力はシングルエンドの6chでディジタ
ルボリュームを内蔵し、DACのDR, S/Nは102dBと高性能です。遅延メモリとしてトータル36ms分内蔵
し、左右で18msずつ遅延させることができるため6chで各6ｍ以内のタイムアライメント調整が可能で
す。また、2系統の7段EQ設定とタイムアライメント調整とを組み合わせることで最適な音場空間を再
現したカーオーディオシステムを容易に構成することができます。
特
長
1. 2ch 24bit ADC
- 疑似差動/シングルエンド入力対応 4:1ステレオセレクタ
- S/(N+D): 90dB
- DR, S/N: 97dB
- オフセットキャンセル用ディジタルHPF
2. モノラル音声入力用1ch 24bit ADC
- シングルエンド入力
- S/(N+D): 90dB
- DR, S/N: 97dB
- オフセットキャンセル用ディジタルHPF
3. 6ch 24bit DAC
- シングルエンド出力
- S/(N+D): 90dB
- DR, S/N: 102dB
4. 非同期ディジタル入力用サンプルレートコンバータ(SRC)
- 3:1セレクタ内蔵
- 入力サンプリングレート：8kHz ∼ 96kHz
- 入力I/F : MSB justified, LSB justified, I2S compatible (slave mode only)
5. ディジタル処理部
- 2 ステレオ 7Band EQ (Second-order IIR-filter の設定も可能)
- ディエンファシス内蔵
- 遅延メモリコントロール
最大遅延時間 Lch側18ms、Rch側18ms (1ステレオ入力/3ステレオ出力時)
1/fs単位調整可能
- X’Over フィルタ: 遅延メモリ出力の 6ch に対して FL, FR は 2 次 IIR フィルタ 3 段、
RL, RR, SWL, SWR は 2 次 IIR フィルタ 2 段
- スペクトラムアナライザ機能: 4Band
- ソフトミュート
- ゼロ検出機能
6. スムーズVolume
7. マスタクロック: 22.5792MHz
8. μPインタフェース: I2Cバス (Ver 1.0, 400kHzモード)
MS1446-J-00
2012/07
-1-
[AK7601A]
9. 電源電圧
- アナログ電源: AVDD = 4.5 ∼ 5.5V
- ディジタル電源: DVDD = 3.0 ∼ 5.5V
10. 消費電流: 80mA
11. Ta = - 40 ∼ 85℃
12. パッケージ: 48pin LQFP (0.5mm pitch)
■ ブロック図
IBICK1
1 IBICK2
IBICK3
nd
2 IIR x 2
x2ch
2ch
DAC
IIR x 2
x2ch
DZF
AOUT1L
AOUT1R
2ch
DAC
nd
D-Vol
IIR x 3
x2ch
D-Vol
nd
2
Delay
Control
14Band EQ
nd
(2 IIR x 14)
Switch
2ch ADC
Function
2
D-Vol
AINL1
GNDIN1
AINR1
AINL2
GNDIN2
AINR2
AINL3
AINR3
AINL4
AINR4
D-Vol
Switch
1ch ADC
MONOIN
SDTO2/SDTI4
AOUT2L
AOUT2R
2ch
DAC
SDTO1/SDTO3
AOUT3L
AOUT3R
OBICK
OLRCK
4Band Spectrum
Analyser Filter
nd
st
(2 IIR x 1 IIR) x 4
2ch SRC
ILRCK1
1ILRCK2
ILRCK3
SDTI1
1 SDTI2
SDTI3
AVDD
VSS1
VSS2 VCOM VREFH REF18 VSS3
DVDD
VSS4
MCKO
MUTEN
PDN
2
IC
Interface
SDA
X’tal
Oscillator
XTI
SCL
XTO
CLKMODE
Figure 1. ブロック図
MS1446-J-00
2012/07
-2-
[AK7601A]
■ オーダリングガイド
-40 ∼ +85°C
評価ボード
AK7601AVQ
AKD7601A
48pin LQFP(0. 5mm pitch)
XTO
XTI
ILRCK1
ILRCK2
ILRCK3
IBICK1
IBICK2
IBICK3
SDTI1
SDTI2
SDTI3
DVDD
36
35
34
33
32
31
30
29
28
27
26
25
■ ピン配置
MUTEN
37
24
VSS2
VSS3
38
23
SDTO1/SDTO3
CLKMODE
39
22
SDTO2/SDTI4
REF18
40
21
OLRCK
VSS4
41
20
OBICK
MONOIN
42
19
MCKO
AINL1
43
18
SCL
17
SDA
AK7601AVQ
Top View
9
10
11
12
AOUT1R
AOUT2L
AOUT2R
AOUT3L
AOUT1L
13
8
48
VREFH
AINR2
7
AOUT3R
VSS1
14
6
47
AVDD
GNDIN2
5
DZF
VCOM
15
4
46
AINR4
AINL2
3
PDN
AINL4
16
2
45
AINR3
AINR1
1
44
AINL3
GNDIN1
Figure 2. ピン配置
MS1446-J-00
2012/07
-3-
[AK7601A]
ピン／機能
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
Pin Name
AINL3
AINR3
AINL4
AINR4
VCOM
AVDD
VSS1
VREFH
AOUT1L
AOUT1R
AOUT2L
AOUT2R
AOUT3L
AOUT3R
DZF
16
PDN
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
SDA
SCL
MCKO
OBICK
OLRCK
VSS2
DVDD
SDTI3
SDTI2
SDTI1
IBICK3
IBICK2
IBICK1
ILRCK3
ILRCK2
ILRCK1
XTI
XTO
I/O
I
O
O
O
I/O
O
I
I
I
I
I
I
I
I
I
I
O
37
MUTEN
I
38
VSS3(DVSS)
-
39
CLKMODE
I
40
41
42
REF18
VSS4
MONOIN
O
I
No.
SDTO2/SDTI4
SDTO1/SDTO3
I/O
I
I
I
I
O
O
O
O
O
O
O
O
I
Function
Lch Single-ended Input 3 Pin
Rch Single-ended Input 3 Pin
Lch Single-ended Input 4 Pin
Rch Single-ended Input 4 Pin
VCOM pin
Analog Power Supply Pin 4.5~5.5V
Ground Pin, 0V
Positive Voltage Reference Input Pin, AVDD
DAC1 Lch Output pin.
DAC1 Rch Output pin
DAC2 Lch Output pin
DAC2 Rch Output pin
DAC3 Lch Output pin
DAC3 Rch Output pin
Zero detect pin
Power-Down & Reset Pin
When “L”, the AK7601A is powered-down and the control registers are reset to default
state.
Control Data Input Pin : SDA (I2C Bus) (Note 2)
Control Data Clock Pin : SCL (I2C Bus)
Master Clock Output Pin
Output Audio Serial Data Clock Pin
Output Channel Clock Pin
Audio Serial Data Input 4 / Output 2 Pin (Note 3)
Audio Serial Data Output 1/3 Pin
Ground Pin, 0V
Digital Power Supply 1 Pin, 3.0 ~5.5V
Audio Serial Data Input 1 Pin
Audio Serial Data Input 2 Pin
Audio Serial Data Input 3 Pin
Input Audio Serial Data Clock Pin 3 Pin
Input Audio Serial Data Clock Pin 2 Pin
Input Audio Serial Data Clock Pin 1 Pin
Input Channel Clock 3 Pin
Input Channel Clock 2 Pin
Input Channel Clock 1 Pin
X’tal Input Pin
X’tal Output Pin
AK7601A Mute Pin
L: Mute
H: Normal Operation
Ground Pin 0V
CLK Mode Pin (X’tal、外部CLK切り替えピン)
L: X’talモード
H: 外部CLK入力モード
入力を“L” → “H”に切り替える場合は必ずPDN pinを“H” → “L” → “H”として下
さい。
Internal regulator 1.8V Output pin
Ground Pin, 0V
Monaural ADC Input Pin
MS1446-J-00
2012/07
-4-
[AK7601A]
Pin Name
I/O Function
43 AINL1
I
Lch Differential Input 1 Pin
44 GNDIN1
I
Input Ground 1 Pin
45 AINR1
I
Rch Differential Input 1 Pin
46 AINL2
I
Lch Differential Input 2 Pin
47 GNDIN2
I
Input Ground 2 Pin
48 AINR2
I
Rch Differential Input 2 Pin
Note 1. 全てのディジタル入力ピンはフローティングにしないで下さい。
Note 2. パワーダウン時は入力ピンです。
Note 3. パワーダウン時は出力ピンです。
No.
■ 使用しないピンの処理について
使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。
Classification
Analog
Digital
Pin Name
AINL1, GNDIN1, AINR1, AINL2, GNDIN2, AINR2,
AINL3, AINR3, AINL4, AINR4, MONOIN
AOUT1L, AOUT1R, AOUT2L, AOUT2R, AOUT3L,
AOUT3R
IBICK1, IBICK2, IBICK3, ILRCK1, ILRCK2,
ILRCK3, SDTI1, SDTI2, SDTI3, SDTI4
OBICK, OLRCK, MCKO, SDTO1/SDTO3, SDTO2,
XTO
MS1446-J-00
設定
オープン
オープン
VSS2に接続
オープン
2012/07
-5-
[AK7601A]
絶対最大定格
(VSS1=VSS2=VSS3=VSS4=0V; Note 4)
Parameter
Symbol
min
max
Unit
Power Supplies
Analog
AVDD
-0.3
6.0
V
Digital
DVDD
-0.3
6.0
V
Input Current (any pins except for supplies)
IIN
mA
±10
Analog Input Voltage (Note 5)
VINA
-0.3
AVDD+0.3
V
Digital Input Voltage (Note 6)
VIND
-0.3
DVDD+0.3
V
Ambient Temperature (power applied)
Ta
-40
85
°C
Storage Temperature
Tstg
-65
150
°C
Note 4. 電圧はすべてグランドに対する値です。VSS1, VSS2, VSS3, VSS4 はアナロググランドに接続して下さ
い。
Note 5. アナログ入力ピンはAINL1-4, AINR1-4, GNDIN1-2, MONOINです。
Note 6. ディジタル入力ピンはSDTI1-4, ILRCK1-3, IBICK1-3, MUTEN, SDA, SCLです。
注意:
この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
推奨動作条件
(VSS1=VSS2=VSS3=VSS4 =0V; Note 4)
Parameter
Symbol
min
typ
max
Unit
Analog
AVDD
4.5
5.0
5.5
V
Power Supplies
Digital
DVDD
3.0
5.0
AVDD
V
(Note 7)
Note 7. AVDD, DVDDの立ち上げシーケンスを考える必要はありませんがPDN pin = “L” の状態で各電源を立
ち上げてください。全ての電源が立ち上がった後、PDN pin =“H” としてください。また、AK7601A
では全ての電源をONしてください。一部の電源のみOFFすることはできません。（電源OFFとは電
源をグランドと同電位にするか、あるいはフローティングにすることです。）I²Cバスと接続して使
う場合、周辺デバイスが電源ONの状態でAK7601AのみをOFFにしないでください。
注意:
本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので
十分ご注意下さい。
MS1446-J-00
2012/07
-6-
[AK7601A]
アナログ特性
(Ta=25°C; AVDD=5.0V, DVDD =5.0V; VSS1=VSS2=VSS3=VSS4=0V; VREFH=AVDD, fs=44.1kHz; Signal
Frequency=1kHz; 24bit Data; Measurement Frequency=20Hz∼20kHz; unless otherwise specified)
Parameter
min
typ
max
Unit
ADC Analog Input Characteristics (Pseudo differential inputs)
Resolution
24
Bits
S/(N+D)
BW=20kHz
-1dBFS
83
90
dB
-60dBFS
35
DR
(-60dBFS with A-weighted)
90
97
dB
S/N
(A-weighted)
90
97
dB
Interchannel Isolation
90
110
dB
Interchannel Gain Mismatch
0
0.5
dB
Gain Drift
20
ppm/°C
Input Voltage
AIN=0.65xVREFH
3.09
3.25
3.41
Vpp
Input Resistance
AINL1, AINR1, AINL2, AINR2
22
45
kΩ
GNDIN1, GNDIN2
22
90
kΩ
Power Supply Rejection
(Note 8)
55
dB
40
dB
Common Mode Rejection Ratio (CMRR)
(Note 9)
ADC Analog Input Characteristics (Single-ended inputs)
Resolution
24
Bits
S/(N+D)
BW=20kHz
-1dBFS
83
90
dB
-60dBFS
35
DR
(-60dBFS with A-weighted)
90
97
dB
S/N
(A-weighted)
90
97
dB
Interchannel Isolation
90
110
dB
Interchannel Gain Mismatch
0
0.5
dB
Gain Drift
20
ppm/°C
Input Voltage
AIN=0.65xVREFH
3.09
3.25
3.41
Vpp
Input Resistance (AINL3, AINR3, AINL4, AINR4)
22
45
kΩ
Power Supply Rejection
(Note 8)
55
dB
ADC Analog Input Characteristics (Monaural input)
Resolution
24
Bits
S/(N+D)
BW=20kHz
-1dBFS
83
90
dB
-60dBFS
35
DR
(-60dBFS with A-weighted)
90
97
dB
S/N
(A-weighted)
90
97
dB
Gain Drift
20
ppm/°C
Input Voltage
AIN=0.65xVREFH
3.09
3.25
3.41
Vpp
Input Resistance
22
45
kΩ
Power Supply Rejection
(Note 8)
55
dB
DAC Analog Output Characteristics (single outputs)
Resolution
24
Bits
S/(N+D)
BW=20kHz
0dBFS
83
90
dB
-60dBFS
39
DR
(-60dBFS with A-weighted)
93
102
dB
S/N
(A-weighted)
93
102
dB
Interchannel Isolation
90
110
dB
Interchannel Gain Mismatch
0
0.5
dB
Gain Drift
20
ppm/°C
Output Voltage
AOUT=0.65xVREFH
3.09
3.25
3.41
Vpp
5
kΩ
Load Resistance
(AC負荷)
Load Capacitance
30
pF
Power Supply Rejection
(Note 8)
55
dB
MS1446-J-00
2012/07
-7-
[AK7601A]
ADC to DAC Characteristics (single outputs)
Resolution
S/(N+D)
BW=20kHz
DR
S/N
24
-1dBFS
-60dBFS
(-60dBFS with A-weighted)
(A-weighted)
80
87
87
Bits
dB
87
34
96
96
dB
dB
Note 8. VREFHを+5.0Vに固定して、AVDD, DVDDに1kHz, 50mVppの正弦波を重畳した場合。
Note 9. 外付けCAPが10uF±30%、GNDIN 1/2の振幅が100mVppの場合の20Hz-20KHzでの値。
SRC特性
(Ta=25°C; AVDD=5.0V, DVDD =5.0V; VSS1=VSS2=VSS3=VSS4=0V; VREFH=AVDD, fs=44.1kHz; Signal
Frequency=1kHz; 24bit Data; Measurement Frequency=20Hz∼20kHz; unless otherwise specified)
Parameter
Symbol
min
typ
max
SRC Characteristics:
Resolution
24
Input Sample Rate
FSI
8
96
Output Sample Rate
FSO
44.1
THD+N (Input = 1kHz, 0dBFS, Note 10) FSI =48kHz
-130
-100
Dynamic Range (Input = 1kHz, −60dBFS, Note 10)
FSI = 48kHz
Dynamic Range (Input = 1kHz, -60dBFS, A-weighted, Note 10)
FSI = 48kHz
Ratio between Input and Output Sample Rate
Note 10. Audio Precision System Two Cascade使用。
136
Bits
kHz
kHz
dB
120
dB
44.1/8
dB
-
140
FSO/FSI
44.1/96
Parameter
min
typ
max
Power Supplies
Power Supply Current
Normal Operation (PDN pin = “H”)
54
AVDD
73
11
DVDD
15
Power-down mode (PDN pin = “L”)
10
AVDD+DVDD
(Note 12)
100
Note 11. 消費電流値はADC, DAC, SRC 全て動作した状態での値です。
Note 12. 静止時。クロックを含む全てのディジタル入力ピンをVSS2に固定した場合の値です。
MS1446-J-00
Unit
Unit
mA
mA
µA
2012/07
-8-
[AK7601A]
フィルタ特性
(Ta= -40 ∼ +85°C; AVDD=4.5∼ 5.5V, DVDD=3.0∼ 5.5V)
Parameter
Symbol
min
typ
max
Unit
ADC Digital Filter (Decimation LPF):
Passband
(Note 13) ±0.1dB
PB
0
17.3
kHz
−0.2dB
18.3
kHz
−3.0dB
21.1
kHz
Stopband
(Note 13)
SB
25.7
kHz
Passband Ripple
PR
±0.04
dB
Stopband Attenuation
SA
68
dB
Group Delay Distortion
ΔGD
0
μs
Group Delay
(Note 14)
GD
16
1/fs
ADC Digital Filter (HPF):
Frequency Response (Note 13) −3dB
FR
0.86
Hz
−0.1dB
5.9
Hz
DAC Digital Filter (LPF):
Passband
(Note 13) ±0.06dB
PB
0
20.0
kHz
−6.0dB
22.05
kHz
Stopband
(Note 13)
SB
24.1
kHz
Passband Ripple
PR
±0.1
dB
Stopband Attenuation
SA
54
dB
Group Delay Distortion
ΔGD
0
μs
Group Delay
(Note 14)
GD
20
1/fs
DAC Digital Filter + Analog Filter:
Frequency Response (Note 15) 20~20kHz
FR
±0.1
dB
Note 13. 各振幅特性の周波数はfs (システムサンプリングレート) に比例します。例えば、fs=44.1kHz時の場合
DACの±0.06dBにおけるPassband は0.45412 x fsです。
Note 14. ディジタルフィルタによる遅延演算で、アナログ信号が入力されてから両チャネルの24bitデータが
ADC出力レジスタにセットされるまでの時間です。DAC部は24bitデータが入力レジスタにセットさ
れてからアナログ信号が出力されるまでの時間です。
Note 15. 1kHzを基準にした値です。
SRC Digital Filter
Passband -0.01dB
記号
min
typ
max
Unit
PB
0
0.4583FSI
kHz
PB
0
0.4167FSI
kHz
PB
0
0.2177FSI
kHz
PB
0
0.1948FSI
kHz
Stopband
SB
0.5417FSI
kHz
SB
0.5021FSI
kHz
SB
0.2813FSI
kHz
SB
0.2604FSI
kHz
Passband Ripple
PR
dB
±0.01
Stopband Attenuation 0.985 ≤ FSO/FSI < 5.513
SA
121.2
dB
0.656 ≤ FSO/FSI < 0.985
SA
121.4
dB
0.492 ≤ FSO/FSI < 0.656
SA
100.2
dB
0.459 ≤ FSO/FSI < 0.492
SA
103.3
dB
Group Delay (Ts=1/fs) (Note 16)
GD
64
Ts
Note 16. ILRCK とOLRCK の位相ずれがない時の、SDTI*データが入力された後のILRCKの立ち上がりから、
SDTO*データを出力する前のOLRCK立ち上がりまで帰還です。
0.985 ≤ FSO/FSI < 5.513
0.656 ≤ FSO/FSI < 0.985
0.492 ≤ FSO/FSI < 0.656
0.459 ≦ FSO/FSI < 0.492
0.985 ≤ FSO/FSI < 5.513
0.656 ≤ FSO/FSI < 0.985
0.492 ≤ FSO/FSI < 0.656
0.459 ≤ FSO/FSI < 0.492
MS1446-J-00
2012/07
-9-
[AK7601A]
DC特性
(Ta=-40°C∼+85°C; AVDD= 4.5∼5.5V, DVDD=3.0∼5.5V)
Parameter
Symbol
High-Level Input Voltage
(PDN, SDA, SCL, SDTI1-4, ILRCK1-3, IBICK1-3,
MUTEN, XTI pins)
(CLKMODE pin)
Low-Level Input Voltage
(PDN, SDA, SCL, SDTI1-4, ILRCK1-3, IBICK1-3,
MUTEN, XTI pins)
(CLKMODE pin)
High-Level Output Voltage
(SDTO1-3, OLRCK, OBICK, OMCLK, SDA, DZF pins:
Iout=-100µA)
Low-Level Output Voltage
(SDTO1-3, OLRCK, OBICK, OMCLK, DZF pins:
Iout= 100µA)
(SDA pin:
Iout= 3mA)
Input Leakage Current
PDN, SDA, SCL, SDTI1-4,
ILRCK1-3, IBICK1-3,
MUTEN, XTI
MS1446-J-00
min
typ
max
Unit
VIH
70%DVDD
-
-
V
VIH
80%DVDD
-
-
V
VIL
-
-
30%DVDD
V
VIL
-
-
20%DVDD
V
VOH
DVDD-0.5
-
-
V
VOL
VOL
-
-
0.5
0.4
V
V
Iin
-
-
±10
µA
2012/07
- 10 -
[AK7601A]
スイッチング特性
(Ta=-40∼+85°C; AVDD=4.5~5.5V; DVDD=3.0∼5.5V; CL=20pF; unless otherwise specified)
Parameter
Symbol
min
typ
max
Unit
Master Clock Timing
Crystal Resonator
Frequency
fXTAL
22.5792
MHz
MCKO Output
fMCK
Frequency MCKO1-0 bit = “10”
22.5792
MHz
fMCK
MCKO1-0 bit = “01”
11.2896
MHz
dMCK
Duty cycle 512fs (Note 17)
40
50
60
%
256fs (Note 17)
dMCK
45
50
55
%
External Clock
Frequency
fCLK
22.35
22.5792
22.80
MHz
Pulse Width Low
tCLKL
18
ns
Pulse Width High
tCLKH
18
ns
MCKO Output
Frequency
fMCK
22.35
22.5792
22.80
MHz
dMCK
40
50
60
%
Duty cycle (Note 18)
Input LRCK (ILRCK1-3)
Frequency
FSI
8
96
kHz
Duty Cycle
Duty
48
50
52
%
Output LRCK (OLRCK)
Frequency
FSO
44.1
kHz
Duty Cycle
Duty
50
%
Audio Interface Timing
Output PORT
64fs
Hz
OBICK Frequency
fBCK
50
%
OBICK Duty
dBCK
20
ns
−20
OBICK “↓” to OLRCK
tMBLR
20
ns
−20
OBICK “↓” to SDTO1~3
tBSD
ns
30
SDTI3-4 Hold Time
tSDH
ns
30
SDTI3-4 Setup Time
tSDL
Input PORT
ns
1/64fs
tBCK
IBICK1-3 Period
ns
65
tBCKL
IBICK1-3 Pulse Width Low
ns
65
tBCKH
Pulse Width High
ns
30
tLRB
ILRCK1-3 Edge to IBICK1-3 “↑” (Note 19)
ns
tBLR
30
IBICK1-3 “↑” to ILRCK1-3 Edge (Note 19)
ns
tSDH
30
SDTI1-3 Hold Time from IBICK1-3 “↑”
tSDS
ns
30
SDTI1-3 Setup Time to IBICK1-3 “↑”
Note 17. 水晶振動子のパラメータがTable 2の推奨値の場合の値です。
Note 18. MCKO1-0bit= “10”(22.5792MHz)においてはExternal ClockのDutyが50%の場合の値になります。
Note 19. この規格値はLRCKのエッジとBICKの立ち上がりエッジが重ならないように規定しています。
MS1446-J-00
2012/07
- 11 -
[AK7601A]
Parameter
Control Interface Timing (I2C Bus mode):
SCL Clock Frequency
Bus Free Time Between Transmissions
Start Condition Hold Time (prior to first clock pulse)
Clock Low Time
Clock High Time
Setup Time for Repeated Start Condition
SDA Hold Time from SCL Falling
(Note 20)
SDA Setup Time from SCL Rising
Rise Time of Both SDA and SCL Lines
Fall Time of Both SDA and SCL Lines
Setup Time for Stop Condition
Pulse Width of Spike Noise Suppressed by Input Filter
Capacitive load on bus
Power-down & Reset Timing
PDN Pulse Width
(Note 21)
Symbol
min
fSCL
tBUF
tHD:STA
tLOW
tHIGH
tSU:STA
tHD:DAT
tSU:DAT
tR
tF
tSU:STO
tSP
Cb
1.3
0.6
1.3
0.6
0.6
0
0.1
0.6
0
-
tPD
150
typ
max
Unit
400
0.3
0.3
50
400
kHz
μs
μs
μs
μs
μs
μs
μs
μs
μs
μs
ns
pF
ns
Note 20. データは最低300ns(SCLの立ち下がり時間)の間保持されなければなりません。
Note 21. AK7601AはPDN pin= L”でリセットされます。
Note 22. I2C-busはNXP B.V.の商標です。
MS1446-J-00
2012/07
- 12 -
[AK7601A]
■ タイミング波形
1/fCLK
VIH
XTI
VIL
tCLKH
tCLKL
1/fMCK
MCKO
50%DVDD
tdMCKH
tdMCKL
dMCK
= tdMCKH (or tdMCKL) x fMCK x 100
1/fs
LRCK
50%DVDD
tdLRKH
tdLRKL
dLRK
= tdLRKH (or tdLRKL) x fs x 100
1/fBCK
50%DVDD
BICK
tdBCKH
tdBCKL
dBCK
= tdBCKH (or tdBCKL) x fs x 100
Figure 3. クロックタイミング
VIH
LRCK1-3
VIL
tBLR
tLRB
VIH
BICK1-3
VIL
tSDS
tSDH
VIH
SDTI1-3
VIL
Figure 4. オーディオインタフェースタイミング (Input Port)
MS1446-J-00
2012/07
- 13 -
[AK7601A]
OLRCK
50%DVDD
tMBLR
50%DVDD
OBICK
tBSD
50%DVDD
SDTO1-3
tSDS
tSDH
VIH
SDTI4
VIL
Figure 5. オーディオインタフェースタイミング (Output Port)
VIH
SDA
VIL
tLOW
tBUF
tR
tHIGH
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
tSU:DAT
tSU:STA
tSU:STO
Start
Stop
Start
Figure 6. I2Cバスモードタイミング
tPD
PDN
VIH
VIL
Figure 7. パワーダウン＆リセットタイミング
MS1446-J-00
2012/07
- 14 -
[AK7601A]
動作説明
■ システムクロック
AK7601AはMCLKのクロックソースとして外部Clock入力またはX’tal入力を選択することが可能です (Figure 8, Figure
9)。必要なクロックは22.579MHzのMCLKのみです。
通常動作時にクロックの供給が停止して再度クロックが供給された場合、出力に異音が発生する可能性があ
りますので、異音が問題になる場合は外部でミュートしてください。
OLRCK
44.1kHz
MCKO (MHz)
OBICK (MHz)
22.5792
2.8224
Table 1. システムクロック例
■ クロックソース
AK7601AのXTI pin には、以下の方法でのクロックの供給が可能です。
1) 外部クロックを使う場合 (CLKMODE pin= “H”)
XTI
External Clock
AK7601A
XTO
Figure 8. 外部クロックモード
Note. DVDD以上のクロックは入力しないでください。
2) X’talを使う場合 (CLKMODE pin= “L”)
XTI
AK7601A
XTO
Figure 9. X’tal Mode
C0
0.78pF~1.2pF
L1
C1
R1
20.475mH~11.8mH 2.428fF~4.2fH 24.1Ω~16.0Ω
Table 2. 水晶振動子パラメータ推奨値
L1
C1
CL
12pF~8pF
R1
CL
CL
C0
Figure 10. 水晶振動子等価回路、負荷容量
MS1446-J-00
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- 15 -
[AK7601A]
■ ディジタルHPF
ADCはDCオフセットキャンセルのためにディジタルHPFを内蔵します。HPFのfcは0.86Hzです。
■ マスタクロック出力
AK7601Aはマスタクロック出力ピンMCKOをもちます。MCKO1-0 bit で出力するマスタクロックの周波数を
選択することができます。
MCKO1 bit
MCKO0 bit
Master Clock Speed
(default)
0
0
“L” 出力
0
1
256fs (11.2896MHz)
1
0
512fs (22.5792MHz)
1
1
Reserved
Table 3. マスタクロック出力選択
■ オーディオインタフェース入力フォーマット
オーディオインタフェース入力フォーマットは、全モードともMSBファースト、2’s complementのデータフォ
ーマットで、SDTI1-4は それぞれIBICK1-3, OBICKの立ち上がりでラッチされます。
IDIF1-0 bit の設定がSDTI1-3にIDIF41-40 bit の設定がSDTI4に反映されます。
SDTI3をSRCで使用せず、Input2への入力として使用する場合はOLRCKとOBICK, IDIFを使用します。
Mode
IDIF1 bit
IDIF0 bit
0
1
2
0
0
1
0
1
0
3
1
1
SDTI1-3 Format
ILRCK1-3
pins
16bit, LSB justified
24bit, LSB justified
24bit, MSB justified
Input
24 or 16bit I2S Compatible
16bit, I2S Compatible
Table 4. SDTI1~3 Input Audio Interface Format
Mode
IDIF41 bit
IDIF40 bit
0
1
2
3
0
0
1
1
0
1
0
1
SDTI4 Format
OLRCK
pin
16bit, LSB justified
24bit, LSB justified
Output
24bit, MSB justified
24 or 16bit I2S Compatible
Table 5. SDTI4 Input Audio Interface Format
MS1446-J-00
IBICK1-3
pins
Input
IBICK1-3
Freq
32~64fs
48~64fs
48~64fs
48~64fs
32fs
OBICK
pin
OBICK
Freq
Output
64fs
(default)
(default)
2012/07
- 16 -
[AK7601A]
ILRCK
0 1 2 3
9 10 11 12 13 14 15 0 1 2 3
9 10 11 12 13 14 15 0 1
IBICK(32fs)
SDTI(i)
15 14 13
7 6 5 4 3 2 1 0 15 14 13
0 1 2 3
17 18 19 20
7 6 5 4 3 2 1 0 15
31 0 1 2 3
17 18 19 20
31 0 1
IBICK(64fs)
SDTI(i)
Don't Care
15 14 13 12
1 0
Don't Care
15 14 13 12
2 1 0
15:MSB, 0:LSB
Lch Data
Rch Data
Figure 11. Mode 0 Timing (16bit, LSB justified)
ILRCK
0 1 2
8 9
24
31 0 1 2
8 9
24
31 0 1
IBICK(64fs)
SDTI(i)
23
Don't Care
8
1 0
Don't Care
23
8
1 0
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 12. Mode 1 Timing (24bit, LSB justified)
ILRCK
0 1 2
20 21 22 23 24
31 0 1 2
20 21 22 23 24
31 0 1
IBICK(64fs)
SDTI(i)
23 22
4 3 2 1 0
Don't Care 23 22
4 3 2 1 0
Don't Care 23
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 13. Mode 2 Timing (24bit, MSB justified)
ILRCK
0 1 2 3
21 22 23 24 25
0 1 2
21 22 23 24 25
0 1
IBICK(64fs)
SDTI(i)
23 22
4 3 2 1 0 Don't Care 23 22
4 3 2 1 0
Don't Care
23:MSB, 0:LSB
Lch Data
Rch Data
2
Figure 14. Mode 3 Timing (24bit I S)
Note: 上記の図でSDTIは SDTI1, SDTI2, SDTI3, SDTI4を、ILRCKは ILRCK1, ILRCK2, ILRCK3, OLRCKを、BICK
は IBICK1, IBICK2, IBICK3, OBICKを表します。
MS1446-J-00
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- 17 -
[AK7601A]
■ オーディオインタフェース出力フォーマット
2種類のデータフォーマット(Table 6)がControl 1のDIF bitでMode選択できます。全モードともMSBファース
ト、2’sコンプリメントのデータフォーマットで、SDTO1-3はOBICKの立ち下がりで出力されラッチされます。
DIF
Mode
OLRCK
I/O
SDTO1-3
24bit, Left
justified
24bit, I2S
0
1
OBICK
I/O
H/L
O
64fs
O
L/H
O
64fs
O
(default)
Table 6. オーディオデータフォーマット (Stereo mode)
OLRCK
0
1
2
12
13
14
24
25
31
0
1
2
12
13
14
24
25
31
0
1
OBICK(64fs)
23 22
SDTO(o)
12 11 10
0
23 22
12
11 10
0
23
SDTO-23:MSB, 0:LSB
Lch Data
Rch Data
Figure 15. Mode 0 タイミング (Left justified mode)
OLRCK
0
1
2
3
22
23
24
25
29
30
31
0
1
2
3
22
23
24
25
29
30
31
0
1
OBICK(64fs)
SDTO(o)
23 22
2
1
23:MSB, 0:LSB
0
23 22
Lch Data
2
1
0
Rch Data
Figure 16. Mode 1 タイミング (I2S Mode)
MS1446-J-00
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- 18 -
[AK7601A]
■ ゼロ検出機能
AK7601Aはゼロ検出機能を持ちます。ゼロ検出機能は常に有効状態です。検出するチャネルのグループ分け
はコントロールレジスタCONT1のDZD1, DZD2, DZD3 bitで選択できます。DZD1, DZD2, DZD3 bitで選択され
た6チャンネルの出力データに対応します。ゼロ検出機能では選択された各チャンネルのゼロ検出フラグの
ANDを取り、8192回連続して “0” の場合でCONT1のDZLH bitが “0”の場合にはDZF pin が “H” になり、DZLH
bitが “1”の場合にはDZF pinは“L”になります。その後いずれかのチャネルの入力データが “0” でなくなると
“L” (DZLH bitが“0”の場合)もしくは“H”(DZLH bit が“1”の場合)なります。
■ ディジタルボリューム機能
AK7601Aはチャネル独立ディジタルボリューム(256レベル, 0.5dBステップ)を内蔵しています。減衰量はレジ
スタのATT7-0 bitでそれぞれ設定します(Table 7)。
ATT7-0
00H
01H
02H
:
7DH
7EH
7FH
FEH
FFH
Attenuation Level
0dB
-0.5dB
-1.0dB
:
-62.5dB
-63.0dB
-63.5dB
:
-127.0dB
MUTE (-∞)
(default)
Table 7. ディジタルボリュームの減衰量
ディジタルボリュームのATT設定間の遷移は4096レベルのログステップでソフト遷移します。例えば、
00H(0dB)からFFH(MUTE)までには4096/fs (23.2ms)かかります。したがって、遷移中にスイッチングノイズは
発生しません。PDN pinを “L” にすると、ATT7-0 bitは00Hに初期化されます。ATT7-0 bitはRSTN bitを “0” に
すると一旦00Hになり、RSTN bitを “1” に戻すと設定値に戻っていきます。
MS1446-J-00
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- 19 -
[AK7601A]
■ ソフトミュート機能 (MUTE1, MUTE2) (Figure 32)
ソフトミュートはディジタル的に実行されます。MUTEN pin またはSMUTEN bitを “0” にするとフルスケール
出力からMCONT bitで設定した遷移時間で入力データが-∞ (“0”)までアテネーションされます。MUTEN pin ま
たはSMUTEN bit を “1” にすると、-∞からMCONT bitで設定した遷移時間でフルスケール出力まで復帰しま
す。ソフトミュート開始後、-∞までアテネーションされる前に解除されるとアテネーションが中断され、同
じサイクルでフルスケールまで復帰します。ソフトミュート機能は信号を止めずに信号源を切り替える場合
などに有効です。
MUTEN pin or
SMUTEN bit
D-Volume1 Full Level
(1)
(3)
(5)
ATT Level
-∞
(2)
(2)
GD
(4)
GD
AOUT
DZF
(6)
8192/fs
注:
(1) MCONT bitで設定した遷移時間で入力データがリニアステップで-∞ (“0”)までアテネーションされま
す。
(2) MUTEN pin or SMUTEN bit の “↓” からディジタルボリュームのアテネーションが開始されるまでの間
はDelayブロックで設定されている遅延量分の遅延が生じます。
(3) MCONT bitで設定した遷移時間 でLG1, RG1, LG2, RG2への入力信号のフルスケール値まで復帰します。
(4) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(5) ソフトミュート開始後、-∞までアテネーションされる前に解除されるとアテネーションが中断され、同
じサイクルでフルスケール値まで復帰します。
(6) グループの指定チャネルの入力データが8192回連続して “0” かつ、DZLH bitが “0”の場合DZF pinは
“H” になります。(DZLH bitが “1”の場合はDZF pinが“L”になります。)
その後いずれかのチャネルの入力データが “0” でなくなると、DZF pinは “H”(DZLH bit = “0”)または
“L”(DZLH bit = “1”) になります。
Figure 17 ソフトミュート機能とゼロ検出機能
MS1446-J-00
2012/07
- 20 -
[AK7601A]
■ ソフトミュート機能 (FMUTE, RMUTE, SWMUTE, MOMUTE) (Figure 32)
ソフトミュートはディジタル的に実行されます。FMUTE, RMUTE, SWMUTE, MOMUTE bitを “1” にするとフ
ルスケール出力から1024LRCKサイクルで入力データが-∞ (“0”)までアテネーションされます。FMUTE,
RMUTE, SWMUTE, MOMUTE bit を “0” にすると、-∞から1024LRCKサイクルでフルスケール出力まで復帰し
ます。ソフトミュート開始後、-∞までアテネーションされる前に解除されるとアテネーションが中断され、
同じサイクルでフルスケールまで復帰します。ソフトミュート機能は信号を止めずに信号源を切り替える場
合などに有効です。
FMUTE bit
RMUTE bit
SWMUTE bit
MOMUTE bit
D-Volume1 Full Level
(1)
(2)
(4)
ATT Level
-∞
GD
(3)
GD
AOUT
DZF
(5)
8192/fs
注:
(1) 1024LRCKサイクルで入力データがリニアステップで-∞ (“0”)までアテネーションされます。
(2) 1024LRCKサイクルでディジタルボリューム出力信号のフルスケール値まで復帰します。
(3) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(4) ソフトミュート開始後、-∞までアテネーションされる前に解除されるとアテネーションが中断され、同
じサイクルでフルスケール値まで復帰します。
(5) グループの指定チャネルの入力データが8192回連続して “0” の場合、DZLH bitが0の場合DZF pinは
“H” になります。(DZLH bitが “1”の場合はDZF pinが“L”になります。)
その後いずれかのチャネルの入力データが “0” でなくなると、DZF pinは “H”(DZLH bit = “0”)または
“L”(DZLH bit = “1”) になります。
Figure 18 ソフトミュート機能とゼロ検出機能
MS1446-J-00
2012/07
- 21 -
[AK7601A]
■ 擬似差動入力 (AINL1/AINR1, AINL2/AINR2)
AK7601Aは擬似差動入力を2組内蔵します。
LIN1
+
AAF
+
GND1
VCOM=AVDD/2
+
-
AAF
RIN1
Figure 19. 擬似差動入力ブロック図
パワーオン時、擬似差動入力ピンにつながるコンデンサは高速チャージされます(ファストモード)。ファスト
モードはレジスタで無効にすることができます。ファストモード時のチャージ時間は40ms (typ)、100ms (max)
になります。
(01H: D4 bit)
FCHA0
1
0
高速チャージ
ON
OFF
(default)
Table 8. 高速チャージ
■ 入力セレクタ
AK7601AはADC用のAnalog Input Selector 、SRC用のDigital Input Selectorを内蔵します。入力の選択は各々、
SEL01-00 bit, SEL11-10 bitで設定します。SEL01-00 bit, SEL11-10 bit の設定変更時に
異音が出力される可能性があります。異音が問題になる場合は出力をミュートしてください。
SEL01
SEL00
ADC Input
0
0
AINL1/AINR1
0
1
AINL2/AINR2
1
0
AINL3/AINR3
1
1
AINL4/AINR4
Table 9. Analog Input Selector
SEL11 SEL10
SRC Input
0
0
SDTI1
0
1
SDTI2
1
0
SDTI 3
1
1
Reserved
Table 10. Digital Input Selector
MS1446-J-00
(default)
(default)
2012/07
- 22 -
[AK7601A]
■ システムリセット
各電源の立ち上げはPDN pin = “L” の状態で行って下さい。PDN pin = “H”にしXTIからCLKを入力、またはX‘tal
をつなげることでレギュレータがパワーアップします。X’tal mode 時はPDN pin “H”から5ms以内にレギュレ
ータが立ち上がります。外部クロックモード時はクロックを入力してから5ms以内にレギュレータが立ち上が
ります。その後、RSTN bit に“1”を書くことで内部のタイミングが動作します。
■ パワーダウン機能
AK7601AのADCとDACはパワーダウンピン(PDN pin)を “L” にすることでパワーダウンでき、このとき同時に
各ディジタルフィルタがリセットされます。PDN pin = “L”で内部レジスタ値は初期化されます。パワーダウ
ンモード時、SDTO1/SDTO3, SDTO2/SDTI4, OBICK, OLRCK, DZF pinは “L” になり、アナログ出力はVSSにな
ります。このPDN pin =“L”は電源投入時に必ず一度行って下さい。パワーダウン解除後はRSTN bit =“0”のた
め、リセット状態に入ります。Figure 20 にパワーダウン及びパワーアップ時のシーケンス例を示します。
PDN
5ms(1)
PDN Internal
(2)
RSTN
Regulator
ADC Internal
State
DAC Internal
State
ADC In
(Analog)
Normal Operation
Normal Operation
Power Down
Normal Operation
Power Down
GD(4)
“0” data(5)
SDTO1~3
DAC Out
(Analog)
Clock In
XTI(external)
Clock In
X'tal
DZF
(3)
Power Down
GD(4)
(7)
(6)
(8)
(9)
DZLH= “1”
(10)
DZLH= “0”
注：
(1) PDN pin = “H”になった後、X’tal、レギュレータが立ち上がるまでは内部PDNが“L”となります。
(この5msの間はレジスタの書き込みはできません。)
(2) 内部PDNが“H”になってもRSTN bit= “0”の間はレギュレータ、X’tal以外はパワーダウンされています。
(3) PDN pin =“H”になった後、レギュレーターが立ち上がります。
(4) ADC入力に対するSDTO1-3出力、DAC出力は群遅延をもちます。
(5) パワーダウン時SDTO1-3出力は “0” データです。
(6) パワーダウン時DAC出力は VSSです。
(7) PDN pinの立ち下がりエッジで異音が出力されます。
(8) X’talを繋ぐ場合は、PDN pin = “L”では“L”を出力しPDN pin =“H”になった後、X’talが立ち上がります。
(9) パワーダウン状態(PDN pin = “L”)では、DZF pinは “L” になります。
(10) 内部PDNが“H”になると、DZF pinは“DZLH”の値に従って出力されます。
Figure 20. ピンパワーダウン／ピンパワーアップシーケンス例
MS1446-J-00
2012/07
- 23 -
[AK7601A]
■ リセット機能
RSTN bit = “0”のときADC,DACともにアナログ部とディジタル部がパワーダウンしますがレジスタ値は初期
化されません。このときDZF pinはDZLHの設定に従って “L”,または “H” 、SDTO1/SDTO3, SDTO2/SDTI4,
OBICK, OLRCK pinは “L” になり、アナログ出力はVCOM電圧なります。この時異音が生じるので、問題にな
る場合は外部でミュートして下さい。Figure 21にRSTN bitによるリセットシーケンスを示します。
RSTN bit
Internal
RSTN(ADC)
Internal
RSTN(IIR)
Internal
RSTN(DAC)
ADC Internal
State
IIR Internal
State
DAC Internal
State
ADC In
(Analog)
~1/fs(2)
4~5/fs(1)
8/fs (3)
Normal Operation
Power Down
Normal Operation
Power Down
Normal Operation
Power Down
Normal Operation
(4)
7~8/fs
Init
Normal Operation
1.5~2.5/fs (5)
Normal Operation
Init
GD(6)
GD(6)
"0" data(7)
SDTO13~
DAC Out
(Analog)
Init Cycle
GD(6)
(9)
(10)
(8)
(9)
GD(6)
(8)
Don't care(11)
Clock In
XTI(external)
Clock In
X'tal
DZF
9/fs
DZLH="0"
(12)
注：
(1)
(2)
(3)
(4)
(5)
(6)
(7)
(8)
RSTN bit = “0”になってから、4∼5/fs後に内部のリセットが “L“になります。
RSTN bit = “1”になってから、∼1/fs後にADC内部用のリセットが “H”になります。
ADC内部用のリセットが “H”になってから、8/fsは初期化サイクルです。
RSTN bit = “1”になってから、7∼8/fs後に信号処理内部用のリセットが “H”になります。
RSTN bit = “1”になってから、1.5∼2.5/fs後にDAC内部用のリセットが “H”になります。
ADC入力に対するSDTO1/SDTO3, SDTO2/SDTI4出力、DAC出力は群遅延をもちます。
パワーダウン時SDTO1/SDTO3, SDTO2/SDTI4出力は “0” データです。
ADC部初期化終了時ADC出力に異音が出力されます。異音が問題になる場合はディジタル出力をミュ
ートして下さい。
(9) 内部RSTNのエッジで異音が出力されます。
(10) RSTN bit = “0”の時、アナログ出力はVCOM電圧(AVDD/2)です。
(11) CLKをXTIから入力する場合はRSTN bit を“0”にした後、RSTN bit を “1”にする前に入力して下さい。
(12) DZFpin はDZLH bitの値によって “H”または“L”になります。RSTN bit が “0”になってから9/fsのちに“H”
または“L”になります。
(13) SEL01-00 bit, SEL11-10 bit, SW1bit以外のパス切り替えのレジスタ設定変更時、コマンドコードの変更
時はRSTN bit= “0”中に行なってください。
Figure 21. リセットシーケンス例
MS1446-J-00
2012/07
- 24 -
[AK7601A]
■ I2C バスインタフェース(マイコンインタフェース)
AK7601Aは、I2Cバスを使用してマイコンとの通信を行います。I2C バスのフォーマットは、高速モード
(max:400kHz)に対応しています。※Hs mode(max:3.4MHz)では動作しません。
■ データ転送について
バス上のICへのアクセスには、最初にスタート·コンディションを入力します。次に、1バイトで構成
されるデバイスのアドレスを含んだスレーブ·アドレスを入力します。この時、バス上のICはこのアド
レスと自分自身のアドレスを比較し、アドレスが一致したICはアクノリッジを生成します。アドレス
が一致したICは、この後READ又はWRITEを実行します。命令終了時には、ストップ·コンディション
を入力して下さい。
1-1. データの変更
SDAラインのデータ変更はSCLラインが“L”の間に行って下さい。クロックが“H”の間にはSDAライン
の状態は一定でなければなりません。データラインが“H”と“L”の間で状態を変更できるのはSCLライ
ンのクロック信号が “L”の時に限られます。SCLラインが“H”の時にSDAラインを変更するのは、スタ
ート·コンディション、ストップ·コンディションを入力するときのみです。
SCL
SDA
DATA LINE
STABLE :
DATA VALID
CHANGE
OF DATA
ALLOWED
Figure 22. データの変更
1-2. スタート･コンディション(Start Condition)とストップ･コンディション(Stop Condition)
SCLラインが“H”の時にSDAラインを“H”から“L”にすると、スタート·コンディションが作られます。
全ての命令は、スタート·コンディションから始まります。
SCLラインが“H”の時にSDAラインを“L”から“H”にすると、ストップ·コンディションが作られます。
全ての命令は、ストップ·コンディションにより終了します。
SCL
SDA
START CONDITION
STOP CONDITION
Figure 23. スタート·コンディションとストップ·コンディション
MS1446-J-00
2012/07
- 25 -
[AK7601A]
1-3. リピーテッドスタートコンディション（Repeated Start Condition）
ストップコンディションの変わりに、スタートコンディションを受信するとリピーテッドスタートコ
ンディションになります。リピーテッドスタートコンディションは、スタートコンディションと機能
的には同じものです。
SCL
SDA
START CONDITION
Repeated Start CONDITION
Figure 24. リピーテッド スタートコンディション
1-4. アクノリッジ(Acknowledge)
データを送出しているICは、1バイトのデータを送出した後SDAラインを解放します（HIGHの状態に
する）。データを受信したICは次のクロックでSDAラインを“L”にします。この動作はアクノリッジと
呼ばれ、この動作により正しくデータ転送が行われたことを確認することができます。
AK7601Aはスタート·コンディションとスレーブ·アドレスを受け取るとアクノリッジを生成します。ま
たWRITE命令の場合には各バイトの受信を完了する度にアクノリッジを生成します。READ命令の場
合には、AK7601Aはアクノリッジ生成に続いて指定されたアドレスのデータを出力した後SDAライン
を解放し、SDAラインをモニターします。マスターがストップ·コンディションを送らずアクノリッジ
を生成した場合、AK7601Aは次のアドレスのデータを出力します。アクノリッジが生成されなかった
場合、AK7601Aはデータ出力を終了します。（Not Acknowledge）
Clock pulse
for acknowledge
SCL FROM
MASTER
1
8
DATA
OUTPUT BY
TRANSMITTE
DATA
OUTPUT BY
RECEIVER
9
not acknowledge
acknowledge
START
CONDITIO
Figure 25. アクノリッジ（acknowledge）の生成
MS1446-J-00
2012/07
- 26 -
[AK7601A]
1-5. 第一バイト
スレーブアドレスを含む第一バイトはスタートコンディションの後に入力され、スレーブ·アドレスに
よりバス上のICの中からアクセスするICが選ばれます。スレーブ·アドレスは上位7ビットで構成され
ます。AK7601Aの上位7ビットは、“0011000”でアクセスするICを選ぶ為のアドレスビットは固定され
ています。スレーブ·アドレスが入力されると、デバイスのアドレスが一致しているICはアクノリッジ
を生成し、その後命令を実行します。第一バイトの8番目のビット（最下位ビット）はR/W bitです。
R/W bit= “1”のときREAD命令が実行され、R/W bit=“0”のときWRITE命令が実行されます。
Note 23. 以後、アドレスビットが一致し、かつ、R/W bit=“0”のスレーブアドレスを受信した場合を『書
き込みスレーブアドレス指定』と表現することがあります。また、アドレスビットが一致し、
かつ、R/W bit=“1”のスレーブアドレスを受信した場合を『読み込みスレーブアドレス指定』
と表現することがあります。
0
0
1
1
0
0
0
R/W
スレーブアドレスは30H(Write)又は31H(Read)で固定です。
Figure 26. 第一バイトの構成
1-6. 第二バイト目以降
第二バイト目以降のデータフォーマット
第二バイト目以降にI2Cバス上でAK7601Aが送受信するシリアルデータ（マイコンインタフェースフォ
ーマットのコマンドコード、アドレス、データ）は、すべて8の倍数ビットで構成されています。そこ
で、これらのデータをI2Cバス上で送受信する際は、MSB側より8ビット区切りでアクノリッジを挟み
分割し送受信を行います。以下にその分割例を示します。
例）
A1B2C3(hex)という24bitのシリアルデータを送受信する場合のI2Cでのデータフォーマット
(1)I2Cのフォーマット
A1
B2
A
8BIT
C3
A
8BIT
8BIT
A …Acknowledge
Figure 27. データの分割
Note 24. 第二バイト目に受信したWrite命令のコマンドコードを、『Writeコマンド』と表現することがありま
す。第二バイト目に受信したRead命令のコマンドコードを、『Readコマンド』と表現することがあり
ます。
MS1446-J-00
2012/07
- 27 -
[AK7601A]
■ コマンドコード
BIT7
BIT6
8/16(1)/16(2)/32フラグ
BIT5
BIT4
BIT3
BIT2
アクセス先
BIT1
BIT0
①8/16(1)/16(2)/32フラグ
00の時は次のデータは8bitだけです。01の時データは16bitで1word の2byte転送、10の時データは16bitで
1word x 5 の10byte転送、11の時は32bitで1word x5の転送なので20byte転送です。
②アクセス先・付随データ
BIT7 BIT6 BIT5 BIT4
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
BIT3
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
0
0
0
0
BIT2
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
BIT1
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
0
1
1
BIT0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
1
0
1
MS1446-J-00
コマンドと内容
01H コントロールレジスタ CONT1設定
02H コントロールレジスタ CONT2設定
03H コントロールレジスタ CONT3設定
04H コントロールレジスタ CONT4設定
05H コントロールレジスタ CONT5設定
06H コントロールレジスタ LOUT1VOL設定
07H コントロールレジスタ ROUT1VOL設定
08H コントロールレジスタ LOUT2VOL設定
09H コントロールレジスタ ROUT2VOL設定
0AH コントロールレジスタ LOUT3VOL設定
0BH コントロールレジスタ ROUT3VOL設定
0CH コントロールレジスタ MONOLVOL設定
0DH コントロールレジスタ MONORVOL設定
0EH コントロールレジスタ SWCONT1設定
0FH コントロールレジスタ SWCONT2設定
40H EQ Gain1設定
41H EQ Gain2設定
42H Cross Over Fout Gain設定
43H Cross Over Rout Gain設定
44H Cross Over SWout Gain設定
45H FrontL1 Delay 設定
46H FrontR1 Delay 設定
47H RearL2 Delay 設定
48H RearR2 Delay 設定
49H SWL3 Delay 設定
4AH SWR3 Delay 設定
50H Read SpeAna 1Band (125Hz)
51H Read SpeAna 2Band (500Hz)
52H Read SpeAna 3Band (2KHz)
53H Read SpeAna 4Band (8KHz)
2012/07
- 28 -
[AK7601A]
BIT7
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
BIT6
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
BIT5
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
BIT4
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
BIT3
0
0
0
0
0
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
BIT2
0
0
0
1
1
0
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
BIT1
0
0
1
0
0
0
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
BIT0
0
1
0
0
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
MS1446-J-00
コマンドと内容
80H 入力Gain設定
81H function1 Gain1設定
82H function1 Gain2設定
84H function1 in Filter係数設定準備
85H function1 out Filter係数設定準備
88H function2 LPF2 Filter係数設定準備
8CH function2 Gain1設定
8DH funciotn2 Gain Low 設定
90H Function3 Gain1係数設定準備
91H Function3 Gain2係数設定準備
92H Function3 Filter係数設定準備
93H Function4 Gain係数設定準備
94H Function5 Gain係数設定準備
95H Function5 Filter係数設定準備
96H EQ Bind2係数設定準備
97H EQ Band5係数設定準備
98H EQ Band6係数設定準備
99H EQ Band7係数設定準備
9AH EQ Band9係数設定準備
9BH EQ Band12係数設定準備
9CH EQ Band13係数設定準備
9DH EQ Band14係数設定準備
9EH X’ Over Filter1-3係数設定準備
9FH SpeAna3Band係数設定準備
A0H SpeAna4Band係数設定準備
A1H FR Gain設定
A2H SW Gain設定
2012/07
- 29 -
[AK7601A]
BIT7
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
BIT6
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
BIT5
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
BIT4
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
BIT3
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
BIT2
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
BIT1
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
BIT0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
MS1446-J-00
コマンドと内容
C0H function2 LPF0 Filter係数設定準備
C2H Function4 Filter係数設定準備
C3H EQ Band1係数設定準備
C4H EQ Band3係数設定準備
C5H EQ Band4係数設定準備
C6H EQ Band8係数設定準備
C7H EQ Bnad10係数設定準備
C8H EQ Band11係数設定準備
C9H X’ Over Filter1-1係数設定準備
CAH X’ Over Filter2-1係数設定準備
CBH X’ Over Filter3-1係数設定準備
CCH X’ Over Filter1-2係数設定準備
CDH X’ Over Filter2-2係数設定準備
CEH X’ Over Filter3-2係数設定準備
CFH SpeAna1Band係数設定準備
D0H SpeAna2Band係数設定準備
D1H SpeAna SDS係数設定準備
2012/07
- 30 -
[AK7601A]
Writeシーケンスに関して
AK7601Aは第一バイト目に、書き込みスレーブアドレス指定を受信すると、第二バイト目にWriteコマンド、
第三バイト目以降にデータを受信します。データ部分にはコマンドコードに従い,書き込みデータを1バイト
ずつ受信します。書き込むデータのバイト数は受信したコマンドコードで決まります。
Writeシーケンスで利用可能なコマンドコードを以下の『Writeコマンド一覧』に記します。
S
SLAD
W
A
Cmd
A
Data
A
Stp
必要Byte数繰り返し
Figure 28. Write シーケンス
コマンドコード
40H~4AH
80H~A2H
C0H~D1H
01H~0F
データ長
2-byte
10-byte
20-byte
1byte
内容
16bit係数データを1係数単位で転送
16bit係数データを5係数単位もしくはフィルタ単位で転送
28bit係数データを5係数単位もしくはフィルタ単位で転送
コントロールレジスタ書込み
Table 11. Writeシーケンスで使用可能なWriteコマンド一覧
MS1446-J-00
2012/07
- 31 -
[AK7601A]
フォーマット
データの書込み（書換え）
①コントロールレジスタ書き込み
SDA
(1) COMMAND
01H~0F
(2) DATA
D7~D0
②16bit係数（1係数単位）及び遅延データの書込み
SDA
(1) COMMAND
40H~4AH
(2) DATA1-1
D15~D8
(3) DATA1-2
D7~D0
③16bit係数（5係数単位）の書込み
SDA
(1) COMMAND
80H~A2H
(2) DATA1-1
D15~D8
(3) DATA1-2
D7~D0
(4) DATA2-1
D15~D8
(5) DATA2-2
D7~D0
(6)~(11)
（2byte単位でDATA3~DATA5を合計10byte DATA）
④28bit係数データの書込み
SDA
(1) COMMAND
C0H~D1H
(2) DATA1-1
0 0 0 0 D27~D24
(3) DATA1-2
D23~D16
(4) DATA1-3
D15~D8
(5) DATA1-4
D7~D0
(6)~(21)
（4byte単位でDATA2~DATA5を合計20byte DATA）
MS1446-J-00
2012/07
- 32 -
[AK7601A]
Readシーケンスに関して
AK7601Aは第一バイト目に書き込みスレーブアドレス（Write）指定を受信すると、第二バイト目にコマンド
を送リスタートコンディションを受信した後、続けてスレーブアドレス（Read）を受信するとそれ以降にデ
ータを出力します。データ部分にはコマンドで指定したデータを出力します。
また、送信予定データ数を全て受け取らずに途中で読み終える場合は、必ずノットアクノリッジを受信させ
てください。このノットアクノリッジを受信しない場合AK7601Aは指定データ数まで送信を続けるので、
バスは開放されずストップコンディションを正しく受信することができません。
Readシーケンスで利用可能なコマンドコードをTable 12に示します。
S
SLAD
W
A
Cmd
A
rS
SLAD
R
A
Data
A
Stp
必要byte数繰り返し
Figure 29. Readシーケンス
コマンドコード
40H~4AH
80H~A2H
データ長
2-byte
10-byte
C0H~D1H
20-byte
01H~0F
50H, 51H, 52H, 53H
1byte
2-byte
内容
16bit係数データを1係数単位で読み出し
16bit係数データを5係数単位もしくはフィルタ単位で読み出
し
28bit係数データを5係数単位もしくはフィルタ単位で読み出
し
コントロールレジスタ読み出し
スペアナデータ読み出し
Table 12. Readシーケンスで使用可能なReadコマンド一覧
MS1446-J-00
2012/07
- 33 -
[AK7601A]
データの読み出し
①コントロールレジスタ読み出し
SDA
(1) COMMAND
01H~0F(Input)
(2) DATA
D7~D0
②16bit係数（1係数単位）,遅延時間の読み出し
SDA
(1) COMMAND
40H~4AH (Input)
(2) DATA1-1
D15~D8 (Output)
(3) DATA1-2
D7~D0
③16bit係数(5係数単位)の読み出し
SDA
(1) COMMAND
80H~A2H (Input)
(2) DATA1-1
D15~D8 (Output)
(3) DATA1-2
D7~D0
(4) DATA2-1
D15~D8
(5) DATA2-2
D7~D0
(6)~(11)
（4byte単位でDATA3~DATA5を合計10byte）
④28bit係数データの読み出し
SDA
(1) COMMAND
C0H~D1 (Input )
(2) DATA1-1
0 0 0 0 D27~D24 (Output )
(3) DATA1-2
D23~D16
(4) DATA1-3
D15~D8
(5) DATA1-4
D7~D0
(6)~(21)
（4byte単位でDATA2~DATA5を合計20byte）
⑤スペクトラムアナライザー読み出し
SDA
(1) COMMAND
50H, 51H, 52H, 53H (Input)
(2) DATA2
D15 D14 D13 D12 D11 D10 D9 D8 (Output)
(3) DATA1
D7 D6 D5 D4 D3 D2 D1 D0
MS1446-J-00
2012/07
- 34 -
[AK7601A]
■ レジスタマップ
Command
01H
02H
03H
04H
05H
06H
07H
08H
09H
0AH
0BH
0CH
0DH
0EH
0FH
Register Name
CONT1
CONT2
CONT3
CONT4
CONT5
LOUT1
Volume Control
ROUT1
Volume Control
LOUT2
Volume Control
ROUT2
Volume Control
LOUT3
Volume Control
ROUT3
Volume Control
MONOIN L
Volume Control
MONOINR
Volume Control
SWCONT1
SWCONT2
D7
0
DZD3
D6
0
DZD2
D5
0
DZD1
D4
FCHA
DZLH
MOMUTE
FMUTE
RMUTE
SWMUTE
LRCK
0
BICK
0
MCKO1
0
ATT7
ATT6
ATT7
D3
MCKO0
0
ODIF
IDIF41
DO21
SEL11
D2
PMADC
0
IDIF40
DO20
SEL10
ATT5
ATT4
ATT3
ATT2
ATT1
ATT0
ATT6
ATT5
ATT4
ATT3
ATT2
ATT1
ATT0
ATT7
ATT6
ATT5
ATT4
ATT3
ATT2
ATT1
ATT0
ATT7
ATT6
ATT5
ATT4
ATT3
ATT2
ATT1
ATT0
ATT7
ATT6
ATT5
ATT4
ATT3
ATT2
ATT1
ATT0
ATT7
ATT6
ATT5
ATT4
ATT3
ATT2
ATT1
ATT0
ATT7
ATT6
ATT5
ATT4
ATT3
ATT2
ATT1
ATT0
ATT7
ATT6
ATT5
ATT4
ATT3
ATT2
ATT1
ATT0
0
0
SW51
0
SW50
0
SW4
SWSW
SW31
RSW
SW30
FSW
SW2
EQSW1
SW1
EQSW0
PMADCM
D1
PMDAC
MCONT
IDIF1
DO11
SEL01
D0
RSTN
SMUTEN
IDIF0
DO10
SEL00
注: PDN pin を “L” にすると、レジスタ値は初期化されます。
RSTN bit を “0” にすると、内部のタイミングがリセットされますが、レジスタ値は初期化されません。
アドレス10H ~ 1FHは書き込み不可です。
“0”で指定されたビットへの “1”の書き込みは禁止です。
MS1446-J-00
2012/07
- 35 -
[AK7601A]
■ コントロールレジスタ詳細説明
Command Register name
01H
CONT1
Default
R/W
D7
0
0
RD
D6
0
0
RD
D5
0
0
RD
D4
FCHA
1
R/W
D3
PMADCM
1
R/W
D2
PMADC
1
R/W
D1
PMDAC
1
R/W
D0
RSTN
0
R/W
FCHA: 高速チャージモードイネーブル
0: 高速チャージモード無効
1: 高速チャージモード有効 (default)
PMADCM: ADC モノラルのパワーマネジメント
0: ADCのパワーダウン。
1: 通常動作。
PMADC: ADCのパワーマネジメント
0: ADCのパワーダウン。
1: 通常動作。
PMDAC: DAC1-3のパワーマネジメント
0: 全DACのパワーダウン。
1: 通常動作。
RSTN: 内部タイミングリセット
0: リセット。DZF pinは “H”（または“L”：DZLHによる） になりますが、
レジスタ値は初期化されません。
1: 通常動作。
MS1446-J-00
2012/07
- 36 -
[AK7601A]
Command
02H
Register Name
CONT2
Default
R/W
D7
DZD3
0
R/W
D6
DZD2
0
R/W
D5
DZD1
0
R/W
D4
DZLH
0
R/W
D3
DIF
1
R/W
D2
0
0
RD
D1
MCONT
0
R/W
D0
SMUTEN
0
R/W
DZFの設定:
DZD3: 0 DAC3のゼロ検出をDZFに反映
1 DAC3のゼロ検出はDZFでは無視
DZD2: 0 DAC2のゼロ検出をDZFに反映
1 DAC2のゼロ検出はDZFでは無視
DZD1: 0 DAC1のゼロ検出をDZFに反映
1 DAC1のゼロ検出はDZFでは無視
DZLH: 0 DZF検出結果を “H”出力
1 DZF検出結果を “L”出力
D7
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
D6
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
D5
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
D4
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
DAC3
Zero
Zero
Zero
Zero
Zero
Zero
Zero
Zero
-
DAC2
DAC1
DZF pin output Level
Zero
Zero
H
Zero
H
Zero
H
H
Zero
Zero
H
Zero
H
Zero
H
H
Zero
Zero
L
Zero
L
Zero
L
L
Zero
Zero
L
Zero
L
Zero
L
L
Table 13. ゼロ検出コントロール
DIF: ディジタル出力フォーマットDIF Mode設定
0: 前詰めモード
1: I2Sモード(default)
MCONT: ソフトミュート時間の設定
0: 1024/fs (default)
1: 22/fs
SMUTEN: MUTE1, MUTE2 ブロック
MUTEN pin
L
H
SMUTEN bit
全アナログ出力状態
0
Mute
1
Mute
0
Mute
1
Unmute
Table 14. ソフトミュートコントロール
MS1446-J-00
(default)
(default)
2012/07
- 37 -
[AK7601A]
Command Register Name
03H
CONT3
Default
R/W
D7
MOMUTE
0
R/W
D6
FMUTE
0
R/W
D5
RMUTE
0
R/W
D4
SWMUTE
0
R/W
D3
IDIF41
1
R/W
D2
IDIF40
1
R/W
D1
IDIF1
1
R/W
D0
IDIF0
1
R/W
MOMUTE: MOMUTEブロック
0: Un-mute (default)
1: Mute
(p44 DSPブロック構成を参照)
FMUTE: FMUTEブロック
0: Un-mute (default)
1: Mute
(p44 DSPブロック構成を参照)
RMUTE: RMUTEブロック
0: Un-mute (default)
1: Mute
(p44 DSPブロック構成を参照)
SWMUTE: SWMUTEブロック
0: Un-mute (default)
1: Mute
(p44 DSPブロック構成を参照)
IDIF41-IDIF40: ディジタル入力フォーマットIDIF Mode設定（SDIT4用）
00: 16bit 後詰めモード
01: 24bit 後詰めモード
10: 24bit 前詰めモード
11: 16bit/24bit I2Sモード (default)
IDIF1-IDIF0: SRCディジタル入力フォーマットIDIF Mode設定（SDIT1、SDTI2、SDTI3用）
00: 16bit 後詰めモード
01: 24bit 後詰めモード
10: 24bit 前詰めモード
11: 16bit/24bit I2Sモード (default)
MS1446-J-00
2012/07
- 38 -
[AK7601A]
Command
04H
Register Name
CONT4
Default
R/W
D7
LRCK
0
R/W
D6
BICK
0
R/W
D5
MCKO1
0
R/W
D4
MCKO0
0
R/W
D3
DO21
0
R/W
D2
DO20
0
R/W
D1
DO11
0
R/W
D0
DO10
0
R/W
LRCK: LRCK出力イネーブル
0: OLRCK pin = “L”を出力 (default)
1: LRCK(1fs)をOLRCK pinに出力
BICK: BITクロック出力イネーブル
0: OBICK pin = “L”を出力 (default)
1: 64fsのBITクロックをOBICK pinに出力
MCKO1-0: マスタクロック出力イネーブル
MCKO1
0
0
1
1
MCKO0
Master Clock Speed
0
“L” 出力
1
256fs (11.2896MHz)
0
512fs (22.5792MHz)
1
Reserved
Table 3. マスタクロック出力選択
(default)
DO21-DO20: SDTO2/SDTI4入出力イネーブル
DO21
DO20
SDTO2/SDTI4 pin
0
0
“L”出力
0
1
SDTO2
0
1
SDTI4(入力)
1
1
Reserved
Table 15. SDTO2/SDTI4 pin 入出力選択
(default)
DO11-DO10: SDTO1/SDTO3出力イネーブル
DO11
DO10
SDTO1/SDTO3 pin
0
0
“L”出力
0
1
SDTO1
1
0
SDTO3
1
1
Reserved
Table 16. SDTO1/SDTO3 pin 出力選択
MS1446-J-00
(default)
2012/07
- 39 -
[AK7601A]
Command
05H
Register Name
CONT5
Default
R/W
D7
0
0
RD
D6
0
0
RD
D5
0
0
RD
D4
0
0
RD
D3
SEL11
0
R/W
D2
SEL10
0
R/W
D1
SEL01
0
R/W
D0
SEL00
0
R/W
SEL11-10: SRC入力セレクタコントロール
SEL11
SEL10
SRC Input
0
0
SDTI1
0
1
SDTI2
1
0
SDTI3
1
1
Reserved
Table 10. Digital Input Selector
(default)
SEL01-00: アナログ入力セレクタコントロール
SEL01
SEL00
ADC Input
0
0
AINL1/AINR1
0
1
AINL2/AINR2
1
0
AINL3/AINR3
1
1
AINL4/AINR4
Table 9. Analog Input Selector
MS1446-J-00
(default)
2012/07
- 40 -
[AK7601A]
Command
06H
07H
08H
09H
0AH
0BH
0CH
0DH
Register Name
LOUT1VOL
ROUT1VOL
LOUT2VOL
ROUT2VOL
LOUT3VOL
ROUT3VOL
MONOLVOL
MONORVOL
Default
R/W
D7
ATT7
ATT7
ATT7
ATT7
ATT7
ATT7
ATT7
ATT7
0
R/W
D6
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
0
R/W
D5
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
0
R/W
D4
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
0
R/W
D3
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
0
R/W
D2
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
0
R/W
D1
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
0
R/W
D0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
0
R/W
ATT7-ATT0: アテネーションレベル
ATT7-0
00H
01H
02H
:
7DH
7EH
7FH
Attenuation Level
(default)
0dB
-0.5dB
-1.0dB
:
-62.5dB
-63.0dB
-63.5dB
:
FEH
-127.0dB
FFH
MUTE (-∞)
Table 7. ディジタルボリュームの減衰量
MS1446-J-00
2012/07
- 41 -
[AK7601A]
Command
0EH
Register Name
SWCONT1
Default
R/W
D7
0
0
RD
D6
SW51
0
R/W
D5
SW50
0
R/W
SW51-50: SDTO3, SDTI4 Selector Control
Mode
SW51
SW50
Switch a
Mode1
0
0
GND
Mode2
0
1
SDTO EQ
Mode3
1
0
SDTO Delay
Mode4
1
1
-
D4
SW4
0
R/W
Switch b
SDTOEQ
SDTI4
SDTOEQ
-
D3
SW31
0
R/W
Switch c
SDTO Delay
SDTO Delay
SDTI4
-
D2
SW30
1
R/W
D1
SW2
0
R/W
D0
SW1
0
R/W
Comment
入出力しない
Delay前で入出力
Delay後で入出力
Reserved
Figure 32を参照
Table 17. SDTO3/SDTI4 セレクタ選択
SDTI4
SDTO3
a
SDTO Delay
c
SDTO EQ
R1
b
Delay Control
L1
Figure 30. SDTO3/SDTI4 ブロック構成
SW4: AOUT3L/R pin 出力コントロール
0: AOUT3L/Rを出力(default)
1: AOUT2L/Rを出力
Figure 32を参照
SW31-30: MG2 Selector Control
Figure 32を参照
SW31
0
0
1
1
SW30
MG2 Input
0
SRC
1
ADC
(default)
0
SDTI3
1
Table 18. MG2セレクタ選択
SW2: MG1 Selector Control
0: SRC (default)
1: ADC
Figure 32を参照
SW1: De-emphasis Control
0: Dem-OFF (default)
1: Dem-ON (44.1kHz)
Figure 32を参照
MS1446-J-00
2012/07
- 42 -
[AK7601A]
Command
0FH
Register Name
SWCONT2
Default
R/W
D7
0
0
RD
D6
0
0
RD
D5
0
0
RD
D4
SWSW
0
R/W
D3
RSW
0
R/W
D2
FSW
0
R/W
D1
EQSW1
0
R/W
D0
EQSW0
0
R/W
SWSW: SW入力ソース選択
0: Input1 (default)
1: Input2
Figure 32を参照
RSW: Rear入力ソース選択
0: Input1 (default)
1: Input2
Figure 32を参照
FSW: Front入力ソース選択
0: Input1 (default)
1: Input2
Figure 32を参照
EQSW1-0: Equalizer ブロック設定
Mode
EQSW1 EQSW0
Mode1
0
0
Mode2
0
1
Mode3
1
0
Mode4
1
1
Switch A
Switch B
Comment
EQBand2
EQBand7
14 band mode
(default)
EQBand9
EQBand2
4 band + 5 band x 2 mode
EQBand2
EQGain2
7 band x 2 mode1
EQBand2
EQGain1
7 band x 2 mode2
Switch A,Bの位置についてはFigure 38を参照
Table 19. EQSW Mode 選択
Mode1
2Band
5Band
Mode2
2Band
5Band
5Band
2Band
2Band
5Band
Mode3
2Band
5Band
2Band
5Band
2Band
5Band
2Band
5Band
Mode4
Figure 31. EQSW1-0 設定例
MS1446-J-00
2012/07
- 43 -
[AK7601A]
■ コマンドで設定可能なブロック構成と各部分の構成
SDTO2/SDTI4
SDTO1/3
D-volume *CONT5-12(06H~0D)で設定
SDTO1
SDTO2
ADC
SW1
DAC
FMUTE
AOUT1R
SDTO1
R2V
AOUT2L
DAC
L2V
AOUT2R
SDTO2
SW4
Xover
Input2
SW3
L3V
R3V
DAC
R2
AOUT1L
RMUTE
L2
<<2
R1V
SWMUTE
RG2
MUTE2
AIN4L/R
ADC
AIN3L/R
Selector
AIN2L/R
LG2
Xover
Spectrum Analyzer
<<2
L1V
Input1
Delay
R1
<<2
AIN1L/R
Xover
L1
Equalizer 14Band
Function5
Function4
Function3
Function2
RG1
Function1
LG1
c
MUTE1
De-emp
SRC
SDTI3
DZF
<<2
SDTI1
SDTI2
RMV
b
SW2
LMV
MOMUTE
a
MCLKO
OBICK
OLRCK
CLK
MONOIN
AOUT3L
AOUT3R
*DelayブロックについてはFigure 41参照
Figure 32. DSPブロック構成
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
80H
LG1
RG1
LG2
RG2
Dummy
シフト量
2bit左 x 4
2bit左 x 4
2bit左 x 4
2bit左 x 4
-
MS1446-J-00
R/W
R/W
R/W
R/W
R/W
-
初期値
0x 2000
0x 2000
0x 2000
0x 2000
-
2012/07
- 44 -
[AK7601A]
Function1 (High Frequency Expansion)
ThrGainL
Lch
<<1
HighOut
HiIn
<<1
a00
Z
Multiplier
Z
a01
Z
a11
-1
Single Precision
Z
a12
b02
<<1
Multiplier
-1
-1
Z
Z
a01
Single Precision
-1
Z
Single Precision
Z-1
-1
a11
b11
-1
Z
Z
Z
Z
HighGainR
<<1
-1
-1
a12
b02
HighGainL
b12
<<1
a10
b01
-1
a02
Z
HighOut
HiIn
a00
Z
-1
b11
-1
Z
a02
-1
b01
-1
Z
<<1
<<1
a10
-1
-1
b12
Single Precision
<<1
Rch
ThrGainR
Figure 33. Function1 ブロック図
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
81H
ThrGainL
ThrGainR
Dummy
Dummy
Dummy
シフト量
1bit Left x 2
1bit Left x 2
-
R/W
R/W
R/W
-
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
82H
HighGainL
HighGainR
Multiplier1
Multiplier2
Multiplier3
シフト量
1bit Left x 2
1bit Left x 2
-
R/W
R/W
R/W
R/W
R/W
R/W
初期値
0x 0000
0x 0000
0x 4000
0x 0000
0x 0000
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
84H
HiIn_a02
HiIn_a01
HiIn_a00
HiIn_b02
HiIn_b01
シフト量
1bit Left x 2
1bit Left x 2
1bit Left x 2
1bit Left x 2
1bit Left x 2
R/W
R/W
R/W
R/W
R/W
R/W
初期値
0x 0000
0x 0000
0x 4000
0x 0000
0x 0000
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
85H
HiOut_a12
HiOut_a11
HiOut_a10
HiOut_b12
HiOut_b11
シフト量
1bit Left x 2
1bit Left x 2
1bit Left x 2
1bit Left x 2
1bit Left x 2
R/W
R/W
R/W
R/W
R/W
R/W
初期値
Comment
0x 0000
0x 0000
0x 4000
0x 0000
0x 0000
Control register of Hi Out IIR Filter
Control register of Hi Out IIR Filter
Control register of Hi Out IIR Filter
Control register of Hi Out IIR Filter
Control register of Hi Out IIR Filter
MS1446-J-00
初期値
Comment
0x 4000
0x 4000
Control register of Lch through gain
Control register of Rch through gain
Comment
Control register of Lch IIR out gain
Control register of Rch IIR out gain
Control register of Multiplier block
Control register of Multiplier block
Control register of Multiplier block
Comment
Control register of Hi In IIR Filter
Control register of Hi In IIR Filter
Control register of Hi In IIR Filter
Control register of Hi In IIR Filter
Control register of Hi In IIR Filter
2012/07
- 45 -
[AK7601A]
Function2 (Compressor)
Thr_G
Lch
<<1
LPF
<<1
a00
-1
-1
Z
a01
b01
a02
b02
-1
-1
Z
Z
Double Precision
LPF
a00
Z
Compressor
Z
<<1
-1
-1
Z
a01
b01
-1
-1
Z
Z
a02
Double Precision
b02
Thr_G
<<1
Rch
Figure 34. Function2 ブロック図
Command
Data 1 (4byte)
Data 2 (4byte)
Data 3 (4byte)
Data 4 (4byte)
Data 5 (4byte)
C0H
LPF_a02
LPF_a01
LPF_a00
LPF_b02
LPF_b01
シフト量
1bit Left x 2
1bit Left x 2
1bit Left x 2
1bit Left x 2
1bit Left x 2
R/W
R/W
R/W
R/W
R/W
R/W
初期値
0x 00000000
0x 00000000
0x 04000000
0x 00000000
0x 00000000
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
88H
LPF_a21
LPF_a20
LPF_b21
Dummy
Dummy
シフト量
1bit Left x 2
1bit Left x 2
1bit Left x 2
-
R/W
R/W
R/W
R/W
-
初期値
0x 0000
0x 0000
0x 0000
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
8CH
Thr_G
Dummy
Dummy
Dummy
Dummy
シフト量
1bit Left x 2
-
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
8DH
Compressor1
Compressor2
Compressor3
Compressor4
Dummy
シフト量
-
R/W
R/W
R/W
R/W
R/W
R/W
R/W
-
MS1446-J-00
-
Comment
Control register of LPF
Control register of LPF
Control register of LPF
Control register of LPF
Control register of LPF
Comment
Control register of Compressor block
Control register of Compressor block
Control register of Compressor block
Control register of Compressor block
Control register of Compressor block
初期値
Comment
0x 4000
-
Control register of through gain
初期値
0x 0000
0x 0000
0x 0000
0x 0000
Comment
Control register of Compressor block
Control register of Compressor block
Control register of Compressor block
Control register of Compressor block
-
2012/07
- 46 -
[AK7601A]
Function3 (Surround Effect)
F3ThrG
Lch
<<1
F3D
F3InL
-n
Z
F3OutL
Max0x2D Sample
F3FBG
F3IIR
<<1
a00
Z
-1
a01
F3InR
Z
-1
Z
-1
b01
-1
a02
Z
F3OutR
b02
単精度
<<1
Rch
F3ThrG
Figure 35. Function3 ブロック図
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
90H
F3ThrG
F3OutL
F3OutR
Dummy
Dummy
シフト量
1bit Left x 2
1bit Left x 2
1bit Left x 2
-
R/W
R/W
R/W
R/W
-
初期値
0x 4000
0x 0000
0x 0000
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
91H
F3InL
F3InR
F3D
F3FBG
Dummy
シフト量
-
R/W
R/W
R/W
R/W
R/W
-
初期値
0x 0000
0x 0000
0x 0000
0x 0000
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
92H
F3IIR_a02
F3IIR_a01
F3IIR_a00
F3IIR_b02
F3IIR_b01
シフト量
1bit Left x 2
1bit Left x 2
1bit Left x 2
1bit Left x 2
1bit Left x 2
R/W
R/W
R/W
R/W
R/W
R/W
初期値
0x 0000
0x 0000
0x 4000
0x 0000
0x 0000
MS1446-J-00
Comment
Control register of through gain
Control register of Lch F3 IIR out gain
Control register of Rch F3 IIR out gain
-
Comment
-
Comment
2012/07
- 47 -
[AK7601A]
Function4 (Bass Boost)
F4ThrL
Lch
<<1
F4InL
F4IIR
<<1
a00
Z
-1
a01
F4InR
Z
-1
Z
-1
b01
-1
a02
Z
b02
倍精度
<<1
Rch
F4ThrR
Figure 36. Function4 ブロック図
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
93H
F4ThrL
F4ThrR
F4InL
F4InR
Dummy
Command
Data 1 (4byte)
Data 2 (4byte)
Data 3 (4byte)
Data 4 (4byte)
Data 5 (4byte)
C2H
F4IIR_a02
F4IIR_a01
F4IIR_a00
F4IIR_b02
F4IIR_b01
シフト量
1bit Left x 2
1bit Left x 2
シフト量
1bit Left x 2
1bit Left x 2
1bit Left x 2
1bit Left x 2
1bit Left x 2
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
MS1446-J-00
初期値
0x 4000
0x 4000
0x 0000
0x 0000
Comment
Control register of through gain
Control register of Rch through gain
Control register of Lch F4 IIR input gain
Control register of Rch F4 IIR input gain
-
初期値
0x 00000000
0x 00000000
0x 04000000
0x 00000000
0x 00000000
Comment
Control register of F4IIR Filter
Control register of F4 IIR Filter
Control register of F4 IIR Filter
Control register of F4 IIR Filter
Control register of F4 IIR Filter
2012/07
- 48 -
[AK7601A]
Function5 (Loudness)
F5ThrG
F5IIR
Lch
<<1
<<1
a00
F5OutG
-1
-1
Z
Z
a01
b01
-1
-1
Z
Z
F3IIR
a02
b02
単精度
F5ThrG
F5IIR
<<1
a00
Rch
<<1
F5OutG
-1
-1
Z
Z
a01
b01
-1
-1
Z
Z
a02
b02
単精度
Figure 37. Function5 ブロック図
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
94H
F5ThrG
F5OutG
Dummy
Dummy
Dummy
シフト量
1bit Left x 2
1bit Left x 2
-
R/W
R/W
R/W
-
初期値
Comment
0x 4000
0x 0000
-
Control register of through gain
Control register of F5 IIR out gain
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
95H
F5IIR_a02
F5IIR_a01
F5IIR_a00
F5IIR_b02
F5IIR_b01
シフト量
1bit Left x 2
1bit Left x 2
1bit Left x 2
1bit Left x 2
1bit Left x 2
R/W
R/W
R/W
R/W
R/W
R/W
初期値
0x 0000
0x 0000
0x 4000
0x 0000
0x 0000
Comment
MS1446-J-00
Control register of F5 IIR Filter
Control register of F5 IIR Filter
Control register of F5 IIR Filter
Control register of F5 IIR Filter
Control register of F5 IIR Filter
2012/07
- 49 -
[AK7601A]
Equalizer
EQGain1
EQBanzd1
L1
EQBand2
a00
<<1
Z
-1
Z
a01
a01
EQGain1
Z
EQBand1
Z
-1
Z-1
a01
Z
-1
Z
倍精度
<<1
Z
a01
b01
a02
b02
Z
EQBand9
-1
Z
a01
b01
a02
b02
-1
倍精度
-1
Z
-1
Z
a02
b02
Z
Z
Z
a01
b01
a02
b02
-1
Z
Z
<<1
Z
Z
a01
b01
a02
b02
-1
単精度
-1
-1
Z
単精度
EQBanzd14
<<1
a00
-1
-1
EQBand13
<<1
a00
<<1
a00
-1
単精度
-1
単精度
EQBanzd7
<<1
-1
EQBanzd12
<<1
a00
-1
b01
EQBand11
<<1
a00
a01
-1
倍精度
Z
b02
a02
EQBand6
Z
Z-1
b01
-1
b02
単精度
a00
-1
Z
EQBanzd10
<<1
a00
Z
<<1
a01
Z
a02
<<1
a00
-1
b01
-1
b02
単精度
EQBanzd5
<<1
Z-1
-1
単精度
<<1
a00
Z
b02
EQBanzd8
EQGain2
A
-1
a02
EQBand4
Z
Z
Z
a02
Z
a01
<<1
a00
-1
b01
-1
b02
倍精度
a00
-1
-1
b01
-1
b02
a02
Z
a01
b01
a02
<<1
a00
a01
b01
Z
b02
倍精度
EQBanzd3
<<1
a00
a01
Z
EQBanzd7
<<1
a00
Z-1
Z-1
a02
EQBand6
<<1
a00
-1
b01
Z-1
-1
単精度
EQBand2
a00
<<1
Z
a01
b02
a02
倍精度
Z
EQBanzd5
<<1
a00
-1
-1
b01
Z-1
b02
a02
R1
Z
EQBand4
<<1
a00
-1
b01
Z-1
EQBanzd3
<<1
a00
<<1
a00
-1
Z
-1
<<1
Z
-1
L2
Z
a01
b01
a02
b02
-1
Z
b01
a02
b02
-1
倍精度
Z-1
EQBand8
EQGain2
<<1
Z
-1
B
Z
a01
b01
a02
b02
-1
単精度
Z
a01
b01
a02
b02
Z-1
a02
b02
倍精度
-1
Z
a01
b01
a02
b02
-1
-1
Z
Z
b01
a02
b02
Z-1
単精度
倍精度
-1
b02
Z
b01
a02
b02
-1
単精度
a01
b01
a02
b02
-1
Z
倍精度
b01
a02
b02
-1
a02
b02
-1
単精度
Z-1
単精度
EQBanzd14
<<1
-1
Z
単精度
b01
Z
a00
Z
a01
a01
EQBand13
<<1
a00
Z
Z-1
倍精度
a02
a01
EQBanzd12
<<1
a00
Z
a01
b01
EQBand11
<<1
-1
a01
Z-1
-1
a00
Z-1
倍精度
b01
EQBanzd10
<<1
a00
a01
Z
EQBand9
<<1
a00
R2
a01
Z
a01
b01
a02
b02
-1
<<1
a00
-1
<<1
Z
a01
-1
-1
Z
単精度
-1
b01
Z
a02
b02
単精度
Figure 38. Equalizer ブロック図
Command
Data 1 (2byte)
40H
EQGain1
シフト量
1bit左 x 2
R/W
R/W
初期値
0x 4000
Command
Data 1 (2byte)
41H
EQGain2
シフト量
1bit左 x 2
R/W
R/W
初期値
0x 4000
Command
Data 1 (4byte)
Data 2 (4byte)
Data 3 (4byte)
Data 4 (4byte)
Data 5 (4byte)
C3H
EQBand1_a2
EQBand1_a1
EQBand1_a0
EQBand1_b2
EQBand1_b1
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
初期値
0x 00000000
0x 00000000
0x 04000000
0x 00000000
0x 00000000
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
96H
EQBand2_a2
EQBand2_a1
EQBand2_a0
EQBand2_b2
EQBand2_b1
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
0x 0000
0x 0000
0x 4000
0x 0000
0x 0000
MS1446-J-00
初期値
2012/07
- 50 -
[AK7601A]
Command
Data 1 (4byte)
Data 2 (4byte)
Data 3 (4byte)
Data 4 (4byte)
Data 5 (4byte)
C4H
EQBand3_a2
EQBand3_a1
EQBand3_a0
EQBand3_b2
EQBand3_b1
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
0x 00000000
0x 00000000
0x 04000000
0x 00000000
0x 00000000
Command
Data 1 (4byte)
Data 2 (4byte)
Data 3 (4byte)
Data 4 (4byte)
Data 5 (4byte)
C5H
EQBand4_a2
EQBand4_a1
EQBand4_a0
EQBand4_b2
EQBand4_b1
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
0x 00000000
0x 00000000
0x 04000000
0x 00000000
0x 00000000
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
97H
EQBand5_a2
EQBand5_a1
EQBand5_a0
EQBand5_b2
EQBand5_b1
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
98H
EQBand6_a2
EQBand6_a1
EQBand6_a0
EQBand6_b2
EQBand6_b1
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
0x 0000
0x 0000
0x 4000
0x 0000
0x 0000
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
99H
EQBand7_a2
EQBand7_a1
EQBand7_a0
EQBand7_b2
EQBand7_b1
シフト量
1bit左 x 2
1bit左 x 2
2bit左 x 4
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
0x 0000
0x 0000
0x 2000
0x 0000
0x 0000
Command
Data 1 (4byte)
Data 2 (4byte)
Data 3 (4byte)
Data 4 (4byte)
Data 5 (4byte)
C6H
EQBand8_a2
EQBand8_a1
EQBand8_a0
EQBand8_b2
EQBand8_b1
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
0x 00000000
0x 00000000
0x 04000000
0x 00000000
0x 00000000
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
9AH
EQBand9_a2
EQBand9_a1
EQBand9_a0
EQBand9_b2
EQBand9_b1
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
0x 0000
0x 0000
0x 4000
0x 0000
0x 0000
MS1446-J-00
初期値
初期値
初期値
0x 0000
0x 0000
0x 4000
0x 0000
0x 0000
初期値
初期値
初期値
初期値
2012/07
- 51 -
[AK7601A]
Command
Data 1 (4byte)
Data 2 (4byte)
Data 3 (4byte)
Data 4 (4byte)
Data 5 (4byte)
C7H
EQBand10_a2
EQBand10_a1
EQBand10_a0
EQBand10_b2
EQBand10_b1
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
0x 00000000
0x 00000000
0x 04000000
0x 00000000
0x 00000000
Command
Data 1 (4byte)
Data 2 (4byte)
Data 3 (4byte)
Data 4 (4byte)
Data 5 (4byte)
C8H
EQBand11_a2
EQBand11_a1
EQBand11_a0
EQBand11_b2
EQBand11_b1
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
0x 00000000
0x 00000000
0x 04000000
0x 00000000
0x 00000000
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
9BH
EQBand12_a2
EQBand12_a1
EQBand12_a0
EQBand12_b2
EQBand12_b1
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
9CH
EQBand13_a2
EQBand13_a1
EQBand13_a0
EQBand13_b2
EQBand13_b1
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
0x 0000
0x 0000
0x 4000
0x 0000
0x 0000
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
9DH
EQBand14_a2
EQBand14_a1
EQBand14_a0
EQBand14_b2
EQBand14_b1
シフト量
1bit左 x 2
1bit左 x 2
2bit左 x 4
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
0x 0000
0x 0000
0x 2000
0x 0000
0x 0000
MS1446-J-00
初期値
初期値
初期値
0x 0000
0x 0000
0x 4000
0x 0000
0x 0000
初期値
初期値
2012/07
- 52 -
[AK7601A]
Cross Over
XO1IIR
XO1IIR
FL
<<1
a00
Z
-1
Z
a01
Z
a02
Z
a11
Z
b02
<<1
a00
Z
Z
Z
b02
a12
Z
Z
Z
b02
a12
b12
倍精度
<<1
a10
-1
Z
<<1
Z-1
Z
SWL
b02
倍精度
Z
a11
b01
-1
a02
-1
Z
a12
ROutGain
b11
-1
-1
b12
倍精度
XO3IIR
XO3IIR
a10 ~ b12
a00 ~ c02
SWR
ROutGain
XO2IIR
<<1
a01
-1
Z-1
XO2IIR
Z
b22
単精度
b11
-1
倍精度
a00
-1
<<1
Z
a11
Z
RR
Z
a22
FOutGain
<<1
-1
b01
-1
a02
b12
-1
b21
-1
倍精度
a10
-1
a01
<<1
Z
XO2IIR
<<1
a00
<<1
a21
b11
Z
XO2IIR
RL
XO1IIR
-1
倍精度
-1
b22
Z-1
a11
Z
FOutGain
単精度
a20
-1
b01
-1
a02
Z
a22
<<1
a10
-1
a01
b12
倍精度
-1
b21
-1
XO1IIR
XO1IIR
FR
Z
a21
Z
a12
<<1
-1
b11
-1
倍精度
<<1
a20
-1
b01
-1
XO1IIR
<<1
a10
SWOutGain
倍制度
倍制度
Figure 39. Cross Over ブロック図
Command
Data 1 (2byte)
42H
Fout Gain
シフト量
1bit左 x 2
R/W
R/W
初期値
0x 4000
Command
Data 1 (2byte)
43H
Rout Gain
シフト量
1bit左 x 2
R/W
R/W
初期値
0x 4000
Command
Data 1 (2byte)
44H
SWout Gain
シフト量
1bit左 x 2
R/W
R/W
初期値
0x 4000
Command
Data 1 (4byte)
Data 2 (4byte)
Data 3 (4byte)
Data 4 (4byte)
Data 5 (4byte)
C9H
XO1IIR_a02
XO1IIR_a01
XO1IIR_a00
XO1IIR_b02
XO1IIR_b01
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
MS1446-J-00
初期値
0x 00000000
0x 00000000
0x 04000000
0x 00000000
0x 00000000
2012/07
- 53 -
[AK7601A]
Command
Data 1 (4byte)
Data 2 (4byte)
Data 3 (4byte)
Data 4 (4byte)
Data 5 (4byte)
CAH
XO2IIR_a02
XO2IIR_a01
XO2IIR_a00
XO2IIR_b02
XO2IIR_b01
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
0x 00000000
0x 00000000
0x 04000000
0x 00000000
0x 00000000
Command
Data 1 (4byte)
Data 2 (4byte)
Data 3 (4byte)
Data 4 (4byte)
Data 5 (4byte)
CBH
XO3IIR_a02
XO3IIR_a01
XO3IIR_a00
XO3IIR_b02
XO3IIR_b01
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
0x 00000000
0x 00000000
0x 04000000
0x 00000000
0x 00000000
Command
Data 1 (4byte)
Data 2 (4byte)
Data 3 (4byte)
Data 4 (4byte)
Data 5 (4byte)
CCH
XO1IIR_a12
XO1IIR_a11
XO1IIR_a10
XO1IIR_b12
XO1IIR_b11
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
Command
Data 1 (4byte)
Data 2 (4byte)
Data 3 (4byte)
Data 4 (4byte)
Data 5 (4byte)
CDH
XO2IIR_a12
XO2IIR_a11
XO2IIR_a10
XO2IIR_b12
XO2IIR_b11
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
0x 00000000
0x 00000000
0x 04000000
0x 00000000
0x 00000000
Command
Data 1 (4byte)
Data 2 (4byte)
Data 3 (4byte)
Data 4 (4byte)
Data 5 (4byte)
CEH
XO3IIR_a12
XO3IIR_a11
XO3IIR_a10
XO3IIR_b12
XO3IIR_b11
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
0x 00000000
0x 00000000
0x 04000000
0x 00000000
0x 00000000
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
9EH
XO1IIR_a22
XO1IIR_a21
XO1IIR_a20
XO1IIR_b22
XO1IIR_b21
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
R/W
R/W
R/W
R/W
R/W
R/W
0x 0000
0x 0000
0x 4000
0x 0000
0x 0000
MS1446-J-00
初期値
初期値
初期値
0x 00000000
0x 00000000
0x 04000000
0x 00000000
0x 00000000
初期値
初期値
初期値
2012/07
- 54 -
[AK7601A]
Spectrum Analyzer
Lch
SASIIR
SAIIR1
>>3
Rch
<<1
a00
Z
-1
|X|
Z
-1
Resister
a50
Z
-1
Z
a51
b01
-1
b51
倍精度
Z
Z-1
-1
a02
b02
倍精度
SAIIR2
a10 ~ c12 倍精度
a50 ~ b52 倍精度
SAIIR3
a20 ~ c22 単精度
a50 ~ b52 倍精度
SAIIR4
a30 ~ c32 単精度
a50 ~ b52 倍精度
Figure 40. Spectrum Analyzer ブロック図
Command
Data 1 (4byte)
Data 2 (4byte)
Data 3 (4byte)
Data 4 (4byte)
Data 5 (4byte)
CFH
SAIIR1_a02
SAIIR1_a00
SAIIR1_b02
SAIIR1_b01
Dummy
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
-
R/W
R/W
R/W
R/W
R/W
-
Command
Data 1 (4byte)
Data 2 (4byte)
Data 3 (4byte)
Data 4 (4byte)
Data 5 (4byte)
D0H
SAIIR2_a02
SAIIR2_a00
SAIIR2_b02
SAIIR2_b01
Dummy
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
-
R/W
R/W
R/W
R/W
R/W
-
Command
Data 1 (4byte)
Data 2 (4byte)
Data 3 (4byte)
Data 4 (4byte)
Data 5 (4byte)
D1H
SASIIR_a51
SASIIR_a50
SASIIR_b51
Dummy
Dummy
シフト量
-
R/W
R/W
R/W
R/W
-
初期値
0x 00031773
0x 00031773
0x 07FBA0B8
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
9FH
SAIIR3_a22
SAIIR3_a20
SAIIR3_b22
SAIIR3_b21
Dummy
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
-
R/W
R/W
R/W
R/W
R/W
-
初期値
0x FD52
0x 02AE
0x C0E5
0x 79FB
Command
Data 1 (2byte)
Data 2 (2byte)
Data 3 (2byte)
Data 4 (2byte)
Data 5 (2byte)
A0H
SAIIR4_a32
SAIIR4_a30
SAIIR4_b32
SAIIR4_b31
Dummy
シフト量
1bit左 x 2
1bit左 x 2
1bit左 x 2
1bit左 x 2
-
R/W
R/W
R/W
R/W
R/W
-
MS1446-J-00
初期値
0x 0FFE2D4D
0x 0001D2B3
0x 0C009B92
0x 07FF1150
-
初期値
0x 0FF51627
0x 000AE9D9
0x 0C03A349
0x 07F72D4D
-
-
-
初期値
0x F779
0x 0887
0x C2D8
0x 3449
-
2012/07
- 55 -
[AK7601A]
スペクトラムアナライザの各レベルデータの読み出し。
Command
Data1 (2byte)
50H
125Hz (default)
R/W
RD
Command
Data1 (2byte)
51H
500Hz (default)
R/W
RD
Command
Data1 (2byte)
52H
2kHz (default)
R/W
RD
Command
Data1 (2byte)
53H
8kHz (default)
R/W
RD
Delay Block
(1/fs = 1/44100 = 約0.0226ms )を１単位として設定
Command
45H
Data 1 (2byte)
Front L1 out 遅延量
設定範囲(0x0000~0x031A)
Command
46H
Data 1 (2byte)
Front R1 out 遅延量
設定範囲(0x0000~0x031A)
Command
47H
Data 1 (2byte)
Rear L2 out 遅延量
設定範囲(0x0000~0x031A)
Command
48H
Data 1 (2byte)
Rear R2 out 遅延量
設定範囲(0x0000~0x031A)
Command
49H
Data 1 (2byte)
SW L3 out 遅延量
設定範囲(0x0000~0x031A)
Command
4AH
Data 1 (2byte)
SW R3 out 遅延量
設定範囲(0x0000~0x031A)
MS1446-J-00
設定単位
遅延量 1/fs単位
R/W
R/W
初期値
0x 0000
設定単位
遅延量 1/fs単位
R/W
R/W
初期値
0x 0000
設定単位
遅延量 1/fs単位
R/W
R/W
初期値
0x 0000
設定単位
遅延量 1/fs単位
R/W
R/W
初期値
0x 0000
設定単位
遅延量 1/fs単位
R/W
R/W
初期値
0x 0000
設定単位
遅延量 1/fs単位
R/W
R/W
初期値
0x 0000
2012/07
- 56 -
[AK7601A]
Command
Data 1 (2byte)
Data 1 (2byte)
Data 1 (2byte)
Data 1 (2byte)
Data 1 (2byte)
A1H
R/W
R/W
R/W
R/W
R/W
-
シフト量
1bit 左 x2
1bit 左 x2
1bit 左 x2
1bit 左 x2
-
Front L Gain設定 係数
Front R Gain設定 係数
Rear L Gain設定 係数
Rear R Gain設定 係数
Dummy
初期値
0x 4000
0x 4000
0x 4000
0x 4000
-
Command
A2H
R/W
シフト量
初期値
Data 1 (2byte)
0x
4000
R/W
SW L Gain設定 係数
1bit 左 x2
Data 1 (2byte)
0x 4000
R/W
SW R Gain設定 係数
1bit 左 x2
Data 1 (2byte)
Dummy
Data 1 (2byte)
Dummy
Data 1 (2byte)
Dummy
全てのDataがR/W 可能です。
Note: 遅延量は設定範囲の上限を超えた設定を行った場合には上限値で設定されます。
<遅延量設定例>
Input Sourceは 0FHのSWSW, RSW, FSW bit で設定します。
Lch input 1
例1. Input1 → L1, L2, L3
Input2 → 無
RL
FL
NL
Delay Memory 1word=24bit
18ms Delay = 794word (44.1kHz x 0.018)
<< 1
L1 out (Front)
L2 out (Rear)
<< 1
L3 out (SW)
<< 1
例2. Input1 →L2, L3
Input2 → L1
Lch input 1
Lch input 2
FL
RL
NL
Delay Memory 1word=24bit
18ms Delay = 794word (44.1kHz x 0.018)
<< 1
<< 1
<< 1
L1 out (Front)
L2 out (Rear)
L3 out (SW)
Figure 41. 遅延量設定例
MS1446-J-00
2012/07
- 57 -
[AK7601A]
システム設計
Figure 42にシステム接続例を示します。具体的な回路と測定例については評価用ボード (AKD7601A) を参照
して下さい。
DSP1
DSP2
DSP3
DVDD 25
10u
SDTO1/SDTO3 23
39 CLKMODE
0.1u
0.1u
VSS2 24
38 VSS3
2.2u
SDTI3 26
SDTI1 28
SDTI2 27
IBICK3 29
IBICK2 30
IBICK1 31
ILRCK3 32
ILRCK2 33
XTI 35
37 MUTEN
ILRCK1 34
XTO 36
Digital 5V
SDTO2/SDTI4 22
40 REF18
OLRCK 21
41 VSS4
OBICK 20
AK7601AVQ
42 MONOIN
MCKO 19
Top View
43 AINL1
DSP4
SCL 18
44 GNDIN1
SDA 17
45 AINR1
PDN 16
46 AINL2
μP
DZF 15
AOUT3R 14
AOUT3L
13
12
AOUT2R
11 AOUT2L
9 AOUT1L
10 AOUT1R
7 VSS1
6 AVDD
5 VCOM
4 AINR4
3 AINL4
2 AINR3
1 AINL3
48 AINR2
8 VREFH
47 GNDIN2
0.1u
MUTEN
Mute
Mute
Mute
Mute
2.2u
0.1u
Digital
Ground
Mute
Mute
0.1u
10u
Analog
Ground
10u
Analog 5V
Figure 42. システム接続例
• X’tal mode (CLKMODE pin = “L”)
• SDTO3, SDTI4 選択モード (DO21-20 bits = “10”, DO11-10 bits = “10”)
Note: REF18 pinから電流を取ってはいけません。
MS1446-J-00
2012/07
- 58 -
[AK7601A]
1. グランドと電源のデカップリング
電源とグランドの取り方には十分注意して下さい。通常AVDD,DVDDにはシステムのアナログ電源を供給し
ます。AVDD,DVDDが別電源で供給される場合は、電源立ち上げシーケンスを考える必要はありません。
VSS1,VSS2,VSS3, VSS4はアナロググランドに接続して下さい。システムのグランドはアナログとディジタル
で分けて配線し、PCボード上の電源に近いところで接続して下さい。小容量のデカップリングコンデンサは
なるべく電源ピンの近くに接続して下さい。
2. 基準電圧入力
VREFH pinに入力される電圧がアナログ入出力レンジを設定します。通常VREFH pinはAVDD pinに接続し、
VSS1 pinとの間に0.1μFのセラミックコンデンサを接続します。VCOMはAVDDx1/2電圧を出力しており、ア
ナログ信号のコモン電圧として使われます。このピンには高周波ノイズを除去するために2.2μF程度の電解コ
ンデンサと並列に0.1μFのセラミックコンデンサをVSS1 pinとの間に接続して下さい。特にセラミックコンデ
ンサはピンに出来るだけ近づけて接続して下さい。VCOM pinから電流を取ってはいけません。また、ディジ
タル信号、特にクロック信号は変調器へのカップリングを避けるためVREFH pin, VCOM pinからできるだけ
離して下さい。
3. アナログ入力
ADC入力はシングルエンド、擬似差動入力に対応しております。入力時、内部は45kΩ(typ)で
VCOM(AVDDx1/2)電圧にバイアスされています。入力レンジは0.65 x VREFH Vpp (typ)です。AK7601AはVSS1
からAVDDまでの電圧を入力することができます。出力コードのフォーマットは2’sコンプリメント(2の補数)
です。DCオフセットは内蔵のHPFでキャンセルされます。
AK7601Aは64fsでアナログ入力をサンプリングします。ディジタルフィルタは、64fsの整数倍付近の帯域を除
く阻止域以上のノイズをすべて除去します。AK7601Aは64fs付近のノイズを減衰させるためにアンチエリア
ジングフィルタ(RCフィルタ)を内蔵しています。
4. アナログ出力
DAC出力はシングルエンド出力に対応しております。出力レンジはVCOM電圧を中心に0.65xVREFH Vpp(typ)
です。外部加算回路のバイアス電圧は外部で供給されます。入力コードのフォーマットは2’sコンプリメント
(2の補数)で、7FFFFFH(@24bit)に対しては正のフルスケール、800000H(@24bit)に対しては負のフルスケール、
000000H(@24bit)での理想値はVCOM電圧が出力されます。ΔΣ変調器が発生する帯域外ノイズ(シェーピン
グノイズ)は内蔵のスイッチトキャパシタフィルタ(SCF)と連続フィルタ(CTF)で除去されます。
本LSIのアナログ出力はVCOM電圧に対して数mV程度のオフセットを持つため通常の使用ではコンデンサで
DC成分をカットします。
MS1446-J-00
2012/07
- 59 -
[AK7601A]
パッケージ
48pin LQFP(Unit: mm)
1.70Max
9.0
0.13 ± 0.13
7.0
36
1.40 ± 0.05
24
48
13
7.0
37
1
9.0
25
12
0.09 ∼ 0.20
0.5
0.22 ± 0.08
0.10 M
0° ∼ 10°
S
0.10 S
0.30 ~ 0.75
■ 材質・メッキ仕様
パッケージ材質:
リードフレーム材質:
リードフレーム処理:
エポキシ系樹脂
銅
半田(無鉛)メッキ
MS1446-J-00
2012/07
- 60 -
[AK7601A]
マーキング
AK7601AVQ
XXXXXXX
1
1) Pin #1 indication
2) Date Code: XXXXXXX(7 digits)
3) Marking Code: AK7601AVQ
改訂履歴
Date (YY/MM/DD)
12/07/11
Revision
00
Reason
初版
Page
MS1446-J-00
Contents
2012/07
- 61 -
[AK7601A]
重要な注意事項
z
z
z
z
z
z
本書に記載された製品、および、製品の仕様につきましては、製品改善のために予告なく変更すること
があります。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のものであることを弊社
営業担当、あるいは弊社特約店営業担当にご確認ください。
本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報は、半導体製品の動
作例、応用例を説明するものです。お客様の機器設計において本書に記載された周辺回路、応用回路、
ソフトウェアおよびこれらに関連する情報を使用される場合は、お客様の責任において行ってください。
本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報の使用に起因してお
客様または第三者に生じた損害に対し、弊社はその責任を負うものではありません。また、当該使用に
起因する、工業所有権その他の第三者の所有する権利に対する侵害につきましても同様です。
本書記載製品が、外国為替および、外国貿易管理法に定める戦略物資（役務を含む）に該当する場合、
輸出する際に同法に基づく輸出許可が必要です。
医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や動作不良が、
直接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極め
て高い信頼性を要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締役の書面によ
る同意をお取りください。
この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害等の
責任を一切負うものではありませんのでご了承ください。
お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用から損
害等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。
MS1446-J-00
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