[AK4753] AK4753 2-in, 4-out CODEC with DSP Functions 概 要 AK4753はディジタルシグナルプロセッサを内蔵した、2ch入力4ch出力のオーディオCODECです。シン グルエンド／差動出力に対応し、内蔵PLLによるマスタクロックフリーでの動作も可能です。ディジタ ルシグナルプロセッサには、ALCリミッタ、5バンドイコライザ、ボリュームコントロール、４次フィ ルタなどの機能を持ち、各出力のさまざまな設定を可能にしています。AK4753は広いダイナミックレ ンジを持ち、ADCでは96dB (S/N)、DACでは103dB (S/N)を実現しています。外付けのポテンショメー タ用に2入力の8-bit SAR ADCを内蔵し、ボリューム／低音のコントロール機能をサポートします。 AK4753はI2Cコントロールインタフェースで制御されますが、DSPブロックの係数値を保存した外付け EEP-ROMを使用することにより、マイクロコントローラは不要とすることができます。 特 徴 ディジタルオーディオ入力インタフェース − データフォーマット: MSB-first, 2’s complement − 16, 20, or 24-bits, I2S, MSB justified, LSB justified, or DSP mode − オーディオサンプリングレート: 8kHz to 48kHz アナログオーディオ入力 − シングルエンド入力 ステレオ 24-bit オーディオADC − S/N: 96dB S/(N+D): 85dB − Digital high-pass filter for DC-offset correction アナログオーディオ出力 − 4ch 24-bit オーディオDAC − シングルエンド出力 or 差動出力 − S/N: 103dB S/(N+D): 88dB 2入力セレクタ内蔵 8-bit SAR ADC ディジタルミキサ(ADC出力とDAC入力) ディジタル信号処理ブロック: DSP1, DSP2独立 − ALC/リミッタ機能 − ボリュームコントロール: 0dB to -127dB, 0.5dB steps, mute − プリゲイン: 0dB, +6dB, +12dB, +18dB − ポストゲイン: 0dB, +3.5dB, +6dB, +8dB − プログラマブル 5-bandイコライザ − 4次 HPF/LPF マスタクロックフリー動作 (PLL内蔵) PLL − 入力周波数: 24.576MHz, 24MHz, 22.5792MHz, 12.288MHz, 12MHz, and 11.2896MHz (XTI/MCKI pin) 1fs (LRCK pin), 32fs or 64fs (BICK pin) − 入力レベル: CMOS or AC-coupled (XTI/MCKI pin) マスタクロック入力: 256fs, 512fs, 1024fs μP I/F: I2C bus-slave (400kHz Fast-mode) 2 EEP-ROM control I/F: I C bus-master (400kHz Fast-mode) Ta = -30 ~ +85°C 電源電圧: Analog (AVDD): 3.0 ~ 3.6V (typ 3.3V) Digital (DVDD): 3.0 ~ 3.6V (typ 3.3V) パッケージ: 32 pin QFN (4 x 4 mm, 0.4mm pitch) MS1311-J-04 2013/04 -1- [AK4753] ■ ブロックダイアグラム MUTEN BYPASS PDN SDA LRCK BICK SDTI Serial Audio Interface Control SCL Serial Interface STO EESCL EESDA EXTEE EEP Control TEST LOUT1/LOUT+ DSP1 AINL Stereo ADC DAC1 ROUT1/LOUT- DATT AINR LOUT2/ROUT+/MOUT+ DSP2 DAC2 ROUT2/ROUT-/MOUT- VCOM PLL SAIN1 SAIN2 FLT t1 t1 ADC t2 t2 X’tal Oscillator XTI/MCKI XTO REG AVDD VSS1 DVDD VSS2 REG DSP Block HPF/LPF 4th order Five Biquads Pre Gain +18dB Limiter Post Gain +8dB Figure 1. ブロックダイアグラム MS1311-J-04 2013/04 -2- [AK4753] オーダリングガイド −30 ∼ +85°C 32 pin QFN (4 x 4 mm, 0.4mm pitch) AK4753用評価ボード AK4753EN AKD4753 BICK LRCK SDTI STO MUTEN SCL SDA EESCL 24 23 22 21 20 19 18 17 ピン配置 AK4753EN 13 FLT VSS2 29 Top View 12 TEST REG 30 11 SAIN1 BYPASS 31 10 SAIN2 NC 32 9 AINR 8 28 AINL DVDD 7 PDN VSS1 14 6 27 AVDD XTI/MCKI 5 EXTEE LOUT1/LOUT+ 15 4 26 ROUT1/LOUT- XTO 3 EESDA ROUT2/ROUT-/MOUT- 16 2 25 LOUT2/ROUT+/MOUT+ NC 1 ■ VCOM ■ MS1311-J-04 2013/04 -3- [AK4753] ピン／機能 No. 1 Pin Name I/O VCOM O LOUT2 O ROUT+ O MOUT+ O ROUT2 O ROUT− O MOUT− O ROUT1 O LOUT− O LOUT1 O LOUT+ O 6 7 8 9 10 11 AVDD VSS1 AINL AINR SAIN2 SAIN1 I I I I 12 TEST I 13 FLT O 14 PDN I 15 EXTEE I 16 17 18 19 EESDA EESCL SDA SCL I/O O I/O I 20 MUTEN O 21 STO O 22 23 24 SDTI LRCK BICK 25 NC 2 3 4 5 I I/O I/O - Function Common voltage output pin This pin must be connected to VSS1 with the capacitors of 2.2μF capacitor in series. Lch Line-Amp Output 2 Pin Single-ended mode (SPC1-0 bits = “11”) Rch Line-Amp Positive Output Pin Differential mode (SPC1-0 bits = “00”, “01”) Mono Line-Amp Positive Output Pin Differential mode (SPC1-0 bits = “10”) Rch Line-Amp Output 2 Pin Single-ended mode (SPC1-0 bits = “11”) Rch Line-Amp Negative Output Pin Differential mode (SPC1-0 bits = “00”, “01”) Mono Line-Amp Negative Output Pin Differential mode (SPC1-0 bits = “10”) Rch Line-Amp Output 1 Pin Single-ended mode (SPC1-0 bits = “10”, “11”) Lch Line-Amp Negative Output Pin Differential mode (SPC1-0 bits = “00”, “01”) Lch Line-Amp Output 1 Pin Single-ended mode (SPC1-0 bits = “10”, “11”) Lch Line-Amp Positive Output Pin Differential mode (SPC1-0 bits = “00”, “01”) Analog Power Supply Pin, 3.0V ~ 3.6V Ground 1 Pin L channel Analog Input Pin R channel Analog Input Pin 8-bit SAR ADC Analog Input 2 Pin 8-bit SAR ADC Analog Input 1 Pin TEST Input pin This pin must be connected to VSS2. PLL Loop Filter Pin This pin must be connected to VSS1 with one resistor and one capacitor in series. Power Down Pin When “L”, the AK4753 is in power-down mode and is held in reset. The AK4753 must be always reset upon power-up. EEP-ROM Enable Pin “H”: EEP-ROM download mode “L”: Serial control mode EEP-ROM Control Data Input/Output Pin EEP-ROM Control Data Clock Output Pin Control Data Input/Output Pin Control Data Clock Input Pin Mute Control Output Pin. “H”: Normal Operation “L”: Mute EEP-ROM Status Output Pin “H”: Read error “L”: No error Audio Serial Data Input Pin Input/Output Channel Clock Pin Audio Serial Data Clock Pin No Connect Pin No internal bonding. This pin must be connected to VSS2. MS1311-J-04 2013/04 -4- [AK4753] No. 26 Function X’tal Clock Output Pin X’tal / External Clock Input Pin 27 External Master Clock Input Pin 28 Digital Power Supply Pin, 3.0V ~ 3.6V 29 Ground 2 Pin Regulator Ripple Filter Pin 30 REG O This pin must be connected to VSS2 with 2.2μF capacitor in series. Bypass Control Input Pin 31 BYPASS I “H”: DSP Bypass mode “L”: Normal Operation No Connect Pin 32 NC No internal bonding. This pin must be connected to VSS2. Note 1. アナログ入力ピン(AINL, AINR, SAIN1, SAIN2)を除く全ての入力ピンはフローティングにしないでく ださい。 ■ Pin Name XTO XTI MCKI DVDD VSS2 I/O O I I - 未使用ピンの処理について 使用しない入出力ピンは下記の設定を行い、適切に処理してください。 Classification Pin Name Setting AINL, AINR, SAIN1, SAIN2, FLT, LOUT1/LOUT+, Analog ROUT1/LOUT-, LOUT2/ROUT+/MOUT+, オープン ROUT2/ROUT-/MOUTXTO, SDA, EESDA, EESCL, MUTEN, STO オープン Digital LRCK, BICK, SDTI, XTI/MCKI, EXTEE, TEST, SCL VSS2に接続 MS1311-J-04 2013/04 -5- [AK4753] 絶対最大定格 (全てのVSS pin =0V; Note 2) Parameter Symbol min max Unit Power Supplies: Analog AVDD -0.3 4.2 V Digital DVDD -0.3 4.2 V Analog Input Voltage (Note 3) VINA1 -0.3 AVDD+0.3 V Digital Input Voltage (Note 4) VIND -0.3 DVDD+0.3 V Input Current, Any Pin Except Supplies IIN -10 +10 mA Ambient Operating Temperature Ta -30 85 °C Storage Temperature Tstg -65 150 °C Note 2. 電圧は全てグランドピンに対する値です。全てのVSS pinは同じアナロググランドに接続して下さい。 Note 3. AINL, AINR, SAIN1, SAIN2 pins. Note 4. BYPASS, PDN, EESDA, XTI/MCKI, BICK, LRCK, SDTI, SCL, SDA, TEST pins 注意: この値を超えた条件で一度でも使用した場合、デバイスを破壊することがあります。その後の通常動 作は保証されません。 推奨動作条件 (全てのVSS pin =0V; Note 2) Parameter Power Supplies (Note 5) Symbol min typ max Unit Analog AVDD 3.0 3.3 3.6 V Digital DVDD 3.0 3.3 3.6 V Difference |DVDD-AVDD| 0 0.3 V Note 5. AVDDとDVDDの電源立ち上げシーケンスを考慮する必要はありません。各電源はPDN pin = “L”の状 態で立ち上げ、全ての電源が立ち上がった後、PDN pin =“H”としてください。PDN pin =“H”の時、AVDD とDVDDは同じ電圧にしてください。また、AK4753では全ての電源をONしてください。一部の電源 のみOFFすることはできません。(電源OFFとは電源をグランドと同電位にするか、あるいはフローテ ィングにすることです。) I2Cバスと接続して使う場合、周辺デバイスが電源ONの状態でAK4753のみ をOFFにしないでください。 注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分 ご注意下さい。 MS1311-J-04 2013/04 -6- [AK4753] アナログ特性 (CODEC) (Ta=25°C; AVDD=DVDD=3.3V; VSS1=VSS2=0V; fs=44.1kHz; BICK=64fs; Signal Frequency=1kHz; 24-bit Data; Measurement Band Width=20Hz∼20kHz; unless otherwise specified) Parameter min typ max Unit DAC Analog Output Characteristics: DAC → LOUT1/ROUT1, LOUT2/ROUT2 pins, Single-ended mode (SPC1-0 bits = “11”), HPF=LPF=EQ(5-BiQuads)=Limiter=OFF, DATT= 0dB, RL=5kΩ Resolution 24 Bits S/(N+D) (0dBFS) 75 85 dB DR (-60dBFS with A-weighted) 87 97 dB S/N (A-weighted) 87 97 dB Interchannel Isolation 80 95 dB Interchannel Gain Mismatch 0 0.5 dB Output Voltage AOUT=0.68 x AVDD 1.98 2.24 2.51 Vpp Load Resistance (AC load) 5 kΩ Load Capacitance 150 pF Power Supply Rejection Ratio (Note 6) 50 dB DAC Analog Output Characteristics: DAC → LOUT+/-, ROUT+/- pins, Differential mode (SPC1-0 bits = “00”), HPF=LPF=EQ(5-BiQuads)=Limiter=OFF, DATT= 0dB, RL=5kΩ S/(N+D) (0dBFS) 78 88 dB DR (-60dBFS with A-weighted) 93 103 dB S/N (A-weighted) 93 103 dB Interchannel Isolation 95 110 dB Interchannel Gain Mismatch 0 0.5 dB Output Voltage AOUT=0.70 x AVDD Vpp ±2.08 ±2.31 ±2.54 Load Resistance (AC load) 5 kΩ Load Capacitance 150 pF Power Supply Rejection (Note 6) 50 dB ADC to DAC Characteristics: AINL/AINR pins → DAC → LOUT1/ROUT1, LOUT2/ROUT2 pins, Single-ended mode (SPC1-0 bits = “11”), HPF=LPF=EQ(5-BiQuads)=Limiter=OFF, DATT= 0dB, RL=5kΩ Input Voltage AIN=0.8xAVDD 2.38 2.64 2.90 Vpp Input Resistance 24 35 kΩ S/(N+D) (-1dBFS) 73 84 dB DR (-60dBFS with A-weighted) 83 94 dB S/N (A-weighted) 83 94 dB ADC to DAC Characteristics: AINL/AINR pins → DAC → LOUT+/-, ROUT+/- pins, Differential mode (SPC1-0 bits = “00”, “01”), HPF=LPF=EQ(5-BiQuads)=Limiter=OFF, DATT= 0dB, RL=5kΩ Input Voltage AIN=0.8xAVDD 2.38 2.64 2.90 Vpp Input Resistance 24 35 kΩ S/(N+D) (-1dBFS) 74 85 dB DR (-60dBFS with A-weighted) 85 96 dB S/N (A-weighted) 85 96 dB Note 6. AVDD, DVDDに1kHz, 50mVppの正弦波を重畳した場合の値です。 MS1311-J-04 2013/04 -7- [AK4753] Parameter min typ max Power Supplies All Circuit Power-up (PDN pin = “H”) (Note 7) Differential Mode (SPC1-0 bits = “00”) AVDD 5.8 8.7 DVDD 4.2 6.3 Single-ended Mode (SPC1-0 bits = “11”) AVDD 9.0 13.5 DVDD 4.6 6.9 Power-down (PDN pin = “L”) (Note 8) AVDD + DVDD 1 10 Note 7. PLL Master Mode (MCKI=12MHz), PMAD=PMDIG=PMLO1=PMLO2=PMSAR=PMPLL bits = “1”. Note 8. 全てのディジタル入力ピンをDVDDまたはVSS2に固定した時の値です。 アナログ特性 (8-bit SAR ADC) (Ta=25°C; AVDD=DVDD =3.3V; VSS1=VSS2=0V; unless otherwise specified) Parameter min 8-bit SAR ADC Characteristics Resolution No Missing Codes 7 Integral Nonlinearity Error Differential Nonlinearity Error Analog Input Voltage Range 0 Offset Error Gain Error Accuracy (Note 9) Potentiometer Resistance (Figure 2) VR Note 9. SAIN1or SAIN2 pinに1.1Vを入力した場合の理想コードとの差です。 Unit mA mA mA mA µA typ max Unit 8 8 - ±1 ±1 AVDD ±1 ±1 ±1.2 100 Bits Bits LSB LSB V LSB LSB % kΩ AVDD Potentiometer VR SAIN1/2 pin SAR ADC Figure 2. ポテンショメータ抵抗 MS1311-J-04 2013/04 -8- [AK4753] フィルタ特性 (Ta =-30 ~ 85°C; AVDD=DVDD=3.0V ~ 3.6V; fs=44.1kHz; HPF=LPF=EQ(5-BiQuads)=Limiter=OFF) Parameter Symbol min typ max Unit ADC Digital Filter (Decimation LPF): Passband (Note 10) PB 0 17.3 kHz ±0.16dB 19.4 kHz −0.66dB 19.9 kHz −1.1dB 22.1 kHz −6.9dB Stopband SB 26.1 kHz Passband Ripple PR dB ±0.16 Stopband Attenuation SA 73 dB Group Delay (Note 11) GD 15 1/fs Group Delay Distortion 0 ΔGD μs ADC Digital Filter (HPF): Frequency Response FR 0.9 Hz −3.0dB 6.0 Hz −0.1dB DAC Digital Filter: Passband (Note 12) PB 0 20.0 kHz ±0.05dB 22.05 kHz −6.0dB Stopband SB 24.1 kHz Passband Ripple PR dB ±0.05 Stopband Attenuation SA 53 dB Group Delay (Note 13) GD 25 1/fs DAC Digital Filter (LPF) + SCF: FR dB Frequency Response: 0 ∼ 20.0kHz ±0.4 Note 10. 各振幅特性の周波数はfs (システムサンプリングレート)に比例します。各応答は1kHzを基準にしま す。 Note 11. デジタルフィルタによる演算遅延で、アナログ信号が入力されてから両チャネルの24ビットデータ が出力レジスタにセットされるまでの時間です。 Note 12. 各振幅特性の周波数はfs (システムサンプリングレート)に比例します。各応答は1kHzを基準にしま す。 Note 13. デジタルフィルタによる演算遅延で、24ビットデータが入力レジスタにセットされてからアナログ 信号が出力されるまでの時間です。 DC 特性 (Ta=-30 ~ 85°C; AVDD=DVDD= 3.0V ~ 3.6V) Parameter Symbol min High-Level Input Voltage VIH 70%DVDD Low-Level Input Voltage VIL Input Voltage at AC Coupling (XTI/MCKI pin) VAC 40%DVDD (Note 14) High-Level Output Voltage (Note 15) VOH (Iout = −100μA) DVDD−0.4 Low-Level Output Voltage (Note 15) VOL (Except SDA, EESDA, EESCL pins: Iout = 100μA) (SDA, EESDA, EESCL pins: Iout = 3mA) VOL Input Leakage Current Iin Note 14. XTI/MCKI pinにカップリングコンデンサを接続した場合。 Note 15. XTO pinを除く。 MS1311-J-04 typ - max 30%DVDD Unit V V - - Vpp - - V - 0.4 0.4 ±10 V V μA 2013/04 -9- [AK4753] スイッチング 特性 (Ta=-30 ~ 85°C, AVDD= DVDD= 3.0V ~ 3.6V, CL=20pF; unless otherwise specified) Parameter Symbol min typ Crystal Resonator Frequency fXTAL 11.2896 PLL Master Mode (PLL Reference Clock = XTI/MCKI pin) MCKI Input Timing Frequency fCLK 11.2896 Pulse Width Low tCLKL 0.4/fCLK Pulse Width High tCLKH 0.4/fCLK AC Pulse Width tACW 18.5 LRCK Output Timing Frequency fs Table 6 DSP Mode: Pulse Width High tLRCKH tBCK Except DSP Mode: Duty Cycle Duty 50 BICK Output Timing Period BCKO bit = “0” tBCK 1/(32fs) BCKO bit = “1” tBCK 1/(64fs) Duty Cycle dBCK 50 PLL Slave Mode (PLL Reference Clock = LRCK pin) LRCK Input Timing Frequency fs 7.35 DSP Mode: Pulse Width High tLRCKH tBCK−60 Except DSP Mode: Duty Cycle Duty 45 BICK Input Timing Period tBCK 1/(64fs) Pulse Width Low tBCKL 130 Pulse Width High tBCKH 130 PLL Slave Mode (PLL Reference Clock = BICK pin) LRCK Input Timing Frequency fs 7.35 DSP Mode: Pulse Width High tLRCKH tBCK−60 Except DSP Mode: Duty Cycle Duty 45 BICK Input Timing Period PLL3-0 bits = “0010” tBCK 1/(32fs) PLL3-0 bits = “0011” tBCK 1/(64fs) Pulse Width Low tBCKL 0.4 x tBCK Pulse Width High tBCKH 0.4 x tBCK - MS1311-J-04 max Unit 12.288 MHz 24.576 - MHz ns ns ns - kHz ns % - ns ns % 48 1/fs − tBCK 55 kHz ns % 1/(32fs) - ns ns ns 48 1/fs − tBCK 55 kHz ns % - ns ns ns ns 2013/04 - 10 - [AK4753] Parameter External Slave Mode MCKI Input Timing Frequency 256fs 512fs 1024fs Pulse Width Low Pulse Width High LRCK Input Timing Frequency 256fs 512fs 1024fs DSP Mode: Pulse Width High Except DSP Mode: Duty Cycle BICK Input Timing Period (Note 16) Symbol min typ max Unit fCLK fCLK fCLK tCLKL tCLKH 1.8816 3.7632 7.5264 0.4/fCLK 0.4/fCLK - 12.288 13.312 13.312 - MHz MHz MHz ns ns fs fs fs tLRCKH Duty 7.35 7.35 7.35 tBCK−60 45 - 48 26 13 1/fs − tBCK 55 kHz kHz kHz ns % - - - - ns s ns ns - 12.288 13.312 13.312 - MHz MHz MHz ns ns tBCK 50 48 - kHz ns % 1/(32fs) 1/(64fs) 50 - ns ns % tBCK 312.5 or 1/(126fs) 130 130 Pulse Width Low tBCKL Pulse Width High tBCKH External Master Mode MCKI Input Timing Frequency 256fs fCLK 1.8816 512fs fCLK 3.7632 1024fs fCLK 7.5264 Pulse Width Low tCLKL 0.4/fCLK Pulse Width High tCLKH 0.4/fCLK LRCK Output Timing Frequency fs 7.35 DSP Mode: Pulse Width High tLRCKH Except DSP Mode: Duty Cycle Duty BICK Output Timing Period BCKO bit = “0” tBCK BCKO bit = “1” tBCK Duty Cycle dBCK Note 16. min.値は、312.5ns または1/(126fs)sの大きい方の値です。 MS1311-J-04 2013/04 - 11 - [AK4753] Parameter Symbol min typ max Audio Interface Timing (DSP Mode) Master Mode tDBF 0.5 x tBCK −40 0.5 x tBCK 0.5 x tBCK +40 LRCK “↑” to BICK “↑” (Note 17) tDBF 0.5 x tBCK −40 0.5 x tBCK 0.5 x tBCK +40 LRCK “↑” to BICK “↓” (Note 18) SDTI Hold Time tSDH 50 SDTI Setup Time tSDS 50 Slave Mode tLRB 0.4 x tBCK LRCK “↑” to BICK “↑” (Note 17) tLRB 0.4 x tBCK LRCK “↑” to BICK “↓” (Note 18) tBLR 0.4 x tBCK BICK “↑” to LRCK “↑” (Note 17) tBLR 0.4 x tBCK BICK “↓” to LRCK “↑” (Note 18) SDTI Hold Time tSDH 50 SDTI Setup Time tSDS 50 2 Audio Interface Timing (Right/Left justified & I S) Master Mode tMBLR 40 −40 BICK “↓” to LRCK Edge (Note 19) SDTI Hold Time tSDH 50 SDTI Setup Time tSDS 50 Slave Mode tLRB 50 LRCK Edge to BICK “↑” (Note 19) tBLR 50 BICK “↑” to LRCK Edge (Note 19) SDTI Hold Time tSDH 50 SDTI Setup Time tSDS 50 Note 17. MSBS, BCKP bits = “00” or “11”. Note 18. MSBS, BCKP bits = “01” or “10”. Note 19. この規格値はLRCKのエッジとBICK の“↑”が重ならないように規定しています。 MS1311-J-04 Unit ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns 2013/04 - 12 - [AK4753] Parameter Symbol min typ Control Interface Timing (I2C bus-slave): SCL, SDA pins (Note 20) SCL Clock Frequency fSCL1 Bus Free Time Between Transmissions tBUF1 1.3 Start Condition Hold Time (prior to first clock pulse) tHD1:STA 0.6 Clock Low Time tLOW1 1.3 Clock High Time tHIGH1 0.6 Setup Time for Repeated Start Condition tSU1:STA 0.6 SDA Hold Time from SCL Falling (Note 21) tHD1:DAT 0 SDA Setup Time from SCL Rising tSU1:DAT 0.1 Rise Time of Both SDA and SCL Lines tR1 Fall Time of Both SDA and SCL Lines tF1 Capacitive Load on Bus Cb1 Setup Time for Stop Condition tSU1:STO 0.6 Pulse Width of Spike Noise Suppressed by Input Filter tSP1 0 EEP-ROM Control Interface Timing (I2C bus-master): EESCL, EESDA pins (Note 20) EESCL Clock Frequency fSCL2 200 280 Bus Free Time Between Transmissions tBUF2 1.3 Start Condition Hold Time (prior to first clock pulse) tHD:STA2 0.6 Clock Low Time tLOW2 1.3 Clock High Time tHIGH2 0.6 Setup Time for Repeated Start Condition tSU2:STA 0.6 EESDA Hold Time from EESCL Falling (Note 21) tHD2:DAT 0 EESDA Setup Time from EESCL Rising tSU2:DAT 0.1 Rise Time of Both EESDA and EESCL Lines tR2 Fall Time of Both EESDA and EESCL Lines tF2 Capacitive Load on Bus Cb2 Setup Time for Stop Condition tSU2:STO 0.6 Pulse Width of Spike Noise Suppressed by Input Filter tSP2 0 Power-down & Reset Timing PDN Pulse Width (Note 22) tPD 10 Note 20. I2C-busはNXP B.V.の商標です。 Note 21. データは最低300ns (SCLの立ち下がり時間)の間保持されなければなりません。 Note 22. AK4753はPDN pin = “L”でリセットされます。 MS1311-J-04 max Unit 400 0.3 0.3 400 50 kHz μs μs μs μs μs μs μs μs μs pF μs ns 400 0.9 0.3 0.3 400 50 kHz μs μs μs μs μs μs μs μs μs pF μs ns - ms 2013/04 - 13 - [AK4753] ■ タイミング波形 1/fCLK tACW 1000pF tACW Measurement Point MCKI Input 100kΩ VAC VSS2 VSS2 Figure 3. MCKI AC Coupling Timing 1/fCLK VIH MCKI VIL tCLKH tCLKL 1/fs 50%DVDD LRCK tLRCKH tLRCKL tBCK Duty = tLRCKH x fs x 100 tLRCKL x fs x 100 50%DVDD BICK tBCKH tBCKL dBCK = tBCKH / tBCK x 100 tBCKL / tBCK x 100 Figure 4. Clock Timing (PLL/EXT Master mode) tLRCKH LRCK 50%DVDD tDBF BICK (BCKP = "0") 50%DVDD BICK (BCKP = "1") 50%DVDD tSDS tSDH VIH SDTI VIL Figure 5. Audio Interface Timing (PLL/EXT Master mode, DSP mode, MSBS bit= “0”) MS1311-J-04 2013/04 - 14 - [AK4753] tLRCKH LRCK 50%DVDD tDBF BICK (BCKP = "1") 50%DVDD BICK (BCKP = "0") 50%DVDD tSDS tSDH VIH SDTI VIL Figure 6. Audio Interface Timing (PLL/EXT Master mode, DSP mode, MSBS bit= “1”) 50%DVDD LRCK tMBLR BICK 50%DVDD tSDS tSDH VIH SDTI VIL Figure 7. Audio Interface Timing (PLL/EXT Master mode, Except DSP mode) 1/fs VIH LRCK VIL tLRCKH tBLR tBCK VIH BICK (BCKP = "0") VIL tBCKH tBCKL VIH BICK (BCKP = "1") VIL Figure 8. Clock Timing (PLL Slave mode; PLL Reference Clock = LRCK or BICK pin, DSP mode, MSBS bit= “0”) MS1311-J-04 2013/04 - 15 - [AK4753] 1/fs VIH LRCK VIL tLRCKH tBLR tBCK VIH BICK (BCKP = "1") VIL tBCKH tBCKL VIH BICK (BCKP = "0") VIL Figure 9. Clock Timing (PLL Slave mode; PLL Reference Clock = LRCK or BICK pin, DSP mode, MSBS bit= “1”) tLRCKH VIH LRCK VIL tLRB VIH BICK VIL (BCKP = "0") VIH BICK (BCKP = "1") VIL tSDS SDTI tSDH VIH MSB VIL Figure 10. Audio Interface Timing (PLL Slave mode, DSP mode; MSBS bit= “0”) tLRCKH VIH LRCK VIL tLRB VIH BICK VIL (BCKP = "1") VIH BICK (BCKP = "0") VIL tSDS SDTI tSDH MSB VIH VIL Figure 11. Audio Interface Timing (PLL Slave mode, DSP mode; MSBS bit= “1”) MS1311-J-04 2013/04 - 16 - [AK4753] 1/fCLK VIH MCKI VIL tCLKH tCLKL 1/fs VIH LRCK VIL tLRCKH Duty = tLRCKH x fs x 100 tLRCKL x fs x 100 tLRCKL tBCK VIH BICK VIL tBCKH tBCKL Figure 12. Clock Timing (EXT Slave mode) VIH LRCK VIL tLRB tBLR VIH BICK VIL tSDS tSDH VIH SDTI VIL Figure 13. Audio Interface Timing (PLL/EXT Slave mode, Except DSP mode) VIH SDA VIL tBUF tLOW tHIGH tR tF tSP VIH SCL VIL tHD:STA Stop tHD:DAT tSU:DAT Start tSU:STA tSU:STO Start Stop 2 Figure 14. I C Bus Mode Timing tPD PDN VIL Figure 15. Power Down & Reset Timing MS1311-J-04 2013/04 - 17 - [AK4753] 機能説明 ■ AK4753概要 AK4753はディジタルシグナルプロセッサを内蔵したオーディオCODECです。 EEP-ROMインタフェースと2系統入力の8-bit SAR ADCが集積され、容易にシステムを構築することができま す。SAR ADCは2チャネルの入力セレクタを持ち、順次AD変換が可能です。SAIN1の入力電圧に応じて内蔵 DATTをコントロールし、SAIN2の入力に応じてイコライザのゲインをコントロールします。 外付けEEP-ROMにDSPブロックの係数と設定値を保存します。AK4753が立ち上がると、最初にEEP-ROMの データを読み出し、それらの値を内部レジスタに反映します。 EEP-ROMに保存されるデータは下記のとおりです。 a. 基本機能 - 出力設定(ステレオモード、2.1チャネルモード、4チャネルモード) - PLLモード設定: マスタ/スレーブ, PLL基準クロック, サンプリング周波数 - オーディオインタフェースフォーマット - DATT - DSP1/2のポストゲイン、プリゲイン設定 - DSP1/2のリミッタ設定 b. DSP1/2係数設定 - LPF/HPFの係数設定 - 5バンドEQの係数設定 MS1311-J-04 2013/04 - 18 - [AK4753] ■ システムクロック 外部とのI/Fモードは以下の4通りの方法があります。(Table 1, Table 2) Mode PMPLL bit M/S bit PLL3-0 bits 1 1 Table 4 1 0 Table 4 0 0 x 0 1 x PLL Master Mode PLL Slave Mode (PLL Reference Clock: LRCK or BICK pin) EXT Slave Mode EXT Master Mode Figure Figure 20 Figure 21 Figure 22 Figure 23 Figure 24 Figure 25 Figure 26 Table 1. クロックモード設定 (x: Don’t care) Mode BICK pin Output PLL Master Mode Selected by PLL3-0 bits (Selected by BCKO bit) PLL Slave Mode Input GND (PLL Reference Clock: LRCK or BICK pin) (Selected by PLL3-0 bits) Input EXT Slave Mode Selected by FS1-0 bits (≥ 32fs) Output EXT Master Mode Selected by FS1-0 bits (Selected by BCKO bit) Table 2. 各クロックモードのピン状態 ■ XTI/MCKI pin LRCK pin Output (1fs) Input (1fs) Input (1fs) Output (1fs) マスタモードとスレーブモードの切り替え マスタモードとスレーブモードの切り替えはM/S bitで行います。 “1”でマスタモード、“0”でスレーブモード です。AK4753はパワーダウン時(PDN pin=“L”)、及びリセット解除後は、スレーブモードです。リセット解 除後、M/S bit を“1” に設定することでマスタモードになります。 マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4753のLRCK, BICK pinはフローティン グの状態です。そのため、AK4753のLRCK, BICK pinに100kΩ程度のプルアップあるいはプルダウン抵抗を入 れる必要があります。 M/S bit Mode 0 Slave Mode (default) 1 Master Mode Table 3. マスタ/スレーブモード設定 MS1311-J-04 2013/04 - 19 - [AK4753] ■水晶発振回路 AK4753のXTI/MCKI pinには、以下の方法でのクロックの供給が可能です。 1. X’talを使う場合 (PWXTAL bit= “1”) XTI C 160kΩ(typ) C XTO AK4753 Figure 16. X’talモード Note: コンデンサの値は水晶振動子に依存します(Typ.10-40pF)。 2. 外部クロックを使う場合 (PWXTAL bit= “1”) Note: DVDD以上のクロックは入力しないで下さい。 XTI/MCKI XTI/MCKI External Clock External Clock C 160k Ω (typ) 160kΩ (typ) XTO XTO AK4753 Figure 17 直接入力する場合 (Input: CMOS Level) AK4753 Figure 18 ACカップルして入力する場合 (Input: > 40%DVDD, C=1000pF) 3. XTI/MCKI, XTO pinを使わない場合 (PWXTAL bit= “0”) XTI/MCKI 160kΩ (typ) XTO AK4753 Figure 19. オフモード MS1311-J-04 2013/04 - 20 - [AK4753] ■ PLL Mode (PMPLL bit = “1”) PMPLL bit = “1”の時、内蔵の高精度アナログPLLはFS3-0 bit, PLL3-0 bitで選択したクロックに応じて動作しま す。PLLのロック時間は、電源投入後、PMPLL bit を “0” Æ “1”に変更し、安定したクロックが入力された場 合、またはサンプリング周波数が変更された場合、Table 4の通りです。 1. PLL Modeの設定 Mode PLL3 bit PLL2 bit PLL1 bit PLL0 bit PLL基準クロ ック入力ピン 0 1 2 3 4 5 6 7 8 0 0 0 0 0 0 0 1 1 0 0 0 1 1 1 1 1 1 0 1 1 0 0 1 1 0 0 0 0 1 0 1 0 1 0 1 LRCK pin BICK pin BICK pin XTI/MCKI pin XTI/MCKI pin XTI/MCKI pin XTI/MCKI pin XTI/MCKI pin XTI/MCKI pin Others Others 入力周波数 FLT pin Rp, Cp Rp[Ω] Cp[F] 10k 100n 10k 4.7n 10k 4.7n 10k 4.7n 10k 4.7n 10k 4.7n 10k 4.7n 10k 4.7n 10k 4.7n PLLロッ ク時間 (max) 40 ms 4 ms 4 ms 4 ms 4 ms 4 ms 4 ms 4 ms 4 ms 1fs (default) 32fs 64fs 11.2896MHz 12.288MHz 12MHz 24MHz 22.5792MHz 24.576MHz N/A (*fs: Sampling Frequency, N/A: Not Available) Table 4. PLL Mode 設定 2. PLL Modeのサンプリング周波数設定(PLL基準クロック入力ピン: XTI/MCKI pin) PLL2 bit = “1” で基準クロックがXTI/MCKI pin から入力される場合、または水晶発振回路を使用する場合は、 Table 5の設定によりサンプリング周波数が選択できます。 Mode FS3 bit FS2 bit FS1 bit FS0 bit Sampling Frequency (Note 23) 0 0 0 0 0 8kHz mode (default) 1 0 0 0 1 12kHz mode 2 0 0 1 0 16kHz mode 3 0 0 1 1 24kHz mode 4 0 1 0 0 7.35kHz mode 5 0 1 0 1 11.025kHz mode 6 0 1 1 0 14.7kHz mode 7 0 1 1 1 22.05kHz mode 10 1 0 1 0 32kHz mode 11 1 0 1 1 48kHz mode 14 1 1 1 0 29.4kHz mode 15 1 1 1 1 44.1kHz mode Others Others N/A (Reference Clock = XTI/MCKI pin) (N/A: Not Available) Table 5. サンプリング周波数設定 (PMPLL bit = “1”) Note 23. PLL基準クロック入力ピンがXTI/MCKI pin の場合、PLL3-0 bits (入力周波数)とFS3-0 bits (Sampling Frequency) の組み合わせにより、Sampling Frequency がモード名のSampling Frequency と異なるケー スがあります。正確なSampling Frequency はTable 6を確認してください。 Master Mode時のBICKと LRCKの出力周波数もTable 6のSampling Frequency に対応した周波数となります。PLL基準クロック 入力ピンが BICK pin およびLRCK pin 時のSampling Frequencyはモード名のSampling Frequency と一 致します。 MS1311-J-04 2013/04 - 21 - [AK4753] Input Frequency MCKI[MHz] 11.2896 Sampling Frequency Sampling Frequency Mode generated by PLL [kHz] (Note 24) 8kHz mode 8.000000 12kHz mode 12.000000 16kHz mode 16.000000 24kHz mode 24.000000 32kHz mode 32.000000 48kHz mode 48.000000 11.025kHz mode 11.025000 22.05kHz mode 22.050000 44.1kHz mode 44.100000 7.35kHz mode 7.350000 14.7kHz mode 14.700000 29.4kHz mode 29.400000 12.288 8kHz mode 8.000000 12kHz mode 12.000000 16kHz mode 16.000000 24kHz mode 24.000000 32kHz mode 32.000000 48kHz mode 48.000000 11.025kHz mode 11.025000 22.05kHz mode 22.050000 44.1kHz mode 44.100000 7.35kHz mode 7.350000 14.7kHz mode 14.700000 29.4kHz mode 29.400000 12 8kHz mode 8.000000 12kHz mode 12.000000 16kHz mode 16.000000 24kHz mode 24.000000 32kHz mode 32.000000 48kHz mode 48.000000 11.025kHz mode 11.024877 22.05kHz mode 22.049753 44.1kHz mode 44.099507 7.35kHz mode 7.349918 14.7kHz mode 14.699836 29.4kHz mode 29.399671 Sampling frequency that differs from sampling frequency of mode name Note 24. 小数点7桁以下は四捨五入して削除しています。 Table 6. Sampling Frequency at PLL mode (Reference clock is MCKI) MS1311-J-04 2013/04 - 22 - [AK4753] Input Frequency MCKI[MHz] 24 Sampling Frequency Sampling Frequency Mode generated by PLL [kHz] (Note 24) 8kHz mode 8.000000 12kHz mode 12.000000 16kHz mode 16.000000 24kHz mode 24.000000 32kHz mode 32.000000 48kHz mode 48.000000 11.025kHz mode 11.024877 22.05kHz mode 22.049753 44.1kHz mode 44.099507 7.35kHz mode 7.349918 14.7kHz mode 14.699836 29.4kHz mode 29.399671 22.5792 8kHz mode 8.000000 12kHz mode 12.000000 16kHz mode 16.000000 24kHz mode 24.000000 32kHz mode 32.000000 48kHz mode 48.000000 11.025kHz mode 11.025000 22.05kHz mode 22.050000 44.1kHz mode 44.100000 7.35kHz mode 7.350000 14.7kHz mode 14.700000 29.4kHz mode 29.400000 24.576 8kHz mode 8.000000 12kHz mode 12.000000 16kHz mode 16.000000 24kHz mode 24.000000 32kHz mode 32.000000 48kHz mode 48.000000 11.025kHz mode 11.025000 22.05kHz mode 22.050000 44.1kHz mode 44.100000 7.35kHz mode 7.350000 14.7kHz mode 14.700000 29.4kHz mode 29.400000 Sampling frequency that differs from sampling frequency of mode name Note 24. 小数点7桁以下は四捨五入して削除しています。 Table 6. Sampling Frequency at PLL mode (Reference clock is MCKI) 3. PLL Modeのサンプリング周波数設定(PLL基準クロック入力ピン: LRCK or BICK pin) PLL2 bit = “0” の場合(LRCK or BICKより入力)は、FS3, FS2 bitでサンプリング周波数の設定を行って下さい。 (Table 7)。 Sampling Frequency Mode FS3 bit FS2 bit FS1 bit FS0 bit Range 0 0 x 0 x (default) 7.35kHz ≤ fs ≤ 12kHz 0 1 x 1 x 12kHz < fs ≤ 24kHz 1 0 x 2 x 24kHz < fs ≤ 48kHz Others Others N/A (PLL Reference: Clock: LRCK or BICK pin) (x: Don’t care, N/A: Not Available) Table 7. サンプリング周波数設定 (PLL2 bit = “0” and PMPLL bit = “1”) MS1311-J-04 2013/04 - 23 - [AK4753] ■ PLLのアンロックについて 1. PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”) このモードで PMPLL bit = “0” Æ “1”にした後PLLがロックするまでの間、BICKとLRCKは “L”を出力、MCKO bit = “1”のときMCKO pinからは正常でない周波数のクロックが出力されます。(Table 8) PLLロック後、BICK とLRCK出力は “L”からクロック出力となりますので最初の1周期分のLRCK, BICKは、正常でない可能性が ありますが、1fs後には正常なクロックになります。サンプリング周波数を変更する場合は一度 PMPLL bit = “0”にすることでアンロック状態の不定なBICK, LRCKを出力させずに “L”を出力させることができます。 PLL State BICK pin LRCK pin PMPLL bit “0” Æ “1” “L” Output “L” Output PLL Unlock (Except for the above) Not fixed Not fixed PLL Lock Table 9 1fs Output Table 8. PLLマスタモード時のクロック動作 (PMPLL bit = “1”, M/S bit = “1”) ■ PLLマスタモード (PMPLL bit = “1”, M/S bit = “1”) 外部から11.2896MHz ,12MHz, 12.288MHz, 22.5792MHz, 24MHz or 24.576MHz のクロックをXTI/MCKI pinに 入力時、または水晶発振回路を使用時、内蔵PLLによりBICK, LRCKクロックを生成し出力します。BICK出 力はBCKO bitにより、32fs or 64fsを選択することができます。(Table 9) AK4753 11.2896MHz, 12MHz, 12.288MHz 22.5792MHz, 24MHz, 24.576MHz DSP MCKI BICK LRCK 32fs, 64fs 1fs BCLK LRCK SDTO SDTI Figure 20. PLLマスタモード (External Clock Mode) AK4753 XTO X’tal 11.2896MHz, 12MHz, 12.288MHz 22.5792MHz, 24MHz, 24.576MHz DSP XTI BICK 32fs, 64fs BCLK LRCK 1fs LRCK SDTO SDTI Figure 21. PLLマスタモード (X’tal Mode) BCKO bit BICK出力周波数 0 32fs 1 64fs (default) Table 9. マスタモード時のBICK出力周波数 MS1311-J-04 2013/04 - 24 - [AK4753] ■ PLLスレーブモード (PMPLL bit = “1”, M/S bit = “0”) MCKI, BICK or LRCK pinへ入力されるクロックを基準に内部のPLLにてAK4753に必要なクロックを生成し ます。PLLの基準クロックは、PLL3-0 bitにて設定することができます (Table 4)。 FS3-0 bitを設定することで、7.35kHz ∼ 48kHzの任意のサンプリング周波数に対応します。(Table 7) AK4753 DSP MCKI BICK 32fs or 64fs 1fs LRCK BCLK LRCK SDTO SDTI Figure 22. PLLスレーブモード (PLL Reference Clock: BICK pin) AK4753 DSP MCKI ≥ 32fs BICK 1fs LRCK BCLK LRCK SDTO SDTI Figure 23. PLLスレーブモード (PLL Reference Clock: LRCK pin) ■ EXTスレーブモード (PMPLL bit = “0”, M/S bit = “0”) PMPLL bitを “0”にすることで、外部クロックモード(EXT Mode)で動作し、XTI/MCKI pinからPLLを介さずに 直接、ADC, DACにマスタクロックを入力できます。このモードは通常のオーディオCODECとのI/Fに対して 互換性があります。必要なクロックはMCKI (256fs, 512fs or 1024fs), BICK (≥32fs), LRCK(fs)です。MCKIと LRCKは同期する必要がありますが位相を合わせる必要はありません。MCKIの入力周波数はFS1-0 bitsにより 選択することが可能です。(Table 10) MCKI Input Sampling Frequency Frequency Range x 0 0 0 256fs (default) 7.35kHz ∼ 48kHz x 1 0 1 1024fs 7.35kHz ∼ 13kHz x 2 1 0 512fs 7.35kHz ∼ 26kHz x 3 1 1 512fs 7.35kHz ∼ 26kHz Table 10. EXTスレーブモード時のMCKI周波数 (PMPLL bit = “0”, M/S bit = “0”) (x: Don’t care) Mode FS3-2 bits FS1 bit FS0 bit MS1311-J-04 2013/04 - 25 - [AK4753] 低速サンプリング時は帯域外ノイズのため、DAC出力のS/Nが劣化します。MCKIに入力されるマスタクロッ クの周波数を上げることで、S/Nを改善できます。Table 11はDAC出力からLOUT1/ROUT1 pin または LOUT2/ROUT2 pinに通した場合のS/Nです。 S/N (fs=8kHz, 20kHzLPF + A-weighted) 256fs 87 dB 512fs 96 dB 1024fs 97 dB Table 11. L/ROUT1, L/ROUT2 pinからのDAC出力のS/NとMCKIの関係 (SPC1-0 bits = “00”) MCKI AK4753 DSP 256fs, 512fs or 1024fs MCKI BICK LRCK MCLK ≥ 32fs 1fs BCLK LRCK SDTO SDTI Figure 24. EXTスレーブモード ■ EXTマスタモード (PMPLL bit = “0”, M/S bit = “1”) PMPLL bit = “0”およびM/S bit = “1”に設定することで、外部クロックマスタモード(EXT Master Mode)で動作 し、XTI/MCKI pinからPLLを介さずに直接ADC, DACにマスタクロックを入力、または水晶振動回路を使用で きます。必要なクロックはMCKI (256fs, 512fs or 1024fs)です。XTI/MCKI pinの入力周波数はFS1-0 bitにより選 択することが可能です(Table 12)。 XTI/MCKI サンプリング周波数レンジ 入力周波数 0 x 0 0 256fs (default) 7.35kHz ∼ 48kHz 1 x 0 1 1024fs 7.35kHz ∼ 13kHz 2 x 1 0 512fs 7.35kHz ∼ 26kHz 3 x 1 1 512fs 7.35kHz ∼ 26kHz Table 12. EXTマスタモード時のXTI/MCKI入力周波数 (PMPLL bit = “0”, M/S bit = “1”) (x: Don’t care) Mode FS3-2 bits FS1 bit FS0 bit 低速サンプリング時は帯域外ノイズのため、DAC出力のS/Nが劣化します。MCKIに入力されるマスタクロッ クの周波数を上げることで、S/Nを改善できます。LOUT1/ROUT1 pin とLOUT2/ROUT2 pinからのDAC出力の S/NをTable 13に記します。 S/N (fs=8kHz, 20kHzLPF + A-weighted) 256fs 87 dB 512fs 96 dB 1024fs 97 dB Table 13. L/ROUT1, L/ROUT2 pinからのDAC出力のS/NとXTI/MCKIの関係(SPC1-0 bits = “00”) XTI/MCKI MS1311-J-04 2013/04 - 26 - [AK4753] AK4753 DSP 256fs, 512fs or 1024fs MCKI BICK LRCK MCLK 32fs or 64fs 1fs BCLK LRCK SDTO SDTI Figure 25. EXTマスタモード (External Clock Mode) AK4753 XTO X’tal 256fs, 512fs or 1024fs DSP XTI BICK 32fs, 64fs BCLK LRCK 1fs LRCK SDTO SDTI Figure 26. EXTマスタモード (X’tal Mode) BCKO bit BICK出力周波数 0 32fs 1 64fs (default) Table 14. マスタモード時のBICK出力周波数 MS1311-J-04 2013/04 - 27 - [AK4753] ■ システムリセット 電源立ち上げ時には、PDN pinに一度 “L”を入力してリセットを行って下さい。システムリセットが行われる と、AK4753の内部レジスタは全て初期値になります。 PMADC bitを “0” → “1”に変更することにより、ADCの初期化サイクルが開始されます。初期化サイクルは 1098/fs=25ms@fs=44.1kHzです。初期化サイクル中のADC出力データは2’sコンプリメントの “0”です。初期化 サイクル終了後、ADCの出力はアナログ入力信号に相当するデータにセトリングします。 ■ オーディオインタフェースフォーマット 8種類のデータフォーマット(Table 15)がDIF2-0 bitで選択できます。全モードともMSBファースト、2’sコンプ リメントのデータフォーマットです。オーディオインタフェースはマスタモードとスレーブモードに対応し ます。マスタモードではLRCKとBICKは出力になり、スレーブモードでは入力になります。 Mode 0 1 2 3 4 5 6 7 DIF2 bit 0 0 0 0 1 1 1 1 DIF1 bit 0 0 1 1 0 0 1 1 DIF0 SDTI LRCK BICK bit 0 16-bit DSP Mode H/L ≥32fs 1 16-bit LSB justified H/L ≥32fs 0 16/20/24-bit MSB justified H/L 32fs or ≥48fs 1 16/20/24-bit I2S compatible L/H 32fs or ≥48fs 0 20-bit LSB justified H/L ≥40fs 1 24-bit LSB justified H/L ≥48fs 0 20-bit DSP Mode H/L ≥48fs 1 24-bit DSP Mode H/L ≥48fs Table 15. オーディオインタフェースフォーマット Figure Table 16 Figure 31 Figure 33 Figure 34 Figure 32 Figure 32 Table 17 Table 18 (default) Mode 1/2/3/4/5ではSDTIはBICKの “↑”でラッチされます。 Mode 0/6/7 (DSP mode)では、BCKP, MSBS bitによりオーディオI/Fのタイミングを変更することができます。 BCKP bit = “0”の場合、SDTIはBICKの“↓”でラッチされます。 BCKP bit = “1”の場合、SDTIはBICKの“↑”でラッチされます。 MSBS bitは、SDTO/SDTIのMSBデータの位置をBICKの半周期分シフトすることができます。 MS1311-J-04 2013/04 - 28 - [AK4753] DIF2 DIF1 DIF0 MSBS 0 0 0 0 0 1 1 DIF2 DIF1 DIF0 MSBS 0 0 1 1 0 1 1 DIF2 DIF1 DIF0 MSBS 0 0 1 1 1 1 1 BCKP Audio Interface Format SDTIのMSBデータはLRCK “↑” 後の1回目の 0 BICK “↓”でラッチされます。 SDTIのMSBデータはLRCK “↑” 後の1回目の 1 BICK “↑”でラッチされます。 SDTIのMSBデータは、LRCK “↑”後の1回目の 0 BICK “↓”の次のBICK “↓”でラッチされます。 SDTIのMSBデータは、LRCK “↑”後の1回目の 1 BICK “↑”の次のBICK “↑”でラッチされます。 Table 16. Audio Interface Format in Mode 0 BCKP Audio Interface Format SDTIのMSBデータはLRCK “↑” 後の1回目の 0 BICK “↓”でラッチされます。 SDTIのMSBデータはLRCK “↑” 後の1回目の 1 BICK “↑”でラッチされます。 SDTIのMSBデータは、LRCK “↑”後の1回目の 0 BICK “↓”の次のBICK “↓”でラッチされます。 SDTIのMSBデータは、LRCK “↑”後の1回目の 1 BICK “↑”の次のBICK “↑”でラッチされます。 Table 17. Audio Interface Format in Mode 6 BCKP Audio Interface Format SDTIのMSBデータはLRCK “↑” 後の1回目の 0 BICK “↓”でラッチされます。 SDTIのMSBデータはLRCK “↑” 後の1回目の 1 BICK “↑”でラッチされます。 SDTIのMSBデータは、LRCK “↑”後の1回目の 0 BICK “↓”の次のBICK “↓”でラッチされます。 SDTIのMSBデータは、LRCK “↑”後の1回目の 1 BICK “↑”の次のBICK “↑”でラッチされます。 Table 18. Audio Interface Format in Mode 7 MS1311-J-04 Figure Figure 27 (default) Figure 28 Figure 29 Figure 30 Figure Figure 35 (default) Figure 36 Figure 37 Figure 38 Figure Figure 38 (default) Figure 41 Figure 41 Figure 42 2013/04 - 29 - [AK4753] LRCK (Master) LRCK (Slave) 63 0 1 2 15 14 16 17 22 23 24 25 26 30 31 32 33 34 35 36 37 59 60 61 62 63 0 37 59 60 61 62 63 0 37 59 60 61 62 63 0 37 59 60 61 62 63 0 BICK(64fs) Lch SDTI(i) Rch 15 14 13 1 0 15 9 8 7 6 1 0 1/fs 15:MSB, 0:LSB Figure 27. Mode 0 Timing (BCKP bit= “0”, MSBS bit= “0”) LRCK (Master) LRCK (Slave) 63 0 1 2 14 15 16 17 22 23 24 25 26 30 31 32 33 34 35 36 BICK(64fs) Lch SDTI(i) Rch 15 14 13 1 0 15 9 8 7 6 1 0 1/fs 15:MSB, 0:LSB Figure 28. Mode 0 Timing (BCKP bit= “1”, MSBS bit= “0”) LRCK (Master) LRCK (Slave) 63 0 1 2 14 15 16 17 22 23 24 25 26 30 31 32 33 34 35 36 BICK(64fs) Lch SDTI(i) Rch 15 14 13 1 0 15 9 8 7 6 1 0 1/fs 15:MSB, 0:LSB Figure 29. Mode 0 Timing (BCKP bit= “0”, MSBS bit= “1”) LRCK (Master) LRCK (Slave) 63 0 1 2 15 14 16 17 22 23 24 25 26 30 31 32 33 34 35 36 BICK(64fs) Lch SDTI(i) 15 14 13 Rch 1 0 15 9 8 7 6 1 0 1/fs 15:MSB, 0:LSB Figure 30. Mode 0 Timing (BCKP bit= “1”, MSBS bit= “1”) MS1311-J-04 2013/04 - 30 - [AK4753] LRCK 31 0 1 15 16 23 24 15 14 8 7 31 0 1 15 16 23 24 31 0 1 15 8 7 0 Don’t care 2 3 4 BICK(64fs) SDTI(i) Mode1 Don’t care 13 0 Don’t care Lch DATA Rch DATA 15:MSB, 0:LSB Figure 31. Mode 1 Timing LRCK 31 0 1 8 12 23 31 0 1 19 8 0 Don’t care 19 20 8 0 Don’t care 8 12 23 31 0 1 2 3 4 19 8 1 0 Don’t care 19 8 1 0 Don’t 22 care 21 20 19 5 BICK(64fs) SDTI(i) Mode4 Don’t care SDTI(i) Mode5 Don’t care 19 19:MSB, 0:LSB 23 23 23:MSB, 0:LSB Lch DATA Rch DATA Figure 32. Mode 4/5 Timing LRCK BICK SDTI(i) 16bit 15 14 0 SDTI(i) 20bit 19 18 4 0 20 SDTI(i) 24bit 23 22 8 4 20 0 Don’t 15 14 0 Don’t 19 18 4 0 20 Don’t 23 22 8 4 20 Lch DATA 0 Don’t 15 14 13 12 11 Don’t 19 18 17 16 15 Don’t 23 22 21 20 19 Rch DATA Figure 33. Mode 2 Timing LRCK BICK SDTI(i) 16bit 15 14 0 SDTI(i) 20bit 19 18 4 0 20 SDTI(i) 24bit 23 22 8 4 20 0 Don’t 15 14 0 Don’t 19 18 4 0 20 Don’t 23 22 8 4 20 Lch DATA 0 Don’t 15 14 13 12 11 Don’t 19 18 17 16 15 Don’t 23 22 21 20 19 Rch DATA Figure 34. Mode 3 Timing MS1311-J-04 2013/04 - 31 - [AK4753] LRCK (Master) LRCK (Slave) 63 0 1 14 2 20 21 23 24 25 26 27 37 38 39 40 41 42 43 44 45 46 61 62 63 0 BICK(64fs) Lch SDTI(i) Rch 19 18 17 0 19 16 15 14 13 9 2 1 0 1/fs 19:MSB, 0:LSB Figure 35. Mode 6 Timing (BCKP bit= “0”, MSBS bit= “0”) LRCK (Master ) LRCK (Slave) 63 0 1 2 14 20 21 23 24 25 26 27 37 38 39 40 41 42 43 44 45 46 61 62 63 0 BICK(64fs) Lch SDTI(i) Rch 19 18 17 0 19 16 15 14 13 9 2 1 0 1/fs 19:MSB, 0:LSB Figure 36. Mode 6 Timing (BCKP bit= “1”, MSBS bit= “0”) LRCK (Master) LRCK (Slave) 63 0 1 2 14 20 21 23 24 25 26 27 37 38 39 40 41 42 43 44 45 46 61 62 63 0 BICK(64fs) Lch SDTI(i) Rch 19 18 17 0 19 16 15 14 13 9 2 1 0 1/fs 19:MSB, 0:LSB Figure 37. Mode 6 Timing (BCKP bit= “0”, MSBS bit= “1”) LRCK (Master) LRCK (Slave) 63 0 1 2 14 20 21 23 24 25 26 27 37 38 39 40 41 42 43 44 45 46 61 62 63 0 BICK(64fs) SDTI(i) Lch Rch 19 18 17 20 19 16 15 14 13 9 2 1 0 1/fs 19:MSB, 0:LSB Figure 38. Mode 6 Timing (BCKP bit= “1”, MSBS bit= “1”) MS1311-J-04 2013/04 - 32 - [AK4753] LRCK (Master) LRCK (Slave) 63 0 1 2 14 20 21 23 24 25 26 27 37 38 39 40 41 46 47 48 49 50 61 62 63 0 50 61 62 63 0 50 61 62 63 0 50 61 62 63 0 BICK(64fs) Lch SDTI(i) Rch 23 22 21 4 3 0 23 22 21 1 10 9 8 7 2 1 0 1/fs 23:MSB, 0:LSB Figure 39. Mode 7 Timing (BCKP bit= “0”, MSBS bit= “0”) LRCK (Master) LRCK (Slave) 63 0 1 2 14 20 21 23 24 25 26 27 37 38 39 40 41 46 47 48 49 BICK(64fs) Lch SDTI(i) Rch 23 22 21 4 3 0 23 22 21 1 10 9 8 7 2 1 0 1/fs 23:MSB, 0:LSB Figure 40. Mode 7 Timing (BCKP bit= “1”, MSBS bit= “0”) LRCK (Master) LRCK (Slave) 63 0 1 2 14 20 21 23 24 25 26 27 37 38 39 40 41 46 47 48 49 BICK(64fs) Lch SDTI(i) Rch 23 22 21 4 3 0 23 22 21 1 10 9 8 7 2 1 0 1/fs 23:MSB, 0:LSB Figure 41. Mode 7 Timing (BCKP bit= “0”, MSBS bit= “1”) LRCK (Master) LRCK (Slave) 63 0 1 2 14 20 21 23 24 25 26 27 37 38 39 40 41 46 47 48 49 BICK(64fs) Lch SDTI(i) 23 22 21 Rch 4 3 0 23 22 21 1 10 9 8 7 2 1 0 1/fs 23:MSB, 0:LSB Figure 42. Mode 7 Timing (BCKP bit= “1”, MSBS bit= “1”) MS1311-J-04 2013/04 - 33 - [AK4753] ■ DSP入力信号設定 AK4753はDSPに対して3つの入力ソースを選択できます。SEL1-0 bits でAnalog, Digital, MIXの信号入力を設 定します。SEL1-0 bitsの初期設定は“00” (Analog Input)です。 SEL1-0 bits Digital-in SW1 DSP Block MIX ADC Figure 43. DSP入力ソース SEL1 bit 0 0 1 1 ■ SEL0 bit 0 1 0 1 Note DSP入力ソース Analog Default Digital MIX (Analog source)/2 + (Digital source)/2 N/A Table 19. DSP入力設定 (N/A: Not Available) バイパスモード AK4753はDSPバイパスモードを持っています。BYPASS pinが “L”の時、DSPブロックは有効です。BYPASS pinが “H”に設定されるとDSPブロックは無効となり、DATTの出力はDSPブロックを通らずにDACに入力さ れます。 BYPASS pin Mode H DSP Bypass Mode L Normal Operation Table 20. バイパスモード BYPASS pin “L” DSP1 “H” “L” “H” DAC1 DATT L+R 2 MIX “H” “L” DSP2 “H” DAC2 “L” Figure 44. バイパスモード MS1311-J-04 2013/04 - 34 - [AK4753] <バイパスモード コントロールシーケンス> AK4753には外付けスピーカアンプ用のミュートコントロールピン(MUTEN pin)を持っています。ポップ音防 止のため、AK4753のMUTEN pinは外付けスピーカアンプのミュートピンまたはスタンバイピンに接続して下 さい。 H BYPASS pin L H MUTEN pin DSP Status L ON OFF LOUT/ROUT pins (1) 2ms 2ms (3) (typ) (typ) (4) 2ms 2ms (5) (typ) (typ) (2) (2) Figure 45. バイパスモード コントロールシーケンス (1) (2) (3) (4) (5) BYPASS pinが“H”になると、MUTEN pin=“L”となります。 BYPASS pinの設定が変化してから2ms後に(@fs=48kHz)ポップ音が発生します。 DSPバイパスモードの状態が変化してから2ms後(@fs=48kHz)にMUTEN pinが “H”となります。 BYPASS pinが“L”になると、MUTEN pin=“L”となります。 DSPバイパスモードの状態が変化してから2ms後(@fs=48kHz)にMUTEN pinが “H”となります。 MS1311-J-04 2013/04 - 35 - [AK4753] ■ オーディオDAC出力設定 AK4753のDAC出力はステレオモード、2.1チャネルモード、4-チャネルモードの3つのモードを持っています。 各モードはSPC1-0 bitsで設定を行います。初期設定はSPC1-0 bits=“00”です(ステレオモード)。 PMDIG PMLO1 SPC1-0 bits 0: L1, R1 1: L1+L2, R1+R2 SEL1-0 bits SW2, 3, 4, 5, 6 L, R Digital-in SW1 DSP1 for L1, R1 L1, R1 SW3 0 1 HPF, LPF EQ, Limiter DAC1 DIG L1 or L1+L2 DAC1L ANA + SW5 − 0 1 −DAC1L or R1 or R1+R2 or R1+M DAC1R ANA L1+L2, R1+R2 DATT ADC M= L+R 2 or L1+M, R1+M SW2 0 MIX 1 0: L, R DSP2 for L2, R2 HPF, LPF EQ, Limiter L2, R2 or M, M DAC2 DIG 1: M, M SW4 0 0: R1 or R1+R2 1: L2 or M + 1 − SW6 0 1 DAC2L ANA −DAC2L or 2R2 or M DAC2R ANA PMLO2 Figure 46. 信号パス ブロック図 MS1311-J-04 2013/04 - 36 - [AK4753] 1. ステレオモード (SPC1-0 bits = “00”: SW2 = “0”, SW3= “0”, SW4= “0”, SW5= “0”, SW6= “0”) Table 21はSPC1-0 bits= “00”の時の信号と出力の状態を示します。この出力構成は、従来のステレオスピーカ システムに最適です。DSPブロックの機能と信号パスについてはFigure 55を参照してください。 SEL1-0 bit SPC1-0 bit 0: L1, R1 SW2, 3, 4, 5, 6 DSP1 for L1, R1 L, R Digital-in SW1 L1, R1 SW3 0 1 HPF, LPF EQ, Limiter DAC1L ANA + DAC1 DIG SW5 0 1 − L1+ DAC1R ANA L1− DAC2L ANA R1+ DAC2R ANA R1− DATT ADC SW2 0 MIX 1 SW4 0 DSP2 for L2, R2 1 DAC2 DIG HPF, LPF EQ, Limiter − SW6 0 1 + Figure 47. 信号パス ブロック図 (SPC1-0 bits =“00”) 出力設定 SPC1 bit SPC0 bit 0 (default) Audio Signal L1 0 (default) R1 信号&出力ブロック Polarity DAC + DAC1L DAC1R − + DAC2L DAC2R − Output Pin LOUT+ LOUT− ROUT+ ROUT− L1+ L1− R1+ R1− Table 21. ステレオモード設定と出力信号 Block1 Digital Source L1 → Digital-in LOUT+ LOUT− AK4753 Block2 L ch Analog Source R1→ Analog-in R ch ROUT+ ROUT− L ch 2-channel (Full-differential) R ch Figure 48. 2チャネルモード (Stereo) MS1311-J-04 2013/04 - 37 - [AK4753] 2. ステレオモード (HPF, LPF独立モード) (SPC1-0 bits = “01”: SW2 = “0”, SW3= “1”, SW4= “0”, SW5= “0”, SW6= “0”) Table 22はSPC1-0 bits = “01”の時の信号と出力の状態を示します。この出力構成はDSP機能の効果を必要とす るステレオスピーカシステムに最適です。L1(Hi), L2(Lo), R1 (Hi), R2 (Lo) は、DSP設定の一つの例です。 L1(Hi), R1(Hi) は、DSP1ブロックにてHPFを適応した信号です。そして、L2(Lo), R2(Lo) は、DSP2ブロック にてLPFを適応した信号を示します。DSPブロックの機能とシグナルパスにつてはFigure 55を参照してくださ い。 SEL1-0 bit SPC1-0 bit 1: L1+L2, R1+R2 L, R Digital-in SW1 DAC1L ANA + SW2, 3, 4, 5, 6 DSP1 for L1, R1 L1, R1 SW3 0 1 HPF, LPF EQ, Limiter DAC1 DIG SW5 0 1 − L1+L2, R1+R2 DAC1R ANA +( L1+L2 ) −( L1+L2 ) DATT ADC SW2 0 MIX 1 0: L, R SW4 0 DSP2 for L2, R2 HPF, LPF EQ, Limiter L2, R2 1 DAC2 DIG − SW6 0 1 + DAC2L ANA DAC2R ANA +( R1+R2 ) −( R1+R2 ) Figure 49. 信号パス ブロック図 (SPC1-0 bits = “01”) 出力設定 SPC1 bit SPC0 bit 0 1 信号&出力ブロック Polarity DAC + DAC1L L1(Hi)+L2(Lo) DAC1R − + DAC2L R1(Hi)+R2(Lo) DAC2R − Audio Signal Output Pin LOUT+ LOUT− ROUT+ ROUT− L+ L− R+ R− Table 22. ステレオモード設定と出力信号 Block1 Digital Source Digital-in L1+L2→ LOUT+ LOUT− AK4753 Block2 L ch Analog Source Analog-in R1+R2→ ROUT+ ROUT− R ch L ch 2-channel (Full-differential) R ch Figure 50. 2チャネルモード (Stereo) MS1311-J-04 2013/04 - 38 - [AK4753] 3. 2.1チャネルモード (SPC1-0 bits = “10”: SW2 = “1”, SW3= “0”, SW4= “1”, SW5= “1”, SW6= “0”) Table 23 はSPC1-0 bits = “10” の時の信号と出力の状態を示します。この出力構成はサブウーハ(SW)出力を持 つ2.1チャネルのアプリケーションに最適です。SW出力はDSP設定の一例です。L1(Hi), R1(Hi) は、DSP1ブロ ックにてHPFを適応した信号です。そして、M(Lo) は、DSP2ブロックにてLPFを適応した信号を示します。 DSPブロックの機能とシグナルパスにつてはFigure 55を参照してください。 SEL1-0 bit SPC1-0 bit 0: L1, R1, DSP1 for L1, R1 L, R Digital-in SW1 DAC1L ANA + SW2, 3, 4, 5, 6 L1, R1 SW3 0 DAC1 DIG SW5 − HPF, LPF EQ, Limiter L1 DAC1R ANA 1 R1 DATT ADC SW2 1 L+R M= 2 SW4 1 DSP2 for L2, R2 HPF, LPF EQ, Limiter MIX M, M DAC2 DIG 1: M, M − + SW6 0 DAC2L ANA DAC2R ANA +M −M Figure 51. 信号パス ブロック図(SPC1-0 bits = “10”) 出力設定 SPC1 bit SPC0 bit 1 0 信号&出力ブロック Audio Signal Polarity DAC non DAC1L L1(Hi)+R1(Hi) non DAC1R + DAC2L M(Lo) DAC2R − Output Pin LOUT1 ROUT1 LOUT2 ROUT2 L R SW+ SW− Table 23. 2.1チャネルモード設定と出力信号 (SW: Subwoofer, M: Mono Mix) Block1 Digital Source Digital-in L1,R1→ LOUT1 ROUT1 L ch R ch 2-channel (Single-ended) AK4753 Block2 L ch Analog Source Analog-in M→ R ch MOUT+ MOUT− SW ch 1-channel (Full-differential) Figure 52. 2.1チャネルモード (SW: Subwoofer, M: Mono Mix) MS1311-J-04 2013/04 - 39 - [AK4753] 4. 4チャネルモード (SPC1-0 bits = “11”: SW2 = “0”, SW3= “0”, SW4= “1”, SW5= “1”, SW6= “1”) Table 24 はSPC1-0 bits = “11” の時の信号と出力の状態を示します。この出力構成は2ウェイ・スピーカシス テムに最適です。L1(Hi), L2(Lo), R1(Hi), R2(Lo)は、DSP設定の一つの例です。L1(Hi), R1(Hi) は、DSP1ブロ ックにてHPFを適応した信号です。そして、L2(Lo), R2(Lo) は、DSP2ブロックにてLPFを適応した信号を示 します。DSPブロックの機能とシグナルパスにつてはFigure 55を参照してください。 SEL1-0 bit SPC1-0 bit 0: L1, R1, DSP1 for L1, R1 L, R Digital-in SW1 DAC1L ANA + SW2, 3, 4, 5, 6 SW3 0 L1, R1 DAC1 DIG SW5 − HPF, LPF EQ, Limiter L1 DAC1R ANA 1 R1 DATT ADC SW4 1 DSP2 for L2, R2 SW2 0 HPF, LPF EQ, Limiter MIX L2, R2 DAC2 DIG 0: L, R − SW6 1 + DAC2L ANA DAC2R ANA L2 R2 Figure 53. 信号パス ブロック図 (SPC1-0 bits = “11”) 出力設定 SPC1 bit SPC0 bit 1 1 信号&出力ブロック Audio Signal Polarity DAC non DAC1L L1(Hi)+R1(Hi) non DAC1R non DAC2L L2(Lo)+R2(Lo) non DAC2R Pin LOUT1 ROUT1 LOUT2 ROUT2 Singnal L(Hi) R(Hi) L(Lo) R(Lo) Table 24. 4チャネルモード設定と出力信号(Hi: High Frequency Signal, Lo: Low Frequency Signal) Block1 Digital Source Digital-in L1,R1→ LOUT1 ROUT1 AK4753 Block2 L ch Analog Source Analog-in R ch L2,R2→ LOUT2 ROUT2 L(Hi) ch R(Hi) ch 4-channel (Single-ended) L(Lo) ch R(Lo) ch Figure 54. 4チャネルモードと出力ブリッジ構成 (Example: Hi= High Frequency Signal, Lo= Low Frequency Signal are for Two-Way Speaker system.) MS1311-J-04 2013/04 - 40 - [AK4753] ■ DSP機能とシグナルパス AK4753は2つのDSPブロックと１つのディジタルボリューム回路(DATT)を持っています。各DSPブロックで 各々独立にHPF/LPF、5バンドイコライザ、プリゲイン、リミッタ、ポストゲインの設定をすることが出来ま す。 DSP1 for L1, R1 DATT Any coefficient DATT: L/R7-0 ATS1-0 HPF/ LPF Five Biquads Pre Gain Any coefficient HPF/LPF: 1FA 19-0 1FB 19-0 1FC 19-0 Any coefficient EQ1-5: 1E_1-5A 19-0 1E_1-5B 19-0 1E_1-5C19-0 Any coefficient Pre-Gain: 1PREG 1-0 Limiter Any coefficient Post Gain Any coefficient Post-Gain: 1PSTG 1-0 DSP2 for L2, R2 HPF/ LPF Five Biquads Pre Gain Any coefficient HPF/LPF: 2FA 19-0 2FB 19-0 2FC 19-0 Any coefficient EQ1-5: 2E_1-5A 19-0 2E_1-5B 19-0 2E_1-5C 19-0 Any coefficient Pre-Gain: 2PREG 1-0 Limiter Any coefficient Post Gain Any coefficient Post-Gain: 2PSTG 1-0 Figure 55. DSP機能と信号パス 各機能の詳細設定は、各設定の説明を参照してください。DSP機能の利用可能な効果は、Table 29を参照して ください。DSP1, DSP2のそれぞれの機能ブロックの効果は、“L1 と R1” または、“L2 と R2” が同時に設定 されます。 MS1311-J-04 2013/04 - 41 - [AK4753] ■ ディジタルボリューム機能 AK4753は、アンプ出力のゲイン設定用に3つのボリュームを制御できます。ディジタルボリュームは、通常 動作時に出力の信号レベルを調整するための一般的なボリュームです。また、プリゲイン、ポストゲインは、 シグナルパスの信号レベルを設定します。 1. ディジタルボリューム (DATT) AK4753はチャネル独立ディジタルボリューム(256レベル, 0.5dBステップ)を内蔵しています。L7-0 bits (R7-0 bits)設定値間の遷移時間はDVTM bitで設定します(Table 26)。DVTM bit = “0”の時、0dB(00H) ~ MUTE(FFH)ま での遷移時間は1024/fs(21.3ms@fs=48kHz)となります。PDN pinを“L”にすると、ボリューム値は初期化され MUTE(FFH)に設定されます。ATT設定間の遷移はソフト遷移です。したがって、遷移中にスイッチングノイ ズは発生しません。PMSAR bit を“1”にすると、ボリュームとゲインはSAR値まで上がり、DATTのレジスタ 設定(L/R7-0 bits)は無効になります。 L/R7-0 bits Attenuation Level 00H 0dB 01H −0.5dB 02H −1.0dB 03H −1.5dB : : FDH −126.5dB FEH −127.0dB FFH (default) MUTE (−∞) Table 25. ディジタルボリュームATT ATT speed 0dB to MUTE 1 step 0 1024/fs 4/fs (default) 1 256/fs 1/fs Table 26. ディジタルボリュームの遷移時間設定 (ATT7-0 bits) DVTM bit 2. プリゲイン リミッタの前に4段のボリュームを内蔵します。ボリューム値はLchとRchで共通ですが、DSPブロック間 で独立です。1PREG1-0, 2PREG1-0 bitsによりボリューム値を設定します。設定値をTable 27に示します。 レジスタ設定により直接設定値が更新されるため、設定変更によりスイッチングノイズが発生します。 1PREG1-0 bits GAIN(dB) Step 2PREG1-0 bits 00 0.0 01 +6.0 6.0dB 10 +12.0 11 +18.1 Table 27. プリゲイン設定 (default) 3. ポストゲイン リミッタの後に4段のボリュームを内蔵します。ボリューム値はLchとRchで共通ですが、DSPブロック間 で独立です。1PSTG1-0, 2PSTG1-0 bitsによりボリューム値を設定します。設定値をTable 28に示します。 レジスタ設定により直接設定値が更新されるため、設定変更によりスイッチングノイズが発生します。 1PSTG1-0 bits GAIN(dB) 2PSTG1-0 bits 00 0.0 01 +3.5 10 +6.0 11 +8.0 Table 28. ポストゲイン設定 MS1311-J-04 (default) 2013/04 - 42 - [AK4753] ■ DSPブロック ステレオモード、2.1チャネルモード、4チャネルモードの各モードにおいて、HPFとLPFブロック、5バンド イコライザブロックの設定は、Table 29に示す設定が可能です。Table 29のHPF, LPF, 5EQについては 使用す るスピーカの周波数特性に注意し設定を行って下さい。各設定のパラメータは自由に設定することができま す。 Mode Output Channel Pin Signal DSP setting channel Available setting channel HPF LPF 5 EQ Pre-Gain Limiter Post-Gain L+ DSP1 L1 L1 L1 L1 L1 L1 L− Stereo R+ R ch DSP1 R1 R1 R1 R1 R1 R1 R− L(Hi)+ DSP1 L1 (L1) L1 L1 L1 L1 Out1 L(Lo)+ DSP2 (L2) L2 L2 L2 L2 L2 L ch DSP1 L1 (L1) L1 L1 L1 L1 L(Hi)− Out2 DSP2 (L2) L2 L2 L2 L2 L2 Stereo L(Lo)− (HPF, LPF) R(Hi)+ DSP1 R1 (R1) R1 R1 R1 R1 Out3 R(Lo)+ DSP2 (R2) R2 R2 R2 R2 R2 R ch DSP1 R1 (R1) R1 R1 R1 R1 R(Hi)− Out4 DSP2 (R2) R2 R2 R2 R2 R2 R(Lo)− L ch Out1 L(Hi) DSP1 L1 (L1) L1 L1 L1 L1 R ch Out2 R(Hi) DSP1 R1 (R1) R1 R1 R1 R1 2.1-channels Out3 M(Lo)+ SW ch DSP2 (M) M M M M M Out4 M(Lo)− L (Hi) ch Out1 L1(Hi) DSP1 L1 (L1) L1 L1 L1 L1 R (Hi) ch Out2 R1(Hi) DSP1 R1 (R1) R1 R1 R1 R1 4-channels L (Lo) ch Out3 L2(Lo) DSP2 (L2) L2 L2 L2 L2 L2 R (Lo) ch Out4 R2(Lo) DSP2 (R2) R2 R2 R2 R2 R2 Table 29. 各スピーカ構成におけるDSP、信号パスの設定可能チャネル(SW: Subwoofer, M: Mono Mix) L ch Out1 Out2 Out3 Out4 HPF / LPF Any coefficient HPF/LPF: 1FA 19-0, 2FA 19-0 1FB 19-0, 2FB 19-0 1FC 19-0, 2FC 19-0 Figure 56. ディジタルHPF/LPF MS1311-J-04 2013/04 - 43 - [AK4753] ■ HPF, LPF係数値 1FILSEL, 2FILSEL bitsにより、HPFとLPFの切り替えが可能です。1FILSEL, 2FILSEL bits = “1”とすることで HPFとして、1FILSEL, 2FILSEL bits=“0”とすることでLPFとして動作します。また、1FILEN, 2FILEN bits によ りON/OFFすることも可能です。1FILEN, 2FILEN bits=“0”でHPF/LPFをOFFとした場合、オーディオデータが 0dBでスルーされます。係数の設定は1FILEN, 2FILEN bits=“0”のときに行ってください。 fs: サンプリング周波数 fc: カットオフ周波数 (-6dB point) レジスタ設定 (Note 25) 1FA19-0, 2FA19-0 bits = A 1FB19-0, 2FB19-0 bits = B 1FC19-0, 2FC19-0 bits = C 1FILSEL bit 2FILSEL bit “0” (LPF) “1” (HPF) 1 ⎛1 ⎞ 1 + 2 cos⎜ π ⎟ tan ⎛⎜ πfc ⎞⎟ + 1 tan 2 ⎛⎜ πfc ⎞⎟ fs ⎠ fs ⎠ ⎝ ⎝ ⎝4 ⎠ A 1 tan 2 ⎛⎜ πfc ⎞⎟ fs ⎠ ⎝ ⎛1 ⎞ 1 + 2 cos⎜ π ⎟ tan⎛⎜ πfc ⎞⎟ + 1 tan 2 ⎛⎜ πfc ⎞⎟ fs ⎠ fs ⎠ ⎝ ⎝ ⎝4 ⎠ 1 − 1 tan 2 ⎛⎜ πfc ⎞⎟ fs ⎠ ⎝ 2× ⎛1 ⎞ 1 + 2 cos⎜ π ⎟ tan⎛⎜ πfc ⎞⎟ + 1 tan 2 ⎛⎜ πfc ⎞⎟ fs ⎠ fs ⎠ ⎝ ⎝ ⎝4 ⎠ ⎛1 ⎞ 1 − 2 cos⎜ π ⎟ tan ⎛⎜ πfc ⎞⎟ + 1 tan 2 ⎛⎜ πfc ⎞⎟ fs ⎠ fs ⎠ ⎝ ⎝ ⎝4 ⎠ ⎛1 ⎞ 1 + 2 cos⎜ π ⎟ tan⎛⎜ πfc ⎞⎟ + 1 tan 2 ⎛⎜ πfc ⎞⎟ fs ⎠ fs ⎠ ⎝ ⎝ ⎝4 ⎠ B C ⎛ 1 + 2 z −1 + z −2 ⎞ ⎟ H ( z ) = ⎜⎜ A −1 −2 ⎟ ⎝ 1 + Bz + Cz ⎠ Transfer function 2 ⎛ 1 − 2 z −1 + z −2 ⎞ ⎟ H ( z ) = ⎜⎜ A −1 −2 ⎟ ⎝ 1 + Bz + Cz ⎠ 2 但し、カットオフ周波数は以下の範囲内で設定してください。 HPF: LPF: 1.042x10-3≤fc/fs≤0.24 5.208x10-3≤fc/fs≤0.24 fc_min = 50Hz fc_max = 11.5kHz @ fs=48kHz fc_min = 250Hz fc_max = 11.5kHz @ fs=48kHz LPFで上記以下のfcを設定する場合には、Table 30の設定で可能となります。 fc/fs 1.921x10-3 2.137x10-3 2.333x10-3 : : 5.208x10-3 fc(@fs=48kHz) A(dec) B(dec) C(dec) 94.8Hz 5 -259845 128793 103.9Hz 6 -259624 128576 112.0Hz 7 -259426 128382 : : : : : : : : 250Hz 34 -256079 125144 Table 30. 低周波域でのLPF設定周波数 MS1311-J-04 2013/04 - 44 - [AK4753] ■ Five Programmable Biquads 5 バンドの Equalizer として使用することや、ノッチフィルタとして使用することが可能です。5バンドの Equalizer (EQ1, EQ2, EQ3, EQ4, EQ5)を独立にEQ1 bit, EQ2 bit, EQ3 bit, EQ4 bit, EQ5 bitでON/OFFすることが可 能です。Equalizer がOFFの場合、オーディオデータが0dBでスルーされます。 また、EQ1の係数をE1A19-0 bits, E1B19-0 bits, E1C19-0 bitsで、EQ2の係数をE2A19-0 bits, E2B19-0 bits, E2C19-0 bitsで、EQ3の係数をE3A19-0 bits, E3B19-0 bits, E3C19-0 bitsで、EQ4の係数をE4A19-0 bits, E4B19-0 bits, E4C19-0 bitsで、EQ5の係数を E5A19-0 bits, E5B19-0 bits, E5C19-0 bitsで、設定します。各EQの係数の設定は、設定するEQx bitが“0”の時、 またはPMDAC bitが“0”の時に行ってください。SA2 bit= “1”の時、SA2SEL bitで設定したDSPチャネルのK1ゲ インは“1”に設定してください。 fs: サンプリング周波数 fo1 ~ fo5: 中心周波数 fb1 ~ fb5: 中心周波数からのゲイン差が3dBの帯域幅 K1 ~ K5: ゲイン ( -1 ≤ Kn <3 ) レジスタ設定 (Note 25) EQ1: E1A19-0 bits =A1, E1B19-0 bits =B1, E1C19-0 bits =C1 EQ2: E2A19-0 bits =A2, E2B19-0 bits =B2, E2C19-0 bits =C2 EQ3: E3A19-0 bits =A3, E3B19-0 bits =B3, E3C19-0 bits =C3 EQ4: E4A19-0 bits =A4, E4B19-0 bits =B4, E4C19-0 bits =C4 EQ5: E5A19-0 bits =A5, E5B19-0 bits =B5, E5C19-0 bits =C5 (MSB=E1A19, E1B19, E1C19, E2A19, E2B19, E2C19, E3A19, E3B19, E3C19, E4A19, E4B19, E4C19, E5A19, E5B19, E5C19; LSB= E1A0, E1B0, E1C0, E2A0, E2B0, E2C0, E3A0, E3B0, E3C0, E4A0, E4B0, E4C0, E5A0, E5B0, E5C0) 2 tan (πfbn/fs) 1 − tan (πfbn/fs) = An = Kn x , Bn = cos(2π fon/fs) x C n , 1 + tan (πfbn/fs) 1 + tan (πfbn/fs) 1 + tan (πfbn/fs) (n = 1, 2, 3, 4, 5) 伝達関数 H(z) = 1 + h1(z) + h2(z) + h3(z) + h4(z) + h5(z) 1 − z −2 hn (z) = An 1− Bnz −1− Cnz −2 (n = 1, 2, 3, 4, 5) fbnは、以下の範囲内で設定してください。 fbn/fs ≤ 0.25 中心周波数f0nは、以下の範囲内で設定してください。 3.125x10-3 ≤ f0n/fs < 0.4969 f0n/fsを3.125x10-3以下で使用する場合、設定できるf0nの間隔はfbn/fs=0.25の時に最も粗くなります(Table 31) f0n/fs f0n(@fs=48kHz) An (dec) (Kn=-1) Bn (dec) Cn (dec) 8.542x10 -4 41Hz -65536 131070 0 1.083x10 -3 52Hz -65536 131069 0 1.229x10 -3 59Hz -65536 131068 0 : : : : : 3.125x10 -3 150Hz -65536 131047 0 Table 31. 低周波数での中心周波数 (係数 An, Bn, Cnはfbn/fs=0.25の場合) Note 25. 上式により算出されたフィルタ係数を実数から2進数(2の補数)へ変換する手順: X=(上式により算出された実数のフィルタ係数) x 217 このXの小数点以下を四捨五入した整数値を2進数(2の補数)に変換して下さい。 各フィルタ係数設定レジスタのMSBは符号ビットです。 MS1311-J-04 2013/04 - 45 - [AK4753] ■ リミッタ動作 ALMT1 bitでDSP1ブロックのリミッタ動作のON/OFFを、ALMT2 bitでDSP2ブロックのリミッタ動作の ON/OFFをコントロールします。DSP1とDSP2はリミッタモード、タイマ、基準レベル制御bitにより、完全に 独立してコントロールすることができます。 1. リミッタ動作 リミッタ動作ではLch, Rchの出力レベルのどちらか一方でもリミッタ検出設定レベル(Table 32)を越えた場 合、LMAT1-0 bitで設定した値(Table 33)だけ、VOL値(L/R共通)を自動的に減衰させます。このときVOL値の 変更はL/R共通で行われます。 ZELMN bit = “0”(ゼロクロス検出有効)のとき、リミッタ動作によりVOL値が変更されるのは、L/R独立にそれ ぞれゼロクロスするかゼロクロスタイムアウトしたときです。ゼロクロスタイムアウト時間はZTM1-0 bitに て設定できます(Table 34)。また、LFST bit = “1” のとき、出力レベルが Full Scaleを超えた場合は瞬時(周期: 1/fs)に 1 Step(L/R共通)、Full-Scaleを超えない場合はゼロクロスするかゼロクロスタイムアウトしたとき VOL値 が変更されます。 ZELMN bit = “1”(ゼロクロス検出無効)のとき、リミッタ動作によりVOL値は瞬時(周期: 1/fs)に変更されます。 リミッタ動作の減衰量はLMAT1-0 bitの設定にかかわらず 1 step 固定です。 減衰動作終了後でもALMT bitを“0”にしない限り、再び出力レベルがリミッタ検出レベルを越えれば、この減 衰動作は繰り返されます。 LMTH1 bit LMTH0 bit Limier Detection Level Recovery Waiting Counter Reset Level 0 0 Limiter Output ≥ −2.5dBFS −2.5dBFS > Limiter Output ≥ −4.1dBFS 0 1 Limiter Output ≥ −4.1dBFS −4.1dBFS > Limiter Output ≥ −6.0dBFS 1 0 Limiter Output ≥ −6.0dBFS −6.0dBFS > Limier Output ≥ −8.5dBFS 1 1 Limiter Output ≥ −8.5dBFS −8.5dBFS > Limier Output ≥ −12dBFS Table 32. リミッタ検出レベル/リカバリカウンタ リセットレベル (default) Limiter ATT Step (0.375dB/step) Limiter Output Limiter Output Limiter Output Limiter Output ≥ LMTH ≥ FS ≥ FS + 6dB ≥ FS + 12dB 1 1 1 1 (default) 2 2 2 2 2 4 4 8 1 2 4 8 Table 33. リミッタATTステップ LMAT1 bit LMAT0 bit 0 0 1 1 0 1 0 1 ZTM1 bit ZTM0 bit 0 0 1 1 0 1 0 1 Zero Crossing Timeout Period 8kHz 16kHz 44.1kHz 128/fs 16ms 8ms 2.9ms 256/fs 32ms 16ms 5.8ms 512/fs 64ms 32ms 11.6ms 1024/fs 128ms 64ms 23.2ms Table 34. ゼロクロス タイムアウト時間の設定 MS1311-J-04 (default) 2013/04 - 46 - [AK4753] 2. リミッタリカバリ動作 リミッタリカバリ動作は、WTM2-0 bitsで設定された時間(Table 35)待機を行い、この間、出力信号がリカバリ 待機カウンタリセットレベル(Table 32)を越すことがなければリカバリ動作を行います。このリカバリ動作は 設定された基準レベル(Table 37) までZTM1-0 bitsで設定した時間(Table 34)でゼロクロス検出動作を行いなが ら、RGAIN1-0 bitsで設定した値(Table 36)だけVOL値(L/R共通)を自動的に増加させます。このリカバリ動作は WTM2-0 bitsで設定した周期で行われます。ただし、WTM2-0 bitsでの設定よりZTM1-0 bitsでの設定が長い場 合において、信号がゼロクロスしないときには、ZTM1-0 bitsの設定でリカバリ動作が行われます。 例えば、現在のVOL値が30Hの場合、RGAIN1-0 bits = “01”(2 steps)に設定しておくと、リカバリ動作によって VOL値は32Hに変更され、0.75dB(0.375dB x 2)増加されます。VOL値が基準レベル (REF7-0 bits)に達した場合、 VOL値の増加は行いません。 また、リカバリ待機中に (リカバリ待機カウンタリセットレベル) ≤ Output Signal < (リミッタ検出レベル) となっている場合、待機タイマはリセットされます。そのため、 (リカバリ待機カウンタリセットレベル) > Output Signal となった時から、待機時間のカウントが開始されます。 また、インパルス性のノイズにも対応したリミッタになっています。インパルス性のノイズが入力された場 合、通常のリカバリ動作よりも早いサイクルでリカバリ動作(ファーストリカバリ動作)を行います。例えば、 瞬間的に大きな音が入力された場合、この動作により大きな音に埋もれた小信号を改善することができます。 ファーストリカバリ動作の速さは、RFST1-0 bits により設定します(Table 38)。 WTM2 bit 0 0 0 0 1 1 1 1 WTM1 bit 0 0 1 1 0 0 1 1 WTM0 bit 0 1 0 1 0 1 0 1 RGAIN1 bit 0 0 1 1 Recovery Operation Waiting Period 8kHz 16kHz 44.1kHz 128/fs 16ms 8ms 2.9ms 256/fs 32ms 16ms 5.8ms 512/fs 64ms 32ms 11.6ms 1024/fs 128ms 64ms 23.2ms 2048/fs 256ms 128ms 46.4ms 4096/fs 512ms 256ms 92.9ms 8192/fs 1024ms 512ms 185.8ms 16384/fs 2048ms 1024ms 371.5ms Table 35. リカバリ動作待機時間 RGAIN0 bit GAIN STEP 0 1 step 0.375dB 1 2 step 0.750dB 0 3 step 1.125dB 1 4 step 1.500dB Table 36. リカバリゲインステップ MS1311-J-04 (default) (default) 2013/04 - 47 - [AK4753] REF7-0 bits F1H F0H EFH : A0H 9FH 9EH : 50H 4FH 4EH : 02H 01H 00H GAIN(dB) Step (dB) 0 -0.375 -0.75 : -30.375 -30.75 -31.125 : 0.375 -60.375 -60.75 -61.125 : -89.625 -90.0 MUTE Table 37. リカバリ動作基準レベル (default) RFST1 bit RFST0 bit Recovery Speed 0 0 4 times (default) 0 1 8 times 1 0 16times 1 1 N/A Table 38. ファーストリカバリ速度設定 (N/A: not available) 3. リミッタ動作の設定手順例 Table 39にリミッタ設定例を示します。 fs=8kHz Operation −4.1dBFS Enable 32ms Register Name Comment LMTH1-0 ZELMN ZTM1-0 Limiter detection Level Limiter zero crossing detection Zero crossing timeout period Recovery waiting period 001 32ms *WTM2-0 bits should be the same or longer data as ZTM1-0 bits. Reference level at recovery operation F1H 0dB Limiter ATT step 00 1 step Recovery GAIN step 00 1 step Fast Recovery Speed 00 4 times Table 39. リミッタ動作設定例 WTM2-0 REF7-0 LMAT1-0 RGAIN1-0 RFST1-0 Data 01 0 01 MS1311-J-04 Data 01 0 11 fs=44.1kHz Operation −4.1dBFS Enable 23.2ms 011 23.2ms F1H 00 00 00 0dB 1 step 1 step 4 times 2013/04 - 48 - [AK4753] ■ Line Outputs AK4753のライン出力は内部に直列の抵抗200Ω (typ)が接続されています。VSS1と各LOUT1/2, ROUT1/2 pins との間に小容量のキャパシタを接続することによって、高周波ノイズを除去することができます。 AK4753 LOUT1/2 ROUT1/2 200Ω (typ) 1μF C 150pF (max) Figure 57. ステレオライン出力の外付け回路 (高周波ノイズ除去回路使用時) <ライン出力コントロールシーケンス> AK4753には外付けスピーカアンプ用のミュートコントロールピン(MUTEN pin)があります。ポップ音防止の ため、AK4753のMUTEN pinは外付けスピーカアンプのミュートピンまたはスタンバイピンに接続して下さ い。 PLL modeではPLLがアンロックされるか、またはライン出力が無効になると、MUTEN pinの出力は“L”となり ます。PLLがロックされ、ライン出力が有効になるとMUTEN pinの出力は“H”となります。 PMLO1/2 bit MUTEN pin MUTE On MUTE Off MUTE On 4ms (typ) LOUT1/2, ROUT1/2 pins Normal Output Figure 58. ライン出力コントロールシーケンス MS1311-J-04 2013/04 - 49 - [AK4753] ■ SAR 8-bit ADC AK4753はDC測定用に8-bitの逐次比較型(SAR) ADコンバータを内蔵しています。 外付け可変抵抗を接続することにより、SAIN1はDATTのゲインコントロール、SAIN2はEQ1のゲインコント ロールが可能です。 SAIN1 pinのADコンバータ出力フォーマットはTable 40に示すとおりストレートバイナリです。 Input Voltage Output Code 00H (AVDD−1.0LSB) ~ AVDD 01H (AVDD−2.0LSB) ~ (AVDD−1.0LSB) : : 1.0LSB ~ 2.0LSB FEH 0 ~ 1.0LSB FFH Table 40. SAIN1 Pinの出力コード Attenuation Level 0dB -0.5dB : -127dB MUTE (−∞) SAIN2 pinのADコンバータ出力フォーマットはTable 41に示すとおりストレートバイナリです。 Input Voltage Output Code 00H (AVDD−1.0LSB) ~ AVDD (AVDD-2.0LSB) ~ (AVDD−1.0LSB) 01H : : 1.0LSB ~ 2.0LSB FEH 0 ~ 1.0LSB FFH Table 41. SAIN2 pinの出力コード Output Code 00H ~ 04H 05H ~ 09H 0AH ~ 0EH 0FH ~ 13H 14H ~ 18H : 7DH ~ 81H : E6H ~ EAH EBH ~ EFH F0H ~ F4H F5H ~ F9H FAH ~ FFH Gain@EQ1 K1@EQ1 +12.0dB 2.981 +11.5dB +11.0dB +10.5dB : 0dB : -10.5dB -11.0dB -11.5dB 2.758 2.548 2.350 : 0 : -0.701 -0.718 -0.734 -12.0dB -0.749 Table 42. EQ1ゲイン設定 SA2SEL bit K1 0 DSP1 1 DSP2 Table 43. SAIN2 pinソース SA2 bit SAIN2 pin 0 Disable 1 Enable Table 44. SAIN2 pinの有効設定 MS1311-J-04 (default) (default) 2013/04 - 50 - [AK4753] Cycle Time fs=8kHz fs=44.1kHz 4/fs 0.5ms 0.09ms (default) 8/fs 1.0ms 0.18ms 16/fs 2.0ms 0.36ms 32/fs 4.0ms 0.73ms Table 45. サイクルタイムの設定 CTM1 bit CTM0 bit 0 0 1 1 0 1 0 1 LRCK pin Internal Sequence Sampling (SAIN1) Conv (SAIN1) Sampling (SAIN 2) Conv (SAIN2) 7/8fs 1/8fs 7/8fs 1/8fs Idol Cycle Time (C TM1-0 bits) Sampling (SAIN1) Conv (SAIN 1) 7/8fs 1/8fs Cycle Time Figure 59. SARコントロールシーケンス (SA2 bit = “1”) MS1311-J-04 2013/04 - 51 - [AK4753] ■ EEP-ROMインタフェース (EXTEE pin = “H”) AK4753は外付けEEP-ROMからDSPに必要な係数と設定データを内部メモリに読み出すためのEEP-ROM インタフェースを持っています。既存のシステムにマイクロプロセッサを追加することなくEEP-ROMを使用 するだけでDSP機能を実現することが出来ます。外付けのEEP-ROMはAK4753のEESCL pinとEESDA pinに接 続してください。I2Cバス上ではAK4753はマスタとして動作できます。接続例をFigure 60に示します。 1. EEP-ROMデータリード DSPプログラムをダウンロード前に必ずデータをEEPROMに書き込んでください。 PDN pin = “L”の状態でAK4753を立ち上げてください。全ての電源が立ち上がり、EXTEE pin = “H”の状態で PDN pinを“H”に設定するとEEP-ROMからデータをダウンロードし始めます(Figure 61)。このスタート設定で 内部の振動子が立ち上がり、レジスタデータが読み込まれます。データをダウンロード中、AK4753は同じI2C バス上に他のマスタデバイスが無いと仮定しています。マイクロプロセッサのI2CインタフェースはHi-zもし くはパワーダウンに設定してください。EEP-ROMからのデータダウンロードは最長で6msかかります。 EEP-ROMデータリード中のエラーはSTO pinでモニタできます。エラーが検出されない場合はSTO pinは“L” を出力します。リードエラーが検出されると内部論理回路で9回(max)再読み出しを行います。9回連続でエラ ーを検出した場合は、読み出し動作を停止してSTO pinは“H”を出力します。 AK4753 DVDD STO 2.2kΩ EESCL EEPROM SCL EEPROM Interface 2.2kΩ EESDA SDA EXTEE = “H” PDN start at “H” Figure 60. AK4753とEEP-ROM (I2C)の接続例 DVDD, AVDD PDN pin(i) Internal OSC EEP-ROM I/F EEPROM → AK4753 Coefficient value for DSP, Setting data Figure 61. EEP-ROMダウンロードシーケンス MS1311-J-04 2013/04 - 52 - [AK4753] S T A R T EESDA S T A R T R/W="0" Slave S Address Slave S Address Sub Address (00H) EA EC PK "1010000" S T O P R/W="1" Data(n) E A "1010000" E C P K Data(n+1) MA AC S T K E R MA AC SK T E R E A E C P K Data(n+x) MA AC S T K E R P MN A A S T C E K R Figure 62. EEP-ROM 連続リードシーケンス 1 0 1 0 0 0 0 R/W Figure 63. EEP-ROMリード動作のスレーブアドレスバイト 0 0 0 0 0 0 0 0 Figure 64. EEP-ROMリード動作のサブアドレスバイト D7 D6 D5 D4 D3 D2 D1 D0 Figure 65. EEP-ROMリード動作のデータバイト 2. EEP-ROMメモリマップ AK4753は1kバイトまたはそれ以上のI2C EEP-ROMに対応しています。接続するEEP-ROMにコントロールレ ジスタのデータを格納します。EEP-ROMのメモリマップの内容はレジスタマップと同じです。 (1) 基本機能ブロック Addr 00H 01H 02H 03H 04H 05H 06H 07H 08H 09H 0AH 0BH 0CH 0DH Contents Signal Path SAR Control Mode Setting 1 Mode Setting 2 Power Management Lch DATT Rch DATT Gain Setting DSP1 Limiter Mode Control DSP1 Timer Select DSP1 Reference Level DSP2 Limiter Mode Control DSP2 Timer Select DSP2 Reference Level MS1311-J-04 2013/04 - 53 - [AK4753] (2) DSP1機能ブロック Addr 0EH 0FH~17H 18H 19H~21H 22H~2AH 2BH~33H 34H~3CH 3DH~45H Contents DSP1 HPF/LPF Setting DSP1 Filter Coefficient DSP1 EQ Select DSP1 EQ1 Coefficient DSP1 EQ2 Coefficient DSP1 EQ3 Coefficient DSP1 EQ4 Coefficient DSP1 EQ5 Coefficient Addr 46H 47H~4FH 50H 51H~59H 5AH~62H 63H~6BH 6CH~74H 75H~7DH 7FH Contents DSP2 HPF/LPF Setting DSP2 Filter Coefficient DSP2 EQ Select DSP2 EQ1 Coefficient DSP2 EQ2 Coefficient DSP2 EQ3 Coefficient DSP2 EQ4 Coefficient DSP2 EQ5 Coefficient Reserved (3) DSP2機能ブロック MS1311-J-04 2013/04 - 54 - [AK4753] ■ シリアルコントロールインターフェース (I2C-bus Control: EXTEE pin = “L”) AK4753のI2Cバスモードのフォーマットは、高速モード(max: 400kHz)に対応しています。SDA, SCL pinのプ ルアップ抵抗の接続先は(DVDD+0.3)V以下にして下さい。 1. WRITE命令 I2Cバスモードにおけるデータ書き込みシーケンスはFigure 66に示されます。バス上のICへのアクセスには、 最初に開始条件 (Start Condition) を入力します。SCLラインが “H”の時にSDAラインを “H”から “L”にする と、開始条件が作られます(Figure 72)。開始条件の後、スレーブアドレスが送信されます。このアドレスは7 ビットから構成され、8ビット目にはデータ方向ビット(R/W) が続きます。上位7ビットは “0010010”固定で す(Figure 67)。アドレスが一致した場合、AK4753は確認応答 (Acknowledge) を生成し、命令が実行されます。 マスタは確認応答用のクロックパルスを生成し、SDAラインを解放しなければなりません(Figure 73)。R/W bit が “0”の場合はデータ書き込み、R/W bitが “1”の場合はデータ読み出しを行います。 第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8ビット、MSB firstで構成され、MSBビ ットは “0”固定です(Figure 68)。第3バイト以降はコントロールデータです。コントロールデータは8ビット、 MSB firstで構成されます(Figure 69)。AK4753は、各バイトの受信を完了するたびに確認応答を生成します。 データ転送は、必ずマスタが生成する停止条件 (Stop Condition) によって終了します。SCLラインが “H”の 時にSDAラインを “L”から “H”にすると、停止条件が作られます(Figure 72)。 AK4753は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条件を 送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブアドレス に格納されます。アドレス “7DH”にデータを書き込んだ後、さらに次のアドレスに書き込んだ場合にはアド レス“00H”にデータが書き込まれます。 クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”の間で 状態を変更できるのは、SCLラインのクロック信号が “L”の時に限られます(Figure 74)。SCLラインが “H”の 時にSDAラインを変更するのは、開始条件、停止条件を入力するときのみです。 S T A R T SDA S T O P R/W="0" Slave S Address Sub Address(n) A C K Data(n) Data(n+1) A C K A C K Data(n+x) A C K A C K P A C K Figure 66. I2C Bus Mode データ転送シーケンス 0 0 1 0 0 1 0 R/W A2 A1 A0 D2 D1 D0 Figure 67. 第1バイト 0 A6 A5 A4 A3 Figure 68. 第2バイト D7 D6 D5 D4 D3 Figure 69. 第3バイト MS1311-J-04 2013/04 - 55 - [AK4753] 2. READ命令 R/W bitが “1”の場合、AK4753はREAD動作を行います。指定されたアドレスのデータが出力された後、マス タが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、次のアドレス のデータを読み出すことができます。アドレス “7DH”のデータを読み出した後、さらに次のアドレスを読み 出す場合にはアドレス”00H”のデータが読み出されます。 AK4753はカレントアドレスリードとランダムリードの2つのREAD命令を持っています。 2-1. カレントアドレスリード AK4753は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定されたア ドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次のアドレス値 を保持しています。例えば、最後にアクセス(READでもWRITEでも)したアドレスが “n”であり、その後カレ ントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カレントアドレスリードで は、AK4753はREAD命令のスレーブアドレス(R/W bit = “1”)の入力に対して確認応答を生成し、次のクロック から内部のアドレスカウンタで指定されたデータを出力したのち内部カウンタを1つインクリメントします｡ データが出力された後､マスタが確認応答を生成せず停止条件を送ると、READ動作は終了します。 S T A R T SDA S T O P R/W="1" Slave S Address Data(n) Data(n+1) Data(n+2) MA AC SK T E R A C K MA AC SK T E R Data(n+x) MA AC SK T E R MA AC SK T E R P MN AA SC T EK R Figure 70. カレントアドレスリード 2-2. ランダムアドレスリード ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレスリー ドはREAD命令のスレーブアドレス(R/W bit = “1”)を入力する前に、ダミーのWRITE命令を入力する必要があ ります。ランダムアドレスリードでは最初に開始条件を入力し、次にWRITE命令のスレーブアドレス(R/W bit = “0”)、読み出すアドレスを順次入力します。AK4753がこのアドレス入力に対して確認応答を生成した後、 再送条件、READ命令のスレーブアドレス(R/W bit= “1”)を入力します。AK4753はこのスレーブアドレスの入 力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内部アドレスカウンタを1つインクリ メントします。データが出力された後、マスタが確認応答を生成せず停止条件を送ると、READ動作は終了 します。 S T A R T SDA S T A R T R/W="0" Slave S Address Slave S Address Sub Address(n) A C K A C K S T O P R/W="1" Data(n) A C K Data(n+1) MA AC S K T E R Data(n+x) MA AC S T K E R MA AC S T K E R P MN A A S T C E K R Figure 71. ランダムアドレスリード MS1311-J-04 2013/04 - 56 - [AK4753] SDA SCL S P start condition stop condition Figure 72. 開始時間と停止条件 DATA OUTPUT BY TRANSMITTER not acknowledge DATA OUTPUT BY RECEIVER acknowledge SCL FROM MASTER 2 1 8 9 S clock pulse for acknowledgement START CONDITION Figure 73. 確認応答 (I2C Bus) SDA SCL data line stable; data valid change of data allowed Figure 74. ビット転送 (I2C Bus) MS1311-J-04 2013/04 - 57 - [AK4753] ■ レジスタマップ このセクションでは、基本的な機能(Address: 00H to 0DH), DSP1の機能(Address: 0EH to 45H)、そしてDSP2の 機能(Address: 46H to 7DH)と3つに分け説明します。 Note 26. PDN pinが “L”の時、レジスタはデフォルト値に初期化されます。 Note 27. “0”で指定されたビットへの“1”の書き込みは禁止です。 1. 基本機能のレジスタマップ Addr Register Name D7 CTM1 00H SAR Control 01H Signal Path ALMT1 02H Mode Setting 1 FS3 03H Mode Setting 2 BCKO Power 04H PMPLL Management 05H Lch DATT L7 06H Rch DATT R7 07H Gain Setting 1PSTG1 DSP1 Limiter 1LFSTN 08H Mode Control DSP1 1RFST1 09H Timer Select DSP1 1REF7 0AH Reference Level DSP2 Limiter 2LFSTN 0BH Mode Control DSP2 2RFST1 0CH Timer Select DSP2 2REF7 0DH Reference Level 2. DSP1機能のレジスタマップ Addr Register Name D7 HPF/LPF 0EH 0 Setting DSP1 Filter 0FH 1FA7 A Coefficient 1 DSP1 Filter 10H 1FA15 A Coefficient 2 DSP1 Filter 11H 0 A Coefficient 3 DSP1 Filter 12H 1FB7 B Coefficient 1 DSP1 Filter 13H 1FB15 B Coefficient 2 DSP1 Filter 14H 0 B Coefficient 3 DSP1 Filter 15H 1FC7 C Coefficient 1 DSP1 Filter 16H 1FC15 C Coefficient 2 DSP1 Filter 17H 0 C Coefficient 3 D6 D5 D4 D3 D2 D1 CTM0 SA2SEL SA2 0 ALMT2 FS2 M/S SPC1 FS1 BCKP SPC0 FS0 MSBS PMSAR 0 0 0 0 PMLO2 L6 R6 1PSTG0 D0 0 PLL3 0 SEL1 PLL2 DIF2 PLL1 DIF1 SEL0 PLL0 DIF0 PMLO1 PMDIG PWXTL 0 PMADC L5 R5 1PREG1 L4 R4 1PREG0 L3 R3 2PSTG1 L2 R2 2PSTG0 L1 R1 2PREG1 L0 R0 2PREG0 1ZELMN 1RGAIN1 1RGAIN0 1LMAT1 1LMAT0 1LMTH1 1LMTH0 1RFST0 1WTM2 1WTM1 1WTM0 1ZTM1 1ZTM0 DVTM 1REF6 1REF5 1REF4 1REF3 1REF2 1REF1 1REF0 2ZELMN 2RGAIN1 2RGAIN0 2LMAT1 2LMAT0 2LMTH1 2LMTH0 2RFST0 2WTM2 2WTM1 2WTM0 2ZTM1 2ZTM0 0 2REF6 2REF5 2REF4 2REF3 2REF2 2REF1 2REF0 D6 D5 D4 D3 D2 D1 D0 0 0 0 0 0 1FILSEL 1FILEN 1FA6 1FA5 1FA4 1FA3 1FA2 1FA1 1FA0 1FA14 1FA13 1FA12 1FA11 1FA10 1FA9 1FA8 0 0 0 1FA19 1FA18 1FA17 1FA16 1FB6 1FB5 1FB4 1FB3 1FB2 1FB1 1FB0 1FB14 1FB13 1FB12 1FB11 1FB10 1FB9 1FB8 0 0 0 1FB19 1FB18 1FB17 1FB16 1FC6 1FC5 1FC4 1FC3 1FC2 1FC1 1FC0 1FC14 1FC13 1FC12 1FC11 1FC10 1FC9 1FC8 0 0 0 1FC19 1FC18 1FC17 1FC16 MS1311-J-04 2013/04 - 58 - [AK4753] Addr 18H 19H 1AH 1BH 1CH 1DH 1EH 1FH 20H 21H 22H 23H 24H 25H 26H 27H 28H 29H 2AH 2BH 2CH 2DH 2EH 2FH 30H 31H 32H 33H Register Name DSP1 EQ Select DSP1 EQ1 A Coefficient 1 DSP1 EQ1 A Coefficient 2 DSP1 EQ1 A Coefficient 3 DSP1 EQ1 B Coefficient 1 DSP1 EQ1 B Coefficient 2 DSP1 EQ1 B Coefficient 3 DSP1 EQ1 C Coefficient 1 DSP1 EQ1 C Coefficient 2 DSP1 EQ1 C Coefficient 3 DSP1 EQ2 A Coefficient 1 DSP1 EQ2 A Coefficient 2 DSP1 EQ2 A Coefficient 3 DSP1 EQ2 B Coefficient 1 DSP1 EQ2 B Coefficient 2 DSP1 EQ2 B Coefficient 3 DSP1 EQ2 C Coefficient 1 DSP1 EQ2 C Coefficient 2 DSP1 EQ2 C Coefficient 3 DSP1 EQ3 A Coefficient 1 DSP1 EQ3 A Coefficient 2 DSP1 EQ3 A Coefficient 3 DSP1 EQ3 B Coefficient 1 DSP1 EQ3 B Coefficient 2 DSP1 EQ3 B Coefficient 3 DSP1 EQ3 C Coefficient 1 DSP1 EQ3 C Coefficient 2 DSP1 EQ3 C Coefficient 3 D7 0 D6 0 D5 0 D4 1EQ5 D3 1EQ4 D2 1EQ3 D1 1EQ2 D0 1EQ1 1E1A7 1E1A6 1E1A5 1E1A4 1E1A3 1E1A2 1E1A1 1E1A0 1E1A15 1E1A14 1E1A13 1E1A12 1E1A11 1E1A10 1E1A9 1E1A8 0 0 0 0 1E1A19 1E1A18 1E1A17 1E1A16 1E1B7 1E1B6 1E1B5 1E1B4 1E1B3 1E1B2 1E1B1 1E1B0 1E1B15 1E1B14 1E1B13 1E1B12 1E1B11 1E1B10 1E1B9 1E1B8 0 0 0 0 1E1B19 1E1B18 1E1B17 1E1B16 1E1C7 1E1C6 1E1C5 1E1C4 1E1C3 1E1C2 1E1C1 1E1C0 1E1C15 1E1C14 1E1C13 1E1C12 1E1C11 1E1C10 1E1C9 1E1C8 0 0 0 0 1E1C19 1E1C18 1E1C17 1E1C16 1E2A7 1E2A6 1E2A5 1E2A4 1E2A3 1E2A2 1E2A1 1E2A0 1E2A15 1E2A14 1E2A13 1E2A12 1E2A11 1E2A10 1E2A9 1E2A8 0 0 0 0 1E2A19 1E2A18 1E2A17 1E2A16 1E2B7 1E2B6 1E2B5 1E2B4 1E2B3 1E2B2 1E2B1 1E2B0 1E2B15 1E2B14 1E2B13 1E2B12 1E2B11 1E2B10 1E2B9 1E2B8 0 0 0 0 1E2B19 1E2B18 1E2B17 1E2B16 1E2C7 1E2C6 1E2C5 1E2C4 1E2C3 1E2C2 1E2C1 1E2C0 1E2C15 1E2C14 1E2C13 1E2C12 1E2C11 1E2C10 1E2C9 1E2C8 0 0 0 0 1E2C19 1E2C18 1E2C17 1E2C16 1E3A7 1E3A6 1E3A5 1E3A4 1E3A3 1E3A2 1E3A1 1E3A0 1E3A15 1E3A14 1E3A13 1E3A12 1E3A11 1E3A10 1E3A9 1E3A8 0 0 0 0 1E3A19 1E3A18 1E3A17 1E3A16 1E3B7 1E3B6 1E3B5 1E3B4 1E3B3 1E3B2 1E3B1 1E3B0 1E3B15 1E3B14 1E3B13 1E3B12 1E3B11 1E3B10 1E3B9 1E3B8 0 0 0 0 1E3B19 1E3B18 1E3B17 1E3B16 1E3C7 1E3C6 1E3C5 1E3C4 1E3C3 1E3C2 1E3C1 1E3C0 1E3C15 1E3C14 1E3C13 1E3C12 1E3C11 1E3C10 1E3C9 1E3C8 0 0 0 0 1E3C19 1E3C18 1E3C17 1E3C16 MS1311-J-04 2013/04 - 59 - [AK4753] Addr 34H 35H 36H 37H 38H 39H 3AH 3BH 3CH 3DH 3EH 3FH 40H 41H 42H 43H 44H 45H Register Name DSP1 EQ4 A Coefficient 1 DSP1 EQ4 A Coefficient 2 DSP1 EQ4 A Coefficient 3 DSP1 EQ4 B Coefficient 1 DSP1 EQ4 B Coefficient 2 DSP1 EQ4 B Coefficient 3 DSP1 EQ4 C Coefficient 1 DSP1 EQ4 C Coefficient 2 DSP1 EQ4 C Coefficient 3 DSP1 EQ5 A Coefficient 1 DSP1 EQ5 A Coefficient 2 DSP1 EQ5 A Coefficient 3 DSP1 EQ5 B Coefficient 1 DSP1 EQ5 B Coefficient 2 DSP1 EQ5 B Coefficient 3 DSP1 EQ5 C Coefficient 1 DSP1 EQ5 C Coefficient 2 DSP1 EQ5 C Coefficient 3 D7 D6 D5 D4 D3 D2 D1 D0 1E4A7 1E4A6 1E4A5 1E4A4 1E4A3 1E4A2 1E4A1 1E4A0 1E4A15 1E4A14 1E4A13 1E4A12 1E4A11 1E4A10 1E4A9 1E4A8 0 0 0 0 1E4A19 1E4A18 1E4A17 1E4A16 1E4B7 1E4B6 1E4B5 1E4B4 1E4B3 1E4B2 1E4B1 1E4B0 1E4B15 1E4B14 1E4B13 1E4B12 1E4B11 1E4B10 1E4B9 1E4B8 0 0 0 0 1E4B19 1E4B18 1E4B17 1E4B16 1E4C7 1E4C6 1E4C5 1E4C4 1E4C3 1E4C2 1E4C1 1E4C0 1E4C15 1E4C14 1E4C13 1E4C12 1E4C11 1E4C10 1E4C9 1E4C8 0 0 0 0 1E4C19 1E4C18 1E4C17 1E4C16 1E5A7 1E5A6 1E5A5 1E5A4 1E5A3 1E5A2 1E5A1 1E5A0 1E5A15 1E5A14 1E5A13 1E5A12 1E5A11 1E5A10 1E5A9 1E5A8 0 0 0 0 1E5A19 1E5A18 1E5A17 1E5A16 1E5B7 1E5B6 1E5B5 1E5B4 1E5B3 1E5B2 1E5B1 1E5B0 1E5B15 1E5B14 1E5B13 1E5B12 1E5B11 1E5B10 1E5B9 1E5B8 0 0 0 0 1E5B19 1E5B18 1E5B17 1E5B16 1E5C7 1E5C6 1E5C5 1E5C4 1E5C3 1E5C2 1E5C1 1E5C0 1E5C15 1E5C14 1E5C13 1E5C12 1E5C11 1E5C10 1E5C9 1E5C8 0 0 0 0 1E5C19 1E5C18 1E5C17 1E5C16 D6 D5 D4 D3 D2 D1 D0 0 0 0 0 0 2FILSEL 2FILEN 2FA6 2FA5 2FA4 2FA3 2FA2 2FA1 2FA0 2FA14 2FA13 2FA12 2FA11 2FA10 2FA9 2FA8 0 0 0 2FA19 2FA18 2FA17 2FA16 2FB6 2FB5 2FB4 2FB3 2FB2 2FB1 2FB0 2FB14 2FB13 2FB12 2FB11 2FB10 2FB9 2FB8 0 0 0 2FB19 2FB18 2FB17 2FB16 2FC6 2FC5 2FC4 2FC3 2FC2 2FC1 2FC0 3. DSP2機能のレジスタマップ Addr Register Name D7 HPF/LPF 46H 0 Setting DSP2 Filter 47H 2FA7 A Coefficient 1 DSP2 Filter 48H 2FA15 A Coefficient 2 DSP2 Filter 49H 0 A Coefficient 3 DSP2 Filter 4AH 2FB7 B Coefficient 1 DSP2 Filter 4BH 2FB15 B Coefficient 2 DSP2 Filter 4CH 0 B Coefficient 3 DSP2 Filter 4DH 2FC7 C Coefficient 1 MS1311-J-04 2013/04 - 60 - [AK4753] Addr 4EH 4FH 50H 51H 52H 53H 54H 55H 56H 57H 58H 59H 5AH 5BH 5CH 5DH 5EH 5FH 60H 61H 62H Register Name DSP2 Filter C Coefficient 2 DSP2 Filter C Coefficient 3 DSP2 EQ Select DSP2 EQ1 A Coefficient 1 DSP2 EQ1 A Coefficient 2 DSP2 EQ1 A Coefficient 3 DSP2 EQ1 B Coefficient 1 DSP2 EQ1 B Coefficient 2 DSP2 EQ1 B Coefficient 3 DSP2 EQ1 C Coefficient 1 DSP2 EQ1 C Coefficient 2 DSP2 EQ1 C Coefficient 3 DSP2 EQ2 A Coefficient 1 DSP2 EQ2 A Coefficient 2 DSP2 EQ2 A Coefficient 3 DSP2 EQ2 B Coefficient 1 DSP2 EQ2 B Coefficient 2 DSP2 EQ2 B Coefficient 3 DSP2 EQ2 C Coefficient 1 DSP2 EQ2 C Coefficient 2 DSP2 EQ2 C Coefficient 3 D7 D6 D5 D4 D3 D2 D1 D0 2FC15 2FC14 2FC13 2FC12 2FC11 2FC10 2FC9 2FC8 0 0 0 0 2FC19 2FC18 2FC17 2FC16 0 0 0 2EQ5 2EQ4 2EQ3 2EQ2 2EQ1 2E1A7 2E1A6 2E1A5 2E1A4 2E1A3 2E1A2 2E1A1 2E1A0 2E1A15 2E1A14 2E1A13 2E1A12 2E1A11 2E1A10 2E1A9 2E1A8 0 0 0 0 2E1A19 2E1A18 2E1A17 2E1A16 2E1B7 2E1B6 2E1B5 2E1B4 2E1B3 2E1B2 2E1B1 2E1B0 2E1B15 2E1B14 2E1B13 2E1B12 2E1B11 2E1B10 2E1B9 2E1B8 0 0 0 0 2E1B19 2E1B18 2E1B17 2E1B16 2E1C7 2E1C6 2E1C5 2E1C4 2E1C3 2E1C2 2E1C1 2E1C0 2E1C15 2E1C14 2E1C13 2E1C12 2E1C11 2E1C10 2E1C9 2E1C8 0 0 0 0 2E1C19 2E1C18 2E1C17 2E1C16 2E2A7 2E2A6 2E2A5 2E2A4 2E2A3 2E2A2 2E2A1 2E2A0 2E2A15 2E2A14 2E2A13 2E2A12 2E2A11 2E2A10 2E2A9 2E2A8 0 0 0 0 2E2A19 2E2A18 2E2A17 2E2A16 2E2B7 2E2B6 2E2B5 2E2B4 2E2B3 2E2B2 2E2B1 2E2B0 2E2B15 2E2B14 2E2B13 2E2B12 2E2B11 2E2B10 2E2B9 2E2B8 0 0 0 0 2E2B19 2E2B18 2E2B17 2E2B16 2E2C7 2E2C6 2E2C5 2E2C4 2E2C3 2E2C2 2E2C1 2E2C0 2E2C15 2E2C14 2E2C13 2E2C12 2E2C11 2E2C10 2E2C9 2E2C8 0 0 0 0 2E2C19 2E2C18 2E2C17 2E2C16 MS1311-J-04 2013/04 - 61 - [AK4753] Addr 63H 64H 65H 66H 67H 68H 69H 6AH 6BH 6CH 6DH 6EH 6FH 70H 71H 72H 73H 74H 75H 76H 77H 78H 79H 7AH 7BH 7CH 7DH Register Name DSP2 EQ3 A Coefficient 1 DSP2 EQ3 A Coefficient 2 DSP2 EQ3 A Coefficient 3 DSP2 EQ3 B Coefficient 1 DSP2 EQ3 B Coefficient 2 DSP2 EQ3 B Coefficient 3 DSP2 EQ3 C Coefficient 1 DSP2 EQ3 C Coefficient 2 DSP2 EQ3 C Coefficient 3 DSP2 EQ4 A Coefficient 1 DSP2 EQ4 A Coefficient 2 DSP2 EQ4 A Coefficient 3 DSP2 EQ4 B Coefficient 1 DSP2 EQ4 B Coefficient 2 DSP2 EQ4 B Coefficient 3 DSP2 EQ4 C Coefficient 1 DSP2 EQ4 C Coefficient 2 DSP2 EQ4 C Coefficient 3 DSP2 EQ5 A Coefficient 1 DSP2 EQ5 A Coefficient 2 DSP2 EQ5 A Coefficient 3 DSP2 EQ5 B Coefficient 1 DSP2 EQ5 B Coefficient 2 DSP2 EQ5 B Coefficient 3 DSP2 EQ5 C Coefficient 1 DSP2 EQ5 C Coefficient 2 DSP2 EQ5 C Coefficient 3 D7 D6 D5 D4 D3 D2 D1 D0 2E3A7 2E3A6 2E3A5 2E3A4 2E3A3 2E3A2 2E3A1 2E3A0 2E3A15 2E3A14 2E3A13 2E3A12 2E3A11 2E3A10 2E3A9 2E3A8 0 0 0 0 2E3A19 2E3A18 2E3A17 2E3A16 2E3B7 2E3B6 2E3B5 2E3B4 2E3B3 2E3B2 2E3B1 2E3B0 2E3B15 2E3B14 2E3B13 2E3B12 2E3B11 2E3B10 2E3B9 2E3B8 0 0 0 0 2E3B19 2E3B18 2E3B17 2E3B16 2E3C7 2E3C6 2E3C5 2E3C4 2E3C3 2E3C2 2E3C1 2E3C0 2E3C15 2E3C14 2E3C13 2E3C12 2E3C11 2E3C10 2E3C9 2E3C8 0 0 0 0 2E3C19 2E3C18 2E3C17 2E3C16 2E4A7 2E4A6 2E4A5 2E4A4 2E4A3 2E4A2 2E4A1 2E4A0 2E4A15 2E4A14 2E4A13 2E4A12 2E4A11 2E4A10 2E4A9 2E4A8 0 0 0 0 2E4A19 2E4A18 2E4A17 2E4A16 2E4B7 2E4B6 2E4B5 2E4B4 2E4B3 2E4B2 2E4B1 2E4B0 2E4B15 2E4B14 2E4B13 2E4B12 2E4B11 2E4B10 2E4B9 2E4B8 0 0 0 0 2E4B19 2E4B18 2E4B17 2E4B16 2E4C7 2E4C6 2E4C5 2E4C4 2E4C3 2E4C2 2E4C1 2E4C0 2E4C15 2E4C14 2E4C13 2E4C12 2E4C11 2E4C10 2E4C9 2E4C8 0 0 0 0 2E4C19 2E4C18 2E4C17 2E4C16 2E5A7 2E5A6 2E5A5 2E5A4 2E5A3 2E5A2 2E5A1 2E5A0 2E5A15 2E5A14 2E5A13 2E5A12 2E5A11 2E5A10 2E5A9 2E5A8 0 0 0 0 2E5A19 2E5A18 2E5A17 2E5A16 2E5B7 2E5B6 2E5B5 2E5B4 2E5B3 2E5B2 2E5B1 2E5B0 2E5B15 2E5B14 2E5B13 2E5B12 2E5B11 2E5B10 2E5B9 2E5B8 0 0 0 0 2E5B19 2E5B18 2E5B17 2E5B16 2E5C7 2E5C6 2E5C5 2E5C4 2E5C3 2E5C2 2E5C1 2E5C0 2E5C15 2E5C14 2E5C13 2E5C12 2E5C11 2E5C10 2E5C9 2E5C8 0 0 0 0 2E5C19 2E5C18 2E5C17 2E5C16 MS1311-J-04 2013/04 - 62 - [AK4753] ■ 基本機能のレジスタ定義 Addr 00H Register Name SAR Control R/W Default D7 CTM1 R/W 0 D6 CTM0 R/W 0 D5 SA2SEL R/W 0 D4 SA2 R/W 0 D3 PMSAR R/W 0 D2 0 RD 0 D1 0 RD 0 D0 0 RD 0 D2 SEL1 R/W 0 D1 0 RD 0 D0 SEL0 R/W 0 D1 PLL1 R/W 0 D0 PLL0 R/W 0 PMSAR: SAR ADCパワーマネジメント 0: Power-down (default) 1: Power-up SA2: SAIN2イネーブル 0: SAIN2 Disable (default) 1: SAIN2 Enable SA2SEL: SAIN2制御設定 (Table 43) 0: Setting for DSP1 (default) 1: Setting for DSP2 CTM1-0: サイクル時間設定 (Table 45) Default: “00” Addr 01H Register Name Signal Path R/W Default D7 ALMT1 R/W 0 D6 ALMT2 R/W 0 D5 SPC1 R/W 0 D4 SPC0 R/W 0 D3 0 RD 0 SEL1-0: DSP入力設定 (Table 19) 00: Analog-in (default) 01: Digital-in 10: Mix SPC1-0: ライン出力形態設定 (Table 21, Table 22, Table 23, Table 24) 2チャネル、2.1チャネル、4チャネルの出力モードを選択します。 Default: “00” ALMT2: DSP2リミッタイネーブル 0: Limiter Disable (default) 1: Limiter Enable ALMT1: DSP1リミッタイネーブル 0: Limiter Disable (default) 1: Limiter Enable Addr 02H Register Name Mode Setting 1 R/W Default D7 FS3 R/W 0 D6 FS2 R/W 0 D5 FS1 R/W 0 D4 FS0 R/W 0 D3 PLL3 R/W 0 D2 PLL2 R/W 0 PLL3-0: PLL基準クロック選択 (Table 4) Default: “0000” (LRCK pin) FS3-0: サンプリング周波数設定 (Table 5, Table 7) と MCKI 周波数設定 Table 10, Table 12) FS3-0 bitsでPLL mode時のサンプリング周波数とEXT mode時のMCKI 周波数を選択します。 MS1311-J-04 2013/04 - 63 - [AK4753] Addr 03H Register Name Mode Setting 2 R/W Default D7 BCKO R/W 1 D6 M/S R/W 0 D5 BCKP R/W 0 D4 MSBS R/W 0 D3 0 RD 0 D2 DIF2 R/W 0 D1 DIF1 R/W 1 D0 DIF0 R/W 1 DIF2-0: オーディオインタフェースフォーマット(Table 15) Default: “011” (I2S) MSBS: DSP Mode時のLRCK位相設定 (Table 16, Table 17, Table 18) 0: LRCKの “↑” がチャネル切り替えのBICK半周期前 (default) 1: LRCKの “↑” がチャネル切り替えのBICK 1周期前 BCKP: DSP Mode時のBICK極性 (Table 16, Table 17, Table 18) 0: BICKの立下り(“↓”)でSDTIがラッチされます (default) 1: BICKの立ち上がり(“↑”)でSDTIがラッチされます M/S: マスタ/スレーブモード設定 0: Slave Mode (default) 1: Master Mode BCKO: Master Mode時のBICK出力周波数選択 (Table 9) Addr 04H Register Name Power Management R/W Default D7 D6 D5 D4 D3 D2 D1 D0 PMPLL 0 PMLO2 PMLO1 PMDIG PWXTL 0 PMADC R/W 0 RD 0 R/W 0 R/W 0 R/W 0 R/W 0 RD 0 R/W 0 PMADC: ADCパワーマネジメント 0: Power-down (default) 1: Power-up PWXTL: 水晶振動回路のパワーマネジメント 0: Power OFF (default) 1: Power ON PMDIG: DSP & DACディジタルパワーマネジメント 0: Power-down (default) 1: Power-up PMLO1: ライン出力1のパワーマネジメントと外部ミュートコントロール 0: Power-down (default) 1: Power-up PMLO2: ライン出力2のパワーマネジメントと外部ミュートコントロール 0: Power-down (default) 1: Power-up PMPLL: PLLパワーマネジメント 0: EXT Mode and Power-Down (default) 1: PLL Mode and Power-up MS1311-J-04 2013/04 - 64 - [AK4753] Addr 05H 06H Register Name Lch DATT Rch DATT R/W Default D7 L7 R7 R/W 1 D6 L6 R6 R/W 1 D5 L5 R5 R/W 1 D4 L4 R4 R/W 1 D3 L3 R3 R/W 1 D2 L2 R2 R/W 1 D1 L1 R1 R/W 1 D0 L0 R0 R/W 1 D4 1PREG0 R/W 0 D3 2PSTG1 R/W 0 D2 2PSTG0 R/W 0 D1 2PREG1 R/W 0 D0 2PREG0 R/W 0 L7-0, R7-0: ディジタルボリュームATT (Table 25) Default: “FFH” (MUTE) Addr 07H Register Name Gain Setting R/W Default D7 1PSTG1 R/W 0 D6 1PSTG0 R/W 0 D5 1PREG1 R/W 0 2PREG1-0: DSP2プリゲイン設定 (Table 27) Default: “00” 2PSTG1-0: DSP2ポストゲイン設定 (Table 28) Default: “00” 1PREG1-0: DSP1プリゲイン設定 (Table 27) Default: “00” 1PSTG1-0: DSP1ポストゲイン設定 (Table 28) Default: “00” Addr 08H Register Name DSP1 Limiter Mode Control R/W Default D7 D6 D5 D4 D3 D2 D1 D0 1LFSTN 1ZELMN 1RGAIN1 1RGAIN0 1LMAT1 1LMAT0 1LMTH1 1LMTH0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 1LMTH1-0: DSP1リミッタ検出レベル/リカバリカウンタ リセットレベル (Table 32) Default: “00” 1LMAT1-0: DSP1リミッタATTステップ (Table 33) Default: “00” 1RGAIN1-0: DSP1リカバリゲインステップ (Table 36) Default: “00” 1ZELMN: リミッタ動作時のDSP1ゼロクロス検出イネーブル 0: Enable (default) 1: Disable 1LFSTN: FS (フルスケール)以上出力時のDSP1リミッタ動作 0: DSPの出力がFS以上の時、ボリューム値を瞬時に変更します。 (default) 1: ゼロクロスするかゼロクロスタイムアウトしたときボリューム値が変更されます。 MS1311-J-04 2013/04 - 65 - [AK4753] Addr 09H Register Name DSP1 Timer Select R/W Default D7 D6 D5 D4 D3 D2 D1 D0 1RFST1 1RFST0 1WTM2 1WTM1 1WTM0 1ZTM1 1ZTM0 DVTM R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 1RFST1-0: DSP1ファーストリカバリスピード (Table 38) Default: “00” (4times) 1WTM2-0: DSP1リカバリ待機時間 (Table 35) Default: “000” (128/fs) 1ZTM1-0: DSP1リミッタ/リカバリ動作 ゼロクロスタイムアウト時間 (Table 34) Default: “00” (128/fs) DVTM: ディジタルボリュームの遷移時間設定 0: 1061/fs (default) 1: 256/fs この遷移時間はL/R7-0 bits を00Hから7FHへ変更した場合の遷移時間です。 Addr 0AH Register Name DSP1 Reference Level R/W Default D7 D6 D5 D4 D3 D2 D1 D0 1REF7 1REF6 1REF5 1REF4 1REF3 1REF2 1REF1 1REF0 R/W 1 R/W 1 R/W 1 R/W 1 R/W 0 R/W 0 R/W 0 R/W 1 1REF7-0: リカバリ動作時のDSP1基準レベル (Table 37) Default: “F1H” (0dB) Addr 0BH Register Name DSP2 Limiter Mode Control R/W Default D7 D6 D5 D4 D3 D2 D1 D0 2LFSTN 2ZELMN 2RGAIN1 2RGAIN0 2LMAT1 2LMAT0 2LMTH1 2LMTH0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 2LMTH1-0: DSP2リミッタ検出レベル/リカバリカウンタリセットレベル (Table 32) Default: “00” 2LMAT1-0: DSP2リミッタATTステップ (Table 33) Default: “00” 2RGAIN1-0: DSP2リカバリゲインステップ (Table 36) Default: “00” 2ZELMN: リミッタ動作時のDSP2ゼロクロス検出イネーブル 0: Enable (default) 1: Disable 2LFSTN: FS (フルスケール)以上出力時のDSP2リミッタ動作 0: DSPの出力がFS以上の時、ボリューム値を瞬時に変更します。 (default) 1: ゼロクロスするかゼロクロスタイムアウトしたときボリューム値が変更されます。 MS1311-J-04 2013/04 - 66 - [AK4753] Addr 0CH Register Name DSP2 Timer Select R/W Default D7 D6 D5 D4 D3 D2 D1 D0 2RFST1 2RFST0 2WTM2 2WTM1 2WTM0 2ZTM1 2ZTM0 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 RD 0 2RFST1-0: DSP2ファーストリカバリスピード (Table 38) Default: “00” (4times) 2WTM2-0: DSP2リカバリ待機時間 (Table 35) Default: “000” (128/fs) 2ZTM1-0: DSP2 リミッタ/リカバリ動作 ゼロクロスタイムアウト時間 (Table 34) Default: “00” (128/fs) Addr 0DH Register Name DSP2 Reference Level R/W Default D7 D6 D5 D4 D3 D2 D1 D0 2REF7 2REF6 2REF5 2REF4 2REF3 2REF2 2REF1 2REF0 R/W 1 R/W 1 R/W 1 R/W 1 R/W 0 R/W 0 R/W 0 R/W 1 2REF7-0: リカバリ動作時のDSP2基準レベル (Table 37) Default: “F1H” (0dB) MS1311-J-04 2013/04 - 67 - [AK4753] ■ DSP1機能のレジスタ定義 各機能の設定を下記に記します。DSP1とDSP2を区別するためにDSP1のビット名の先頭に“1”をDSP2のビッ ト名の先頭に“2”を付けています。 Addr Register Name HPF/LPF Setting R/W Default 0EH D7 D6 D5 D4 D3 D2 D1 D0 0 0 0 0 0 0 1FILSEL 1FILEN RD 0 RD 0 RD 0 RD 0 RD 0 RD 0 R/W 0 R/W 0 1FILEN: ハイパス/ローパスフィルタイネーブル 0: HPF and LPF Disable (default) 1: HPF and LPF Enable 1FILSEL: HPF/LPFの選択 0: LPF becomes effective (default) 1: HPF becomes effective Addr 0FH 10H 11H 12H 13H 14H 15H 16H 17H Register Name DSP1 Filter A Coefficient 1 DSP1 Filter A Coefficient 2 DSP1 Filter A Coefficient 3 DSP1 Filter B Coefficient 1 DSP1 Filter B Coefficient 2 DSP1 Filter B Coefficient 3 DSP1 Filter C Coefficient 1 DSP1 Filter C Coefficient 2 DSP1 Filter C Coefficient 3 R/W Default D7 D6 D5 D4 D3 D2 D1 D0 1FA7 1FA6 1FA5 1FA4 1FA3 1FA2 1FA1 1FA0 1FA15 1FA14 1FA13 1FA12 1FA11 1FA10 1FA9 1FA8 0 0 0 0 1FA19 1FA18 1FA17 1FA16 1FB7 1FB6 1FB5 1FB4 1FB3 1FB2 1FB1 1FB0 1FB15 1FB14 1FB13 1FB12 1FB11 1FB10 1FB9 1FB8 0 0 0 0 1FB19 1FB18 1FB17 1FB16 1FC7 1FC6 1FC5 1FC4 1FC3 1FC2 1FC1 1FC0 1FC15 1FC14 1FC13 1FC12 1FC11 1FC10 1FC9 1FC8 0 0 0 0 1FC19 1FC18 1FC17 1FC16 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 1FA19-0, 1FB19-0, 1FC19-0: HPF、LPF係数設定 Default: “00000H” MS1311-J-04 2013/04 - 68 - [AK4753] Addr 18H Register Name DSP1 EQ Select R/W Default D7 D6 D5 D4 D3 D2 D1 D0 0 0 0 1EQ5 1EQ4 1EQ3 1EQ2 1EQ1 RD 0 RD 0 RD 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 1EQ1: Equalizer 1の係数設定有効 0: Disable (default) 1: Enable 1EQ1 bit = “1”のとき、1E1A19-0, 1E1B19-0, 1E1C19-0 bitsの設定が有効になります。1EQ1 bit = “0” のとき、1EQ1ブロックはスルー (0dB)です。 1EQ2: Equalizer 2の係数設定有効 0: Disable (default) 1: Enable 1EQ2 bit = “1”のとき、1E2A19-0, 1E2B19-0, 1E2C19-0 bitsの設定が有効になります。1EQ2 bit = “0” のとき、1EQ2ブロックはスルー (0dB)です。 1EQ3: Equalizer 3の係数設定有効 0: Disable (default) 1: Enable 1EQ3 bit = “1”のとき、1E3A19-0, 1E3B19-0, 1E3C19-0 bitsの設定が有効になります。1EQ3 bit = “0” のとき、1EQ3ブロックはスルー (0dB)です。 1EQ4: Equalizer 4の係数設定有効 0: Disable (default) 1: Enable 1EQ4 bit = “1”のとき、1E4A19-0, 1E4B19-0, 1E4C19-0 bitsの設定が有効になります。1EQ4 bit = “0” のとき、1EQ4ブロックはスルー (0dB)です。 1EQ5: Equalizer 5の係数設定有効 0: Disable (default) 1: Enable 1EQ5 bit = “1”のとき、1E5A19-0, 1E5B19-0, 1E5C19-0 bitsの設定が有効になります。1EQ5 bit = “0” のとき、1EQ5ブロックはスルー (0dB)です。 Addr 19H 1AH 1BH 1CH 1DH 1EH 1FH 20H 21H Register Name DSP1 EQ1 A Coefficient 1 DSP1 EQ1 A Coefficient 2 DSP1 EQ1 A Coefficient 3 DSP1 EQ1 B Coefficient 1 DSP1 EQ1 B Coefficient 2 DSP1 EQ1 B Coefficient 3 DSP1 EQ1 C Coefficient 1 DSP1 EQ1 C Coefficient 2 DSP1 EQ1 C Coefficient 3 D7 D6 D5 D4 D3 D2 D1 D0 1E1A7 1E1A6 1E1A5 1E1A4 1E1A3 1E1A2 1E1A1 1E1A0 1E1A15 1E1A14 1E1A13 1E1A12 1E1A11 1E1A10 1E1A9 1E1A8 0 0 0 0 1E1A19 1E1A18 1E1A17 1E1A16 1E1B7 1E1B6 1E1B5 1E1B4 1E1B3 1E1B2 1E1B1 1E1B0 1E1B15 1E1B14 1E1B13 1E1B12 1E1B11 1E1B10 1E1B9 1E1B8 0 0 0 0 1E1B19 1E1B18 1E1B17 1E1B16 1E1C7 1E1C6 1E1C5 1E1C4 1E1C3 1E1C2 1E1C1 1E1C0 1E1C15 1E1C14 1E1C13 1E1C12 1E1C11 1E1C10 1E1C9 1E1C8 0 0 0 0 1E1C19 1E1C18 1E1C17 1E1C16 MS1311-J-04 2013/04 - 69 - [AK4753] Addr 22H 23H 24H 25H 26H 27H 28H 29H 2AH 2BH 2CH 2DH 2EH 2FH 30H 31H 32H 33H 34H 35H 36H 37H 38H 39H 3AH 3BH 3CH Register Name DSP1 EQ2 A Coefficient 1 DSP1 EQ2 A Coefficient 2 DSP1 EQ2 A Coefficient 3 DSP1 EQ2 B Coefficient 1 DSP1 EQ2 B Coefficient 2 DSP1 EQ2 B Coefficient 3 DSP1 EQ2 C Coefficient 1 DSP1 EQ2 C Coefficient 2 DSP1 EQ2 C Coefficient 3 DSP1 EQ3 A Coefficient 1 DSP1 EQ3 A Coefficient 2 DSP1 EQ3 A Coefficient 3 DSP1 EQ3 B Coefficient 1 DSP1 EQ3 B Coefficient 2 DSP1 EQ3 B Coefficient 3 DSP1 EQ3 C Coefficient 1 DSP1 EQ3 C Coefficient 2 DSP1 EQ3 C Coefficient 3 DSP1 EQ4 A Coefficient 1 DSP1 EQ4 A Coefficient 2 DSP1 EQ4 A Coefficient 3 DSP1 EQ4 B Coefficient 1 DSP1 EQ4 B Coefficient 2 DSP1 EQ4 B Coefficient 3 DSP1 EQ4 C Coefficient 1 DSP1 EQ4 C Coefficient 2 DSP1 EQ4 C Coefficient 3 D7 D6 D5 D4 D3 D2 D1 D0 1E2A7 1E2A6 1E2A5 1E2A4 1E2A3 1E2A2 1E2A1 1E2A0 1E2A15 1E2A14 1E2A13 1E2A12 1E2A11 1E2A10 1E2A9 1E2A8 0 0 0 0 1E2A19 1E2A18 1E2A17 1E2A16 1E2B7 1E2B6 1E2B5 1E2B4 1E2B3 1E2B2 1E2B1 1E2B0 1E2B15 1E2B14 1E2B13 1E2B12 1E2B11 1E2B10 1E2B9 1E2B8 0 0 0 0 1E2B19 1E2B18 1E2B17 1E2B16 1E2C7 1E2C6 1E2C5 1E2C4 1E2C3 1E2C2 1E2C1 1E2C0 1E2C15 1E2C14 1E2C13 1E2C12 1E2C11 1E2C10 1E2C9 1E2C8 0 0 0 0 1E2C19 1E2C18 1E2C17 1E2C16 1E3A7 1E3A6 1E3A5 1E3A4 1E3A3 1E3A2 1E3A1 1E3A0 1E3A15 1E3A14 1E3A13 1E3A12 1E3A11 1E3A10 1E3A9 1E3A8 0 0 0 0 1E3A19 1E3A18 1E3A17 1E3A16 1E3B7 1E3B6 1E3B5 1E3B4 1E3B3 1E3B2 1E3B1 1E3B0 1E3B15 1E3B14 1E3B13 1E3B12 1E3B11 1E3B10 1E3B9 1E3B8 0 0 0 0 1E3B19 1E3B18 1E3B17 1E3B16 1E3C7 1E3C6 1E3C5 1E3C4 1E3C3 1E3C2 1E3C1 1E3C0 1E3C15 1E3C14 1E3C13 1E3C12 1E3C11 1E3C10 1E3C9 1E3C8 0 0 0 0 1E3C19 1E3C18 1E3C17 1E3C16 1E4A7 1E4A6 1E4A5 1E4A4 1E4A3 1E4A2 1E4A1 1E4A0 1E4A15 1E4A14 1E4A13 1E4A12 1E4A11 1E4A10 1E4A9 1E4A8 0 0 0 0 1E4A19 1E4A18 1E4A17 1E4A16 1E4B7 1E4B6 1E4B5 1E4B4 1E4B3 1E4B2 1E4B1 1E4B0 1E4B15 1E4B14 1E4B13 1E4B12 1E4B11 1E4B10 1E4B9 1E4B8 0 0 0 0 1E4B19 1E4B18 1E4B17 1E4B16 1E4C7 1E4C6 1E4C5 1E4C4 1E4C3 1E4C2 1E4C1 1E4C0 1E4C15 1E4C14 1E4C13 1E4C12 1E4C11 1E4C10 1E4C9 1E4C8 0 0 0 0 1E4C19 1E4C18 1E4C17 1E4C16 MS1311-J-04 2013/04 - 70 - [AK4753] Addr 3DH 3EH 3FH 40H 41H 42H 43H 44H 45H Register Name DSP1 EQ5 A Coefficient 1 DSP1 EQ5 A Coefficient 2 DSP1 EQ5 A Coefficient 3 DSP1 EQ5 B Coefficient 1 DSP1 EQ5 B Coefficient 2 DSP1 EQ5 B Coefficient 3 DSP1 EQ5 C Coefficient 1 DSP1 EQ5 C Coefficient 2 DSP1 EQ5 C Coefficient 3 R/W Default D7 D6 D5 D4 D3 D2 D1 D0 1E5A7 1E5A6 1E5A5 1E5A4 1E5A3 1E5A2 1E5A1 1E5A0 1E5A15 1E5A14 1E5A13 1E5A12 1E5A11 1E5A10 1E5A9 1E5A8 0 0 0 0 1E5A19 1E5A18 1E5A17 1E5A16 1E5B7 1E5B6 1E5B5 1E5B4 1E5B3 1E5B2 1E5B1 1E5B0 1E5B15 1E5B14 1E5B13 1E5B12 1E5B11 1E5B10 1E5B9 1E5B8 0 0 0 0 1E5B19 1E5B18 1E5B17 1E5B16 1E5C7 1E5C6 1E5C5 1E5C4 1E5C3 1E5C2 1E5C1 1E5C0 1E5C15 1E5C14 1E5C13 1E5C12 1E5C11 1E5C10 1E5C9 1E5C8 0 0 0 0 1E5C19 1E5C18 1E5C17 1E5C16 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 1E1A19-0, 1E1B19-0, 1E1C19-0: Equalizer 1の係数 (20-bit x3) Default: “00000H” 1E2A19-0, 1E2B19-0, 1E2C19-0: Equalizer 2の係数 (20-bit x3) Default: “00000H” 1E3A19-0, 1E3B19-0, 1E3C19-0: Equalizer 3の係数 (20-bit x3) Default: “00000H” 1E4A19-0, 1E4B19-0, 1E4C19-0: Equalizer 4の係数 (20-bit x3) Default: “00000H” 1E5A19-0, 1E5B19-0, 1E5C19-0: Equalizer 5の係数 (20-bit x3) Default: “00000H” MS1311-J-04 2013/04 - 71 - [AK4753] ■ DSP2機能のレジスタ定義 各機能の設定を下記に記します。DSP1とDSP2を区別するためにDSP1のビット名の先頭に“1”をDSP2のビッ ト名の先頭に“2”を付けています。 Addr Register Name HPF/LPF Setting R/W Default 46H D7 D6 D5 D4 D3 D2 D1 D0 0 0 0 0 0 0 2FILSEL 2FILEN RD 0 RD 0 RD 0 RD 0 RD 0 RD 0 R/W 0 R/W 0 2FILEN: ハイパス/ローパスフィルタイネーブル 0: HPF and LPF Disable (default) 1: HPF and LPF Enable 2FILSEL: HPF/LPFの選択 0: LPF becomes effective (default) 1: HPF becomes effective Addr 47H 48H 49H 4AH 4BH 4CH 4DH 4EH 4FH Register Name DSP2 Filter A Coefficient 1 DSP2 Filter A Coefficient 2 DSP2 Filter A Coefficient 3 DSP2 Filter B Coefficient 1 DSP2 Filter B Coefficient 2 DSP2 Filter B Coefficient 3 DSP2 Filter C Coefficient 1 DSP2 Filter C Coefficient 2 DSP2 Filter C Coefficient 3 R/W Default D7 D6 D5 D4 D3 D2 D1 D0 2FA7 2FA6 2FA5 2FA4 2FA3 2FA2 2FA1 2FA0 2FA15 2FA14 2FA13 2FA12 2FA11 2FA10 2FA9 2FA8 0 0 0 0 2FA19 2FA18 2FA17 2FA16 2FB7 2FB6 2FB5 2FB4 2FB3 2FB2 2FB1 2FB0 2FB15 2FB14 2FB13 2FB12 2FB11 2FB10 2FB9 2FB8 0 0 0 0 2FB19 2FB18 2FB17 2FB16 2FC7 2FC6 2FC5 2FC4 2FC3 2FC2 2FC1 2FC0 2FC15 2FC14 2FC13 2FC12 2FC11 2FC10 2FC9 2FC8 0 0 0 0 2FC19 2FC18 2FC17 2FC16 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 2FA19-0, 2FB19-0, 2FC19-0: HPF、LPF係数設定 Default: “00000H” MS1311-J-04 2013/04 - 72 - [AK4753] Addr 50H Register Name DSP2 EQ Select R/W Default D7 D6 D5 D4 D3 D2 D1 D0 0 0 0 2EQ5 2EQ4 2EQ3 2EQ2 2EQ1 RD 0 RD 0 RD 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 2EQ1: Equalizer 1の係数設定有効 0: Disable (default) 1: Enable 2EQ1 bit = “1”のとき、2E1A19-0, 2E1B19-0, 2E1C19-0 bitsの設定が有効になります。2EQ1 bit = “0” のとき、2EQ1ブロックはスルー (0dB)です。 2EQ2: Equalizer 2の係数設定有効 0: Disable (default) 1: Enable 2EQ2 bit = “1”のとき、2E2A19-0, 2E2B19-0, 2E2C19-0 bitsの設定が有効になります。2EQ2 bit = “0” のとき、2EQ2ブロックはスルー (0dB)です。 2EQ3: Equalizer 3の係数設定有効 0: Disable (default) 1: Enable 2EQ3 bit = “1”のとき、2E3A19-0, 2E3B19-0, 2E3C19-0 bitsの設定が有効になります。2EQ3 bit = “0” のとき、2EQ3ブロックはスルー (0dB)です。 2EQ4: Equalizer 4の係数設定有効 0: Disable (default) 1: Enable 2EQ4 bit = “1”のとき、2E4A19-0, 2E4B19-0, 2E4C19-0 bitsの設定が有効になります。2EQ4 bit = “0” のとき、2EQ4ブロックはスルー (0dB)です。 2EQ5: Equalizer 5の係数設定有効e 0: Disable (default) 1: Enable 2EQ5 bit = “1”のとき、2E5A19-0, 2E5B19-0, 2E5C19-0 bitsの設定が有効になります。2EQ5 bit = “0” のとき、2EQ5ブロックはスルー (0dB)です。 Addr 51H 52H 53H 54H 55H 56H 57H 58H 59H Register Name DSP2 EQ1 A Coefficient 1 DSP2 EQ1 A Coefficient 2 DSP2 EQ1 A Coefficient 3 DSP2 EQ1 B Coefficient 1 DSP2 EQ1 B Coefficient 2 DSP2 EQ1 B Coefficient 3 DSP2 EQ1 C Coefficient 1 DSP2 EQ1 C Coefficient 2 DSP2 EQ1 C Coefficient 3 D7 D6 D5 D4 D3 D2 D1 D0 2E1A7 2E1A6 2E1A5 2E1A4 2E1A3 2E1A2 2E1A1 2E1A0 2E1A15 2E1A14 2E1A13 2E1A12 2E1A11 2E1A10 2E1A9 2E1A8 0 0 0 0 2E1A19 2E1A18 2E1A17 2E1A16 2E1B7 2E1B6 2E1B5 2E1B4 2E1B3 2E1B2 2E1B1 2E1B0 2E1B15 2E1B14 2E1B13 2E1B12 2E1B11 2E1B10 2E1B9 2E1B8 0 0 0 0 2E1B19 2E1B18 2E1B17 2E1B16 2E1C7 2E1C6 2E1C5 2E1C4 2E1C3 2E1C2 2E1C1 2E1C0 2E1C15 2E1C14 2E1C13 2E1C12 2E1C11 2E1C10 2E1C9 2E1C8 0 0 0 0 2E1C19 2E1C18 2E1C17 2E1C16 MS1311-J-04 2013/04 - 73 - [AK4753] Addr 5AH 5BH 5CH 5DH 5EH 5FH 60H 61H 62H 63H 64H 65H 66H 67H 68H 69H 6AH 6BH 6CH 6DH 6EH 6FH 70H 71H 72H 73H 74H Register Name DSP2 EQ2 A Coefficient 1 DSP2 EQ2 A Coefficient 2 DSP2 EQ2 A Coefficient 3 DSP2 EQ2 B Coefficient 1 DSP2 EQ2 B Coefficient 2 DSP2 EQ2 B Coefficient 3 DSP2 EQ2 C Coefficient 1 DSP2 EQ2 C Coefficient 2 DSP2 EQ2 C Coefficient 3 DSP2 EQ3 A Coefficient 1 DSP2 EQ3 A Coefficient 2 DSP2 EQ3 A Coefficient 3 DSP2 EQ3 B Coefficient 1 DSP2 EQ3 B Coefficient 2 DSP2 EQ3 B Coefficient 3 DSP2 EQ3 C Coefficient 1 DSP2 EQ3 C Coefficient 2 DSP2 EQ3 C Coefficient 3 DSP2 EQ4 A Coefficient 1 DSP2 EQ4 A Coefficient 2 DSP2 EQ4 A Coefficient 3 DSP2 EQ4 B Coefficient 1 DSP2 EQ4 B Coefficient 2 DSP2 EQ4 B Coefficient 3 DSP2 EQ4 C Coefficient 1 DSP2 EQ4 C Coefficient 2 DSP2 EQ4 C Coefficient 3 D7 D6 D5 D4 D3 D2 D1 D0 2E2A7 2E2A6 2E2A5 2E2A4 2E2A3 2E2A2 2E2A1 2E2A0 2E2A15 2E2A14 2E2A13 2E2A12 2E2A11 2E2A10 2E2A9 2E2A8 0 0 0 0 2E2A19 2E2A18 2E2A17 2E2A16 2E2B7 2E2B6 2E2B5 2E2B4 2E2B3 2E2B2 2E2B1 2E2B0 2E2B15 2E2B14 2E2B13 2E2B12 2E2B11 2E2B10 2E2B9 2E2B8 0 0 0 0 2E2B19 2E2B18 2E2B17 2E2B16 2E2C7 2E2C6 2E2C5 2E2C4 2E2C3 2E2C2 2E2C1 2E2C0 2E2C15 2E2C14 2E2C13 2E2C12 2E2C11 2E2C10 2E2C9 2E2C8 0 0 0 0 2E2C19 2E2C18 2E2C17 2E2C16 2E3A7 2E3A6 2E3A5 2E3A4 2E3A3 2E3A2 2E3A1 2E3A0 2E3A15 2E3A14 2E3A13 2E3A12 2E3A11 2E3A10 2E3A9 2E3A8 0 0 0 0 2E3A19 2E3A18 2E3A17 2E3A16 2E3B7 2E3B6 2E3B5 2E3B4 2E3B3 2E3B2 2E3B1 2E3B0 2E3B15 2E3B14 2E3B13 2E3B12 2E3B11 2E3B10 2E3B9 2E3B8 0 0 0 0 2E3B19 2E3B18 2E3B17 2E3B16 2E3C7 2E3C6 2E3C5 2E3C4 2E3C3 2E3C2 2E3C1 2E3C0 2E3C15 2E3C14 2E3C13 2E3C12 2E3C11 2E3C10 2E3C9 2E3C8 0 0 0 0 2E3C19 2E3C18 2E3C17 2E3C16 2E4A7 2E4A6 2E4A5 2E4A4 2E4A3 2E4A2 2E4A1 2E4A0 2E4A15 2E4A14 2E4A13 2E4A12 2E4A11 2E4A10 2E4A9 2E4A8 0 0 0 0 2E4A19 2E4A18 2E4A17 2E4A16 2E4B7 2E4B6 2E4B5 2E4B4 2E4B3 2E4B2 2E4B1 2E4B0 2E4B15 2E4B14 2E4B13 2E4B12 2E4B11 2E4B10 2E4B9 2E4B8 0 0 0 0 2E4B19 2E4B18 2E4B17 2E4B16 2E4C7 2E4C6 2E4C5 2E4C4 2E4C3 2E4C2 2E4C1 2E4C0 2E4C15 2E4C14 2E4C13 2E4C12 2E4C11 2E4C10 2E4C9 2E4C8 0 0 0 0 2E4C19 2E4C18 2E4C17 2E4C16 MS1311-J-04 2013/04 - 74 - [AK4753] Addr 75H 76H 77H 78H 79H 7AH 7BH 7CH 7DH Register Name DSP2 EQ5 A Coefficient 1 DSP2 EQ5 A Coefficient 2 DSP2 EQ5 A Coefficient 3 DSP2 EQ5 B Coefficient 1 DSP2 EQ5 B Coefficient 2 DSP2 EQ5 B Coefficient 3 DSP2 EQ5 C Coefficient 1 DSP2 EQ5 C Coefficient 2 DSP2 EQ5 C Coefficient 3 R/W Default D7 D6 D5 D4 D3 D2 D1 D0 2E5A7 2E5A6 2E5A5 2E5A4 2E5A3 2E5A2 2E5A1 2E5A0 2E5A15 2E5A14 2E5A13 2E5A12 2E5A11 2E5A10 2E5A9 2E5A8 0 0 0 0 2E5A19 2E5A18 2E5A17 2E5A16 2E5B7 2E5B6 2E5B5 2E5B4 2E5B3 2E5B2 2E5B1 2E5B0 2E5B15 2E5B14 2E5B13 2E5B12 2E5B11 2E5B10 2E5B9 2E5B8 0 0 0 0 2E5B19 2E5B18 2E5B17 2E5B16 2E5C7 2E5C6 2E5C5 2E5C4 2E5C3 2E5C2 2E5C1 2E5C0 2E5C15 2E5C14 2E5C13 2E5C12 2E5C11 2E5C10 2E5C9 2E5C8 0 0 0 0 2E5C19 2E5C18 2E5C17 2E5C16 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 2E1A19-0, 2E1B19-0, 2E1C19-0: Equalizer 1の係数 (20-bit x3) Default: “00000H” 2E2A19-0, 2E2B19-0, 2E2C19-0: Equalizer 2の係数 (20-bit x3) Default: “00000H” 2E3A19-0, 2E3B19-0, 2E3C19-0: Equalizer 3の係数 (20-bit x3) Default: “00000H” 2E4A19-0, 2E4B19-0, 2E4C19-0: Equalizer 4の係数 (20-bit x3) Default: “00000H” 2E5A19-0, 2E5B19-0, 2E5C19-0: Equalizer 5の係数 (20-bit x3) Default: “00000H” MS1311-J-04 2013/04 - 75 - [AK4753] システム設計 Figure 75とFigure 76 はAK4753のシステム接続例です。具体的な回路と測定例については評価ボード (AKD4753)を参照して下さい。 Digital In μP Digital Ground 24 23 22 21 20 19 18 17 LRCK SD TI STO MUTEN SCL SDA EESCL Top View TEST 12 30 REG SAIN 1 11 31 BYPASS SAIN2 10 32 NC AINR 9 8 VSS2 AINL 29 VSS1 13 AVDD AK4753 7 14 FLT 6 DVDD LOUT1 28 ROUT 1 15 PDN 5 “L”: Normal Operation “H”: DSP Bypass mode 27 XTI 4 2.2u 16 EXTEE ROUT2 0.1u 10u EESDA LOUT2 10u XTO 3 C 10 NC 26 2 Power Supply 3.0 ∼ 3.6V 25 VCOM C 1 X’tal BICK Analog Ground Rp Cp AVDD Potentiometer (Bass Gain Control) AVDD Potentiometer (Vol Control) 2.2u Analog In 0.1u “L”: Mute “H”: Normal Operation Speaker External Speaker-Amp 注: - AK4753のVSS1, VSS2と周辺コントローラ等のグランドは分けて配線して下さい。 - 全てのディジタル入力ピンはオープンにしないで下さい。 - EXT Mode (PMPLL bit = “0”)の場合、FLT pinはオープンにして下さい。 - PLL Mode (PMPLL = “1”) の場合は、Cp, Rp はTable 5を参照して下さい。 - “C”の値については使用する水晶振動子によって異なります。 - マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4753のLRCK, BICK pinはフ ローティングの状態です。そのため、AK4753のLRCK, BICK pinに100kΩ程度のプルアップあるい はプルダウン抵抗を入れる必要があります。 - 電源ピンには0.1μFのセラミックコンデンサを接続して下さい。それ以外のコンデンサの種類は特 に指定ありません。 Figure 75. システム接続例 (Serial Control Mode: EXTEE pin = “L”) MS1311-J-04 2013/04 - 76 - [AK4753] Digital In EEP-ROM Digital Ground 24 23 22 21 20 19 18 17 LRCK SD TI STO MUTEN SCL SDA EESCL 28 DVDD AK4753 29 VSS2 Top View 30 31 15 PDN 14 FLT 13 TEST 12 REG SAIN 1 11 BYPASS SAIN2 10 AINR 9 LOUT1 AVDD VSS1 AINL 6 7 8 NC ROUT 1 32 EXTEE 5 “L”: Normal Operation “H”: DSP Bypass mode 27 XTI 4 2.2u XTO ROUT2 0.1u 10u 26 LOUT2 10u 16 3 C 10 EESDA 2 Power Supply 3.0 ∼ 3.6V NC VCOM C 25 1 X’tal BICK Analog Ground DVDD RESET IC Rp Cp AVDD Potentiometer (Bass Gain Control) AVDD Potentiometer (Vol Control) 2.2u Analog In 0.1u “L”: Mute “H”: Normal Operation Speaker External Speaker-Amp 注: - AK4753のVSS1, VSS2と周辺コントローラ等のグランドは分けて配線して下さい。 - 全てのディジタル入力ピンはオープンにしないで下さい。 - EXT Mode (PMPLL bit = “0”)の場合、FLT pinはオープンにして下さい。 - PLL Mode (PMPLL = “1”) の場合は、Cp, Rp はTable 5を参照して下さい。 - “C”の値については使用する水晶振動子によって異なります。 - マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4753のLRCK, BICK pinはフ ローティングの状態です。そのため、AK4753のLRCK, BICK pinに100kΩ程度のプルアップあるい はプルダウン抵抗を入れる必要があります。 - 電源ピンには0.1μFのセラミックコンデンサを接続して下さい。それ以外のコンデンサの種類は特 に指定ありません。 Figure 76. システム接続例 (EEP-ROM Download Mode: EXTEE pin = “H”) MS1311-J-04 2013/04 - 77 - [AK4753] 1. グランドと電源のデカップリング 電源とグランドの取り方には十分注意して下さい。AVDDとDVDDが別電源で供給される場合には、電源立 ち上げシーケンスを考える必要はありません。VSS1とVSS2はアナロググランドに接続して下さい。システム のグランドはアナログとディジタルで分けて配線しPCボード上の電源に近いところで接続して下さい。デカ ップリングコンデンサ、特に小容量のセラミックコンデンサはAK4753にできるだけ近づけて接続します。 2. 内部定電圧電源 REG pinへの入力電圧は内部ディジタル回路の電源 (typ. 1.8V)として使用されます。このピンには高周波ノイ ズを除去するために、2.2μF±50%程度のセラミックコンデンサを、VSS2との間に接続して下さい。このコン デンサはピンにできるだけ近づけて接続して下さい。REG pinから電流を取ってはいけません。ディジタル信 号、特にクロックは変調器へのカップリングを避けるため、REG pinからできるだけ離して下さい。 3. 基準電圧 VCOMはアナログ信号のコモン電圧として使われます。このピンには高周波ノイズを除去するために、 2.2μF±50%程度のセラミックコンデンサを、VSS1との間に接続して下さい。このコンデンサはピンにできる だけ近づけて接続して下さい。VCOM pinから電流を取ってはいけません。ディジタル信号、特にクロックは 変調器へのカップリングを避けるため、VCOM pinからできるだけ離して下さい。 4. アナログ入力 ライン入力はシングルエンド入力になっており、入力レンジは内部のコモン電圧(AVDD/2)を中心に2.64Vpp (0.8 x AVDD) (typ)になります。通常、入力信号はコンデンサでDCカットします。この時カットオフ周波数は fc=1/ (2πRC) です。AK4753はVSS1からAVDDまでの電圧を入力することができます。 5. アナログ出力 DACに対する入力データのフォーマットは2’sコンプリメントで、7FFFFFH (@24-bit) に対しては正のフルス ケール、800000H (@24-bit) に対しては負のフルスケール、000000H (@24-bit) での理論値はVCOM電圧です。 ライン出力はシングルエンドまたは差動でAVDD/2を中心に出力されます。 MS1311-J-04 2013/04 - 78 - [AK4753] コントロールシーケンス ■ クロックの設定 AK4753の回路がどれか一つでも立ち上がっている時は、クロックが供給されている必要があります。 1. PLLマスタモード Example: Audio I/F Format: MSB justified BICK frequency at Master Mode: 64fs Input Master Clock Select at PLL Mode: 11.2896MHz Sampling Frequency: 44.1kHz Power Supply (1) PDN pin Regulator VCOM PWXTL bit PMPLL bit (Addr:04H, D2,D7) XTI/MCKI pin (1) Power Supply & PDN pin = “L” Æ “H” (2) Regulator, VCOM Power-up 1ms(max) (3) (3) Addr:02H, Data:F4H Addr:03H, Data:C2H (4) Input M/S bit (4) Addr:04H, Data:84H (Addr:01H, D3) 4ms (max) BICK pin LRCK pin (5) Output BICK and LRCK output Figure 77. クロック設定シーケンス (1) <手順例> (1) 電源立ち上げ後、PDN pin “L” Æ “H” この区間はAK4753のリセットのため、10ms以上の“L”区間が必要です。 (2) VCOMとRegulatorのパワーアップ 立ち上がり時間は1ms (max)です。この区間のレジスタへの書き込みは禁止です。 (3) この区間にFS3-0, PLL3-0, BCKO, BCKP, MSBS, DIF2-0 bits の設定を行って下さい。 (4) PWXTL bitとPMPLL bitが“0” Æ “1”になり、水晶振動子が安定するか、XTI/MCKI pinにクロックが 供給された後、PLL動作がスタートします。PLLロック時間は4ms (max)です。 (5) PLLが安定後、BICK, LRCKを出力し始め、正常な動作が開始します。 MS1311-J-04 2013/04 - 79 - [AK4753] 2. PLLスレーブモード (LRCK or BICK pin) Example: Audio I/F Format : MSB justified PLL Reference clock: BICK BICK frequency: 64fs Sampling Frequency: 44.1kHz Power Supply (1) PDN pin Regulator VCOM PMPLL bit 4fs(1) of Power Supply & PDN pin = “L” Æ “H” (2) 1ms(max) Regulator, VCOM Power-up (3) (Addr:04H, D7) LRCK pin BICK pin (4) Input (3) Addr:02H, Data:83H Addr:03H, Data:02H 40ms (max) (5) Internal Clock Output (4) Addr:04H, Data:80H Figure 78. クロック設定シーケンス (2) <手順例> (1) 電源立ち上げ後、PDN pin “L” Æ “H” この区間はAK4753のリセットのため、10ms以上の“L”区間が必要です。 (2) VCOMとRegulatorのパワーアップ 立ち上がり時間は1ms (max)です。この区間のレジスタへの書き込みは禁止です。 (3) この区間にFS3-0, PLL3-0, BCKO, BCKP, MSBS, DIF2-0 bits の設定を行って下さい。 (4) PWXTL bitとPMPLL bitが“0” Æ “1”になり、PLL基準クロックが外部から供給されると(LRCKまたは BICK pin)、PLL動作がスタートします。PLLロック時間はLRCKが基準クロックの時40ms (max)、 BICKが基準クロックの時4ms (max)です。 (5) PLLが安定後、正常な動作が開始します。 MS1311-J-04 2013/04 - 80 - [AK4753] 3. EXTスレーブモード Example: Audio I/F Format: MSB justified Input MCKI frequency: 256fs Sampling Frequency: 44.1kHz Power Supply (1) PDN pin (1) Power Supply & PDN pin = “L” Æ “H” (2) Regulator VCOM MCKI pin BICK pin LRCK pin (3) 1ms(max) Regulator, VCOM Power-up (4) Input (3) Addr:02H, Data:00H Addr:03H, Data:02H MCKI, BICK and LRCK input Figure 79. クロック設定シーケンス (3) <手順例> (1) 電源立ち上げ後、PDN pin = “L” Æ “H” この区間はAK4678のリセットのため、10ms以上の “L”区間が必要です。 (2) VCOMとRegulatorのパワーアップ 立ち上がり時間は1ms (max)です。この区間のレジスタへの書き込みは禁止です。 (3) この区間にFS1-0, BCKP, MSBS, DIF2-0 bitsの設定を行って下さい。 (4) MCKI, LRCK, BICKクロック入力後、正常な動作が開始します。 4. EXTマスタモード Example: Audio I/F Format: MSB justified Input MC KI frequency: 256fs BICK frequency: 64fs Sampling Frequency: 44.1kHz Power Supply (1) PDN pin Regulator VCOM PWXTL bit (1) Power Supply & PDN pin = “L” Æ “H” (2) Regulator, VCOM Power-up 1ms(max) (3) (Addr:04H, D2) (4) XTI/MCKI pin Input M/S bit (4) Addr:03H, Data:C2H (Addr:03H, D6) BICK pin LRCK pin (3) Addr:02H, Data:00H Addr:03H, Data:82H Output BICK and LRCK output Figure 80. クロック設定シーケンス (4) <手順例> (1) 電源立ち上げ後、PDN pin = “L” Æ “H” この区間はAK4753のリセットのため、10ms以上の “L”区間が必要です。 (2) VCOMとRegulatorのパワーアップ 立ち上がり時間は1ms (max)です。この区間のレジスタへの書き込みは禁止です。 (3) この区間にFS1-0, BCKO, BCKP, MSBS, DIF2-0 bits の設定を行って下さい。 (4) 水晶振動子が安定後、または外部からMCKIが入力された時、M/S bisを“1”に設定してください。そ の後、BICK, LRCKが出力されます。 MS1311-J-04 2013/04 - 81 - [AK4753] ■ DAC出力 FS3-0 bits (Addr:02H, D7-4) Example: 0000 PLL Master Mode Audio I/F Format: MSB justified Input MCKI frequency:11.2896MHz Sampling Frequency: 44.1kHz Input Signal Setting: Analog DAC Output Configuration: 2.1ch mode Digital Volume: −30dB Limiter and EQ: Enable 1111 (1) Siglnal Path (Addr:01H) 00H E0H (2) L/R7-0 bits (Addr:05H&06H, D7-0) FFH (1) Addr:02H, Data:F4H 00H (3) Gain Setting (Addr:07H) (2) Addr:01H, Data:E0H XX....X XX....X (4) DSP1 Limiter Control (Addr:08-0AH) (3) Addr:05H &06H, Data:00H XX....X XX....X (4) Addr:07H, Data:55H (5) DSP2 Limiter Control (Addr:0B-0DH) XX....X XX....X (5) Addr:08H, Data:01H Addr:09H, Data:1EH Addr:0AH, Data:30H (6) DSP1 Filter Coef (Addr:0E-17H) XX....X XX....X (7) DSP1 EQ Coef (Addr:18-45H) XX....X XX....X (6) Addr:0BH, Data:01H Addr:0CH, Data:1EH Addr:0DH, Data:30H XX....X (7) Addr:0EH, Data:03H (8) DSP2 Filter Coef (Addr:46-4FH) XX....X (9) DSP2 EQ Coef (Addr:50-7DH) (8) Addr:18H, Data:1FH XX....X XX....X (10) Limiter State (9) Addr:46H, Data:01H Limiter Disable Limiter Enable Limiter Disable (10) Addr:50H, Data:1FH PMLO1/2 bits PMDIG bit PMADC bit (11) (12) (11) Addr:04H, Data:BDH (Addr:04H, D5-4,D3,D0) 4ms (typ) MUTEN pin LOUT1/2 pins MOUT+/- pins Mute On Mute Off Mute On Normal Output Playback (12) Addr:04H, Data:84H Figure 81. DAC出力シーケンス <手順例> 「クロックの設定」の項を参照し、クロックを供給して下さい。 (1) サンプリング周波数(FS3-0 bits)を設定して下さい。PLLモードの場合、サンプリング周波数を変更し てからのPLLロック時間を考慮し、DAC(11)のパワーアップを行って下さい。 (2) アナログ入力→ DAC → 2.1ch出力のパス設定: SEL1-0 bits = “00” → “00”, SPC1-0 bits = “00” → “10”, ALMT1/2 bits = “0” → “1” (3) ディジタル出力ボリュームの設定 (Addr = 05H, 06H) DACの立ち上がり後、ディジタルボリュームはデフォルト値(Mute)からレジスタの設定値にソフト 遷移します。 (4) プリゲイン、ポストゲイン設定: 1PREG1-0 bits=2PREG1-0 bits=“00”→“01”, 1PSTG1-0 bits = 2PSTG1-0 bits = “00”→“01” (5) DSP1の1LMTH1-0, 1LMAT1-0, 1RGAIN1-0, 1ZELMN, 1LFSTN, 1ZTM1-0, 1WTM2-0, 1RFSN1-0 bits (Addr = 08H, 09H) と 1REF7-0 bits (Addr: 0AH)の設定。 DSP2の2LMTH1-0, 2LMAT1-0, 2RGAIN1-0, 2ZELMN, 2LFSTN, 2ZTM1-0, 2WTM2-0, 2RFSN1-0 bits (Addr = 0BH, 0CH) と 2REF7-0 bits (Addr: 0DH)の設定。 (6) DSP1のLPF/HPF係数設定 (Addr: 0EH ~ 17H) (7) DSP1のEQ係数設定 (Addr: 18H ~ 45H) (8) DSP2のLPF/HPF係数設定 (Addr: 46H ~ 4FH) (9) DSP2のEQ係数設定 (Addr: 50H ~ 7DH) (10) ADC, DSP, DAC, ラインアンプのパワーアップ: PMADC=PMDIG=PMLO1=PMLO2 bits=“0” → “1” ADCの初期化サイクルは1059/fs= [email protected])です。ADCの初期化サイクル後、ALMT1 bit ま たはALMT2 bit= “1”でリミッタ動作がL/R7-0 bitsで設定した値から始まります。 (11) ADC, DSP, DAC, ライン出力のパワーダウン: PMADC=PMDIG=PMLO1=PMLO2 bits = “1” → “0” MS1311-J-04 2013/04 - 82 - [AK4753] ■ クロックの停止 AK4753を使用していない場合はマスタクロックを停止することが出来ます。 1. PLLマスタモード Example: (Addr:04H, D2,D7) External MCKI Audio I/F Format: MSB justified BICK frequency at Master Mode: 64fs Input Master Clock Select at PLL Mode: 11.2896MHz (1) PWXTL bit PMPLL bit (1) Addr:04H, Data:00H (2) Input (2) Stop an external MCKI Figure 82. クロック停止シーケンス (1) <手順例> (1) 水晶振動子とPLLのパワーダウン: PWXTL, PMPLL bits = “1” → “0” (2) マスタクロックを止めて下さい。 2. PLLスレーブモード (LRCK or BICK pin) (1) PMPLL bit Example Audio I/F Format : MSB justified PLL Reference clock: BICK BICK frequency: 64fs (Addr:04H, D7) (2) External BICK Input (1) Addr:04H, Data:00H (2) External LRCK Input (2) Stop the external clocks Figure 83. クロック停止シーケンス (2) <手順例> (1) PLLのパワーダウン: PMPLL bit = “1” → “0” (2) 外部クロックを止めて下さい。(BICK, LRCK) 3. EXTスレーブモード (1) External MCKI Input Example (1) External BICK Input External LRCK Input Audio I/F Format :MSB justified Input MCKI frequency:256fs (1) (1) Stop the external clocks Figure 84. クロック停止シーケンス (3) <手順例> (1) 外部クロックを止めて下さい。(MCKI, BICK, LRCK) MS1311-J-04 2013/04 - 83 - [AK4753] 4. EXTマスタモード (1) Example PWXTL bit Audio I/F Format :MSB justified Input MCKI frequency:256fs (Addr:04H, D2) External MCKI Input BICK Output "H" or "L" LRCK Output "H" or "L" (1) Addr:04H, Data:00H or Stop the external MCKI Figure 85. クロック停止シーケンス (4) <手順例> (1) 水晶振動子 (PWXTL bit = “1” → “0”) をパワーダウン、またはMCKIを止めて下さい。 BICKとLRCK は“H”または“L”に固定されます。 ■ パワーダウン 各クロック停止かつPDN pin = “L”とすることで電流をシャットダウン(typ. 1µA)することも可能です。但し、 この場合レジスタが初期化されます。 MS1311-J-04 2013/04 - 84 - [AK4753] パッケージ 32pin QFN (Unit: mm) 0.75 ± 0.05 2.8 ± 0.1 B 17 24 16 4.0 ± 0.1 2.8 ± 0.1 25 Exposed Pad 32 9 0.35 ± 0.10 8 A 1 0.05MAX 4.0 ± 0.1 C0.35 0.10 M C A B 0.20 ± 0.05 0.08 C C 0.4 BSC * パッケージ裏面のExposed Padは、オープンまたはグランドに接続して下さい。 ■ 材質・メッキ仕様 パッケージ材質: エポキシ系樹脂、ハロゲン(臭素、塩素)フリー リードフレーム材質: 銅合金 リードフレーム処理: 半田(無鉛)メッキ MS1311-J-04 2013/04 - 85 - [AK4753] マーキング 4753 XXXX 1 XXXX: Date code identifier (4 digits) MS1311-J-04 2013/04 - 86 - [AK4753] 改訂履歴 Date (Y/M/D) 11/07/15 12/10/31 Revision 00 01 Reason 初版 仕様変更 Page Contents 11 13/02/06 02 記述追加 21-23 13/03/21 03 誤記訂正 21-23 13/04/04 04 誤記訂正 23 スイッチング特性 External Slave Mode BICK Input Timing, Period: 312.5ns → 312.5ns or 1/(126fs)s Note 16を追加 ■ PLL Mode 詳細説明を追加: Note 23、24を追加 Table 6 を追加 ■ PLL Mode 説明文とNote 23: MCKI pin → XTI/MCKI pin Table 6 を変更 ■ PLL Mode 3. PLL Modeのサンプリング周波数設定 PLL基準クロック入力ピン: BICK pin → LRCK or BICK pin MS1311-J-04 2013/04 - 87 - [AK4753] 重要な注意事項 0. 本書に記載された弊社製品（以下、「本製品」といいます。）、および、本製品の仕様につ きましては、本製品改善のために予告なく変更することがあります。従いまして、ご使用を 検討の際には、本書に掲載した情報が最新のものであることを弊社営業担当、あるいは弊社 特約店営業担当にご確認ください。 1. 本書に記載された情報は、本製品の動作例、応用例を説明するものであり、その使用に際し て弊社および第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うもの ではありません。お客様の機器設計において当該情報を使用される場合は、お客様の責任にお いて行って頂くとともに、当該情報の使用に起因してお客様または第三者に生じた損害に対 し、弊社はその責任を負うものではありません。 2. 本製品は、医療機器、航空宇宙用機器、輸送機器、交通信号機器、燃焼機器、原子力制御用 機器、各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、 生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を 要求される用途に使用されることを意図しておらず、保証もされていません。そのため、別 途弊社より書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。 万が一、これらの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責 任を一切負うものではありません。 3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場 合があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財産 等が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製品に 必要な安全設計を行うことをお願いします。 4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、ある いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸出ま たは非居住者に提供する場合は、「外国為替及び外国貿易法」その他の適用ある輸出関連法 令を遵守し、必要な手続を行ってください。本製品および本書記載の技術情報を国内外の法 令および規則により製造、使用、販売を禁止されている機器・システムに使用しないでくだ さい。 5. 本製品の環境適合性等の詳細につきましては、製品個別に必ず弊社営業担当までお問合せく ださい。本製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適用 される環境関連法令を十分調査のうえ、かかる法令に適合するようにご使用ください。お客 様がかかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いかね ます。 6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じ た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。 7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを 禁じます。 MS1311-J-04 2013/04 - 88 -