データシート

[AK5703]
AK5703
PLL & MIC-AMP内蔵 4-Channel 24-bit ADC
概
要
AK5703は4チャネル 24-bit A/Dコンバータです。マイクアンプおよびALC(Auto Level Control)回路を内
蔵しており、マイクアレイアプリケーションに最適です。内蔵のPLLは幅広い周波数に対応し、高い柔
軟性を持っています。また、マイクパワー出力を内蔵しており、外部マイクのバイアスとして使用する
ことができます。マイクゲイン+30dB時に83dBの広いダイナミックレンジを達成しています。パッケー
ジは小型の28pin QFNを採用し、実装面積を大幅に削減します。
特
長
1. 録音機能
- 4チャネルADC
- 差動入力 or シングルエンド入力
- マイク用ゲインアンプ内蔵 (+36dB/+30dB/+24dB/+18dB/+15dB/+12dB/+8dB/0dB)
- 入力レベル: 1.8Vpp@AVDD=3.0V (= 0.6 x AVDD)
- ADC特性:
S/(N+D): 85dB, DR, S/N: 96dB@MGAIN=0dB, Single-ended Input
S/(N+D): 78dB, DR, S/N: 83dB@MGAIN=+30dB, Full Differential Input
- オフセットキャンセル用HPF内蔵 (fc=3.4Hz@fs=44.1kHz)
- マイク感度補正機能 (+3dB ∼ −3dB, 0.75dB Step)
- Digital ALC (Automatic Level Control) 回路内蔵
- Input Digital Volume (+36dB ∼ −52.5dB, 0.375dB Step, Mute)
- Programmable Output Data Delay
Delay Time: 0 to 64/64fs (1/64fs Step)
2. サンプリング周波数:
- PLL Slave Mode (BICK pin): 8kHz ∼ 48kHz
- PLL Slave Mode (MCKI pin):
8kHz, 11.025kHz, 12kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz
- PLL Master Mode:
8kHz, 11.025kHz, 12kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz
- EXT Master/Slave Mode:
8kHz ∼ 48kHz (256fs), 8kHz ∼ 24kHz (512fs), 8kHz ∼ 12kHz (1024fs)
3. PLL入力周波数:
- MCKI pin:
27MHz, 26MHz, 24MHz, 19.2MHz, 13.5MHz, 13MHz, 12.288MHz, 12MHz,
11.2896MHz
- BICK pin: 32fs/64fs
4. マスタ／スレーブモード
5. オーディオインタフェースフォーマット: MSB First, 2’s complement
- 24/16-bit 前詰め, 24/16-bit I2S, TDM Mode
6. μPインタフェース: 3線シリアル/ I2Cバス (Ver 1.0, 400kHzモード)
7. 電源電圧:
- AVDD: 2.4 ∼ 3.6V
- DVDD: 1.6 ∼ 1.98V
- TVDD: 1.6 or (DVDD-0.2) ~ 3.6V
8. 消費電流: 9.0mA (EXT Slave Mode)
9. Ta = −30 ∼ 85°C
10. パッケージ : 28pin QFN (4mm x 4mm, 0.4mm pitch)
MS1537-J-00
2013/05
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[AK5703]
■ ブロック図
MRF
AVDD VSS1 VCOM
PMMPB
MIC
Power
Supply
MPWRB
PMVCM
VCOM
MPWRA
PMMPA
PMADAL
Internal
MIC
LIN1/LINA+
LINAPMADAL
or PMADAR
PMADAR
Internal
MIC
RIN1/RINA+
RINA-
PMADBL
Internal
MIC
LIN2/LINB+
Internal
MIC
RIN2/RINB+
MIC Sens.
ADCA HPF1A Correction MIXA HPF2A LPFA ALCA
A
LRCK
Audio I/F
Controller
PMADBL
or PMADBR
MIC Sens.
ADCB HPF1B Correction MIXB HPF2B LPFB ALCB
B
LINB-
BICK
SDTOA
SDTOB
PMADBR
TVDD
RINB-
DVDD
PMPLL
PLL
Control
Register
VSS2
PDN
MCKO MCKI
CSN/ CCLK/ CDTIO/ I2C
SDA SCL CAD0
Figure 1.ブロック図
MS1537-J-00
2013/05
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[AK5703]
■ オーダリングガイド
AK5703EN
AKD5703
-30 ~ +85°C
28pin QFN (0.4mm pitch)
Evaluation Board for AK5703
LIN1/LINA+
LINA-
VSS1
AVDD
I2C
CSN/SDA
CCLK/SCL
21
20
19
18
17
16
15
■ ピン配置
RINA-
22
14
CDTIO/CAD0
RIN1/RINA+
23
13
MCKI
MPWRA
24
12
LRCK
MRF
25
11
BICK
MPWRB
26
10
SDTOA
LIN2/LINB+
27
9
SDTOB
LINB-
28
8
MCKO
AK5703
1
2
3
4
5
6
7
RIN2/RINB+
RINB-
VCOM
PDN
DVDD
VSS2
TVDD
Top View
MS1537-J-00
2013/05
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[AK5703]
■ AK5702との比較
Function
ADC Resolution
3:1 Stereo Input Selector
Gain
MIC Amplifier
Input Resistance
DR, S/N (Full Differential Input)
DSP Mode
Audio
TDM Mode
Interface
Cascade TDM Mode
MIC Sensitivity Correction
Programmable Output Data Delay
LRCK Reference
PLL
VCOC pin
Package
AK5702
16-bit
Yes
+36dB, +30dB, +15dB, 0dB
30kΩ
@MGAIN=+15dB, +30dB, +36dB
74dB@MGAIN=+30dB
Yes
Yes
Yes
No
No
Yes
Yes
32pin QFN
(5mm x 5mm, 0.5mm pitch)
MS1537-J-00
AK5703
24-bit
No
+36dB, +30dB, +24dB, +18dB,
+15dB, +12dB, +8dB, 0dB
100kΩ
83dB@MGAIN=+30dB
No
Yes
No
Yes (+3dB ~ -3dB)
Yes (0 ~ 64/64fs)
No
No
28pin QFN
(4mm x 4mm, 0.4mm pitch)
2013/05
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[AK5703]
ピン／機能
No.
Pin Name
RIN2
RINB+
I/O
I
I
Function
Rch Analog Input 2 Pin
(MDIFB bit = “0”: Single-ended Input)
1
Rch Positive Input B Pin
(MDIFB bit = “1”: Full-differential Input)
Rch Negative Input B Pin
(MDIFB bit = “0”: Single-ended Input)
This pin must be connected to VSS1 with a capacitor in series. (Refer to Figure 50)
2 RINBI
Rch Negative Input B Pin
(MDIFB bit = “1”: Full-differential Input)
Common Voltage Output Pin, 0.5 x AVDD
3 VCOM
O
Bias voltage of ADC inputs.
This pin must be connected to VSS1 with 1µF±50% capacitor in series.
Power-Down Mode Pin
4 PDN
I
“H”: Power-up, “L”: Power-down, reset and initializes the control register.
5 DVDD
Digital Power Supply Pin, 1.6 ∼ 1.98V
6 VSS2
Digital Ground Pin
7 TVDD
Digital I/O Power Supply Pin, 1.6 ~ 3.6V
8 MCKO
O
Master Clock Output Pin
9 SDTOB
O
ADCB/TDM Audio Serial Data Output Pin
10 SDTOA
O
ADCA Audio Serial Data Output Pin
11 BICK
I/O Audio Serial Data Clock Pin
12 LRCK
I/O Input / Output Channel Clock Pin
13 MCKI
I
External Master Clock Input Pin
CDTIO
I/O Control Data Input/Output Pin (I2C pin = “L”: 3-wire Serial Mode)
14
CAD0
I
Chip Address 0 Select Pin (I2C pin = “H”: I2C Bus Mode)
CCLK
I
Control Data Clock Pin (I2C pin = “L”: 3-wire Serial Mode)
15
SCL
I
Control Data Clock Pin (I2C pin = “H”: I2C Bus Mode)
CSN
I
Chip Select Pin (I2C pin = “L”: 3-wire Serial Mode)
16
SDA
I/O Control Data Input Pin (I2C pin = “H”: I2C Bus Mode)
Control Mode Select Pin
17 I2C
I
“H”: I2C, “L”: 3-wire serial
18 AVDD
Analog Power Supply Pin, 2.4 ∼ 3.6V
19 VSS1
Analog Ground Pin
Lch Negative Input A Pin
(MDIFA bit = “0”: Single-ended Input)
This pin must be connected to VSS1 with a capacitor in series. (Refer to Figure 50)
20 LINAI
Lch Negative Input A Pin
(MDIFA bit = “1”: Full-differential Input)
LIN1
I
Lch Analog Input 1 Pin
(MDIFA bit = “0”: Single-ended Input)
21
LINA+
I
Lch Positive Input A Pin
(MDIFA bit = “1”: Full-differential Input)
Rch Negative Input A Pin
(MDIFA bit = “0”: Single-ended Input)
This pin must be connected to VSS1 with a capacitor in series. (Refer to Figure 50)
22 RINAI
Rch Negative Input A Pin
(MDIFB bit = “1”: Full-differential Input)
RIN1
I
Rch Analog Input 1 Pin
(MDIFA bit = “0”: Single-ended Input)
23
RINA+
I
Rch Positive Input A Pin
(MDIFA bit = “1”: Full-differential Input)
24 MPWRA
O
MIC Power Supply A Pin
MIC Power Supply Ripple Filter Pin
25 MRF
O
This pin must be connected to VSS1 with 1µF±50% capacitor in series.
26 MPWRB
O
MIC Power Supply B Pin
LIN2
I
Lch Analog Input 2 Pin
(MDIFB bit = “0”: Single-ended Input)
27
LINB+
I
Lch Positive Input B Pin
(MDIFB bit = “1”: Full-differential Input)
Lch Negative Input B Pin
(MDIFB bit = “0”: Single-ended Input)
This pin must be connected to VSS1 with a capacitor in series. (Refer to Figure 50)
28 LINBI
Lch Negative Input B Pin
(MDIFB bit = “1”: Full-differential Input)
Note 1. アナログ入力ピン (LIN1-2, RIN1-2, LINA+/-, RINA+/-, LINB+/-, RINB+/-)以外のすべての入力ピンはフ
ローティングにしてはいけません。
MS1537-J-00
2013/05
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[AK5703]
■ 使用しないピンの処理について
使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。
区分
Analog
Digital
ピン名
MPWRA, MPWRB, MRF,
LIN1/LINA+, LINA−, RIN1/RINA+, RINA−,
LIN2/LINB+, LINB−, RIN2/RINB+, RINB−
LINA−, RINA−, LINB−, RINB−
(シングルエンド入力使用時)
SDTOA, SDTOB, MCKO
MCKI
設定
オープン
VSS1間にコンデンサを接続
オープン
VSS2に接続
絶対最大定格
(VSS1, VSS2 = 0V; Note 2)
Parameter
Symbol
min
max
Unit
Power Supplies: Analog
AVDD
6.0
V
−0.3
Digital
DVDD
2.5
V
−0.3
Digital I/O
TVDD
6.0
V
−0.3
Input Current, Any Pin Except Supplies
IIN
mA
±10
Analog Input Voltage (Note 3)
VINA
AVDD+0.3
V
−0.3
Digital Input Voltage (Note 4)
VIND
TVDD+0.3
V
−0.3
Ambient Temperature (powered applied)
Ta
85
−30
°C
Storage Temperature
Tstg
150
−65
°C
Note 2. 電圧はすべてグランドピンに対する値です。VSS1とVSS2は同じアナロググランドに接続して下さい。
Note 3. LIN1/LINA+, LINA−, RIN1/RINA+, RINA−, LIN2/LINB+, LINB−, RIN2/RINB+, RINB− pins
Note 4. PDN, CSN/SDA, CCLK/SCL, CDTIO/CAD0, MCKI, LRCK, BICK, I2C pins
SDA, SCL pinsのプルアップ抵抗の接続先は(TVDD+0.3)V以下にして下さい。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。また、一度でもこの値を超
えた場合、その後の通常の動作は保証されません。
推奨動作条件
(VSS1, VSS2=0V; Note 2)
Parameter
Symbol
min
typ
max
Unit
Power Supplies Analog
AVDD
2.4
3.0
3.6
V
(Note 5) Digital
DVDD
1.6
1.8
1.98
V
Digital I/O (Note 6)
TVDD
1.6 or DVDD-0.2
3.0
3.6
V
Note 2. 電圧はすべてグランドピンに対する値です。VSS1とVSS2は同じアナロググランドに接続して下さい。
Note 5. AVDD, DVDD, TVDDの電源立ち上げシーケンスを考慮する必要はありません。電源立ち上げ時に内
部回路が不定になることを避けるためPDN pin = “L”の状態で各電源を立ち上げ、全ての電源が立ち上
がった後、PDN pin = “H”にして下さい。
Note 6. min値は、1.6Vまたは DVDD-0.2V のどちらか高い方の値です。
*AK5703では、TVDD=ON, PDN pin = “L”のとき、AVDD, DVDDの電源をON/OFFすることができます。OFF
状態で電源をONする場合は、全ての電源が立ち上がってから、PDN pinを “H”にして下さい。
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分ご
注意下さい。
MS1537-J-00
2013/05
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[AK5703]
アナログ特性
(Ta=25°C; AVDD=TVDD=3.0V, DVDD=1.8V; VSS1=VSS2=0V; EXT Slave Mode; MCKI=11.2896MHz,
fs=44.1kHz, BICK=64fs; Signal Frequency=1kHz; 24bit Data; Measurement bandwidth =20Hz ∼ 20kHz;
unless otherwise specified)
Parameter
min
typ
max
Unit
MIC Amplifier: LIN1/RIN1/LIN2/RIN2 pins
Input Resistance
70
100
130
kΩ
MGAIN2-0 bits = “000”
-1
0
+1
dB
MGAIN2-0 bits = “001”
+7
+8
+9
dB
MGAIN2-0 bits = “010”
+11
+12
+13
dB
MGAIN2-0 bits = “011”
+14
+15
+16
dB
Gain
MGAIN2-0 bits = “100”
+17
+18
+19
dB
MGAIN2-0 bits = “101”
+23
+24
+25
dB
MGAIN2-0 bits = “110”
+29
+30
+31
dB
MGAIN2-0 bits = “111”
+35
+36
+37
dB
MIC Power Supply: MPWRA, MPWRB pins
Output Voltage (Note 7)
2.16
2.40
2.64
V
Output Noise Level (A-weighted)
-114
dBV
PSRR (fin = 1kHz) (Note 8)
70
dB
Load Resistance
0.5
kΩ
Load Capacitance
30
pF
ADC Analog Input Characteristics: LIN1/RIN1/LIN2/RIN2 pins (Single-ended Input) → ADC → Programmable
Filter (IVOL=0dB, ALC=OFF) → SDTOA/SDTOB
Resolution
24
Bits
MGAIN= +30dB
0.048
0.057
0.065
Vpp
Input Voltage (Note 9)
MGAIN= 0dB
1.53
1.80
2.07
Vpp
MGAIN= +30dB
68
78
dB
MGAIN= 0dB
85
dB
S/(N+D) (−1dBFS)
MGAIN= +30dB
78
dB
(Full Differential Input)
MGAIN= +30dB
73
83
dB
D-Range
MGAIN= 0dB
96
dB
(−60dBFS,
MGAIN= +30dB
A-weighted)
83
dB
(Full Differential Input)
MGAIN= +30dB
73
83
dB
MGAIN= 0dB
96
dB
S/N (A-weighted)
MGAIN= +30dB
83
dB
(Full Differential Input)
MGAIN= +30dB
70
80
dB
Interchannel Isolation
MGAIN= 0dB
100
Interchannel
MGAIN= +30dB
0
1.0
dB
Gain Mismatch
MGAIN= 0dB
0
0.5
dB
Note 7. 出力電圧はAVDDに比例します。Vout = 0.8 x AVDD (typ)
Note 8. AVDDに100mVppの正弦波を重畳した場合。
Note 9. 入力フルスケール電圧はAVDDに比例します。
Single-ended Input: Vin = 0.6 x AVDD Vpp(typ)
Full Differential Input: Vin = (IN+) – (IN-) = 0.6 x AVDD Vpp(typ)
MS1537-J-00
2013/05
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[AK5703]
Parameter
min
Typ
max
Unit
Power Supply Current:
Power Up (PDN pin = “H”, All Circuits Power-up)
(Note 10)
9.0
mA
AVDD + DVDD + TVDD
12.0
18.0
mA
(Note 11)
Power Down (PDN pin = “L”) (Note 12)
AVDD + DVDD + TVDD
0
10
µA
Note 10. EXT Slave Mode, MCKI=11.2896MHz, fs=44.1kHz, PMADAL = PMADAR = PMADBL = PMADBR =
PMVCM = PMMPA = PMMPB bits = “1”, PMPLL = M/S = MCKO bits = “0”, TDM1-0 bits = “00”. このとき
MPWRA/B pins の出力電流は0mAです。
AVDD=7.1mA(typ), DVDD=1.7mA(typ), TVDD=0.2mA(typ).
Note 11. PLL Master Mode, MCKI=12MHz, fs=44.1kHz, PMADAL = PMADAR = PMADBL = PMADBR = PMVCM
= PMMPA = PMMPB = PMPLL = M/S = MCKO bits = “1”, TDM1-0 bits = “11”. このときMPWRA/B pins の
出力電流は0mAです。
AVDD=7.7mA(typ), DVDD=1.8mA(typ), TVDD=2.5mA(typ).
Note 12. 全てのディジタル入力ピンをTVDDまたはVSS2に固定した時の値です。
MS1537-J-00
2013/05
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[AK5703]
フィルタ特性
(Ta=25°C; AVDD=2.4 ∼ 3.6V; DVDD=1.6 ~ 1.98V; TVDD=1.6 ~ 3.6V; fs=44.1kHz)
Parameter
Symbol
min
typ
max
Unit
ADC Digital Filter (Decimation LPF):
Passband (Note 13)
PB
0
17.3
kHz
±0.16dB
19.4
kHz
−0.66dB
19.9
kHz
−1.1dB
22.1
kHz
−7.1dB
Stopband (Note 13)
SB
26.1
kHz
Passband Ripple
PR
dB
±0.16
Stopband Attenuation
SA
73
dB
Group Delay (Note 14)
GD
19
1/fs
Group Delay Distortion
0
ΔGD
μs
ADC Digital Filter (HPF): HPFADA=HPFADB bits = “1”, HPFA1-0= HPFB1-0 bits = “00”
Frequency Response (Note 13) −3.0dB
FR
3.4
Hz
10
Hz
−0.5dB
22
Hz
−0.1dB
Note 13. 各振幅特性の周波数は fs (サンプリングレート)に比例します。各応答は1kHzを基準にします。
Note 14. ディジタルフィルタによる遅延演算で、アナログ信号が入力されてから両チャネルの24ビットデー
タが出力レジスタにセットされるまでの時間です。
DC特性
(Ta=25°C; AVDD=2.4 ∼ 3.6V; DVDD=1.6 ~ 1.98V; TVDD=1.6 ~ 3.6V)
Parameter
Symbol
min
typ
max
Unit
Audio Interface & Serial µP Interface
(CDTIO/CAD0, CSN/SDA, CCLK/SCL, I2C, PDN, BICK, LRCK, MCKI pins )
High-Level Input Voltage
(TVDD ≥ 2.2V)
VIH
70%TVDD
V
(TVDD < 2.2V)
80%TVDD
V
Low-Level Input Voltage
(TVDD ≥ 2.2V)
VIL
30%TVDD
V
(TVDD < 2.2V)
20%TVDD
V
Audio Interface & Serial µP Interface (CDTIO, SDA, MCKO, BICK, LRCK, SDTOA, SDTOB pins Output)
High-Level Output Voltage
(Iout = −80μA)
VOH
V
TVDD−0.2
Low-Level Output Voltage
(Except SDA pin : Iout = 80μA) VOL1
0.2
V
0.4
V
(SDA pin, 2.0V ≤ TVDD ≤ 3.6V: Iout = 3mA) VOL2
VOL2
20%TVDD
V
(SDA pin, 1.6V ≤ TVDD < 2.0V: Iout = 3mA)
Input Leakage Current
Iin
±10
μA
MS1537-J-00
2013/05
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[AK5703]
スイッチング特性
(Ta=25°C; AVDD=2.4 ∼ 3.6V; DVDD=1.6 ~ 1.98V; TVDD=1.6 ~ 3.6V; CL=20pF)
Parameter
Symbol
min
typ
PLL Master Mode (PLL Reference Clock = MCKI pin)
MCKI Input Timing
Frequency
fCLK
11.2896
Pulse Width Low
tCLKL
0.4/fCLK
Pulse Width High
tCLKH
0.4/fCLK
MCKO Output Timing
Frequency
fMCK
0.256
Duty Cycle
dMCK
40
50
LRCK Output Timing
Frequency
fs
Table 6
Stereo Mode: Duty Cycle
Duty
50
TDM64, TDM128 Mode:
I2S compatible: Pulse Width Low
tLRCKL
1/(4fs)
MSB justified: Pulse Width High
tLRCKH
1/(4fs)
BICK Output Timing
Period BCKO1-0 bits = “00”
tBCK
1/(32fs)
BCKO1-0 bits = “01”
tBCK
1/(64fs)
BCKO1-0 bits = “10”
tBCK
1/(128fs)
(TDM128 Mode)
Duty Cycle
dBCK
50
PLL Slave Mode (PLL Reference Clock = MCKI pin)
MCKI Input Timing
Frequency
fCLK
11.2896
Pulse Width Low
tCLKL
0.4/fCLK
Pulse Width High
tCLKH
0.4/fCLK
MCKO Output Timing
Frequency
fMCK
0.256
Duty Cycle
dMCK
40
50
LRCK Input Timing
Frequency
fs
Table 6
Stereo Mode: Duty Cycle
Duty
45
TDM64 Mode:
I2S compatible: Pulse Width Low
tLRCKL
1/(64fs)
MSB justified: Pulse Width High
tLRCKH
1/(64fs)
TDM128 Mode:
I2S compatible: Pulse Width Low
tLRCKL
1/(128fs)
MSB justified: Pulse Width High
tLRCKH
1/(128fs)
BICK Input Timing
Period Stereo Mode
tBCK
1/(64fs)
TDM64 Mode
tBCK
1/(64fs)
TDM128 Mode
tBCK
1/(128fs)
Pulse Width Low
tBCKL
0.4 x tBCK
Pulse Width High
tBCKH
0.4 x tBCK
-
MS1537-J-00
max
Unit
27
-
MHz
s
s
12.288
60
MHz
%
-
kHz
%
-
s
s
-
s
s
-
s
-
%
27
-
MHz
s
s
12.288
60
MHz
%
55
kHz
%
63/(64fs)
63/(64fs)
s
s
127/(128fs)
127/(128fs)
s
s
1/(32fs)
-
s
s
s
s
s
2013/05
- 10 -
[AK5703]
Parameter
Symbol
PLL Slave Mode (PLL Reference Clock = BICK pin)
MCKO Output Timing
Frequency
fMCK
Duty Cycle
dMCK
LRCK Input Timing
Frequency
fs
Stereo Mode: Duty Cycle
Duty
TDM64 Mode:
I2S compatible: Pulse Width Low
tLRCKL
MSB justified: Pulse Width High
tLRCKH
TDM128 Mode:
I2S compatible: Pulse Width Low
tLRCKL
MSB justified: Pulse Width High
tLRCKH
BICK Input Timing
Period Stereo Mode
PLL3-0 bits = “0010”
tBCK
PLL3-0 bits = “0011”
tBCK
TDM64 Mode
PLL3-0 bits = “0011”
tBCK
TDM128 Mode
PLL3-0 bits = “0001”
tBCK
Pulse Width Low
tBCKL
Pulse Width High
tBCKH
External Slave Mode
MCKI Input Timing
Frequency
256fs
fCLK
512fs
fCLK
1024fs
fCLK
Pulse Width Low
tCLKL
Pulse Width High
tCLKH
LRCK Input Timing
Frequency
256fs
fs
512fs
fs
1024fs
fs
Stereo Mode: Duty Cycle
Duty
TDM64 Mode:
I2S compatible: Pulse Width Low
tLRCKL
MSB justified: Pulse Width High
tLRCKH
TDM128 Mode:
I2S compatible: Pulse Width Low
tLRCKL
MSB justified: Pulse Width High
tLRCKH
BICK Input Timing
Period
Stereo Mode
tBCK
TDM Mode
tBCK
Pulse Width Low Stereo Mode
tBCKL
TDM Mode
tBCKL
Pulse Width High Stereo Mode
tBCKH
TDM Mode
tBCKH
MS1537-J-00
min
typ
max
Unit
0.256
40
50
12.288
60
MHz
%
8
45
-
48
55
kHz
%
1/(64fs)
1/(64fs)
-
63/(64fs)
63/(64fs)
s
s
1/(128fs)
1/(128fs)
-
127/(128fs)
127/(128fs)
s
s
-
1/(32fs)
1/(64fs)
-
s
s
-
1/(64fs)
-
s
0.4 x tBCK
0.4 x tBCK
1/(128fs)
-
-
s
s
s
2.048
4.096
8.192
0.4/fCLK
0.4/fCLK
-
12.288
12.288
12.288
-
MHz
MHz
MHz
s
s
8
8
8
45
-
48
24
12
55
kHz
kHz
kHz
%
1/(64fs)
1/(64fs)
-
63/(64fs)
63/(64fs)
s
s
1/(128fs)
1/(128fs)
-
127/(128fs)
127/(128fs)
s
s
325.52
162.76
130
65
130
65
-
-
ns
ns
ns
ns
ns
ns
2013/05
- 11 -
[AK5703]
Parameter
Symbol
min
typ
max
External Master Mode
MCKI Input Timing
Frequency
256fs
fCLK
2.048
12.288
512fs
fCLK
4.096
12.288
1024fs
fCLK
8.192
12.288
Pulse Width Low
tCLKL
0.4/fCLK
Pulse Width High
tCLKH
0.4/fCLK
LRCK Output Timing
Frequency
fs
8
48
Stereo Mode: Duty Cycle
Duty
50
TDM64, TDM128 Mode:
I2S compatible: Pulse Width Low
tLRCKL
1/(4fs)
MSB justified: Pulse Width High
tLRCKH
1/(4fs)
BICK Output Timing
Period
BCKO1-0 bits = “00”
tBCK
1/(32fs)
BCKO1-0 bits = “01”
tBCK
1/(64fs)
BCKO1-0 bits = “10”
tBCK
1/(128fs)
(TDM128 Mode)
Duty Cycle
dBCK
50
2
Audio Interface Timing (Left justified & I S)
Master Mode
tMBLR
40
−40
BICK “↓” to LRCK Edge (Note 15)
tLRD
70
LRCK Edge to SDTO (MSB)
−70
(Except I2S mode)
tBSD
70
BICK “↓” to SDTO
−70
Slave Mode
tLRB
50
LRCK Edge to BICK “↑” (Note 15)
tBLR
50
BICK “↑” to LRCK Edge (Note 15)
tLRD
80
LRCK Edge to SDTO (MSB)
(Except I2S mode)
tBSD
80
BICK “↓” to SDTO
Audio Interface Timing (TDM64 Mode)
Master Mode
tMBLR
-40
40
BICK “↓” to LRCK
tBSD
-70
70
BICK “↓” to SDTOB (Note 16)
Slave Mode
tLRB
50
LRCK Edge to BICK “↑” (Note 15)
tBLR
50
BICK “↑” to LRCK Edge (Note 15)
tBSD
80
BICK “↓” to SDTOB (Note 16)
Audio Interface Timing (TDM128 Mode)
Master Mode
tMBLR
-24
24
BICK “↓” to LRCK
tBSD
-40
40
BICK “↓” to SDTOB (Note 16)
Slave Mode
tLRB
40
LRCK Edge to BICK “↑” (Note 15)
tBLR
40
BICK “↑” to LRCK Edge (Note 15)
tBSD
50
BICK “↓” to SDTOB (Note 16)
Note 15. この規格値はLRCKのエッジとBICKの “↑”が重ならないように規定しています。
Note 16. SDTOA出力は“Ｌ”固定です。
MS1537-J-00
Unit
MHz
MHz
MHz
s
s
kHz
%
s
s
s
s
s
%
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
2013/05
- 12 -
[AK5703]
Parameter
Symbol
min
typ
max
Unit
Control Interface Timing (3-wire mode):
CCLK Period
tCCK
200
ns
CCLK Pulse Width Low
tCCKL
80
ns
Pulse Width High
tCCKH
80
ns
CDTIO Setup Time
tCDS
40
ns
CDTIO Hold Time
tCDH
40
ns
CSN “H” Time
tCSW
150
ns
tCSS
50
ns
CSN Edge to CCLK “↑” (Note 17)
tCSH
50
ns
CCLK “↑” to CSN Edge (Note 17)
CCLK “↓” to CDTIO (at Read Command)
tDCD
70
ns
tCCZ
70
ns
CSN “↑” to CDTIO (Hi-Z) (at Read Command) (Note 19)
Control Interface Timing (I2C Bus mode) (Note 18)
SCL Clock Frequency
fSCL
400
kHz
Bus Free Time Between Transmissions
tBUF
1.3
μs
Start Condition Hold Time (prior to first clock pulse)
tHD:STA
0.6
μs
Clock Low Time
tLOW
1.3
μs
Clock High Time
tHIGH
0.6
μs
Setup Time for Repeated Start Condition
tSU:STA
0.6
μs
SDA Hold Time from SCL Falling
(Note 20)
tHD:DAT
0
μs
SDA Setup Time from SCL Rising
tSU:DAT
0.1
μs
Rise Time of Both SDA and SCL Lines
tR
0.3
μs
Fall Time of Both SDA and SCL Lines
tF
0.3
μs
Setup Time for Stop Condition
tSU:STO
0.6
μs
Pulse Width of Spike Noise Suppressed by Input Filter
tSP
0
50
ns
Capacitive Load on Bus
Cb
400
pF
Power-down & Reset Timing
tAPD
1.0
PDN Accept Pulse Width
(Note 21)
μs
tRPD
50
ns
PDN Reject Pulse Width
(Note 21)
PMADAL or PMADAR or PMADBL or PMADBR “↑” to
SDTO valid (Note 22)
ADRSTA/B1-0 bits = “00”
tPDV
1059
1/fs
ADRSTA/B1-0 bits = “01”
tPDV
267
1/fs
ADRSTA/B1-0 bits = “10”
tPDV
2115
1/fs
ADRSTA/B1-0 bits = “11”
tPDV
531
1/fs
Note 17. この規格値はCSNのエッジとCCLKの “↑”が重ならないように規定しています。
Note 18. I2C-bus はNXP B.V.の商標です。
Note 19. RL=1kΩ/10%変化(プルアップはTVDDに対して行います。)
Note 20. データは最低300ns (SCLの立下り時間)の間、保持されなければなりません。
Note 21. AK5703は電源投入時にPDN pin を “L”から “H”に立ち上げることでリセットされます。1.0μs以上の
PDN pin = “L”パルスでリセットがかかります。50ns以下のPDN pin = “L”パルスではリセットはかかり
ません。
Note 22. PMADAL, PMADAR, PMADBL, PMADBR bitを立ち上げてからのLRCKクロックの “↑”の回数です。
MS1537-J-00
2013/05
- 13 -
[AK5703]
■ タイミング波形
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
50%TVDD
LRCK
tLRCKH
tLRCKL
tBCK
Duty = tLRCKH x fs x 100
tLRCKL x fs x 100
50%TVDD
BICK
tBCKH
tBCKL
1/fMCK
dBCK = tBCKH / tBCK x 100
tBCKL / tBCK x 100
50%TVDD
MCKO
tMCKL
dMCK = tMCKL x fMCK x 100
Note 23. MCKO is not available at EXT Master mode.
Figure 2. Clock Timing (PLL/EXT Master mode)
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
VIH
LRCK
VIL
tLRCKH
tLRCKL
tBCK
Duty = tLRCKH x fs x 100
= tLRCKL x fs x 100
VIH
BICK
VIL
tBCKH
tBCKL
fMCK
50%TVDD
MCKO
tMCKL
dMCK = tMCKL x fMCK x 100
Note 24. The MCKI pin is “L” level when PLL reference clock is the BICK pin.
Figure 3. Clock Timing (PLL Slave mode)
MS1537-J-00
2013/05
- 14 -
[AK5703]
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
VIH
LRCK
VIL
tLRCKH
tLRCKL
Duty = tLRCKH x fs x 100
tLRCKL x fs x 100
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Figure 4. Clock Timing (EXT Slave mode)
LRCK
50%TVDD
dBCK
tMBLR
BICK
50%TVDD
tLRD
tBSD
SDTOA
SDTOB
50%TVDD
Figure 5. Audio Interface Timing (PLL/EXT Master mode & Normal Mode)
LRCK
50%TVDD
dBCK
tMBLR
BICK
50%TVDD
tBSD
SDTOB
50%TVDD
Figure 6. Audio Interface Timing (PLL/EXT Master mode & TDM mode)
MS1537-J-00
2013/05
- 15 -
[AK5703]
VIH
LRCK
VIL
tLRB
tBLR
VIH
BICK
VIL
tLRD
tBSD
SDTOA
SDTOB
MSB
50%TVDD
Figure 7. Audio Interface Timing (PLL/EXT Slave mode & Normal mode)
VIH
LRCK
VIL
tLRB
tBLR
VIH
BICK
VIL
tBSD
SDTOB
50%TVDD
Figure 8. Audio Interface Timing (PLL/EXT Slave mode & TDM mode)
VIH
CSN
VIL
tCSH
tCSS
tCCKL
tCCKH
VIH
CCLK
VIL
tCCK
tCDS
CDTIO
tCDH
R/W
A5
VIH
VIL
Figure 9. WRITE Command Input Timing
MS1537-J-00
2013/05
- 16 -
[AK5703]
tCSW
VIH
CSN
VIL
tCSH
tCSS
VIH
CCLK
VIL
CDTIO
D2
VIH
D0
D1
VIL
Figure 10. WRITE Data Input Timing
VIH
CSN
VIL
VIH
Clock, H or L
CCLK
VIL
tDCD
tCCZ
D2
CDTIO
50%
TVDD
D0
D1
Hi-Z
Figure 11. Read Data Output Timing
VIH
SDA
VIL
tBUF
tLOW
tHIGH
tR
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
tSU:DAT
Start
tSU:STA
Start
tSU:STO
Stop
2
Figure 12. I Cバスモードタイミング
MS1537-J-00
2013/05
- 17 -
[AK5703]
PMADAL bit
or
PMADAR bit
or
PMADBL bit
or
PMADBR bit
tPDV
SDTOA
SDTOB
50%TVDD
Figure 13. Power Down & Reset Timing 1
tAPD
tRPD
PDN
VIL
Figure 14. Power Down & Reset Timing 2
MS1537-J-00
2013/05
- 18 -
[AK5703]
機能説明
■ システムクロック
外部とのI/Fモードは以下の5通りの方法があります(Table 1, Table 2)。
Mode
PMPLL bit
M/S bit
PLL3-0 bits
Figure
PLL Master Mode (Note 25)
1
1
Table 4
Figure 15
PLL Slave Mode 1
Table 4
Figure 16
1
0
(PLL Reference Clock: MCKI pin)
PLL Slave Mode 2
Table 4
Figure 17
1
0
(PLL Reference Clock: BICK pin)
EXT Slave Mode
0
0
x
Figure 18
EXT Master Mode
0
1
x
Figure 19
Note 25. PLL Master Modeに設定する過程で、M/S bit = “1”, PMPLL bit = “0”, MCKO bit = “1”のときMCKO pin
から正常でない周波数のクロックが出力されます。
Table 1. Clock Mode Setting (x: Don’t care)
Mode
MCKO bit
0
PLL Master Mode
1
PLL Slave Mode 1
(PLL Reference Clock: MCKI pin)
EXT Master Mode
1
0
MCKI pin
PLL3-0 bits
で選択
PLL3-0 bits
で選択
BICK pin
Output
(BCKO1-0 bits
で選択)
LRCK pin
Input
(≥ 32fs)
Input
(1fs)
Input
(PLL3-0 bitsで
1
選択)
CM1-0 bits
0
Input
で選択
(≥ 32fs)
1
Output
0
“L”
CM1-0 bits
(BCKO1-0 bits
で選択
1
N/A
で選択)
Table 2. Clock pins state in Clock Mode (N/A: Not Available)
PLL Slave Mode 2
(PLL Reference Clock: BICK pin)
EXT Slave Mode
0
MCKO pin
“L”
PS1-0 bitsで
選択
“L”
PS1-0 bitsで
選択
“L”
PS1-0 bitsで
選択
“L”
N/A
GND
Output
(1fs)
Input
(1fs)
Input
(1fs)
Output
(1fs)
■ マスタモードとスレーブモードの切り替え
マスタモードとスレーブモードの切り替えはM/S bitで行います。“1”でマスタモード、“0”でスレーブモード
です。AK5703はパワーダウン時 (PDN pin = “L”)、及びパワーダウン解除後はスレーブモードです。パワーダ
ウン解除後、M/S bitを “1”に変更することでマスタモードになります。
マスタモードで使用する場合、M/S bitに“1”が書き込まれるまで、AK5703のLRCK, BICK pinsはフローティン
グの状態です。そのため、AK5703のLRCK, BICK pinsに100kΩ程度のプルアップあるいはプルダウン抵抗を入
れる必要があります。
M/S bit
Mode
0
Slave Mode
1
Master Mode
Table 3. Select Master/Slave Mode
MS1537-J-00
(default)
2013/05
- 19 -
[AK5703]
■ PLLモード
PMPLL bit = “1”の時、内蔵の高精度アナログPLLはFS3-0 bits, PLL3-0 bitsで選択したクロックに応じて動作し
ます。PLLのロック時間は、電源投入後、PMPLL bit を “0” → “1”に変更し、安定したクロックが入力された
場合、またはサンプリング周波数が変更された場合、Table 4 の通りです。
1) PLL Modeの設定
Mode
1
2
3
4
5
6
7
8
10
11
12
13
Others
PLL3
bit
0
0
0
0
0
0
0
1
1
1
1
1
PLL2 PLL1 PLL0 PLL基準クロック
PLLロック時間
入力周波数
bit
bit
bit
(max)
入力ピン
0
0
1
BICK pin
128fs
2ms
0
1
0
BICK pin
32fs
2ms
0
1
1
BICK pin
64fs
2ms
1
0
0
MCKI pin
11.2896MHz
10ms
1
0
1
MCKI pin
12.288MHz
10ms
1
1
0
MCKI pin
12MHz
10ms
1
1
1
MCKI pin
24MHz
10ms
0
0
0
MCKI pin
19.2MHz
10ms
0
1
0
MCKI pin
13MHz
10ms
0
1
1
MCKI pin
26MHz
10ms
1
0
0
MCKI pin
13.5MHz
10ms
1
0
1
MCKI pin
27MHz
10ms
Others
N/A
Table 4. Setting of PLL Mode (fs: Sampling Frequency), (N/A: Not Available)
(default)
2) PLL Modeのサンプリング周波数設定
MCKI, BICK入力の場合は、Table 5の設定によりサンプリング周波数が選択できます。
Mode FS3 bit FS2 bit FS1 bit FS0 bit
Sampling Frequency (Note 26)
0
0
0
0
0
8kHz mode
1
0
0
0
1
12kHz mode
2
0
0
1
0
16kHz mode
3
0
0
1
1
24kHz mode
11.025kHz mode
5
0
1
0
1
22.05kHz mode
7
0
1
1
1
32kHz mode
10
1
0
1
0
48kHz mode
11
1
0
1
1
44.1kHz mode
15
1
1
1
1
Others
Others
N/A
Table 5. Setting of Sampling Frequency at PMPLL bit = “1” (N/A: Not Available)
(default)
Note 26. PLL基準クロック入力ピン が MCKI pin の場合、PLL3-0 bits (入力周波数)とFS3-0 bits (Sampling
Frequency) の組み合わせにより、Sampling Frequency がモード名のSampling Frequency と異なるケース
があります。正確な Sampling Frequency はTable 6を確認してください。MCKO およびMaster Mode時
のBICKとLRCKの出力周波数もTable 6のSampling Frequency に対応した周波数となります。PLL基準
クロック入力ピン が BICK pin のSampling Frequencyはmode名のSampling Frequency と一致します。
MS1537-J-00
2013/05
- 20 -
[AK5703]
Input Frequency
MCKI[MHz]
11.2896
Sampling Frequency
Sampling Frequency
Mode
generated by PLL [kHz](Note 27)
8kHz mode
8.000000
12kHz mode
12.000000
16kHz mode
16.000000
24kHz mode
24.000000
32kHz mode
32.000000
48kHz mode
48.000000
11.025kHz mode
11.025000
22.05kHz mode
22.050000
44.1kHz mode
44.100000
12.288
8kHz mode
8.000000
12kHz mode
12.000000
16kHz mode
16.000000
24kHz mode
24.000000
32kHz mode
32.000000
48kHz mode
48.000000
11.025kHz mode
11.025000
22.05kHz mode
22.050000
44.1kHz mode
44.100000
12
8kHz mode
8.000000
12kHz mode
12.000000
16kHz mode
16.000000
24kHz mode
24.000000
32kHz mode
32.000000
48kHz mode
48.000000
11.025kHz mode
11.024877
22.05kHz mode
22.049753
44.1kHz mode
44.099507
24
8kHz mode
8.000000
12kHz mode
12.000000
16kHz mode
16.000000
24kHz mode
24.000000
32kHz mode
32.000000
48kHz mode
48.000000
11.025kHz mode
11.024877
22.05kHz mode
22.049753
44.1kHz mode
44.099507
Sampling frequency that differs from sampling frequency of mode name
Note 27. 小数点7桁以下は四捨五入して削除しています。
Table 6. Sampling Frequency at PLL mode (Reference clock is MCKI)
MS1537-J-00
2013/05
- 21 -
[AK5703]
Input Frequency
MCKI[MHz]
19.2
Sampling Frequency
Sampling Frequency
Mode
generated by PLL [kHz](Note 27)
8kHz mode
8.000000
12kHz mode
12.000000
16kHz mode
16.000000
24kHz mode
24.000000
32kHz mode
32.000000
48kHz mode
48.000000
11.025kHz mode
11.025000
22.05kHz mode
22.050000
44.1kHz mode
44.100000
13
8kHz mode
7.999786
12kHz mode
11.999679
16kHz mode
15.999572
24kHz mode
23.999358
32kHz mode
31.999144
48kHz mode
47.998716
11.025kHz mode
11.024877
22.05kHz mode
22.049753
44.1kHz mode
44.099507
26
8kHz mode
7.999786
12kHz mode
11.999679
16kHz mode
15.999572
24kHz mode
23.999358
32kHz mode
31.999144
48kHz mode
47.998716
11.025kHz mode
11.024877
22.05kHz mode
22.049753
44.1kHz mode
44.099507
13.5
8kHz mode
8.000300
12kHz mode
12.000451
16kHz mode
16.000601
24kHz mode
24.000901
32kHz mode
32.001202
48kHz mode
48.001803
11.025kHz mode
11.025218
22.05kHz mode
22.050436
44.1kHz mode
44.100871
27
8kHz mode
8.000300
12kHz mode
12.000451
16kHz mode
16.000601
24kHz mode
24.000901
32kHz mode
32.001202
48kHz mode
48.001803
11.025kHz mode
11.025218
22.05kHz mode
22.050436
44.1kHz mode
44.100871
Sampling frequency that differs from sampling frequency of mode name
Note 27. 小数点7桁以下は四捨五入して削除しています。
Table 6. Sampling Frequency at PLL mode (Reference clock is MCKI)
MS1537-J-00
2013/05
- 22 -
[AK5703]
■ PLLのアンロックについて
1) PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)
このモードで PMPLL bit = “0” → “1”にした後PLLがロックするまでの間、BICKとLRCKは “L”を出力、MCKO
bit = “1”のときMCKO pinからは正常でない周波数のクロックが出力されます。MCKO bit = “0”の場合は、
MCKO pinは “L”を出力します(Table 7)。
PLLロック後、BICKとLRCK出力は “L”からクロック出力となります。最初の1周期分のLRCK, BICKは、正常
でない可能性がありますが、1fs後には正常なクロックになります。
サンプリング周波数を変更する場合は一度PMPLL bit = “0”にすることでアンロック状態の不定なBICK,
LRCKを出力させずに “L”を出力させることができます。
MCKO pin
BICK pin
LRCK pin
MCKO bit = “0”
MCKO bit = “1”
“L” Output
“L” Output
“L” Output
PMPLL bit “0” → “1”直後
不定
“L” Output
PLL Unlock 時(上記以外)
不定
不定
不定
“L” Output
1fs Output
Table 9
Table 10
PLL Lock 時
Table 7. Clock Operation at PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)
PLL State
2) PLL Slave Mode (PMPLL bit = “1”, M/S bit = “0”)
このモードでは PMPLL bit = “0” → “1”にした後PLLがロックするまでの間、MCKOからは正常でない周波数
のクロックが出力されます。その後、PLLがロックするとMCKO pinからTable 9 で選択されたクロックが出力
されます。但し、PLLがアンロックになった場合、ADCからは正常なデータが出力されません。
MCKO pin
MCKO bit = “0” MCKO bit = “1”
“L” Output
PMPLL bit “0” → “1”直後
不定
“L” Output
PLL Unlock 時(上記以外)
不定
“L”
Output
Table
9
PLL Lock 時
Table 8. Clock Operation at PLL Slave Mode (PMPLL bit = “1”, M/S bit = “0”)
PLL State
MS1537-J-00
2013/05
- 23 -
[AK5703]
■ PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)
外部から11.2896MHz, 12MHz , 12.288MHz, 13MHz, 13.5MHz, 19.2MHz, 24MHz, 26MHz or 27MHz のクロックを
入力し、内部のPLLによりMCKO, BICK, LRCKクロックを生成し出力します。マスタクロック出力(MCKO)
はPS1-0 bit (Table 9)で設定された周波数を出力し、MCKO bitでON/OFF可能です。BICK出力はBCKO1-0 bits
により、32fs, 64fs, 128fsを選択することができます(Table 10)。
11.2896MHz, 12MHz, 12.288MHz, 13MHz
13.5MHz, 19.2MHz, 24MHz, 26MHz, 27MHz
DSP or μP
AK5703
MCKI
256fs/128fs/64fs/32fs
MCKO
32fs, 64fs or
64fs(TDM64) or
128fs(TDM128)
BICK
1fs
LRCK
MCLK
BCLK
LRCK
SDTI
SDTOA/B
Figure 15. PLL Master Mode
Mode
PS1 bit
PS0 bit
MCKO pin
0
0
0
256fs
1
0
1
128fs
2
1
0
64fs
3
1
1
32fs
Table 9. MCKO周波数 (PLLモード, MCKO bit = “1”)
Mode
0
1
BCKO1 bit
0
0
(default)
BCKO0 bit
0
1
BICK出力周波数
32fs
(default)
64fs
128fs
2
1
0
(TDM128 Mode)
3
1
1
N/A
Note 28. 128fsはTDM mode時のみ使用可能です。
Table 10. BICK Output Frequency at Master Mode (N/A: Not Available)
MS1537-J-00
2013/05
- 24 -
[AK5703]
■ PLL Slave Mode (PMPLL bit = “1”, M/S bit = “0”)
MCKI or BICK pinへ入力されるクロックを基準に内部のPLLにてAK5703に必要なクロックを生成します。
PLLの基準クロックは、PLL3-0 bitにて設定することができます(Table 4)。
a) PLL Slave Mode 1 (PLL 基準クロック: MCKI pin)
MCKOに同期したBICK, LRCKを入力します。MCKOとLRCKは同期する必要がありますが位相を合わせる必
要はありません。マスタクロック出力(MCKO pin)はPS1-0 bits (Table 9)で設定された周波数を出力し、MCKO
bitでON/OFF可能です。サンプリング周波数は、FS3-0 bitsで設定することができます(Table 5)。
11.2896MHz, 12MHz, 12.288MHz, 13MHz
13.5MHz, 19.2MHz, 24MHz, 26MHz, 27MHz
AK5703
DSP or μP
MCKI
MCKO
BICK
LRCK
256fs/128fs/64fs/32fs
≥ 32fs or
64fs(TDM64) or
128fs(TDM128)
1fs
MCLK
BCLK
LRCK
SDTI
SDTOA/B
Figure 16. PLL Slave Mode 1 (PLL Reference Clock: MCKI pin)
b) PLL Slave Mode 2 (PLL 基準クロック: BICK pin)
FS3-0 bitsを設定することで、8kHz ∼ 48kHzのサンプリング周波数に対応します(Table 5)。マスタクロック出
力(MCKO pin)はPS1-0 bits (Table 9)で設定された周波数を出力し、MCKO bitでON/OFF可能です。
AK5703
DSP or μP
MCKI
MCKO
256fs/128fs/64fs/32fs
32fs, 64fs or
64fs(TDM64) or
128fs(TDM128)
BICK
LRCK
1fs
MCLK
BCLK
LRCK
SDTI
SDTOA/B
Figure 17. PLL Slave Mode 2 (PLL Reference Clock: BICK pin)
MS1537-J-00
2013/05
- 25 -
[AK5703]
■ EXT Slave Mode (PMPLL bit = “0”, M/S bit = “0”)
PMPLL bitを“0”にすることで、外部クロックモード(EXT Mode)で動作し、MCKI pinからPLLを介さずに直接、
ADCにマスタクロックを入力できます。このモードは通常のオーディオCODECとのI/Fに対して互換性があり
ます。必要なクロックはMCKI (256fs, 512fs or 1024fs), BICK (≥32fs), LRCK(fs)です。MCKIとLRCKは同期する
必要がありますが位相を合わせる必要はありません。MCKIの入力周波数はCM1-0 bitsにより (Table 11)、サン
プリング周波数はFS3-0 bitsにより(Table 12)選択することが可能です。
Mode
0
1
2
3
Mode
0
1
2
3
5
7
10
11
15
Others
CM1 bit
CM0 bit
MCKI Input Frequency
Sampling Frequency Range
0
0
256fs
(default)
24kHz ∼ 48kHz
0
1
512fs
8kHz ∼ 24kHz
1
0
1024fs
8kHz ∼ 12kHz
1
1
256fs
8kHz ∼ 24kHz
Table 11. EXT Slave Mode (PMPLL bit = “0”, M/S bit = “0”) 時のMCKI周波数の設定
FS3 bit
0
0
0
0
0
0
1
1
1
FS2 bit
0
0
0
0
1
1
0
0
1
FS1 bit
0
0
1
1
0
1
1
1
1
FS0 bit
0
1
0
1
1
1
0
1
1
Sampling Frequency
8kHz
12kHz
16kHz
24kHz
11.025kHz
22.05kHz
32kHz
48kHz
44.1kHz
Others
N/A
Table 12. Setting of Sampling Frequency (N/A: Not Available)
(default)
AK5703
DSP or μP
MCKO
256fs,512fs or 1024fs
MCKI
MCLK
≥ 32fs or
64fs(TDM64) or
128fs(TDM128)
BICK
1fs
LRCK
BCLK
LRCK
SDTI
SDTOA/B
Figure 18. EXT Slave Mode
MS1537-J-00
2013/05
- 26 -
[AK5703]
■ EXT Master Mode (PMPLL bit = “0”, M/S bit = “1”)
PMPLL bit = “0”及びM/S bit = “1”に設定することで、外部クロックマスタモード(EXT Master Mode)で動作し、
MCKI pinからPLLを介さずに直接、ADCにマスタクロックを入力できます。必要なクロックはMCKI (256fs,
512fs or 1024fs)です。MCKIの入力周波数はCM1-0 bitsにより(Table 13)、サンプリング周波数はFS3-0 bitsによ
り(Table 14)選択することが可能です。BICK出力はBCKO1-0 bitsにより、32fs, 64fs or 128fsを選択することが
できます(Table 15)。
Mode
0
1
2
3
Mode
0
1
2
3
5
7
10
11
15
Others
CM1 bit
CM0 bit
MCKI Input Frequency
Sampling Frequency Range
0
0
256fs
(default)
24kHz ∼ 48kHz
0
1
512fs
8kHz ∼ 24kHz
1
0
1024fs
8kHz ∼ 12kHz
1
1
256fs
8kHz ∼ 24kHz
Table 13. EXT Master Mode (PMPLL bit = “0”, M/S bit = “1”)時のMCKI周波数の設定
FS3 bit
0
0
0
0
0
0
1
1
1
FS2 bit
0
0
0
0
1
1
0
0
1
FS1 bit
0
0
1
1
0
1
1
1
1
FS0 bit
0
1
0
1
1
1
0
1
1
Sampling Frequency
8kHz
12kHz
16kHz
24kHz
11.025kHz
22.05kHz
32kHz
48kHz
44.1kHz
Others
N/A
Table 14. Setting of Sampling Frequency (N/A: Not Available)
(default)
AK5703
DSP or μP
MCKO
256fs, 512fs or 1024fs
MCKI
32fs, 64fs or
64fs(TDM64) or
128fs(TDM128)
BICK
1fs
LRCK
MCLK
BCLK
LRCK
SDTI
SDTOA/B
Figure 19. EXT Master Mode
Mode
0
1
BCKO1 bit
0
0
BCKO0 bit
0
1
BICK出力周波数
32fs
(default)
64fs
128fs
2
1
0
(TDM128 Mode)
3
1
1
N/A
Note 28. 128fsはTDM mode時のみ使用可能です。
Table 15. BICK Output Frequency at Master Mode (N/A: Not Available)
MS1537-J-00
2013/05
- 27 -
[AK5703]
■ システムリセット
電源立ち上げ時には、PDN pinに一度 “L” を入力してリセットを行って下さい。その後、PDN pinを“H”にして
ダミーコマンドを入力することにより、リセットが解除されます。リセットが行われると、AK5703の内部レ
ジスタは全て初期値になります。ダミーコマンドは、レジスタアドレス00HにAll “0”を書き込むことにより(実
際には16回目のCCLK/SCLの立ち上がり後)、実行されます。
また、PDN pinに “L”を入力した状態で電源を立ち上げることを推奨します。
CSN
0
CCLK
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15
“H” or “L”
CDTIO “H” or “L”
“H” or “L”
R/W “L” A5 A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
R/W:
A5-A0:
D7-D0:
“H” or “L”
READ/WRITE (“1”: WRITE, “0”: READ)
Register Address (00H)
Control data (Input), (00H)
Figure 20. 3線シリアルモードのダミーコマンド
I2C 時のダミーコマンドはFigure 21に記載しているように、Slave Address 送信後、AK5703 は ACK を返しま
せん。ACK が返らないため、I2C の送信がSlave Address 送信後に止まる場合は、2回 Slave Address を送信して
ください。実際には SDA に関わらず、PDN pin = “H”時 SCL 16個の クロックで初期化が実行されます。同じ
バスに接続されている他のデバイスにWrite/Read を実行しても初期化が完了します。
S
T
A
R
T
SDA
S
T
O
P
R/W = “0”
Sub
Address (00H)
Slave
S Address
N
A
C
K
Data (00H)
N
A
C
K
P
N
A
C
K
Figure 21. I2Cバスモードのダミーコマンド
PMADAL = PMADAR bits = “0”の状態からPMADAL, PMADAR bitsのいずれかを “0” → “1”に変更することで、
ADCAの初期化サイクルが開始されます。初期化サイクルはADRSTA1-0 bitsで設定されます(Table 16)。
PMADBL = PMADBR bits = “0”の状態からPMADBL, PMADBR bitsのいずれかを “0” → “1”に変更することで、
ADCBの初期化サイクルが開始されます。初期化サイクルはADRSTB1-0 bitsで設定されます(Table 16)。初期
化サイクル中のADC出力データは2’sコンプリメントの “0”です。初期化サイクル終了後、ADCの出力はアナ
ログ入力信号に相当するデータにセトリングします。
Note 29. マイクロフォン等使用する条件やHPFのカットオフ周波数に依存してADCの初期のデータにオフ
セットが発生します。オフセットが問題となる場合は、ADRSTA/B1-0 bitsを変更してADCの初期化時
間を長くする、もしくは初期のADCの出力データを使用しないで下さい。
ADRSTA1 bit
ADRSTB1 bit
0
0
1
1
ADRSTA0 bit
ADRSTB0 bit
0
1
0
1
Init Cycle
Cycle
fs = 44.1kHz fs = 22.05kHz
1059/fs
24.0ms
48.0ms
267/fs
6.1ms
12.1ms
2115/fs
48.0ms
95.9ms
531/fs
12.0ms
24.1ms
Table 16. ADC初期化サイクル
MS1537-J-00
fs = 11.025kHz
96.1ms
24.2ms
191.8ms
48.2ms
(default)
2013/05
- 28 -
[AK5703]
■ オーディオインタフェースフォーマット
データフォーマット(Table 17, Table 18, Table 19)はTDM1-0, DIF1-0 bitsで選択します。全モードともMSBファ
ースト、2’sコンプリメントのデータフォーマットです。オーディオインタフェースはマスタモードとスレー
ブモードに対応します。マスタモードではLRCKとBICKは出力になり、SDTOはBICKの “↓”で出力されます。
TDM64 Mode時、マスタモードで動作させる場合は、BCKO1-0 bitsを “01” (64fs)に設定して下さい。TDM128
Mode時、マスタモードで動作させる場合は、BCKO1-0 bitsを “10” (128fs)に設定して下さい。TDM Modeは
SDTOBから4chのデータを出力し、SDTOAは “L”を出力します。
Mode
0
1
2
3
Mode
4
5
6
7
Mode
8
9
10
11
TDM1
bit
0
0
0
0
TDM0 DIF1
DIF0
SDTOA/B
BICK
bit
bit
bit
0
0
0
16bit MSB justified
≥ 32fs
0
0
1
16bit I2S compatible
≥ 32fs
0
1
0
24bit MSB justified
≥ 48fs
0
1
1
24bit I2S compatible
≥ 48fs
Table 17. Audio Interface Format (Stereo Mode) (N/A: Not Available)
TDM1
bit
0
0
0
0
TDM0 DIF1
DIF0
SDTOB
BICK
Figure
bit
bit
bit
1
0
0
N/A
1
0
1
N/A
1
1
0
16bit MSB justified
64fs
Figure 26
1
1
1
16bit I2S compatible
64fs
Figure 27
Table 18. Audio Interface Format (TDM64 Mode) (N/A: Not Available)
TDM1
bit
1
1
1
1
TDM0 DIF1
DIF0
SDTOB
BICK
Figure
bit
bit
bit
1
0
0
N/A
1
0
1
N/A
1
1
0
24bit MSB justified
128fs
Figure 28
1
1
1
24bit I2S compatible
128fs
Figure 29
Table 19. Audio Interface Format (TDM128 Mode) (N/A: Not Available)
Figure
Figure 22
Figure 23
Figure 24
Figure 25
(default)
ADCより出力された24bit(16bit)データを8bitデータへ変換し保存する場合、24bit(16bit)データを単純に切り捨
てると、24bit(16bit)データの “−1”は8bitデータで “−1”に変換されます。この8bitデータの “−1”をDACにて再生
するため24bit(16bit)データに再変換すると “–65536”(“–256”)となり大きなノイズになります。8bitデータへ変
換する前に、24bit(16bit)データにオフセット(32768@24bit, 128@16bit)を加算することを推奨します。
MS1537-J-00
2013/05
- 29 -
[AK5703]
LRCK
0
1
2
3
9
10
11
12
13
14
15
0
1
2
3
9
10
11
12
13
14
15
0
1
BICK(32fs)
SDTOA/B
15 14 13
0
1
2
8
7
3
6
14
5
15
4
16
3
17
2
1
18
31
8
15 14 13
0
0
1
2
7
3
5
6
14
15
4
16
3
17
2
1
18
15
0
31
0
1
BICK(64fs)
SDTOA/B
13 2
15 14 13
1
0
1
2
15 14 13
2
1
0
15
15:MSB, 0:LSB
Lch Data
Rch Data
Figure 22. Mode 0 Timing (Stereo Mode, 16bit MSB justified)
LRCK
0
1
2
3
4
10
11
12
13
14
15
0
1
2
3
4
10
11
12
13
14
15
0
1
BICK(32fs)
0
7
15 14 13
0
SDTOA/B
1
2
3
7
6
15
4
5
16
4
17
3
2
18
1
31
0
7
15 14 13
0
1
2
3
7
4
6
15
5
16
4
17
3
2
18
1
0
31
0
1
23
0
1
BICK(64fs)
SDTOA/B
15 14 13
2
1
0
15 14 13
2
2
1
0
15:MSB, 0:LSB
Rch Data
Lch Data
Figure 23. Mode 1 Timing (Stereo Mode, 16bit I2S compatible)
LRCK
0
1
2
3
17
18
19
20
21
22
23
0
1
2
3
17
18
19
20
21
22
BICK(48fs)
23 22 21
SDTOA/B
0
1
2
8
7
3
6
22
5
23
4
24
3
25
2
26
1
31
8
23 22 21
0
0
1
2
7
3
5
6
22
23
4
24
3
25
2
26
1
23
0
31
0
1
BICK(64fs)
SDTOA/B
23 22 21
13 2
1
0
23 22 21
1
2
2
1
0
23
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 24. Mode 2 Timing (Stereo Mode, 24bit MSB justified)
MS1537-J-00
2013/05
- 30 -
[AK5703]
LRCK
0
1
2
3
4
18
19
20
21
22
23
0
1
3
2
4
18
19
20
21
22
23
0
1
BICK(48fs)
0
7
23 22 21
0
SDTOA/B
1
2
3
7
6
22
4
5
23
4
24
3
2
25
1
31
0
7
23 22 21
0
1
2
3
7
4
6
22
5
23
4
24
3
25
2
1
31
0
0
1
BICK(64fs)
SDTOA/B
23 22 21
2
1
0
23 22 21
2
2
1
0
23:MSB, 0:LSB
Rch Data
Lch Data
Figure 25. Mode 3 Timing (Stereo Mode, 24bit I2S compatible)
64 BICK
LRCK(M)
LRCK(S)
BICK
SDTOB
15 14
0 15 14
0 15 14
0 15 14
0 15 14
L1
R1
L2
R2
16 BICK
16 BICK
16 BICK
16 BICK
Figure 26. Mode 6 Timing (TDM64 mode, MSB justified)
64 BICK
LRCK(M)
LRCK(S)
BICK
SDTOB
15 14
0 15 14
0 15 14
0 15 14
L1
R1
L2
R2
16 BICK
16 BICK
16 BICK
16 BICK
0 15
Figure 27. Mode 7 Timing (TDM64 mode, I2S compatible)
MS1537-J-00
2013/05
- 31 -
[AK5703]
128 BICK
LRCK(M)
LRCK(S)
BICK
SDTOB
23 22
0
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
Figure 28. Mode 10 Timing (TDM128 Mode, MSB justified)
128 BICK
LRCK(M)
LRCK(S)
BICK
SDTOB
23 22
0
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23
Figure 29. Mode 11 Timing (TDM128 mode, I2S compatible)
MS1537-J-00
2013/05
- 32 -
[AK5703]
■ マイク／ライン入力
AK5703はシングルエンド入力と差動入力を切り替えることができます。MDIFA1, MDIFA2, MDIFB1, MDIFB2
bits = “0”のとき、LIN1, RIN1, LIN2, RIN2 pinsはシングルエンド入力となります(Figure 30)。MDIFA1, MDIFA2,
MDIFB1, MDIFB2 bits = “1”のとき、LIN1, RIN1, LIN2, RIN2 pinsはそれぞれLINA+, RINA+, LINB+, RINB+ pins
となり、それぞれLINA−, RINA−, LINB−, RINB− pinsと組み合わせて差動入力が可能です(Figure 31)。
MDIFA1 bit
0
1
MDIFB1 bit
0
1
MDIFA2 bit
Lch
Rch
0
LIN1
RIN1
1
LIN1
RINA+/−
0
RIN1
LINA+/−
1
LINA+/−
RINA+/−
Table 20. ADCA MIC/Line Input Select
MDIFB2 bit
Lch
Rch
0
LIN2
RIN2
1
LIN2
RINB+/−
0
RIN2
LINB+/−
1
LINB+/−
RINB+/−
Table 21. ADCB MIC/Line Input Select
(default)
(default)
■ マイク用ゲインアンプ
AK5703はマイク用ゲインアンプを内蔵しています。MGAINA2-0, MGAINB2-0 bitsによりそれぞれのゲインを
設定することができます(Table 22)。入力インピーダンスはtyp. 100 kΩです。
MGAINA2 bit
MGAINB2 bit
0
0
0
0
1
1
1
1
MGAINA1 bit
MGAINA0 bit
Input Gain
MGAINB1 bit
MGAINB0 bit
0
0
0dB
0
1
+8dB
1
0
+12dB
1
1
+15dB
0
0
+18dB
0
1
+24dB
1
0
+30dB
1
1
+36dB
Table 22. マイク入力ゲイン
MS1537-J-00
(default)
2013/05
- 33 -
[AK5703]
■ マイクパワー
PMMPA bit = “1”のときMPWRA pinsから、PMMPB bit = “1”のときMPWRB pinsから、それぞれ独立にマイク
用の電源を供給することができます。出力電圧は(0.8 x AVDD)V (typ)に比例し、負荷抵抗は、min. 0.5kΩです。
ステレオマイク2系統の場合は各チャネル min. 2kΩです。MPWRA, MPWRB pinsにコンデンサは接続しないで
下さい (Figure 30, Figure 31) 。
PMMPA bit
MPWRA pin
PMMPB bit
MPWRB pin
0
Hi-Z
(default)
1
Output
Table 23. ADC マイクパワー
AK5703
MPWRx pin
2.2kΩ
MIC-Power
2.2kΩ
LINx pin
1nF
INx− pin
MIC-Amp
RINx pin
INx− pin
1nF
MIC-Amp
Figure 30. シングルエンドマイク入力の回路例 (MDIFx1/2 bits = “0”)
AK5703
MPWRx pin
1kΩ
MIC-Power
INx+ pin
INx− pin
MIC-Amp
1kΩ
1nF 1nF
Figure 31. 差動マイク入力の回路例(MDIFx1/2 bits = “1”)
MS1537-J-00
2013/05
- 34 -
[AK5703]
■ Programmable Output Data Delay
4ch ADC に入力される4ch アナログ入力の位相ずれを調整するために、Decimation Filter 前の 64fs の状態で4ch
独立にデータ出力を遅延させます。遅延量の設定解像度は 1/64fs、設定範囲は 1/64 ~ 64/64fs です。また、LIN1
channel , RIN1 channel, LIN2 channel, RIN2 channel の 遅延機能は、それぞれ、独立にDLY1L bit, DLY1R bit,
DLY2L bit, DLY2R bit で ON/OFF のコントロールを行います。DLYxx bit = “0” で OFF、DLYxx bit = “1” で ON
となります。
DLY1L5-0 bits :
DLY1R5-0 bits :
DLY2L5-0 bits :
DLY2R5-0 bits :
LIN1 channel 遅延量を設定します。
RIN1 channel 遅延量を設定します。
LIN2 channel 遅延量を設定します。
RIN2 channel 遅延量を設定します。
64fs
Decimation
Filter
1fs
LIN1 Input
ΔΣ Modulator
1fs
RIN1 Input
DLY1L bit, DLY1L5-0 bits
64fs
Decimation
ΔΣ Modulator
Delay
Filter
1fs
LIN2 Input
DLY1R bit, DLY1R5-0 bits
64fs
Decimation
ΔΣ Modulator
Delay
Filter
1fs
RIN2 Input
DLY2L bit, DLY2L5-0 bits
64fs
Decimation
ΔΣ Modulator
Delay
Filter
Delay
DLY2R bit, DLY2R5-0 bits
Figure 32. Programmable Output Data Delay
DLY1L5-0 bits
DLY1R5-0 bits
Delay
DLY2L5-0 bits
DLY2R5-0 bits
3FH
64/64fs
3EH
63/64fs
3DH
62/64fs
:
:
02H
3/64fs
01H
2/64fs
00H
1/64fs
(default)
Table 24. Programmable Output Data Delay setting
MS1537-J-00
2013/05
- 35 -
[AK5703]
■ ディジタルブロック
ディジタルブロックをFigure 33 に示すブロックで構成されます。HPFADA/B, HPF2A/B, LPFA/B bits = “1” の
とき、HPF1A/B, HPF2A/B, LPFA/B が有効になります。HPF2A/B, LPFA/B bits = “0” のとき、HPF2A/B, LPFA/B
はバイパスされ ALCA/B に入力されます。
PMADAL/R bit
PMADBL/R bit
ADCA
HPFADA bit
HPF1A1-0 bits
ADCB
1st Order
HPFADB bit
HPF1B1-0 bits
HPF1A
1st Order
HPF1B
MGAL/R3-0 bits
MIC Sensitivity
Correction A
MGBL/R3-0 bits
MIC Sensitivity
Correction B
MIXA bit
MIXA
MIXB bit
MIXB
HPF2A bit
LPFA bit
ALCA bits
1st Order
HPF2B bit
HPF2A
1st Order
LPFB bit
LPFA
ALCA
ALCB bits
(Volume)
1st Order
HPF2B
1st Order
LPFB
ALCB
(Volume)
SDTOB
SDTOA
(1) ADCA/B: “Programmable Output Data Delay”欄で示すデータ遅延機能、および “フィルタ特性” 欄で示す
ADC用の Digital Filter (LPF) を含みます。
(2) HPF1A/B: “ディジタルHPF1A/B” 欄で示す ADC用の HPFです。
(3) MIC Sensitivity Correction A/B : “マイク感度補正機能”欄で示す ADC用のマイク感度補正 Volume です。
(4) MIXA/B : モノラル／ステレオ 切り替え( “モノラル／ステレオ 切り替え(MIXA/B)” 参照)
(5) HPF2A/B : High Pass Filter (“High Pass Filter (HPF2A/B)” 参照)
(6) LPFA/B: Low Pass Filter (“Low Pass Filter (LPFA/B)” 参照)
(7) ALCA/B(Volume): ALC機能内蔵のディジタルボリューム(“入力ディジタルボリューム” および “ALC動作”
の説明を参照)
Figure 33. ディジタルブロックのパスの選択
MS1537-J-00
2013/05
- 36 -
[AK5703]
■ ディジタルHPF1A/B
AK5703はDCオフセットキャンセル用のHPFを内蔵しています。HPFADA/B bits = “1”でHPF1A/Bが有効にな
ります(通常はHPFADA/B bits = “1” としてADCを使用してください)。HPFのカットオフ周波数はHPF1A1-0,
HPF1B1-0 bitsで選択します。カットオフ周波数はサンプリング周波数(fs)に比例します。初期値は3.4Hz (@fs=
44.1kHz)です。
HPF1A1 bit
HPF1B1 bit
fc
fs=44.1kHz
fs=22.05kHz
fs=11.025kHz
0
3.4Hz
1.7Hz
0.85Hz
1
6.8Hz
3.4Hz
1.7Hz
0
13.6Hz
6.8Hz
3.4Hz
1
219.3Hz
109.7Hz
54.8Hz
Table 25. ADCA/B ディジタルHPF1A/Bカットオフ周波数
HP1FA0 bit
HPF1B0 bit
0
0
1
1
(default)
■ マイク感度補正機能
AK5703はMGxx3-0 bits にて、マイクゲインを補正することができます。ADCA Lch のゲインをMGAL3-0 bits、
ADCA Rch のゲインをMGAR3-0 bits、 ADCB Lch のゲインをMGBL3-0 bits、ADCB Rch のゲインをMGBR3-0
bits で設定します(Table 26)。
MGAL3-0 bits
MGAR3-0 bits
GAIN (dB)
Step
MGBL3-0 bits
MGBR3-0 bits
1000
+3
0111
+2.25
0110
+1.5
0101
+0.75
0100
0
0.75
(default)
0011
–0.75
0010
–1.5
0001
–2.25
0000
–3
Others
N/A
Table 26. マイク感度補正(N/A: Not available)
MS1537-J-00
2013/05
- 37 -
[AK5703]
■ モノラル／ステレオ切り替え (MIXA/B)
PMADAL, PMADAR, PMADBL, PMADBR, MIXA/B bitsの設定によりADC出力データのモノラル／ステレオを
切り替えることができます。下表のデータに対してALC動作(ALCA/B or ALC4 bit = “1”)またはディジタルボ
リューム動作(ALCA/B = ALC4 bits = “0”)が行われます。
PMADAL
bit
0
0
1
1
PMADBL
bit
0
0
1
1
PMADAR
bit
0
1
0
MIXA
ADCA Lch data
ADCA Rch data
bit
x
All “0”
All “0”
x
Rch Input Signal
Rch Input Signal
x
Lch Input Signal
Lch Input Signal
0
Lch Input Signal
Rch Input Signal
1
1
(L+R)/2
(L+R)/2
Table 27. ADCA モノラル／ステレオ切り替え (x: Don’t care)
(default)
PMADBR
bit
0
1
0
(default)
MIXB
ADCB Lch data
ADCB Rch data
bit
x
All “0”
All “0”
x
Rch Input Signal
Rch Input Signal
x
Lch Input Signal
Lch Input Signal
0
Lch Input Signal
Rch Input Signal
1
1
(L+R)/2
(L+R)/2
Table 28. ADCB モノラル／ステレオ切り替え (x: Don’t care)
■ High Pass Filter (HPF2A/B)
1次のHPFで構成されます。HPF2A の係数を FA1A13-0 bits 及び FA1B13-0 bits、HPF2B の係数を FB1A13-0 bits
及び FB1B13-0 bits により設定します。HPF2A はHPF2A bit、HPF2B はHPF2B bit により ON/OFF することが
可能です。 HPF2A/B がOFF の場合、オーディオデータが0dB でスルーされます。 係数の設定は、 HPF2A =
HPF2B bits = “0” のとき行って下さい。HPF2A/Bは、HPF2A bit = “1” (HPF2B bit = “1”)の設定がレジスタに書
き込まれ、4/fs(max)経過後、動作を開始します。
fs: サンプリング周波数
fc: カットオフ周波数
レジスタ設定 (Note 30)
HPF: Fx1A[13:0] bits =A, Fx1B[13:0] bits =B
(MSB=Fx1A13, Fx1B13; LSB=Fx1A0, Fx1B0)
1 − 1 / tan (πfc/fs)
1 / tan (πfc/fs)
A=
,
1 + 1 / tan (πfc/fs)
B=
1 + 1 / tan (πfc/fs)
伝達関数
1 − z −1
H(z) = A
1 + Bz −1
ただし、カットオフ周波数は以下の範囲内で設定して下さい。
fc/fs ≥ 0.0001 (fc min = 4.41Hz at 44.1kHz)
MS1537-J-00
2013/05
- 38 -
[AK5703]
■ Low Pass Filter (LPFA/B)
1次のLPF です。LPFA の係数を FA2A13-0 bits 及び FA2B13-0 bits、LPFB の係数を FB2A13-0 bits 及び FB2B13-0
bits により設定します。 LPFA はLPFA bit、LPFB はLPFB bit により ON/OFF することが可能です。 LPF が
OFF の場合、オーディオデータが0dB でスルーされます。 係数の設定は、LPFA = LPFB bits = “0” のとき行っ
て下さい。LPFA/Bは、LPFA bit = “1” (LPFB bit = “1”)の設定がレジスタに書き込まれ、4/fs(max)経過後、動作
を開始します。
fs: サンプリング周波数
fc: カットオフ周波数
レジスタ設定 (Note 30)
LPF: Fx2A[13:0] bits =A, Fx2B[13:0] bits =B
(MSB=Fx2A13, Fx2B13; LSB=Fx2A0, Fx2B0)
1 − 1 / tan (πfc/fs)
1
A=
,
1 + 1 / tan (πfc/fs)
B=
1 + 1 / tan (πfc/fs)
伝達関数
1 + z −1
H(z) = A
1 + Bz −1
ただし、カットオフ周波数は以下の範囲内で設定して下さい。
fc/fs ≥ 0.05 (fc min = 2205Hz at 44.1kHz)
Note 30. [上式により算出されたフィルタ係数を実数から2進数(2の補数)へ変換する手順]
X=(上式により算出された実数のフィルタ係数) x 213
MS1537-J-00
2013/05
- 39 -
[AK5703]
■ ALC動作
ALCA bit = “1”のとき、ADCAの2chに対して、ALCB bit = “1”のとき、ADCBの2chに対してALC動作が行われ
ます。このとき、それぞれのLchとRchのVol値の変更は常に共通に実行されます。ALC4 bit = “0”,ALCA = ALCB
bits =“1”のとき、ADCAとADCBのALCは独立に動作します。また、ALC4 bit = “1”のとき、ALCA, ALCB bits
の設定にかかわらず、ADCA, ADCBの4chすべてに対してALC動作を行います。このとき、4chのVol値の変更
は常に共通に実行されます。4ch Link ALCのA/B ch 独立に設定するレジスタはADCAの設定 (LMTHA1-0,
RGAINA2-0, REFA7-0, RFSTA1-0 bits) となり、ADCBの設定 (LMTHB1-0, RGAINB2-0, REFB7-0, RFSTB1-0 bits)
は無効となります。
ALCは以下のブロックで構成され、EQ後のLevel検出2にてALCリミッタ検出レベル、ALCリカバリ待機カウ
ンタリセットレベルを判定します。また、Level検出1にてクリップ検出レベル(+0.53dBFS)を判定します。判
定はLevel検出1が優先されます。
ALC
Control
Level
検出 2
EQ
Level
検出 1
Output
Input
Volume
Figure 34. ALC ブロック
EQの極の周波数(fc1)、零点の周波数(fc2)はサンプリングレートに依存して決まります。サンプリングレート
の設定に応じて、係数を自動的に切り替えます。ALCEQがOFF(ALCEQN bit = “1”)のとき、Level検出はALCEQ
をスルーすることができます。
Sampling Frequency Range
8kHz ≤ fs ≤ 12kHz
(FS1 bit = “0”)
12kHz < fs ≤ 24kHz
(FS3 bit = “0”, FS1 bit = “1“)
24kHz < fs ≤ 48kHz
(FS3 bit = “1”, FS1 bit = “1”)
極の周波数(fc1)
零点の周波数(fc2)
150Hz
100Hz
fs=11.025kHz時
150Hz
100Hz
fs=22.05kHz時
150Hz
100Hz
fs=44.1kHz時
Table 29. ALCEQ周波数設定
fs: サンプリング周波数
fc1: 極の周波数
fc2: 零点の周波数
A = 10K/20 x
1 + 1 / tan (πfc 2/fs)
1 + 1 / tan (πfc 1/fs)
,
B=
1 − 1 / tan (πfc1 /fs)
1 + 1 / tan (πfc1 /fs)
, C = 10K/20 x
1 − 1 / tan (πfc 2/fs)
1 + 1 / tan (πfc1/fs)
伝達関数
A + Cz − 1
H(z) =
1 + Bz −1
MS1537-J-00
2013/05
- 40 -
[AK5703]
[ ALCEQ: 一次 zero pole high pass filter ]
Gain
[dB]
0dB
-3.5dB
100Hz
(fc2)
150Hz
(fc1)
Frequency
[Hz]
Note 31. 黒線: 概略の特性、赤線: 実際の特性
Figure 35. ALCEQ周波数特性 (fs = 44.1kHz時)
1.
ALCリミッタ動作
2ch Link ALCリミッタ動作ではLch, Rchの出力レベルのどちらか一方でもALCリミッタ検出設定レベル (Table
31) を越えた場合、IVA/BL, IVA/BR値 (L/R共通) をを 1 サンプリング毎にTable 32で示した値で、自動的にALC
リミッタ検出レベル以下に減衰させます。4ch Link ALCリミッタ動作ではADCA, ADCBのLch, Rchの出力レベ
ルの1chでもALCリミッタ検出設定レベル (Table 31) を越えた場合、IVL, IVR値(L/R共通)を 1 サンプリング毎
にTable 32で示した値で、自動的にALCリミッタ検出レベル以下減衰させます。一回リミッタ動作に移行する
と、減衰動作はリミッタ検出レベルを下回った後、さらに 16回繰り返されます。
減衰動作終了後でもOperationをManualにしない限り、再び出力レベルがALCリミッタ検出レベルを越えれば、
この減衰動作は繰り返されます。
ALCA
ALCB Operation ALCA Operation
bit
0
0
Manual
Manual
(default)
1
1
Manual
2ch Link
2
0
2ch Link
Manual
3
1
2ch Link
2ch Link
4
x
4ch Link
Table 30. ALCモード
Note 32. ALC4 bitの設定の変更はALCA bit=ALCB bit=“0”またはPMADAL =PMADAR =PMADBL
=PMADBR bits=“0”のときに行って下さい。また、ALC4 bit = “1”の時にADCA, ADCBの
どちらかのみのPower Downはしないで下さい。
Mode
ALC4
bit
0
0
0
0
1
ALCB
bit
0
0
1
1
x
LMTHA/B1 LMTHA/B0
ALCリミッタ検出レベル ALCリカバリ待機カウンタリセットレベル
bits
bits
0
0
(default)
ALC Output ≥ −2.5dBFS
−2.5dBFS > ALC Output ≥ −4.1dBFS
0
1
ALC Output ≥ −4.1dBFS
−4.1dBFS > ALC Output ≥ −6.0dBFS
1
0
ALC Output ≥ −6.0dBFS
−6.0dBFS > ALC Output ≥ −8.5dBFS
1
1
ALC Output ≥ −8.5dBFS
−8.5dBFS > ALC Output ≥ −12dBFS
Table 31. ALC リミッタ検出レベル／リカバリ待機カウンタリセットレベル
出力レベル
+0.53dBFS ≤ 出力レベル(Level検出1)
–1.16dBFS ≤ EQ出力レベル(Level検出2) < +0.53dBFS
LM-LEVEL ≤ EQ出力レベル(Level検出2) < –1.16dBFS
Table 32. ALC リミッタATT量
MS1537-J-00
ATT量 [dB]
0.38148
0.06812
0.02548
2013/05
- 41 -
[AK5703]
2.
ALCリカバリ動作
ALCリカバリ動作はWTM1-0 bitsで設定された時間(Table 33)待機を行い、この間出力信号がALCリカバリ待機
カウンタリセットレベル (Table 31) を越すことがなければALCリカバリ動作を行います。このALCリカバリ
動作は設定された基準レベル(Table 35) まで1 サンプリング毎にRGAINA/B2-0 bitsで設定した値(Table 34)だけ
IVA/BL, IVA/BR値を自動的に増加させます。IVA/BL, IVA/BR値が基準レベル (REFA/B7-0) に達した場合、
IVA/BL, IVA/BR値の増加は行いません。
また、ALCリカバリ待機中に
(リカバリ待機カウンタリセットレベル) ≤ Output Signal < (リミッタ検出レベル)
となっている場合、待機タイマはリセットされます。そのため、
(リカバリ待機カウンタリセットレベル) > Output Signal
となった時から、待機時間のカウントが開始されます。
また、ALC動作はインパルス性のノイズにも対応したALCになっています。インパルス性のノイズが入力さ
れた場合、通常のリカバリ動作よりも早いサイクルでリカバリ動作(ファストリカバリ動作)を行います。例え
ば、マイクロフォンに瞬間的に大きな音が入力された場合、この動作により大きな音に埋もれた小信号を改
善することができます。ファストリカバリ動作の速さは、RFSTA/B1-0 bitsにより設定します (Table 36) 。ま
た、ファストリカバリ基準値の減衰量を FRATT bit で設定します (Table 37) 。
WTM1 bit
0
0
1
1
リカバリ待機時間
WTM0 bit
128/fs
0
256/fs
1
512/fs
0
1024/fs
1
Table 33. ALCリカバリ待機時間
GAIN切替え
タイミング
0
0.00424
1/fs
1
0.00212
1/fs
0
0.00106
1/fs
1
0.00106
2/fs
0
0.00106
4/fs
1
0.00106
8/fs
0
0.00106
16/fs
1
0.00106
32/fs
Table 34. ALC リカバリゲイン量の設定
RGAINA/B2 bits RGAINA/B1 bits RGAINA/B0 bits
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
(default)
GAIN 量[dB]
MS1537-J-00
(default)
2013/05
- 42 -
[AK5703]
REFA/B7-0 bits
GAIN [dB]
Step
F1H
+36.0
E0H
+35.625
EFH
+35.25
:
:
E1H
+30.0
(default)
:
:
0.375 dB
92H
+0.375
91H
0.0
90H
–0.375
:
:
06H
–52.125
05H
–52.5
04H ~ 00H
MUTE
Table 35. ALCリカバリ動作時の基準値設定
ファストリカバリゲイン 量
[dB]
0.0032
0.0042
0.0064
0.0127
Table 36. ファストリカバリゲイン設定
RFSTA/B1-0 bits
00
01
10
11
(default)
ATT切り替え
タイミング
-0.00106
4/fs
(default)
0
1
-0.00106
16/fs
Table 37. ファストリカバリ基準ボリュームATT量の設定
FRATT bit
ATT量(dB)
MS1537-J-00
2013/05
- 43 -
[AK5703]
3.
ALC設定例
Table 38は、録音パスの場合のALC設定例です。
fs=8kHz
Operation
−4.1dBFS
32ms
+30dB
Register Name
Comment
LMTHA/B1-0
WTM1-0
REFA/B7-0
IVA/BL7-0,
IVA/BR7-0
Limiter detection Level
Recovery waiting period
Maximum gain at recovery operation
Data
01
01
E1H
Gain of IVOL
E1H
+30dB
E1H
RGAINA/B2-0
Recovery GAIN
000
0.00424dB
011
RFSTA/B1-0
ALCEQN
ALCA/B
Fast Recovery GAIN
ALC EQ disable
ALC enable
0.0127dB
Enable
Enable
00
0
1
4.
11
0
1
Table 38. ALC設定例
Data
01
11
E1H
fs=44.1kHz
Operation
−4.1dBFS
23.2ms
+30dB
+30dB
0.00106dB
(2/fs)
0.0032dB
Enable
Enable
ALC動作設定手順例
ALC動作中は、以下のビットへの変更を禁止します。これらのビットを変更する場合は、ALC動作を終了
(ALCA/B = ALC4 bits = “0”)してから行って下さい。また、ALCA/B = ALC4 bits = “0”が書き込まれてから実際
にマニュアルモードになるまでの時間、ボリュームはそれぞれのIVOL設定値(IVA/BL7-0, IVA/BR7-0 bits)まで
ソフト遷移されます。
・LMTHA/B1-0, WTM1-0, REFA/B7-0, RGAINA/N2-0, RFSTA/B1-0, FRATT, ALCEQN の各ビット
Example:
Recovery Wait Time = [email protected]
Fast Recovery Step = 0.0032 dB
Maximum Gain = +30.0dB
Limiter Detection Level = −4.1dBFS
Recovery Gain = 0.00106 dB (2/fs)
ALCEQN bit = “0”
Manual Mode
WR (IVAL/R7-0)
ALCA bit = “1”
* The value of IVOL should be
(1) Addr=07H&08H Data=E1H
the same or smaller than REF’s
WR (WTM1-0, RFSTA1-0)
(2) Addr=09H, Data=03H
WR (REFA7-0)
(3) Addr=0BH, Data=E1H
WR (LMTHA1-0, RGAINA2-0, ALCEQN; ALCA = “1”)
(4) Addr=0AH, Data=8DH
ALC Operation
Figure 36. ALCA動作設定手順例
MS1537-J-00
2013/05
- 44 -
[AK5703]
■ 入力ディジタルボリューム (マニュアルモード時)
ALC4 bit= “0”かつALCA/B bits = “0”のとき、入力ディジタルボリュームはマニュアルモードになります。こ
のモードは以下の場合に使用します。
1.
2.
3.
リセット解除後、ALC動作に関するレジスタ設定(LMTHA/B bitsなど)を行う場合。
サンプリング周波数の変更に伴い、リミッタ／リカバリ周期などALC動作に関するレジスタ変更を
行う場合。
入力ディジタルボリュームをマニュアルボリュームとして使用する場合。
入力ディジタルボリュームのゲイン量はIVA/BL7-0, IVA/BR7-0 bitsで設定します (Table 39)。IVOLAC bit = “0”
のとき、ALch、ARchのボリュームは独立にそれぞれIVAL7-0, IVAR7-0 bitsでコントロールします。IVOLAC bit
= “1”のとき、ALch、ARchのボリュームは共通にIVAL7-0 bitsでコントロールします。IVOLBC bit = “0”のと
き、BLch、BRchのボリュームは独立にそれぞれIVBL7-0, IVBR7-0 bitsでコントロールします。IVOLBC bit = “1”
のとき、BLch、BRchのボリュームは共通にIVBL7-0 bitsでコントロールします。また、ATT設定間の遷移は
0.09375dB/fs (IVTM bit = “1”)でソフト遷移します。従って、遷移中にスイッチングノイズは発生しません。
F1H(+36dB)から05H(-52.5dB)までには、944/fs(IVTM bit = “1”, 21.4ms@fs=44.1kHz)かかります。05H(-52.5dB) か
ら00H(MUTE)までの動作は、-72dBまで遷移(208/fs=4.7ms@fs=44.1kHz)した後にMUTEします。IVA/BL7-0,
IVA/BR7-0 bitの書き込みを続けて行う場合は、ソフト遷移時間以上の間隔をあけて行って下さい。
PMADA/BL = PMADA/BR bits = “0”のときにIVA/BL7-0, IVA/BR7-0 bitsに書き込みを行うと、PMADA/BL bits =
“1” or PMADA/BR bits = “1”に書き換えてからADCの初期化サイクル後に、その設定値でIVOLが動作を開始し
ます。
IVA/BL7-0 bits
GAIN [dB]
Step
IVA/BR7-0 bits
F1H
+36.0
E0H
+35.625
EFH
+35.25
:
:
E1H
+30.0
:
:
0.375 dB
92H
+0.375
91H
0.0
(default)
90H
–0.375
:
:
06H
–52.125
05H
–52.5
04H ~ 00H
MUTE
Table 39. 入力ディジタルボリュームの設定値
IVTM bit
0
1
IVA/BL7-0, IVA/BR7-0 bits = F1Hから05Hまでの遷移時間
設定値
fs=8kHz時
fs=44.1kHz時
236/fs
29.5ms
5.4ms
944/fs
118ms
21.4ms
Table 40. 入力ディジタルボリュームの遷移時間設定
MS1537-J-00
(default)
2013/05
- 45 -
[AK5703]
ALCA/B bits
ALCA/B Status
Disable
Enable
IVA/BL7-0 bits
E1H(+30dB)
IVA/BR7-0 bits
C6H(+20dB)
Internal IVA/BL
E1H(+30dB)
Internal IVA/BR
C6H(+20dB)
E1(+30dB) --> F1(+36dB)
(1)
Disable
E1(+30dB)
(2)
E1(+30dB) --> F1(+36dB)
C6H(+20dB)
Figure 37. 2ch ALC動作中のIVOL動作例 (ALC4 bit = “0”)
(1) ALC開始時にIVA/BLとIVA/BRの値が異なっている場合は、IVA/BLの値がスタート値になります。
ALCA/B bits = “1”を書き込んでからIVA/BL7-0 bitsの値でALC動作を開始するまでの待ち時間は最大でリ
カバリ待機時間(WTM1-0 bits) です。
(2) ALC動作中は、IVA/BL, IVA/BRのレジスタ(07H, 08H, 17H, 18H)に書き込みを行っても反映されません。
ALCがDisableされた後、それぞれIVA/BL, IVA/BR設定値にソフト遷移します。再度ALCをEnableする場
合は、ALCA/B bit = “0”の後、ソフト遷移時間以上の間隔を空けてALCA/B bits = “1”を設定して下さい。
MS1537-J-00
2013/05
- 46 -
[AK5703]
■ ALC 4ch Link Mode
シーケンス
ALCA bit = ALCB bit = “0”時にALC4 bit = “0”→ “1”とした場合
(3)
ALC4 bit
PMADAL bit
PMADAR bit
(5)
(7)
(1)
PMADBL bit
PMADBR bit
ALCA bit
ALCB bit
ADCA Operation Power Down
ADCB Operation Power Down
(2)
(6)
(4)
(4)
(4)
(4)
Manual Mode
Manual Mode
4ch Link ALC
4ch Link ALC
Manual Mode
Manual Mode
Power Down
Power Down
Figure 38. 4ch Link ALC Mode シーケンス (ALC4 bit = “1”)
(1) PMADAL bit = PMADAR bit = “0”→ “1” でADCA がPower Up します。
(2) PMADBL bit = PMADBR bit = “0”→ “1” でADCB がPower Up します。
(3) ALC4 bit = “0”→ “1”で両ADC同時に4ch Link ALCを開始します。このとき、ALCのスタート値は4chすべ
てADCAのLch(IVAL7-0 bits)です。
(4) ALC4 bit = “1”の時はALCA bitとALCB bitは無効です。ただし、ALC4 bitを操作する時は“0”にして下さい。
(5) ALC4 bit = “1”→ “0”でADCA, ADCBはManual Modeとなります。この後ALCA bit、およびALCB bitを“1”
にすることで、Power Downをさせずに2ch ALCに設定することもできます。
(6) PMADBL = PMADBR bits =“1”→ “0”でADCBはPower Downします。
(7) PMADAL = PMADAR bits =“1”→ “0”でADCAはPower Downします。
MS1537-J-00
2013/05
- 47 -
[AK5703]
■ シリアルコントロールインタフェース
(1) 3線シリアルコントロールモード ( I2C pin = “L” )
(1)-1. アドレス毎のデータ書き込み、読み出しモード
1アドレスにつき 1 データを書き込みます。レジスタ設定は3線式シリアルI/F pin (CSN, CCLK, CDTIO)で書き
込み、または読み出しを行います。I/F上のデータはRead/Write, Register address (MSB first, 6bits) と Control Data
またはOutput Data (MSB first, 8bits))で構成されます。データ送信側はCCLKの“↓”で各ビットを出力し、受信
側は“↑”で取り込みます。データの書き込みはCSNの“↑”で有効になります。データの読み出し時は、8bit目の
CCLK “↓”の後 (アドレス A0 bit の入力の後)、CDTIO pin は出力モードとなり、D7-D0 のデータを出力します。
但し、READ bit = “1” のときのみデータの読み出し機能が動作し、READ bit = “0” のときは、8bit目の CCLK “↓”
以降も CDTIO pin は Hi-Z(入力) となります。出力は CSN の “↑” で終了します。データ出力時以外は CDTIO pin
は Hi-Z となります。CCLKのクロックスピードは 5MHz (max) です。PDN pin= “L”でレジスタの値はリセット
されます。
CSN
0
CCLK
CDTIO
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15
“H” or “L”
“H” or “L”
“H” or “L”
R/W “L” A5 A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
R/W:
A5-A0:
D7-D0:
“H” or “L”
READ/WRITE (“1”: WRITE, “0”: READ)
Register Address
Control data (Input) at Write Control Command
Output data (Output) at Read Control Command
Figure 39. シリアルコントロールインタフェースタイミング
(1)-2. データ連続書き込みモード
A5-A0 で設定したアドレスから自動的にインクリメントしデータを連続で書き込みます。このモードは読み
出しには対応しておりません。アドレスが 37H(最後尾) アドレスに達すると 00H アドレスに自動的にインク
リメントします。
レジスタ設定は3線式シリアルI/F pin (CSN, CCLK, CDTIO)で書き込みを行います。I/F上のデータは
Read/Write(1bit, “1”固定), Register address (MSB first, 6bits)と Control Data またはOutput Data (MSB first, 8xNbits))
で構成されます。データの受信はCCLKの “↑”で取り込みます。データの書き込みはレジスタにより、16回目
のCCLKの “↑”と “↓”の間で有効になります。CSN = “L”のまま CDTIとCCLKを入力し続けるとアドレスが自
動的にインクリメントされ、データの書き込みはレジスタにより、 8回毎のCCLKの “↑”と “↓”の間で有効に
なります。最後尾アドレス では、データの書き込みはレジスタにより、 8回目のCCLKの “↑”とCSN “↑”の間
で有効になります。CCLKのクロックスピードは5MHz (max)です。PDN pin = “L”でレジスタの値はリセット
されます。
最後尾アドレス に達する前の任意のアドレスまでデータ書き込みを行う場合、CSNを “H”にすることで書き
込みを終了することができます。
MS1537-J-00
2013/05
- 48 -
[AK5703]
Note 33. 連続書き込みの途中でCSN “↑”を書き込んだ場合、書き込み中アドレスの1つ前のアドレスまでデー
タが有効であり、書き込み中アドレスのデータは無効になります。
Note 34. 最後尾アドレスの 8ビットデータが有効になった後、CSNを “H”にして書き込みを終了して下さい。
CSN = “L”のまま CDTIとCCLKを入力し続けるとインクリメントされた次のアドレスにデータが上書
きされます。
CSN
0
CCLK
1
2
3
4
5
6
7
8
9
14 15 0
1
6
7
0
1
6
7
‘H’ or ‘L’
CDTIO ‘H’ or ‘L’
‘H’ or ‘L’
R/W “L” A5 A4 A3 A2 A1 A0 D7 D6
D1 D0 D7 D6
D1 D0
D7 D6
D1 D0 ‘H’ or ‘L’
“1”
Address: n
R/W:
A5-A0:
D7-D0:
Data (Addr: n)
Data (Addr: n+1)
Data (Addr: n+N-1)
READ/WRITE (“1”: WRITE, “0”: Not Available); Fixed to “1”
Register Address
Control data (Input) at Write Command
Figure 40. シリアルコントロールインタフェースタイミング (連続書き込みモード)
MS1537-J-00
2013/05
- 49 -
[AK5703]
(2) I2Cバスコントロールモード (I2C pin = “H”)
AK5703のI2Cバスモードのフォーマットは、高速モード(max:400kHz)に対応しています。SDA, SCL pinsのプ
ルアップ抵抗の接続先は(TVDD+0.3)V以下にして下さい。
(2)-1. WRITE命令
I2Cバスモードにおけるデータ書き込みシーケンスはFigure 41 に示されます。バス上のICへのアクセスには、
最初に開始条件 (Start Condition) を入力します。SCLラインが “H”の時にSDAラインを “H”から “L”にすると、
開始条件が作られます(Figure 47)。開始条件の後、スレーブアドレスが送信されます。このアドレスは7ビッ
トから構成され、8ビット目にはデータ方向ビット(R/W) が続きます。上位6ビットは “001001”固定、次の1
ビットはアクセスするICを選ぶためのアドレスビットで、CAD0 pinにより設定されます(Figure 42)。アドレス
が一致した場合、AK5703は確認応答 (Acknowledge) を生成し、命令が実行されます。マスタは確認応答用の
クロックパルスを生成し、SDAラインを解放しなければなりません(Figure 48)。R/W bitが “0”の場合はデータ
書き込み、R/W bitが “1”の場合はデータ読み出しを行います。
第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8ビット、MSB firstで構成され、上位2ビ
ットは “0”固定です(Figure 43)。第3バイト以降はコントロールデータです。コントロールデータは8ビット、
MSB firstで構成されます(Figure 44)。AK5703は、各バイトの受信を完了するたびに確認応答を生成します。
データ転送は、必ずマスタが生成する停止条件 (Stop Condition) によって終了します。SCLラインが “H”の時
にSDAラインを “L”から “H”にすると、停止条件が作られます(Figure 47)。
AK5703は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条件を
送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブアドレス
に格納されます。アドレス “37H”(最後尾アドレス)にデータを書き込んだ後、さらに次のアドレスに書き込ん
だ場合にはアドレス“00H”にデータが書き込まれます。
クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”の間で状
態を変更できるのは、SCLラインのクロック信号が “L”の時に限られます(Figure 49)。SCLラインが “H”の時
にSDAラインを変更するのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
T
O
P
R/W="0"
Slave
S Address
Sub
Address(n)
A
C
K
Data(n)
Data(n+1)
A
C
K
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 41. I2Cバスモードのデータ転送シーケンス
0
0
1
0
0
1
CAD0
R/W
A2
A1
A0
D1
D0
(CAD0はピンにより設定)
Figure 42. 第1バイトの構成
0
0
A5
A4
A3
Figure 43. 第2バイトの構成
D7
D6
D5
D4
D3
D2
Figure 44. 第3バイト以降の構成
MS1537-J-00
2013/05
- 50 -
[AK5703]
(2)-2. READ命令
R/W bitが “1”の場合、AK5703はREAD動作を行います。指定されたアドレスのデータが出力された後、マス
タが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、次のアドレス
のデータを読み出すことができます。アドレス “37H”(最後尾アドレス)のデータを読み出した後、さらに次の
アドレスを読み出す場合にはアドレス”00H”のデータが読み出されます。
AK5703はカレントアドレスリードとランダムリードの2つのREAD命令を持っています。
(2)-2-1. カレントアドレスリード
AK5703は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定されたア
ドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次のアドレス値
を保持しています。例えば、最後にアクセス(READでもWRITEでも)したアドレスが “n”であり、その後カレ
ントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カレントアドレスリードで
は、AK5703はREAD命令のスレーブアドレス(R/W bit = “1”)の入力に対して確認応答を生成し、次のクロック
から内部のアドレスカウンタで指定されたデータを出力したのち内部カウンタを1つインクリメントします｡
データが出力された後､マスタが確認応答を生成せず停止条件を送ると、READ動作は終了します。
S
T
A
R
T
SDA
S
T
O
P
R/W="1"
Slave
S Address
Data(n)
Data(n+1)
Data(n+2)
MA
AC
SK
T
E
R
A
C
K
MA
AC
SK
T
E
R
Data(n+x)
MA
AC
SK
T
E
R
MA
AC
SK
T
E
R
P
MN
AA
SC
T
EK
R
Figure 45. カレントアドレスリード
(2)-2-2. ランダムアドレスリード
ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレスリー
ドはREAD命令のスレーブアドレス(R/W bit = “1”)を入力する前に、ダミーのWRITE命令を入力する必要があ
ります。ランダムアドレスリードでは最初に開始条件を入力し、次にWRITE命令のスレーブアドレス(R/W bit
= “0”)、読み出すアドレスを順次入力します。AK5703がこのアドレス入力に対して確認応答を生成した後、
再送条件、READ命令のスレーブアドレス(R/W bit= “1”)を入力します。AK5703はこのスレーブアドレスの入
力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内部アドレスカウンタを1つインクリ
メントします。データが出力された後、マスタが確認応答を生成せず停止条件を送ると、READ動作は終了
します。
S
T
A
R
T
SDA
S
T
A
R
T
R/W="0"
Slave
S Address
Slave
S Address
Sub
Address(n)
A
C
K
A
C
K
S
T
O
P
R/W="1"
Data(n)
A
C
K
Data(n+1)
MA
AC
S K
T
E
R
Data(n+x)
MA
AC
S
T K
E
R
MA
AC
S
T K
E
R
P
MN
A A
S
TC
E K
R
Figure 46. ランダムアドレスリード
MS1537-J-00
2013/05
- 51 -
[AK5703]
SDA
SCL
S
P
start condition
stop condition
Figure 47. 開始条件と停止条件
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
Figure 48. I2Cバスでの確認応答
SDA
SCL
data line
stable;
data valid
change
of data
allowed
Figure 49. I2Cバスでのビット転送
MS1537-J-00
2013/05
- 52 -
[AK5703]
■ レジスタマップ
Addr
00H
01H
02H
03H
04H
05H
06H
07H
08H
09H
0AH
0BH
0CH
0DH
0EH
0FH
Register Name
Power Management A
PLL Control A
Signal & Mic Gain Select A
Mic Gain Adjust A0
Mic Gain Adjust A1
fs Select & Filter Control A
Clock Output Select A
D7
0
READ
HPFADA
DIF1
TDM1
HPFA1
Lch Input Volume Control A
Rch Input Volume Control A
IVAL7
IVAR7
IVOLAC
ALCA
REFA7
DLY1L
DLY1R
0
0
Addr
10H
11H
12H
13H
14H
15H
16H
17H
18H
19H
1AH
1BH
1CH
1DH
1EH
1FH
Register Name
Power Management B
Reserved
Signal & Mic Gain Select B
Mic Gain Adjust B0
Mic Gain Adjust B1
Filter Control B
Clock Output Select B
D7
0
0
HPFADB
0
0
HPFB1
Lch Input Volume Control B
Rch Input Volume Control B
IVBL7
IVBR7
IVOLBC
ALCB
REFB7
DLY2L
DLY2R
0
0
Addr
20H
21H
22H
23H
24H
25H
26H
27H
28H
~ 2FH
Register Name
HPFA2 Co-efficient 0
HPFA2 Co-efficient 1
HPFA2 Co-efficient 2
HPFA2 Co-efficient 3
LPFA Co-efficient 0
LPFA Co-efficient 1
LPFA Co-efficient 2
LPFA Co-efficient 3
Addr
30H
31H
32H
33H
34H
35H
36H
37H
Register Name
HPFB2 Co-efficient 0
HPFB2 Co-efficient 1
HPFB2 Co-efficient 2
HPFB2 Co-efficient 3
LPFB Co-efficient 0
LPFB Co-efficient 1
LPFB Co-efficient 2
LPFB Co-efficient 3
Timer Select A
ALC Mode Control A0
ALC Mode Control A1
L1 Ch Output Delay Control
R1 Ch Output Delay Control
Reserved
Reserved
Timer Select B
ALC Mode Control B0
ALC Mode Control B1
L2 Ch Output Delay Control
R2 Ch Output Delay Control
Reserved
Reserved
Reserved
ADRSTA1
ADRSTB1
D6
MIXA
0
D5
0
PLL3
D4
0
PLL2
MGAINA2
MGAINA1
MGAINA0
DIF0
TDM0
HPFA0
0
BCKO1
LPFA
ADRSTA0
CM1
IVAL6
IVAL5
IVAR6
IVAR5
0
RFSTA1
ALC4
ALCEQN
REFA6
REFA5
0
DLY1L5
0
DLY1R5
0
0
0
0
D2
D1
D0
PMVCM
PMADAR
PMADAL
0
BCKO0
HPF2A
CM0
IVAL4
IVAR4
RFSTA0
D3
PMMPA
PLL1
0
MGAL3
MGAR3
FS3
0
IVAL3
IVAR3
FRATT
PLL0
0
MGAL2
MGAR2
FS2
MCKO
IVAL2
IVAR2
IVTM
M/S
MDIFA2
MGAL1
MGAR1
FS1
PS1
IVAL1
IVAR1
WTM1
PMPLL
MDIFA1
MGAL0
MGAR0
FS0
PS0
IVAL0
IVAR0
WTM0
RGAINA2
RGAINA1
RGAINA0
LMTHA1
LMTHA0
REFA4
DLY1L4
DLY1R4
0
0
REFA3
DLY1L3
DLY1R3
0
0
REFA2
DLY1L2
DLY1R2
0
0
REFA1
DLY1L1
DLY1R1
0
0
REFA0
DLY1L0
DLY1R0
0
0
D2
0
0
0
MGBL2
MGBR2
0
0
IVBL2
IVBR2
0
D1
D0
PMADBR
PMADBL
0
MDIFB2
MGBL1
MGBR1
0
0
IVBL1
IVBR1
0
0
MDIFB1
MGBL0
MGBR0
0
0
IVBL0
IVBR0
0
D6
MIXB
0
D5
0
0
D4
0
0
MGAINB2
MGAINB1
MGAINB0
0
0
LPFB
ADRSTB0
0
IVBL6
IVBL5
IVBR6
IVBR5
0
RFSTB1
0
0
REFB6
REFB5
0
DLY2L5
0
DLY2R5
0
0
0
0
0
0
HPF2B
0
IVBL4
IVBR4
RFSTB0
D3
PMMPB
0
0
MGBL3
MGBR3
0
0
IVBL3
IVBR3
0
RGAINB2
RGAINB1
RGAINB0
LMTHB1
LMTHB0
REFB4
DLY2L4
DLY2R4
0
0
REFB3
DLY2L3
DLY2R3
0
0
REFB2
DLY2L2
DLY2R2
0
0
REFB1
DLY2L1
DLY2R1
0
0
REFB0
DLY2L0
DLY2R0
0
0
0
0
HPFB0
D7
FA1A7
0
FA1B7
0
FA2A7
0
FA2B7
0
D6
FA1A6
0
FA1B6
0
FA2A6
0
FA2B6
0
D5
FA1A5
FA1A13
FA1B5
FA1B13
FA2A5
FA2A13
FA2B5
FA2B13
D4
FA1A4
FA1A12
FA1B4
FA1B12
FA2A4
FA12
FA2B4
FB12
D3
FA1A3
FA1A11
FA1B3
FA1B11
FA2A3
FA2A11
FA2B3
FA2B11
D2
FA1A2
FA1A10
FA1B2
FA1B10
FA2A2
FA2A10
FA2B2
FA2B10
D1
FA1A1
FA1A9
FA1B1
FA1B9
FA2A1
FA2A9
FA2B1
FA2B9
D0
FA1A0
FA1A8
FA1B0
FA1B8
FA2A0
FA2A8
FA2B0
FA2B8
0
0
0
0
0
0
0
0
D7
FB1A7
0
FB1B7
0
FB2A7
0
FB2B7
0
D6
FB1A6
0
FB1B6
0
FB2A6
0
FB2B6
0
D5
FB1A5
FB1A13
FB1B5
FB1B13
FB2A5
FB2A13
FB2B5
FB2B13
D4
FB1A4
FB1A12
FB1B4
FB1B12
FB2A4
FA12
FB2B4
FB12
D3
FB1A3
FB1A11
FB1B3
FB1B11
FB2A3
FB2A11
FB2B3
FB2B11
D2
FB1A2
FB1A10
FB1B2
FB1B10
FB2A2
FB2A10
FB2B2
FB2B10
D1
FB1A1
FB1A9
FB1B1
FB1B9
FB2A1
FB2A9
FB2B1
FB2B9
D0
FB1A0
FB1A8
FB1B0
FB1B8
FB2A0
FB2A8
FB2B0
FB2B8
Note 35. PDN pinを “L” にすると、レジスタ値は初期化されます。
Note 36. “0”で指定されたビットへの “1”の書き込みは禁止です。
MS1537-J-00
2013/05
- 53 -
[AK5703]
■ 詳細説明
Addr
00H
Register Name
Power Management A
R/W
Default
D7
0
R
0
D6
MIXA
R/W
0
D5
0
R
0
D4
0
R
0
D3
PMMPA
R/W
0
D2
D1
D0
PMVCM
PMADAR
PMADAL
R/W
0
R/W
0
R/W
0
PMADAL: MIC-AmpA Lch, ADCA Lchのパワーマネジメント
0: Power down (default)
1: Power up
PMADAR: MIC-AmpA Rch, ADCA Rchのパワーマネジメント
0: Power down (default)
1: Power up
PMADALまたはPMADAR bitを “0”から “1”に変更すると、初期化サイクル(3088/fs=70.0ms@fs=
44.1kHz, HPFA1-0 bits = “00”)が開始されます。初期化サイクル終了後、ADCはデータを出力します。
PMVCM: VCOMのパワーマネジメント
0: Power down (default)
1: Power up
各ブロックを動作させる場合は、必ずPMVCM bitを“1”にしなければなりません。PMVCM bitに対
して“0”を書き込むことができるのは、PMADAL, PMADAR, PMADBL, PMADBR, PMMPA, PMMPB,
PMPLL, MCKO bitsを“0”にする時だけです。
PMMPA: MPWRA pinのパワーマネジメント
0: Power down: Hi-Z (default)
1: Power up
MIXA: ADCA出力データ切替 (Table 27)
0: Normal operation (default)
1: (L+R)/2
このアドレスのビットをON/OFF (“1”/“0”)することで部分的にパワーダウンすることができます。また、
PDN pinを“L”にすることで、レジスタの内容に関係なく、全回路を一度にパワーダウンすることができま
す。このときレジスタ値は初期化されます。
また、PMVCM, PMADAL, PMADAR, PMADBL, PMADBR, PMMPA, PMMPB, PMPLL, MCKO bitsをすべて
“0”にすることで、全回路を一度にパワーダウンすることができます。このときレジスタの内容は保持され
ています。
ADCを全てパワーダウンしている場合、クロックを供給する必要はありません。ADCを1chでもパワーア
ップしている場合はクロックを供給して下さい。
MS1537-J-00
2013/05
- 54 -
[AK5703]
Addr
01H
Register Name
PLL Control A
R/W
Default
D7
READ
R/W
0
D6
0
R
0
D5
PLL3
R/W
0
D4
PLL2
R/W
1
D3
PLL1
R/W
1
D2
PLL0
R/W
0
D3
0
R
0
D2
0
R
0
D1
M/S
R/W
0
D0
PMPLL
R/W
0
PMPLL: PLLのパワーマネジメント
0: EXT Mode and Power Down (default)
1: PLL Mode and Power up
M/S: Master / Slave Modeの選択
0: Slave Mode (default)
1: Master Mode
PLL3-0: PLL基準クロックの選択(Table 4)
Default: “0110” (MCKI pin=12MHz)
READ: レジスタ読み出し機能有効
0: 無効 (default)
1: 有効
Addr
02H
Register Name
D7
Mic Gain & Signal Select A HPFADA
R/W
R/W
Default
0
D6
D5
D4
MGAINA2
MGAINA1
MGAINA0
R/W
1
R/W
1
R/W
0
D1
D0
MDIFA2
MDIFA1
R/W
0
R/W
0
MDIFA1: ADCA Lch入力形式設定
0: シングルエンド入力 (LIN1 pin: Default)
1: 差動入力 (LINA+/LINA− pins)
MDIFA2: ADCA Rch入力形式設定
0: シングルエンド入力 (RIN1 pin: Default)
1: 差動入力 (RINA+/RINA− pins)
MGAINA2-0: MIC-Amp Aのゲインコントロール(Table 22)
Default: “110” (+30dB)
HPFADA: HPF1A有効
0: 無効 (default)
1: 有効
通常はHPFADA bit = “1” としてADCAを使用してください。
Addr
03H
Register Name
Mic Gain Adjust A0
R/W
Default
D7
DIF1
R/W
1
D6
DIF0
R/W
1
D5
0
R
0
D4
0
R
0
D3
D2
D1
D0
MGAL3
MGAL2
MGAL1
MGAL0
R/W
0
R/W
1
R/W
0
R/W
0
MGAL3-0: ADCA Lchのマイク感度補正 (Table 26)
Default: “4H” (0dB)
DIF1-0: オーディオインタフェースフォーマット (Table 17, Table 18, Table 19)
Default: “11” (24bit/16bit I2S compatible)
MS1537-J-00
2013/05
- 55 -
[AK5703]
Addr
04H
Register Name
Mic Gain Adjust A1
R/W
Default
D7
TDM1
R/W
0
D6
TDM0
R/W
0
D5
BCKO1
R/W
0
D4
BCKO0
R/W
0
D3
D2
D1
D0
MGAR3
MGAR2
MGAR1
MGAR0
R/W
0
R/W
1
R/W
0
R/W
0
D2
FS2
R/W
1
D1
FS1
R/W
1
D0
FS0
R/W
1
MGAR3-0: ADCA Rchのマイク感度補正 (Table 26)
Default: “4H” (0dB)
BCKO1-0: マスタモード時のBICK出力周波数の設定 (Table 10, Table 15)
Default: “00” (32fs)
TDM1-0: TDMフォーマット選択 (Table 17, Table 18, Table 19)
Default: “00” (Stereo Mode)
Addr
05H
Reister Name
Filter Control A & fs Select
R/W
Default
D7
HPFA1
R/W
0
D6
HPFA0
R/W
0
D5
LPFA
R/W
0
D4
HPF2A
R/W
0
D3
FS3
R/W
1
FS3-0: サンプリング周波数(Table 5, Table 12, Table 14)
Default: “1111” (44.1kHz)
HPF2A: HPF2A の係数設定有効
0: Disable (default)
1: Enable
HPF2A bit is “1”のとき、F1A13-0, F1B13-0 bitsの設定が有効になります。HPF2A bit = “0”のとき、
HPF2Aブロックはスルー (0dB)です。
LPFA: LPFA の係数設定有効
0: Disable (default)
1: Enable
LPFA bit is “1”のとき、F2A13-0, F2B13-0 bitsの設定が有効になります。LPFA bit = “0”のとき、LPFA
ブロックはスルー (0dB)です。
HPFA1-0: オフセットキャンセルHPFカットオフ周波数 (Table 25)
Default: “00” (fc=3.4Hz@fs=44.1kHz)
Addr
06H
Register Name
Clock Output Select A
R/W
Default
D7
D6
D5
CM1
R/W
0
ADRSTA1 ADRSTA0
R/W
0
R/W
0
D4
CM0
R/W
0
D3
0
R
0
D2
MCKO
R/W
0
D1
PS1
R/W
0
D0
PS0
R/W
0
PS1-0: MCKO周波数の設定(Table 9)
Default: “00” (256fs)
MCKO: MCKO信号の制御
0: Disable: MCKO pin = “L” (default)
1: Enable: Output frequency is selected by PS1-0 bits.
CM1-0: EXTモード時のMCKI周波数の設定(Table 9)
Default: “00” (256fs; 24kHz ~ 48kHz)
ADRSTA1-0: ADCA初期化サイクル設定 (Table 16)
Default: “00” (1059/fs)
MS1537-J-00
2013/05
- 56 -
[AK5703]
Addr
07H
08H
Register Name
Lch Input Volume Control A
Rch Input Volume Control A
R/W
Default
D7
IVAL7
IVAR7
R/W
1
D6
IVAL6
IVAR6
R/W
0
D5
IVAL5
IVAR5
R/W
0
D4
IVAL4
IVAR4
R/W
1
D3
IVAL3
IVAR3
R/W
0
D2
IVAL2
IVAR2
R/W
0
D1
IVAL1
IVAR1
R/W
0
D0
IVAL0
IVAR0
R/W
1
D1
WTM1
R/W
0
D0
WTM0
R/W
0
IVAL7-0, IVAR7-0: 入力ディジタルボリューム; 0.375dB step, 242 Level (Table 39)
Default: “91H” (0dB)
Addr
09H
Register Name
Timer Select A
R/W
Default
D7
IVOLAC
R/W
1
D6
0
R
0
D5
RFSTA1
R/W
0
D4
RFSTA0
R/W
0
D3
FRATT
R/W
0
D2
IVTM
R/W
1
WTM1-0: ALCリカバリ待機時間の設定 (Table 33)
Default: “00” (128/fs)
IVTM: 入力ディジタルボリュームの遷移時間設定 (Table 40)
0: 236/fs
1: 944/fs (default)
FRATT: ALCファストリカバリ基準ボリュームATT量の設定 (Table 37)
0: -0.00106dB (4/fs) (default)
1: -0.00106dB (16/fs)
RFSTA1-0: ALCAファストリカバリの速度の設定 (Table 36)
Default: “00” (0.0032dB)
IVOLAC: IVOLAのコントロール
0: Independent
1: Dependent (default)
IVOLAC bit = “1”のとき、IVAL7-0 bitで両チャネルのIVOLが変化します。但し、IVAR7-0 bitsに
IVAL7-0 bitsの値は書き込まれません。
MS1537-J-00
2013/05
- 57 -
[AK5703]
Addr
0AH
Register Name
ALC Mode Control A0
R/W
Default
D7
ALCA
R/W
0
D6
ALC4
R/W
0
D5
D4
D3
D2
ALCEQN RGAINA2 RGAINA1 RGAINA0
R/W
R/W
R/W
R/W
0
0
0
0
D1
D0
LMTHA1
LMTHA0
R/W
0
R/W
0
LMTHA1-0: ALCAリミッタ検出設定レベル/リカバリ待機カウンタリセットレベル (Table 31)
Default: “00”
RGAINA2-0: ALCAリカバリゲイン量の設定 (Table 34)
Default: “000” (0.00424dB)
ALCEQN: ALCEQ 無効設定
0: ALCEQ Enable (default)
1: ALCEQ Disable
ALC4: ALC 4ch Link設定 (Table 30)
0: ALC 4ch Link Disable (default)
1: ALC 4ch Link Enable
ALCA: ALCA イネーブル (Table 30)
0: ALCA Disable (default)
1: ALCA Enable
Addr
0BH
Register Name
ALC Mode Control A1
R/W
Default
D7
REFA7
R/W
1
D6
REFA6
R/W
1
D5
REFA5
R/W
1
D4
REFA4
R/W
0
D3
REFA3
R/W
0
D2
REFA2
R/W
0
D1
REFA1
R/W
0
D0
REFA0
R/W
1
D1
DLY1L1
R/W
0
D0
DLY1L0
R/W
0
REFA7-0: ALCAリカバリ動作時の基準値の設定。0.375dB step, 242 Level (Table 35)
Default: “E1H” (+30.0dB)
Addr
0CH
Register Name
L1 Ch Output Delay Control
R/W
Default
D7
DLY1L
R/W
0
D6
0
R
0
D5
DLY1L5
R/W
0
D4
DLY1L4
R/W
0
D3
DLY1L3
R/W
0
D2
DLY1L2
R/W
0
DLY1L5-0: Programmable Output Data Delay 設定 (Table 24)
“00H”: 1/64fs (default)
DLY1L: L1Channel のProgrammable Output Data Delay設定有効
0: Disable (default)
1: Enable
DLY1L bit is “1”のとき、DLY1L5-0 bitsの設定が有効になります。DLY1L bit = “0”のとき、L1 Channel
ブロックは遅延がありません。
MS1537-J-00
2013/05
- 58 -
[AK5703]
Addr
0DH
Register Name
R1 Ch Output Delay Control
R/W
Default
D7
DLY1R
R/W
0
D6
0
R
0
D5
DLY1R5
R/W
0
D4
DLY1R4
R/W
0
D3
DLY1R3
R/W
0
D2
DLY1R2
R/W
0
D1
DLY1R1
R/W
0
D0
DLY1R0
R/W
0
DLY1R5-0: Programmable Output Data Delay 設定 (Table 24)
“00H”: 1/64fs (default)
DLY1R: R1Channel のProgrammable Output Data Delay設定有効
0: Disable (default)
1: Enable
DLY1R bit is “1”のとき、DLY1R5-0 bitsの設定が有効になります。DLY1R bit = “0”のとき、R1 Channel
ブロックは遅延がありません。
Addr
10H
Register Name
Power Management B
R/W
Default
D7
0
R
0
D6
MIXB
R/W
0
D5
0
R
0
D4
0
R
0
D3
PMMPB
R/W
0
D2
0
R
0
D1
D0
PMADBR
PMADBL
R/W
0
R/W
0
PMADBL: MIC-AmpB Lch, ADCB Lchのパワーマネジメント
0: Power down (default)
1: Power up
PMADBR: MIC-AmpB Rch, ADCB Rchのパワーマネジメント
0: Power down (default)
1: Power up
PMADBLまたはPMADBR bitを “0”から “1”に変更すると、初期化サイクル(1059/fs=24.0ms@fs=
44.1kHz, ADRSTB1-0 bits = “00”)が開始されます。初期化サイクル終了後、ADCはデータを出力し
ます。
PMMPB: MPWRB pinのパワーマネジメント
0: Power down: Hi-Z (default)
1: Power up
MIXB: ADCB出力データ切替 (Table 27)
0: Normal operation (default)
1: (L+R)/2
このアドレスのビットをON/OFF (“1”/“0”)することで部分的にパワーダウンすることができます。また、
PDN pinを“L”にすることで、レジスタの内容に関係なく、全回路を一度にパワーダウンすることができま
す。このときレジスタ値は初期化されます。
また、PMVCM, PMADAL, PMADAR, PMADBL, PMADBR, PMMPA, PMMPB, PMPLL, MCKO bitsをすべて
“0”にすることで、全回路を一度にパワーダウンすることができます。
このときレジスタの内容は保持されています。ADCを全てパワーダウンしている場合、クロックを供給す
る必要はありません。ADCを1chでもパワーアップしている場合はクロックを供給して下さい。
MS1537-J-00
2013/05
- 59 -
[AK5703]
Addr
12H
Register Name
D7
Mic Gain & Signal Select B HPFADB
R/W
R/W
Default
0
D6
D5
D4
MGAINB2
MGAINB1
MGAINB0
R/W
1
R/W
1
R/W
0
D3
0
R
0
D2
0
R
0
D1
D0
MDIFB2
MDIFB1
R/W
0
R/W
0
MDIFB1: ADCB Lch入力形式設定
0: シングルエンド入力 (LIN2 pin: Default)
1: 差動入力 (LINB+/LINB− pins)
MDIFB2: ADCB Rch入力形式設定
0: シングルエンド入力 (RIN2 pin: Default)
1: 差動入力 (RINB+/RINB− pins)
MGAINB2-0: MIC-Amp Bのゲインコントロール(Table 22)
Default: “110” (+30dB)
HPFADB: HPF1B有効
0: 無効 (default)
1: 有効
通常はHPFADB bit = “1” としてADCBを使用してください
Addr
13H
14H
Register Name
Mic Gain Adjust B0
Mic Gain Adjust B1
R/W
Default
D7
0
0
R
0
D6
0
0
R
0
D5
0
0
R
0
D4
0
0
R
0
D3
D2
D1
D0
MGBL3
MGBR3
MGBL2
MGBR2
MGBL1
MGBR1
MGBL0
MGBR0
R/W
0
R/W
1
R/W
0
R/W
0
D3
0
R
0
D2
0
R
0
D1
0
R
0
D0
0
R
0
MGBL/R3-0: ADCB Lch/Rchのマイク感度補正 (Table 26)
Default: “4H” (0dB)
Addr
15H
Reister Name
Filter Control B
R/W
Default
D7
HPFB1
R/W
0
D6
HPFB0
R/W
0
D5
LPFB
R/W
0
D4
HPF2B
R/W
0
HPF2B: HPF2B の係数設定有効
0: Disable (default)
1: Enable
HPF2B bit is “1”のとき、F1A13-0, F1B13-0 bitsの設定が有効になります。HPF2B bit = “0”のとき、
HPF2Bブロックはスルー (0dB)です。
LPFB: LPFB の係数設定有効
0: Disable (default)
1: Enable
LPFB bit is “1”のとき、F2A13-0, F2B13-0 bitsの設定が有効になります。LPFB bit = “0”のとき、LPFB
ブロックはスルー (0dB)です。
HPFB1-0: オフセットキャンセルHPFカットオフ周波数 (Table 25)
Default: “00” (fc=3.4Hz@fs=44.1kHz)
MS1537-J-00
2013/05
- 60 -
[AK5703]
Addr
16H
Register Name
Clock Output Select B
R/W
Default
D7
D6
ADRSTB1 ADRSTB0
R/W
0
R/W
0
D5
0
R
0
D4
0
R
0
D3
0
R
0
D2
0
R
0
D1
0
R
0
D0
0
R
0
D5
IVBL5
IVBR5
R/W
0
D4
IVBL4
IVBR4
R/W
1
D3
IVBL3
IVBR3
R/W
0
D2
IVBL2
IVBR2
R/W
0
D1
IVBL1
IVBR1
R/W
0
D0
IVBL0
IVBR0
R/W
1
D2
0
R
0
D1
0
R
0
D0
0
R
0
ADRSTB1-0: ADCB初期化サイクル設定 (Table 16)
Default: “00” (1059/fs)
Addr
17H
18H
Register Name
Lch Input Volume Control B
Rch Input Volume Control B
R/W
Default
D7
IVBL7
IVBR7
R/W
1
D6
IVBL6
IVBR6
R/W
0
IVBL7-0, IVBR7-0: 入力ディジタルボリューム; 0.375dB step, 242 Level (Table 39)
Default: “91H” (0dB)
Addr
19H
Register Name
Timer Select B
R/W
Default
D7
IVOLBC
R/W
1
D6
0
R
0
D5
RFSTB1
R/W
0
D4
RFSTB0
R/W
0
D3
0
R
0
RFSTB1-0: ALCBファストリカバリの速度の設定 (Table 36)
Default: “00” (4倍)
IVOLBC: IVOLBのコントロール
0: Independent
1: Dependent (default)
IVOLBC bit = “1”のとき、IVBL7-0 bitで両チャネルのIVOLが変化します。但し、IVBR7-0 bitsに
IVBL7-0 bitsの値は書き込まれません。
Addr
1AH
Register Name
ALC Mode Control B0
R/W
Default
D7
ALCB
R/W
0
D6
0
R
0
D5
0
R
0
D4
D3
D2
D1
D0
RGAINB2
RGAINB1
RGAINB0
LMTHB1
LMTHB0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
LMTHB1-0: ALCBリミッタ検出設定レベル/リカバリ待機カウンタリセットレベル (Table 31)
Default: “00”
RGAINB2-0: ALCBリカバリゲイン量の設定 (Table 34)
Default: “000” (0.00424dB)
ALCB: ALCB イネーブル (Table 30)
0: ALCB Disable (default)
1: ALCB Enable
MS1537-J-00
2013/05
- 61 -
[AK5703]
Addr
1BH
Register Name
ALC Mode Control B1
R/W
Default
D7
REFB7
R/W
1
D6
REFB6
R/W
1
D5
REFB5
R/W
1
D4
REFB4
R/W
0
D3
REFB3
R/W
0
D2
REFB2
R/W
0
D1
REFB1
R/W
0
D0
REFB0
R/W
1
D1
DLY2L1
R/W
0
D0
DLY2L0
R/W
0
REFB7-0: ALCBリカバリ動作時の基準値の設定。0.375dB step, 242 Level (Table 35)
Default: “E1H” (+30.0dB)
Addr
1CH
Register Name
L2 Ch Output Delay Control
R/W
Default
D7
DLY2L
R/W
0
D6
0
R
0
D5
DLY2L5
R/W
0
D4
DLY2L4
R/W
0
D3
DLY2L3
R/W
0
D2
DLY2L2
R/W
0
DLY2L5-0: Programmable Output Data Delay 設定 (Table 24)
“00H”: 1/64fs (default)
DLY2L: L2 Channel のProgrammable Output Data Delay設定有効
0: Disable (default)
1: Enable
DLY2L bit is “1”のとき、DLY2L5-0 bitsの設定が有効になります。DLY2L bit = “0”のとき、L2 Channel
ブロックは遅延がありません。
Addr
1DH
Register Name
R2 Ch Output Delay Control
R/W
Default
D7
DLY2R
R/W
0
D6
0
R
0
D5
DLY2R5
R/W
0
D4
DLY2R4
R/W
0
D3
DLY2R3
R/W
0
D2
DLY2R2
R/W
0
D1
DLY2R1
R/W
0
D0
DLY2R0
R/W
0
DLY2R5-0: Programmable Output Data Delay 設定 (Table 24)
“00H”: 1/64fs (default)
DLY2R: R2 Channel のProgrammable Output Data Delay設定有効
0: Disable (default)
1: Enable
DLY2R bit is “1”のとき、DLY2R5-0 bitsの設定が有効になります。DLY2R bit = “0”のとき、R2 Channel
ブロックは遅延がありません。
MS1537-J-00
2013/05
- 62 -
[AK5703]
Addr
20H
21H
22H
23H
Register Name
HPFA2 Co-efficient 0
HPFA2 Co-efficient 1
HPFA2 Co-efficient 2
HPFA2 Co-efficient 3
R/W
Default
D7
FA1A7
0
FA1B7
0
R/W
D6
FA1A6
0
FA1B6
0
R/W
D5
FA1A5
FA1A13
FA1B5
FA1B13
R/W
D4
FA1A4
FA1A12
FA1B4
FA1B12
R/W
D3
FA1A3
FA1A11
FA1B3
FA1B11
R/W
D2
FA1A2
FA1A10
FA1B2
FA1B10
R/W
D1
FA1A1
FA1A9
FA1B1
FA1B9
R/W
D0
FA1A0
FA1A8
FA1B0
FA1B8
R/W
F1A13-0 bits = “1FA9H”, F1B13-0 bits = “20ADH”
FA1A13-0, FA1B13-B0: High Pass Filter (HPF2A) 係数 (14bit x 2)
Default: FA1A13-0 bits = “1FA9H”, FA1B13-0 bits = “20ADH” (fc=150Hz@fs=44.1kHz)
Addr
24H
25H
26H
27H
Register Name
LPFA Co-efficient 0
LPFA Co-efficient 1
LPFA Co-efficient 2
LPFA Co-efficient 3
R/W
Default
D7
FA2A7
0
FA2B7
0
R/W
0
D6
FA2A6
0
FA2B6
0
R/W
0
D5
FA2A5
FA2A13
FA2B5
FA2B13
R/W
0
D4
FA2A4
FA12
FA2B4
FB12
R/W
0
D3
FA2A3
FA2A11
FA2B3
FA2B11
R/W
0
D2
FA2A2
FA2A10
FA2B2
FA2B10
R/W
0
D1
FA2A1
FA2A9
FA2B1
FA2B9
R/W
0
D0
FA2A0
FA2A8
FA2B0
FA2B8
R/W
0
D3
FB1A3
FB1A11
FB1B3
FB1B11
R/W
D2
FB1A2
FB1A10
FB1B2
FB1B10
R/W
D1
FB1A1
FB1A9
FB1B1
FB1B9
R/W
D0
FB1A0
FB1A8
FB1B0
FB1B8
R/W
FA2A13-0, FA2B13-B0: Low Pass Filter (LPFA) 係数 (14bit x 2)
Default: “0000H”
Addr
30H
31H
32H
33H
Register Name
HPFB2 Co-efficient 0
HPFB2 Co-efficient 1
HPFB2 Co-efficient 2
HPFB2 Co-efficient 3
R/W
Default
D7
FB1A7
0
FB1B7
0
R/W
D6
FB1A6
0
FB1B6
0
R/W
D5
FB1A5
FB1A13
FB1B5
FB1B13
R/W
D4
FB1A4
FB1A12
FB1B4
FB1B12
R/W
F1A13-0 bits = “1FA9H”, F1B13-0 bits = “20ADH”
FB1A13-0, FB1B13-B0: High Pass Filter (HPF2B) 係数 (14bit x 2)
Default: FB1A13-0 bits = “1FA9H”, FB1B13-0 bits = “20ADH” (fc=150Hz@fs=44.1kHz)
Addr
34H
35H
36H
37H
Register Name
LPFB Co-efficient 0
LPFB Co-efficient 1
LPFB Co-efficient 2
LPFB Co-efficient 3
R/W
Default
D7
FB2A7
0
FB2B7
0
R/W
0
D6
FB2A6
0
FB2B6
0
R/W
0
D5
FB2A5
FB2A13
FB2B5
FB2B13
R/W
0
D4
FB2A4
FA12
FB2B4
FB12
R/W
0
D3
FB2A3
FB2A11
FB2B3
FB2B11
R/W
0
D2
FB2A2
FB2A10
FB2B2
FB2B10
R/W
0
D1
FB2A1
FB2A9
FB2B1
FB2B9
R/W
0
D0
FB2A0
FB2A8
FB2B0
FB2B8
R/W
0
FB2A13-0, FB2B13-B0: Low Pass Filter (LPFB) 係数 (14bit x 2)
Default: “0000H”
MS1537-J-00
2013/05
- 63 -
[AK5703]
システム設計
Figure 50 、Figure 51はシステム接続例です。具体的な回路と測定例については評価ボード(AKD5703)を参照
して下さい。
1u
23
RIN1/RINA+
24
MPWRA
25
MRF
26
15
16
17
19
18
I2C
CCLK
/SCL
RINA-
CSN/SDA
22
AVDD
2.2k
C
µP
VSS1
C
1n
2.2k
LIN1/
LINA+
MIC
R1ch
C
C
20
1n
LINA-
MIC
L1ch
0.1u
10u
21
Power Supply
2.4 ∼ 3.6V
CDTIO
/CAD0
14
MCKI
13
LRCK
12
BICK
11
MPWRB
SDTOA
10
27
LIN2/LINB+
SDTOB
9
28
LINB-
AK5703
DSP
C
DVDD
VSS2
TVDD
6
7
PDN
4
5
VCOM
3
1u
8
MCKO
0.1u
C
MIC
R2ch
0.1u
1n
RINB-
MIC
L2ch
2
C
1
C
RIN2
/RINB+
2.2k
2.2k
Top View
1n
10u
Power Supply
1.6 ∼ 3.6V
Power Supply
1.6 ∼ 1.98V
10u
Analog Ground
Digital Ground
Note:
- AK5703のVSS1, VSS2と周辺コントローラ等のグランドは分けて配線して下さい。
- ディジタル入力ピンはオープンにしないで下さい。
- マイク入力のカップリングコンデンサ(C)は、0.1μF ~ 1μF を推奨します。また、マイクを接続しな
い反転入力ピンとVSS1間にも同じ容量のコンデンサを接続して下さい。
Figure 50. システム接続図 (シングルエンド入力時)
MS1537-J-00
2013/05
- 64 -
[AK5703]
10u
1k
µP
1u
23
RIN1/RINA+
24
MPWRA
25
MRF
26
15
16
17
19
18
I2C
CCLK
/SCL
RINA-
CSN/SDA
22
AVDD
1k
C
VSS1
C
1n
LINA-
LIN1/
LINA+
MIC
RAch
20
1n
1k
1k
C
C
1n
0.1u
1n
MIC
LAch
21
Power Supply
2.4 ∼ 3.6V
CDTIO
/CAD0
14
MCKI
13
LRCK
12
BICK
11
MPWRB
SDTOA
10
27
LIN2/LINB+
SDTOB
9
28
LINB-
AK5703
DSP
DVDD
VSS2
TVDD
5
6
7
PDN
1u
C
8
MCKO
0.1u
C
MIC
RBch
4
1n
0.1u
1k
VCOM
MIC
LBch
3
RIN2
/RINB+
1n
RINB-
C
2
C
1
1k
1k
Top View
1n
1k
10u
1n
Power Supply
1.6 ∼ 3.6V
Power Supply
1.6 ∼ 1.98V
10u
Analog Ground
Digital Ground
Note:
- AK5703のVSS1, VSS2と周辺コントローラ等のグランドは分けて配線して下さい。
- ディジタル入力ピンはオープンにしないで下さい。
- マイク入力のカップリングコンデンサ(C)は、0.1μF ~ 1μF を推奨します。
Figure 51. システム接続図 (差動入力時)
MS1537-J-00
2013/05
- 65 -
[AK5703]
1. グランドと電源のデカップリング
電源とグランドの取り方には十分注意して下さい。通常、AVDDにはシステムのアナログ電源を供給し、
DVDD, TVDDにはシステムのディジタル電源を供給します。AVDD, DVDD, TVDDが別電源で供給される場
合には、電源立ち上げシーケンスを考える必要はありません。ただし、PDN pin = “L”の状態で各電源を立ち
上げて下さい。すべての電源が立ち上がった後、PDN pin を “H”にして下さい。
1) 電源立ち上げ時
・PDN pin = “L”の状態で各電源を立ち上げ、すべての電源が立ち上がってからPDN pin = “L”の状態を1μs
以上保持した後、PDN pin = “H”にしてリセットを解除して下さい。
2) 電源立ち下げ時
・PDN pin = “L”とした状態で各電源を立ち下げて下さい。
VSS1, VSS2はアナロググランドに接続して下さい。システムのグランドはアナログとディジタルで分けて配
線しPCボード上の電源に近いところで接続して下さい。小容量のデカップリングコンデンサはなるべく電源
ピンの近くに接続して下さい。
2. 基準電圧
AVDD pinに入力される電圧がアナログ入力レンジを設定します。通常、AVDDとVSS1間に0.1μFのセラミッ
クコンデンサを接続します。VCOMはアナログ信号のコモン電圧として使われます。このピンには高周波ノ
イズを除去するために1μFのセラミックコンデンサをVSS1との間に、ピンにできるだけ近づけて接続して下
さい。VCOM pinから電流を取ってはいけません。ディジタル信号、特にクロックは変調器へのカップリング
を避けるため、VCOM pinからできるだけ離して下さい。
3. アナログ入力
アナログ入力は差動入力またはシングルエンド入力になっており、入力抵抗は100kΩ (typ) です。入力レンジ
は内部のコモン電圧(0.5 x AVDD)を中心に0.6 x AVDD Vpp(typ)@MGAINA/B2-0 bits = “000”になります。通常、
入力信号はコンデンサでDCカットして下さい。この時カットオフ周波数はfc=1/(2πRC)です。出力コードのフ
ォーマットは2’sコンプリメント(2の補数)です。DCオフセット(ADC自体のDCオフセットも含む)は内蔵の
HPF(fc=3.4Hz@HPFA/B1-0 bits = “00”, fs=44.1kHz)でキャンセルされます。AK5703はシングルエンド入力の場
合、VSS1からAVDDまでの電圧を入力することができます。
MS1537-J-00
2013/05
- 66 -
[AK5703]
コントロールシーケンス
■ クロックの設定
AK5703を使用時には、クロックが供給されている必要があります。
1. PLLマスタモードの場合
Power Supply
Example:
Audio I/F Format: I2S
BICK frequency at Master Mode: 64fs
Input Master Clock Select at PLL Mode: 12MHz
MCKO: Enable
Sampling Frequency: 44.1kHz
(1)
PDN pin
(3)
PMVCM bit
(1) Power Supply & PDN pin = “L” Æ “H”
(Addr:00H, D2)
(2)
M/S bit
(2)Dummy command
Addr:01H, Data:1AH
Addr:03H, Data:C4H
Addr:04H, Data:14H
Addr:05H, Data:0FH
Addr:06H, Data:04H
(Addr:01H, D1)
MCKO bit
(Addr:06H, D2)
PMPLL bit
>2ms
(Addr:01H, D0)
(4)
MCKI pin
Input
10ms (max)
BICK pin
LRCK pin
(6)
(5)
10ms (max)
MCKO pin
(7)
(3)Addr:00H, Data:04H
Output
(4)Addr:01H, Data:1BH
Output
MCKO, BICK and LRCK output
(8)
Figure 52. Clock Set Up Sequence (1)
<手順例>
(1) 電源立ち上げ後、PDN pin “L” → “H”
この区間はAK5703のリセットのため、1μs以上の “L”区間が必要です。
(2) この区間に、ダミーコマンドの入力、M/S, PLL3-0, DIF1-0, FS3-0, PS1-0, BCKO, MCKO bitsの設定を
行って下さい。
MCKO出力を使用する場合: MCKO bit = “1”
MCKO出力を使用しない場合: MCKO bit = “0”
(3) VCOMのパワーアップ: PMVCM bit = “0” → “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。外付けコンデンサの容量1μF±50%
の場合、パワーアップ時間は、max 2msです。
(4) PMPLL bitが “0” → “1”になり、MCKI pinにクロックが供給された後、PLL動作がスタートします。
PLLのロック時間は10ms (max)です。
(5) この区間では、BICK pin、LRCK pinから “L”が出力されます。
(6) PLLが安定後、BICK, LRCKを出力し始め、正常な動作が開始します。
(7) MCKO bit = “1”の場合、この区間ではMCKO pinから正常でないクロックが出力されます。
(8) MCKO bit = “1”の場合、PLLが安定後MCKO pinから正常なクロックが出力されます。
MS1537-J-00
2013/05
- 67 -
[AK5703]
2. PLLスレーブモードで外部クロック(BICK pin)を使用する場合
Example:
Audio I/F Format: I2S
PLL Reference clock: BICK
BICK frequency: 64fs
Sampling Frequency: 44.1kHz
Power Supply
(1)
4fs
(1)ofPower Supply & PDN pin = “L” Æ “H”
PDN pin
PMVCM bit
(2)
(3)
(2) Dummy command
Addr:01H, Data:0CH
Addr:03H, Data:C4H
Addr:05H, Data0FH
(Addr:00H, D2)
PMPLL bit
>2ms
(Addr:01H, D0)
(4)
BICK pin
Input
(3) Addr:00H, Data:04H
2ms (max)
Internal Clock
(4) Addr:01H, Data:0DH
(5)
Figure 53. Clock Set Up Sequence (2)
<手順例>
(1) 電源立ち上げ後、PDN pin “L” → “H”
この区間はAK5703のリセットのため、1μs以上の “L”区間が必要です。
(2) この区間に、ダミーコマンドの入力、PLL3-0, DIF1-0, FS3-0 bitsの設定を行って下さい。
(3) VCOMのパワーアップ: PMVCM bit = “0” → “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。外付けコンデンサの容量1μF±50%
の場合、パワーアップ時間は、max 2msです。
(4) PMPLL bitが “0” → “1”になり、PLL基準クロック(BICK pin)が供給された後、PLL動作がスタートし
ます。PLLのロック時間は2ms (max)です。
(5) PLLが安定後、正常な動作が開始します。
MS1537-J-00
2013/05
- 68 -
[AK5703]
3. PLLスレーブモードで外部クロック(MCKI pin)を使用する場合
Example:
Audio I/F Format: I2S
Input Master Clock Select at PLL Mode: 12MHz
MCKO: Enable
Sampling Frequency: 44.1kHz
Power Supply
(1)
(1) Power Supply & PDN pin = “L” Æ “H”
PDN pin
(3)
PMVCM bit
(2)Dummy command
Addr:01H, Data:18H
Addr:03H, Data:C4H
Addr:05H, Data:0FH
Addr:06H, Data:04H
(Addr:00H, D2)
(2)
MCKO bit
(Addr:06H, D2)
PMPLL bit
>2ms
(Addr:01H, D0)
(3)Addr:00H, Data:04H
(4)
MCKI pin
Input
(4)Addr:01H, Data:19H
10ms (max)
MCKO pin
Output
(6)
MCKO output start
(5)
BICK pin
LRCK pin
Input
(7)
BICK and LRCK input start
Figure 54. Clock Set Up Sequence (3)
<手順例>
(1) 電源立ち上げ後、PDN pin “L” → “H”
この区間はAK5703のリセットのため、1μs以上の “L”区間が必要です。
(2) この区間に、ダミーコマンドの発行、PLL3-0, DIF1-0, FS3-0, PS1-0, MCKO bitsの設定を行って下さい。
(3) VCOMのパワーアップ: PMVCM bit = “0” → “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。外付けコンデンサの容量1μF±50%の
場合、パワーアップ時間は、max 2msです。
(4) PMPLL bitが “0” → “1”になり、MCKI pinにクロックが供給された後、PLL動作がスタートします。
PLLのロック時間は10ms (max)です。
(5) PLLが安定後、MCKO pin から正常なクロックが出力されます。
(6) この区間では、MCKO pin から正常でないクロックが出力されます。
(7) MCKOクロックに同期したBICK, LRCKクロックを入力してください。
MS1537-J-00
2013/05
- 69 -
[AK5703]
4. 外部クロックモードで使用する場合(スレーブモード)
Example:
Power Supply
Audio I/F Format: I2S
Input MCKI frequency: 256fs
Sampling Frequency: 44.1kHz
(1)
PDN pin
(1) Power Supply & PDN pin = “L” Æ “H”
(2)
PMVCM bit
(3)
(2)Dummy command
Addr:03H, Data:C4H
Addr:05H, Data:0FH
Addr:06H, Data:00H
(Addr:00H, D2)
(4)
MCKI pin
Input
(4)
(3) Addr:00H, Data:04H
BICK pin
LRCK pin
Input
MCKI, BICK and LRCK input
Figure 55. Clock Set Up Sequence (4)
<手順例>
(1) 電源立ち上げ後、PDN pin “L” → “H”
この区間はAK5703のリセットのため、1μs以上の “L”区間が必要です。
(2) この区間に、ダミーコマンドの入力、DIF1-0, FS3-0, CM1-0 bitsの設定を行って下さい。
(3) VCOMのパワーアップ: PMVCM bit = “0” → “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。外付けコンデンサの容量1μF±50%の
場合、パワーアップ時間は、max 2msです。
(4) MCKI, BICK, LRCKクロック入力後、正常な動作が開始します。
5. 外部クロックモードで使用する場合(マスタモード)
Example:
Audio I/F Format: I2S
Input MCKI frequency: 256fs
Sampling Frequency: 44.1kHz
BCKO: 64fs
Power Supply
(1) Power Supply & PDN pin = “L” Æ “H”
(1)
PDN pin
(2) Dummy command
(5)
PMVCM bit
(3) MCKI input
(Addr:00H, D2)
(3)
(2)
MCKI pin
Input
(4) Addr:03H, Data:C4H
Addr:04H, Data:14H
Addr:05H, Data:0FH
Addr:06H, Data:00H
Addr:01H, Data:02H
Output
BICK and LRCK output
(4)
M/S bit
(Addr:01H, D1)
BICK pin
LRCK pin
(5) Addr:00H, Data:04H
Figure 56. Clock Set Up Sequence (5)
<手順例>
(1) 電源立ち上げ後、PDN pin “L” → “H”
この区間はAK5703のリセットのため、1μs以上の “L”区間が必要です。
(2) この区間に、ダミーコマンドの入力を行って下さい。
(3) MCKIを入力して下さい。
(4) DIF1-0, FS3-0, BCKO1-0, CM1-0 bitsの設定後、M/S bitを “1”に設定して下さい。
LRCKおよびBICKが出力されます。
(5) VCOMのパワーアップ: PMVCM bit = “0” → “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。外付けコンデンサの容量1μF±50%の
場合、パワーアップ時間は、max 2msです。
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[AK5703]
■ マイク入力録音(ステレオ)
Example:
FS3-0 bits
(Addr:00H, D3-0)
0010
PLL Master Mode
Audio I/F Format: I2S
Sampling Frequency: 44.1kHz
MIC AMP Gain: +30dB
ALC setting Refer to Table 39
HPF1A, HPF2: On (fc=150Hz)
0010
(1)
PMMPA bit
(1) Addr:05H, Data:0FH
(Addr:00H, D3)
(2)
MIC Control
(Addr:02H)
> 48ms
60H
(2) Addr:00H, Data:0CH
E0H
(3)
Filter Select
(Addr:05H, D7-4)
(3) Addr:02H, Data:E0H
0000
0001
(4) Addr:05H, Data:1FH
(4)
IVAL/R7-0 bits
(Addr:07H, 08H)
E1H
91H
(5) Addr:07H, Data:E1H
Addr:08H, Data:E1H
(5)
Timer Select A
(Addr:09H)
84H
87H
(6) Addr:09H, Data:87H
(6)
ALC Control A0
(Addr:0AH)
00H
(7) Addr:0AH, Data:8DH
8DH
(7)
(8) Addr:0BH, Data:E1H
ALC Control A1
(Addr:0BH)
E1H
E1H
(9) Addr:20H, Data:A9H
Addr:21H, Data:1FH
Addr:22H, Data:ADH
Addr:23H, Data:20H
(8)
Filter Co-ef
(Addr:20-27H)
XX…..X
XX…..X
(9)
ALCA State
ALCA Enable
ALCA Disable
ALCA Disable
(10) Addr:00H, Data:0FH
(12)
(10)
(11)
Recording
PMADAL/R bits
(Addr:00H, D1-0)
(11) Addr:00H, Data:08H
1059/fs
SDTOA pin
State
“L” Output
Initialize
Normal
State
“L” Output
(12) Addr:0AH, Data:0DH
Figure 57. MIC Input Recording Sequence
(LIN1/RIN1 → ADCA → Programmable Filter → ALCA → Audio I/F → SDTOA)
<手順例>
fs=44.1kHz時のALCAの設定例です。ALCのパラメータを変更する場合は、 “ALC動作設定手順例”を参照
して下さい。
「クロックの設定」の項を参照し、クロックを供給して下さい。
(1) サンプリング周波数(FS3-0 bits)を設定して下さい。PLLモードの場合、サンプリング周波数を変更
してからのPLLロック時間を考慮し、(10)のADCのパワーアップを行って下さい。
(2) マイクパワーAのパワーアップ: PMMPA bit = “1”
マイクパワーの立上り時間は、48ms (max)です。
(3) HPF1AのON、マイクゲイン、マイク入力の設定 (Addr = 02H)
(4) HPF2A, LPFAのON/OFFの設定
(5) ALCA 開始時のIVOL値の設定 (Addr = 07H, 08H)
(6) ALCA Timerの設定(Addr = 09H)
(7) LMTHA1-0, RGAINA2-0, ALCEQN, ALCA bitsの設定 (Addr = 0AH)
(8) ALCA IREF値の設定 (Addtr = 0BH)
(9) HPF2A, LPFAの係数設定 (Addr: 20H ~ 27H)
(10) ADCのパワーアップ: PMADAL = PMADAR bits = “0” → “1”
ADCの初期化サイクルは1059/fs=24ms @ fs=44.1kHz, ADRSTA1-0 bits = “00” です。初期化サイクル
中、ADCは “0”データを出力します。ALCA は (5) で設定された IVOL値から動作を開始します。
(11) ADCのパワーダウン: PMADAL = PMADAR bits = “1” → “0”
(12) ALCA Disable: ALCA bit = “1” → “0”
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[AK5703]
■ クロックの停止
1. PLLマスタモードの場合
Example:
Audio I/F Format: I2S
BICK frequency at Master Mode: 64fs
Input Master Clock Select at PLL Mode: 12MHz
(1)
PMPLL bit
(1) Addr:01H, Data:00H
(Addr:01H, D0)
(2)
MCKO bit
(Addr:06H, D2)
(2) Addr:06H, Data:00H
“0” or “1”
(3)
External MCKI
Input
(3) Stop an external MCKI
Figure 58. Clock Stopping Sequence (1)
<手順例>
(1) PLLのパワーダウン: PMPLL bit = “1” → “0”
(2) MCKO出力の停止: MCKO bit = “1” → “0”
(3) 外部クロックを止めて下さい。
2. PLLスレーブモード(BICK pin)の場合
Example:
(1)
PMPLL bit
Audio I/F Format : I2S
PLL Reference clock: BICK
BICK frequency: 64fs
(Addr:01H, D0)
(2)
External BICK
(1) Addr:01H, Data:00H
Input
(2)
External LRCK
Input
(2) Stop the external clocks
Figure 59. Clock Stopping Sequence (2)
<手順例>
(1) PLLのパワーダウン: PMPLL bit = “1” → “0”
(2) 外部クロックを止めて下さい。
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[AK5703]
3. PLLスレーブモード(MCKI pin)の場合
Example:
Audio I/F Format: I2S
PLL Reference clock: MCKI
BICK frequency: 64fs
(1)
PMPLL bit
(1) Addr:01H, Data:00H
(Addr:01H, D0)
(2)
MCKO bit
(2) Addr:06H, Data:00H
(Addr:06H, D2)
(3)
External MCKI
Input
(3) Stop an external MCKI
Figure 60. Clock Stopping Sequence (3)
<手順例>
(1) PLLのパワーダウン: PMPLL bit = “1” → “0”
(2) MCKO出力の停止: MCKO bit = “1” → “0”
(3) 外部クロックを止めて下さい。
4. 外部クロックモードの場合
(1)
External MCKI
Example:
Input
Audio I/F Format: I2S
Input MCKI frequency: 256fs
(1)
External BICK
Input
(1)
External LRCK
(1) Stop the external clocks
Input
Figure 61. Clock Stopping Sequence (4)
<手順例>
(1) 外部クロックを止めて下さい。
■ パワーダウン
各ブロックをパワーダウンし、各クロック停止かつPMVCM bit = “0”とするだけでは電流を完全にシャットダ
ウンすることができません。各クロック停止かつPDN pin = “L”とすることで電流をシャットダウン(typ. 1μA)
することが可能です。但し、この場合レジスタが初期化されます。
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パッケージ
外形寸法図
0.75 ± 0.05
2.6 ± 0.1
B
15
21
14
Exposed
Pad
28
8
7
A
0.05MAX
4.0 ± 0.1
0.4 ± 0.1
4.0 ± 0.1
2.6 ± 0.1
22
1
0.07 M C A B
C0.35
0.05
0.20+ 0.03
0.08 C
0.40 Ref
(Unit: mm)
C
* パッケージ裏面のExposed Padは、オープンまたはグランドに接続して下さい。
■ 材質・メッキ仕様
パッケージ材質: Epoxy Resin, ハロゲン(臭素、塩素)フリー
リードフレーム材質: Cu Alloy
リードフレーム処理: Solder (Pb free) plate
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[AK5703]
マーキング
5703
XXXX
1
XXXX: Date code (4 digit)
Pin #1 indication
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[AK5703]
改訂履歴
Date (Y/M/D)
13/05/08
Revision
00
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