データシート

[AK5388A]
AK5388A
120dB 24-bit 192kHz 4-Channel ADC
概
要
AK5388Aはハイエンドオーディオシステムに最適な8kHz  216kHzサンプリング周波数対応の24bit 4
チャンネルA/Dコンバータです。AKMオリジナルのエンハンスト・デュアルビット方式を採用しており
高精度かつ低コストを実現しています。120dBのダイナミックレンジと110dBの S/(N+D)を実現し、モ
ノラルモードでは123dBのダイナミックレンジに対応します。FIR方式を改良したディジタルフィルタ
はグループディレイを短縮し、すばらしい応答をもちます。AK5388Aは44pin LQFPに実装され、レコ
ーディング、エフェクト処理、ステージ音響機器、サウンドカードなどのプロフェッショナル・オーデ
ィオ機器やハイエンドのAVレシーバに最適です。
特
長
 サンプリングレート: 8kHz  216kHz
 完全差動入力
 S/(N+D): 110dB
 DR, S/N: 120dB(Mono Mode: 123dB)
 Short Delay Digital Filter (GD=12.6/fs)
通過域: 0～21.648kHz (@fs=48kHz)
通過域リップル: 0.01dB
阻止域減衰量: 80dB
 ディジタルHPF内蔵
 電源電圧: 4.75~ 5.25V(アナログ), 3.0  3.6V(ディジタル)
 出力フォーマット: 24bit 前詰め, I2S or TDM
 カスケードTDM I/F: 8ch/48kHz, 4ch/96kHz, 4ch/192kHz
 マスタ& スレーブ モード
 オーバフローフラグ
 消費電力: 575mW (@fs=48kHz)
 パッケージ: 44ピン LQFP
AVDD1 VSS1 AVDD2 VSS6 DVDD1 VSS3
LIN1+
LIN1RIN1+
RIN1LIN2+
LIN2-

Modulator
Decimation
Filter

Modulator
Decimation
Filter

Modulator
Decimation
Filter

Modulator
Decimation
Filter
DVDD2 VSS4 VSS5
LRCK
BICK
SDTO1
SDTO2
Audio
Interface
TDMIN
MSN
DIF
TDM0
RIN2+
RIN2-
TDM1
HPF
MONO
VCOM1
VCOM2
Voltage Reference
Clock Divider
VREFP1 VREFL1 VREFP2
VREFL2 OVF
MS1494-J-03
PDN
MCLK
CKS0 CKS2 CKS2
2014/02
-1-
[AK5388A]
■ オーダリングガイド
–10 ~ +70C
AK5388A評価用ボード
AK5388AEQ
AKD5388A
44pin LQFP (0.8mm pitch)
RIN2+
RIN2-
VSS6
AVDD2
TEST2
VSS5
VSS4
DVDD2
HPFE
MONO
DIF
33
32
31
30
29
28
27
26
25
24
23
■ ピン配置
VREFP2
34
22
TDM1
VREFL2
35
21
TDM0
VCOM2
36
20
TDMIN
LIN2+
37
19
OVF
LIN2-
38
18
SDTO2
TEST3
39
17
SDTO1
RIN1-
40
16
VSS3
AK5388AEQ
Top View
8
9
10
11
CKS1
CKS2
PDN
MSN
LIN1+
7
MCLK
6
12
VSS2
44
CKS0
VREFP1
5
BICK
TEST1
13
4
43
AVDD1
VREFL1
3
LRCK
2
DVDD1
14
LIN1-
15
42
VSS1
41
1
RIN1+
VCOM1
MS1494-J-03
2014/02
-2-
[AK5388A]
ピン／機能
No.
1
2
3
4
5
6
7
8
9
Pin Name
LIN1+
LIN1
VSS1
AVDD1
TEST1
VSS2
CKS0
CKS1
CKS2
I/O
I
I
I
I
I
Function
ADC1 Lch Positive Analog Input Pin
ADC1 Lch Negative Analog Input Pin
Ground Pin
Analog Power Supply Pin, 4.75  5.25V
Test Pin
(Connected to VSS1)
Ground pin
Clock Mode Select #0 Pin
Clock Mode Select #1 Pin
I
Clock Mode Select #2 Pin
Power-Down Mode Pin
When “L”, the circuit is in power-down mode.
The AK5388A should always be reset upon power-up.
Master/Slave mode Select Pin
11 MSN
I
“L”: Slave mode, “H”: Master mode
12 MCLK
I
Master Clock Input Pin
Audio Serial Data Clock Pin
13 BICK
I/O
“L” Output in Master Mode at Power-down mode.
Output Channel Clock Pin
14 LRCK
I/O
“L” Output in Master Mode at Power-down mode.
15 DVDD1
Digital Power Supply Pin, 3.0  3.6V
16 VSS3
Ground Pin
ADC1 Audio Serial Data Output Pin
17 SDTO1
O
“L” Output at Power-down mode.
ADC2 Audio Serial Data Output Pin
18 SDTO2
O
“L” Output at Power-down mode.
Analog Input Overflow Detect Pin
19 OVF
O
This pin goes to “H” if any analog inputs overflows.
“L” Output at Power-down mode.
20 TDMIN
I
TDM Data Input Pin
TDM I/F Format Enable Pin
21 TDM0
I
“L” : Normal Mode, “H” : TDM Mode
TDM I/F BICK Frequency Select Pin
22 TDM1
I
“L” : Normal Mode, “H” : TDM Mode
Audio Interface Format Pin
23 DIF
I
“L”: 24BitMSB justified, “H”: 24BitI2S Compatible
Stereo/Mono mode Select Pin
24 MONO
I
“L”: Stereo mode, “H”: Mono mode
HPF Enable Pin
25 HPFE
I
“L”: Disable, “H” Enable
26 DVDD2
Digital Power Supply Pin, 3.0  3.6V
27 VSS4
Ground Pin
28 VSS5
Ground pin
Note: 全てのディジタル入力ピンはオープンにしないで下さい。
10
PDN
I
MS1494-J-03
2014/02
-3-
[AK5388A]
No.
29
30
31
32
33
34
35
Pin Name
TEST2
AVDD2
VSS6
RIN2
RIN2+
VREFP2
VREFL2
I/O
I
I
I
I
I
Function
Test Pin
(Connected to VSS1-6)
Analog Power Supply Pin, 4.75  5.25V
Ground Pin
ADC2 Rch Negative Analog Input Pin
ADC2 Rch Positive Analog Input Pin
ADC2 High Level Voltage Reference Input Pin
ADC2 Low Level Voltage Reference Input Pin
Common Voltage Output Pin, (AVDD2)/2
36 VCOM2
O
Normally connected to AVSS2 with a 0.1F ceramic capacitor in parallel with an
electrolytic capacitor less than 2.2F.
37 LIN2+
I
ADC2 Lch Positive Analog Input Pin
38 LIN2
I
ADC2 Lch Negative Analog Input Pin
39 TEST3
I
Test Pin
(Connected to VSS1-6)
40 RIN1
I
ADC1 Rch Negative Analog Input Pin
41 RIN1+
I
ADC1 Rch Positive Analog Input Pin
Common Voltage Output Pin, (AVDD1)/2
42 VCOM1
O
Normally connected to AVSS1 with a 0.1F ceramic capacitor in parallel with an
electrolytic capacitor less than 2.2F.
43 VREFL1
I
ADC1 Low Level Voltage Reference Input Pin
44 VREFP1
I
ADC1 High Level Voltage Reference Input Pin
Note: 全てのディジタル入力ピンはオープンにしないで下さい。
MS1494-J-03
2014/02
-4-
[AK5388A]
■ 使用しないピンの処理について
使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。
Classification
Analog
Digital
Pin Name
LIN1+/, RIN1+/
LIN2+/, RIN+/
OVF
TEST1
TEST2
TEST3
Setting
VSS1-6に接続
VSS1-6に接続
オープン
VSS1-6に接続
VSS1-6に接続
VSS1-6に接続
絶対最大定格
(VSS1-6 =0V; Note 1)
Parameter
Symbol
min
max
Unit
Power Supplies: Analog
Analog
Digital
Digital
Input Current, Any Pin Except Supplies
Analog Input Voltage (Note 2)
AVDD1
AVDD2
DVDD1
DVDD2
IIN
VINA
VINA
VIND
VIND
Ta
Tstg
0.3
0.3
0.3
0.3

0.3
0.3
0.3
0.3
10
65
6.0
6.0
6.0
6.0
10
AVDD1+0.3
AVDD2+0.3
DVDD1+0.3
DVDD2+0.3
70
150
V
V
V
V
mA
Digital Input Voltage (Note 3)
V
V
Ambient Temperature (power applied)
C
Storage Temperature
C
Note 1. 電圧は全てVSS1-6 pinに対する値です。
Note 2. VREFP1, VREFP2, VREFL1, VREFL2, AINL1/2+, AINL1/2-, AINR1/2+, AINR1/2- pins
Note 3. PDN, CKS0, CKS1, CKS2, TDMIN, MCLK, BICK, LRCK, DIF, TDM0, TDM1, HPFE, MONO, TST1/2/3 pins
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また、通常の動作は保証されません。
MS1494-J-03
2014/02
-5-
[AK5388A]
推奨動作条件
(VSS1-6 =0V; Note 1)
Parameter
Power Supplies:
(Note 4)
Voltage Reference
(Note 5)
Analog
Analog
Digital
Digital
“H” voltage Reference
“L” voltage reference
Symbol
min
typ
max
Unit
AVDD1
AVDD2
DVDD1
DVDD2
VREFP1
VREFP2
VREFL1
VREFL2
VREF
VREF
4.75
4.75
3.0
3.0
AVDD1-0.5
AVDD2-0.5
VSS1-6
VSS1-6
AVDD1-0.5
AVDD2-0.5
5.0
5.0
3.3
3.3
--
5.25
5.25
3.6
3.6
AVDD1
AVDD2
AVDD1
AVDD2
V
V
V
V
V
V
V
V
V
V
VREFP1 – VREFL1
VREFP2 – VREFL2
Note 1. 電圧は全てVSS1-6 pinに対する値です。
Note 4. AVDD1/2とDVDD1/2の電源立ち上げシーケンスを考慮する必要はありません。
Note 5. VREFL pin と VREFR pinはVSS1-6に接続して下さい。
アナログ入力電圧は{(VREFP) – (VREFL)}に比例します。
Vin (typ, @ 0dB) = 2.8 x {(VREF+) – (VREF–)} / 5 [V].
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので
十分ご注意下さい。
MS1494-J-03
2014/02
-6-
[AK5388A]
アナログ特性
(Ta = 25C; AVDD1/2=5.0V; DVDD1/2=3.3V; VSS1-6=0V; VREFP1=VREFP2=AVDD, VREFL1 = VREFL2 =
VSS1-6; fs=48kHz, 96kHz, 192kHz; BICK=64fs; Signal Frequency=1kHz; 24bit Data; Measurement frequency=10Hz 
20kHz at fs = 48kHz, 40Hz  40kHz at fs = 96kHz, 40Hz  40kHz at fs = 192kHz; unless otherwise specified)
Parameter
min
typ
max
Unit
Analog Input Characteristics:
Resolution
24
Bits
Input Voltage
(Note 6)
2.7
2.8
2.9
Vpp
1dBFS
100
110
dB
S/(N+D)
fs=48kHz
20dBFS
97
dB
BW=20kHz
60dBFS
57
dB
1dBFS
97
107
dB
fs=96kHz
20dBFS
90
dB
BW=40kHz
60dBFS
50
dB
1dBFS
107
dB
fs=192kHz
20dBFS
90
dB
BW=40kHz
60dBFS
50
dB
Stereo Mode
Dynamic Range
114
120
dB
Mono Mode
(60dBFS with A-weighted)
123
Stereo Mode
S/N
114
120
dB
Mono Mode
(A-weighted)
123
Input Resistance
3.15
3.7
4.25
k
Interchannel Isolation
110
120
dB
Interchannel Gain Mismatch
0.1
0.5
dB
Power Supply Rejection
(Note 7)
60
dB
Power Supplies
Power Supply Current
Normal Operation (PDN pin = “H”)
AVDD1/2
105
130
mA
DVDD
(fs=48kHz)
15
22
mA
DVDD
(fs=96kHz)
27
39
mA
DVDD
(fs=192kHz)
20
29
mA
Power down mode (PDN pin = “L”)
(Note 8)
AVDD+DVDD
10
100
A
Note 6. (LIN+)(LIN)及び(RIN+)(RIN)の値です。VREFの電圧に比例します。
Vin = 0.56 x VREF1/2 (Vpp).
Note 7. VREFP1, VREFP2 pinの電圧を一定にしてAVDD1/2, DVDD1/2に1kHz, 20mVppの正弦波を重畳した場
合です。
Note 8. 全てのディジタル入力ピンをDVDD1/2またはVSS3/4に固定した時の値です。
MS1494-J-03
2014/02
-7-
[AK5388A]
フィルタ特性 (fs=48kHz)
(Ta=25C; AVDD1/2=4.75  5.25V; DVDD1/2=3.0  3.6V; DFS1 = “L”, DFS0 = “L”)
Parameter
Symbol
min
typ
ADC Digital Filter (Decimation LPF):
Passband
(Note 9)
0.01dB
PB
0
0.1dB
22.0
3.0dB
23.8
6.0dB
24.4
Stopband
SB
27.9
Passband Ripple
PR
Stopband Attenuation
SA
80
Group Delay
(Note 10)
GD
12.6
Group Delay Distortion
GD
0.01
ADC Digital Filter (HPF):
Frequency Response (Note 9)
3dB
FR
1.0
0.1dB
6.5
max
Unit
21.6
-
kHz
kHz
kHz
kHz
kHz
dB
dB
1/fs
s
0.01
Hz
Hz
フィルタ特性 (fs=96kHz)
(Ta=25C; AVDD1/2=4.75  5.25V; DVDD1/2=3.0  3.6V; DFS1 = “L”, DFS0 = “H”)
Parameter
Symbol
min
typ
max
Unit
ADC Digital Filter (Decimation LPF):
Passband
(Note 9) 0.01dB
PB
0
43.3
kHz
0.1dB
44.2
kHz
3.0dB
47.6
kHz
6.0dB
48.9
kHz
Stopband
SB
55.9
kHz
Passband Ripple
PR
0.01
dB
Stopband Attenuation
SA
80
dB
Group Delay
(Note 10)
GD
12.6
1/fs
Group Delay Distortion
GD
0.013
s
ADC Digital Filter (HPF):
Frequency Response (Note 9)
3dB
FR
1.0
Hz
0.1dB
6.5
Hz
Note 9. 各振幅特性の周波数はfs (システムサンプリングレート)に比例します。各応答は1kHzを基準にします。
Note 10. ディジタルフィルタによる遅延演算で、アナログ信号が入力されてから両チャネルの24ビットデータがADC出
力レジスタにセットされるまでの時間です。
MS1494-J-03
2014/02
-8-
[AK5388A]
フィルタ特性 (fs=192kHz)
(Ta=25C; AVDD1/2=4.75  5.25V; DVDD1/2=3.0  3.6V; DFS1 = “H”, DFS0 = “L”)
Parameter
Symbol
min
typ
max
Unit
ADC Digital Filter (Decimation LPF):
Passband
(Note 11) 0.08dB
PB
83.0
kHz
0.1dB
83.4
kHz
3.0dB
99.9
kHz
6.0dB
106.5
kHz
Stopband
SB
141.1
kHz
Passband Ripple
PR
0.08
dB
Stopband Attenuation
SA
80
dB
Group Delay
(Note 12)
GD
9.8
1/fs
Group Delay Distortion
GD
0
s
ADC Digital Filter (HPF):
Frequency Response (Note 11) 3dB
FR
1.0
Hz
0.1dB
6.5
Hz
Note 11. 各振幅特性の周波数はfs (システムサンプリングレート)に比例します。各応答は1kHzを基準にしま
す。
Note 12. ディジタルフィルタによる遅延演算で、アナログ信号が入力されてから両チャネルの24ビットデータがADC出
力レジスタにセットされるまでの時間です。
DC特性
(Ta=25C; AVDD1/2=4.75  5.25V; DVDD1/2=3.0  3.6V)
Parameter
Symbol
High-Level Input Voltage
VIH
Low-Level Input Voltage
VIL
High-Level Output Voltage
(Iout=400A)
VOH
Low-Level Output Voltage
Input Leakage Current
(Iout=400A)
VOL
Iin
MS1494-J-03
min
70%DVDD1
70%DVDD2
DVDD10.4
DVDD20.4
-
typ
-
max
30%DVDD1
30%DVDD2
0.4
10
Unit
V
V
V
V
V
V
V
A
2014/02
-9-
[AK5388A]
スイッチング特性
(Ta=25C; AVDD1/2=4.75  5.25V; DVDD1/2=3.0  3.6V; CL=20pF)
Parameter
Symbol
min
Master Clock Timing
Master Clock
128fs:
Pulse Width Low
Pulse Width High
192fs:
Pulse Width Low
Pulse Width High
256fs:
Pulse Width Low
Pulse Width High
384fs:
Pulse Width Low
Pulse Width High
512fs:
Pulse Width Low
Pulse Width High
768fs:
Pulse Width Low
Pulse Width High
LRCK Timing (Slave Mode)
Normal mode (TDM1=“L”, TDM0=“L”)
LRCK Frequency
Duty Cycle
TDM256 MODE (TDM1=“L”, TDM0=“H”)
LRCK Frequency
“H” time
“L” time
TDM128 MODE (TDM1=“H”, TDM0=“H”)
LRCK Frequency
“H” time
“L” time
LRCK Timing (Master Mode)
Normal mode (TDM1=“L”, TDM0=“L”)
LRCK Frequency
Duty Cycle
TDM256 MODE (TDM1=“L”, TDM0=“H”)
LRCK Frequency
“H” time
(Note 13)
TDM128 MODE (TDM1=“H”, TDM0=“H”)
LRCK Frequency
“H” time
(Note 13)
Note 13. “L” time at I2S format
typ
max
Unit
24.576
27.648
36.864
41.472
12.288
27.648
18.432
41.472
24.576
27.648
36.864
41.472
MHz
ns
ns
MHz
ns
ns
MHz
ns
ns
MHz
ns
ns
MHz
ns
ns
MHz
ns
ns
fCLK
tCLKL
tCLKH
fCLK
tCLKL
tCLKH
fCLK
tCLKL
tCLKH
fCLK
tCLKL
tCLKH
fCLK
tCLKL
tCLKH
fCLK
tCLKL
tCLKH
1.024
0.4fCLK
0.4fCLK
1.536
0.4fCLK
0.4fCLK
2.048
0.4fCLK
0.4fCLK
3.072
0.4fCLK
0.4fCLK
4.096
0.4fCLK
0.4fCLK
6.144
0.4fCLK
0.4fCLK
fs
Duty
8
45
216
55
kHz
%
fs
tLRH
tLRL
8
1/256fs
1/256fs
54
kHz
ns
ns
fs
tLRH
tLRL
8
1/128fs
1/128fs
216
kHz
ns
ns
fs
Duty
8
216
kHz
%
fs
tLRH
8
54
kHz
ns
fs
tLRH
8
216
kHz
ns
MS1494-J-03
50
1/8fs
1/4fs
2014/02
- 10 -
[AK5388A]
Parameter
Symbol
min
Normal mode (TDM1=“L”, TDM0=“L”)
BICK Period
Normal Speed Mode
Double , Quad Speed Mode
Duty Cycle
LRCK Edge to BICK “”
(Note 14)
BICK “” to LRCK Edge
(Note 14)
LRCK to SDTO1/2 (MSB) (Except I2S mode)
BICK “” to SDTO1/2
TBCK
TBCK
Duty
tLRB
tBLR
tLRS
tBSD
1/128fs
1/64fs
40
20
20
TDM256 mode (TDM1=“L”, TDM0=“H”)
BICK Period
Duty Cycle
LRCK Edge to BICK “”
(Note 14)
BICK “” to LRCK Edge
(Note 14)
BICK “” to SDTO1
(Note 15)
TDMIN Setup time
tBCK
Duty
tLRB
tBLR
tBSD
tTDMS
1/256fs
40
20
20
tBCK
Duty
tLRB
tBLR
tBSD
1/128fs
40
20
20
tBCK
Duty
tLRB
tBLR
tBSS
tBSH
1/128fs
40
10
10
10
5
typ
max
Unit
Audio Interface Timing (Slave mode)
TDM128 mode (TDM1=“H”, TDM0=“H”)
(8KHz  fs  108KHz)
BICK Period
Duty Cycle
LRCK Edge to BICK “”
(Note 14)
BICK “” to LRCK Edge
(Note 14)
BICK “” to SDTO1
(Note 15)
TDM128 mode (TDM1=“H”, TDM0=“H”)
(108KHz  fs  216KHz)
BICK Period
Duty Cycle
LRCK Edge to BICK “”
(Note 14)
BICK “” to LRCK Edge
(Note 14)
SDTO1 Setup time BICK “ “
(Note 15)
SDTO1 Hold time BICK “ “
(Note 15)
MS1494-J-03
60
20
60
20
16
60
20
60
ns
ns
%
ns
ns
ns
ns
ns
%
ns
ns
ns
ns
ns
%
ns
ns
ns
ns
%
ns
ns
ns
ns
2014/02
- 11 -
[AK5388A]
Parameter
Symbol
min
typ
max
Unit
Audio Interface Timing (Master mode)
Normal mode (TDM1=“L”, TDM0=“L”)
BICK Frequency
fBCK
64fs
Hz
BICK Duty
dBCK
50
%
BICK “” to LRCK
tMBLR
20
20
ns
BICK “” to SDTO1/2
tBSD
20
20
ns
TDM256 mode (TDM1=“L”, TDM0=“H”)
BICK Frequency
fBCK
256fs
Hz
BICK Duty
(Note 16)
dBCK
50
%
BICK “” to LRCK
tMBLR
12
12
ns
BICK “” to SDTO1
(Note 15)
tBSD
20
20
ns
TDM128 mode (TDM1=“H”, TDM0=“H”)
(8KHz  fs  108KHz)
BICK Frequency
fBCK
128fs
Hz
BICK Duty
dBCK
50
%
BICK “” to LRCK
tMBLR
12
12
ns
BICK “” to SDTO1
(Note 15)
tBSD
20
20
ns
TDM128 mode (TDM1=“H”, TDM0=“H”)
(108KHz  fs  216KHz)
BICK Frequency
fBCK
128fs
Hz
BICK Duty
dBCK
50
%
BICK “” to LRCK
tMBLR
6
6
ns
BICK “” to SDTO1
tBSD
10
10
ns
Power-Down & Reset Timing
PDN Pulse Width
(Note 17)
tPD
150
ns
PDN “” to SDTO1/2 valid
(Note 18)
tPDV
516
1/fs
Note 14. この規格値はLRCKのエッジとBICKの“”が重ならないように規定しています。
Note 15. SDTO2 出力は“L”で固定です。
Note 16. MCLK=512fsの場合の値です。 MCLK=256fs/384fs時は保障されません。
Note 17. AK5388AはPDN pin = “L”でリセットされます。
Note 18. PDN pinを立ち上げてからのLRCKクロックの“”の回数です。値はマスタモードでの値です。
スレーブモードでは1LRCKクロック(1/fs)長くなります。
MS1494-J-03
2014/02
- 12 -
[AK5388A]
■ タイミング波形
1/fCLK
VIH
MCLK
VIL
tCLKL
tCLKH
Figure 1. MCLK Timing (TDM0 pin = “L” or “H”)
1/fs
VIH
LRCK
VIL
tLRH
tLRL
Figure 2. LRCK Timing (TDM0 pin = “L” or “H”)
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Duty = tBCKH/tBCK, tBCKL/tBCK
Figure 3.BICK Timing (TDM0 pin = “L” or “H”)
MS1494-J-03
2014/02
- 13 -
[AK5388A]
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tLRS
tBSD
SDTO
50%DVDD
Figure 4. Audio Interface Timing (Slave mode, TDM0 pin = “L”)
Note: SDTO shows SDTO1 and SDTO2.
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tBSD
SDTO1
50%DVDD
tTDMS
VIH
TDMIN
VIL
Figure 5. Audio Interface Timing (Slave mode, TDM0 pin = “H”)
MS1494-J-03
2014/02
- 14 -
[AK5388A]
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tBSD
SDTO1
50%DVDD
Figure 6. Audio Interface Timing (Slave mode, TDM0 pin = “H”, TDM1 pin = “H”, 8KHz  fs  108KHz)
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tBSS
SDTO1
tBSH
DATA
50%DVDD
Figure 7. Audio Interface Timing (Slave mode, TDM0 pin = “H”, TDM1 pin = “H”, 108KHz < fs  216KHz)
MS1494-J-03
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[AK5388A]
LRCK
50%DVDD
tMBLR
dBCK
BICK
50%DVDD
tBSD
SDTO
50%DVDD
Figure 8. Audio Interface Timing (Master mode)
VIH
PDN
VIL
tPDV
tPD
SDTO
50%DVDD
Figure 9. Power Down & Reset Timing
Note: SDTO shows SDTO1 and SDTO2.
MS1494-J-03
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[AK5388A]
動作説明
■ システムクロック
AK5388Aがスレーブモード時に必要とされるクロックはMCLK (128fs/192fs/256fs/384fs/512fs/768fs), BICK
(48fs), LRCK (fs)です。MCLKとLRCKは同期する必要はありますが、位相を合わせる必要はありません。Table
1/2/3に標準のオーディオレートに対してAK5388Aに必要とされる各クロックの周波数を示します。AK5385
のマスタクロック周波数はCKS1-0 pin (Table 4)で設定します。
スレーブモード時には、AK5388AはLRCKによる位相検出回路を内蔵しているため、動作中に各クロックの
周波数変更等で内部タイミングがずれた場合には自動的にリセットがかかり位相合わせが行われます。
スレーブモードでの動作時(PDN pin = “H”)は、各外部クロック(MCLK, BICK, LRCK)を止めてはいけません。
これらのクロックが供給されない場合、内部にダイナミックなロジックを使用しているため、過電流が流れ
動作が異常になる可能性があります。クロックを止める場合はパワーダウン状態(PDN pin = “L”)にして下さ
い。マスタモードではパワーダウン時以外は、外部クロック(MCLK)を供給して下さい。
複数デバイスにて同期をとる場合、動作CLK切り替え時、クロックモード切替時、ディジタルIF切り替え時
には、一度PDN pinにてリセットを実施してください。またCLKやモードの切り替えはリセット期間中に実
施してください。リセット解除後は安定したCLKを供給してください。
fs
32kHz
48kHz
96kHz
192kHz
128fs
N/A
N/A
N/A
24.576MHz
192fs
N/A
N/A
N/A
36.864MHz
MCLK
256fs
384fs
8.192MHz
12.288MHz
12.288MHz
18.432MHz
24.576MHz
N/A
N/A
N/A
512fs
768fs
16.384MHz
24.576MHz
24.576MHz
36.864MHz
N/A
N/A
N/A
N/A
(N/A: Not available)
Table 1. System Clock Example (Slave Mode)
fs
32kHz
48kHz
96kHz
192kHz
MCLK
128fs
N/A
N/A
N/A
24.576MHz
192fs
N/A
N/A
N/A
36.864MHz
256fs
8.192MHz
12.288MHz
24.576MHz
N/A
384fs
12.288MHz
18.432MHz
36.864MHz
N/A
512fs
768fs
16.384MHz
24.576MHz
24.576MHz
36.864MHz
N/A
N/A
N/A
N/A
(N/A: Not available)
Table 2. System Clock Example (Master Mode)
fs
32kHz
48kHz
96kHz
192kHz
128fs
N/A
N/A
N/A
24.576MHz
192fs
N/A
N/A
N/A
36.864MHz
MCLK
256fs
384fs
N/A
N/A
N/A
N/A
24.576MHz
36.864MHz
N/A
N/A
512fs
768fs
16.384MHz
24.576MHz
24.576MHz
36.864MHz
N/A
N/A
N/A
N/A
(N/A: Not available)
Table 3. System Clock Example (Auto Mode)
MS1494-J-03
2014/02
- 17 -
[AK5388A]
CKS2 pin
CKS1 pin
CKS0 pin
L
L
L
L
L
H
L
H
L
L
H
H
H
L
L
H
L
H
H
H
L
H
H
H
M/S Pin
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
MCLK Frequency
Quad Speed Mode
128fs (108KHz  fs  216KHz)
Quad Speed Mode
192fs (108KHz  fs  216KHz)
Normal Speed Mode
256fs (8KHz  fs  54KHz)
Double Speed Mode
256fs (54KHz  fs  108KHz)
Auto (8KHz  fs  216KHz)
Double Speed Mode
384fs (54KHz  fs  108KHz)
Normal Speed Mode
384fs (8KHz  fs  54KHz)
Normal Speed Mode
512fs (8KHz  fs  54KHz)
Normal Speed Mode
768fs (8KHz  fs  54KHz)
Table 4. MCLK 周波数
スレーブモード/マスタモード共に、MCLK周波数を変更する場合はPDN pin = “L”でリセットして下さい。
[例] 12.288MHz(@fs=48kHz) at CKS1 pin = CKS0 pin = “L”.
■ オーディオインタフェース フォーマット
12種類のデータフォーマットがTDM1-0 pin, M/S pin, DIF pin (Table 5)で選択できます。オーディオデータのフ
ォーマットはDIF pinで選択可能です。全てのモードで、MSBファースト、2’sコンプリメントのデータフォ
ーマットでSDTO1/2はBICKの立ち下がりで出力されます
ノーマルモード時、Mode1-0はスレーブモードでBICKは128fsまで有効です(fs=48kHz)。Mode2-3はマスタモ
ードでBICKは64fsを出力します。
TDM256 modeでは、全ADC(4チャンネル)のシリアルデータはSDTO1 pinから出力されます。SDTO2出力は “L”
に固定で、BICKは256fsの必要があります。スレーブモードではLRCKの“H”幅と“L”幅は1/256fs(min)、マス
タモードではLRCKの“H”幅(I2S modeでは“L”幅)は1/8fs(typ)です。TMD256 modeは48kHz のみに対応していま
す。
TDM128 modeでは、すべてのADCシリアルデータ(4チャンネル)はSDTO1 pinから出力されます。SDTO2出力
は “L”に固定で、BICKは128fsの必要があります。スレーブモードではLRCKの“H”幅と“L”幅は1/128fs(min)、
マスタモードではLRCKの“H”幅(I2S modeでは“L”幅)は1/4fs(typ)です。TMD128 modeは192kHz までのサンプ
リングレートに対応します。
TDM128 modeをスレーブモードで使用する際の注意事項
TDM128 modeをスレーブモードで使用する際は、PDN解除後のMCLK二つ目の立ち上がりからLRCK最初の立
ち上がり(MSB justified時)または立下り (I2S Compatible時)までの期間にあるBICK立下りが100個以下となるように
してください。BICKの立下りが123個以上あるとLRCKに対するSDTO1 pinのデータ位置がずれることがあります。
また、TDM128 modeをスレーブモードで使用中にクロックの周波数を変更したときは必ず一旦PDN pinを”L”として
AK5388Aをリセットしてください。このリセットを解除する際もPDN解除後のMCLK二つ目の立ち上がりからLRCK
最初の立ち上がり(MSB justified時)または立下り (I2S Compatible時)までの期間に存在するBICK立下りが100個以
下となるようにしてください。
MS1494-J-03
2014/02
- 18 -
[AK5388A]
PDN
MCLK
1 2
LRCK
BICK
0
BICK_Counter
1
2
3
4
5
6
97 98 99 100 101 102 103
PDN解除後のMCLK 2つ目の立ち上がりからLRCK最初の立ち上がりまでのBICK立下りを100個以下としてください。
Figure 10. Clock Input Timing (TDM128, Slave mode, MSB justified)
PDN
MCLK
1 2
LRCK
BICK
0
BICK_Counter
1
2
3
4
5
6
97 98 99 100 101 102 103
PDN解除後のMCLK 2つ目の立ち上がりからLRCK最初の立ち下がりまでのBICK立下りを100個以下としてください。
Figure 11. Clock Input Timing (TDM128, Slave mode, I2S Compatible)
Mode
0
1
2
3
4
5
6
7
8
9
10
11
12
LRCK
I/O
L
24bit, MSB justified
H/L
I
L
H
24bit, I2S Compatible
L/H
I
L
L
24bit, MSB justified
H/L
O
H
H
24bit, I2S Compatible
L/H
O
L
24bit, MSB justified
I

L
H
24bit, I2S Compatible
I

H
L
24bit, MSB justified
O

H
H
24bit, I2S Compatible
O

L
24bit, MSB justified
I

L
H
24bit, I2S Compatible
I

H
L
24bit, MSB justified
O

H
H
24bit, I2S Compatible
O

L
N/A
N/A
N/A
N/A
N/A
Table 5. オーディオインタフェース フォーマット (N/A: Not available)
TDM1
Normal
L
TDM256
L
TDM128
H
N/A
H
TDM0
M/S
DIF
SDTO
MS1494-J-03
BICK
48-128fs
48-128fs
64fs
64fs
256fs
256fs
256fs
256fs
128fs
128fs
128fs
128fs
N/A
I/O
I
I
O
O
I
I
O
O
I
I
O
O
N/A
2014/02
- 19 -
[AK5388A]
LRCK
0
1
2
12
13
14
24
25
31
0
1
2
12
13
14
24
25
31
0
1
BICK(64fs)
SDTO1/2(o)
23 22
12 11 10
23:MSB, 0:LSB
0
23 22
12
11 10
Lch Data
0
23
Rch Data
Figure 12. Mode 0/2 Timing (Normal mode, MSB justified)
LRCK
0
1
2
3
23
24
25
26
29
30
31
0
1
2
3
23
24
25
26
29
30
31
0
1
BICK(64fs)
SDTO1/2(o)
23 22
2
1
23:MSB, 0:LSB
0
23 22
Lch Data
2
1
0
Rch Data
2
Figure 13. Mode 1/3 Timing (Normal mode, I S Compatible)
256 BICK
LRCK (Mode 6)
LRCK (Mode 4)
BICK (256fs)
SDTO1
23 22
0
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
Figure 14. Mode 4/6 Timing (TDM256 mode, MSB justified)
256 BICK
LRCK (Mode 7)
LRCK (Mode5)
5)
BICK (256fs)
SDTO1
23
0
23
0
23
0
23
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23
Figure 15. Mode 5/7 Timing (TDM256 mode, I2S Compatible)
MS1494-J-03
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- 20 -
[AK5388A]
128 BICK
LRCK (Mode 10)
LRCK (Mode 8)
BICK (128fs)
SDTO1
23 22
0
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
Figure 16. Mode 8/10 Timing (TDM128 mode, MSB justified)
128 BICK
LRCK (Mode 11)
LRCK (Mode 9)
BICK (128fs)
SDTO1
23 22
0
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23
2
Figure 17. Mode 9/11 Timing (TDM128 mode, I S Compatible)
MS1494-J-03
2014/02
- 21 -
[AK5388A]
■ ディジタルHPF
ADCはDCオフセットキャンセルのためにディジタルHPFを内蔵します。HPFE pinの設定により、HPFの
ON/OFFを制御することができます。但し、動作中にHPFのON/OFF設定を変更すると、DCオフセット値の変
化によるクリック音発生の原因となります。設定変更はパワーダウン(PDN pin = “L”)時に行うことを推奨し
ます。
■ オーバフロー検出機能
AK5388Aはアナログ入力のオーバフロー検出機能を持ちます。LchまたはRchのアナログ入力がオーバフロー
すると(0.3dBFS以上)、OVF pinが“H”になります。オーバフローしたアナログ入力に対するOVF出力はADC
と同じ群遅延(GD=13/fs=0.27ms@fs=48kHz)を持ちます。パワーダウン解除後(PDN pin = “L”  “H”)、
516/fs(=10.75ms@fs=48kHz)の間OVF pinは“L”で、その後オーバフロー検出機能が有効になります。
■ パワーダウン/リセット
PDN pin を “L”にするとAK5388Aはパワーダウン状態になり、この時、同時に内部のディジタルフィルタが
リセットされます。このリセットは電源投入時に必ず一度行って下さい。パワーダウン状態の時、VCOMは
AGNDの電圧になります。パワーダウンが解除された後にアナログ部の初期化サイクルが始まります。その
ため、SDTO出力はマスタモード時に517 LRCK サイクル後(スレーブモード時、516 LRCK サイクル)に確定
します。初期化中は両チャンネルのADC出力は “0”となります。初期化サイクルが終了した後、ADC出力は
入力に対応した値に落ち着きます(ADC出力が落ち着くまでには約、群遅延(GD)程度かかります)。
電源投入時、一度PDN pinを“L”にしてリセットして下さい。その後、PDN pinを“H”にするとリセット及びパ
ワーダウンはMCLKで解除され、LRCKの立ち上がりエッジ(出力フォーマットがMode 1の時は立ち下がりエ
ッジ)に同期して内部のタイミングが動作します。
(1)
PDN
Internal
State
Normal Operation
Power-down
Initialize
Normal Operation
GD (2)
GD
A/D In
(Analog)
A/D Out
(Digital)
Clock In
MCLK,LRCK,SCLK
(3)
“0”data
Idle Noise
“0”data
Idle Noise
(4)
Notes:
(1) スレーブモード時は517/fs、マスタモード時は 516/fs です。
(2) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(3) パワーダウン状態時、A/D 出力は “0” です。
(4) 外部クロック(MCLK, SCLK, LRCK)を停止する時、AK5388Aはパワーダウン状態にしてください。
Figure 18. パワーダウン/アップ シーケンス
MS1494-J-03
2014/02
- 22 -
[AK5388A]
■ TDM Mode 時のカスケード接続
TDM256 mode時に、AK5388Aはデイジー・チェイン形態で最大2台までのカスケード接続に対応します。この時、デ
バイス#1のSDTO1 pin はデバイス#2のTDMIN pin に接続され、デバイス#2のSDTO1 pinからデバイス#1の4チャ
ネルTDMデータとデバイス#2の4チャネルTDMデータを接続して、8チャネルTDMデータとして出力できま
す。Figure 19に接続例を示します。
2つのデバイスをカスケード接続してスレーブモードで使用する場合、入力されるMCLKとBICKのタイミングによっては
デバイス#1～#4で内部の動作タイミングがMCLKの1クロック分ずれる可能性があります。
デバイス間で位相ずれをなくすためには、Table 6に示すようにMCLKの↑に対してBICKの↓を±10ns以上とすること
を推奨します。
この、タイミングを実現するためには、MCLK=2×BICK（通常速512fsモード、2倍速）の時は、Figure 21に示すように
MCLKの↓で2分周したBICKを、MCLK=BICK（通常速256モード、4倍速）の時は、Figure 22に示すようにMCLKと
BICKを同相で入力することでTable 6のタイミングを満足することができます。
AK5388A #1
MCLK
256fs or 512fs
LRCK
48kHz
BICK
256fs
TDMIN
SDTO1
GND
SDTO2
MCLK
AK5388A #2
LRCK
BICK
TDMIN
8ch TDM
SDTO1
SDTO2
Figure 19. TDMカスケード接続図
256 BICK
LRCK
BICK(256fs)
#1 SDTO1(o)
#1 SDTO2(o)
#2 TDMIN(i)
#2 SDTO1(o)
23 22
0
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
0
23 22
0
23 22
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
L1-#1
R1-#1
L2-#1
R2-#1
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
23 22
Figure 20. カスケードTDMタイミング
MS1494-J-03
2014/02
- 23 -
[AK5388A]
Parameter
Symbol
min
MCLK “” to BICK “↓”
BICK “↓” to MCLK“”
tMCB
tBIM
10
10
typ
max
Units
ns
ns
Table 6 TDM Mode Clock Timing
VIH
MCLK
VIL
tMCB
tBIM
VIH
BICK
VIL
Figure 21. Audio Interface timing (Slave mode, TDM0 Mode MCLK=2×BICK)
VIH
MCLK
VIL
tMCB
tBIM
VIH
BICK
VIL
Figure 22. Audio Interface Timing (Slave mode, TDM0 Mode MCLK=BICK)
■ Mono Mode
MONO pin = “H” でAK5388AはMono modeになります。Mono mode時にLIN1とRIN1、LIN2とRIN2に同一デー
タを入力することでダイナミックレンジとS/Nが約3dB改善されます。このモードではSDTO1 pinにはLIN1と
RIN1を加算して振幅を1/2にしたデータが、通常のSDTO1の場合のLch, Rchスロットに同じデータが出力され
ます。SDTO2 pinにはLIN2とRIN2を加算して振幅を1/2にしたデータが、通常のSDTO2の場合のLch, Rchスロ
ットに同じデータが出力されます。
MONO pin
L
H
SDTO1/2 Output Data
Stereo Mode
Mono Mode
Table 7. Mono Mode 設定
MS1494-J-03
2014/02
- 24 -
[AK5388A]
システム設計
LIN2+
LIN2-
RIN1100u 2.2u
++
+
20Ω
VREFP2 34
VCOM2 36
LIN2- 38
LIN2+ 37
TEST3 39
RIN1- 40
RIN1+ 41
VCOM1 42
RIN2- 32
LIN1VSS1
4
AVDD1
5
TEST1
TEST2 29
6
VSS2
VSS5 28
7
CKS0
8
CKS1
DVDD2 26
9
CKS2
HPFE 25
VSS6 31
AVDD2 30
AK5388A
VSS4 27
Top View
10u
+
0.1u
10u
+
Digital 3.3V
22 TDM1
21 TDM0
20 TDMIN
19 OVF
18 SDTO2
17 SDTO1
16 VSS3
DIF 23
15 DVDD1
MONO 24
11 MSN
14 LRCK
10 PDN
0.1u
0.1u
Analog
Ground
Ground
Electrolytic Capacitor
+
10u
64fs
fs
Digital
+
RIN2+
RIN2-
3
12 MCLK
MicroController
0.1u
RIN2+ 33
2
13 BICK
10u
+
LIN1+
VREFL1 43
1
VREFP1 44
LIN1+
20Ω
0.1u 0.1u
0.1u 0.1u
LIN1-
Analog 5.0V
2.2u 100u
+
+
VREFL2 35
Analog 5.0V
RIN1+
Figure 23とFigure 24はシステム接続例です。具体的な回路と測定例については評価ボード(AKD5388A)を参照
して下さい。
Ceramic Capacitor
Digital 3.3v
MicroController
Digital
Ground
注:
- AK5388AのVSS1-6と周辺コントローラ等のグランドは分けて配線して下さい。
-すべてのディジタル入力ピンはオープンにしないで下さい。
Figure 23. Typical Connection Diagram
MS1494-J-03
2014/02
- 25 -
[AK5388A]
Controller
LIN1+
2
LIN1-
3
VSS1
4
AVDD1
5
TEST1
6
VSS2
7
CKS0
8
CKS1
9
CKS2
VREFP2 34
VCOM2 36
LIN2- 38
LIN2+ 37
RIN1- 40
TEST3 39
RIN1+ 41
VCOM1 42
VREFL2 35
1
RIN2+ 33
RIN2- 32
AK5388AEQ
System
VREFL1 43
Analog Ground
VREFP1 44
Digital Ground
VSS6 31
AVDD2 30
TEST2 29
VSS5 28
VSS4 27
DVDD2 26
HPFE 25
MONO 24
22 TDM1
21 TDM0
20 TDMIN
19 OVF
18 SDTO2
17 SDTO1
DIF 23
16 VSS3
14 LRCK
13 BICK
12 MCLK
11 M/SN
15 DVDD1
10 PDN
Figure 24. Ground Layout
注: VSS1-6は同じアナロググランドに接続して下さい。
1. グランドと電源のデカップリング
電源とグランドの取り方には十分注意して下さい。通常、AVDD1/2, DVDD1/2にはシステムのアナログ電源
を供給します。AVDD1/2, DVDD1/2が別電源で供給される場合には、電源立ち上げシーケンスを考える必要
はありません。VSS1-6はアナロググランドに接続して下さい。システムのグランドはアナログとディジタ
ルで分けて配線しPCボード上の電源に近いところで接続して下さい。小容量のデカップリングコンデンサは
なるべく電源ピンの近くに接続して下さい。
2. 基準電圧
A/D変換の基準電圧はVREFP1/2 pinの電圧とVREFL1/2 pinの電圧の差です。VREFL1/2 pinはアナロググラン
ドに接続し、VREFP1/2 pinには電源と同様、高周波ノイズを除去するために0.1Fのセラミックコンデンサと
10F以下の電解コンデンサをVREFP1/2 pinとVREFL1/2pin 間に接続して下さい。特にセラミックコンデンサ
はピンにできるだけ近づけて接続して下さい。さらにディジタル信号、特にクロックは変調器へのカップリ
ングを避けるためにVREFP1/2 pinからできるだけ離して下さい。
VCOM1/2はアナログ信号のコモン電圧として使われます。このピンには高周波ノイズを除去するために
2.2F程度のセラミックコンデンサをAVSSとの間に接続して下さい。特に、セラミックコンデンサはピンに
できるだけ近づけて接続して下さい。VCOM1/2 pinから電流を取ってはいけません。ディジタル信号、特に
クロックは変調器へのカップリングを避けるため、VCOM1/2 pinからできるだけ離して下さい。
3. アナログ入力
アナログ入力信号は各チャネルの差動入力ピンから変調器に入力されます。入力電圧はLIN+(RIN+)と
LIN(RIN)の差の電圧になります。入力レンジは2.8Vpp(typ)です。AK5388AはVSS1-6からAVDD1/2までの
電圧を入力することができます。出力コードのフォーマットは 2’sコンプリメントです。DCオフセット(ADC
自体のDCオフセットも含む)は内蔵のHPFでキャンセルされます。
AK5388Aは128fsでアナログ入力をサンプリングします。ディジタルフィルタは、128fsの整数倍付近の帯域
を除く阻止域以上のノイズを全て除去します。ほとんどのオーディオ信号では128fs付近に大きなノイズを持
つことはありませんので、簡単なRCフィルタで128fs付近のノイズを十分に減衰させることができます。
AK5388Aのアナログ電源電圧は+5Vになっており、アナログ入力ピンには、AVDD1/2+0.3V以上、
(VSS1-6)0.3V以下の電圧と10mA以上の電流を入力してはいけません。過大電流の流入は内部の保護回路の
破壊、さらにはラッチアップを引き起こし、ICの破壊に至ります。従って、周辺のアナログ回路の電源電圧
が、±15V等の場合はアナログ入力ピンを絶対最大定格以上の信号から保護する必要があります。
MS1494-J-03
2014/02
- 26 -
[AK5388A]
4. 外部アナログ入力回路
Figure 25はAK5388Aのアナログ入力回路例1 (1st order HPF; fc=0.70Hz, 2nd order LPF; fc=351kHz, gain=-14.5dB)
です。シングルエンドで入力する場合は差動入力する場合と比較して反転バッファが一つ増えます。Figure 25
ではシングルエンドの場合はJP1, 2をショート、差動の場合はJP1, 2をオープンにします。この回路の入力レ
ベルは+/15.0Vppです (AK5388A: +/-2.8Vpp Typ.)。この回路使用時のアナログ特性はfs=48kHz の時、DR=
120dB, S/(N+D)= 110dBです。
620
4.7k
4.7k
Analog In
JP1
VP+
Vin+ 68µ
+
15.4Vpp
1n
3.3k
Bias
VP-
10
+
2.9Vpp
AK5388A AIN+
NJM5534
NJM5534
XLR
15n
VA+
620
10k
Bias
11k
JP2
1n
3.3k
-
+
10µ
68µ
Vin-
AK5388A AIN-
+
0.1µ
VA=+5
V
VP=15
V
10
NJM5534
Bias
2.9Vpp
Figure 25.Input Buffer example1
fin
1Hz
10Hz
Frequency Response
1.77dB
0.02dB
Table 8. Frequency Response of HPF
fin
20kHz
40kHz
80kHz
Frequency Response
0.00dB
0.00dB
0.00dB
Table 9. Frequency Response of LPF
MS1494-J-03
6.144MHz
49.68dB
2014/02
- 27 -
[AK5388A]
Figure 26はMono mode 時の入力バッファ回路例(1st order HPF; fc=0.70Hz, 2nd order LPF; fc=351kHz, gain=-14.5dB)
です。
4.7k
4.7k
Analog In
620
JP1
VP+
Vin+ 68µ
+
15.0Vpp
1n
3.3k
Bias
VP-
10
+
2.8Vpp
AK5388A LIN+
NJM5534
15n
NJM5534
AK5388A LINXLR
VA+
620
10k
JP2
Bias
68µ
+
11k
10µ
AK5388A RIN+
15n
1n
3.3k
Vin-
-
10
+
0.1µ
NJM5534
Bias
VA=+5V
AK5388A RIN2.8Vpp
VP=15V
Figure 26 External Analog Circuit Examples
fin
1Hz
10Hz
Frequency Response
1.77dB
0.02dB
Table 10. Frequency Response of HPF
fin
20kHz
40kHz
80kHz
Frequency Response
0.00dB
0.00dB
0.00dB
Table 11. Frequency Response of LPF
MS1494-J-03
6.144MHz
49.68dB
2014/02
- 28 -
[AK5388A]
5. 測定例
Figure 27 はFFT測定結果です。
[測定条件]
Ta=25ºC; AVDD1/2=5.0V; VREFP1/2=5.0V, VREFL1/2=0V, DVDD=3.3V; VSS1=VSS2=VSS3=VSS4=0V;
fs=48kHz; Signal Frequency =1kHz, -1dBFS, Measured by Audio Precision, System Two.
+0
-10
-20
-30
-40
-50
-60
-70
d
B
F
S
-80
-90
-100
-110
-120
-130
-140
-150
-160
-170
-180
20
50
100
200
500
1k
2k
5k
10k
20k
Hz
Figure 27. FFT (Blue: Left Channel, Red: Right Channel)
MS1494-J-03
2014/02
- 29 -
[AK5388A]
パッケージ
44pin LQFP (Unit: mm)
1.70max
12.0
0 ~ 0.2
10.0
23
33
0.80
12.0
22
10.0
34
12
44
1
11
0.09 ~ 0.20
0.370.10
010
0.600.20
0.15
■ 材料・メッキ仕様
パッケージ材質: エポキシ系樹脂
リードフレーム材質: 銅
リードフレーム処理: 半田（無鉛）メッキ
MS1494-J-03
2014/02
- 30 -
[AK5388A]
マーキング
AK5388AEQ
XXXXXXX
AKM
1
1) Pin #1 indication
2) Audio 4 pro Logo
3) Date Code: XXXXXXX(7 digits)
4) Marking Code: AK5388A
5) AKM Logo
改訂履歴
Date (Y/M/D)
12/12/10
13/02/15
Revision
00
01
Reason
初版
仕様変更
Page
Contents
7
13/05/24
02
誤記訂正
25
14/02/24
05
仕様変更
18-19
アナログ特性
Input Resistance: 3.3 → 3.15k (min), 4.1 → 4.25k (max)
システム設計
Figure 23 を変更
オーディオインタフェース フォーマット
TDM128 modeをスレーブモード使用する際の注意事項
を追記。Figure 10, 11を追加。(以下番号変更)
MS1494-J-03
2014/02
- 31 -
[AK5388A]
重要な注意事項
0. 本書に記載された弊社製品（以下、「本製品」といいます。）、および、本製品の仕様につ
きましては、本製品改善のために予告なく変更することがあります。従いまして、ご使用を
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特約店営業担当にご確認ください。
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要求される用途に使用されることを意図しておらず、保証もされていません。そのため、別
途弊社より書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。
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いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸出ま
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令および規則により製造、使用、販売を禁止されている機器・システムに使用しないでくだ
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ださい。本製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適用
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様がかかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いかね
ます。
6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じ
た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。
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禁じます。
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