NJU20011 デジタル電源制御用 DSC 外 形 概 要 NJU20011 は、デジタル電源向けにリアルタイム性の向上を追及し最適設 計された最大動作周波数 62.5MHz の新日本無線オリジナル DSC（デジタル・ シグナル・コントローラ）です。 DSP とマイクロ・コントローラの特徴を合わせたハイブリッド型 16 ビット固定 小数点 DSP コアと、高速 AD 変換機能、柔軟な PWM 機能など周辺回路を含 めた高速応答の実現に向けた機構を備えます。また、プログラマブルなクロッ ク周波数設定機能、各種スリープ機能などシステム構成や仕事量に応じた消 費電力管理の実現に向けた機構を備えます。 NJU20011FH2 特 徴 DSPコア 通信 ・6ステージのインオーダパイプライン ・ハーバードアーキテクチャバス ・4レベルの優先順位付き割込み ・1系統の高速割込み ・16ビット長／32ビット長混在命令 ・ロードストアアーキテクチャ ・64ビット長の信号処理命令 （積和演算とメモリアクセスの並列実行） ・パイプラインハザード検出ロジック ・分岐先アドレスバッファ ・2つのハードウェアループ ・2つのデータアドレス生成 ・40ビットの算術論理演算 ・+16∼-16ビットのシフト ・UART／I2C／SPI AD変換 ・12ビット分解能 最大2MSPS ・逐次比較型 ・12入力 + 8バッファ + 8 S/H ・PWM波形生成器との同期 ・17リザルトレジスタ PWM波形生成 ・8つの主PWM出力 + 8つの副PWM出力 ・8つの最小1ns分解能出力 ・外部イベント連動の出力停止機能 メモリ ・プログラム フラッシュROM（16kW） ・プログラム RAM（4kW） ・データ RAM（2kW） IOポート・コンパレータ ・20本のIOポート（機能ピンと共用） ・3つの20ns遅延コンパレータ 電源電圧 ・DSPコア/ロジック ・I/O ・アナログ 1.62∼1.98V 3.0∼3.6V 3.0∼3.6V 消費電力 ・240mW@60MHz 動作温度 ・周囲温度 ・ケース表面温度 ・ジャンクション温度 -40∼85℃ -40∼100℃ -40∼105℃ 構造 ・CMOS構造 外形 ・LQFP64-H2（鉛フリー対応） Ver.2011.7.26 -1- NJU20011 機能ブロック図 TESTMODE XIMO16 TEST (RESETB) (STOPEN) TMS TCK TDI TDO TRSTB GPIO BSCAN GPIOA (SFOUT/DDR)[7:6] ブ リ ッ ジ SPI.A TXD RXD EXTCLK TDEB OSCI OSCO B B R G RESETB TIFM TDEB OSCI OSCO TIMI[7:0] TIMO[7:0] STOPEN (TESTMODE) (PA6) RESETB IMRESETB H バス S バス GPIOB (PORT)[7:0] MODE0 MODE1 PFLASH MEMCTL MMI2C ] 0 : 7 [ ) T R O P （ B O I P G STOPENB PMEM SCL SDA EXTCLK GPIOB (SFOUT/DDR)[7:0] DBG16A SIM UART ] 0 : 7 [ ) R D D / T U O F S ( B O I P G P DMEM IO バス制御 PB0 PB1 PB2 PB3 PB4 PB5 PB6 PB7 Y バス制御 ブリッジ ] 0: 7[ ) RTO P （ AO I PG ] 6: 7[ ) R DD / T UO SF( OAI P G X SPCK SPDA SPDB RDYB EXTCLK BRBG PA7 GPIOA (PORT)[7:0] (CLKMONENB) PA4 PA5 PA6 TMS TCK TDI TDO TRSTB RESETOB COPOUTB MONCLK MONCLK CDRESETB LVI EXTCLK [3:0] CLKGEN PWRON EVT[1:0] GPT MRSTB PLL EXTHIRQ VPP/TM[2:0] EXTIRQ[1:0] PWRONENB LVIENB CLKMONENB RTM2 PSATD EXTCLKA EXTCLKB PCLK GPIOC (PORT)[7:0] ] :07 [) RD /D TU O FS ( CO IP G 2 15 [14:13] ] :0 7[ ) T RO P （ C IOP G 1 [14:0] [12:0] VRH VRL [13:0] （PC2) I （PC3) R ] 0[ MW P ] 1[ IM WP ] 2 [ I M W P ] 3 [ I M W P COMPO[1] K L C P ] 0 : 3 1 [ O C M W P ] 0 [ 0 M W P ] 0 [ B 0 M W P ] 1 [ 0 M W P ] 1 [ B 0 M W P ] 2 [ 0 M W P ] 2 [ B 0 M W P ] 3 [ 0 M W P ] 3 [ B 0 M W P GPIOD（PORT)[7:0] COMPO[2] PD0 PD1 PD2 PD3 PD4 PD5 PD6 PD7 I R M W P S P PSPMW [0] [1] [2] [3] COMPO[0] PWMO [0] PWMOB [0] PWMO [1] PWMOB [1] PWMO [2] PWMOB [2] PWMO [3] PWMOB [3] R PWMCO [13:0] I （PC1) PWM PWM PWM PWM （PC0） （PC5) AVDD AVSS VRH VRL 14 COMP3 （PC4) CTLIN [14:0] AVDD AVSS [12:0] 13 [13] PCLK PC0 PC1 PC2 PC3 PC4 PC5 PC6 PC7 GPIOC (SFOUT/DDR)[7:0] EXTCLK AYEXTCLK AN15 AN14 AN13 AN12 AN11 AN10 AN9 AN8 AN7 AN6 AN5 AN4 AN3 AN2 AN1 AN0 （AVSS) AN11 AN10 AN9 AN8 AN7 AN6 AN5 AN4 AN3 AN2 AN1 AN0 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7 D P P P P P P P P 図1 -2- NJU20011 機能ブロック図 Ver. 2011.7.26 NJU20011 AN4 AN6 AN8 AN10 VRH AVDD33_1 AVSS_1 DVSS DVDDIO33 OSCI OSCO RESETB TESTMODE TDO TDI/TMS TCK/TRSTB 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 端子配列 AN2 49 32 PLLVDD18 AN0 50 31 PLLVSS AN11 51 30 DVSS AN9 52 29 PD7/PWM3B AN7 53 28 PD6/PWM3 AN5 54 27 PD5/PWM2B AN3 55 26 PD4/PWM2 AN1 56 25 PD3/PWM1B AVDD33_2 57 24 DVDD18 AVSS_2 58 23 DVSS DVSS 59 22 DVDDIO33 DVDD18 60 21 PD2/PWM1 PC0/COMPI0 61 20 PD1/PWM0B PC1/COMPR0 62 19 PD0/PWM0 PC2/COMPI1 63 18 PB7 PC3/COMPR1 64 17 PB6 NJU20011FH2 9 10 11 12 13 14 15 16 DVDD18 PB0 PB1 PB2 PB3 PB4 PB5 6 PA5 DVSS 5 PA4 8 4 PC7 PA7 3 PC6 7 2 PC5/COMPR2 PA6 1 PC4/COMPI2 (LQFP64-H2) 図2 Ver.2011.7.26 端子配列 -3- NJU20011 端子説明 表 1 端子機能 Pin No. 端子名 I/O （初期状態）) 1 PC4/COMPI2 I/O (Z) 2 PC5/COMPR2 I/O (Z) 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 PC6 PC7 PA4 PA5 PA6 PA7 DVSS DVDD18 PB0 PB1 PB2 PB3 PB4 PB5 PB6 PB7 PD0/PWM0 PD1/PWM0B PD2/PWM1 DVDDIO33 DVSS DVDD18 PD3/PWM1B PD4/PWM2 PD5/PWM2B PD6/PWM3 PD7/PWM3B DVSS PLLVSS PLLVDD18 I/O (Z) I/O (Z) I/O (Z) I/O (Z) I/O (Z) I/O (Z) I/O (Z) I/O (Z) I/O (Z) I/O (Z) I/O (Z) I/O (Z) I/O (Z) I/O (Z) O (Z) O (Z) O (Z) O (Z) O (Z) O (Z) O (Z) O (Z) - 33 TCK/TRSTB I/O (PU) 34 TDI/TMS I/O (PU) 35 TDO I/O (PU) 36 TESTMODE I 37 RESETB I/OD (Z) 38 OSCO O 39 OSCI I -4- 機 能 汎用入出力ポート C ビット 4 コンパレータ 2 信号入力 汎用入出力ポート C ビット 5 コンパレータ 2 参照入力 汎用入出力ポート C ビット 6 汎用入出力ポート C ビット 7 汎用入出力ポート A ビット 4 汎用入手力ポート A ビット 5 汎用入出力ポート A ビット 6 汎用入出力ポート A ビット 7 デジタル GND DSP コア／ロジック用デジタル電源(1.8V) 汎用入出力ポート B ビット 0 汎用入出力ポート B ビット 1 汎用入出力ポート B ビット 2 汎用入出力ポート B ビット 3 汎用入出力ポート B ビット 4 汎用入出力ポート B ビット 5 汎用入出力ポート B ビット 6 汎用入出力ポート B ビット 7 PWM0 出力 PWM0 相補出力 PWM1 出力 IO 用デジタル電源(3.3V) デジタル GND DSP コア／ロジック用デジタル電源(1.8V) PWM1 相補出力 PWM2 出力 PWM2 相補出力 PWM3 出力 PWM3 相補出力 デジタル GND PLL 用デジタル GND PLL 用デジタル電源(1.8V) 簡易 JTAG デバッグ クロック入力/リセット入力 未使用時は開放してください 簡易 JTAG デバッグ データ入力/モード選択入力 未使用時は開放してください 簡易 JTAG デバッグ データ出力 未使用時は開放してください テストモード 通常はデジタル GND に接続してください 外部リセット入力 リセット出力（オープンドレイン出力） 発振器出力 外部クロック入力時は開放してください 発振器入力／外部クロック入力 OSCI と OSCO を使って水晶発振回路が構成できます（OSCI と OSCO 間に帰還抵抗は内蔵していません） 外部クロック入力時は OSCI に入力してください Ver. 2011.7.26 NJU20011 Pin No. 端子名 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 DVDDIO33 DVSS AVSS_1 AVDD33_1 VRH AN10 AN8 AN6 AN4 AN2 AN0 AN11 AN9 AN7 AN5 AN3 AN1 AVDD33_2 AVSS_2 DVSS DVDD18 I/O （初期状態）) I I I I I I I I I I I I I - 61 PC0/COMPI0 I/O (Z) 62 PC1/COMPR0 I/O (Z) 63 PC2/COMPI1 I/O (Z) 64 PC3/COMPR1 I/O (Z) 機 能 IO 用デジタル電源(3.3V) デジタル GND ADC 用アナログ GND ADC 用アナログ電源(3.3V) ADC 用基準電圧入力 ADC 入力 10 ADC 入力 8 ADC 入力 6 ADC 入力 4 ADC 入力 2 ADC 入力 0 ADC 入力 11 ADC 入力 9 ADC 入力 7 ADC 入力 5 ADC 入力 3 ADC 入力 1 アナログ電源(3.3V) アナログ GND デジタル GND DSP コア／ロジック用デジタル電源(1.8V) 汎用入出力ポート C ビット 0 コンパレータ 0 信号入力 汎用入出力ポート C ビット 1 コンパレータ 0 参照入力 汎用入出力ポート C ビット 2 コンパレータ 1 信号入力 汎用入出力ポート C ビット 3 コンパレータ 1 参照入力 記号） I･･･CMOS 入力、O･･･CMOS 出力、OD･･･オープンドレイン出力、Z･･･ハイインピーダンス、 PU･･･プルアップ抵抗付き。 注１） 注２） 注３） 注４） 注５） 全ての GND 端子（DVSS,PLLVSS,AVSS_1,AVSS_2）は PCB 上での配線を IC 近傍で接続して下さい。 DVDD18 と PLLVDD18 は PCB 上での配線を IC 近傍で接続してください。 DVDDIO33 は PCB 上での配線を IC 近傍で接続してください。 AVDD33_1 と AVDD33_2 は PCB 上での配線を IC 近傍で接続してください。 電源投入時は、ロジック用デジタル電源(1.8V)と IO 用デジタル電源(3.3V)の立ち上りによらず、汎用入出力 ポートはハイインピーダンス状態を保持します。 Ver.2011.7.26 -5- NJU20011 絶対最大定格 表 2 絶対最大定格 項 目 電源電圧 グループ 1 グループ 2 グループ 3 周囲温度 動作温度範囲 ケース表面温度 ジャンクション温度 保存温度 入力電圧 1 入力電圧 2 入力電圧 3 熱抵抗 LQFP64-H2 記 号 VDVDD18 VPLLVDD18 VDVDDIO33 VAVDD33_1 VAVDD33_2 VIN1 VIN2 VIN3 TA TC1 TJ TSTG ΘJA ψJT （特記無き場合 動作温度範囲） 定 格 値 単位 -0.3 ~ 2.5 V -0.3 ~ 2.5 V -0.3 ~ 4.6 V -0.3 ~ 4.6 V -0.3 ~ 4.6 V -0.3 ~ 5.5 V -0.3 ~ DVDDIO33 + 0.3 V -0.3 ~ AVDD33_1 + 0.3 V -40 ~ +85 °C -40 ~ +100 °C -40 ~ +105 °C -40 ~ +125 °C 65 ℃/W 6 ℃/W 電圧は全て DVSS=PLLVSS=AVSS_1=AVSS_2=0V を基準とした値です。 絶対最大定格を超えて LSI を使用した場合、LSI の永久破壊となることがあります。 また、通常動作では 電気的特性の条件で使用することが望ましく、この条件を超えると LSI の誤動作の原因になると共に、LSI の 信頼性に悪影響を及ぼすことがあります。 注８） 安 定 し て 動 作 さ せ る た め に 、 DVDD18-DVSS 、 PLLVDD18-PLLVSS 、 DVDDIO33-DVSS 、 AVDD33_1-AVSS_1 および AVDD33_2-AVSS_2 間にデカップリングコンデンサを挿入してください。 注９） グループ 1 に含まれる 5V 耐圧の入力端子は、RESETB、PA4∼7、PB0∼7、PC6∼7、TESTMODE、 TCK/TRSTB、TDI/TMS および TDO です。 注１０） グループ 2 に含まれる入力端子は、PC0∼5 および OSCI です。 注１１） グループ 3 に含まれる入力端子は、AN0∼11 および VRH です。 注１２） 周囲温度およびケース表面温度は、2 層基板(EIA/JEDEC STD 仕様)実装時の値です。 注１３） 保存温度は、フラッシュ ROM へのデータ書込み前の値です。データ書き込み後は、動作温度を参照してく ださい。 注１４） 熱抵抗は、2 層基板(EIA/JEDEC STD 仕様)実装時の参考値です。 注６） 注７） -6- Ver. 2011.7.26 NJU20011 推奨動作条件 表 3 推奨動作条件 項目 DSP コア／ロジック用 デジタル電源電圧 IO 用デジタル電源電圧 アナログ電源電圧 入力クロック周波数 条件 DVDD18=PLLVDD18 DVDDIO33 AVDD33_1=AVDD33_2 OSCI:内蔵 PLL 使用時 OSCI:内蔵 PLL 未使用時 システムクロック周波数 PLL クロック周波数 ハイレベル入力電圧 ローレベル入力電圧 ハイレベル出力電圧 ローレベル出力電圧 アナログ入力電圧 動作温度 グループ 1 グループ 2 グループ 1 およびグループ 2 出力端子（TDO を除く） IOH =-4mA TDO IOH =-8m 出力端子（TDO を除く） IOL =4mA TDO IOL =8m AN0∼11 VRH 周囲温度 ケース表面温度 ジャンクション温度 （特記無き場合 動作電源電圧／動作温度範囲） 記号 最小 標準 最大 単位 VDD 1.62 1.80 1.98 V VDDIO VDDA 3.3 3.3 3.6 3.6 20 30 FSYS FPLL 3.0 3.0 6 0.1 FIN最小 200* - VIH 2 - VIL 0 - 62.5 500 5 VDDIO 0.8 V V MHz MHz MHz MHz V V V VOH 2.4 - - V VOL - - 0.4 V VAN VRH TA TC1 TJ 0 2.7 -40 -40 -40 - VRH VDDA 85 100 105 V V ℃ ℃ ℃ FIN 注１５） 電圧は全て DVSS=PLLVSS=AVSS_1=AVSS_2=0V を基準とした値です。 注１６） PLL クロック周波数を 200MHz 以下で使用する場合は、メーカへ問合せください。 電気的特性 表 4 電源監視 （特記無き場合 動作電源電圧／動作温度範囲） 項目 条件 記号 最小 標準 最大 単位 1.8V 系 100 ms TPWON1 立ち上がり時間 3.3V 系 100 ms TPWON2 パワーオン検出電圧 1.8V 系 0.7 1.0 1.2 V TPWON 1.8V 系検出電圧 1.10 1.33 V VLDET1 1.8V 系解除電圧 1.43 1.62 V VLREL1 低電源電圧監視電圧 3.3V 系検出電圧 2.30 2.70 V VLDET2 3.3V 系解除電圧 2.81 2.97 V VLREL2 低電源電圧検出パルス幅 100 µs TLDET 注１７） 1.8V 系は、DVDD18 及び PLLVDD18 です。3.3V 系は、DVDDIO33、AVDD33_1 及び AVDD33_2 です。 Ver.2011.7.26 -7- NJU20011 表 5 デジタル入力端子 項目 ハイレベル入力電圧 ローレベル入力電圧 入力リーク電流 プルアップ抵抗 プルダウン抵抗 入力容量 条件 グループ 1 グループ 2 グループ 1 およびグループ 2 VI=DVDDIO33 またはDVSS TDO, TDI/TMS, TCK/TRSTB - （特記無き場合 動作電源電圧／動作温度範囲） 記号 最小 標準 最大 単位 5 V 2 VIH V VDDIO 0 0.8 V VIL -2 2 µA IIL 25 100 kΩ RIPU 35 125 kΩ RIPD 3.2 pF CIN 表 6 デジタル出力端子 項目 ハイレベル出力電圧 ローレベル出力電圧 条件 出力端子（TDO を除く） IOH=-4mA TDO IOH=-8mA 出力端子（TDO を除く） IOH=4mA TDO （特記無き場合 動作電源電圧／動作温度範囲） 記号 最小 標準 最大 単位 VOH 2.4 - - V VOL - - 0.4 V IOFF -2 - 2 µA IOH=8mA オフリーク電流 V0=DVDDIO33 またはDVSS 表 7 AD 変換器 項目 入力インピーダンス 入力電圧範囲 リファレンス入力電圧 リファレンス入力電流 変換時間 サンプリング時間 ADC クロック周波数 分解能 積分比直線性誤差 微分比直線性誤差 ゲインエラー オフセットエラー 条件 AN0~5, プリアンプ OFF AN6~11, プリアンプ OFF AN0~11 VRH VRH=3.3V ＡＤC クロック サンプリング時間含む ADC クロック VRH=VAVDD33_1=3.3V プリアンプ OFF 入力電圧範囲：0.165V∼3.135V （特記無き場合 動作電源電圧／動作温度範囲） 記号 最小 標準 最大 単位 1kΩ/20pF ZAN1 1.8kΩ/20pF ZAN2 0 VRH V VAN VRH 2.7 VDDA V IRH 2.1 3.9 7.8 mA TADC 14 - - cyc TSMPL FADC NRES EINL EDNL EGAIN EOFF 1 7 -8 -5 -100 20 12 - 28 8 5 0 80 cyc MHz Bits LSB LSB LSB LSB 表 8 コンパレータ 項目 同相入力電圧範囲 応答時間 オフセット電圧 -8- 条件 比較電圧±50mV 入力 同相入力電圧範囲 （特記無き場合 動作電源電圧／動作温度範囲） 記号 最小 標準 最大 単位 VDVDDIO33−1.5 0 VCMP V 20 ns TRES 60 mV VCMPIO Ver. 2011.7.26 NJU20011 表 9 PWM 生成器 項目 分解能 応答時間 条件 微細モード（FPWM クロック） 通常モード（CPWM クロック） コンパレータ入力 （特記無き場合 動作電源電圧／動作温度範囲） 記号 最小 標準 最大 単位 1000 MHz FRES1 145 MHz FRES2 200 ns TRES 表 10 電源電流 項目 DSP コア/ロジック用 デジタル電源電流 IO 用デジタル電源電流 アナログ電源電流 条件 DVDD18=PLLVDD18=1.8V TA=25°C 無限ループ FPLL=480MHz FIN=20MHz FSYS=60MHz PWM周期=100KHz DVDD18=PLLVDD18=1.8V IDLEスリープ TA=25°C FPLL=480MHz FIN=20MHz FSYS=60MHz PWM周期=100KHz DVDD18=PLLVDD18=1.8V TA=25°C WAITスリープ FPLL=480MHz FIN=20MHz PWM 周期=100KHz DVDD18=PLLVDD18=1.8V TA=25°C SIESTAスリープ FPLL=480MHz FIN=20MHz DVDD18=PLLVDD18=1.8V TA=25°C STOPスリープ FIN=停止 DVDDIO33=3.3V TA=25°C 無負荷 FIN=20MHz PWM周期=100kHz DVDDIO33=3.3V TA=25°C STOPスリープ FIN=停止 AVDD33_1=AVDD33_2=3.3V TA=25°C 全プリアンプOFF VRH=AVDD33_1 AVDD33_1=AVDD33_2=3.3V TA=25°C 全Disable VRH=オープン （特記無き場合 動作電源電圧／動作温度範囲） 記号 最小 標準 最大 単位 IDD1 - 75 - mA IDD2 - 71 - mA IDD3 - 32 - mA IDD4 - 5 - mA IDD5 - 0.06 - mA IDDIO1 - 1 - mA IDDIO2 - 0.2 - mA IDDA2 - 27 - mA IDDA3 - 0.3 - mA 表 11 フラッシュ ROM （特記無き場合 動作電源電圧／動作温度範囲） 項目 条件 記号 最小 標準 最大 単位 リテンション 10 year 書き換え（消去/書込み） 25℃（Ta） 100 cyc 消去時間 20 40 ms 書込み時間 20 40 µs 読出し時間 30 ns 注 18） 書き換え後に読み込み確認をしていただき、データが一致していることを確認してください。 Ver.2011.7.26 -9- NJU20011 1. 電源・リセット 1.1 電源 デバイスの電源投入は入出力端子の電源である 3.3V 系電源を投入した後に、内部使用の 1.8V 系電源を投入 してください。逆に電源遮断は内部使用の 1.8V 系電源を落とした後に、入出力端子の電源である 3.3V 系電源を 遮断してください。 そのためには 3.3V 系電源に LDO の入力を接続し、1.8V 系電源にその LDO 出力を接続する方法を推奨しま す。また、デバイスを正常動作させるには 3.3V 系電源は VDD33 の範囲、1.8V 系電源は VDD18 の範囲にしてく ださい。この範囲以外にあるときの動作は保証されません。 電源投入は、3.3V 系電源が VDD33L に達するまで、1.8V 系電源を VDD18L 以下にしてください。また、同様に 電源遮断は 3.3V 系電源が VDD33L 以下に落ちるまでに、1.8V 系電源を VDD18L 以下にしてください。1.8V 系 電源が VDD18L 以上の電圧であるとき、3.3V 系電源は電源差（VDD33L-VDD18L）を設けてください。 3.3V 系電源と 1.8V 系電源のどちらかが印加されるていない場合、外部端子はハイインピーダンス状態になり ます。 表12：パワーアップ電源パラメータ パラメータ 最小（V) 標準（V) 最大（V） VDD33 2.97 3.3 3.63 VDD33L 2.3 - VDD33 VDD18 1.62 1.8 1.98 VDD18L 0.7 - VDD18 電源差 VDD33L-VDD18L - - 図3: 電源投入・遮断シーケンス VDD33 3.3V系VDD端子 VDD33 仕様下限値 VDD33L VDD18 1.8V系VDD端子 VDD18 仕様下限値 VDD18L VSS RESETB端子 TEST端子 ※ 連続で電源投入と遮断を繰り返す場合も同様です。 - 10 - Ver. 2011.7.26 NJU20011 1.2 RESET端子 RESETB 端子は 3.3V 系電源と 1.8V 系電源端子の両方の電圧レベルが動作電圧（3.3V 系電源では VDD33、 1.8V 系電源では VDD18）以上になるまではローレベルでなくてはなりません。RESETB 端子を使用する際には、ハ イレベルのドライブを入力すると LSI 内部のプルダウン回路と衝突（ショート）する可能性があるので、プルアップとオ ープンコレクタあるいはオープンドレインのローアクティブ専用の回路を使用してください。 図4: 電源投入・遮断シーケンス チップ内部 プルアップ抵抗 RESETB端子 VDD33L VDD18L オープンコレクタ/ オープンドレイン この LSI 内部で RESETB 端子をプルダウンする要因は、１）パワーオン回路 ２）LVI 回路による低電圧検出 ３） クロックロス ４）COP リセットなどです。パワーアップの際に外部で RESETB 端子を開放しても、内部要因により RESETB 端子がローレベルドライブすることがあります。 1.3 RESET端子 TESTMODE 端子は常にローレベルに固定してください。また、デバッグ関係の端子は 3.3V 系電源あるいはグラ ンドレベルに固定してください。 2. 機能概要 NJU20011 は 16 ビットの DSP である "XIMO16A" をコアとした、計測制御用マイコンに必要な基本的なモジ ュールを内部に持ったデバイスです。 内部には最大 256 ワードの IO 領域にマッピングされた MMI2C や SPI.A な どの通信モジュール、波形生成機能を持つ PSPWM、12 ビット最大 2MHz 動作の PSATD、約 16K ワードのプロ グラムとデータ用フラッシュ ROM、約 4K ワードのプログラム用 RAM、約 2K ワードのデータ用 RAM があります。 内部バスは DSP のプログラムを転送する P バス、データバスのうち読み書き可能な X バス、積和演算の係数 等読み出し等に使用する Y バスがあります。また、IO ペリフェラルモジュールは X バスまたは S バスを使用します。 2.1 外部端子 外部端子は、機能入出力端子、デジタル内部電源端子、デジタル入出力用の電源端子、アナログ電源端子、 PLL 専用電源端子で構成されます。すべての出力端子と入出力端子はリセット端子によりデバイス内のクロック に非同期でハイインピーダンス状態になります。 2.2 動作モード NJU20011 にはテスト動作を示すテストモードと、ユーザー動作を示すユーザーモード及びブートモードがあり ます。ユーザーモードとブートモードは例外処理ベクタが異なり、ブートモードはデバイス起動時にブート ROM コー ドを実行するように動作します。（ブートモードのリセットベクタはブート ROM コードの先頭アドレスを指し示しま す。） 各モードエントリーは TESTMODE 端子、RESETB 端子と JTAG 関連端子の状態で定められます。 また、デ バッガーなどで JTAG を使用している JTAG アクティブ状態と JTAG を使用していない JTAG 初期化状態とでモー ドエントリー方法が異なります。 Ver.2011.7.26 - 11 - NJU20011 ブートプログラムは MMI2C あるいは UART を使用して、内部メモリにデータを書き込みます。ブート動作での起 動デバイスの選択は PC6 端子、PC7 端子で行われます。この端子による起動デバ イスの選択はソフトウェアによ り GPIO モジュールを通して行われます。 モードのエントリ方法等は、Alligator ユーザー仕様書を参照願います。 2.3 メモリマップとメモリ NJU20010 は 64K ワードのアドレス空間のうち、0x0000 から 0x00ff までを 256 ワードの IO 空間,0x800 から 0x0FFF までをデータ用 RAM から成る DMEM、0x6000 から 0xFFFF までをプログラム用メモリとして、ユーザー プログラムや例外処理ベクタやブートメモリ空間を持ち、PROM や RAM からなる PMEM とします。 IO レジスタは 0x0000 から 0xff の 256 ワードのアドレス空間におかれます。バス接続は S バスあるいは X バスになります。割り込みベクタの割り付けは、ユーザーモードとブートモードは異なるベクタアドレスを持って います。IO 領域レジスタ及びベクタアドレスの詳細は Alligator ユーザー仕様書を参照願います。 - 12 - Ver. 2011.7.26 NJU20011 P バス 256 2K 0x0000 0x00FF X バス Y バス S バス IO （256) I/O 0x0800 DRAM 0x0FFF 0x6000 PRAM 4K 64 0x6DFF 0x6E00 0x6E3F PREG 0xC000 PROM 16K 0xFCFF 0xFD00 512 224 28 4 0xFEFF 0xFF00 BROM PROM 0xFFDF 0xFFE0 VRAM 0xFFFB 0xFFFC 0xFFFF PROM 図 5 メモリマップ Ver.2011.7.26 - 13 - NJU20011 2.4 その他の機能 JTAG 機能を使用したデバッグ動作をするとき、ハードウェアデバッグモードでのバッググランド動作 状態（ブレークポイントヒット後のデバッグアクティブ状態）にあるとき、次にモジュールの動作が停止 されます。また、バスタイムアウト機能は停止されます。 バスエラーを出力する動作は内部バス制御部と IO バス制御部が行います。バスエラーを検出すると、 内部バ ス制御部が内部モジュールに対して、バスアクセス強制終了（バスターミネート）要求をアサートし、以下のモジュー ルのうち、バスアクセスを行っているモジュールはその信号を受けてバスアクセスを強制終了します。 デバイス ID は 0x000025a5 になります。その内訳は、新日本無線(株)の生産者番号は 0x52（バンク 6）、バージ ョンは 0x0 と部品番号は 0x0002 です。 デバイスID[31:0] ビット位置 [31:28] [27:12] [11:1] [0] ビット長 4 16 11 1 内容 バージョン 部品番号 生産者番号 固定値 コード 0000 0000 0000 0000 0010 010 1101 0010 1 表 13 デバイス ID 3. 内蔵ペリフェラル NJU20010 には各種モジュールが含まれています。各モジュールの詳細は別冊の Alligator ユーザー仕様書 及び Ximo16A ユーザー仕様書 を参照してください。 - 14 - モジュール名(略語) モジュール名 XIMI16A ＤＳＰコア SIM システム制御モジュール MEMCTL メモリ制御モジュール BOOTPGM ブートプログラム PMEM プログラムメモリモジュール DMEM データメモリモジュール GPIO 汎用入出力ポートモジュール PSATD 電源制御用 A/D 変換モジュール COMP3 コンパレータモジュール RTM2 リアルタイマー2 モジュール GPT 汎用タイマーモジュール SPI.A SPI モジュール UART UART モジュール Ver. 2011.7.26 NJU20011 MMI2C MMI2C モジュール EXTHIRQ 外部高速割り込みモジュール PSPWM 電源制御用 PWM モジュール 表 14 モジュール仕様 （以降、各モジュールのアウトラインを説明します。詳細はAlligatorユーザー仕様書を参照願います。） 4. SIM(System-Integration-Module) LSI 全体の制御は SIM（System-Integration-Module）で行われます。この SIM はクロック制御、例外制御、リセ ット制御、モードエントリー部からなります。この SIM は DSP コアである XIMO16A と直に接続されたモジュールに なります。 OSCI OSCO 発振器 システムクロック 生成器 PLL /N クロック制御 STOPENB MONCLK 内部リセット RESETB IMRESETB リセット制御 CDRESETB RESETOB COPOUTB SIM （System-Integration-Module） COP SPECIAL 内部 DSP モードエントリー 割込み制御 内部モジュール 図 6 SIM ブロックダイアグラム 4.1 クロック制御 クロック制御部は、SIM 外部に接続される発振器、あるいは内蔵 RC 発振器と PLL を持った生成器とを制御し、 まずメインクロックを生成します。発振器を使用しないときは、OSCO 端子をオープンとし、OSCI から外部クロック を入力します。この発振器出力あるいは内蔵 RC 発振器出力を発振クロック(gclk)とします。そして、gclk の 1/2 分 周のクロックを基本クロック(iclk)とします。また、外部クロックのデューティと最高周波数の仕様は別定義されま す。 この gclk を生成器に入力し、メインクロック(mclk)を生成します。内部がリセット状態にあるときに生成器は初期 化され停止し、基本クロック(iclk)がメインクロックとなります。ソフトウェアにより生成器を動作開始させ、その後、 生成器が安定動作をすると、生成器クロックがメインクロック(mclk)となります。 この生成されたメインクロックを使用してシステムクロックを生成し、内部に供給します。 外部入力のモニター用クロック（MONCLK 信号）は発振クロック(gclk)のクロックモニター動作に用いられます。 Ver.2011.7.26 - 15 - NJU20011 クロック系の特徴 ･ DSPコア/PWM生成/ADC制御 ･ 電源制御に重要な3つの機能で独立した動作周波数設定 ･ 動的変更OK ･ 機能、負荷に応じた消費電力制御が可能 4.1.1 発振器 OSCSEL 信号がハイレベルであるとき、発振クロック(gclk)は OSCI/OSCO に接続される発振器より生成されま す。OSCI 信号は水晶発振器入力、または外部クロック入力となります。OSCO 信号は水晶発振器出力となります。 また外部クロックを入力する場合は使用しません。 発振器が動作を始めクロックを出力し始めた後、安定動作とみなされると、クロックが出力されます。外部の電源 電圧が低下状態にあり、CDRESETB 信号がアサートされている状態、または OSCSEL がローレベルであるとき、 発振器は停止します。 また STOPENB 信号がローレベルであり、かつスリープ動作の STOP 状態になる場合にも発振器は停止します。 STOPENB 信号がハイレベルであるときは、スリープ動作に関わらず発振器は常に動作します。 4.1.2 生成器 発振クロック（gclk）を PLL により逓倍、分周器で分周、そして望む周波数の生成器クロックを生成します。リセッ ト状態であるときは生成器は初期化、パワーダウン状態であり、ホストレジスタビットは初期化されます。コールドリ セットやスリープ動作の STOP 状態にあるとき、STOPENB 信号がローレベルであれば生成器はパワーダウンモ ードになります。 リセット状態にあるとき、生成器の動作は停止された状態にあります。リセット復帰後、ホストがソフトウェア設定 で生成器の動作を開始させる必要があります。生成器の動作は停止しているとき、システムは基本クロック(iclk） と同じ周波数で動作しています。 ソフトウェアにより生成器を動作させると、OSC クロック周波数を逓倍した PLL クロックを生成します。そして、こ の PLL 出力のクロックは、１）PSPWM 用２）PSATD３）それ以外の LSI 全体に配られ、それぞれの設定に従って 動作クロックを生成します。LSI 全体で使用するクロックはシステムクロックと呼ばれ、SIM 内部の分周器より生成 されて分配されます。 4.2 低消費電力動作 低消費電力動作には生成器の逓倍比と分周比を設定してマスタ−クロックの周波数を変える方法と sleep 命令 実行によるスリープ動作による方法があります。 4.2.1 ソフトウェアによる生成器の設定値変更 生成器内の分周器に対するパラメータ変更による生成クロック信号の周波数変更は、PLL を含む逓倍器の動作 には無関係であるので比較的短い回復時間でクロック出力を開始します。 生成器内の逓倍器に関するパラメータ変更では、逓倍器の PLL の動作を変更することになるので、PLL 動作の 変更そして安定後に、クロック出力を開始することになります。このような生成器の設定値変更は動作安定するま で、生成器クロックは停止されます。 4.2.2スリープ動作 sleep 命令を実行したとき、スリープ動作の各状態に移行します。スリープ動作には STOP,SIESTA,DOZE、 WAIT、IDLE の各状態があります。それらのステージでは以下の内部動作をすることにより、消費電力を下げるこ とになります。スリープ動作からの復帰はリセットあるいは割り込みからになります。割り込みからの復帰はこのス リープ動作固有のステートフローを使用しますが、リセットからの復帰はリセットのステートフロー内の動作になりま す。 - 16 - Ver. 2011.7.26 NJU20011 STOPENB 信号がハイレベルであるとき、STOP 動作では STOP 状態には入らず SIESTA 状態になります。 スリープ-SIESTA 動作では生成器を停止させますが、GENEN ビットをクリアした生成器停止状態からのスリー プ-SIESTA 動作であれば、PLL の電源を遮断された状態になり、一層の低消費電力動作が可能になります。す。 また、スリープ状態からの復帰条件はインテグレーションによって定められます。 4.3 リセット制御 リセット制御部は多種のリセットソースから内部リセットを生成します。リセットソースは内部リセット、発振器、生 成器、クロック出力動作に影響を与えます。 リセットソースの種類によって、コールドリセット、エラーリセット、通常リセットの種類の動作があります。リセットソ ースは外部端子だけではなく、いくつか存在します。リセット解除後、そのリセット要因を知ることが出来ます。この リセットソースにより内部動作の停止制御がおこなわれます。ります。内部リセット解除後に、SOFTRST ビットのセ ットでソフトウェアリセットを確認出来ます。リセット要因のうち、コールドリセット、クロックモニターリセット、生成器エ ラーリセット、システムエラーリセット、COP 内部リセット、ソフトウェアリセットはリセット出力 RESETOUT 信号とし て外部に出力されます。 リセット端子の接続はインテグレーションによって異なりますが、標準ではリセット出力 RESETOUT および COP 外部リセット出力 COPOUT は外部リセット入力信号と Wired OR で接続され、RESETB 端子より入力される外部 リセット信号となります。 4.4 COP（Computer-Operated-Properly） システムが正常に動作しているかを検出するハードウェアです。別名WDT（Watch-Dog-Timer）とも呼ばれます。 基本クロック（iclk）を最長 224-1（16777215 サイクル:1.6Hz~@27MHz）間隔で動作チェックをする事が可能です。 4.5 バスタイムアウト/不正動作割込み/不正動作割込み 内部バスに接続されたペリフェラルはアクセス時間の延長を図ることが出来ます。しかしながら、なんらかの問題 でペリフェラルがバスを開放しないとき、バスタイムアウト時間を超えたときにバスタイムアウトとして割り込みが発 生します。 4.6 WUT (Wake Up Timer) SIM は基本クロック(iclk)によって動作するタイマ、WUT(Wake Up Timer)を持っています。WUTE ビットをセット するとこのタイマは動作状態になります。 4.7 例外制御と割り込み 割込みやリセットなどのベクターなどを処理する例外制御部はベクターアドレス生成と割込み制御機能を持ちま す。ペリフェラルからの割込み要求入力は全部で 32 本可能です。ソフトウェアの設定により、その割込み要求入力 から 12 本のペリフェラル割込みを割り当てる必要があります。それらの割込みはそれぞれベクターアドレスと割込 みレベルを設定することが可能です。 4.8 高速割込み（FINT) 高速割込み処理では通常割り込みのように例外ベクタを使用せずにあらかじめ設定されたアドレスの内容を実 行先頭アドレスとします。 4.9 動作モードとそのエントリー デバイスはいくつかの動作モードを持ちます。通常はユーザーモードで動作しますが、プログラムとデータを初期 化する目的で、ユーザーモードに対して異なるベクターを持つブートモードを持ちます。 それらのモードに入るには、TIFM/TRSTB/TCK/TDI 信号を使用します。その内容は RESETB 信号の立ち上が りで内部に取り込まれますブートモードではブートメモリ内のブートプログラムが動作して、外部デバイスがペリフェ ラルを通して内部 RAM にデータを書き込みます。 電源投入、逓倍比、オプション変更、外乱などによって、PLL そのものが安定化時間を必要であるとき、比較的 長い安定化時間が要求されます。このとき、COP 動作は自動的に停止状態にあります。 Ver.2011.7.26 - 17 - NJU20011 5. Ximo16 アーキテクチャ概要 5.1 構成 図 6 にコアのブロック図を示します。コアはフロー制御ユニット、命令デコードユニット、データアドレス生成ユニッ ト、データ演算ユニットの 4 つの部分から構成されます。 フロー制御ユニットでは 2 つゼロオーバーヘッドループ機構、及び分岐予測器によるプログラムフロー制御が行 なわれます。 命令デコードユニットでは、命令キューによるの可変長命令の整列、命令デコード、分岐命令によるプログラムフ ロー制御などが行なわれます。 データアドレス生成ユニットは、ポインタ演算用に 2 つの 16 ビットアドレス演算器を持っています。この演算器は 有効アドレス計算及びポインタレジスタ自動更新のために用いられます。命令毎に最大 2 つのアドレス生成と２つ ポインタレジスタの更新を行なうことが可能です。ポインタレジスタの自動更新ではポストインクリメント/デクリメント、 リングバッファ用のモジュロアドレッシング、FFT 用のビットリバースアドレッシングをサポートしています。 データ演算ユニットでは、演算器として、1 つの 40 ビット ALU、1 つの 40 ビットバレルシフタ、1 つの 16 ビット乗 算器を持っています。 40 ビット ALU では 16/32/40 ビットの算術論理演算を行ないます。40 ビットバレルシフタでは最大 40 ビットデー タの＋16∼−16 ビットシフトが行なえます。40 ビット長の演算では 2 本の 40 ビットアキュームレータレジスタによっ て演算結果を保持することができます。16 ビット乗算器は 16 ビット × 16 ビットの乗算を 1 サイクルで行い 32 ビ ットの乗算結果を得ることができます。ALU と乗算器は、命令によって同時に使用することができます。1 命令内で 加減算と乗算を並列に実行することで 1 システムクロック毎に 1 回の積和演算を実行することが可能です。 図 7 ブロック図 - 18 - Ver. 2011.7.26 NJU20011 5.1.1 アドレス空間 アドレス空間は 16 ビットで、ワード長が 16 ビットです。よって 64KWord の空間を持ちます。データアドレス/プロ グラムアドレスとも同じ論理空間内に存在します。 データメモリとして扱う場合、16 ビットワードまたは 32 ビットロングワードとしてアクセスできます。32 ビットロング ワードとしてアクセスする場合、データは偶数アドレスに整列されている必要があります。 5.1.2 バス コアは統一された 1 つの論理空間を持ちますが、ハーバード型のアーキテクチャで構成されており、プログラムバ スとデータバスは分離されています。 プログラムバスは 1 サイクルあたり 64 ビット分の命令語をメモリより読み込みます。読み込まれた命令語は命令 キューによって整列されます。 データバスはリード/ライト共通の 32 ビットバスが 1 つと、リード専用の 32 ビットバスが 1 つあります。命令によっ て、2 つのデータバスは同時に使用することができます。 ・32 ビット リード/ライト共通データバス (X バス) ・32 ビット リードデータバス (Y バス) ・64 ビット プログラムバス (P バス) Ver.2011.7.26 - 19 - NJU20011 5.2 コアレジスタ レジスタユーザーモデルを図 6 に示します。コアのレジスタは 16 本の 16 ビットデータレジスタと 8 本の 16 ビット ポインタレジスタを中心に構成されています。このほかに、40 ビットのアキュームレータレジスタ 2 本、データアドレ ス生成の設定レジスタ 3 本 x2 セット、ハードウェアループ設定レジスタ 3 本 x2 セットなどから成ります。 図 8 レジスタモデル - 20 - Ver. 2011.7.26 NJU20011 表 15 レジスタの種類 種類 機能 リセット時 汎用データレジスタ d0 - d15 d1.0 - d15.14 d0からd15までの16ビット、16本のレジスタを表します。 通常は16ビットレジスタとして使用されますが、命令によって32ビット、8本のレジスタとして使用 できます。 不定 アキュームレータレジスタ a0 a0i/a0h/a0l a1 a1i/a1h/a1l 2本の40ビットレジスタa0/a1を表します。アキュームレータレジスタは8ビットのa0i/a1i、16ビット のa0h/a1h、16ビットのa0l/a1l、と3つの部位に分解してアクセスすることができます。 a0i/a1iを読み出す場合は、最上位ビットであるビット7から符号拡張した値が得られます。これら 上位の8ビットは積和演算などの累加算によるオーバーフローを保持するために用いられます。 不定 ポインタレジスタ p0 - p5/fp/sp p0/p1/p2/p3/p4/p5/fp/spの8本の16ビットレジスタを表します。これらのレジスタはアドレス空間 を指示するためのポインタレジスタとして用いられます。 spはスタックトップを指示するためのポインタとして使用されます。 fpはスタックフレームを指示するためのポインタとして、一部の命令で特殊な操作、アドレッシン グがサポートされています。 p0-5/fp: 不定 ステータスレジスタ st cc stレジスタを表します。ALU/シフト演算での各コンディションコードビット、割込みレベルを表すビッ トなどから成ります。 ccレジスタはコンディションコードレジスタで、stレジスタの下位8ビットのみを指します。このシン ボルでアクセスする場合、上位8ビットの読み出し/書きこみはできません。 0xC000 動作モードレジスタ pm pmレジスタを表します。予測分岐やストアバッファの設定ビットなどから成ります。 0x0000 プログラムカウンタレジスタ pc 実行するプログラムのアドレスを指示します。プログラムフロー制御命令によって操作されます。 不定 ループカウンタレジスタ c0/c1 2本の16ビットレジスタc0/c1を表します。ハードウェアループ動作でのループ回数カウンタとして 使用されます。 0x0000 ループスタートレジスタ s0/s1 2本の16ビットレジスタs0/s1を表します。ハードウェアループ動作でのループ上限アドレスを指示 するレジスタとして使用されます。 不定 ループエンドレジスタ e0/e1 2本の16ビットレジスタe0/e1を表します。ハードウェアループ動作でのループ下限アドレスを指示 するレジスタとして使用されます。 不定 ポインタモデファイレジスタ m0/m1 2本の16ビットレジスタm0/m1を表します。通常はポインタレジスタの自動更新でのステップ値と して使用されます。 不定 バッファサイズレジスタ l0/l1 2本の16ビットレジスタl0/l1を表します。データアドレス生成ユニットの動作モード設定や循環バッ ファアドレッシング時のバッファサイズ値として使用されます。 0x0000 バッファアドレスレジスタ n0/n1 2本の16ビットレジスタn1/n0を表します。循環バッファアドレッシング時のバッファの先頭アドレス として使用されます。 不定 pc内部スタックレジスタ spc 高速割込み時にpcレジスタの値がコピーされます。 不定 st内部スタックレジスタ sst 高速割込み時にstレジスタの値がコピーされます。 不定 c0/c1内部スタックレジスタ sc0/sc1 高速割込み時にc0/c1レジスタの値がコピーされます。 不定 s0/s1内部スタックレジスタ ss0/ss1 高速割込み時にs0/s1レジスタの値がコピーされます。 不定 e0/e1内部スタックレジスタ se0/se1 高速割込み時にe0/e1レジスタの値がコピーされます。 不定 Ver.2011.7.26 sp: 0xFFDF - 21 - NJU20011 5.2.1 ステータスレジスタとコンディションコードレジスタ ステータスレジスタ st は 16 ビット幅のレジスタで、ビット 7 からビット 0 は演算のコンディションコードレジスタ cc で構成されています。このほかに割込みステータスビット、レジスタバンクビットなどがあります。 表 16 st レジスタのビット割り当て ビット位置 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 シンボル I1 - B U E S F N V Z C I0 FI EE - - 表17 stレジスタ内のビット ビット 説明 C 加算命令の場合、キャリーが発生するとセットされ、そうでない場合クリアされます。 減算/比較命令の場合ボローが発生するとセットされ、そうでない場合クリアされます。 Z 演算の結果がゼロの場合にセットされ、そうでない場合にクリアされます。 リセット後の値 0 0 V 演算の結果、オーバーフローが発生するとセットされ、そうでない場合にクリアされます。 0 N 演算結果の最上位ビットがコピーされます。 0 F 演算の結果、オーバーフローが発生するとセットされます。ユーザーが明示的にクリアしない 限りクリアされないスティッキービットです。 0 S 演算の結果、飽和処理が行なわれた場合にセットされます。ユーザーが明示的にクリアしない 限りクリアされないスティッキービットです。 0 E アキュームレータをディスティネーションとする演算の結果、アキュームレータのビット39からビ ット31までが全て1または全て0で無い場合にセットされ、そうでない場合にクリアされます。 これは40ビットアキュームレータの値を2の補数とした場合、アキュームレータの拡張ワード部 分に有意なデータが存在しているかどうかを指示します。 0 U コンディションコピー命令ccpによってセットまたはクリアされます。 0 B レジスタバンクの現在選択されているバンクを表します。 0 EE エラー例外の発生を表すステータスビットです。 エラー例外を受け付けるとセットされます。 FI 高速割込みのステータスを表すビットです。 高速割込みを受け付けるとセットされます。 I0 コアの割込みマスクレベルとして使用されます。 1 I1 1 コアの割込みマスクレベルとして使用されます。 0 0 5.2.1.1 コンディションコードレジスタ コンディションコードレジスタ cc は st レジスタの下位 8 ビットで構成されます。このレジスタには ALU/シフタによる 演算のコンディションが格納されます。 一部の命令はシンボル cc によってこのレジスタのみにアクセスすることが可能です。 - 22 - Ver. 2011.7.26 NJU20011 5.2.1.2 コンディションコード 条件付きブランチ/ジャンプ命令、条件付きレジスタ間転送命令、コンディションコピー命令では以下のコンディシ ョンコードを使用できます。 シンボル condition フィールド 真の条件 比較命令後 ビットの状態 の意味 != Z=0 意味 zc b_00000 Z clear 等しく無い zs b_00001 Z set 等しい == Z=1 gt b_00010 signed greater than 大きい(符号有り) > N=V and Z=0 ge b_00011 signed greater than or eqaul 大きい又は等しい(符号有り) >= N=V lt b_00100 signed less than 小さい(符号有り) < N!=V le b_00101 signed less than or equal 小さい又は等しい(符号有り) <= N!=V or Z=1 ugt b_00110 unsigned greater than 大きい(符号無し) ule b_00111 unsigned less than or equal > C=0 and Z=0 <= C=1 or Z=1 >= C=0 < C=1 vc 小さい又は等しい(符号無し) b_01000 unsigned greater than or equal 大きい又は等しい(符号無し) (C clear) b_01001 unsigned less than (C set) 小さい(符号無し) b_01010 V clear オーバーフロー無し vs b_01011 V set オーバーフロー有り nc b_01100 N clear 正又はゼロ >=0 N=0 ns b_01101 N set 負 <0 N=1 al b_01111 always 条件無し(常に真) - fc b_10000 F clear スティッキーオーバーフロー無し F=0 fs b_10001 F set スティッキーオーバーフロー有り F=1 sc b_10010 S clear 飽和演算無し S=0 uge/cc ult/cs V=0 V=1 ss b_10011 S set 飽和演算有り S=1 ec b_10100 E clear 拡張アキュームレータ不使用 E=0 es b_10101 E set 拡張アキュームレータ使用 E=1 uc b_10110 U clear Uビットクリア U=0 us b_10111 U set Uビットセット U=1 表 18 コンディションコード一覧 5.2.2 pmレジスタ pm(Processor Mode)レジスタはコア全体の動作モードを切り替える設定ビットから構成されています。分岐予 測機能の on/off、ストアバッファの on/off、丸めモードの切り替えビットなどからなります。 ビット位置 15 14 13 12 11 10 9 8 7 6 5 4 3 2 シンボル - - - - - - - - - - - RM - - 1 0 BPEN SBEN 表 19 pm レジスタのビット割り当て Ver.2011.7.26 - 23 - NJU20011 ビット SBEN 説明 ストアバッファの設定ビットです。 0:ストアバッファオフ 1:ストアバッファオン リセット後の値 0 BPEN 分岐予測器の設定ビットです。 0:分岐予測オフ(全エントリ無効) 1:分岐予測オン 0 RM rnd命令での丸めモードを選択します。 0：四捨五入 1:偶数丸め 0 表 20 pm レジスタ内のビット 5.2.2.1 SBENビット コアはストアバッファと呼ばれるメモリへの書き込みデータ用一時バッファを持っており、SBEN ビットをセットする とストアバッファの動作を有効にします。ストアバッファはメモリへの遅延書き込みを実現することでバス競合による コアのパイプラインストールを軽減することが可能です。ストアバッファを有効にしている場合、データメモリ空間へ のアクセスは命令の実行順と異なる場合があります。 たとえば以下のような命令手続きを実行するとき、 mov.w (0x1000), d0 mov.w d0, (0x1001) ストアバッファが有効な場合、アドレス 0x1000 への書き込みは一度ストアバッファに保持され、アドレス 0x1001 か らの読み出しが先に処理されます。コアのパイプラインはストールしません。 ストアバッファが無効な場合、アドレス 0x1000 への書き込み終了を待ってからアドレス 0x1001 からの読み出し が実行され、その間コアはストールします。この動作は読み書きする相手がメモリである場合、ユーザが特に意識 する必要はありません。しかし IO 領域にマップされるペリフェラルに対するアクセスを行なう場合、バスアクセスの 順序が意味を持つことがあるため注意が必要です。 以下のケースでは SBEN ビットの状態に関わらずストアバッファを含む書き込みトランザクションが全て処理され た後に実行されることが保障されます。 ・同じアドレスに対する Write After Read ・movp.w 命令によるリードアクセス ・メモリオペランドに対するビット操作命令 5.2.2.2 BPENビット コアは分岐先アドレスを最大 16 個保持することができる分岐予測器をもっており、BPEN ビットをセットすると分 岐予測器の動作が有効になります。分岐予測器はフルアソシエイティブ型の 16 エントリ分岐先アドレスキャッシュ と各エントリに対する 2 ビットの分岐方向履歴バッファから構成されています。コアは bra/jmp/call 命令のいずれか を実行する場合に分岐予測器に対してエントリの作成(すでにエントリが存在する場合は、分岐履歴バッファの更 新)を行います。 エントリの作成/破棄は FIFO 方式で行なわれ、エントリに無い分岐命令が現れると最も古いエントリが捨てられ ます。エントリに存在する分岐命令を実行する場合、分岐方向履歴に基づきプリフェッチの段階で投機的に分岐が 実行され、プリフェッチの方向が変化します。その予測がヒットしている場合は、bra/jmp/call 命令は最速 1 システ ムクロックで実行可能です。予測がヒットしなかった場合には、分岐動作が再実行されるため命令の実行結果に差 はありません。 但しプログラムに対して自己書き換えを行なった場合には、分岐先アドレスキャッシュに存在する有効エントリと 実際のプログラムの同期性が破壊されます。その結果、暴走を引き起こす危険性があります。こういった操作を行 なう場合は一度 BPEN ビットをクリアして全エントリを破棄し、プログラムメモリと分岐先アドレスキャッシュとの同期 性を確保する必要があります。 5.2.2.3 RMビット 四捨五入の際の丸めモードを設定します。 - 24 - Ver. 2011.7.26 NJU20011 5.3 レジスタバンク コアレジスタの一部はレジスタのバンクをもっています。バンク化されているレジスタは d0 - d15 / a0, a1 / p0 p5, fp / m0, m1 / l0, l1 / n0, n1 レジスタで、それぞれ 1 つのバンクを持ちます。リセット直後はバンク 0 の常態 にあります。st レジスタ内の B ビットにコアレジスタの現在使用されているバンクの状態が表示されます。 B ビットの値を直接書き換えることで、どちらのバンクのレジスタにもアクセスすることが可能です。ただしバンク 1(B=1)は高速割込みのサービスルーチンにおけるコンテキストとして使用することを前提としています。このため 高速割込みの受付時には B ビットは自動的に 1 にセットされ、レジスタのバンクはバンク 1 の方向へ切り替わりま す。 6. ペリフェラル概要 6.1 メモリ このデバイスはプログラムメモリとデータメモリを持ちます。メモリモジュールで使用する内蔵のフラッシュ ROM の アクセス時間が、バスの要求するノンウェイトのアクセス時間に比べて長い場合は、バスアクセスにウェイトサイク ルを挿入してタイミングを合わせる必要があります。 このデバイスはデフォルトでセキュリティロック状態にあります。つまり、デバイスがリセット時にはセキュリティロッ ク状態にあります。低消費電力動作であるときに内蔵 RAM と内蔵フラッシュ RAM はスタンバイ動作に入り、いか なるアクセスも出来ません。 6.1.1 プログラムメモリー プログラムメモリは 0xC000 から 0xfcff と 0xff00 から 0xffdf、0xfffc から 0xffff の３つの領域で約 16K ワードの プログラム用フラッシュ ROM、0x6000 から 0x6fff の約 4K ワードのプログラム用 SRAM、128 ビット長 8 ラインの ラインバッファ、0xffe0 から 0xfffb の 28 ワードのベクタ RAM（、0xfd00 から 0xfeff の 512 ワードのブート ROM か ら構成されます。また、フラッシュ ROM の書き込みについては別仕様で定義します。 実体フラッシュ ROM のアクセス時間が、バスの要求するノンウェイトのアクセス時間に比べて長い場合は、バス アクセスにウェイトサイクルを挿入してタイミングを合わせる必要があります。 ラインバッファは P バスと PFLASH の間に入り、1 つのライン幅は 64 ビット（4 ワード）の幅を持つ、最大 16 ライ ン分のバッファとして動作をします。1 つのラインバッファはラインと呼ばれ、ラインデータ、有効タグ、タグアドレスか らなります。このラインバッファはライン外のアドレスアクセスがあると、実体メモリからデータを読み出し、ライン毎 のラインデータとタグアドレスを更新し、有効タグをセットします。この更新方法は LRU（Least Recently Used)方 式が使用され、一番古いアクセス履歴のあるラインが入れ替わります。 ブートプログラムはブート ROM 内に置かれます。ジャンプテーブルとワークエリア、アドレス 0xFD00 から 0xFEFF までの 512 ワードの ROM にプログラム、0xFFE0 から 0xFFEF までの 16 ワードにベクターRAM と ROM を置きます。ブートプログラムコードの最終命令はジャンプテーブルの先頭アドレスにジャンプします。このジャンプ テーブルはシステムプログラム用 RAM の先頭アドレス 0x7DC0 と 0x7DC1 の２ワードに置かれます。端子の設定 により、UART あるいは MMIC によるブート起動が可能です。 6.1.2 データメモリ データ用 SRAM は 0x0800 から 0x0fff までの 2K ワードの大きさを持ち、32 ビット幅の排他的な読み/書き動作 を行う X バスと Y バスの 2 つのポートを持った 2 ポート RAM になります。また、X データバスの書き込みは 1 ワー ド（16 ビット）幅あるいは 2 ワード（32 ビット）幅で可能です。 Ver.2011.7.26 - 25 - NJU20011 6.2 タイマー 6.2.1 リアルタイマー2（RTM2） リアルタイマー2 はリアルタイム制御用の時間間隔を生成する用途で使用されます。16 ビットのプリスケーラで分 周された 1/4 から 1/65536 のシステムクロックあるいは外部入力クロックを選択し、リードライト可能な 16 ビットの カウンタを 2 つ使用して任意のカウンタタイミングを生成します。そして 2 つのカウンタ出力を選択し、16 ビットの比 較器を持った独立した 4 つの比較チャンネルを使用して、任意のタイミングで割込みを発生することが出来ます。 6.2.2 汎用タイマー（GPT） この汎用タイマーはアウトプットコンペア、インプットキャプチャ、基本的な PWM 用途に使えるカウンタ A と B を持 ちます。また、カウンタ B はパルスアキュムレータにも使えます。8 つのチャンネル部を持ち、そのチャンネル部はダ ブルバッファ構造のデータレジスタとロジックコンパレータで構成され、カウンタ A と B に選択接続可能になります。 モジュール出力はチャンネル毎に設定可能です。カウンタ A と B、外部イベント 0 と 1、チャンネル０から 7 の全部 で 12 本の割込みソースから、ホストに対して最大 5 本の割込み要求を行うことが出来ます。 最大 8 本のインプットキャプチャとアウトプットコンペア、パルスアキュムレータ、イベントカウンタ、2 つの PWM 出 力を構成することが可能です。また、PWM 動作であるとき、外部イベント入力のトリガにより出力レベルを即座に ローレベルにする機能も持ちます。 6.3 シリアル 3 線式同期通信ペリフェラル（SPI）、非同期通信（UART)、同期通信（MMI2C)の３つのシリアルモジュールを持 ちます。 6.3.1 SPI このモジュールは SPI（Serial Peripheral Interface）フォーマットを持つ同期型のシリアルインターフェースになり ます。SPI フォーマットを持つデバイスと通信可能な機能を持ち、転送速度は最大 3.37Mbps になります。 このモジュールは可変周波数のシステムクロックと外部クロックを使用します。ユーザーが SPIEN ビットをセット すると、このモジュールは動作許可になります。このモジュールの最高ビット周波数はマスター/スレーブとも 2MHz になります。このモジュールのシステムクロックは 24MHｚ以上、200MHz 以内でなくてはいけません。MSB ファー ストの固定長 8 ビットになり、そのクロックのレベルと位相の選択は可能です。 SPCK端子は入出でSPIクロック、SPDA端子は入出力でSPIデータA入出力、SPDB端子は入出でSPIデータB 入出力、RDYBは入力専用端子でSPIレディに使用されます。SPDA端子とSPDB端子はSPIデータ入力（SDI）と SPIデータ出力（SDO）信号に接続します。RDYB端子はマスターであるとき、使用されません。スレーブではRDY 端子はRDYBENビットをセットすると内部使用されます。また、該当する端子はオープンドレインとして動作をします。 各入力端子はシュミットトリガ動作をします。 6.3.2 MMI2Cインターフェースモジュール このインターフェースはI2C（Inter Integrated Circuit:以後I2C）のフォーマットでマルチマスターとスレーブ動作を サポートします。 SCL 端子は入出でシリアルクロックを示し、SDA 端子は入出でシリアルデータ(双方向)を示します。SDL/SDA 端 子は、ローレベル出力時にはプルダウン、ハイレベル出力時にはハイインピーダンス状態になります。よって、外 部にプルアップ抵抗接続が必要です。また、各入力端子はシュミットトリガ入力です。 SCL 端子はマスター動作では出力、スレーブ動作ではアクノレッジサイクルでローレベルに保持するストレッチ動 作を行えます。SDA 端子はマスター/スレーブ動作とも,有効データや制御レベルを出力する以外では切断されま す。 - 26 - Ver. 2011.7.26 NJU20011 6.3.3 UARTモジュール このモジュールは UART フォーマットを持つ非同期型のシリアルインターフェースになります。RXD 端子は入力で 通信データ通力、TXD 端子は出力で通信データ出力となります。送信と受信に別々に 8 バイトのバッファを持って おり、そのバッファリングを使用した動作も可能になります。送信部には送信間隔を制御可能な送信間隔カウンタ、 受信部にはボーレート観測用のビット長計測がついています。送信と受信部の入出力側ではループ動作とシング ルワイヤ動作に対応しています。 データ送信では全キャラクタ送信長は 1 ビット長の START ビット、WLS ビットで設定される最下位ビット（LSB） から送信される 7 から 8 ビット長のデータビット、0 から１ビット長のパリティビット、1 から 2 ビット長の STOP ビット の計 9 ビットから 12 ビット長に対応可能です。 データ受信では STOP ビット長は常に 1 ビットとみなされ、全キャラクタ受信長は計 9 ビットから 11 ビット長になり ます。 レジスタビットで設定される全キャラクタ転送時間以上 RXD 端子がローレベルであるときにブレイク検出とします。 データ受信期間以外でレジスタビットで設定される全キャラクタ転送時間以上 RXD 端子がハイレベルであるときに アイドル検出とします。受信バイトがセットや STOP ビットなど受信データビットがハイレベルである期間はアイドル 期間とはされません。。 TXD 端子を一定期間ローレベルにして、センドブレイクを送ることが出来ます。XD 端子を一定期間ハイレベルに して、センドアイドルを送ることが出来ます。これらの動作は内部動作に影響を与えません。 LIN 動作の補助機能として、LIN 動作の開始を示す、ブレーク動作直後の同期バイトの検出とビット周期の計測 が行われます。 Ver.2011.7.26 - 27 - NJU20011 6.4 電源制御用ペリフェラル 電源制御用ペリフェラルとしては電源制御用 A/D 変換器、電源制御用 PWM、コンパレータ 3 があります。 6.4.1 電源制御A/D変換器 この PSATD モジュールは Alligator 用の A/D 変換モジュールであり、アナログ回路で構成された SAR タイプの 12 ビット A/D 変換器で構成されたアナログ A/D 変換部と、制御あるいは変換データ保管等を行うデジタル回路で 構成されます。この A/D 変換器は入力チャンネル選択とサンプリングで 1ADC クロック、変換で 13ADC クロックの 合計最小 14 クロックで A/D 変換を行うことが可能です。 電源制御 PWM 特徴： ・2Msps/12-bit 逐次比較型 ADC コア ・12ch アナログ入力 ・8ch 独立 S/H 回路 ・AN0-5 入力は専用 S/H 回路 ・AN6-11 入力は MUX 付き S/H 回路 ・17 出力レジスタ ・リングバッファ設定可能 ・変換後データ処理 ・右左ビット詰め ・オフセット値加減算 ・変換値リミット処理 ・A/D 開始トリガ入力 ・ソフトウェアトリガ ・内部タイマトリガ ・15 制御入力 6.4.1.1 PWM波形に同期した変換 このモジュールは 12 本のアナログ信号の入力チャンネルとして AN0 から AN11 があります。そして、AN0 から AN5 の 6 つチャンネルにはそれぞれにサンプルホールド（S/H）回路、AN6 から AN11 の 6 チャンネルには偶数 3 チャンネル分でマルチプレクサと１つのサンプルホールド（S/H）回路が 2 セットあります。そして、8 つのサンプルホ ールド（S/H）回路出力には 1 つの変換器が接続され、変換結果は 17 ワードのデータレジスタに格納されます。 A/D 変換タイミング用に 15 本の制御入力が使用可能です。また、このモジュールは割り込みとして、割込み要求 0 から 4 の 5 本持ちます。 - 28 - Ver. 2011.7.26 NJU20011 EXTCLK PCLK AYEXTCLK A/D クロック用 プリスケーラ CTLIN[15:0] （制御入力） 入力チャンネル AN0 S/H0 AN1 S/H1 AN2 AN3 AN4 AN5 AN6 AN8 タイマー S/H2 ATD 制御 S/H3 変換 S/H4 S/H5 MUX データレジスタ CONV S/HE S/H6 AN10 A7 AN9 AN11 MUX S/HO S/H7 アナログ A/D 変換部 図 9 源制御用 A/D 変換器ブロック図 A/D 変換器で使用するクロックは ADC クロックと呼びます。この ADC クロックは内部システムクロックあるいは 外部クロック(EXTCLK)、あるいは P クロック（PCLK)、非同期外部クロック（AYEXTCLK)を分周して生成します。 選択されたクロックソースを、分周して ADC クロックとします。この ADC クロックはシステムクロックの周波数より高 いケースも低いケースも動作可能です。 ADC クロックは使用するクロックの 2 のべき乗の周波数で与えられます。このペリフェラルは 24 ビット長のフリー ランのタイマーを持ちます。このタイマーは A/D 変換の開始タイミングに使用される 2 種類のタイマークロックを生 成します。 アナログ A/D 変換部には 8 つのサンプルホールド(S/H)回路を持ちます。8 つのうちのチャンネル x に対応する S/Hx 回路を使用するには、該当するホストビットをセットする必要があります。このビットがクリアされているときは、 S/Hx 回路はパワーダウン状態にあり、この A/D 変換動作に使用できません。また、各サンプルホールド回路には オンオフ可能な入力アンプが付いています。。 6.4.1.2 ADC変換 このモジュールは全部で 12 本のアナログ入力チャンネルがあります。入力のプライオリティとレジスタビットで使 用するに示します。なお、小さい数字順にプライオリティが高くなります。A/D 変換が終了ると、変換結果をデータレ ジスタに格納と同時に入力チャンネル毎が持つ変換終了ビットがセットされます。このビットがセットしているときに ホストに割込を要求できます。1 入力チャンネルの変換終了ごとに変換終了ビットがセットされます。 この PSATD モジュールで使用する A/D 変換器は逐次比較器型であり、実 A/D 変換器による A/D 変換期間は 最小 14ADC クロックになります。このうち、サンプル期間は最小 1ADC クロック、引き続く 13ADC クロックで変換 を行います。実 A/D 変換器には ADC クロックが入力されますが、実 A/D 変換器が動作中で無いときは、ADC ク ロックを停止させることが可能です。このクロック停止期間は実 A/D 変換期間以外になります。 Ver.2011.7.26 - 29 - NJU20011 6.4.1.3 入力チャンネル毎のA/D変換処理 実 A/D 変換器を使用した A/D 変換処理は、チャンネル（AN0 から 11）番号と拡張サンプル機能設定により動作 が異なります。複数チャンネルの同時サンプリングも可能です。チャンネル間の優先順位による調停により、調停 期間にアサートされたチャンネルのうち常に優先順位が高いチャンネルが A/D 変換処理に入ります。実 A/D 変換 器が変換中であるとき、ホストから実 A/D 変換器を使用している入力チャンネルを知ることが出来ます。 ソフトウェア起動動作はソフトウェア制御による A/D 変換であり、ソフトウェアによる開始 1 回で 1 つの入力チャン ネルに対して 1 回だけの変換、かつ、このとき、同時サンプル動作も可能です。ハードウェア起動動作では制御入 力に入力するモジュール外部あるいは外部からのハードウェアイベントで A/D 変換を開始させます。。 ハードウェア起動動作では入力チャンネル毎に番号が小さいほうが高い優先順位を持ちます。複数の入力チャ ンネルが同一の制御入力を選択していると、変換順序はプライオリティ順になります。このとき、同時サンプル動作 も可能です。この時、A/D 変換開始信号としての制御入力を最大 15 本まで選択使用することが出来ます。 チャンネル 0 から 5 はそれぞれのチャンネルに個別のサンプル回路が付けられ、入力選択のマルチプレクサが ありません。チャンネル 6 から 11 は偶数チャンネルの AN6、AN8、AN10 はマルチプレクサを通し、１つのサンプ ル回路、奇数チャンネルの AN7,AN9、AN11 は偶数チャンネルと同一構造を持ちます。これらのチャンネルは低 速なアナログ量を計測する目的で置かれます。 6.4.1.4 変換後の処理とデータ 変換されたデータはポストデータ処理、変換データ処理を施して、データレジスタに格納されます。変換した 12 ビ ット幅のデータの読み出しは 16 ビット幅のデータレジスタの下位位側詰め符号無し、セットすると上位詰め符号無 しを選択できます。A/D 変換後のデータは参照データとの加算あるいは減算処理を行い、データ格納することも可 能です。入力チャンネル x の加算と減算の選択、ポスト処理データの 12 ビットあるいは 13 ビット格納、アンダーや オーバーフローの飽和処理を設定します。 ビット幅や飽和処理の設定に関わらず、12 ビット演算でのアンダーやオーバーフロー結果はホストビットに内容 を反映します。変換終了にアンダーやオーバーフロー検出を行います。 6.4.1.5 割込み この PSATD モジュールはホストに対して最大 5 本の割込み要求を出来ます。割込みを発生できるリソースは全 部で 30 本あります。それぞれの割り込み要求リソースが持つ割込み状態ビットがデバイスによりセットされ、ホス トにより対応する割り込み許可ビットがセットされているとき、モジュール内リソースからホストに割り込み要求を行 うことが出来ます。 デフォルトではすべての割込み要求リソースに対して 1 本の割込み要求 0 が使用されます。また、ホストビットを 使用すると割込み要求 1 から 4 の 4 本の割込み要求信号に対して、任意の割込みソースに対して割込み要求を 与えることが出来ます。この設定で使用される割込みソースは割込み要求 0 から除外されます。 - 30 - Ver. 2011.7.26 NJU20011 6.4.2 電源制御用 PWM（PSPWM)モジュール この制御用（PSPWM)モジュールは電源制御に特化した PWM 波形を生成します。このモジュールはＰＷＭ波形 出力（PWMO と PWMOB)を 8 本持ち、イベント入力に使用できる制御入力（PWMI）は 4 本、割込み要求は 8 本 持ちます。また、A/D 変換器などに対するタイミング出力として使用出来る制御出力（PWMCO）を 14 本持ちます。 PSPM 特徴は： ･ PSPWM(Power Supply PWM) ･ 4ch/8PWM出力(2出力/1ch) ･ システムと独立した動作クロック設定~125MHz ･ 全てのPWM出力で、最高1ns精度のPWM波形を生成 ･ 逓倍クロックを波形生成に使用 ･ 動作モード ･ 1ch毎に設定可能 ･ 相補付きPWM ･ 2相PWM ･ 独立PWM ･ 任意の動作モードでチャネル間リンク ･ イベント動作 ･ 内蔵コンパレータ出力接続可能 ･ Pulse-by-Pulse/PeriodCut Limit他 ･ ADC制御トリガ出力 ･ 15本のPWM同期トリガでADCを制御 PWMI[3:0] ( 制御入力 ) PSPWM 出力 PWMO[0] PWMCO[13:0] （制御出力） チャンネル部 [0] 割り込み要求 [7:0] チャンネル部 [1] PWMOB[0] PWMO[1] 制御部 PWMOB[1] 出力部 PWMO[2] チャンネル部 [2] PWMOB[2] ホストバス PWMO[3] チャンネル部 [3] PWMOB[3] 図 10 PSPWM 全体 Ver.2011.7.26 - 31 - NJU20011 PWM 波形精度は最大 16 ビットで最小 1ns の分解能を持った波形出力を行うことが可能です。複数のチャンネ ルを使用した位相シフト動作や周波数制御による周期変調でも、最小 1ns の分解能を持った波形出力が可能で す。 選択された制御入力にアクティブなイベントが入力されると、ブランキング用ゲート処理を行わせて、非同期イベ ント機能であるピリオドカットやデューティカット、またキャプチャ動作を行わせることが可能です。 ホストに対して最大 8 本の割込み要求を出来ます。割込みを発生できるリソースは全部で 36 本ありますが、PWM チャンネル毎に 4 本の割込み要求となります。この全チャンネル合計で 16 本の割込み要求をホストに対する 8 本 の割込みに振り分けます。 PWM チャンネル部は全部で 4 チャンネル分あります。それぞれ、PWMO[x]と PWMOB[x]という 2 つの出力を持 つ PWM 波形生成を行うブロックです。 6.4.2.1 動作方式 基本 PWM 動作方式にコンプリメンタリ出力を付加した相補付き PWM 動作方式は PWMO[x]出力と PWMOB[x] 出力の 2 つの出力を使用し、カウンタ周期は 12 ビット、波形出力は 16 ビット精度で最小 1ns の分解能を持ちま す。 ピリオド周期（12 ビット） デューティ周期 (12 ビット ]） カウンタ Ax[15:4] PWMO[x] 波形出力 最小 1ns 分解能 PWMOB[x] 波形出力 図 11 相補付き PWM 波形 相補付き PWM2 動作方式は基本 PWM 動作方式に対してピリオド開始位置をシフトした波形出力となります。コ ンプリメンタリ出力を付加した相補付き PWM 動作方式は PWMO[x]出力と PWMOB[x]出力の 2 つの出力を使用 し、カウンタ周期は 12 ビット、波形出力は 16 ビット精度で最小 1ns の分解能を持ちます。 ピリオド周期（12 ビット） デューティ周期 (12 ビット ]） カウンタ PWMO[x] 波形出力 最小 1ns 分解能 PWMOB[x] 波形出力 図 12 相補付き PWM2 波形 - 32 - Ver. 2011.7.26 NJU20011 この 2 相 PWM 動作方式は１つのピリオドに 2 つの PWM 波形出力を行うものです。このマスター側の出力波形 とスレーブ側の出力波形の前後関係は独立であり、ピリオドが同一である２つの波形生成も可能です。この方式で は対称波形を持った PWM 波形出力も生成可能です。カウンタ周期は 12 ビット、波形出力は 16 ビット精度で最小 1ns の分解能を持ちます。 ピリオド周期 （12 ビット） マスターデューティ周期 (12 ビット ]） カウンタ Ax PWMO[x] 最小 1ns 分解能 PWMOB[x] 図 13 2 相 PWM 波形 基本 PWM 動作方式では PWMO[x]出力と PWMOB[x]出力から 2 つの独立した PWM 動作として、異なったピ リオドとデューティを持った波形出力を行います。波形出力は 16 ビット精度で最小 1ns の分解能を持ちます。 ピリオド周期（PERx[15:4]） デューティ周期 (DTYx[15:4]） カウンタ Ax[15:4] PWMO[x]/PWMIB[x] 図 14 基本 PWM 波形 Ver.2011.7.26 - 33 - NJU20011 6.4.2.2 ピリオドカットとデューティカット、キャプチャなどのイベント機能 デューティカットはカウンタは変化せずに出力中の波形を非同期/同期で任意のレベルにします。復帰手段として、 ピリオド境界で自動的に復帰するハードウェア復帰と、ソフトウェア操作による手動的に復帰させるソフトウェア復帰 という２つの方法があります。 そのレベル復帰はピリオド周期のタイミングで行われます。また、動作方式に依存しますが、デッドタイム付きのデ ューティカットも可能です。この動作は過電圧や過電流検出による、出力の遮断などに使用されます。ピリオドカット はカウンタをクリア、出力中の波形を非同期/同期で任意のレベルにします。これはサイクルバイサイクルなどで使用 されます。キャプチャ動作では選択された制御入力がアサートされると、カウンタの内容をレジスタに保持します。 イベント ピリオド ハードウェア復帰 ピリオド 出力 ソフトウェア復帰 イベントの継続中 あるいは ソフトウェア復帰手続き 図 15 デューティカット動作後の復帰手段 6.4.2.3 PWMチャンネル PWM チャンネル部ではレジスタとカウンタ動作によるもの 6 本と制御入力によるもの 3 本の合計 9 本の割込み ソースを持つことが可能です。また、PWM 出力はソフトウェアによりレベル設定が可能であり、非同期の外部イベ ントによる出力レベルの強制設定なども可能です。 PWMチャンネル動作方式は相補付きPWM、相補付きPWM2、2相PWM、基本PWMの４種類の動作方式が 可能です。いずれかの動作方式を選択、そして他のホストビットで詳細な動作方式を定めます。 6.4.2.4 複数チャンネル連携（リンク）動作 0 から 3 の 4 つの PWM チャンネルに対して、単独 PWM 動作、そして、複数のチャンネルを同期動作させるチャ ンネル同期 PWM 動作、複数のチャンネルで連携動作を行う位相シフト同期 PWM 動作をさせることが可能です。 それぞれの設定は PWM チャンネル制御部で行います。位相シフト制御では最小 1ns の分解能を持った波形出力 を行うことが可能です。位相シフト制御はマスター側とスレーブ側の 2 つの PWM チャンネルを使用します。以下に リンク動作を使用した例を示します： 3 相 PWM 動作では最小 1ns の分解能を持った波形出力を行うことが可能です。この動作は位相シフト PWM 動作あるいはチャンネル同期 PWM 動作を使用して構成できます。 可変周波数制御では最小 1ns の分解能を持った波形出力を行うことが可能です。可変周波数による PWM 出力 にはデューティを固定比（例えば 50%）にして、ピリオドを変化させます。 最小 1ns の分解能を持つ 2 相 PWM 動作方式を使用すると対称波形を持った PWM 波形を生成することが可 能です。この波形出力でも 3 相 PWM 波形出力も可能です。 同一ピリオドを持った複数 PWM 出力も可能です。 - 34 - Ver. 2011.7.26 NJU20011 位相シフト制御 PWM シフト量≧ 0 マスター 相補付き PWM スレーブ 相補付き PWM （チャンネルリセットモード） 3 相 PWM マスター シフト量≧ 0 相補付き PWM シフト量≧ 1 スレーブ 相補付き PWM スレーブ 相補付き PWM （チャンネルリセットモード）（チャンネルリセットモード） マニュアル位相 PWM マスター 相補付き PWM シフト量≧ 0 スレーブ 相補付き PWM （チャンネルリセットモード） スレーブ シフト量≧ 1 スレーブ 相補付き PWM 相補付き PWM （チャンネルリセットモード） （チャンネルリセットモード） 図 16 位相シフト PWM 動作例 6.4.3 コンパレータ この COMP3 モジュールは Alligator 用の 3 チャンネルの比較器です。それぞれのチャンネルは個別に動作をし、比較 出力は内部モジュールに出力、また、外部端子に出力可能です。3 チャンネルのコンパレータはそれぞれ独立に設定を 行い動作をさせます。チャンネルごとにアサインされた参照電圧入力端子を使用しますが、チャンネル間で共通の参照 電圧端子が使用可能になります。 6.4.4 その他のペリフェラル 6.4.4.1 外部高速割込み（EXTHIRQ） 外部高速割込みは 2 本の外部割込入力可能にし、同期化された外部割込み要求とスタンバイ動作復帰用の外部割込 み要求を２セット持ちます。 Ver.2011.7.26 - 35 - NJU20011 6.5 汎用入出力ポート ユーザー用端子を制御します。端子レベルの読み出し、出力ドライブの有無、そして内部モジュール接続機能を 持ちます。内部は端子のドライブや入力機能を持つ端子入出力部、内部モジュールと端子入出力部のブリッジ回 路である端子接続選択部、モジュール用の同期化回路やフィルタなどからなるモジュール入力生成部からなりま す。 このモジュールが取り扱う外部端子は双方向端子のポート A の 4 から７、ポート B とポート C、そしてポート D に なります。これらのすべての端子の出力ドライブの有無と出力レベル、そして端子レベルに読み出しを可能にしま す。また、それらの端子に内部モジュールの端子のプログラマブル接続可能です。 それぞれの端子は設定/アクセスにより、出力ドライブの有無と出力レベル、端子レベルの読み出し、内部モジュ ールの出力がホスト設定により設定可能になります。ソフトウェアにより、端子入力としての端子レベルの読み出し、 また端子出力としてに任意のレベルを出力することが出来ます。 6.6 デバッグ デバッグと出荷検査用のペリフェラルとしてバウンダリスキャンとデバッグがあります。 6.6.1 バウンダリスキャン（BSCAN) このペリフェラルは IEEE 1149.1 に準拠し、最低限のバウンダリスキャン機能をサポートします。また、プライベー ト命令として、DEBUG 命令を持ち、デバイスのデバッグ動作をサポートします。このデバッグ動作はデバッグペリ フェラルによって行われます。このバウンダリスキャン（JTAG）の動作にこのバウンダリスキャンのビットデータは TCK 端子が 33MHz まで対応できます。 6.6.2 デバッグ(DBG16A) デバッグは XIMO16 コアを使用する DSC のソフトウェア開発で使用されます。このペリフェラルを使用して、内部 メモリにプログラムを格納したり、ブレークポイント操作を行わせてプログラムをデバッグします。 ブレークポイントをヒットさせた後にデバック機能を実現させるには 2 つの方法があります：XIMO16 コアの debug 命令を使用したソフトウェアデバッグモード、もうひとつは内部動作を停止させてデバッグを行う、ハードウェアデバ ッグモードになります。また、このデバッグペリフェラルは JTAG 機能を制御する BSCANA（Boundary Scan-A)ペ リフェラルと連携して動作をします。このペリフェラルを初期化（リセット）するには DSC のシリセット機能ではなく、 BSCAN ペリフェラルが持つ JTAG 機能のリセット機能を使用します。このペリフェラルのホストレジスタは内部 DSP からはアクセス可能です。 使用する外部接続端子としては、JTAG 端子の TRSTB、TMS、TCK、TDI 端子の入力そして TDO の出力とデ バッグペリフェラル専用出力 TDEB 端子、そして、インターフェースモード選択用の TIFM 端子で合計 7 本がありま す。TIFM 端子がハイレベルであるときは、インターフェースは JTAG 動作になります。また、ローレベルであるとき は簡易 JTAG 動作になります。 外部デバイスはデータ転送以外の時には TMS、TCK、TDI 端子をハイレベルにしておかなければなりません。ま た、TDO 端子は外部プルアップしておく必要があります。 デバッガ動作には TRSTB 端子、TCK 端子、TMS 端子、TDI 端子、TDO 端子などの JTAG 端子とバウンダリス キャンとデバッグペリフェラル専用端子である TIFM 端子と TDEB 端子を使用します。 システムリセット中でも、内部リソースに対して、システムリセット解除時と同じようにアクセスできます。ただし、 XIMO16 コア内部のレジスタは初期値だけが読み出され、デバッグペリフェラル経由で書き込みを行っても、その レジスタの値は初期値のまま変化しません。 - 36 - Ver. 2011.7.26 NJU20011 7. 周辺回路の構成例 7.1 LQFP64-H2 NJU20011FH2 LQFP64-H2 Ver.2011.7.26 - 37 - NJU20011 注 18) 本回路は構成例を示すものであり、特性の保証を行うものではありません。ご使用に際しては、システムに合わ せて回路定数を検討してください。 注 19) 水晶発振回路を構成する入出力コンデンサ Cg と Cd（10∼20pF）は、水晶振動子の負荷容量（CL=Cg//Cd） から IC の端子容量および実装基板の寄生容量を差し引いて計算してください。 注 20) 簡易 JTAG-デバッガ用の端子（TDO、TDI、TCK、RESETB、3.3V および GND）は、㈱ソフィアシステムズ製 JTAG デバッガの JTAG 信号を簡易 JTAG 信号に変換する変換基板（EB204-ALLIGATOR-DBGIF）の信号 名です。この変換基板へは 3.3V の電源供給が必要です。また、信号線に挿入した抵抗（0∼30Ω）は、オーバ ーシュート、アンダーシュートが大きい場合に、立ち上がりまたは立ち下り時間を制限するためのものです。TCK 信号エッジが TDI 信号エッジに先行して遷移することを確認の上、余裕が無い場合は TDI 端子と GND 間に 0.01uF 程度の容量を接続してください。変換基板についてはメーカへ問合せください。 注 21) 簡易 JTAG-デバッガ用の PB7 端子に接続されたプルアップ抵抗（100K∼1MΩ）は、JTAG デバッガを正常に 起動させるためのものです。通常のアプリケーション回路の動作に影響を与えない値を選択してください。IC は、 JTAG アクティブ状態（デバッグ回路が非リセット状態）では、PB7 端子が H レベルの場合はユーザーモード、 L レベルの場合はブートモードで起動します。JTAG デバッガは、IC がブートモードの場合、起動停止します。 注 22) 各 電 源 端 子 間 （ DVDD18-DVSS 間 、 PLLVDD18-PLLVSS 間 、 DVDDIO33-DVSS 間 、 AVDD33_1-AVSS_1 間および AVDD33_2-AVSS_2 間）には、デカップリング・コンデンサ（0.1uF 推奨）を接 続してください。このコンデンサは、LSI 内部のスイッチングによる高周波電流のバイパス・コンデンサとしても機 能させるため、電源端子とコンデンサで構成する電流ループの面積が小さくなるよう配置し太く短く配線してくだ さい。 注 23) 各電源のリップル電圧を抑制するため、デジタル電源（1.8V）、IO 用デジタル電源（3.3V）およびアナログ電源 （3.3V）にデカップリング・コンデンサ（4.7uF 推奨、ただし、IO 用デジタル電源は負荷電流に合わせて変更）も 接続してください。特に、デジタル電源へのコンデンサが IC 近傍に配置できない場合は、2.2uF のコンデンサ を複数使用し IC の対角に配置してください。また、外部電源は、各電源電流の 1.5∼2 倍に余裕をもたせ、 4.7uF のコンデンサに安定して電源供給できる周波数特性にしてください。 注 24) AD 変換値は、VRH 端子電圧変動の影響をそのまま受けます。VRH 端子近傍でアナログ電源の電圧変動が 許容できない場合は、別に VRH 端子電圧を供給してください。 ＜注意事項＞ このデータブックの掲載内容の正確さ には万全を期しておりますが、掲載内容 について何らかの法的な保証を行うもの ではありません。とくに応用回路につい ては、製品の代表的な応用例を説明する ためのものです。また、工業所有権その 他の権利の実施権の許諾を伴うものでは なく、第三者の権利を侵害しないことを 保証するものでもありません。 - 38 - Ver. 2011.7.26