MB90370 - Spansion

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富士通マイクロエレクトロニクス
DATA SHEET
DS07–13729–2
マイクロコントローラ 16 ビットオリジナル
CMOS
F2MC-16LX MB90370 シリーズ
MB90372/F372/V370
■ 概要
MB90370 シリーズは，高速リアルタイム処理が要求される用途向けに設計された汎用の 16 ビットマイクロコントロー
ラです。命令体系は，F2MC-16LX ファミリの AT アーキテクチャを継承し，広範囲なコントロールタスクの高速で効率的な
処理を可能にするコントローラ関係の用途に適するように設計されています。
内蔵の LPC インタフェース，シリアル IRQ および PS/2 インタフェースにより，コンピュータシステム内のホスト CPU
および PS/2 デバイスとの通信を簡単に行うことができます。さらに，
SMbus 準拠の I2C，バッテリーコントロール用コンパ
レータ，およびA/Dコンバータが効率的なバッテリーコントロールを行います。これらの特徴により，MB90370シリーズは
効率的なバッテリーコントロール機能を備えたキーボードコントローラとしてご使用いただけます。
MB90370 シリーズの F2MC-16LX CPU コア向けの命令体系は，F2MC* ファミリの AT アーキテクチャを継承しつつ，高級
言語対応命令も内蔵し，拡張アドレッシングモードに対応し，改善された基本的なビット操作命令だけでなく，強化された
乗除算命令も備えています。さらに，
MB90370 シリーズは 32 ビットアキュムレータの搭載により，ロングワードの処理も
可能です。
＊： F2MC は FUJITSU Flexible Microcontroller の略で , 富士通マイクロエレクトロニクス株式会社の登録商標です。
富士通マイクロエレクトロニクスのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。
http://edevice.fujitsu.com/micom/jp-support/
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2008.11
MB90370 シリーズ
■ 特長
・クロック
・PLL クロック逓倍回路を内蔵
・動作用クロック (PLL clock) は，原発振周波数（4 MHz ∼ 16 MHz）の 2 分周，または 1 ∼ 4 逓倍の中から選択することが
できます。
・最小命令実行時間：62.5 ns ( 原発振周波数 4 MHz，PLL クロック× 4，VCC 3.3 V で動作時 )
・CPU アドレッシングスペース：16 Mbyte
・内部 24 ビットアドレッシング
・コントローラ用途に最適化された命令体系
・取扱可能なデータタイプ：ビット / バイト / ワード / ロングワード
・標準アドレッシングモード：23 種類
・高いコード効率
・32 bit アキュムレータの採用による高精度演算の強化
・高級言語（C）およびマルチタスク動作に対応した命令体系
・システムスタックポインタの採用
・ポインタ間接命令を強化
・バレルシフト命令
・プログラムパッチ機能 (2 address pointer)
・実行速度の向上
・4 バイトの命令キュー
・強力な割込み機能
・プライオリティレベルがプログラマブルに 8 レベルで設定可能
・32 種類のファクタによる強力割込み機能
・CPU の動作から独立した自動データ転送機能
・拡張インテリジェント入出力サービス (EI2OS)
・最大 16 チャネル
・低消費電力（スタンバイ）モード
・スリープモード (CPU 動作クロックが停止 )
・タイムベースタイマモード ( タイムベースタイマと時計タイマ以外の動作が停止 )
・ストップモード ( すべての発振が停止 )
・CPU 間欠動作モード
・時計モード
・パッケージ：LQFP-144 (FPT-144P-M12：0.4 mm ピッチ )
・プロセス：CMOS テクノロジ
2
DS07–13729–2
MB90370 シリーズ
■ 品種構成
品名
MB90V370
MB90F372
MB90372
分類
—
フラッシュ ROM
マスク ROM
ROM 容量
—
64 K バイト
RAM 容量
15.7 K バイト
6 K バイト
項目
CPU 機能
基本命令数
最小命令実行時間
アドレッシングモード
データビット長
メモリ空間
I/O ポート
入出力ポート (N チャネル )
入出力ポート (CMOS)
入出力ポート ( プルアップコントロール付き CMOS)
合計
16 ビットリロードタイマ
リロードタイマ：4 チャネル
リロードモード , シングルショットモード , イベントカウントモードから選択可能
16 ビット PPG タイマ
PPG タイマ：3 チャネル
PWM モード，シングルショットモードから選択可能
ビットデコーダ
ビットデコーダ：1 チャネル
パリティジェネレータ
パリティジェネレータ：1 チャネル
奇数 / 偶数パリティ選択可能
PS/2 インタフェース
PS/2 インタフェース ：3 チャネル
サンプリングクロック ：4 種類から選択可能
LPC インタフェース
LPC バスインタフェース
：1 チャネル
ユニバーサルペリフェラルインタフェース（UPI）：4 チャネル
：UPI チャネル 0 専用
GA20 出力コントロール
データバッファアレイ
：48 バイト
LPC スタンバイ ( ストップ /
タイムベースタイマ / ウォッ
チモードで有効 )
あり
シリアル IRQ コントローラ
シリアル IRQ 要求：6 チャネル
LPC クロックモニタ / コントロール
UART
全二重ダブルバッファ ( データ長可変 )
クロック非同期送信またはクロック同期送信 ( スタートビット，ストップビット付き )
を選択可能
I2C
I2C (SMbus 準拠 ) ：1 チャネル
フィリップスの I2C バスと，インテル提唱の SMbus をサポート
パケットエラーチェックを選択可能
タイムアウト検出機能
特定の条件下での PC aribitraなし
tion*2
：351 命令
：62.5 ns / 4 MHz (PLL × 4)
：23
：1, 8, 16 bits
：16 MBytes
なし
なし
：16
：72
：32
：120
なし
なし
マルチアドレス I2C
マルチアドレス I2C (SMbus 準拠 ) ：1 チャネル
フィリップスの I2C バスと，インテル提唱の SMbus をサポート
パケットエラーチェックを選択可能
タイムアウト検出機能
6 アドレスをサポート
アラート機能
ブリッジ回路
I2C / マルチアドレス I2C により，3 本のバス接続ルートを切り替え可能
（続く）
DS07–13729–2
3
MB90370 シリーズ
（続き）
品名
項目
MB90V370
MB90F372
MB90372
コンパレータ
ヒステリシス幅変更可能なコンパレータを内蔵
バッテリー電圧，着脱および瞬断を検出可能
パラレルおよびシリアル充電 / 放電
外部割込み
独立 6 チャネル
割込み位置選択可能：立上がり / 立下がりエッジ , 立下がりエッジ , L レベルまたは
H レベル
キーオンウェークアップ割込み 独立 8 チャネル
割込み要因：L レベル
8/10 ビット AD コンバータ
8/10 ビット分解能 ：12 チャネル
変換時間
：6.13 µs 以下 ( 内蔵クロック 16 MHz)
8 ビット DA コンバータ
8 ビット分解能
LCD コントローラ / ドライバ
最大 9 SEG × 4 COM
LCD 出力ポートまたは CMOS 入出力ポート選択可能
低消費電力
ストップモード / スリープモード / CPU 間欠動作モード / 時計モード
：2 チャネル
プロセス
CMOS
パッケージ
PGA256
動作電圧
LQFP-144 (FPT-144P-M12：0.4 mm ピッチ )
3.0 V ∼ 3.6 V @ 16 MHz 時 *1
＊ 1： 動作周波数等の条件により変わります (「■ 電気的特性」を参照してください ) 。MB90V370 の動作は，電源電圧
3.0 V ∼ 3.6 V，動作温度 0 ∼ +25 ℃，動作周波数 1 MHz ∼ 16 MHz におけるツールで使用した場合にのみ保証さ
れています。
＊ 2： 他の I2C が同時に別の通信を開始した場合 , 本 I2C はアービトレーションロストを検出します。
■ パッケージと対応製品
パッケージ
MB90V370
PGA256
FPT-144P-M12
MB90F372
MB90372
×
×
×
：対応
× ：非対応
（注意事項）各パッケージの詳細については，「■ パッケージ・外形寸法図」の項を参照してください。
■ 品種間の相違点
メモリ空間
評価用製品を使用して評価する場合は，評価用製品と実際に使用する製品間の下記の相違点に注意してください。
・MB90V370 には内蔵 ROM がありませんが，ROM 内蔵のチップと同じ動作の評価は，専用の開発用ツールを使用して，そ
のツールの設定により ROM サイズを選択できるようにすれば可能になります。
・MB90V370 では，FF4000H ∼ FFFFFFH までのイメージはバンク 00 にマップされ，FF0000H ∼ FF3FFFH までのイメージは
バンク FF にのみマップされます（この設定は開発用ツールの構成により変更することができます）。
・MB90372/F372 では，FF4000H ∼ FFFFFFH までのイメージはバンク 00 にマップされ，FF0000H ∼ FF3FFFH までのイメー
ジはバンク FF にのみマップされます。
4
DS07–13729–2
MB90370 シリーズ
■ 端子配列図
・MB90372/F372
108
107
106
105
104
103
102
101
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
144
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
P77/PPG1
P76/UI3
P75/UO3
P74/UCK3
P73/UI2
P72/UO2
P71/UCK2
P70/UI1
P67/UO1
P66/UCK1
P65/INT5
P64/INT4
P63/INT3
P62/INT2
P61/INT1
P60/INT0
PD7/PPG3
Vss
Vcc
PF7/V3*
PF6/V2*
PF5/V1*
PF4/COM3*
PF3/COM2*
PF2/COM1*
PF1/COM0*
PF0/SEG8*
PE7/TO4/SEG7
PE6/TIN4/SEG6
PE5/TO3/SEG5
PE4/TIN3/SEG4
PE3/TO2/SEG3
PE2/TIN2/SEG2
PE1/TO1/SEG1
PE0/TIN1/SEG0
P82/ALERT
PB3/VSI1
PB4/VOL2
PB5/VSI2
PB6/VOL3
PB7/VSI3
AVcc
AVR
AVss
PC0/AN0/SW1
PC1/AN1/SW2
PC2/AN2/SW3
PC3/AN3
PC4/AN4
PC5/AN5
PC6/AN6
PC7/AN7
PD0/AN8
Vcc
Vss
MD2
MD1
MD0
PD1/AN9
PD2/AN10
PD3/AN11
PD4/DA1
PD5/DA2
PD6/PPG2
P90/SCL2
P91/SDA2
P92/SCL3
P93/SDA3
P94/SCL4
P95/SDA4
P80/SCL1
P81/SDA1
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
P40/PSCK0
P41/PSDA0
P42/PSCK1
P43/PSDA1
P44/PSCK2
P45/PSDA2
P46/CLKRUN
P47/SERIRQ
P50/GA20
P51/LFRAME
P52/LRESET
P53/LCK
P54/LAD0
P55/LAD1
P56/LAD2
P57/LAD3
RST
Vcc
Vss
X0A
X1A
PA0/ALR1
PA1/ALR2
PA2/ALR3
PA3/ACO
PA4/OFB1
PA5/OFB2
PA6/OFB3
CVcc
CVRH1
CVRH2
CVRL
CVss
PB0/DCIN
PB1/DCIN2
PB2/VOL1
143
142
141
140
139
138
137
136
135
134
133
132
131
130
129
128
127
126
125
124
123
122
121
120
119
118
117
116
115
114
113
112
111
110
109
P37/ADTG
P36
P35
P34
P33
P32
P31
P30
P27
P26
P25
P24
P23
P22
P21
X1
X0
Vss
Vcc
P20
P17
P16
P15
P14
P13
P12
P11
P10
P07/KSI7
P06/KSI6
P05/KSI5
P04/KSI4
P03/KSI3
P02/KSI2
P01/KSI1
P00/KSI0
(TOP VIEW)
(FPT-144P-M12)
＊：大電流端子
DS07–13729–2
5
MB90370 シリーズ
■ 端子機能説明
端子番号
LQFP-144
端子名
入出力 リセット中
回路形式 の端子状態
機能説明
128, 129
X0, X1
A
発振
発振用端子
20, 21
X0A, X1A
A
発振
サブクロック発振用端子
17
RST
B
58, 57, 56
MD0 ∼
MD2
C
リセット入力 外部リセット入力端子
モード入力
動作モード指定用入力端子。
Vcc または Vss に直結してください。
汎用入出力ポート
P00 ∼ P07
キーオンウェイクアップ割込み入力 0 ∼ 7 チャネルとして使用で
きます。
スタンバイモードで EICR：EN0 ~ EN7 が 1 に設定されている場
合に入力が有効となります。
109 ∼ 116
KSI0 ∼
KSI7
D
117 ∼ 124
P10 ∼ P17
E
汎用入出力ポート
P20 ∼ P27
E
汎用入出力ポート
P30 ∼ P36
E
汎用入出力ポート
125,
130 ∼ 136
137 ∼ 143
144
P37
ADTG
汎用入出力ポート
E
A/D コンバータ用外部トリガ入力端子 (ADTG)
P40
1
PSCK0
汎用の N-ch オープンドレイン入出力ポート
PS/2 インタフェイス 0 チャネル用シリアルクロック入出力端子。
この機能は , PS/2 インタフェイス 0 チャネルが許可の時 , 使用さ
れます。
F
P41
2
PSDA0
汎用の N-ch オープンドレイン入出力ポート
ポート入力
P42
3
PSCK1
F
P43
4
PSDA1
PSCK2
F
PSDA2
F
CLKRUN
PS/2 インタフェイス 1 チャネル用シリアルデータ入出力端子。
この機能は , PS/2 インタフェイス 1 チャネルが許可の時 , 使用さ
れます。
PS/2 インタフェイス 2 チャネル用シリアルクロック入出力端子。
この機能は , PS/2 インタフェイス 2 チャネルが許可の時 , 使用さ
れます。
汎用の N-ch オープンドレイン入出力ポート
F
P46
7
PS/2 インタフェイス 1 チャネル用シリアルクロック入出力端子。
この機能は , PS/2 インタフェイス 1 チャネルが許可の時 , 使用さ
れます。
汎用の N-ch オープンドレイン入出力ポート
P45
6
汎用の N-ch オープンドレイン入出力ポート
汎用の N-ch オープンドレイン入出力ポート
P44
5
PS/2 インタフェイス 0 チャネル用シリアルデータ入出力端子。
この機能は , PS/2 インタフェイス 0 チャネルが許可の時 , 使用さ
れます。
F
PS/2 インタフェイス 2 チャネル用シリアルデータ入出力端子。
この機能は , PS/2 インタフェイス 2 チャネルが許可の時 , 使用さ
れます。
汎用の N-ch オープンドレイン入出力ポート
G
シリアル IRQ コントローラ用 LPC クロックステータス / リス
タート要求入出力端子。この機能は , シリアル IRQ, LPC クロッ
クリスタート要求が許可の時使用されます。
（続く）
6
DS07–13729–2
MB90370 シリーズ
端子番号
端子名
LQFP-144
入出力 リセット中
回路形式 の端子状態
汎用入出力ポート
P47
8
SERIRQ
H
シリアル IRQ コントローラ用シリアル IRQ データ入出力端子。
この機能は , シリアル IRQ が許可の時使用されます。
汎用入出力ポート
P50
9
GA20
H
LPC インタフェイス用 GA20 出力。
この機能は , GA20 が許可の時使用されます。
汎用入出力ポート
P51
10
LFRAME
H
LPC インタフェイス用 LFRAME 入力。
この機能は , LPC インタフェイスが許可の時使用されます。
汎用入出力ポート
P52
11
LRESET
H
LPC インタフェイス用リセット入力。
この機能は , LPC インタフェイスが許可の時使用されます。
汎用入出力ポート
P53
12
LCK
H
LPC インタフェイス用クロック入力。
この機能は , LPC インタフェイスが許可の時使用されます。
汎用入出力ポート
P54 ~ P57
13 ∼ 16
LAD0 ∼
LAD3
H
INT0 ∼
INT5
I
UCK1
I
UO1
I
UI1
I
UCK2
UART チャネル 1 用シリアルデータ出力端子。
この機能は , UART チャネル 1 のデータ出力が許可の時に有効
となります。
UART チャネル 1 用シリアルデータ入力端子。
UART チャネル 1 が入力動作している間 , この端子の入力を常
に使用していますので他の入力として使用しないでください。
汎用入出力ポート
P71
102
UART チャネル 1 用シリアルクロック入出力端子。
この機能は , UART チャネル 1 のクロック出力が許可の時に有
効となります。
汎用入出力ポート
P70
101
DTP/ 外部割込み要求入力 0 ∼ 5 チャネルとして使用できます。
スタンバイモードで , ENIR：EN0 ~ EN5 が 1 に設定されている
場合に , 入力が有効となります。
汎用入出力ポート
P67
100
汎用入出力ポート
汎用入出力ポート
P66
99
LPC インタフェイス用アドレス / データ入出力
この機能は , LPC インタフェイスが許可の時使用されます。
ポート入力
P60 ∼ P65
93 ∼ 98
機能説明
I
UART チャネル 2 用シリアルクロック入出力端子。
この機能は , UART チャネル 2 のクロック出力が許可の時に有
効となります。
（続く）
DS07–13729–2
7
MB90370 シリーズ
端子番号
LQFP-144
端子名
入出力 リセット中
回路形式 の端子状態
汎用入出力ポート
P72
103
UO2
UART チャネル 2 用シリアルデータ出力端子。
この機能は , UART チャネル 2 のデータ出力が許可の時に有効と
なります。
I
汎用入出力ポート
P73
104
UI2
UART チャネル 2 用シリアルデータ入力端子。
UART チャネル 2 が入力動作している間 , この端子の入力を常に
使用していますので他の入力として使用しないでください。
I
汎用入出力ポート
P74
105
UCK3
UART チャネル 3 用シリアルクロック入出力端子。
この機能は , UART チャネル 3 のクロック出力が許可の時に有効
となります。
I
汎用入出力ポート
P75
106
UO3
UART チャネル 3 用シリアルデータ出力端子。
この機能は , UART チャネル 3 のデータ出力が許可の時に有効と
なります。
I
汎用入出力ポート
P76
107
UI3
I
ポート入力
71
72
73
65
66
67
68
PPG1
P80
SCL1
P81
SDA1
P82
ALERT
P90
SCL2
P91
SDA2
P92
SCL3
P93
SDA3
UART チャネル 3 用シリアルデータ入力端子。
UART チャネル 3 が入力動作している間 , この端子の入力を常に
使用していますので他の入力として使用しないでください。
汎用入出力ポート
P77
108
機能説明
I
T
T
J
T
T
T
T
PPG チャネル 1 用出力端子。
この機能は , PPG チャネル 1 が許可の時使用されます。
汎用の N-ch オープンドレイン入出力ポート
マルチアドレス I2C 用シリアルクロック入出力端子
汎用の N-ch オープンドレイン入出力ポート
マルチアドレス I2C 用シリアルデータ入出力端子
汎用の N-ch オープンドレイン入出力ポート
マルチアドレス I2C アラート出力端子
汎用の N-ch オープンドレイン入出力ポート
ブリッジ回路用シリアルクロック入出力端子
汎用の N-ch オープンドレイン入出力ポート
ブリッジ回路用シリアルデータ入出力端子
汎用の N-ch オープンドレイン入出力ポート
ブリッジ回路用シリアルクロック入出力端子
汎用の N-ch オープンドレイン入出力ポート
ブリッジ回路用シリアルデータ入出力端子
（続く）
8
DS07–13729–2
MB90370 シリーズ
端子番号
端子名
LQFP-144
P94
69
SCL4
P95
70
SDA4
入出力 リセット中
回路形式 の端子状態
汎用の N-ch オープンドレイン入出力ポート
T
ブリッジ回路用シリアルクロック入出力端子
汎用の N-ch オープンドレイン入出力ポート
T
ブリッジ回路用シリアルデータ入出力端子
汎用入出力ポート
PA0 ∼ PA2
22 ∼ 24
ALR1 ∼
ALR3
PA3
25
ACO
H
ポート入力
OFB1 ∼
OFB3
コンパレータ回路の AC 電源セット信号が出力されます。
汎用入出力ポート
H
コンパレータ回路において , バッテリ 1 ∼ 3 の放電制御信号が
出力されます。
汎用入出力ポート
PB0 , PB1
34, 35
DCIN ,
DCIN2
PB2
36
VOL1
PB3
37
VSI1
PB4
38
VOL2
PB5
39
VSI2
PB6
40
VOL3
PB7
41
VSI3
K
SW1 ∼ SW3
AN0 ∼ AN2
コンパレータ回路における AC 電源監視入力
汎用入出力ポート
K
K
K
コンパレータ回路のバッテリ 1 電源瞬断監視入力
汎用入出力ポート
コンパレータ回路のバッテリ 1 残量監視入力
コンパレータ
汎用入出力ポート
入力
コンパレータ回路のバッテリ 2 電源瞬断監視入力
汎用入出力ポート
K
コンパレータ回路のバッテリ 2 残量監視入力
汎用入出力ポート
K
コンパレータ回路のバッテリ 3 電源瞬断監視入力
汎用入出力ポート
K
PC0 ∼ PC2
45 ∼ 47
コンパレータ回路において , バッテリ 1 ∼ 3 が切れた時アラー
ム信号が出力されます。
汎用入出力ポート
H
PA4 ∼ PA6
26 ∼ 28
機能説明
L
コンパレータ回路のバッテリ 3 残量監視入力
コンパレータ
入力
または A/D
入力
汎用入出力ポート
コンパレータ回路のバッテリ 1 ∼ 3 着脱検出入力
A/D コンバータアナログ入力端子 0 ∼ 2。この機能は , アナロ
グ入力指定が許可の時に (ADER1) 有効となります。
（続く）
DS07–13729–2
9
MB90370 シリーズ
端子番号
LQFP-144
端子名
入出力
回路形式
リセット中
の端子状態
汎用入出力ポート
PC3 ∼ PC7
48 ∼ 52
M
AN3 ∼ AN7
A/D 入力
PD0 ∼ PD3
53, 59 ∼ 61
AN8 ∼
AN11
M
DA1 , DA2
PPG2 , PPG3
N
D/A コンバータアナログ出力 1, 2。この機能は D/A コンバータ
が許可の時に使用されます。
汎用入出力ポート
H
PPG チャネル 2, 3 用出力端子。この機能は , PPG チャネル 2, 3
出力が許可の時に使用されます。
汎用入出力ポート
PE0
74
75
SEG0
LCD コントローラ / ドライバ用セグメント出力端子。
この機能は , LCD セグメント出力が許可の時に使用されます。
O
TIN1
リロードタイマ 1 用外部クロック入力端子。
PE1
汎用入出力ポート
SEG1
LCD コントローラ / ドライバ用セグメント出力端子。
この機能は , LCD セグメント出力が許可の時に使用されます。
O
リロードタイマ 1 用イベント出力端子。
TO1
PE2
76
77
78
79
汎用入出力ポート
汎用入出力ポート
PD6 , PD7
64, 92
A/D コンバータアナログ入力端子 3 ∼ 7。この機能は , アナロ
グ入力指定が許可の時に (ADER1) 有効となります。
A/D コンバータアナログ入力端子 8 ∼ 11。この機能は , アナ
ログ入力指定が許可の時に (ADER2) 有効となります。
PD4 , PD5
62 , 63
機能説明
SEG2
ポート入力
O
汎用入出力ポート
LCD コントローラ / ドライバ用セグメント出力端子。
この機能は , LCD セグメント出力が許可の時に使用されます。
TIN2
リロードタイマ 2 用外部クロック入力端子。
PE3
汎用入出力ポート
SEG3
O
LCD コントローラ / ドライバ用セグメント出力端子。
この機能は , LCD セグメント出力が許可の時に使用されます。
TO2
リロードタイマ 2 用イベント出力端子。
PE4
汎用入出力ポート
SEG4
O
LCD コントローラ / ドライバ用セグメント出力端子。
この機能は , LCD セグメント出力が許可の時に使用されます。
TIN3
リロードタイマ 3 用外部クロック入力端子。
PE5
汎用入出力ポート
SEG5
TO3
O
LCD コントローラ / ドライバ用セグメント出力端子。
この機能は , LCD セグメント出力が許可の時に使用されます。
リロードタイマ 3 用イベント出力端子。
（続く）
10
DS07–13729–2
MB90370 シリーズ
（続き）
端子番号
端子名
LQFP-144
入出力
回路形式
リセット中
の端子状態
汎用入出力ポート
PE6
80
SEG6
81
LCD コントローラ / ドライバ用セグメント出力端子。
この機能は , LCD セグメント出力が許可の時に使用されます。
O
TIN4
リロードタイマ 4 用外部クロック入力端子。
PE7
汎用入出力ポート
SEG7
O
ポート入力
TO4
SEG8
P
COM0 ∼
COM3
汎用入出力ポート
P
LCD コントローラ / ドライバ用 COM 出力端子。
この機能は , LCD COM 出力が許可の時に使用されます。
汎用入出力ポート
PF5 ∼ PF7
87 ∼ 89
リロードタイマ 4 用イベント出力端子。
LCD コントローラ / ドライバ用セグメント出力端子。
この機能は , LCD セグメント出力が許可の時に使用されます。
PF1 ∼ PF4
83 ∼ 86
LCD コントローラ / ドライバ用セグメント出力端子。
この機能は , LCD セグメント出力が許可の時に使用されます。
汎用入出力ポート
PF0
82
機能説明
Q
電源入力
V1 ∼ V3
LCD コントローラ / ドライバ用電源入力端子。
この機能は , 外部分圧が選択された時に使用されます。
アナログ回路用 Vcc 電源入力端子
42
AVCC
R
43
AVR
S
44
AVSS
R
アナログ回路用 Vss 電源入力端子
29
CVCC
R
アナログ回路用 Vcc 電源入力端子
30
CVRH1
R
31
CVRH2
R
32
CVRL
R
33
CVSS
R
19, 55, 91,
127
Vss
–
18, 54, 90,
126
Vcc
DS07–13729–2
電源入力
電源入力
A/D コンバータ用 Vref+ 入力端子。この電圧は Vcc を超えては
いけません。Vref- は AVSS に固定しています。
コンパレータの基準電源入力端子
アナログ回路用 Vss 電源入力端子
電源 (0 V) 入力端子
電源入力
–
電源 (3.3 V) 入力端子
11
MB90370 シリーズ
■ 入出力回路形式
分類
回 路
備考
X1/X1A
Xout
N-ch P-ch
A
P-ch
X0/X0A
N-ch
メイン / サブクロック ( メイン / サブク
ロック水晶発振子 )
・高速用発振帰還抵抗 約 1 MΩ
・低速用発振帰還抵抗 約 10 MΩ
スタンバイ制御
・ヒステリシス入力
B
・プルアップレジスタ 約 50 kΩ
R
・ヒステリシス入力
C
R
・CMOS 出力
・ヒステリシス入力
P-ch
プルアップ制御
P-ch
Pout
D
N-ch
・プルアップ抵抗選択可
約 50 kΩ
・IOL ＝ 4 mA
Nout
ヒステリシス入力
スタンバイ制御
R
・CMOS 出力
・CMOS 入力
P-ch
プルアップ制御
P-ch
Pout
E
N-ch
・プルアップ抵抗選択可
約 50 kΩ
・IOL ＝ 4 mA
Nout
CMOS 入力
スタンバイ制御
・N-ch オープンドレイン出力
・ヒステリシス入力
N-ch
F
N-ch
Nout
・IOL ＝ 4 mA
・5 V 許容
ヒステリシス入力
スタンバイ制御
（続く）
12
DS07–13729–2
MB90370 シリーズ
分 類
回 路
備 考
・N-ch オープンドレイン出力
・CMOS 入力
P-ch
・IOL ＝ 4 mA
G
N-ch
Nout
CMOS 入力
スタンバイ制御
P-ch
Pout
・CMOS 出力
・CMOS 入力
・IOL ＝ 4 mA
H
N-ch
Nout
CMOS 入力
スタンバイ制御
P-ch
Pout
・CMOS 出力
・ヒステリシス入力
・IOL ＝ 4 mA
I
N-ch
Nout
ヒステリシス入力
スタンバイ制御
・N-ch オープンドレイン出力
・CMOS 入力
N-ch
J
N-ch
Nout
・IOL ＝ 4 mA
・5 V 許容
CMOS 入力
スタンバイ制御
P-ch
Pout
N-ch
Nout
・CMOS 出力
・CMOS 入力
・コンパレータ入力
・IOL ＝ 4 mA
K
CMOS 入力
スタンバイ制御
+
−
コンパレータ入力
（続く）
DS07–13729–2
13
MB90370 シリーズ
分 類
回 路
備 考
P-ch
Pout
N-ch
Nout
L
・CMOS 出力
・CMOS 入力
・比較入力
・A/D アナログ入力
・IOL ＝ 4 mA
CMOS 入力
スタンバイ制御
+
−
コンパレータ入力
アナログ入力
M
P-ch
Pout
N-ch
Nout
・CMOS 出力
・CMOS 入力
・A/D アナログ入力
・IOL ＝ 4 mA
CMOS 入力
スタンバイ制御
アナログ入力
P-ch
N-ch
Pout
Nout
・CMOS 出力
・CMOS 入力
・D/A アナログ出力
・IOL ＝ 4 mA
N
CMOS 入力
スタンバイ制御
アナログ入力
P-ch
Pout
N-ch
Nout
・CMOS 出力
・CMOS 入力
・セグメント出力
・IOL ＝ 4 mA
O
CMOS 入力
スタンバイ制御
セグメント出力
（続く）
14
DS07–13729–2
MB90370 シリーズ
（続き）
分 類
回 路
備 考
P-ch
Pout
N-ch
Nout
・CMOS 出力
・CMOS 入力
・セグメント出力
・IOL ＝ 12 mA
P
CMOS 入力
スタンバイ制御
セグメント出力
P-ch
Pout
N-ch
Nout
・CMOS 出力
・CMOS 入力
・LCD ドライブ電源
・IOL ＝ 12 mA
Q
CMOS 入力
スタンバイ制御
LCD ドライブ電源
・電源入力保護回路
P-ch
IN
R
N-ch
P-ch
アナログ入力
イネーブル
IN
S
N-ch
アナログ入力
N-ch
T
・保護回路付き A/D コンバータ基準電
圧 (AVR) 入力端子
N-ch
Nout
・N-ch オープンドレイン出力
・CMOS 入力
・IOL ＝ 4 mA
・5 V 許容
CMOS 入力
スタンバイ制御
DS07–13729–2
15
MB90370 シリーズ
■ デバイス取扱い上の注意
・使用に際しては最大定格を超えることのないよう十分に注意してください。( ラッチアップの防止 )
CMOS IC では , 入力端子や出力端子に VCC より高い電圧や VSS より低い電圧が印加された場合 , または VCC ∼ VSS 間に
定格を超える電圧が印加された場合に , ラッチアップ現象を生じることがあります。ラッチアップが起きると電源電流が
激増し , 素子の熱破壊に至ることがあります。使用に際しては最大定格を超えることのないよう十分に注意してくださ
い。
アナログ回路への電源投入または切断時 , アナログ電源電圧 (AVCC, CVCC, AVR, CVRH1, CVRH2 and CVRL) , アナログ入力
電圧はデジタル電源電圧 (VCC) を超えないように十分に注意してください。
・供給電圧の安定化
VCC 電源電圧の急激な変化があると誤動作を起こすことがありますので , VCC 電源電圧を安定させてください。電源電圧
安定の基準として , 商用周波数 (50 ∼ 60 Hz) での VCC リプル変動 (Peak-Peak 値 ) は , VCC 電源電圧値 10％以下 , 電源の切
換え時での変化は , 過度変動率が 0.1 V/ms 以下になるように , 電圧変動を抑えてください。
・電源投入時
内蔵している降圧回路の誤動作を防ぐため , 電源投入時の電圧立上げ時間は , 50 µs (0.2 V ∼ 1.8 V) の間以上としてくだ
さい。
・未使用入力端子の処理について
使用していない入力端子を開放のままにしておくと , 誤動作の原因になることがあります。全ての未使用入力端子はプ
ルアップ , またはプルダウンなどの処置をしてください。
・A/D コンバータ , D/A コンバータ , 比較電源端子の処理について
A/D コンバータ , D/A コンバータ , 比較電源端子が未使用時においては , AVCC ＝ CVCC ＝ VCC, AVSS ＝ AVR ＝ CVSS ＝
CVRL ＝ CVRH1 ＝ CVRH2 ＝ VSS となるよう端子接続を行ってください。
・外部クロック
外部クロック使用時においても , パワーオンリセット , サブクロックモードおよびストップモードからの解除には , 発
振安定待ち時間を取ります。下図に示すように , 外部クロック使用時においては , X0 端子のみを接続し X1 端子は開放の
ままにしてください。
X0
MB90370 シリーズ
開放
X1
・電源端子
ラッチアップを防止するために , 複数ある VCC, VSS 電源端子はデバイス内部で接続しています。しかし , 不要輻射の低
減 , グランドレベルの上昇によるストローブ信号の誤動作防止 , 総出力電流規格を守るために , 必ず VCC, VSS 電源端子
は , 外部で同一電源へ接続してください。
また , 電源供給から低インピーダンスで , デバイスの VCC, VSS 電源端子に接続してください。デバイスの VCC, VSS 電源
端子間に 0.1 µF 程度のバイパスコンデンサを , VCC, VSS 電源端子の近くに接続することで対策できます。
16
DS07–13729–2
MB90370 シリーズ
・電源の投入および , 切断順序
A/D コンバータ , D/A コンバータ , 比較器の電源端子 (AVCC, CVCC, AVR, CVRH1, CVRH2, CVRL) とアナログ入力端子
(AN0 ∼ AN11, VOL1 ∼ VOL3, VSI1 ∼ VSI3, SW1 ∼ SW3, DCIN, DCIN2) への電圧印加は , 必ずデジタル電源 (VCC) の投入
後に行ってください。デバイスの電源切断は , A/D コンバータ , D/A コンバータ , 比較器の電源 , およびアナログ入力電源
を切断した後に , デジタル電源 (VCC) を切断してください。AVR は AVCC を超えないように電圧の印加と切断を行ってくだ
さい。また , CVRH1, CVRH2, CVRL は CVCC を超えてはいけません。
A/D アナログ入力と兼用している端子を入力ポートとして使用する場合には , 入力電圧が AVCC を超えないようにして
ください。また , コンパレータアナログ入力と兼用している端子を入力ポートとして使用する場合 , 入力電圧が CVCC を超
えないようにしてください。( アナログ電源とデジタル電源に電源電圧を同時に印加・切断することは問題ありません。)
・PLL クロックモード動作中の注意について
本マイコンで PLL クロックを選択しているときに発振子が外れたり , あるいはクロック入力が停止した場合 , 本マイコ
ンは PLL 内部の自励発振回路の自走周波数で動作を継続し続ける場合があります。この動作は保証外の動作です。
DS07–13729–2
17
MB90370 シリーズ
■ ブロックダイヤグラム
・MB90372/F372/V370
X0, X0A
X1, X1A
RST
クロック制御
回路
CPU F2MC-16LX
ファミリコア
遅延割込み発生
リセット回路
( ウォッチドッグタイマ )
N-ch オープンドレイン
I/O ポート 8, 9
割込みコントローラ
ブリッジ回路
N-ch オープンドレイン
I/O ポート 4
6 3CH PS/2 インタフェイス
2
シリアル IRQ (6 チャネル )
LCP インタフェイス
ゲート A20
コントロール
7
6
コンパレータ
バッテリー選択回路
7
8
電圧比較器
3
UPI
(Ch0, 1, 2, 3)
PA0/ALR1 ∼
PA2/ALR3
PA3/ACO
PA4/OFB1 ∼
PA6/OFB3
PB0/DCIN
PB1/DCIN2
PB2/VOL1
PB3/VSI1
PB4/VOL2
PB5/VSI2
PB6/VOL3
PB7/VSI3
CVRH1, CVRH2, CVRL
AVR
CMOS I/O ポート 5
P60/INT0 ∼ 6
P65/INT5
P66/UCK1
P67/UO1
P70/UI1
P71/UCK2
P72/UO2
P73/UI2
P74/UCK3
P75/UO3
P76/UI3
P77/PPG1
6
CMOS I/O ポート A, B
F2MC-16LX バス
P50/GA20
P51/LFRAME
P52/LRESET
P53/LCK
P54/LAD0
P55/LAD1
P56/LAD2
P57/LAD3
キーオンウェイク
アップ割込み
バスインタ
フェイス
P40/PSCK0
P41/PSDA0
P42/PSCK1
P43/PSDA1
P44/PSCK2
P45/PSDA2
P46/CLKRUN
P47/SERIRQ
I2C バス
CMOS I/O ポート 0, 1, 2, 3*
8
P80/SCL1
P81/SDA1
P82/ALERT
P90/SCL2
P91/SDA2
P92/SCL3
P93/SDA3
P94/SCL4
P95/SDA4
I2C バス
( マルチアドレス
タイムベースタイマ
P00/KSI0 ∼ 8
P07/KSI7
8
P10 ∼ P17
8
P20 ∼ P27
P30 ∼ P36 8
P37/ADTG
その他の端子
Vss x 4, Vcc x 4, MD0-2, AVcc, AVss, CVcc, CVss
DTP/ 外部割込み
UART
(Ch1, 2, 3)
16-bit PPG (Ch1)
A/D コンバータ
(8/10 ビット )
D/A コンバータ
12
2
16-bit PPG
(Ch2, 3)
CMOS I/O ポート C, D
CMOS I/O ポート 6, 7
CMOS I/O ポート E, F
RAM
ROM
ROM コレクション
16 ビットリロード
タイマ (Ch1, 2, 3, 4)
LCD コントローラ
(9SEG × 4COM)
16
ROM ミラー
PC0/AN0/SW1
PC1/AN1/SW2
PC2/AN2/SW3
PC3/AN3 ∼
PC7/AN7
PD0/AN8 ∼
PD3/AN11
PD4/DA1
PD5/DA2
PD6/PPG2
PD7/PPG3
PE0/TIN1/SEG0
PE1/TO1/SEG1
PE2/TIN2/SEG2
PE3/TO2/SEG3
PE4/TIN3/SEG4
PE5/TO3/SEG5
PE6/TIN4/SEG6
PE7/TO4/SEG7
PF0/SEG8
PF1/COM0 ∼
PF4/COM3
PF5/V1 ∼
PF7/V3
＊：P00 ∼ P07, P10 ∼ P17, P20 ∼ P27, P30 ∼ P37：入力プルアップ抵抗設定レジスタ付き
( 注意事項 ) PF0 ∼ PF7：大電流ポート
18
DS07–13729–2
MB90370 シリーズ
■ メモリマップ
シングルチップモード
(ROM ミラー機能あり )
FFFFFFH
ＲＯＭ エリア
Address #1
FC0000H
010000H
ＲＯＭ エリア
( バンク FF の画像 )
Address #2
004000H
003FC0H
Address #3
周辺エリア
RAM
エリア
レジスタ
000100H
0000F8H
000000H
：内部アクセスメモリ
周辺エリア
：アクセス不可
アドレス #1
アドレス #2
アドレス #3
MB90372
FF0000H
004000H
001900H
MB90F372
FF0000H
004000H
001900H
MB90V370
FF0000H*
004000H*
003FC0H
品 種
＊：MB90V370 は ROM を内蔵していません。開発用ツールで設定された ROM デコードエリアが , ROM エリアとして使
用されます。
（注意事項）00 バンクの上位に FF バンクの ROM データがイメージで見えるようになっていますが , これは C コンパイラ
のスモールモデルを有効に生かすためです。FF バンクの下位 16 ビットアドレスは同じになるようにしてあり
ますので, ポインタでfar指定を宣言しなくともROM内のテーブルを参照することができます。例えば, 00C000H
をアクセスした場合に , 実際には FFC000H の ROM の内容がアクセスされることになります。
なお , FF バンクの ROM 領域は 48 KB を越えますので , 00 バンクのイメージにすべての領域を見せることがで
きません。FF4000H ∼ FFFFFFH の ROM データは 004000H ∼ 00FFFFH にイメージとして見えますので , ROM
データテーブルは FF4000H ∼ FFFFFFH の領域に格納することを推奨します。
DS07–13729–2
19
MB90370 シリーズ
■ F2MC-16LX CPU 書込みモデル
・専用レジスタ
AH
アキュムレータ (A)
AL
USP
ユーザスタックポインタ (USP)
SSP
システムスタックポインタ (SSP)
PS
プロセッサステータス (PS)
PC
プログラムカウンタ (PC)
DPR
ダイレクトページレジスタ (DPR)
PCB
プログラムバンクレジスタ (PCB)
DTB
データバンクレジスタ (DTB)
USB
ユーザスタックバンクレジスタ (USB)
SSB
システムスタックバンクレジスタ (SSB)
ADB
アディショナルデータバンクレジスタ (ADB)
8 bits
16 bits
32 bits
20
DS07–13729–2
MB90370 シリーズ
・汎用レジスタ
専用レジスタ
CPU
RAM
RAM
アキュムレータ
汎用レジスタ
ユーザスタックポインタ
システムスタックポインタ
Internal bus
プロセッサステータス
プログラムカウンタ
ダイレクトページレジスタ
プログラムバンクレジスタ
データバンクレジスタ
ユーザスタックバンクレジスタ
システムスタックバンクレジスタ
アディショナルデータバンクレジスタ
・プロセッサステータス (PS)
1312
15
PS
初期値
初期値
初期値
DS07–13729–2
0
RP
CCR
000
00000
-01XXXXX
7
6
5
4
3
2
1
0
⎯
I
S
T
N
Z
V
C
⎯
0
1
X
X
X
X
X
B4 B3 B2 B1
初期値
8 7
ILM
0
0
0
0
B0
: CCR
: RP
0
ILM2
ILM1
ILM0
0
0
0
: ILM
- ：未使用
X：不定
21
MB90370 シリーズ
■ I/O マップ
アドレス
レジスタ
略称
リソース
名称
初期値
000000H
PDR0
ポート 0 データレジスタ
R/W
R/W
ポート 0
XXXXXXXXB
000001H
PDR1
ポート 1 データレジスタ
R/W
R/W
ポート 1
XXXXXXXXB
000002H
PDR2
ポート 2 データレジスタ
R/W
R/W
ポート 2
XXXXXXXXB
000003H
PDR3
ポート 3 データレジスタ
R/W
R/W
ポート 3
XXXXXXXXB
000004H
PDR4
ポート 4 データレジスタ
R/W
R/W
ポート 4
X1111111B
000005H
PDR5
ポート 5 データレジスタ
R/W
R/W
ポート 5
XXXXXXXXB
000006H
PDR6
ポート 6 データレジスタ
R/W
R/W
ポート 6
XXXXXXXXB
000007H
PDR7
ポート 7 データレジスタ
R/W
R/W
ポート 7
XXXXXXXXB
000008H
PDR8
ポート 8 データレジスタ
R/W
R/W
ポート 8
- - - - - 111B
000009H
PDR9
ポート 9 データレジスタ
R/W
R/W
ポート 9
- - 111111B
00000AH
PDRA
ポート A データレジスタ
R/W
R/W
ポート A
- XXXXXXXB
00000BH
PDRB
ポート B データレジスタ
R/W
R/W
ポート B
XXXXXXXXB
00000CH
PDRC
ポート C データレジスタ
R/W
R/W
ポート C
XXXXXXXXB
00000DH
PDRD
ポート D データレジスタ
R/W
R/W
ポート D
XXXXXXXXB
00000EH
PDRE
ポート E データレジスタ
R/W
R/W
ポート E
XXXXXXXXB
00000FH
PDRF
ポート F データレジスタ
R/W
R/W
ポート F
XXXXXXXXB
000010H
DDR0
ポート 0 方向レジスタ
R/W
R/W
ポート 0
00000000B
000011H
DDR1
ポート 1 方向レジスタ
R/W
R/W
ポート 1
00000000B
000012H
DDR2
ポート 2 方向レジスタ
R/W
R/W
ポート 2
00000000B
000013H
DDR3
ポート 3 方向レジスタ
R/W
R/W
ポート 3
00000000B
000014H
DDR4
ポート 4 方向レジスタ
R/W
R/W
ポート 4
0 - - - - - - -B
000015H
DDR5
ポート 5 方向レジスタ
R/W
R/W
ポート 5
00000000B
000016H
DDR6
ポート 6 方向レジスタ
R/W
R/W
ポート 6
00000000B
000017H
DDR7
ポート 7 方向レジスタ
R/W
R/W
ポート 7
00000000B
000018H
PGDR
パリティジェネレータデータレジスタ
R/W
R/W
000019H
PGCSR
パリティジェネレータ制御ステータス
レジスタ
R/W
R/W
パリティ
ジェネレータ
00001AH
DDRA
ポート A 方向レジスタ
R/W
R/W
ポート A
-0000000B
00001BH
DDRB
ポート B 方向レジスタ
R/W
R/W
ポート B
00000000B
00001CH
DDRC
ポート C 方向レジスタ
R/W
R/W
ポート C
00000000B
00001DH
DDRD
ポート D 方向レジスタ
R/W
R/W
ポート D
00000000B
00001EH
DDRE
ポート E 方向レジスタ
R/W
R/W
ポート E
00000000B
00001FH
DDRF
ポート F 方向レジスタ
R/W
R/W
ポート F
00000000B
レジスタ名称
バイト
ワード
アクセス アクセス
XXXXXXXXB
X- - - - - - 0B
（続く）
22
DS07–13729–2
MB90370 シリーズ
アドレス
レジスタ
略称
000020H
SMR1
シリアルモードレジスタ 1
R/W
R/W
00000- 00B
000021H
SCR1
シリアル制御レジスタ 1
R/W
R/W
00000100B
000022H
SIDR1/
SODR1
入力データレジスタ 1 /
出力データレジスタ 1
R/W
R/W
000023H
SSR1
シリアルステータスレジスタ 1
R/W
R/W
00001000B
000024H
M2CR1
モード 2 制御レジスタ 1
R/W
R/W
- - - -1000B
000025H
CDCR1
クロック分周制御レジスタ 1
R/W
R/W
000026H
ENIR
DTP / 割込みイネーブルレジスタ
R/W
R/W
000027H
EIRR
DTP / 割込み要因レジスタ
R/W
R/W
ELVR
要求レベル設定レジスタ
R/W
R/W
R/W
R/W
000028H
000029H
レジスタ名称
バイト
ワード
リソース名称
アクセス アクセス
UART1
通信
プリスケーラ 1
初期値
XXXXXXXXB
0- - - 0000B
- - 000000B
DTP/
外部割込み
- - XXXXXXB
00000000B
- - - - 0000B
00002AH
ADER1
アナログ入力許可レジスタ 1
R/W
R/W
ポート C, A/D
11111111B
00002BH
ADER2
アナログ入力許可レジスタ 2
R/W
R/W
ポート D, A/D
- - - - 1111B
00002CH
BRSR
ブリッジ回路選択レジスタ
R/W
R/W
ブリッジ回路
- - 000000B
00002DH
ADC0
A/D 制御レジスタ
R/W
R/W
00002EH
ADCR0
R
R
00002FH
ADCR1
000030H
ADCS0
000031H
ADCS1
000032H
SICRL
000033H
A/D データレジスタ
00000000B
XXXXXXXXB
8/10 ビット
A/D コンバータ
R/W
R/W
R/W
R/W
00- - - - - - - -B
R/W
R/W
00000000B
シリアル割込み制御レジスタ
R/W
R/W
00000000B
SICRH
シリアル割込み制御レジスタ
R/W
R/W
00000000B
000034H
SIFR1
シリアル割込みフレーム番号
レジスタ 1
R/W
R/W
- - 000000B
000035H
SIFR2
シリアル割込みフレーム番号
レジスタ 2
R/W
R/W
000036H
SIFR3
シリアル割込みフレーム番号
レジスタ 3
R/W
R/W
- - 000000B
000037H
SIFR4
シリアル割込みフレーム番号
レジスタ 4
R/W
R/W
- - 000000B
A/D 制御ステータスレジスタ
シリアル IRQ
00000- XXB
- - 000000B
（続く）
DS07–13729–2
23
MB90370 シリーズ
アドレス
レジスタ
略称
000038H
PDCRL1
000039H
PDCRH1
00003AH
PCSRL1
00003BH
PCSRH1
00003CH
PDUTL1
00003DH
PDUTH1
00003EH
PCNTL1
00003FH
PCNTH1
000040H
PDCRL2
000041H
PDCRH2
000042H
PCSRL2
000043H
PCSRH2
000044H
PDUTL2
000045H
PDUTH2
000046H
PCNTL2
000047H
PCNTH2
000048H
PDCRL3
000049H
PDCRH3
00004AH
PCSRL3
レジスタ名称
PPG1 ダウンカウンタレジスタ
PPG1 周期設定レジスタ
PPG1 デューティ設定レジスタ
PPG1 制御ステータスレジスタ
PPG2 ダウンカウンタレジスタ
PPG2 周期設定レジスタ
PPG2 デューティ設定レジスタ
PPG2 制御ステータスレジスタ
PPG3 ダウンカウンタレジスタ
PPG3 周期設定レジスタ
バイト
ワード
アクセス アクセス
リソース
名称
初期値
⎯
R
11111111B
⎯
R
11111111B
⎯
W
XXXXXXXXB
16 ビット
PPG タイマ
(CH1)
⎯
W
⎯
W
⎯
W
XXXXXXXXB
R/W
R/W
--000000B
R/W
R/W
00000000B
⎯
R
11111111B
⎯
R
11111111B
⎯
W
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
16 ビット
PPG タイマ
(CH2)
⎯
W
⎯
W
⎯
W
XXXXXXXXB
R/W
R/W
--000000B
R/W
R/W
00000000B
⎯
R
11111111B
⎯
R
11111111B
⎯
W
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
16 ビット
PPG タイマ
(CH3)
⎯
W
⎯
W
⎯
W
XXXXXXXXB
R/W
R/W
--000000B
R/W
R/W
00000000B
PS/2 インタフェース制御レジスタ 0
R/W
R/W
0--00000B
PSSR0
PS/2 インタフェースステータス
レジスタ 0
R/W
R/W
00000000B
000052H
PSCR1
PS/2 インタフェース制御レジスタ 1
R/W
R/W
0--00000B
000053H
PSSR1
PS/2 インタフェースステータス
レジスタ 1
R/W
R/W
00000000B
000054H
PSCR2
PS/2 インタフェース制御レジスタ 2
R/W
R/W
00004BH
PCSRH3
00004CH
PDUTL3
00004DH
PDUTH3
00004EH
PCNTL3
00004FH
PCNTH3
000050H
PSCR0
000051H
PPG3 デューティ設定レジスタ
PPG3 制御ステータスレジスタ
XXXXXXXXB
XXXXXXXXB
0--00000B
3 チャネル
PS/2 インタ
フェース
000055H
PSSR2
PS/2 インタフェースステータス
レジスタ 2
R/W
R/W
000056H
PSDR0
PS/2 インタフェースデータ
レジスタ 0
R/W
R/W
00000000B
000057H
PSDR1
PS/2 インタフェースデータ
レジスタ 1
R/W
R/W
00000000B
000058H
PSDR2
PS/2 インタフェースデータ
レジスタ 2
R/W
R/W
00000000B
000059H
PSMR
PS/2 インタフェースモード
レジスタ
R/W
R/W
----0000B
00000000B
（続く）
24
DS07–13729–2
MB90370 シリーズ
アドレス
レジスタ
略称
00005AH
DAT0
D/A コンバータデータレジスタ 0
R/W
R/W
00005BH
DAT1
D/A コンバータデータレジスタ 1
R/W
R/W
00005CH
DACR0
D/A 制御レジスタ 0
R/W
R/W
00005DH
DACR1
D/A 制御レジスタ 1
R/W
R/W
-------0B
00005EH
UPAL1
UPI1 アドレスレジスタ ( 下位 )
R/W
R/W
XXXXXXXXB
00005FH
UPAH1
UPI1 アドレスレジスタ ( 上位 )
R/W
R/W
XXXXXXXXB
000060H
UPAL2
UPI2 アドレスレジスタ ( 下位 )
R/W
R/W
XXXXXXXXB
000061H
UPAH2
UPI2 アドレスレジスタ ( 上位 )
R/W
R/W
XXXXXXXXB
000062H
UPAL3
UPI3 アドレスレジスタ ( 下位 )
R/W
R/W
XXXXXXXXB
000063H
UPAH3
UPI3 アドレスレジスタ ( 上位 )
R/W
R/W
XXXXXXXXB
000064H
UPCL
UPI 制御レジスタ ( 下位 )
R/W
R/W
00000000B
000065H
UPCH
UPI 制御レジスタ ( 上位 )
R/W
R/W
-000-000B
000066H
UPDI0/
UPDO0
UPI0 データ入力レジスタ /
データ出力レジスタ
R/W
R/W
000067H
UPS0
UPI0 ステータスレジスタ
R/W
R/W
000068H
UPDI1/
UPDO1
UPI1 データ入力レジスタ /
データ出力レジスタ
R/W
R/W
XXXXXXXXB
000069H
UPS1
UPI1 ステータスレジスタ
R/W
R/W
00000000B
00006AH
UPDI2/
UPDO2
UPI2 データ入力レジスタ /
データ出力レジスタ
R/W
R/W
XXXXXXXXB
00006BH
UPS2
UPI2 ステータスレジスタ
R/W
R/W
00000000B
00006CH
UPDI3/
UPDO3
UPI3 データ入力レジスタ /
データ出力レジスタ
R/W
R/W
XXXXXXXXB
00006DH
UPS3
UPI3 ステータスレジスタ
R/W
R/W
00000000B
00006EH
LCR
LPC 制御レジスタ
R/W
R/W
-----000B
00006FH
ROMM
ROM ミラー機能選択レジスタ
R/W
R/W
000070H
TMCSRL1
タイマ制御ステータスレジスタ CH1
( 下位 )
R/W
R/W
R/W
R/W
⎯
R/W
⎯
R/W
レジスタ名称
000071H
TMCSRH1
タイマ制御ステータスレジスタ CH1
( 上位 )
000072H
TMR1/
TMRD1
16 ビットタイマ / リロードレジスタ
CH1
000073H
バイト
ワード
アクセス アクセス
リソース
名称
初期値
XXXXXXXXB
D/A
コンバータ
XXXXXXXXB
-------0B
XXXXXXXXB
LPC インタ
フェイス
ROM
ミラー機能
00000000B
------01B
00000000B
16 ビット
リロード
タイマ
(CH1)
----0000B
XXXXXXXXB
XXXXXXXXB
（続く）
DS07–13729–2
25
MB90370 シリーズ
アドレス
レジスタ
略称
000074H
TMCSRL2
000075H
TMCSRH2
000076H
000077H
TMR2/
TMRD2
000078H
TMCSRL3
000079H
TMCSRH3
00007AH
00007BH
TMR3/
TMRD3
00007CH
TMCSRL4
レジスタ名称
バイト
ワード
アクセス アクセス
リソース
名称
初期値
タイマ制御ステータスレジスタ
CH2 ( 下位 )
R/W
タイマ制御ステータスレジスタ
CH2 ( 上位 )
R/W
R/W
⎯
R/W
⎯
R/W
タイマ制御ステータスレジスタ
CH3 ( 下位 )
R/W
R/W
タイマ制御ステータスレジスタ
CH3 ( 上位 )
R/W
R/W
⎯
R/W
⎯
R/W
タイマ制御ステータスレジスタ
CH4 ( 下位 )
R/W
R/W
タイマ制御ステータスレジスタ
CH4 ( 上位 )
R/W
R/W
⎯
R/W
⎯
R/W
XXXXXXXXB
16 ビットタイマ / リロードレジスタ
CH2
16 ビットタイマ / リロードレジスタ
CH3
R/W
00000000B
16 ビット
リロード
タイマ
(CH2)
----0000B
XXXXXXXXB
XXXXXXXXB
00000000B
16 ビット
リロード
タイマ
(CH3)
----0000B
XXXXXXXXB
XXXXXXXXB
00000000B
16 ビット
リロード
タイマ
(CH4)
00007DH
TMCSRH4
00007EH
00007FH
TMR4/
TMRD4
16 ビットタイマ / リロードタイマ
CH4
000080H
IBCRL
I2C バス制御レジスタ ( 下位 )
R/W
R/W
----0000B
000081H
IBCRH
I2C バス制御レジスタ ( 上位 )
R/W
R/W
00000000B
000082H
IBSRL
I2C バスステータスレジスタ ( 下位 )
R
R
00000000B
000083H
IBSRH
I2C バスステータスレジスタ ( 上位 )
R/W
R/W
--000000B
000084H
IDAR
I2C データレジスタ
R/W
R/W
XXXXXXXXB
000085H
IADR
I2C アドレスレジスタ
R/W
R/W
000086H
ICCR
I2C クロック制御レジスタ
R/W
R/W
000087H
ITCR
I2C タイムアウト制御レジスタ
R/W
R/W
-0-00000B
000088H
ITOC
I2C タイムアウトクロックレジスタ
R/W
R/W
00000000B
000089H
ITOD
I2C タイムアウトデータレジスタ
R/W
R/W
00000000B
00008AH
ISTO
I2C スレーブタイムアウトレジスタ
R/W
R/W
00000000B
00008BH
IMTO
I2C マスタタイムアウトレジスタ
R/W
R/W
00000000B
00008CH
RDR0
ポート 0 プルアップ抵抗設定
レジスタ
R/W
R/W
ポート 0
00000000B
00008DH
RDR1
ポート 1 プルアップ抵抗設定
レジスタ
R/W
R/W
ポート 1
00000000B
00008EH
RDR2
ポート 2 プルアップ抵抗設定
レジスタ
R/W
R/W
ポート 2
00000000B
00008FH
RDR3
ポート 3 プルアップ抵抗設定
レジスタ
R/W
R/W
ポート 3
00000000B
I2C
----0000B
XXXXXXXXB
-XXXXXXXB
0-000000B
（続く）
26
DS07–13729–2
MB90370 シリーズ
アドレス
レジスタ
略称
レジスタ名称
000090H ~
00009DH
バイト
ワード
アクセス アクセス
リソース
名称
初期値
禁止領域
プログラムアドレス検出制御
ステータスレジスタ
R/W
R/W
ROM
コレクション
- - - - 0000B
DIRR
遅延割込み発生モジュール
レジスタ
R/W
R/W
遅延割込み
- - - - - - - 0B
0000A0H
LPMCR
低消費電力モードレジスタ
R/W
R/W
00011000B
0000A1H
CKSCR
クロック選択レジスタ
R/W
R/W
低消費電力制御
レジスタ
00009EH
PACSR
00009FH
0000A2H ~
0000A7H
11111100B
禁止領域
ウォッチドッグ
X- XXX111B
タイマ
0000A8H
WDTC
ウォッチドッグ制御レジスタ
R/W
R/W
0000A9H
TBTC
タイムベースタイマ制御レジスタ
R/W
R/W
タイムベース
タイマ
1- - 00100B
0000AAH
WTC
ウォッチタイマ制御レジスタ
R/W
R/W
ウォッチタイマ
10001000B
禁止領域
0000ABH
0000ACH
EICR
ウェイクアップ割込み制御レジス
タ
R/W
R/W
0000ADH
EIFR
ウェイクアップ割込みフラッグレ
ジスタ
R/W
R/W
0000AEH
FMCS
フラッシュメモリ制御ステータス
レジスタ
R/W
R/W
ウェイクアップ
割込み
フラッシュ
メモリインタ
フェイス回路
00000000B
- - - - - - - 0B
00010000B
禁止領域
0000AFH
0000B0H
ICR00
割込み制御レジスタ 00
R/W
R/W
00000111B
0000B1H
ICR01
割込み制御レジスタ 01
R/W
R/W
00000111B
0000B2H
ICR02
割込み制御レジスタ 02
R/W
R/W
00000111B
0000B3H
ICR03
割込み制御レジスタ 03
R/W
R/W
00000111B
0000B4H
ICR04
割込み制御レジスタ 04
R/W
R/W
00000111B
0000B5H
ICR05
割込み制御レジスタ 05
R/W
R/W
00000111B
0000B6H
ICR06
割込み制御レジスタ 06
R/W
R/W
00000111B
0000B7H
ICR07
割込み制御レジスタ 07
R/W
R/W
0000B8H
ICR08
割込み制御レジスタ 08
R/W
R/W
0000B9H
ICR09
割込み制御レジスタ 09
R/W
R/W
00000111B
0000BAH
ICR10
割込み制御レジスタ 10
R/W
R/W
00000111B
0000BBH
ICR11
割込み制御レジスタ 11
R/W
R/W
00000111B
0000BCH
ICR12
割込み制御レジスタ 12
R/W
R/W
00000111B
0000BDH
ICR13
割込み制御レジスタ 13
R/W
R/W
00000111B
0000BEH
ICR14
割込み制御レジスタ 14
R/W
R/W
00000111B
0000BFH
ICR15
割込み制御レジスタ 15
R/W
R/W
00000111B
割込み
コントローラ
00000111B
00000111B
（続く）
DS07–13729–2
27
MB90370 シリーズ
アドレス
レジスタ
略称
0000C0H
MBCRL
MI2C バス制御レジスタ ( 下位 )
R/W
R/W
- - - - 0000B
0000C1H
MBCRH
MI2C バス制御レジスタ ( 上位 )
R/W
R/W
00000000B
0000C2H
MBSRL
MI2C バスステータスレジスタ
( 下位 )
R
R
00000000B
0000C3H
MBSRH
MI2C バスステータスレジスタ
( 上位 )
R/W
R/W
- - 000000B
0000C4H
MDAR
MI2C データレジスタ
0000C5H
0000C6H
0000C7H
0000C8H
0000C9H
0000CAH
0000CBH
0000CCH
0000CDH
MALR
MADR1
MADR2
MADR3
MADR4
MADR5
MADR6
MCCR
MTCR
レジスタ名称
バイト
ワード
アクセス アクセス
リソース
名称
初期値
R/W
R/W
XXXXXXXXB
2
R/W
R/W
- - - - 0000B
2
R/W
R/W
- XXXXXXXB
2
R/W
R/W
- XXXXXXXB
2
R/W
R/W
- XXXXXXXB
2
R/W
R/W
2
R/W
R/W
- XXXXXXXB
2
R/W
R/W
- XXXXXXXB
2
R/W
R/W
0-000000B
2
R/W
R/W
-0-00000B
MI C アラートレジスタ
MI C アドレスレジスタ 1
MI C アドレスレジスタ 2
MI C アドレスレジスタ 3
MI C アドレスレジスタ 4
MI C アドレスレジスタ 5
MI C アドレスレジスタ 6
MI C クロック制御レジスタ
MI C タイムアウト制御レジスタ
- XXXXXXXB
MI2C
2
0000CEH
MTOC
MI C タイムアウトクロック
レジスタ
R/W
R/W
00000000B
0000CFH
MTOD
MI2C タイムアウトデータ
レジスタ
R/W
R/W
00000000B
0000D0H
MSTO
MI2C スレーブタイムアウト
レジスタ
R/W
R/W
00000000B
0000D1H
MMTO
MI2C マスタタイムアウト
レジスタ
R/W
R/W
00000000B
0000D2H
SMR2
シリアルモードレジスタ 2
R/W
R/W
00000-00B
0000D3H
SCR2
シリアル制御レジスタ 2
R/W
R/W
00000100B
0000D4H
SIDR2/
SODR2
入力データレジスタ 2 /
出力データレジスタ 2
R/W
R/W
0000D5H
SSR2
ステータスレジスタ 2
R/W
R/W
00001000B
0000D6H
M2CR2
モード 2 制御レジスタ 2
R/W
R/W
- - - - 1000B
0000D7H
CDCR2
クロック分周制御レジスタ 2
R/W
R/W
0000D8H
COCRL
コンパレータ制御レジスタ ( 下位 )
R/W
R/W
0000D9H
COCRH
コンパレータ制御レジスタ ( 上位 )
R/W
R/W
UART2
XXXXXXXXB
コミュニケー
ションプリス
ケーラ 2
電圧
コンパレータ
0- - - 0000B
- - 000000B
00011111B
（続く）
28
DS07–13729–2
MB90370 シリーズ
アドレス
レジスタ
略称
レジスタ名称
バイト
ワード
アクセス アクセス
リソース
名称
0000DAH
COSRL1
コンパレータステータスレジスタ 1
( 下位 )
R/W
R/W
00000000B
0000DBH
COSRH1
コンパレータステータスレジスタ 1
( 上位 )
R/W
R/W
- - 000000B
0000DCH
CICRL
コンパレータ割込み制御レジスタ
( 下位 )
R/W
R/W
00000000B
0000DDH
CICRH
コンパレータ割込み制御レジスタ
( 上位 )
R/W
R/W
0000DEH
COSRL2
コンパレータステータスレジスタ 2
( 下位 )
R
R
XXXXXXXXB
0000DFH
COSRH2
コンパレータステータスレジスタ 2
( 上位 )
R
R
- - XXXXXXB
0000E0H
CIER
コンパレータ入力許可レジスタ
R/W
R/W
- - - 11111B
0000E1H
BDR
ビットデータレジスタ
R/W
R/W
電圧
コンパレータ
初期値
- - 000000B
- - - - XXXXB
ビット
デコーダ
0000E2H
BRRL
ビット結果レジスタ ( 下位 )
R
R
0000E3H
BRRH
ビット結果レジスタ ( 上位 )
R
R
XXXXXXXXB
0000E4H
SMR3
シリアルモードレジスタ 3
R/W
R/W
00000-00B
0000E5H
SCR3
シリアル制御レジスタ 3
R/W
R/W
00000100B
0000E6H
SIDR3/
SODR3
入力データレジスタ 3 /
出力データレジスタ 3
R/W
R/W
0000E7H
SSR3
ステータスレジスタ 3
R/W
R/W
00001000B
0000E8H
M2CR3
モード 2 制御レジスタ 3
R/W
R/W
- - - - 1000B
0000E9H
CDCR3
クロック分周制御レジスタ 3
R/W
R/W
コミュニケー
ションプリス
ケーラ 3
0 - - - 0000B
0000EAH
PDL3
ポート 3 データラッチレジスタ
R/W
R/W
ポート 3
データラッチ
00000000B
0000EBH ~
0000EDH
0000EEH
UART3
XXXXXXXXB
XXXXXXXXB
禁止領域
LCRL
R/W
LCD 制御レジスタ 0
R/W
0000EFH
LCRH
LCD 制御レジスタ 1
R/W
R/W
0000F0H ~
0000F4H
VRAM
LCD 表示 RAM
R/W
⎯
0000F5H ~
0000F7H
禁止領域
0000F8H ~
0000FFH
外部領域
00010000B
LCD コント
ローラ /
ドライバ
00000000B
XXXXXXXXB
プログラムアドレス検出レジスタ 0
R/W
R/W
XXXXXXXXB
プログラムアドレス検出レジスタ 1
R/W
R/W
XXXXXXXXB
001FF2H
プログラムアドレス検出レジスタ 2
R/W
R/W
001FF3H
プログラムアドレス検出レジスタ 3
R/W
R/W
XXXXXXXXB
ROM
コレクション XXXXXXXXB
プログラムアドレス検出レジスタ 4
R/W
R/W
XXXXXXXXB
プログラムアドレス検出レジスタ 5
R/W
R/W
XXXXXXXXB
001FF0H
001FF1H
001FF4H
001FF5H
PADR0
PADR1
（続く）
DS07–13729–2
29
MB90370 シリーズ
アドレス
レジスタ
略称
003FC0H
UDRL0
UP データレジスタ 0 ( 下位 )
R/W
R/W
XXXXXXXXB
003FC1H
UDRH0
UP データレジスタ 0 ( 上位 )
R/W
R/W
XXXXXXXXB
003FC2H
UDRL1
UP データレジスタ 1 ( 下位 )
R/W
R/W
XXXXXXXXB
003FC3H
UDRH1
UP データレジスタ 1 ( 上位 )
R/W
R/W
XXXXXXXXB
003FC4H
UDRL2
UP データレジスタ 2 ( 下位 )
R/W
R/W
XXXXXXXXB
003FC5H
UDRH2
UP データレジスタ 2 ( 上位 )
R/W
R/W
XXXXXXXXB
003FC6H
UDRL3
UP データレジスタ 3 ( 下位 )
R/W
R/W
XXXXXXXXB
003FC7H
UDRH3
UP データレジスタ 3 ( 上位 )
R/W
R/W
XXXXXXXXB
003FC8H
UDRL4
UP データレジスタ 4 ( 下位 )
R/W
R/W
XXXXXXXXB
003FC9H
UDRH4
UP データレジスタ 4 ( 上位 )
R/W
R/W
XXXXXXXXB
003FCAH
UDRL5
UP データレジスタ 5 ( 下位 )
R/W
R/W
XXXXXXXXB
003FCBH
UDRH5
UP データレジスタ 5 ( 上位 )
R/W
R/W
XXXXXXXXB
003FCCH
UDRL6
UP データレジスタ 6 ( 下位 )
R/W
R/W
XXXXXXXXB
003FCDH
UDRH6
UP データレジスタ 6 ( 上位 )
R/W
R/W
XXXXXXXXB
003FCEH
UDRL7
UP データレジスタ 7 ( 下位 )
R/W
R/W
レジスタ名称
バイト
ワード
アクセス アクセス
リソース
名称
初期値
XXXXXXXXB
LPC データ
バッファ
アレイ
003FCFH
UDRH7
UP データレジスタ 7 ( 上位 )
R/W
R/W
XXXXXXXXB
003FD0H
UDRL8
UP データレジスタ 8 ( 下位 )
R/W
R/W
003FD1H
UDRH8
UP データレジスタ 8 ( 上位 )
R/W
R/W
XXXXXXXXB
003FD2H
UDRL9
UP データレジスタ 9 ( 下位 )
R/W
R/W
XXXXXXXXB
003FD3H
UDRH9
UP データレジスタ 9 ( 上位 )
R/W
R/W
XXXXXXXXB
003FD4H
UDRLA
UP データレジスタ A ( 下位 )
R/W
R/W
XXXXXXXXB
003FD5H
UDRHA
UP データレジスタ A ( 上位 )
R/W
R/W
XXXXXXXXB
003FD6H
UDRLB
UP データレジスタ B ( 下位 )
R/W
R/W
XXXXXXXXB
003FD7H
UDRHB
UP データレジスタ B ( 上位 )
R/W
R/W
XXXXXXXXB
003FD8H
UDRLC
UP データレジスタ C ( 下位 )
R/W
R/W
XXXXXXXXB
003FD9H
UDRHC
UP データレジスタ C ( 上位 )
R/W
R/W
XXXXXXXXB
003FDAH
UDRLD
UP データレジスタ D ( 下位 )
R/W
R/W
XXXXXXXXB
003FDBH
UDRHD
UP データレジスタ D ( 上位 )
R/W
R/W
XXXXXXXXB
003FDCH
UDRLE
UP データレジスタ E ( 下位 )
R/W
R/W
XXXXXXXXB
003FDDH
UDRHE
UP データレジスタ E ( 上位 )
R/W
R/W
XXXXXXXXB
003FDEH
UDRLF
UP データレジスタ F ( 下位 )
R/W
R/W
XXXXXXXXB
003FDFH
UDRHF
UP データレジスタ F ( 上位 )
R/W
R/W
XXXXXXXXB
XXXXXXXXB
（続く）
30
DS07–13729–2
MB90370 シリーズ
（続き）
アドレス
レジスタ
略称
バイト
ワード
アクセス アクセス
003FE0H
DNDL0
DOWN データレジスタ 0 ( 下位 )
R
R
XXXXXXXXB
003FE1H
DNDH0
DOWN データレジスタ 0 ( 上位 )
R
R
XXXXXXXXB
003FE2H
DNDL1
DOWN データレジスタ 1 ( 下位 )
R
R
XXXXXXXXB
003FE3H
DNDH1
DOWN データレジスタ 1 ( 上位 )
R
R
XXXXXXXXB
003FE4H
DNDL2
DOWN データレジスタ 2 ( 下位 )
R
R
XXXXXXXXB
003FE5H
DNDH2
DOWN データレジスタ 2 ( 上位 )
R
R
XXXXXXXXB
003FE6H
DNDL3
DOWN データレジスタ 3 ( 下位 )
R
R
XXXXXXXXB
003FE7H
DNDH3
DOWN データレジスタ 3 ( 上位 )
R
R
XXXXXXXXB
003FE8H
DNDL4
DOWN データレジスタ 4 ( 下位 )
R
R
003FE9H
DNDH4
DOWN データレジスタ 4 ( 上位 )
R
R
003FEAH
DNDL5
DOWN データレジスタ 5 ( 下位 )
R
R
XXXXXXXXB
LPC データ
バッファ XXXXXXXXB
XXXXXXXXB
アレイ
003FEBH
DNDH5
DOWN データレジスタ 5 ( 上位 )
R
R
XXXXXXXXB
003FECH
DNDL6
DOWN データレジスタ 6 ( 下位 )
R
R
XXXXXXXXB
003FEDH
DNDH6
DOWN データレジスタ 6 ( 上位 )
R
R
XXXXXXXXB
003FEEH
DNDL7
DOWN データレジスタ 7 ( 下位 )
R
R
XXXXXXXXB
003FEFH
DNDH7
DOWN データレジスタ 7 ( 上位 )
R
R
XXXXXXXXB
003FF0H
DBAAL
データバッファアレイアドレスレジ
スタ ( 下位 )
R/W
R/W
XXXXXXXXB
003FF1H
DBAAH
データバッファアレイアドレスレジ
スタ ( 上位 )
R/W
R/W
XXXXXXXXB
レジスタ名称
003FF2H ~
003FFFH
リソース
名称
初期値
禁止領域
・読込み / 書込みについての説明
R/W： リード / ライト可能
リードオンリ
R：
ライトオンリ
W：
・初期値についての説明
0：
初期値は “0” です。
1：
初期値は “1” です。
初期値は不定です。
X：
未使用です。初期値は不定です。
-：
・
「MOV A, io」のような IO アドレッシングを使用する命令は , 003FC0H ∼ 003FFFH のレジスタ領域に対してはサポートさ
れません。
DS07–13729–2
31
MB90370 シリーズ
■ 割込み要因 , 割込みベクタ , 割込み制御レジスタ
割込み要因
EI2OS
サポート
割込みベクタ
番号
割込み制御レジスタ
アドレス
ICR
アドレス
リセット
×
#08
08H
FFFFDCH
⎯
⎯
INT9 命令
×
#09
09H
FFFFD8H
⎯
⎯
例外処理
×
#10
0AH
FFFFD4H
⎯
⎯
A/D コンバータ変換終了
#11
0BH
FFFFD0H
タイムベースタイマ
#12
0CH
FFFFCCH
ICR00
0000B0H*1
UPI0 IBF / LPC リセット
#13
0DH
FFFFC8H
UPI1 IBF
#14
0EH
FFFFC4H
ICR01
0000B1H*1
UPI2 IBF
#15
0FH
FFFFC0H
UPI3 IBF
#16
10H
FFFFBCH
ICR02
0000B2H*1
DTP/ext. 割込みチャネル 0/1 検索
#17
11H
FFFFB8H
#18
12H
FFFFB4H
ICR03
0000B3H*1
DTP/ext. 割込みチャネル 2/3 検索
DTP/ext. 割込みチャネル 4/5 検索
#19
13H
FFFFB0H
ウェイクアップ割込み検索
#20
14H
FFFFACH
ICR04
0000B4H*1
UPI0/1/2/3 OBE
#21
15H
FFFFA8H
16 ビット PPG タイマ 1
#22
16H
FFFFA4H
ICR05
0000B5H*2
PS/2 インタフェース 0/1
#23
17H
FFFFA0H
#24
18H
FFFF9CH
ICR06
0000B6H*1
PS/2 インタフェース 2
時計タイマ
#25
19H
FFFF98H
I C 送信完了 / バスエラー
#26
1AH
FFFF94H
ICR07
0000B7H*1
16 ビット PPG タイマ 2/3
#27
1BH
FFFF90H
電圧コンパレータ 1
#28
1CH
FFFF8CH
ICR08
0000B8H*1
MI2C 送信完了 / バスエラー
#29
1DH
FFFF88H
電圧コンパレータ 2
#30
1EH
FFFF84H
ICR09
0000B9H*1
I2C タイムアウト / スタンバイウェイク
アップ
#31
1FH
FFFF80H
ICR10
0000BAH*1
16 ビットリロードタイマ 1/2 アンダフロー
#32
20H
FFFF7CH
MI C タイムアウト / スタンバイウェイク
アップ
#33
21H
FFFF78H
ICR11
0000BBH*1
16 ビットリロードタイマ 3/4 アンダフロー
#34
22H
FFFF74H
UART1 受信
#35
23H
FFFF70H
UART1 送信
#36
24H
FFFF6CH
ICR12
0000BCH*1
UART2 受信
#37
25H
FFFF68H
UART2 送信
#38
26H
FFFF64H
ICR13
0000BDH*1
UART3 受信
#39
27H
FFFF60H
UART3 送信
#40
28H
FFFF5CH
ICR14
0000BEH*1
フラッシュメモリステータス
#41
29H
FFFF58H
遅延割込み発生モジュール
#42
2AH
FFFF54H
ICR15
0000BFH*1
2
2
優先度 *2
高い
低い
：使用可能 EI2OS 割込みクリア信号により , 割込み要求フラグがクリアされます。
× ：使用不可
：使用可能 EI2OS 停止要求をサポート
：使用可能
32
DS07–13729–2
MB90370 シリーズ
＊ 1：・ICR レジスタを共有する周辺機能については，割込みレベルは同じになります。
・ICR レジスタを他の周辺機能と共有する周辺機能で拡張インテリジェント I/O サービスを使用する場合は，
どちらか一方しか利用できません。また，EI2OS クリアがサポートされている場合は，2 つの割込み発生原因に
対して，EI2OS 割込みクリア信号により両方の割込み要求フラグがクリアされます。そのため，EI2OS 使用時は，
いずれかの割込み要求をマスクしておくことをお薦めします。
・EI2OS サービスは同時に複数回開始することはできません。EI2OS が動作中は，現在動作中の割込み以外の割込み
はマスクされます。そのため，EI2OS 使用時は，いずれかの割込み要求をマスクしておくことをお薦めします。
＊ 2：この優先度は，同じレベルの割込みが同時に発生した場合に適用されます。
DS07–13729–2
33
MB90370 シリーズ
■ 周辺リソース
1. 低消費電力制御回路
MB90370 シリーズには，動作クロックとクロック動作制御機能の選択により構成される , 以下の CPU 動作モードがあり
ます。
・クロックモード
・PLL クロックモード
発振クロック（HCLK）の PLL 逓倍クロックで CPU および周辺機能を動作させるモードです。
・メインクロックモード
発振クロック（HCLK）の周波数を 2 分周したクロックを使用して CPU および周辺機能を動作させるモードです。この
モードでは，PLL 逓倍回路は停止します。
・サブクロックモード
サブクロック（SCLK）の周波数を 4 分周したクロックを使用して CPU および周辺機能を動作させるモードです。この
モードでは，メインクロックと PLL 逓倍回路は停止します。
・CPU 間欠動作モード
高速クロックパルスを周辺機能に供給したまま，CPU を間欠的に動作させて消費電力を低減させるモードです。この
モードでは，CPU がレジスタ，内部メモリ，または周辺機能にアクセスする際に，間欠クロックが CPU にだけ送られま
す。
・スタンバイモード
このモードでは，低消費電力制御回路が，スリープモードでは CPU へのクロックの供給を停止し，タイムベースタイマ
モードでは CPU と周辺機能部へのクロックの供給を停止し，ストップモードではクロック自体の発振を停止し，それに
より消費電力を低減します。
・PLL スリープモード
PLL スリープモードでは，
PLL クロックモードにおいて CPU の動作クロックが停止されます。
CPU 以外の部分は PLL クロックで動作します。
・メインスリープモード
メインクロックモードにおいて CPU の動作クロックが停止されます。
メインスリープモードでは，
CPU 以外の部分はメインクロックで動作しています。
・サブスリープモード
サブスリープモードでは，サブクロックモードにおいて CPU の動作クロックが停止されます。
CPU 以外の部分はサブクロックの 4 分周の周波数で動作しています。
・タイムベースタイマモード
タイムベースタイマモードでは，発振クロック，タイムベースタイマ，時計タイマ以外の機能が停止します。タイム
ベースタイマと時計タイマ以外の機能はすべて動作しなくなります。
・時計モードとメイン時計モード
時計モードとメイン時計モードでは時計タイマのみが動作します。
サブクロックは動作しますが，
メインクロックと
PLL 逓倍回路は停止します
・ストップモード
ストップモードでは発振が停止します。すべての機能が動作しなくなります。
（注意事項）ストップモードでは発振クロックが停止するため，データの保持は最低の消費電力で行うことができます。
34
DS07–13729–2
MB90370 シリーズ
(1) レジスタ構成
クロック選択レジスタ
アドレス： 0000A1H
リード / ライト
初期値
ビット番号
15
14
13
12
11
10
9
8
SCM
MCM
WS1
WS0
SCS
MCS
CS1
CS0
R
1
R
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
0
R/W
0
7
6
5
4
3
2
1
0
STP
SLP
SPL
RST
TMD
CG1
CG0
Reserved
W
0
W
0
R/W
0
W
1
W
1
R/W
0
R/W
0
R/W
0
CKSCR
低消費電力モード制御レジスタ
アドレス： 0000A0H
リード / ライト
初期値
ビット番号
LPMCR
(2) ブロックダイヤグラム
低消費電力モード制御レジスタ (LPMCR)
STP SLP SPL RST TMD CG1 CG0 予約
RST 端子
端子ハイイン
ピーダンス
制御回路
端子ハイイン
ピーダンス制御
内部リセット
発生回路
内部リセット
CPU 間欠動作
セレクタ
間欠サイクル選択
CPU クロック
制御回路
スタンバイ
制御回路
2
割込み解除
CPU クロック
ストップ , スリープ信号
ストップ信号
マシンクロック
発振安定待ち解除
クロック
発生部
周辺クロック
制御回路
発振安定
待ち時間
セレクタ
クロックセレクタ
2
4 分周
サブ
クロック
2
サブクロック
発生回路
SCM MCM WS1 WS0 SCS MCS CS1 CS0
システムク
ロック発生回
X0A 端子
X1A 端子
X0 端子
X1 端子
DS07–13729–2
周辺クロック
クロック選択レジスタ (CKSCR)
2 分周
メイン
クロック
8 分周
16 分周
128 分周
4 分周
4 分周
タイムベースタイマ
35
MB90370 シリーズ
2. 入出力ポート
(1) 入出力ポートの概要
各入出力ポートは，ポートデータレジスタ（PDR）の指示にしたがって，CPU からのデータを入出力ピンに出力し，入出力
ピンからの信号を CPU に入力します。
CMOS の各入出力ポートも，ポートデータ方向レジスタ（DDR）を使用して，ビット
単位で入出力ピンでのデータの流れの方向（入力か，出力か）を指定することができます。また，N チャネルオープンドレイ
ンポートは，ポートデータレジスタ（PDR）を使用して，ビット単位で入出力ピンでのデータの流れの方向（入力か，出力か）
を指定することができます。以下に，各ポートの機能と，その機能を使用するリソースを示します。
・ポート 0：汎用入出力ポート / リソース ( キーオンウェークアップ割込み )
・ポート 1：汎用入出力ポート
・ポート 2：汎用入出力ポート
・ポート 3：汎用入出力ポート / リソース (A/D コンバータ外部トリガ )
・ポート 4：汎用入出力ポート / リソース (PS/2 インタフェース / シリアル IRQ コントローラ )
・ポート 5：汎用入出力ポート / リソース (LPC インタフェース )
・ポート 6：汎用入出力ポート / リソース (DTP / UART1)
・ポート 7：汎用入出力ポート / リソース (UART1 / UART2 / UART3 / PPG1)
・ポート 8：汎用入出力ポート / リソース ( マルチアドレス I2C)
・ポート 9：汎用入出力ポート / リソース (I2C / マルチアドレス I2C)
・ポート A：汎用入出力ポート / リソース ( コンパレータ )
・ポート B：汎用入出力ポート / リソース ( コンパレータ )
・ポート C：汎用入出力ポート / リソース ( コンパレータ / A/D コンバータ )
・ポート D：汎用入出力ポート / リソース (A/D コンバータ / D/A コンバータ / PPG2 / PPG3)
・ポート E：汎用入出力ポート / リソース ( リロードタイマ 1 ~ 4 / LCD コントローラ )
・ポート F：汎用入出力ポート / リソース (LCD コントローラ )
(2) レジスタ構成
リード / ライト
アドレス
初期値
ポート 0 データレジスタ (PDR0)
R/W
000000H
XXXXXXXXB
ポート 1 データレジスタ (PDR1)
R/W
000001H
XXXXXXXXB
ポート 2 データレジスタ (PDR2)
R/W
000002H
XXXXXXXXB
ポート 3 データレジスタ (PDR3)
R/W
000003H
XXXXXXXXB
ポート 4 データレジスタ (PDR4)
R/W
000004H
X1111111B
ポート 5 データレジスタ (PDR5)
R/W
000005H
XXXXXXXXB
ポート 6 データレジスタ (PDR6)
R/W
000006H
XXXXXXXXB
ポート 7 データレジスタ (PDR7)
R/W
000007H
XXXXXXXXB
ポート 8 データレジスタ (PDR8)
R/W
000008H
-----111B
ポート 9 データレジスタ (PDR9)
R/W
000009H
--111111B
ポート A データレジスタ (PDRA)
R/W
00000AH
-XXXXXXXB
ポート B データレジスタ (PDRB)
R/W
00000BH
XXXXXXXXB
ポート C データレジスタ (PDRC)
R/W
00000CH
XXXXXXXXB
ポート D データレジスタ (PDRD)
R/W
00000DH
XXXXXXXXB
ポート E データレジスタ (PDRE)
R/W
00000EH
XXXXXXXXB
ポート F データレジスタ (PDRF)
R/W
00000FH
XXXXXXXXB
レジスタ
（続く）
36
DS07–13729–2
MB90370 シリーズ
（続き）
リード / ライト
アドレス
初期値
ポート 0 データ方向レジスタ (DDR0)
R/W
000010H
00000000B
ポート 1 データ方向レジスタ (DDR1)
R/W
000011H
00000000B
ポート 2 データ方向レジスタ (DDR2)
R/W
000012H
00000000B
ポート 3 データ方向レジスタ (DDR3)
R/W
000013H
00000000B
ポート 4 データ方向レジスタ (DDR4)
R/W
000014H
0 - - - - - - -B
ポート 5 データ方向レジスタ (DDR5)
R/W
000015H
00000000B
ポート 6 データ方向レジスタ (DDR6)
R/W
000016H
00000000B
ポート 7 データ方向レジスタ (DDR7)
R/W
000017H
00000000B
ポート A データ方向レジスタ (DDRA)
R/W
00001AH
- 0000000B
ポート B データ方向レジスタ (DDRB)
R/W
00001BH
00000000B
ポート C データ方向レジスタ (DDRC)
R/W
00001CH
00000000B
ポート D データ方向レジスタ (DDRD)
R/W
00001DH
00000000B
ポート E データ方向レジスタ (DDRE)
R/W
00001EH
00000000B
ポート F データ方向レジスタ (DDRF)
R/W
00001FH
00000000B
アナログデータ入力許可レジスタ (ADER1)
R/W
00002AH
11111111B
アナログデータ入力許可レジスタ (ADER2)
R/W
00002BH
- - - - 1111B
コンパレータ入力許可レジスタ (CIER)
R/W
0000E0H
- - - 11111B
LCD 制御レジスタ 1 (LCRH)
R/W
0000EFH
00000000B
ポート 0 プルアップ抵抗設定レジスタ (RDR0)
R/W
00008CH
00000000B
ポート 1 プルアップ抵抗設定レジスタ (RDR1)
R/W
00008DH
00000000B
ポート 2 プルアップ抵抗設定レジスタ (RDR2)
R/W
00008EH
00000000B
ポート 3 プルアップ抵抗設定レジスタ (RDR3)
R/W
00008FH
00000000B
ポート 3 データラッチレジスタ (PDL3)
R/W
0000EAH
00000000B
レジスタ
R/W
X
-
：リード / ライト可能
：不定
：未使用
DS07–13729–2
37
MB90370 シリーズ
(3) 入出力ポートのブロックダイヤグラム
・ポート 0 端子のブロックダイヤグラム
RDR
周辺機能入力
内部データバス
ポートデータレジスタ (PDR)
プルアップ
抵抗
約 50 kΩ
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
・ポート 1 端子のブロックダイヤグラム
RDR
内部データバス
ポートデータレジスタ (PDR)
プルアップ
抵抗
約 50 kΩ
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
38
スタンバイ制御 (SPL ＝ 1)
DS07–13729–2
MB90370 シリーズ
・ポート 2 端子のブロックダイヤグラム
RDR
内部データバス
ポートデータレジスタ (PDR)
プルアップ
抵抗
約 50 kΩ
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
・ポート 3 端子のブロックダイヤグラム
RDR
ポートデータレジスタ (PDR)
周辺機能入力
プルアップ
抵抗
約 50 kΩ
PDR リード
内部データバス
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
ポートデータラッチレジスタ (PDR)
入力ラッチ
R
DS07–13729–2
39
MB90370 シリーズ
・ポート 4 (P47) 端子のブロックダイヤグラム
周辺機能出力
周辺機能入力
周辺機能出力イネーブル
内部データバス
ポートデータレジスタ (PDR)
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
・ポート 4 (P46) 端子のブロックダイヤグラム
周辺機能出力
内部データバス
ポートデータレジスタ (PDR)
周辺機能入力
周辺機能出力イネーブル
PDR リード
出力ラッチ
PDR ライト
端子
リードモディファイライト系命令
スタンバイ制御 (SPL ＝ 1)
40
DS07–13729–2
MB90370 シリーズ
・ポート 4 (P45 ∼ P40) 端子のブロックダイヤグラム
周辺機能出力
周辺機能入力
周辺機能出力イネーブル
内部データバス
ポートデータレジスタ (PDR)
PDR リード
出力ラッチ
PDR ライト
端子
リードモディファイライト系命令
スタンバイ制御 (SPL ＝ 1)
・ポート 5 端子のブロックダイヤグラム
周辺機能出力
周辺機能入力
周辺機能出力イネーブル
内部データバス
ポートデータレジスタ (PDR)
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
DS07–13729–2
スタンバイ制御 (SPL ＝ 1)
41
MB90370 シリーズ
・ポート 6 端子のブロックダイヤグラム
周辺機能出力
周辺機能入力
周辺機能出力イネーブル
内部データバス
ポートデータレジスタ (PDR)
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
・ポート 7 端子のブロックダイヤグラム
周辺機能出力
周辺機能入力
周辺機能出力イネーブル
内部データバス
ポートデータレジスタ (PDR)
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
42
スタンバイ制御 (SPL ＝ 1)
DS07–13729–2
MB90370 シリーズ
・ポート 8 端子のブロックダイヤグラム
周辺機能出力
周辺機能入力
周辺機能出力イネーブル
内部データバス
ポートデータレジスタ (PDR)
PDR リード
出力ラッチ
PDR ライト
端子
リードモディファイライト系命令
スタンバイ制御 (SPL ＝ 1)
・ポート 9 端子のブロックダイヤグラム
周辺機能出力
周辺機能入力
周辺機能出力イネーブル
内部データバス
ポートデータレジスタ (PDR)
PDR リード
出力ラッチ
PDR ライト
端子
リードモディファイ系命令
スタンバイ制御 (SPL ＝ 1)
DS07–13729–2
43
MB90370 シリーズ
・ポート A 端子のブロックダイヤグラム
周辺機能出力
周辺機能出力イネーブル
内部データバス
ポートデータレジスタ (PDR)
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
・ポート B 端子のブロックダイヤグラム
CIER
内部データバス
ポートデータレジスタ (PDR)
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
コンパレータ
動作イネーブル
コンパレータ入力
44
DS07–13729–2
MB90370 シリーズ
・ポート C (PC7 ∼ PC3) 端子のブロックダイヤグラム
ADER
内部データバス
ポートデータレジスタ (PDR)
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
スタンバイ制御 (SPL ＝ 1)
DDR リード
A/D コンバータ
チャネル選択ビット
A/D コンバータアナログ入力へ
・ポート C (PC2 ∼ PC0) 端子のブロックダイヤグラム
CIER
コンパレータ
コンパレータ動作
イネーブルビット
(COCRH)
ADER
内部データバス
ポートデータレジスタ (PDR)
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
A/D コンバータ
チャネル選択ビット
A/D コンバータアナログ入力へ
DS07–13729–2
45
MB90370 シリーズ
・ポート D (PD7, PD6) 端子のブロックダイヤグラム
周辺機能出力
内部データバス
ポートデータレジスタ (PDR)
周辺機能出力イネーブル
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
・ポート D (PD5, PD4) 端子のブロックダイヤグラム
内部データバス
ポートデータレジスタ (PDR)
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
アナログ出力
D/A 出力イネーブル
46
DS07–13729–2
MB90370 シリーズ
・ポート D (PD3 ∼ PD0) 端子のブロックダイヤグラム
ADER
A/D 入力
内部データバス
ポートデータレジスタ (PDR)
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
・ポート E 端子のブロックダイヤグラム
周辺機能出力
周辺機能入力
周辺機能出力イネーブル
内部データバス
ポートデータレジスタ (PDR)
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
LCD 出力
LCD 出力イネーブル
DS07–13729–2
47
MB90370 シリーズ
・ポート F (PF7 ∼ PF5) 端子のブロックダイヤグラム
LCRH
VS
LCD 入力
内部データバス
ポートデータレジスタ (PDR)
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
・ポート F (PF4 ∼ PF0) 端子のブロックダイヤグラム
内部データバス
ポートデータレジスタ (PDR)
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
LCD 出力
LCD 出力イネーブル
48
DS07–13729–2
MB90370 シリーズ
3. タイムベースタイマ
タイムベースタイマは 18 ビットのフリーランカウンタ（タイムベースカウンタ）で，内部のカウントクロック（原発振の
1/2）に同期して動作します。
タイムベースタイマの特徴：
・カウンタがオーバーフローすると割込みが発生します。
・EI2OS をサポート
・インターバルタイマ機能：
割込み発生のインターバル時間を 4 種類から選択できます。
・クロック供給機能：
・ウォッチドッグタイマのカウントクロックとして，
4 種類のクロックを選択できます。
・発振を安定させるためのクロックを供給します。
(1) レジスタ構成
タイムベースタイマ制御レジスタ
15
14
13
12
11
10
9
ビット番号
8
アドレス： 0000A9H
予約
⎯
⎯
TBIE
TBOF
TBR
TBC1
TBC0
リード / ライト
初期値
R/W
1
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
1
R/W
0
R/W
0
TBTC
(2) タイムベースタイマブロックダイヤグラム
タイムベース
タイマカウンタ
HCLK の 2 分周
×21 ×22 ×23
ウォッチドッグタイマへ
×27 × 28 ×29 ×210 ×211 ×212 ×213 ×214 ×215 ×216 ×217 ×218
OF
OF
OF
OF
クロック制御部内の
発振安定化待ち時間
タイマへ
パワーオンリセット
ストップモード開始
CKSCR : MCS = 1 → 0 (*1)
SCS = 1 → 0 (*2)
カウンタ
クリア回路
インターバル
タイマセレクタ
TBOF 設定
タイムベースタイマ
割込み信号 #12
（0CH）
予約
⎯
⎯
TBIE TBOF TBR TBC1 TBC0
タイムベースタイマ制御レジスタ（TBTC）
⎯：未使用
OF：オーバフロー
HCLK：発振クロック
*1：発振クロックから PLL クロックへのマシンクロックの切り替え
*2：メインクロックからサブクロックへの切り替え
DS07–13729–2
49
MB90370 シリーズ
4. ウォッチドッグタイマ
ウォッチドッグタイマは 2 ビットのカウンタで，カウントクロックとしてタイムベースタイマが供給するクロックを使
用しています。ウォッチドッグタイマを起動後一定時間内にクリアしないと，CPU はリセットされます。
・ウォッチドッグタイマの特徴：
4 種類の CPU リセット時間を設定することができます。
ステータスビットによりリセットの原因を示します。
(1) ウォッチドッグタイマのレジスタ構成
ウォッチドッグタイマ制御レジスタ
アドレス： 0000A8H
7
6
5
4
3
2
1
0
PONR
⎯
WRST
ERST
SRST
WTE
WT1
WT0
R
X
⎯
⎯
R
X
R
X
R
X
W
1
W
1
W
1
リード / ライト
初期値
ビット番号
WDTC
(2) ウォッチドッグタイマのブロックダイヤグラム
ウォッチドッグタイマ制御レジスタ（WDTC）
PONR
⎯
WRST ERST SRST WTE
ウォッチドッグタイマ
WT1
WT0
2
CLK と起動
時計モードに移行
スリープモードに移行
ストップモードに移行
リセットの発生
カウンタ
クリア
制御回路
WDCS ( ウォッチタイマコント
ロールレジスタ WTC より )
カウント
クロック
セレクタ
2 ビット
カウンタ
CLK
オーバ
フロー
CLR
ウォッチドッ
クリセット
発生回路
内部リセット
発生回路へ
4
4
( タイムベースタイマカウンタ )
メインクロック
(HCLK の 2 分周 )
サブクロック
(SCLK)
×21 ×22
×21 ×22
×28 ×29 ×210 ×211 ×212 ×213 ×214 ×215 ×216 ×217 ×218
×210 ×211 ×212 ×213 ×214 ×215
時計タイマカウンタ
HCLK：発振クロック
SCLK：サブクロック
50
DS07–13729–2
MB90370 シリーズ
5. 時計タイマ
時計タイマは 15 ビットタイマで，
サブクロックを使用し，インターバル割込みを発生させることができます。また，
ウォッチドッグタイマのクロックソースおよびサブクロック発振待ち時間タイマとして使用することもできます。
時計タイマの特長：
・ウォッチドッグタイマのクロックソースを発生させます。
・サブクロック発振を安定化させるための待ち時間タイマ機能があります。
・一定のサイクルで割り込みを発生させるインターバルタイマ機能があります。
(1) 時計タイマのレジスタ構成
時計タイマ制御レジスタ
アドレス： 0000AAH
リード / ライト
初期値
7
6
5
4
3
2
1
0
WDCS
SCE
WTIE
WTOF
WTR
WTC2
WTC1
WTC0
R/W
1
R
0
R/W
0
R/W
0
W
1
R/W
0
R/W
0
R/W
0
ビット番号
WTC
(2) 時計タイマのブロックダイヤグラム
時計タイマ制御レジスタ（WTC）
WDCS
SCE
WTIE
WTOF
WTR
WTC2
WTC1
WTC0
8
クリア 2
29
210
211
212
時計カウンタ
サブクロック /4
13
2
214
インターバル
セレクタ
割込み
ジェネレータ
時計タイマ
割込み
215
10
2
13
2
2
14
15
2
ウォッチ
ドッグ
タイマへ
DS07–13729–2
51
MB90370 シリーズ
6. 16 ビット PPG タイマ ( × 3)
16 ビット PPG
（プログラマブルパルスジェネレータ）タイマは 16 ビットダウンカウンタ，プリスケーラ，
16 ビット周期設
定レジスタ，16 ビットデューティ設定レジスタ，16 ビット制御レジスタ，PPG 出力ピンで構成されています。
16 ビット PPG タイマの特徴：
・8 種類のカウンタ動作クロック (φ, φ/2, φ/4, φ/8, φ/16, φ/32, φ/64, φ/128) を選択できます。(φ はマシンクロックです。
)
・割込みは，トリガまたはカウンタボローがあるとき，または PPG が立上がり時 ( 通常の極性 ) / または立下がり時 ( 反転
極性 ) に発生します。
・PPG 出力動作
16 ビット PPG タイマは各種周期およびデューティ比のパルス波形を出力することができます。また，外部に回路を付け
て D/A コンバータとして使用することもできます。
(1) PPG タイマのレジスタ構成
PPG ダウンカウンタレジスタ ( 上位 )
アドレス：ch.1 000039H
15
14
13
12
11
10
9
8
ch.2 000041H
ch.3 000049H
DC15
DC13
DC12
DC11
DC10
DC09
DC08
DC14
リード / ライト
R
R
R
R
R
R
R
R
初期値
1
1
1
1
1
1
1
1
PPG ダウンカウンタレジスタ ( 下位 )
アドレス：ch.1 000038H
7
6
5
4
3
2
1
0
ch.2 000040H
ch.3 000048H
DC07
DC05
DC04
DC03
DC02
DC01
DC00
DC06
リード / ライト
R
R
R
R
R
R
R
R
初期値
1
1
1
1
1
1
1
1
PPG 周期設定バッファレジスタ ( 上位 )
アドレス：ch.1 00003BH
15
14
13
12
11
10
9
8
ch.2 000043H
ch.3 00004BH
CS15
CS14
CS13
CS12
CS11
CS10
CS09
CS08
リード / ライト
W
W
W
W
W
W
W
W
初期値
X
X
X
X
X
X
X
X
PPG 周期設定バッファレジスタ ( 下位 )
アドレス：ch.1 00003AH
7
6
5
4
3
2
1
0
ch.2 000042H
ch.3 00004AH
CS07
CS06
CS05
CS04
CS03
CS02
CS01
CS00
リード / ライト
W
W
W
W
W
W
W
W
初期値
X
X
X
X
X
X
X
X
ビット番号
PDCRH1 ~
PDCRH3
ビット番号
PDCRL1 ~
PDCRL3
ビット番号
PCSRH1 ~
PCSRH3
ビット番号
PCSRL1 ~
PCSRL3
（続く）
52
DS07–13729–2
MB90370 シリーズ
（続き）
PPG デューティ設定バッファレジスタ ( 上位 )
アドレス：ch.1 00003DH
15
14
13
12
11
10
9
8
ch.2 000045H
ch.3 00004DH
DU15
DU14
DU13
DU12
DU11
DU10
DU09
DU08
リード / ライト
初期値
W
X
W
X
W
X
W
X
W
X
W
X
W
X
W
X
PPG デューティ設定バッファレジスタ ( 下位 )
アドレス：ch.1 00003CH
7
6
5
4
3
2
1
0
ch.2 000044H
ch.3 00004CH
DU07
DU06
DU05
DU04
DU03
DU02
DU01
DU00
リード / ライト
初期値
W
X
W
X
W
X
W
X
W
X
W
X
W
X
R/W
0
PPG 制御ステータスレジスタ ( 下位 )
アドレス：ch.1 00003EH
7
ch.2 000046H
ch.3 00004EH
⎯
リード / ライト
初期値
⎯
⎯
R/W
0
R/W
0
6
R/W
0
5
R/W
0
4
R/W
0
3
R/W
0
2
ビット番号
PDUTL1 ~
PDUTL3
W
X
PPG 制御ステータスレジスタ ( 上位 )
アドレス：ch.1 00003FH
15
14
13
12
11
10
9
8
ch.2 000047H
ch.3 00004FH
CNTE
STGR MDSE RTRG
CKS2
CKS1
CKS0 PGMS
リード / ライト
初期値
ビット番号
PDUTH1 ~
PDUTH3
ビット番号
PCNTH1 ~
PCNTH3
R/W
0
1
0
⎯
IREN
IRQF
IRS1
IRS0
POEN
OSEL
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
ビット番号
PCNTL1 ~
PCNTL3
( 注意事項 ) レジスタ PDCR1 ~ PDCR3, PCSR1 ~ PCSR3 および PDUT1 ~ PDUT3 はワードアクセスのみです。
DS07–13729–2
53
MB90370 シリーズ
(2) PPG タイマのブロックダイヤグラム
周期設定バッファ
レジスタ 1, 2, 3
デューティ設定バッファ
レジスタ 1, 2, 3
プリスケーラ
周期設定レジスタ
1, 2, 3
F2MC-16LX バス
1/1
1/2
1/4
1/8
1/16
1/32
1/64
1/128
デューティ設定
レジスタ 1, 2, 3
コンパレータ
CKS2 CKS1 CKS0
CLK
LOAD
16 ビットダウン
カウンタ
STOP
START BORROW
MDSE PGMS OSEL POEN
P77/PPG1
or
PD6/PPG2
or
PD7/PPG3
Pin
マシンクロック φ
S
ダウン
カウンタ
レジスタ
1, 2, 3
Q
R
ゲート入力
割込み
選択
割込み
#22 (for PPG1)
or
#27 (for PPG2/3)
IRS1 IRS0 IRQF IREN
STGR CNTE RTRG
54
DS07–13729–2
MB90370 シリーズ
7. 16 ビットリロードタイマ ( × 4)
16 ビットリロードタイマには，内部クロックモードとイベントカウントモードの 2 種類の動作モードがあります。これ
らの各動作モードでは，16 ビットダウンカウンタをリロードするか（リロードモード），アンダフローのときは停止するこ
とができます（ワンショットモード）。
出力ピン TO1~TO4 は，カウンタの動作モードによって異なった波形を出力することができます。TO1~TO4 は，カウンタ
がリロードモードのときは，カウンタがアンダフローのときレベルが切り替わり，カウンタがワンショットモードのとき
は，カウンタがカウント動作している間，指定のレベル（H または L）を出力します。
16 ビットリロードタイマの特徴：
・タイマがアンダフローのとき割込みが発生します。
・EI2OS をサポートしています。
・内部クロック動作モード：
3 種類の内部カウントクロックを選択することができます。
カウンタは，ソフトウェアでも外部トリガ信号 (TIN1 ~ TIN4 ピンの信号 ) でも動作させることができます。
カウンタは，カウント後のアンダフローでリロードしたり停止させることができます。
・イベントカウント動作モード：
カウンタは，TIN1 ~ TIN4 ピンが指定されたエッジを検出すると 1 カウントダウンします。
カウンタは，アンダフローのときにリロードしたり停止させることができます。
(1) リロードタイマのレジスタ構成
タイマ制御ステータスレジスタ ( 上位 )
アドレス：ch.1 000071H
ch.2 000075H
15
ch.3 000079H
ch.4 00007DH
⎯
リード / ライト
初期値
⎯
⎯
14
13
12
11
10
9
8
⎯
⎯
⎯
CSL1
CSL0
MOD2
MOD1
⎯
⎯
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
5
4
3
2
1
0
OUTL
RELD
INTE
UF
CNTE
TRG
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
11
10
9
8
D11
D10
D09
D08
R/W
X
R/W
X
R/W
X
R/W
X
3
2
1
0
D03
D02
D01
D00
R/W
X
R/W
X
R/W
X
R/W
X
タイマ制御ステータスレジスタ ( 下位 )
アドレス：ch.1 000070H
ch.2 000074H
7
6
ch.3 000078H
ch.4 00007CH
MOD0 OUTE
リード / ライト
初期値
R/W
0
R/W
0
16 ビットタイマレジスタ / 16 ビットリロードレジスタ ( 上位 )
アドレス：ch.1 000073H
ch.2 000077H
15
14
13
12
ch.3 00007BH
ch.4 00007FH
D15
D14
D13
D12
リード / ライト
初期値
R/W
X
R/W
X
R/W
X
R/W
X
16 ビットタイマレジスタ / 16 ビットリロードレジスタ ( 下位 )
アドレス：ch.1 000072H
ch.2 000076H
7
6
5
4
ch.3 00007AH
ch.4 00007EH
D07
D06
D05
D04
リード / ライト
初期値
DS07–13729–2
R/W
X
R/W
X
R/W
X
R/W
X
ビット番号
TMCSRH1 ~
TMCSRH4
ビット番号
TMCSRL1 ~
TMCSRL4
ビット番号
TMR1 ~ TMR4/
TMRD1 ~
TMRD4
ビット番号
TMR1 ~ TMR4/
TMRD1 ~
TMRD4
55
MB90370 シリーズ
(2) リロードタイマのブロックダイヤグラム
F2MC-16LX バス
TMRD1*1
<TMRD2, 3, 4>
16 ビットリロードレジスタ
リロード信号
1
TMR1*
<TMR2, 3, 4>
リロード
制御回路
16 ビットタイマレジスタ
CLK
カウントクロック生成回路
プリス
ケーラ
マシン
クロック
3
ゲート
入力
有効
クロック
判定回路
出力制御回路
内部
クロック
入力制御
回路
端子
クロック
セレクト
外部クロック
3
2
機能選択
⎯
⎯
⎯
タイマ制御ステータス
レジスタ
⎯
UART1*1 へ
＜ UART2, UART3,
A/D コンバータ＞
CLK
クリア
PE0/TIN1/SEG0
PE2/TIN2/SEG2
PE4/TIN3/SEG4
PE6/TIN4/SEG6
ウェイト信号
出力信号
生成回路
反転
EN
セレクト
信号
CSL1 CSL0 MOD2 MOD1 MOD0 OUTE OUTL RELD INTE
TMCSR1*1
<TMCSR2,3,4>
端子
PE1/TO1/SEG1
PE3/TO2/SEG3
PE5/TO3/SEG5
PE7/TO4/SEG7
動作制御
回路
UF
CNTE TRG
割込み要求信号
#32 (20H)*1*2
<#34 (22H)>
＊ 1： このレジスタ構成はチャネル 1 ∼ 4 を包括します。< > 内のレジスタは , チャネル 2, 3, 4 のレジスタを示し
ます。
＊ 2： 割込み番号：チャネル 1 と 2 は , 1 つの割込み番号を共有します。
チャネル 3 と 4 は , 別の 1 つの割込み番号を共有します。
56
DS07–13729–2
MB90370 シリーズ
8. I2C
I2C ( インターIC バス ) インタフェースは，シリアルデータライン (SDA) とシリアルクロックライン (SCL) の 2 本のワイ
ヤで構成される，簡単な構造の双方向バスです。これら 2 本のワイヤで接続されたデバイスは相互に情報をやり取りしま
す。このインタフェースは各デバイス独自のアドレスを認識し，各デバイスの機能に従ってそれぞれを送信デバイス，また
は受信デバイスとして動作します。これらのデバイスの間ではマスタ / スレーブの関係が確立されます。
I2C インタフェースは，バスの容量の上限が 400 pF を超えない範囲で，複数のデバイスをこのバスに接続することができ
ます。このバスは，複数のマスタが同時にデータ転送を開始しようとした場合でも , データが破壊されるのを防ぐために衝
突検出および通信調整手順を備えた本格的なマルチマスタバスです。
この通信調整手順では，
複数のマスタがこのバスを制御しようとしても１つのマスタだけがバスを制御できるように
し，メッセージが失われたり，メッセージの内容が変えられたりしないようにしています。マルチマスタとは，複数のマス
タがメッセージを失うことなしに同時にこのバスを制御しようとすることを意味しています。
この I2C インタフェースは，MCU スタンバイモードウェイクアップ機能と，自動的にパケットエラーコード (PEC) の生
成と検証を実行する，CRC-8 計算機を含みます。
(1) I2C のレジスタ構成
I2C バス制御レジスタ ( 下位 )
7
6
5
4
3
2
1
0
アドレス： 000080H
⎯
⎯
⎯
⎯
RES
PECE
LBT
WUE
リード / ライト
初期値
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
ビット番号
IBCRL
I2C バス制御レジスタ ( 上位 )
15
14
13
12
11
10
9
8
アドレス： 000081H
BER
BEIE
SCC
MSS
ACK
GCAA
INTE
INT
リード / ライト
初期値
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
7
6
5
4
3
2
1
0
BB
RSC
AL
LRB
TRX
AAS
GCA
FBT
R
0
R
0
R
0
R
0
R
0
R
0
R
0
R
0
15
14
13
12
11
10
9
8
アドレス： 000083H
⎯
⎯
PMATCH
WUF
TDR
TCR
MTR
STR
リード / ライト
初期値
⎯
⎯
⎯
⎯
R
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
7
6
5
4
3
2
1
0
D7
D6
D5
D4
D3
D2
D1
D0
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
ビット番号
IBCRH
I2C バスステータスレジスタ ( 下位 )
アドレス： 000082H
リード / ライト
初期値
ビット番号
IBSRL
I2C バスステータスレジスタ ( 上位 )
ビット番号
IBSRH
I2C データレジスタ
アドレス： 000084H
リード / ライト
初期値
ビット番号
IDAR
（続く）
DS07–13729–2
57
MB90370 シリーズ
（続き）
I2C アドレスレジスタ
15
14
13
12
11
10
9
8
アドレス： 000085H
⎯
A6
A5
A4
A3
A2
A1
A0
リード / ライト
初期値
⎯
⎯
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
7
6
5
4
3
2
1
0
DMBP
⎯
EN
CS4
CS3
CS2
CS1
CS0
R/W
0
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
15
14
13
12
11
10
9
8
アドレス： 000087H
⎯
AAC
⎯
TOE
EXT
TS2
TS1
TS0
リード / ライト
初期値
⎯
⎯
R/W
0
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
6
5
4
3
2
1
0
ビット番号
IADR
I2C クロック制御レジスタ
アドレス： 000086H
リード / ライト
初期値
ビット番号
ICCR
I2C タイムアウト制御レジスタ
ビット番号
ITCR
I2C タイムアウトクロックレジスタ
7
アドレス： 000088H
リード / ライト
初期値
C7
C6
C5
C4
C3
C2
C1
C0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
14
13
12
11
10
9
8
ビット番号
ITOC
I2C タイムアウトデータレジスタ
15
アドレス： 000089H
D7
D6
D5
D4
D3
D2
D1
D0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
7
6
5
4
3
2
1
0
S6
S6
S5
S4
S3
S2
S1
S0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
15
14
13
12
11
10
9
8
アドレス： 00008BH
M7
M6
M5
M4
M3
M2
M1
M0
リード / ライト
初期値
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
リード / ライト
初期値
ビット番号
ITOD
I2C スレーブタイムアウトレジスタ
アドレス： 00008AH
リード / ライト
初期値
ビット番号
ISTO
I2C マスタタイムアウトレジスタ
58
ビット番号
IMTO
DS07–13729–2
MB90370 シリーズ
(2) I2C のブロックダイヤグラム
I2C イネーブル
ICCR
周辺クロック
クロック分周 1
DMBP
6
5
7
8
EN
クロック選択 1
CS4
CS3
クロック分周 2
CS2
CS1
CS0
4
8
16
32
64
128
256
Sync
512
クロック選択 2
IBSRL
BB
RSC
シフト
クロック
発生
シフトクロック
エッジ
バスビジー
リピートスタート
スタート・ストップ
コンディション検出
ラストビット
LRB
エラー
送信 / 受信
TRX
ファーストビット
F2MC16LX 内部バス
FBT
アビトレーションロスト検出
AL
IBCRH
BER
BEIE
Interrupt #26
INTE
INT
エンド
スタート
マスタ
ACK 許可
SCC
MSS
スタート・ストップ
コンディション発生
GC-ACK 許可
ACK
GCAA
CRC-8 カリキュレータ
IBCRL
LBT
IDAR レジスタ
IBSRL
スレーブ
AAS
GCA
スレーブアドレス比較
ジェネラルコール
IADR レジスタ
タイムアウト検出
ITCR
SCL
IBSRH
TDR
TCR
MTR
SDA
STR
ITOD
IBCRL
ITOC
ISTO
IMTO
DS07–13729–2
割込み #31
WUE
WUF
IBSRH
59
MB90370 シリーズ
9. MI2C
マルチアドレス I2C (Inter IC Bus) インタフェースは，シリアルデータライン (SDA) ，シリアルクロックライン (SCL) の 2
本のワイヤで構成される，簡単な構造の双方向バスです。これら2本のワイヤで接続されたデバイスは相互に情報をやり取
りすることができます。このインタフェースは各デバイス独自のアドレスを認識し，各デバイスの機能に従ってそれぞれ
を送信デバイス，または受信デバイスとして動作します。これらのデバイスの間ではマスタ／スレーブの関係が確立され
ます。
マルチアドレス I2C インタフェースは，バスの容量の上限が 400 pF を超えない範囲で，複数のデバイスをこのバスに接
続することができます。このバスは，複数のマスタが同時にデータ転送を開始しようとした場合でも , データが破壊される
のを防ぐために , 衝突検出および通信調整手順を備えた本格的なマルチマスタバスです。このマクロは，6 種類のアドレス
を提供して，マルチアドレス機能が実行できるようにします。
この通信調整手順では，
複数のマスタがこのバスを制御しようとしても１つのマスタだけがバスを制御できるように
し，メッセージが失われたり，メッセージの内容が変えられたりしないようにしています。マルチマスタとは，複数のマス
タがメッセージを失うことなしに同時にこのバスを制御しようとすることを意味しています。
このマルチアドレスI2Cインタフェースは，MCUスタンバイモードウェイクアップ機能と，自動的にパケットエラーコー
ド (PEC) の生成と検証を実行する，CRC-8 計算機を含みます。
(1) MI2C のレジスタ構成
マルチアドレス I2C バス制御レジスタ ( 下位 )
7
6
5
4
3
2
1
0
アドレス： 0000C0H
⎯
⎯
⎯
⎯
RES
PECE
LBT
WUE
リード / ライト
初期値
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
ビット番号
MBCRL
マルチアドレス I2C バス制御レジスタ ( 上位 )
15
14
13
12
11
10
9
8
アドレス： 0000C1H
BER
BEIE
SCC
MSS
ACK
GCAA
INTE
INT
リード / ライト
初期値
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
ビット番号
MBCRH
マルチアドレス I2C バスステータスレジスタ ( 下位 )
アドレス： 0000C2H
リード / ライト
初期値
7
6
5
4
3
2
1
0
BB
RSC
AL
LRB
TRX
AAS
GCA
FBT
R
0
R
0
R
0
R
0
R
0
R
0
R
0
R
0
ビット番号
MBSRL
マルチアドレス I2C バスステータスレジスタ ( 上位 )
15
14
13
12
11
10
9
8
アドレス： 0000C3H
⎯
⎯
PMATCH
WUF
TDR
TCR
MTR
STR
リード / ライト
初期値
⎯
⎯
⎯
⎯
R
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
7
6
5
4
3
2
1
0
D7
D6
D5
D4
D3
D2
D1
D0
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
ビット番号
MBSRH
マルチアドレス I2C データレジスタ
アドレス： 0000C4H
リード / ライト
初期値
ビット番号
MDAR
（続く）
60
DS07–13729–2
MB90370 シリーズ
マルチアドレス I2C アラートレジスタ
ビット番号
15
14
13
12
11
10
9
8
アドレス： 0000C5H
⎯
⎯
⎯
⎯
ARAE
ARO
ARF
AEN
リード / ライト
初期値
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
マルチアドレス I2C アドレスレジスタ 1/3/5
アドレス ch.1： 0000C6H
7
アドレス ch.3： 0000C8H
アドレス ch.5： 0000CAH
⎯
A6
6
5
4
3
2
1
0
アドレス： 0000CCH
リード / ライト
初期値
ビット番号
MADR1/3/5
A5
A4
A3
A2
A1
A0
リード / ライト
⎯
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
⎯
X
X
X
X
X
X
X
マルチアドレス I2C アドレスレジスタ 2/4/6
アドレス ch.2： 0000C7H
15
14
13
12
11
10
9
8
アドレス ch.4： 0000C9H
アドレス ch.6： 0000CBH
⎯
A5
A4
A3
A2
A1
A0
A6
リード / ライト
⎯
R/W
初期値
⎯
X
マルチアドレス I2C クロック制御レジスタ
MALR
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
7
6
5
4
3
2
1
0
DMBP
⎯
EN
CS4
CS3
CS2
CS1
CS0
R/W
0
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
13
12
11
10
ビット番号
MADR2/4/6
ビット番号
MCCR
マルチアドレス I2C タイムアウト制御レジスタ
15
14
9
8
アドレス： 0000CDH
⎯
AAC
⎯
TOE
EXT
TS2
TS1
TS0
リード / ライト
初期値
⎯
⎯
R/W
0
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
ビット番号
MTCR
マルチアドレス I2C タイムアウトクロックレジスタ
アドレス： 0000CEH
リード / ライト
初期値
7
6
5
4
3
2
1
0
C7
C6
C5
C4
C3
C2
C1
C0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
ビット番号
MTOC
マルチアドレス I2C タイムアウトデータレジスタ
アドレス： 0000CFH
リード / ライト
初期値
15
14
13
12
11
10
9
8
D7
D6
D5
D4
D3
D2
D1
D0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
ビット番号
MTOD
（続く）
DS07–13729–2
61
MB90370 シリーズ
（続き）
マルチアドレス I2C スレーブタイムアウトレジスタ
アドレス： 0000D0H
リード / ライト
初期値
7
6
5
4
3
2
1
0
S6
S6
S5
S4
S3
S2
S1
S0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
ビット番号
MSTO
マルチアドレス I2C マスタタイムアウトレジスタ
62
15
14
13
12
11
10
9
8
アドレス： 0000D1H
M7
M6
M5
M4
M3
M2
M1
M0
リード / ライト
初期値
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
ビット番号
MMTO
DS07–13729–2
MB90370 シリーズ
(2) MI2C のブロックダイヤグラム
マルチアドレス I2C イネーブル
MCCR
周辺クロック
クロック分周 1
DMBP
5
6
7
8
EN
クロック選択 1
CS4
CS3
クロック分周 2
CS2
CS1
CS0
4
8
16
32
64
128
256
512
Sync
クロック選択 2
MBSRL
BB
RSC
LRB
シフトクロック
エッジ
バスビジー
リピートスタート
ラストビット
シフト
クロック
発生
スタート・ストップ
コンディション検出
エラー
送信 / 受信
TRX
ファストビット
F2MC16LX 内部バス
FBT
アビトレーションロスト検出
AL
MBCRH
BER
BEIE
Interrupt #29
INTE
INT
SCC
MSS
ACK
エンド
スタート
マスタ
ACK 許可
スタート・ストップ
コンディション発生
GC-ACK 許可
GCAA
CRC-8 カリキュレータ
MBCRL
LBT
MBSRL
MDAR レジスタ
スレーブ
AAS
GCA
スレーブアドレス比較
ジェネラルコール
MADR レジスタ
MTCR
タイムアウト検出
SCL
MBSRH
TDR TCR MTR STR
MALR
MTOD
MTOC
MMTO
MSTO
SDA
ARAE
ARO
WUE
ARF
AEN
DS07–13729–2
割込み #33
MBCRL
ALERT
WUF
MBSRH
63
MB90370 シリーズ
10.ブリッジ回路
これは各ポートの入出力パスを I2C またはマルチアドレス I2C に切り替える回路です。
(1) ブリッジ回路のレジスタ構成
ブリッジ回路選択レジスタ
7
6
5
4
3
2
1
0
アドレス： 00002CH
⎯
⎯
BM4
BI4
BM3
BI3
BM2
BI2
リード / ライト
初期値
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
ビット番号
BRSR
(2) ブリッジ回路のブロックダイヤグラム
I2C I/O
P81/SDA1
P80/SCL1
マルチアドレス I2C
BRSR
P91/SDA2
P90/SCL2
BM2
P93/SDA3
P92/SCL3
BM3
P95/SDA4
P94/SCL4
BM4
I2C
BI2
BI3
BI4
64
DS07–13729–2
MB90370 シリーズ
11.コンパレータ
このコンパレータ回路は，最大 3 個のバッテリーの電圧を監視し，放電を自動制御します。並列放電または順序放電のい
ずれかの選択が可能です。
・並列放電制御
並列放電制御では，AC アダプタから電力が供給されていないときに，すべてのバッテリーに放電を許可します。
・AC アダプタから電力が供給されている場合，バッテリーの放電の可否はソフトウェアによって制御されます。
・順序放電制御
順序放電制御では，AC アダプタから電力が供給されていないときに，コンパレータにより , 設定された順序で放電が制
御されます。同時に電源瞬断，電圧レベル，およびバッテリーの着脱を監視します。
・AC アダプタから電力が供給されている場合，バッテリーの放電の可否はソフトウェアによって制御されます。
・最大 3 個のバッテリーを制御でき，放電の順序を選択できます。
・バッテリーの電源瞬断による影響を自動的にフィリタリングします。
・バッテリーの着脱を自動的に検出し，放電を制御します。
・バッテリーの電圧を監視し，
バッテリーの電圧が一定の電圧より低い場合は , 次のバッテリーへの切り替えが自動的に
行われます。
(1) 比較器のレジスタ構成
コンパレータ制御レジスタ ( 下位 )
7
6
5
4
3
2
1
0
アドレス： 0000D8H
⎯
⎯
BOF3
BOF2
BOF1
SPM2
SPM1
SPM0
リード / ライト
初期値
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
15
14
13
12
11
10
9
8
アドレス： 0000D9H
SPL3
SPL2
SPL1
B3
B2
B1
DC2
DC1
リード / ライト
初期値
R/W
0
R/W
0
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
ビット番号
COCRL
コンパレータ制御レジスタ ( 上位 )
ビット番号
COCRH
コンパレータステータスレジスタ 1 ( 下位 )
アドレス： 0000DAH
リード / ライト
初期値
7
6
5
4
3
2
1
0
COR8
COR7
COR6
COR5
COR4
COR3
COR2
COR1
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
ビット番号
COSRL1
コンパレータステータスレジスタ 1 ( 上位 )
15
14
13
12
11
10
9
8
アドレス： 0000DBH
⎯
⎯
SWR3
SWR2
SWR1
VAR3
VAR2
VAR1
リード / ライト
初期値
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
7
6
5
4
3
2
1
0
CEN8
CEN7
CEN6
CEN5
CEN4
CEN3
CEN2
CEN1
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
ビット番号
COSRH1
コンパレータ割込み制御レジスタ ( 下位 )
アドレス： 0000DCH
リード / ライト
初期値
ビット番号
CICRL
（続く）
DS07–13729–2
65
MB90370 シリーズ
（続き）
コンパレータ割込み制御レジスタ ( 上位 )
15
14
13
12
11
10
9
8
アドレス： 0000DDH
⎯
⎯
SEN3
SEN2
SEN1
VEN3
VEN2
VEN1
リード / ライト
初期値
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
5
4
3
2
1
0
ビット番号
CICRH
コンパレータステータスレジスタ 2 ( 下位 )
7
アドレス： 0000DEH
リード / ライト
初期値
6
COS8
COS7
COS6
COS5
COS4
COS3
COS2
COS1
R
X
R
X
R
X
R
X
R
X
R
X
R
X
R
X
ビット番号
COSRL2
コンパレータステータスレジスタ 2 ( 上位 )
15
14
13
12
11
10
9
8
アドレス： 0000DFH
⎯
⎯
SWS3
SWS2
SWS1
VAL3
VAL2
VAL1
リード / ライト
初期値
⎯
⎯
⎯
⎯
R
X
R
X
R
X
R
X
R
X
R
X
7
6
5
4
3
2
1
0
アドレス： 0000E0H
⎯
⎯
⎯
BIE3
BIE2
BIE1
DIE2
DIE1
リード / ライト
初期値
⎯
⎯
⎯
⎯
⎯
⎯
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
ビット番号
COSRH2
コンパレータ入力イネーブルレジスタ
66
ビット番号
CIER
DS07–13729–2
MB90370 シリーズ
(2) コンパレータのブロックダイヤグラム
端子
バッテリー選択回路
PB0/DCIN
端子
CVRH2
SW
+
−
端子
端子
PA3/ACO
コンパレータ 1
CVRL
端子
IN
OUT
RH
RL ( 電圧コンパ
PB1/DCIN2
レータ 2)
端子
CVRH1
端子
PB4/VOL2
端子
PB5/VSI2
IN
OUT
RH ( 電圧コンパ
RL レータ 2)
VOL
IN
OUT
RH ( 電圧コンパ
RL レータ 2)
VSI
SW
バッテリー
監視回路
SW
端子
PA4/OFB1
O12
ALARM
−
+
端子
PC1/AN1/SW2
SPL
VALID
SW
端子
PA1/ALR2
OFB
コンパレータ 2
端子
PB6/VOL3
端子
PB7/VSI3
IN
OUT
RH ( 電圧コンパ
RL レータ 2)
VOL
IN
OUT
RH ( 電圧コンパ
RL レータ 2)
VSI
バッテリー
監視回路
O13
ALARM
+
−
端子
PC2/AN2/SW3
SPL
VALID
SW
SW
端子
PA2/ALR3
OFB
コンパレータ 3
端子
PB2/VOL1
端子
PB3/VSI1
IN
OUT
RH ( 電圧コンパ
RL レータ 2)
VOL
IN
OUT
RH ( 電圧コンパ
RL レータ 2)
VSI
PC0/AN0/SW1
バッテリー
監視回路
O21
O23
ALARM
+
−
端子
SPL
VALID
SW
SW
端子
PA5/OFB2
SW
端子
PA0/ALR1
OFB
コンパレータ 4
時計プリス
ケーラ
端子
XOA
端子
O31
X1A
パワーオン
リセット
端子
VCC
SW
端子
PA6/OFB3
O32
端子
RST
8
3
3
SPL3 SPL2 SPL1 B3
B2
B1
DC2 DC1
3
(COCRH) コンパレータ制御
レジスタ ( 上位 )
3
COS8 COS7 COS6 COS5 COS4 COS3 COS2 COS1
6
(COSRL2) コンパレータステータスレジスタ 2
( 下位 )
COR8 COR7 COR6 COR5 COR4 COR3 COR2 COR1
SWR3 SWR2 SWR1 VAR3 VAR2 VAR1
割込み要求
#30
(COSRH1) コンパレータステータスレジスタ 1 ( 上位 )
(CICRH) コンパレータインターラプト制御レジスタ
( 上位 )
SEN3 SEN2 SEN1 VEN3 VEN2 VEN1
割込み要求
#28
(COSRL1) コンパレータステータスレジスタ 1 ( 下位 )
(CICRL) コンパレータインターラプト制御レジスタ
( 下位 )
CEN8 CEN7 CEN6 CEN5 CEN4 CEN3 CEN2 CEN1
デコーダ
SWS3 SWS2 SWS1 VAL3 VAL2 VAL1
(COSRH2) コンパレータステータスレジスタ ( 上位 )
BOF3 BOF2 BOF1 SPM2 SPM1 SPM0
(COCRL) コンパレータ制御レジスタ ( 下位 )
内部データバス
DS07–13729–2
67
MB90370 シリーズ
12.UART ( × 3)
UART (Universal Asynchronous Receiver Transmitter) は，非同期 ( 調歩同期 ) 通信またはクロック同期通信を行うためのシ
リアル I/O ポートです。
UART には以下の特長があります。
・全二重ダブルバッファ
・非同期 ( スタート―ストップビットあり ) および CLK 同期通信
・マルチプロセッサモードのサポート
・ボーレート生成のための様々な手法
- 外部クロック入力可能
- 内部クロック (16 ビットリロードタイマからのクロックを使用可能 )
- 専用ボーレートジェネレータ内蔵
動作
非同期
CLK 同期
ボーレート
76923 / 38461 / 19230 / 9615 / 500K / 250K bps
16M / 8M / 4M / 2M / 1M / 500K bps
・エラー検出機能 ( パリティ，フレーミング，オーバーラン )
・NRZ (Non Return to Zero) 信号形式
・割込み要求：
- 受信割込み ( 受信完了，受信エラー検出 )
- 送信割込み ( 送信完了 )
- 送信 / 受信ともに拡張インテリジェント I/O サービス (EI2OS) に対応
68
DS07–13729–2
MB90370 シリーズ
(1) UART のレジスタ構成
シリアルモードレジスタ
アドレス：ch.1 000020H
ch.2 0000D2H
ch.3 0000E4H
MD1
MD0
CS2
CS1
CS0
⎯
SCKE
SOE
リード / ライト
初期値
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
⎯
⎯
R/W
0
R/W
0
7
6
5
4
3
2
1
0
SMR1/2/3
シリアル制御レジスタ
アドレス：ch.1 000021H
ch.2 0000D3H
ch.3 0000E5H
PEN
P
SBL
CL
A/D
REC
RXE
TXE
リード / ライト
初期値
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
W
1
R/W
0
R/W
0
15
14
13
12
11
10
9
8
リード / ライト
初期値
クロック分周制御レジスタ
アドレス：ch.1 000025H
ch.2 0000D7H
ch.3 0000E9H
リード / ライト
初期値
モード 2 制御レジスタ
アドレス：ch.1 000024H
ch.2 0000D6H
ch.3 0000E8H
リード / ライト
初期値
DS07–13729–2
ビット番号
SCR1/2/3
UART 入力データレジスタ / 出力データレジスタ
アドレス：ch.1 000022H
7
6
5
4
3
2
1
0
ch.2 0000D4H
ch.3 0000E6H
D7
D5
D4
D3
D2
D1
D0
D6
リード / ライト
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
X
X
X
X
X
X
X
X
UART ステータスレジスタ
アドレス：ch.1 000023H
ch.2 0000D5H
ch.3 0000E7H
ビット番号
15
14
13
12
11
10
9
8
ビット番号
SIDR1/2/3
SODR1/2/3
ビット番号
SSR1/2/3
PE
ORE
FRE
RDRF
TFRE
BDS
RIE
TIE
R
0
R
0
R
0
R
0
R
1
R/W
0
R/W
0
R/W
0
15
14
13
12
11
10
9
8
ビット番号
CDCR1/2/3
MD
⎯
⎯
⎯
DIV3
DIV2
DIV1
DIV0
R/W
0
⎯
⎯
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
7
6
5
4
3
2
1
0
ビット番号
M2CR1/2/3
⎯
⎯
⎯
⎯
SCKL
M2L2
M2L1
M2L0
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
R/W
1
R/W
0
R/W
0
R/W
0
69
MB90370 シリーズ
(2) UART のブロックダイヤグラム
通信プリスケーラ
から
送信割込み
#35 (23H)*
<#37 (25H)*>
<#39 (27H)*>
送信割込み
送信クロック
16 ビットリロードタイマ 1/2/3
クロック
選択回路
#36 (24H)*
<#38 (26H)*>
<#40 (28H)*>
受信クロック
受信制御回路
送信制御回路
受信開始回路
送信開始回路
受信ビット
カウンタ
送信ビット
カウンタ
受信パリティ
カウンタ
送信パリティ
カウンタ
受信終了
P66/UCK1
<P71/UCK2>外部クロック
<P74/UCK3>
P70/UI1
<P73/UI2>
<P76/UI3>
受信ステータス
判定回路
送信開始
制御バス
ボーレート
ジェネレータ
P67/UO1
<P72/UO2>
<P75/UO3>
受信用シフタ
送信用シフタ
SIDR1/2/3
SODR1/2/3
EI2OS 受信エラー
信号 (CPU へ )
F2MC-16LX バス
SMR1/2/3
レジスタ
MD1
MD0
CS2
CS1
CS0
SCKE
SOE
SCR1/2/3
レジスタ
PEN
P
SBL
CL
A/D
REC
RXE
TXE
SSR1/2/3
レジスタ
PE
ORE
FRE
RDRF
TDRE
BDS
RIE
TIE
M2CR1/2/3
レジスタ
SCKL
M2L2
M2L1
M2L0
制御信号
＊：割込み番号
70
DS07–13729–2
MB90370 シリーズ
13.LCD コントローラ / ドライバ
LCD ( 液晶ディスプレイ ) コントローラ / ドライバは，セグメント出力およびコモン出力によって表示データメモリの内
容を LCD パネルに直接表示します。
・最大 9 本のセグメント出力 (SEG0 から SEG8) および 4 本のコモン出力 (COM0 から COM3) が使用可能です。
・表示 RAM 内蔵です。
・3 種類のデューティ比 (1/2, 1/3 および 1/4) が選択可能です。ただし，バイアス設定により使用可能なデューティ比が異な
ります。
・メインクロックまたはサブクロックのいずれかが駆動クロックとして選択可能です。
・LCD を直接駆動できます。
各バイアスの設定時に使用可能なデューティ比を下表に示します。
品名
デューティ比 1/2
バイアス
デューティ比 1/3
デューティ比 1/4
×
×
1/2 バイアス
MB90370 シリーズ
×
1/3 バイアス
：推奨モード
× ：使用不可
(1) LCD のレジスタ構成
LCD 制御レジスタ ( 上位 )
アドレス： 0000EFH
リード / ライト
初期値
15
14
13
12
11
10
9
8
SS4
VS
CS1
CS0
SS3
SS2
SS1
SS0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
7
6
5
4
3
2
1
0
CSS
LCEN
VSEL
BK
MS1
MS0
FP1
FP0
R/W
0
R/W
0
R/W
0
R/W
1
R/W
0
R/W
0
R/W
0
R/W
0
ビット番号
LCRH
LCD 制御レジスタ ( 下位 )
アドレス： 0000EEH
リード / ライト
初期値
DS07–13729–2
ビット番号
LCRL
71
MB90370 シリーズ
(2) LCD のブロックダイヤグラム
LCDC 電源電圧 (V1 ∼ V3)
4
タイミング
コントローラ 4
サブクロック
(32 kHz)
V/I コンバータ
内部バス
プリスケーラ
9
表示用 RAM
9 × 4 ビット
コントローラ
72
セグメント出力ドライバ
HCLK / 28
コモン出力ドライバ
LCD 制御レジスタ
(LCR)
COM0
COM1
COM2
COM3
SEG0
SEG1
SEG2
SEG3
SEG4
SEG5
SEG6
SEG7
SEG8
ドライバ
DS07–13729–2
MB90370 シリーズ
14.A/D コンバータ
A/D コンバータは , アナログ入力端子へのアナログ電圧入力 ( 入力電圧 ) をデジタル値に変換します。
コンバータには以下の特長があります。
・最小変換時間は 6.13 µs ( マシンクロック 16 MHz 時サンプリング時間含む )
・最小サンプリング時間は 3.75 µs ( マシンクロック 16 MHz 時 ) .
・サンプル＆ホールド回路付き RC 逐次比較型変換方式を採用
・10 または 8 ビット分解能選択可能
・アナログ入力は最大 12 チャネルからプログラムで選択可能
・様々な変換モード
- 単発変換モード：1 チャネルを選択変換
- スキャン変換モード：複数チャネルを連続して変換。最大 12 チャネルから選択可能
- 連続変換モード：指定チャネルを繰り返し変換
- 停止変換モード：1 チャネルを変換したら一時停止して次の起動がかかるまで待機。( 変換開始の同期が可能 )
・A/D 変換終了時には割込み要求を発生させ，EI²OS を起動することができます。
・割込み可能状況においては，変換データ保護機能により連続変換におけるデータの欠落を防ぎます。
・変換はソフトウェア，
16 ビットリロードタイマ 4 ( 立ち上がりエッジ ) および ADTG によって起動可能です。
(1) A/D コンバータのレジスタ構成
アナログ入力許可レジスタ 2
ビット番号
15
14
13
12
11
10
9
8
アドレス： 00002BH
⎯
⎯
⎯
⎯
ADE11
ADE10
ADE9
ADE8
リード / ライト
初期値
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
R/W
1
R/W
1
R/W
1
R/W
1
7
6
5
4
3
2
1
0
ADE7
ADE6
ADE5
ADE4
ADE3
ADE2
ADE1
ADE0
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
15
14
13
12
11
10
9
8
BUSY
INT
INTE
PAUS
STS1
STS0
STRT
RESV
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
W
0
R/W
0
7
6
5
4
3
2
1
0
ビット番号
ADCS0
ADER2
アナログ入力許可レジスタ 1
アドレス： 00002AH
リード / ライト
初期値
ビット番号
ADER1
A/D 制御ステータスレジスタ 1
アドレス： 000031H
リード / ライト
初期値
ビット番号
ADCS1
A/D 制御ステータスレジスタ 0
アドレス： 000030H
MD1
MD0
⎯
⎯
⎯
⎯
⎯
⎯
リード / ライト
初期値
R/W
0
R/W
0
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
（続く）
DS07–13729–2
73
MB90370 シリーズ
（続き）
A/D 制御レジスタ
15
14
13
12
11
10
9
8
ANS3
ANS2
ANS1
ANS0
ANE3
ANE2
ANE1
ANE0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
15
14
13
12
11
10
9
8
アドレス： 00002FH
S10
ST1
ST0
CT1
CT0
⎯
D9
D8
リード / ライト
初期値
R/W
0
W
0
W
0
W
0
W
0
⎯
⎯
R
X
R
X
アドレス： 00002DH
リード / ライト
初期値
ビット番号
ADC0
A/D データレジスタ ( 上位 )
ビット番号
ADCR1
A/D データレジスタ ( 下位 )
7
6
5
4
3
2
1
0
アドレス： 00002EH
D7
D6
D5
D4
D3
D2
D1
D0
リード / ライト
初期値
R
X
R
X
R
X
R
X
R
X
R
X
R
X
R
X
ビット番号
ADCR0
(2) A/D コンバータのブロックダイヤグラム
D/A コンバータ
逐次比較レジスタ
比較器
サンプル &
ホールド回路
データレジスタ
F2MC-16LX バス
MPX
デコーダ
AN0
AN1
AN2
AN3
AN4
AN5
AN6
AN7
AN8
AN9
AN10
AN11
AVSS
入力回路
AVCC AVR
ADCR0/1
A/D 制御レジスタ
A/D 制御ステータスレジスタ 0
A/D 制御ステータスレジスタ 1
16- ビットリロードタイマ 4
P37/ADTG
φ
ADCS0/1
動作クロック
プリスケーラ
φ：マシンクロック
74
DS07–13729–2
MB90370 シリーズ
15.D/A コンバータ
D/A コンバータは，8 ビットデジタル入力からアナログ出力を生成するために使用します。
D/A 制御レジスタ (DACR) 内の許可ビットを 1 に設定することにより，対応する D/A 出力チャネルを使用可能にします。
したがって，このビットを 0 に設定すると対応するチャネルはオフになります。
D/A 出力がオフの場合，各 D/A コンバータチャネルの出力に直列で挿入されたアナログスイッチはオフになります。
D/A
コンバータではビットが 0 になり，直流パスが遮断されます。これは停止モードにおいても同様です。D/A コンバータの出
力電圧幅は 0V ∼ 255/256 × AVCC です。
D/A コンバータ出力には内部バッファ増幅器がありません。アナログスイッチ（=100 Ω）は出力に直列で挿入されていま
す。外部から出力に負荷をかける際には，充分な安定時間をとってください。
下表に D/A コンバータの出力電圧の理論値を示します。
DA07 から DA00 および DA17 から DA10 に
書き込まれる値
出力電圧の理論値
00H
0/256 × AVCC ( ＝ 0 V)
01H
1/256 × AVCC
02H
2/256 × AVCC
：
：
FDH
253/256 × AVCC
FEH
254/256 × AVCC
FFH
255/256 × AVCC
DS07–13729–2
75
MB90370 シリーズ
(1) D/A コンバータのレジスタ構成
D/A コンバータレジスタ 1
15
14
13
12
11
10
9
8
アドレス： 00005BH
DA17
DA16
DA15
DA14
DA13
DA12
DA11
DA10
リード / ライト
初期値
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
ビット番号
DAT1
D/A コンバータレジスタ 0
7
6
5
4
3
2
1
0
アドレス： 00005AH
DA07
DA06
DA05
DA04
DA03
DA02
DA01
DA00
リード / ライト
初期値
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
15
14
13
12
11
10
9
8
ビット番号
DAT0
D/A 制御レジスタ 1
アドレス： 00005DH
⎯
⎯
⎯
⎯
⎯
⎯
⎯
DAE1
リード / ライト
初期値
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
R/W
0
7
6
5
4
3
2
1
0
アドレス： 00005CH
⎯
⎯
⎯
⎯
⎯
⎯
⎯
DAE0
リード / ライト
初期値
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
R/W
0
ビット番号
DACR1
D/A 制御レジスタ 0
76
ビット番号
DACR0
DS07–13729–2
MB90370 シリーズ
(2) D/A コンバータのブロックダイヤグラム
F2MC-16LX バス
DA DA DA DA DA DA DA DA
17 16 15 14 13 12 11 10
DA DA DA DA DA DA DA DA
07 06 05 04 03 02 01 00
AVCC
AVCC
DA17
DA07
2R
2R
R
DA16
R
DA06
2R
2R
R
R
DA15
DA05
DA11
DA01
2R
2R
R
DA10
R
DA00
2R
2R
2R
DAE1
スタンバイコントロール
DA 出力 ch.1
DS07–13729–2
2R
DAE0
スタンバイコントロール
DA 出力 ch.0
77
MB90370 シリーズ
16.LPC インタフェース
LPC (Low Pin Count) インタフェースは，
LPC バスインタフェース，ユニバーサルパラレルインタフェース (UPI × 4
channels) ，ゲートアドレス A20 機能および LPC データバッファアレイから構成されます。LPC バスインタフェースと UPI
を使用することにより，外部 LPC バス経由で外部のホスト CPU と , 同期をとってデータを交換できます。
・LPC バスインタフェース
LPC バスインタフェースによりホスト CPU から UPI へ直接アクセスできます。
・I/O リードおよび I/O ライトサイクルのみをサポートし，他のサイクルタイプは無視されます。
・33 MHz の LPC クロックをサポートします。
・ユニバーサルパラレルインタフェース，
UPI × 4 チャネル
UPI は，LCP バスを持つホスト CPU に対して，パラレルデータをシリアルデータに変換するために使用されます。
・8 ビットデータを送信または受信します。
・入力および出力に対して独立にバッファ機能が使用可能です。
・LPC バスインタフェースを介して，I/O バッファステータスを外部に出力できます。
・UPI チャネル 0 に対するゲートアドレス A20 機能
GA20 ( ゲートアドレス A20) は，PC アーキテクチャにおいてメモリ管理を実行するためのものです。これにより，オペ
レーティングシステムに必要な拡張メモリへのアクセスが可能となります。本機能は , GA20 の生成スピードを上げる
ためにオンチップロジックにて提供されています。
・データバッファアレイ
データバッファアレイは，LPC バスを使った MCU と外部ホスト間のデータ転送スピードを上げるために 32 バイトの
UP データレジスタおよび 16 バイトの DOWN データレジスタで構成されています。
(1) LPC バスインタフェースレジスタのレジスタ設定
LPC 制御レジスタ
アドレス： 00006EH
リード / ライト
初期値
78
7
6
5
4
3
2
1
0
⎯
⎯
⎯
⎯
⎯
LRF
LRIE
LPE
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
ビット番号
LCR
DS07–13729–2
MB90370 シリーズ
(2) UPI のレジスタ構成
UPI アドレスレジスタ ( 上位 )
アドレス：ch.1 00005FH
15
14
13
12
11
10
9
8
ch.2 000061H
ch.3 000063H
UPA15 UPA14 UPA13 UPA12 UPA11 UPA10 UPA09 UPA08
R/W
リード / ライト
R/W
R/W
R/W
R/W
R/W
R/W
R/W
X
X
X
X
X
X
X
X
初期値
UPI アドレスレジスタ ( 下位 )
アドレス：ch.1 00005EH
7
6
5
4
3
2
1
0
ch.2 000060H
ch.3 000062H
UPA07 UPA06 UPA05 UPA04 UPA03 UPA02 UPA01 UPA00
リード / ライト
初期値
UPI 制御レジスタ ( 上位 )
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
ビット番号
UPAH1 ~
UPAH3
ビット番号
UPAL1 ~
UPAL3
ビット番号
15
14
13
12
11
10
9
8
アドレス： 000065H
⎯
UPE3
IBFE3
OBEE3
⎯
UPE2
IBFE2
OBEE2
リード / ライト
初期値
⎯
⎯
R/W
0
R/W
0
R/W
0
⎯
⎯
R/W
0
R/W
0
R/W
0
7
6
5
4
3
2
1
0
DBAE
UPE1
IBFE1
UPE0
IBFE0
OBEE0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
UPCH
UPI 制御レジスタ ( 下位 )
アドレス： 000064H
リード / ライト
初期値
OBEE1 GA20E
R/W
0
R/W
0
ビット番号
UPCL
UPI ステータスレジスタ
アドレス：ch.0
ch.1
ch.2
ch.3
000067H
000069H
00006BH
00006DH
15
UF4
14
UF3
R/W
R/W
リード / ライト
0
0
初期値
UPI データ入力レジスタ / データ出力レジスタ
アドレス：ch.0
ch.1
ch.2
ch.3
000066H
000068H
00006AH
00006CH
リード / ライト
初期値
DS07–13729–2
7
13
12
11
10
9
UF2
UF1
A2
UF0
IBF
OBF
R/W
0
R/W
0
R
0
R/W
0
R
0
R
0
6
5
4
3
2
1
UPD7
UPD6
UPD5
UPD4
UPD3
UPD2
UPD1
UPD0
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
8
ビット番号
UPS0 ~
UPS3
0
ビット番号
UPDI0 ~ UPDI3/
UPDO0 ~
UPDO03
79
MB90370 シリーズ
(3) LPC データバッファレジスタのレジスタ構成
データバッファアレイアドレスレジスタ ( 上位 )
15
14
13
12
11
10
9
8
アドレス： 003FF1H
DA15
DA14
DA13
DA12
DA11
DA10
DA09
DA08
リード / ライト
初期値
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
ビット番号
DBAAH
データバッファアレイアドレスレジスタ ( 下位 )
7
6
5
4
3
2
1
0
アドレス： 003FF0H
DA07
DA06
DA05
DA04
DA03
DA02
DA01
DA00
リード / ライト
初期値
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
UP データレジスタ ( 上位 )
アドレス：ch.0 003FC1H
ch.1 003FC3H
~
ch.F 003FDFH
UP15
UP14
UP13
UP12
UP11
UP10
UP09
UP08
リード / ライト
初期値
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
UP データレジスタ ( 下位 )
アドレス：ch.0 003FC0H
ch.1 003FC2H
~
ch.F 003FDEH
リード / ライト
初期値
15
14
7
13
6
12
5
11
4
10
3
9
2
1
UP07
UP06
UP05
UP04
UP03
UP02
UP01
UP00
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
ビット番号
DBAAL
8
ビット番号
UDRH0 ~
UDRHF
0
ビット番号
UDRL0 ~
UDRLF
DOWN データレジスタ ( 上位 )
アドレス：ch.0 003FE1H
15
14
13
12
11
10
9
8
ch.1 003FE3H
~
DN15
DN13
DN12
DN11
DN10
DN09
DN08
DN14
ch.7 003FEFH
リード / ライト
初期値
R
X
R
X
R
X
R
X
R
X
R
X
R
X
R
X
DOWN データレジスタ ( 下位 )
アドレス：ch0 003FE0H
7
6
5
4
3
2
1
0
ch1 003FE2H
~
DN07
DN05
DN04
DN03
DN02
DN01
DN00
DN06
ch.7 003FEEH
リード / ライト
初期値
R
X
R
X
R
X
R
X
R
X
R
X
R
X
ビット番号
DNDH0 ~
DNDH7
ビット番号
DNDL0 ~
DNDL7
R
X
（続く）
80
DS07–13729–2
MB90370 シリーズ
（続き）
インデックスレジスタ
7
⎯
アドレス：
リード / ライト
初期値
6
5
4
3
2
1
ビット番号
0
⎯
⎯
IX05
IX04
IX03
IX02
IX01
IX00
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
7
6
5
4
3
2
1
0
IXR
データポートレジスタ
アドレス：
⎯
リード / ライト
初期値
DP07
DP06
DP05
DP04
DP03
DP02
DP01
DP00
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
ビット番号
DPR
(4) LPC インタフェースのブロックダイヤグラム
アドレス
比較器
UPI アドレスレジスタ ,
UPAH1 ∼ UPAH3, UPAL1 ∼ UPAL3
データバッファアレイアドレスレジスタ ,DBAA
R/W
UPE
LPC/RW コンペア
DBAE
一致
割込み要求 #16
UPI0 ~ UPI3
割込み要求 #15
IBFE OBEE
UPC
割込み要求 #14
割込み要求 #13
UPS
OBF0 ~ OBF3
割込み要求 #21
UF4
UF3
UF2
UF1
A2
UF0
IBF
OBF
LCR
UPDI
LRF LRIE LPE
UPD7 UPD6 UPD5 UPD4 UPD3 UPD2 UPD1 UPD0
LA3 LA2 LA1 LA0
UPDO
UPD7 UPD6 UPD5 UPD4 UPD3 UPD2 UPD1 UPD0
UPI0 のみ
UPC
GA20E
EN
GA20 出力生成器
LPC 内部データバス
F2MC-16LX 内部データバス
UPE
EN
R/W
ステート
マシン
4
LFRAME
LRESET
LCLK
LAD3 ~
LAD0
LD7 LD6 LD5 LD4 LD3 LD2 LD1 LD0
LPC バスインタフェース
GA20
DBAE
UPC
データバッファアレイ
IXR
UP データレジスタ (32 bytes)
インデックスレジスタ
DOWN データレジスタ (16bytes)
データポートレジスタ
DPR
DS07–13729–2
81
MB90370 シリーズ
17.シリアル IRQ コントローラ
シリアル IRQ コントローラは，6 チャネルのシリアル IRQ 制御回路および LPC クロックモニタ / 制御回路から構成され
ます。シリアル IRQ コントローラを使用することにより，単線の信号線 (SERIRQ) を介し，LPC クロックと同期を取ってホ
スト割込み要求を送信できます。
・6 チャネルシリアル IRQ 制御回路
・ 6 チャネルシリアル IRQ 制御回路には，シリアル割込み制御レジスタ (SICR) ，4 つのシリアル割込みフレーム番号レジ
スタ (SIFR1 ~ SIFR4) ，プロトコルステートマシン，およびシリアル割込みデータラッチと出力の制御が含まれます。
・ チャネル 0A，0B および 1 ∼ 3 において，SICR：OBE ビット（OBF による制御許可ビット）が 0 の場合，SICR：IRR ビット
のソフトウェア設定によりシリアル IRQ を制御できます。SICR：OBE ビットが 1 の場合，ソフトウェア制御は使用でき
ず，LPC UPI0 ∼ 3 からの OBF フラグ（出力バッファフルフラグ）によりシリアル IRQ が制御されます。
・ チャネル 4 は，
SICR：IRR ビットのソフトウェア設定によりシリアル IRQ が制御されます。
追加の許可ビット (SICR：EN0A/0B ビット ) により OBF0 または IRR0A/0B ビットス
・ チャネル 0A および 0B において，
テータスをラッチし，保持できます。
・ シリアル割込みデータラッチは，フレーム番号に従ってシリアル IRQ をシリアル送信します。チャネル 0A のフレーム
番号は「IRQ1」に，チャネル 0B は「IRQ12」に固定され，チャネル 1 ∼ 4 のフレーム番号は SIFR1 ∼ SIFR4 を設定するこ
とによりソフトウェアで制御が可能です（IRQ1 ∼ IRQ15 および IRQ21 ∼ IRQ31）。
・ SERIRQ および LPC クロック端子のモニタにより，プロトコルステートマシンは START フレームコンディションを検
出します。その後，DATA フレームの計測を開始し，SERIRQ を介してシリアル IRQ を送信します。最後に STOP フレーム
コンディションを検出し , コンティニュアスモード / クワイエットモードに切り替わります。
・ シリアル割込み出力制御は，コンティニュアスモード / クワイエットモードの両方による動作をサポートします。コン
ティニュアスモード動作では，ホストだけがシリアル IRQ 送信を開始でき，クワイエットモード動作では，ホストとス
レーブ（たとえばシリアル IRQ コントローラ）の両方がシリアル IRQ 送信を開始できます。
・LPC クロックモニタ / 制御回路
・ LPC クロックモニタ / 制御回路は，クロックランモニタ / 制御回路から構成されます。クロックラン端子 (CLKRUN) , を
モニタすることにより，クロックモニタ / 制御回路は，クワイエットモードの動作においてホストが LPC クロックを止
めたかどうかを判別できます。LPC クロックが止められ，さらにコントローラからシリアル IRQ 送信の開始を要求した
い場合，CLKRUN 端子を制御することによりホストに LPC クロックをリスタートするよう要求できます。
82
DS07–13729–2
MB90370 シリーズ
(1) シリアル IRQ コントローラのレジスタ設定
シリアル割込み制御レジスタ ( 下位 )
アドレス： 000032H
リード / ライト
初期値
7
6
5
4
3
2
1
0
EN0B
EN0A
IRR4
IRR3
IRR2
IRR1
IRR0B
IRR0A
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
15
14
13
12
11
10
9
8
IRQEN
RSEN
BUSY
OBE3
OBE2
OBE1
R/W
0
R/W
0
R
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
6
5
4
3
2
1
0
ビット番号
SICRL
シリアル割込み制御レジスタ ( 上位 )
アドレス： 000033H
リード / ライト
初期値
OBE0B OBE0A
ビット番号
SICRH
シリアル割込みフレーム番号レジスタ 1
7
アドレス： 000034H
⎯
⎯
LV1
FR14
FR13
FR12
FR11
FR10
リード / ライト
初期値
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
ビット番号
SIFR1
シリアル割込みフレーム番号レジスタ 2
15
14
13
12
11
10
9
8
アドレス： 000035H
⎯
⎯
LV2
FR24
FR23
FR22
FR21
FR20
リード / ライト
初期値
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
7
6
5
4
3
2
1
0
アドレス： 000036H
⎯
⎯
LV3
FR34
FR33
FR32
FR31
FR30
リード / ライト
初期値
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
15
14
13
12
11
10
9
8
アドレス： 000037H
⎯
⎯
LV4
FR44
FR43
FR42
FR41
FR40
リード / ライト
初期値
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
ビット番号
SIFR2
シリアル割込みフレーム番号レジスタ 3
ビット番号
SIFR3
シリアル割込みフレーム番号レジスタ 4
DS07–13729–2
ビット番号
SIFR4
83
MB90370 シリーズ
(2) シリアル IRQ コントローラのブロックダイヤグラム
シリアル IRQ 制御回路
6 チャネルシリアル
IRQ 制御回路
F2MC-16LX バス
LCKL ストップ
ステータス
OBF0
OBF1
OBF2
OBF3
LPC インタフェースの
UPI0 ~ UPI3 より
SIRQ
Pin SERIRQ
LCLK
Pin LCK
LRESET
Pin LRESET
LCLK
リスタート要求
LPC クロック
モニタ /
制御回路
LCLK
LRESET
CRUN
84
OBF0
OBF1
OBF2
OBF3
Pin CLKRUN
DS07–13729–2
MB90370 シリーズ
(3) 6 チャネルシリアル IRQ 制御回路のブロックダイヤグラム
IRQEN
レジスタライト
不許可
F2MC-16LX バス
シリアル割込み
制御レジスタ
( 下位 )
OBE0A, OBE0B,
OBE1 ~ OBE3
シリアル割込み
制御レジスタ
( 上位 )
SERIRQ
busy
SIRQ 許可
OBF0
OBF1
OBF2
OBF3
IRR0A, IRR0B,
IRR1 ~ IRR3
ソフトウェア
制御
ハードウェア
制御
シリアル IRQ 制御選択
チャネル 0A, 0B, 1 ∼ 3
IRR4
EN0A,
EN0B
チャネル 0A, 0B
に対するラッチ
チャネル 1 ∼ 4
シリアル割込みデータラッチ
/ 出力制御
シリアル割込み
フレーム番号
レジスタ
SIRQO
シリアル IRQ
フレーム番号
LCK
LRESET
シリアル IRQ サ
ンプルサイクル
フレームサイ
クルカウント
シリアル IRQ
送信要求
プロトコル
ステートマシン
SIRQI
LCKL ストップステータス
LCLK リスタート要求
DS07–13729–2
85
MB90370 シリーズ
(4) LPC クロックモニタ / 制御回路のブロックダイヤグラム
F2MC-16LX バス
RSEN
LCK
リスタート
要求
LCK
リスタート
要求
クロックラン
モニタ / 制御
IRQEN
CRUNO enable
LCK stop
status
CRUNO
CRUNI
LCK
LRESET
86
DS07–13729–2
MB90370 シリーズ
18.3 チャネル PS/2 インタフェース
3 チャネル PS/2 インタフェースには，
3 つの独立した 3 チャネルの PS/2 インタフェースが含まれ，これらのチャネルは
同時に動作させることができます。PS/2 インタフェースは 2 本のワイヤによる双方向性シリアルバスで，ホスト（キーボー
ドコントローラ）とデバイス（キーボード，マウスなど）の間で経済的にデータ交換を行う方法を提供します。
(1) 3 チャネル PS/2 インタフェースのレジスタ構成
PS/2 インタフェースモードレジスタ
ビット番号
15
14
13
12
11
10
9
8
アドレス： 000059H
⎯
⎯
⎯
⎯
NFS1
NFS0
DIV1
DIV0
リード / ライト
初期値
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
PSMR
PS/2 インタフェースデータレジスタ (Ch.1)
アドレス：ch.1 000057H
リード / ライト
初期値
15
14
13
12
11
10
9
8
D7
D6
D5
D4
D3
D2
D1
D0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
ビット番号
PSDR1
PS/2 インタフェースデータレジスタ (Ch.0, Ch.2)
7
アドレス：ch.1 000056H
ch.2 000058H
リード / ライト
初期値
6
5
4
3
2
1
0
PSDR0/2
D7
D6
D5
D4
D3
D2
D1
D0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
PS/2 インタフェースステータスレジスタ
アドレス：ch.0 000051H
15
14
13
12
11
10
9
8
ch.1 000053H
ch.2 000055H
PE
FED FRE/NAK RAF
TS
TBC
BNR
TC
リード / ライト
R
R
R
R
R
R
R
R/W
初期値
0
0
0
0
0
0
0
0
PS/2 インタフェース制御レジスタ
アドレス：ch.0 000050H
7
ch.1 000052H
ch.2 000054H
PS2E
リード / ライト
初期値
DS07–13729–2
ビット番号
R/W
0
6
5
4
3
2
1
0
ビット番号
PSSR0/1/2
ビット番号
PSCR0/1/2
⎯
⎯
FEDE
IE
BREQ
TE
RE
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
87
MB90370 シリーズ
(2) 3 チャネル PS/2 インタフェースのブロックダイヤグラム
F2MC-16LX バス
PSCKI0
⎯
⎯
⎯
⎯ NFS1 NFS0 DIV1 DIV0
2
PSMR
PSDAI0
ノイズフィルタ
ノイズフィルタ
チャネル 0
送信 / 受信回路
PSCKO0
PSDAO0
割込み
要求 0
PSCKI1
PSDAI1
ノイズフィルタ
ノイズフィルタ
チャネル 1
送信 / 受信回路
PSCKO1
PSDAO1
割込み
要求 1
φ
プリスケーラ
サーキット 1/8
1/16
1/32
88
セレクター
PSCKI2
1/4
PSDAI2
ノイズフィルタ
ノイズフィルタ
サンプリングクロック
チャネル 2
送信 / 受信回路
PSCKO2
PSDAO2
割込み
要求 2
DS07–13729–2
MB90370 シリーズ
(3) PS/2 インタフェース送信 / 受信回路 (1 チャネル ) のブロックダイヤグラム
F2MC-16LX バス
サンプリング
クロック
PSDAI
同期回路
SYNDA
SYNCK
PSDR
D7
D6
D5
D4
D3
D2
D1
D0
PSDAO
PSCKI
送信
スタート
受信
スタート
受信制御回路
送信制御回路
受信完了検出
アクノリッジ受信
生成
パリティチェック
パリティ発生
受信スタート検出
受信許可
受信ステータス判定
PE & FRE 受信中
送信中継
要求
受信完了
送信完了検出
送信許可
アクノリッジ 送信完了
結果
送信完了手順回路
PSCKO
送信
ステータス
フラグ
clear
Error flags
立下りエッジ
検出
PS2E ⎯
PSCR
⎯ FEDE IE BREQ TE
RE
PE
FED FRE/
NAK RAF
PSSR
TS
TBC BNR
TC
インタフェース
割込み
#23 (17H)* ch0/1
#24 (18H)* ch2
F2MC-16LX バス
＊：割込み番号
DS07–13729–2
89
MB90370 シリーズ
19.パリティジェネレータ
パリティジェネレータは，入力データに基づいて奇数 / 偶数パリティを生成する単純な回路です。パリティジェネレー
タデータレジスタ (PGDR) ，奇数 / 偶数パリティ生成ロジック，およびパリティジェネレータ制御ステータスレジスタ
(PGCSR) が含まれます。
8 ビットデータを PGDR 内にロードでき，その後パリティジェネレータが入力データに基づいて奇数 / 偶数パリティを
生成します。PGCSR の設定により，奇数または偶数のいずれかのパリティを生成できます。
奇数パリティの生成において，PGDR の「1」の数が偶数の場合，PGCSR のパリティビットは「1」に設定され，偶数でない場
合には「0」に設定されます。
偶数パリティの生成において，PGDR の「1」の数が偶数の場合，PGCSR のパリティビットは「0」に設定され，偶数でない場
合には「1」に設定されます。
下表に奇数 / 偶数パリティ生成の例を示します。
入力データ
パリティビット ( 奇数パリティ )
パリティビット ( 偶数パリティ )
0000 0000B
0101 0101B
1000 0000B
1010 1011B
1
1
0
0
0
0
1
1
(1) パリティジェネレータのレジスタ構成
パリティジェネレータデータレジスタ
アドレス： 000018H
リード / ライト
初期値
7
6
5
4
3
2
1
0
D7
D6
D5
D4
D3
D2
D1
D0
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
ビット番号
PGDR
パリティジェネレータ制御ステータスレジスタ
アドレス： 000019H
リード / ライト
初期値
90
15
14
13
12
11
10
9
8
PRTY
⎯
⎯
⎯
⎯
⎯
⎯
PSEL
R
X
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
R/W
0
ビット番号
PGCSR
DS07–13729–2
MB90370 シリーズ
(2) パリティジェネレータのブロックダイヤグラム
8
パリティジェネレータデータレジスタ
F2MC-16LX 内部バス
8
パリティ生成ロジック
結果
2
DS07–13729–2
奇数 /
偶数
パリティジェネレータ
制御ステータスレジスタ
91
MB90370 シリーズ
20.ビットデコーダ
ビットデコーダは，
キースキャン入力と同時に使用できる単純なワンホットデコーダです。
ビットデコーダは，
ビット
データレジスタ（BDR），デコードロジックおよびビット結果レジスタ（BRR）
で構成されています。4 ビット符号化データ
を BDR 内にロードでき，その後デコーダロジックでデータを解読し，16 ビットの結果データを BRR に保存します。デコー
ダのロジックテーブルを以下に示します。
4 ビット符号化データ
16 ビット結果データ
0H
1H
2H
3H
4H
5H
6H
7H
8H
9H
AH
BH
CH
DH
EH
FH
0000 0000 0000 0001B
0000 0000 0000 0010B
0000 0000 0000 0100B
0000 0000 0000 1000B
0000 0000 0001 0000B
0000 0000 0010 0000B
0000 0000 0100 0000B
0000 0000 1000 0000B
0000 0001 0000 0000B
0000 0010 0000 0000B
0000 0100 0000 0000B
0000 1000 0000 0000B
0001 0000 0000 0000B
0010 0000 0000 0000B
0100 0000 0000 0000B
1000 0000 0000 0000B
(1) ビットデコーダのレジスタ設定
ビットデータレジスタ
15
14
13
12
11
10
9
8
アドレス： 0000E1H
⎯
⎯
⎯
⎯
D3
D2
D1
D0
リード / ライト
初期値
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
R/W
X
R/W
X
R/W
X
R/W
X
15
14
13
12
11
10
9
8
ビット番号
BDR
ビット結果レジスタ ( 上位 )
アドレス： 0000E3H
R15
R14
R13
R12
R11
R10
R9
R8
R
X
R
X
R
X
R
X
R
X
R
X
R
X
R
X
7
6
5
4
3
2
1
0
アドレス： 0000E2H
R7
R6
R5
R4
R3
R2
R1
R0
リード / ライト
初期値
R
X
R
X
R
X
R
X
R
X
R
X
R
X
R
X
リード / ライト
初期値
ビット番号
BRRH
ビット結果レジスタ ( 下位 )
92
ビット番号
BRRL
DS07–13729–2
MB90370 シリーズ
(2) ビットデコーダのブロックダイヤグラム
4
ビットデータレジスタ
F2MC-16LX 内部バス
4
デコードロジック
16
16
ビット結果レジスタ
DS07–13729–2
93
MB90370 シリーズ
21.ウェイクアップ割込み
ウェイクアップ割込み回路は，外部割込み端子への「L」レベル入力の信号を検出し , CPU へ割込み要求を発生します。こ
れらの割込みにより，スタンバイモードから CPU をウェイクアップさせることができます。
ウェイクアップ割込み端子 ： 8 端子 (P00/KSI0 から P07/KSI7)
ウェイクアップ割込み要因 ： ウェイクアップ割込み端子への「L」レベル信号入力
割込み制御
： ウェイクアップ割込み制御レジスタ（EICR）によって制御されているウェイクアップ
割込み入力を許可または不許可にする。
割込みフラグ
： ウェイクアップ割込みフラグレジスタ（EIFR）の IRQ フラグビット。IRQ がある際に
フラグがセットされる。
割込み要求
： 使用可能な外部割込み端子のいずれかが LOW になると，割込み要求 #20 が発生され
る。
(1) ウェイクアップ割込みのレジスタ設定
ウェイクアップ割込みフラグレジスタ
15
14
13
12
11
10
9
8
アドレス： 0000ADH
⎯
⎯
⎯
⎯
⎯
⎯
⎯
WIF
リード / ライト
初期値
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
R/W
0
6
5
4
3
2
1
0
ビット番号
EIFR
ウェイクアップ割込み制御レジスタ
7
アドレス： 0000ACH
EN7
EN6
EN5
EN4
EN3
EN2
EN1
EN0
リード / ライト
初期値
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
ビット番号
EICR
(2) ウェイクアップ割込みのブロックダイヤグラム
7
6
5
4
3
2
1
0
EICR
P07/KSI7
P06/KSI6
P05/KSI5
EIFR
P04/KSI4
P03/KSI3
P02/KSI2
P01/KSI1
P00/KSI0
割込み要求生成
94
DS07–13729–2
MB90370 シリーズ
22.DTP/ 外部割込み
DTP (Data Transfer Peripheral) / 外部割込み回路は，DTP/ 外部割込み端子に供給された信号により起動します。
CPU は，通
常のハードウェアの割込みと同じ手順で信号を受信し，
外部割込みを発生，
または拡張インテリジェント I/O サービス
（EI2OS）を起動します。
DTP/ 外部割込みの特徴：
・合計 6 つの外部割込みチャネル
・インテリジェント I/O サービスには 2 つの要求レベル（「H」と「L」）を供給
・外部割込み要求には 4 つの要求レベル（立ち上がり／立下りエッジ，立ち下がりエッジ，
「H」レベル，および「L」レベル）を
供給
(1) レジスタ設定
DTP/ 割込み要因レジスタ
アドレス： 000027H
リード / ライト
初期値
15
14
13
12
11
10
9
8
⎯
⎯
ER5
ER4
ER3
ER2
ER1
ER0
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
7
6
5
4
3
2
1
0
⎯
⎯
EN5
EN4
EN3
EN2
EN1
EN0
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
15
14
13
12
11
10
9
8
⎯
⎯
⎯
⎯
LB5
LA5
LB4
LA4
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
7
6
5
4
3
2
1
0
LB3
LA3
LB2
LA2
LB1
LA1
LB0
LA0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
ビット番号
EIRR
DTP/ 割込みイネーブルレジスタ
アドレス： 000026H
リード / ライト
初期値
ビット番号
ENIR
要求レベル設定レジスタ ( 上位 )
アドレス： 000029H
リード / ライト
初期値
ビット番号
ELVRH
要求レベル設定レジスタ ( 下位 )
アドレス： 000028H
リード / ライト
初期値
DS07–13729–2
ビット番号
ELVRL
95
MB90370 シリーズ
(2) DTP/ 外部割込みのブロックダイヤグラム
要求レベル設定レジスタ (ELVR)
LB5 LA5 LB4 LA4 LB3 LA3 LB2 LA2 LB1 LA1 LB0 LA0
2
2
2
2
2
2
Selector
Pin
P60/INT0
Selector
Pin
内部データバス
P61/INT1
Pin
Selector
Selector
P65/INT5
Pin
P62/INT2
Selector
Pin
Selector
Pin
P64/INT4
P63/INT3
ER5
ER4
ER3
ER2
ER1
ER0
DTP/ 割込み要因レジスタ
(EIRR)
割込み要求番号
#17(11H)
#18(12H)
#19(13H)
EN5
96
EN4
EN3
EN2
EN1
EN0
DTP/ 割込みイネーブルレジスタ
(ENIR)
DS07–13729–2
MB90370 シリーズ
23.遅延割込み発生モジュール
遅延割込み発生モジュールは，タスク切り替えの割込みを発生させるために使用します。このモジュールを使ったソフ
トウェアにより，F2MC-16LX CPU への割込み要求を発生および解除できます。
(1) レジスタ構成
遅延割込み発生モジュールレジスタ
15
14
13
12
11
10
9
8
アドレス： 00009FH
⎯
⎯
⎯
⎯
⎯
⎯
⎯
R0
リード / ライト
初期値
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
R/W
0
ビット番号
DIRR
F2MC-16LX バス
(2) ブロックダイヤグラム
DS07–13729–2
遅延割込み要求発生 / 解除デコーダ
割込み要求ラッチ
97
MB90370 シリーズ
24.ROM コレクション機能
あるアドレスがアドレス検出レジスタ内の設定値に一致すると，
CPU にロードされる命令コードは INT9 命令コード
（01H）に強制的に書き換えられ，CPU は INT9 命令を実行します。ROM コレクション機能は，INT9 を使って割込みルーチン
を処理することにより，実行されます。
デバイスには2つのアドレス検出レジスタがあり，それぞれには比較許可ビットが与えられています。アドレス検出レジ
スタに設定された値があるアドレスに一致し，割込み許可ビットが「1」のとき，CPU にロードされる命令コードは強制的に
INT9 命令コードに書き換えられます。
(1) レジスタ構成
プログラムアドレス検出制御 / ステータスレジスタ
7
6
5
4
3
2
1
0
アドレス： 00009EH
⎯
⎯
⎯
⎯
AD1E
AD1D
AD0E
AD0D
リード / ライト
初期値
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
R/W
0
R/W
0
R/W
0
R/W
0
5
4
3
2
1
0
ビット番号
PACSR
プログラムアドレス検出レジスタ 0 ( 上位バイト )
7
6
PADRH0
アドレス： 001FF2H
リード / ライト
初期値
ビット番号
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
12
11
10
9
8
プログラムアドレス検出レジスタ 0 ( 中間バイト )
15
14
13
PADRM0
アドレス： 001FF1H
リード / ライト
初期値
ビット番号
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
4
3
2
1
0
プログラムアドレス検出レジスタ 0 ( 下位バイト )
7
6
5
リード / ライト
初期値
ビット番号
PADRL0
アドレス： 001FF0H
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
（続く）
98
DS07–13729–2
MB90370 シリーズ
（続き）
プログラムアドレス検出レジスタ 1 ( 上位バイト )
15
14
13
12
11
10
9
ビット番号
8
アドレス： 001FF5H
リード / ライト
初期値
PADRH1
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
プログラムアドレス検出レジスタ 1 ( 中間バイト )
リード / ライト
初期値
ビット番号
7
6
5
4
3
2
1
0
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
12
11
10
9
8
アドレス： 001FF4H
PADRM1
プログラムアドレス検出レジスタ 1 ( 下位バイト )
15
14
13
ビット番号
PADRL1
アドレス： 001FF3H
リード / ライト
初期値
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
R/W
X
(2) ブロックダイヤグラム
アドレスラッチ
F2MC-16LX バス
比較器
DS07–13729–2
INT9
命令
アドレス検出レジスタ 0/1
F2MC-16LX
CPU
AD0E/AD1E
AD0D/AD1D
PACSR
99
MB90370 シリーズ
25.ROM ミラー機能選択モジュール
ROM ミラー機能選択モジュールは，
00 バンクを介して ROM に割り付けられた FF バンクが見るものを，レジスタ設定に
従って選択します。
(1) レジスタ構成
ROM ミラー機能選択レジスタ
15
14
13
12
11
10
9
8
0006FH
⎯
⎯
⎯
⎯
⎯
⎯
MS
M1
リード / ライト
初期値
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
⎯
R/W
0
W
1
アドレス：
ビット番号
ROMM
(2) ブロックダイヤグラム
F2MC-16LX バス
ROM ミラーレジスタ
アドレス領域
FF バンク
00 バンク
ROM
100
DS07–13729–2
MB90370 シリーズ
26.512K ビットフラッシュメモリ
CPU メモリマップ上の FFH バンクには，
512K ビットのフラッシュメモリが割り付けられています。マスク ROM 同様，フ
ラッシュメモリは読み取り可能で，フラッシュメモリインタフェース回路によりCPUへのプログラムアクセスも可能とな
ります。フラッシュメモリは，CPU からの命令により，フラッシュメモリインタフェース回路を介してプログラムまたは消
去することができます。従ってフラッシュメモリは，CPU が制御している基板上でプログラム ( アップデート ) できるた
め，プログラムコードおよびデータの改善を効率的に行うことができます。
なお，
「セクタ保護許可」などのセクタ機能は使
用できないため，注意してください。
512K ビットフラッシュメモリの特徴：
・64K ワード× 8 ビット / 32K ワード× 16 ビット (16K ＋ 8K ＋ 8K ＋ 32K) セクタ構成
・自動プログラムアルゴリズム (Embedded Algorithm：MBM29F400TA と同様 )
・消去一時停止 / 消去再開機能の搭載
・データ・ポーリングまたはトグル・ビットによる書き込み / 消去の完了検出
・CPU 割込みによる書き込み / 消去の完了検出
・JEDEC 標準型コマンドと互換
・セクタごとの消去も可能 ( セクタの組み合わせ自由 )
・書き込み / 消去回数 10,000 回保証
(1) レジスタ構成
フラッシュメモリ制御ステータスレジスタ
7
6
5
4
3
2
1
0
アドレス： 0000AEH
INTE
RDYINT
WE
RDY
Reserved
LPM1
Reserved
LPM0
リード / ライト
初期値
R/W
0
R/W
0
R/W
0
R
1
W
0
R/W
0
W
0
R/W
0
DS07–13729–2
ビット番号
FMCS
101
MB90370 シリーズ
(2) 512K ビットフラッシュメモリのセクタ構成
512K ビットフラッシュメモリは，下図に示すとおりセクタが設定されています。図中のアドレスは各セクタの上位およ
び下位アドレスです。
CPU からアクセスする際には，
SA0 および SA1 から SA3 を FF バンクレジスタに各々割り付けます。
フラッシュメモリ
CPU アドレス
ライタアドレス *
FFFFFFH
7FFFFH
FFC000H
FFBFFFH
7C000H
7BFFFH
FFA000H
7A000H
FF9FFFH
79FFFH
FF8000H
78000H
FF7FFFH
77FFFH
FF0000H
70000H
SA3 (16 Kbytes)
SA2 (8 Kbytes)
SA1 (8 Kbytes)
SA0 (32 Kbytes)
＊：パラレルライターによってフラッシュメモリ内にデータを書き込む場合，ライターアドレスは CPU アドレスに一致
します。
ライターアドレスは，汎用ライターを使ってデータをプログラム / 消去するときに使用します。
102
DS07–13729–2
MB90370 シリーズ
■ 電気的特性
1. 絶対最大定格
(VSS ＝ AVSS ＝ CVSS ＝ 0.0 V)
項目
記号
定格値
単位
備考
最小
最大
VCC
VSS − 0.3
VSS ＋ 4.0
V
CVCC
VSS − 0.3
VSS ＋ 4.0
V
VCC ≧ CVCC *1
AVCC
VSS − 0.3
VSS ＋ 4.0
V
VCC ≧ AVCC *1
AVR
VSS − 0.3
VSS ＋ 4.0
V
AVCC ≧ AVR, AVR ≧ AVSS
比較基準入力電圧
CVRH1
CVRH2
CVRL
VSS − 0.3
VSS ＋ 4.0
V
CVCC ≧ CVRH1, CVRH1 ≧ CVSS
CVCC ≧ CVRH2, CVRH2 ≧ CVSS
CVCC ≧ CVRL, CVRL ≧ CVSS
LCD 電源電圧
V1 ~ V3
VSS − 0.3
VSS ＋ 4.0
V
V1 ∼ V3 は VCC を超えてはいけませ
ん。
VI1
VSS − 0.3
VSS ＋ 4.0
V
P40 ~ P45, P80 ~ P82, P90 ~ P95 を除く全
ての端子 *2
VI2
VSS − 0.3
VSS ＋ 6.0
V
P40 ~ P45, P80 ~ P82, P90 ~ P95
VO
VSS − 0.3
VSS ＋ 4.0
V
*2
ICLAMP
− 2.0
＋ 2.0
mA
*4
Σ|ICLAMP|
⎯
20
mA
*4
IOL1
⎯
10
mA
PF0 ~ PF7 を除く全ての端子 *3
IOL2
⎯
20
mA
PF0 ~ PF7*3
IOLAV1
⎯
4
mA
PF0 ~ PF7 を除く全ての端子
平均出力電流＝動作電流×動作効率
IOLAV2
⎯
12
mA
PF0 ~ PF7
平均出力電流＝動作電流×動作効率
“L” レベル最大総出力電流
ΣIOL
⎯
100
mA
“L” レベル平均総出力電流
ΣIOLAV
⎯
50
mA
平均出力電流＝動作電流×動作効率
“H” レベル最大出力電流
IOH
⎯
− 10
mA
*3
“H” レベル平均出力電流
IOHAV
⎯
−3
mA
平均出力電流＝動作電流×動作効率
“H” レベル最大総出力電流
ΣIOH
⎯
− 100
mA
“H” レベル平均総出力電流
ΣIOHAV
⎯
− 50
mA
消費電力
PD
⎯
200
mW
動作温度
TA
− 40
＋ 85
°C
保存温度
Tstg
− 55
＋ 150
°C
電源電圧
A/D コンバータ基準入力電圧
入力電圧
出力電圧
最大クランプ電流
最大総クランプ電流
“L” レベル最大出力電流
“L” レベル平均出力電流
平均出力電流＝動作電流×動作効率
＊ 1：AVCC, CVCC, VCC は同じ電圧に設定してください。電源投入時 , AVR, CVRH1, CVRH2, CVRL は VCC ＋ 0.3 V を超え
ないようにして下さい。
＊ 2：VI, VO は VCC ＋ 0.3 V を超えてはいけません。VI は定格電圧を超えてはいけません。ただし , 外部の部品を使用し
て入力への電流または入力からの電流の最大値を制限する場合は , VI 定格に代わって ICLAMP 定格が適用されます。
＊ 3：最大出力電流は , 該当する端子一本のピーク値を規定します。
＊ 4：該当端子：P00 ∼ P07, P10 ∼ P17, P20 ∼ P27, P30 ∼ P37, P47, P50 ∼ P57, P60 ∼ P67, P70 ∼ P77, PA0 ∼ PA6,
PC3 ∼ PC7, PD0 ∼ PD3, PD6, PD7
推奨動作条件内でご使用ください。
直流電圧 ( 電流 ) でご使用ください。
+ B 信号とマイコンの間には，必ず制限抵抗を接続し，+ B 信号を印加してください。
＋ B 入力時にマイコン端子に入力される電流が , 瞬時・定時を問わず規格値以下になるように制限抵抗の値を設定
してください。
DS07–13729–2
103
MB90370 シリーズ
低消費電力モードなどマイコン駆動電流が少ない動作状態では , ＋ B 入力電位が保護ダイオードを通して Vcc 端子
の電位を上昇させ , 他の機器への影響を及ぼす可能性がありますのでご注意ください。
マイコン電源が OFF 時 (0 V に固定していない場合 ) に＋ B 入力がある場合は , 端子から電源が供給されているた
め , 不完全な動作を行う可能性がありますのでご注意ください。
電源投入時に＋ B 入力がある場合は , 端子からの電源供給がされているため , パワーオンリセットが動作しない電
源電圧になる可能性がありますのでご注意ください。
+ B 入力端子は，オープン状態にならないようにご注意ください。
A/D 入力端子を除くアナログ系入出力端子 (LCD 駆動端子 , コンパレータ入力端子 ) は , ＋ B 入力ができませんので
ご注意ください。
推奨回路例：
・入出力等価回路
保護ダイオード
Vcc
P-ch
制限抵抗
＋ B 入力 (0 V ∼ 16 V)
N-ch
R
＜注意事項＞ 絶対最大定格を超えるストレス ( 電圧 , 電流 , 温度など ) の印加は , 半導体デバイスを破壊する可能性があ
ります。したがって , 定格を一項目でも超えることのないようご注意ください。
104
DS07–13729–2
MB90370 シリーズ
2. 推奨動作条件
(VSS ＝ AVSS ＝ CVSS ＝ 0.0 V)
項目
1
電源電圧 *
A/D コンバータ基準
入力電圧 *2
LCD 電源電圧
動作温度
記号
規格値
単位
備考
最小
最大
VCC
3.0
3.6
V
CVCC
3.3
3.6
V
VCC
1.8
3.6
V
ストップモード時の RAM 状態保持
AVR
0
AVCC
V
通常動作保証範囲
V1 ~ V3
VSS
VCC
V
V1 ~ V3 端子
( 最適値は , 使用する液晶表示素子の特性によ
り決まります。)
TA
− 40
＋ 85
°C
通常動作保証範囲
＊ 1：AVCC, CVCC, VCC は同じ電圧に設定してください。
＊ 2：電源投入時 , AVR, CVRH1, CVRH2, CVRL は VCC ＋ 0.3 V を超えないようご注意ください。
＜注意事項＞ 推奨動作条件は , 半導体デバイスの正常な動作を保証する条件です。電気的特性の規格値は , すべてこの条
件の範囲内で保証されます。常に推奨動作条件下で使用してください。この条件を超えて使用すると , 信頼
性に悪影響を及ぼすことがあります。
データシートに記載されていない項目 , 使用条件 , 論理の組合せでの使用は , 保証していません。記載され
ている以外の条件での使用をお考えの場合は , 必ず事前に営業部門までご相談ください。
DS07–13729–2
105
MB90370 シリーズ
3. 直流規格
(VCC ＝ AVCC ＝ CVCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ CVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 85 °C)
項目
“H” レベル入力
電圧
記号
端子名
条件
規格値
単位
備考
VCC ＋ 0.3
V
CMOS 入力端子
⎯
VCC ＋ 0.3
V
CMOS ヒステリ
シス入力端子
0.8 VCC
⎯
VSS ＋ 5.5
V
5 V 耐圧
CMOS ヒステリ
シス入力端子
0.7 VCC
⎯
VSS ＋ 5.5
V
5 V 耐圧
CMOS 入力端子
2.1
⎯
VSS ＋ 5.5
V
SM bus 入力
端子
最小
標準
最大
VIH
P10 ~ P17
P20 ~ P27
P30 ~ P37
P46 ~ P47
P50 ~ P57
PA0 ~ PA6
PB0 ~ PB7
PC0 ~ PC7
PD0 ~ PD7
PF0 ~ PF7
0.7 VCC
⎯
VIHS
P00 ~ P07
P60 ~ P67
P70 ~ P77
PE0 ~ PE7
RST
0.8 VCC
VIHS5
P40 ~ P45
VIH5
P82
⎯
VIHSM
P80 ~ P81
P90 ~ P95
VIHM
MD0 ~ MD2
VCC − 0.3
⎯
VCC ＋ 0.3
V
モード端子
VIL
P10 ~ P17
P20 ~ P27
P30 ~ P37
P46 ~ P47
P50 ~ P57
P82
PA0 ~ PA6
PB0 ~ PB7
PC0 ~ PC7
PD0 ~ PD7
PF0 ~ PF7
VSS − 0.3
⎯
0.3 VCC
V
CMOS 入力端子
VILS
P00 ~ P07
P40 ~ P45
P60 ~ P67
P70 ~ P77
PE0 ~ PE7
RST
VSS − 0.3
⎯
0.2 VCC
V
CMOS ヒステリ
シス入力端子
“L” レベル入力
電圧
（続く）
106
DS07–13729–2
MB90370 シリーズ
(VCC ＝ AVCC ＝ CVCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ CVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 85 °C)
項目
記号
端子名
VILSM
単位
備考
0.8
V
SM bus 入力
端子
⎯
VSS ＋ 0.3
V
モード端子
VSS − 0.3
⎯
VSS ＋ 5.5
V
VSS − 0.3
⎯
VCC ＋ 0.3
V
VCC ＝ 3.0 V
IOH1 ＝− 4.0 mA
VCC − 0.5
⎯
⎯
V
PF0 ~ PF7
VCC ＝ 3.0 V
IOH2 ＝− 8.0 mA
VCC − 0.5
⎯
⎯
V
VOL1
PF0 ~ PF7
を除く全ての
ポート端子
IOL1 ＝ 4.0 mA
⎯
⎯
0.4
V
VOL2
PF0 ~ PF7
IOL2 ＝ 12.0 mA
⎯
⎯
0.4
V
IIL
すべての入力
端子
VCC ＝ 3.3 V,
VSS < VI < VCC
−5
⎯
＋5
µA
ILEAK
P40 ~ P46
P80 ~ P82
P90 ~ P95
⎯
⎯
⎯
5
µA
⎯
37
45
mA
MB90F372
⎯
30
35
mA
MB90372
⎯
15
20
mA
⎯
23
80
µA
標準
最大
P80, P81
P90 ~ P95
VSS − 0.3
⎯
VILM
MD0 ~ MD2
VSS − 0.3
VD5
P40 ~ P45
P80 ~ P82
P90 ~ P95
VD
P46
VOH1
P40 ~ P46
P80 ~ P82
P90 ~ P95
PF0 ~ PF7
を除く全ての
ポート端子
VOH2
“H”レベル出力電圧
“L” レベル出力電圧
入力リーク電流
(High-Z 出力
リーク電流 )
オープンドレイン
出力リーク電流
規格値
最小
“L” レベル入力電圧
オープンドレイン
出力端子印加電圧
条件
⎯
ICC
VCC ＝ 3.3 V,
内部動作 16 MHz 時
ICCS
VCC ＝ 3.3 V,
内部動作 16 MHz 時 ,
スリープモード時
電源電流 *
VCC
ICCL
VCC ＝ 3.3 V,
外部 32 kHz,
内部動作 8 kHz 時 ,
In sub-clock mode,
TA ＝＋ 25 °C
（続く）
DS07–13729–2
107
MB90370 シリーズ
(VCC ＝ AVCC ＝ CVCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ CVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 85 °C)
項目
電源電流 *
入力容量
LCD 分周抵抗
COM0 ∼ COM3
出力インピーダ
ンス
SEG0 ∼ SEG8
出力インピーダ
ンス
LCD リーク電流
記号
端子名
条件
規格値
単位
最小
標準
最大
ICCLS
VCC ＝ 3.3 V,
外部 32 kHz,
内部動作 8 kHz 時 ,
サブクロックスリー
プモード時 ,
TA ＝＋ 25 °C
⎯
10
50
µA
ICCWAT
VCC ＝ 3.3 V,
外部 32 kHz,
内部動作 8 kHz 時 ,
ウォッチモード時 ,
TA ＝＋ 25 °C
⎯
1.5
30
µA
ICCT
VCC ＝ 3.3 V,
内部動作 16 MHz 時 ,
タイムベースタイマ
モード時
⎯
1.3
2
mA
ICCH
VCC ＝ 3.3 V,
ストップモード時 ,
TA ＝＋ 25 °C
⎯
1
20
µA
⎯
5
15
pF
VCC, V3 間
VCC ＝ 3.3 V 時
100
200
400
V3, V2 間
V2, V1 間
V1, VSS 間
VCC ＝ 3.3 V 時
50
100
200
⎯
⎯
5
kΩ
⎯
⎯
5
kΩ
CIN
VCC
VCC, AVCC,
CVCC, VSS,
AVSS, CVSS
を除く全ての
入力端子
⎯
RLCD
⎯
備考
kΩ
RVCOM
COM0 ∼
COM3
RVSEG
SEG0 ∼
SEG8
LLCDL
V1 ∼ V3
COM0 ~
COM3
SEG0 ~ SEG8
⎯
⎯
⎯
±1
µA
P00 ∼ P07
P10 ∼ P17
P20 ∼ P27
P30 ∼ P37
RST
⎯
25
50
100
kΩ
MD2
⎯
25
50
100
kΩ
V1 ~ V3 ＝ 3.3 V
プルアップ
抵抗値
RUP
プルダウン
抵抗値
RDOWN
MB90V370,
MB90372
＊：電源電流は外部クロックで規定されています。
108
DS07–13729–2
MB90370 シリーズ
4. 交流規格
(1) クロックタイミング
(VCC ＝ AVCC ＝ CVCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ CVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 85 °C)
項目
クロック周波数
クロックサイクルタイム
入力クロックパルス幅
入力クロック立上り /
立下り時間
記号
端子名
FCH
FCH
FCH
条件
規格値
備考
標準
最大
X0, X1
3
⎯
16
MHz 発振回路使用時
X0, X1
3
⎯
16
MHz 外部クロック入力時
8
⎯
16
MHz PLL 1 逓倍 *
4
⎯
8
MHz PLL 2 逓倍 *
3
⎯
5.33
MHz PLL 3 逓倍 *
3
⎯
4
MHz PLL 4 逓倍 *
X0, X1
FCL
X0A, X1A
⎯
32.768
⎯
kHz
tHCYL
X0, X1
31.25
⎯
333
ns
tLCYL
X0A, X1A
⎯
30.5
⎯
µs
PWH
PWL
X0
5
⎯
⎯
ns
推奨デューティ比
30％∼ 70％
PWHL
PWLL
X0A
⎯
15.2
⎯
µs
推奨デューティ比
30％∼ 70％
tCR
tCF
X0
⎯
⎯
5
ns
外部クロック
動作時
fCP
⎯
1.5
⎯
16
MHz メインクロック
動作時
fLCP
⎯
⎯
8.192
⎯
kHz
tCP
⎯
62.5
⎯
666
ns
メインクロック
動作時
tLCP
⎯
⎯
122.1
⎯
µs
サブクロック
動作時
⎯
内部動作クロック周波数
内部動作クロック
サイクル時間
単位
最小
サブクロック
動作時
＊：PLL 使用時はクロック周波数の範囲に制限があります。
「・PLL 動作保証範囲 発振周波数と内部動作クロック周波
数の関係」のグラフの範囲内で使用してください。
DS07–13729–2
109
MB90370 シリーズ
X0, X1 クロックタイミング
tHCYL
0.8 VCC
X0
0.2 VCC
PWH
PWL
tCF
tCR
X0A, X1A クロックタイミング
tLCYL
0.8 VCC
X0A
0.2 VCC
PWHL
PWLL
tCF
110
tCR
DS07–13729–2
MB90370 シリーズ
・PLL 動作保証範囲
内部動作クロック周波数と電源電圧の関係
電源電圧 VCC (V)
3.6
PLL 動作保証範囲
3.0
通常動作保証範囲
1.5
8
4
16
内部動作クロック fCP (MHz)
発振周波数と内部動作クロック周波数の関係
内部動作クロック fCP (MHz)
4 逓倍
3 逓倍
2 逓倍
1 逓倍
16
12
9
8
逓倍なし
4
3
4
8
16
原発振クロック fC (MHz)
DS07–13729–2
111
MB90370 シリーズ
交流規格は以下の測定基準電圧値で規定しています。
・入力信号波形
ヒステリシス入力端子
・出力信号波形
出力端子
0.8 VCC
2.4 V
0.2 VCC
0.8 V
CMOS 入力端子
0.7 VCC
0.3 VCC
SM bus 入力端子
2.1 V
0.8 V
112
DS07–13729–2
MB90370 シリーズ
(2) リセット入力タイミング
(VCC ＝ AVCC ＝ CVCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ CVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 85 °C)
項目
リセット入力時間
記号
tRSTL
端子名
規格値
条件
⎯
RST
単位
備考
最小
最大
16 tCP
⎯
ns
通常動作時
振動子の発振時間 * ＋
16 tCP
⎯
ms
ストップモード,
サブクロック
モード時
＊：振動子の発振時間は , 振幅の 90％に達した時間です。水晶発振子は数 ms ∼数十 ms, セラミック発振子は
数百 µs ∼数 ms, 外部クロックは 0 ns となります。
・ストップモード , サブクロックモード時
tRSTL
RST
0.2 Vcc
0.2 Vcc
振幅の 90％
X0
内部動作
クロック
振動子の発振時間
16 tCP
発振安定待ち時間
命令実行
内部リセット
DS07–13729–2
113
MB90370 シリーズ
(3) パワーオンリセット
(VCC ＝ AVCC ＝ CVCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ CVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 85 °C)
項目
電源立上り時間
電源断時間
記号
端子名
tR
VCC*
*
tOFF
VCC
規格値
条件
⎯
単位
最小
最大
⎯
50
ms
1
⎯
ms
備考
繰返し動作のため
＊：電源投入前 , VCC は 0.2 V 以下で保持してください。
（注意事項）・ 上記規格は , パワーオンリセットがかかるための規格です。
デバイス内にはパワーオンリセットによってのみ初期化されるレジスタ類があります。
これらの初期化を期待する場合は , この規格に従って電源を投入してください。
・ 選択された発振安定時間以内に , 電源を立上げるようにしてください。
また , 動作中に電源電圧を変化させる場合は , 電源電圧を滑らかに立上げることを推奨します。
tR
tOFF
2.2 V
0.2 V
0.2 V
VCC
0.2 V
電源電圧を急激に変化させるとパワーオンリセットが起動される場合があります。
動作中に電源電圧を変化させる場合は , 下図のように電圧の変動をおさえて滑らかに立ち上げる
ことを推奨します。また , この場合には PLL クロックを使用していない状態で行ってください。
ただし , 電圧降下 1 V/s 以内であれば , PLL クロック使用中でも動作可能です。
VCC
立上りの傾きを , 50 mV/ms 以上に
することを推奨いたします。
1.8 V
RAM data hold
VSS
114
DS07–13729–2
MB90370 シリーズ
(4) UART1 ∼ UART3
(VCC ＝ AVCC ＝ CVCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ CVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 85 °C)
項目
記号
端子名
シリアルクロックサイクル
タイム
tSCYC
UCK1 ~ UCK3
UCK ↓ → UO 遅延時間
tSLOV
UCK1 ~ UCK3
UO1 ~ UO3
有効 UI → UCK ↑
tIVSH
UCK1 ~ UCK3
UI1 ~ UI3
UCK ↑ → 有効 UI ホールド
時間
tSHIX
シリアルクロック “H” パルス幅
条件
規格値
単位
最小
最大
4 tCP
⎯
ns
− 80
＋ 80
ns
100
⎯
ns
UCK1 ~ UCK3
UI1 ~ UI3
tCP
⎯
ns
tSHSL
UCK1 ~ UCK3
2 tCP
⎯
ns
シリアルクロック “L” パルス幅
tSLSH
UCK1 ~ UCK3
2 tCP
⎯
ns
UCK ↓ → UO 遅延時間
tSLOV
UCK1 ~ UCK3
UO1 ~ UO3
⎯
150
ns
有効 UI → UCK ↑
tIVSH
UCK1 ~ UCK3
UI1 ~ UI3
60
⎯
ns
UCK ↑ → 有効 UI ホールド
時間
tSHIX
UCK1 ~ UCK3
UI1 ~ UI3
60
⎯
ns
内部シフトクロック
モード出力端子は
CL ＝ 80 pF ＋ 1 TTL
外部シフトクロック
モード出力端子は
CL ＝ 80 pF ＋ 1 TTL
備考
（注意事項）：・CLK 同期モードの AC 規格です。
・CL は , テスティング時の端子に付けられる負荷容量値です。
・tCP は , 内部動作クロックサイクル時間です。
DS07–13729–2
115
MB90370 シリーズ
・内部シフトクロックモード
tSCYC
UCK
2.4 V
0.8 V
0.8 V
tSLOV
2.4 V
UO
0.8 V
tIVSH
UI
tSHIX
0.8 VCC
0.8 VCC
0.2 VCC
0.2 VCC
・外部シフトクロックモード
tSLSH
tSHSL
UCK
0.8 VCC
0.2 VCC
0.8 VCC
0.2 VCC
tSLOV
2.4 V
UO
0.8 V
tIVSH
UI
116
tSHIX
0.8 VCC
0.8 VCC
0.2 VCC
0.2 VCC
DS07–13729–2
MB90370 シリーズ
(5) リソース入力タイミング
(VCC ＝ AVCC ＝ CVCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ CVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 85 °C)
項目
タイマ入力パルス幅
記号
端子名
条件
tTIWH
tTIWL
TIN1 ~ TIN4
⎯
0.8 VCC
規格値
最小
最大
4 tCP
⎯
単位
備考
ns
0.8 VCC
TIN1 ~ TIN4
0.2 VCC
0.2 VCC
tTIWH
tTIWL
(6) トリガ入力タイミング
(VCC ＝ AVCC ＝ CVCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ CVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 85 °C)
項目
入力パルス幅
記号
端子名
条件
tTRGH
tTRGL
ADTG
INT0 ~ INT5
KSI0 ~ KSI7
⎯
規格値
0.8 VCC
単位
備考
最小
最大
5 tCP
⎯
ns
通常動作
1
⎯
µs
ストップモード
0.8 VCC
INT0 ~ INT5
KSI0 ~ KSI7
0.2 VCC
tTRGH
0.7 VCC
0.2 VCC
tTRGL
0.7 VCC
ADTG
0.3 VCC
tTRGH
DS07–13729–2
0.3 VCC
tTRGL
117
MB90370 シリーズ
(7) I2C / MI2C タイミング
(VCC ＝ AVCC ＝ CVCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ CVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 85 °C)
項 目
規格値
記号
端子名
スタートコンディション
出力
tSTA
SCL
SDA
tCP (m × n/2 − 1) - 20 tCP (m × n/2 − 1) ＋ 20
ns
マスタ
モード
ストップコンディション
出力
tSTO
SCL
SDA
tCP (m × n/2 ＋ 3) - 20 tCP (m × n/2 + 3) ＋ 20
ns
マスタ
モード
スタートコンディション
検索
tSTA
SCL
SDA
tCP ＋ 40
⎯
ns
ストップコンディション
検索
tSTO
SCL
SDA
tCP ＋ 40
⎯
ns
リスタートコンディション
出力
tSTASU
SCL
SDA
リスタートコンディション
検索
tSTASU
SCL
SDA
tCP ＋ 40
⎯
ns
SCL 出力 “L” 幅
tLOW
SCL
tCP × m x n/2 - 20
tCP × m × n/2 ＋ 20
ns
マスタ
モード
SCL 出力 “H” 幅
tHIGH
SCL
ns
マスタ
モード
tDO
SDA
tDOSU*3
SDA
SDA 出力遅延
割込み後 SDA 出力セット
アップ時間
最小
最大
tCP (m × n/2 ＋ 3) - 20 tCP (m × n/2 ＋ 3) ＋ 20
tCP (m × n/2 ＋ 2) - 20 tCP (m × n/2 ＋ 2) ＋ 20
単位
ns
備 考
マスタ
モード
tCP × 3 − 20
tCP × 3 ＋ 20
ns
tCP × m × n/2 − 20
⎯
ns
*1
tCP × 4 − 20
⎯
ns
*2
SCL 入力 “L” パルス
tLOW
SCL
tCP × 3 ＋ 40
⎯
ns
SCL 入力 “H” パルス
tHIGH
SCL
tCP ＋ 40
⎯
ns
SDA 出力セットアップ時間
tSU
SDA
40
⎯
ns
SDA ホールド時間
tHO
SDA
0
⎯
ns
＊ 1：ストップコンディション出力時 , 及び次バイト送信時
＊ 2：リスタート時 , IBCRH：SCC/MBCRH：SCC ビットの設定後
＊ 3：tDOSU が SCL の “L” 幅より長い場合です。
（注意事項）・ tCP は内部動作クロックサイクル時間です。
・ m は “ICCR レジスタ (CS4, CS3) ” と “MCCR レジスタ (CS4, CS3) ” のシフトクロック周波数の設定ビット
で定義されます。詳細はハードウェアマニュアルを参照してください。
・ n は “ICCR レジスタ (CS2 ∼ CS0) ” と “MCCR レジスタ (CS2 ∼ CS0) ” のシフトクロック周波数の設定ビット
で定義されます。詳細はハードウェアマニュアルを参照してください。
・ SDA と SCL の出力値は , 立上り / 立下り時間が 0 ns の時の状態で規定されます。
118
DS07–13729–2
MB90370 シリーズ
・データ送信 ( マスタ / スレーブ )
tDO
tDO
tSU
tHO
tDOSU
ACK
SDA
tSTASU
tSTA
tLOW
tHO
1
SCL
9
・データ受信 ( マスタ / スレーブ )
tSU
tHO
tDO
tHIGH
DS07–13729–2
tDOSU
ACK
SDA
SCL
tDO
6
7
tLOW
tSTO
8
9
119
MB90370 シリーズ
(8) PS/2 インタフェイスタイミング
(VCC ＝ AVCC ＝ CVCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 85 °C)
項目
記号
端子名
条件
PSCK クロックサイク
ルタイム
tPCYC
PSCK0 ~ 2
PSDA0 ~ 2
PSCK ↓ → PSDA
tPLOV
PSCK0 ~ 2
PSDA0 ~ 2
有効 PSDA → PSCK ↓
tPIVSH
PSCK0 ~ 2
PSDA0 ~ 2
PSCK ↓ → 有効 PSDA
ホールド時間
tPHIX
PSCK0 ~ 2
PSDA0 ~ 2
PSCK クロック “H”
パルス幅
tPHSL
PSCK0 ~ 2
PSDA0 ~ 2
PSCK クロック “L”
パルス幅
tPLSH
PSCK0 ~ 2
PSDA0 ~ 2
規格値
単位
最小
標準
最大
⎯
4 tCP
⎯
⎯
ns
転送モード
2 tCP
⎯
⎯
ns
1 tCP
⎯
⎯
ns
1 tCP
⎯
⎯
ns
2 tCP
⎯
⎯
ns
2 tCP
⎯
⎯
ns
備考
受信モード
⎯
（注意事項）tCP は内部動作クロックサイクル時間です。
tPCYC
PSCK0
PSCK1
PSCK2
0.8 VCC
0.8 VCC
0.2 VCC
tPLOV
・転送モード
2.4 V
PSDA0
PSDA1
PSDA2
0.8 V
tPIVSH
tPHIX
・受信モード
PSDA0
PSDA1
PSDA2
120
0.8 VCC
0.2 VCC
DS07–13729–2
MB90370 シリーズ
(9) LPC タイミング
(VCC ＝ AVCC ＝ CVCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ CVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 85 °C)
項目
記号
端子名
条件
LCLK サイクル時間
tCYCLE
⎯
LCLK “H” 時間
tHIGH
LCLK “L” 時間
tLOW
規格値
単位
最小
標準
最大
⎯
30
⎯
⎯
ns
⎯
⎯
12
⎯
⎯
ns
⎯
⎯
12
⎯
⎯
ns
備考
LCLK AC タイミング
tCYCLE
tHIGH
0.7 VCC
0.3 VCC
LCLK
tLOW
DS07–13729–2
121
MB90370 シリーズ
5. A/D 変換部電気的特性
(2.7 V ≦ AVR − AVSS, VCC ＝ AVCC ＝ CVCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ CVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 85 °C)
項目
記号
端子名
分解能
⎯
総合誤差
規格値
単位
最小
標準
最大
⎯
⎯
⎯
10
bit
⎯
⎯
⎯
⎯
± 3.0
LSB
非直線性誤差
⎯
⎯
⎯
⎯
± 2.5
LSB
微分直線性誤差
⎯
⎯
⎯
⎯
± 1.9
LSB
VOT
AN0 ~
AN11
ゼロトランジション
電圧
フルスケールトラン
ジション電圧
変換時間
VFST
⎯
AN0 ~
AN11
⎯
AVSS< −
1.5 LSB
AVR −
3.5 LSB
3.1
AVSS ＋
0.5 LSB
AVR −
1.5 LSB
⎯
AVSS ＋
5.5 LSB
MB90V370 用
V
AVSS ＋
2.5 LSB
AVR ＋
0.5 LSB
⎯
MB90F372/372 用
V
µs
実際の値は ADCR0：CT1,
CT0, ADCR0：ST1, ST0 の和で
す。必ず , 設定値が最小値よ
りも大きくなるようにして下
さい。
実際の値は ADCR0：ST1, ST0
ビットで指定されます。必ず ,
設定値が最小値よりも大きく
なるようにして下さい。
サンプリング期間
⎯
⎯
2
⎯
⎯
µs
アナログポート入力
電流
IAIN
AN0 ~
AN11
⎯
0.1
10
µA
アナログ入力電圧
VAIN
AN0 ~
AN11
AVSS
⎯
AVR
V
⎯
AVR
AVSS ＋ 2.7
⎯
AVCC
V
⎯
1.4
6.4
mA
⎯
⎯
5
µA
⎯
94
300
µA
⎯
⎯
5
µA
⎯
⎯
4
LSB
基準電圧
電源電流
基準電圧供給電流
チャネル間オフセッ
ト
IA
IAH
IR
IRH
—
AVCC
AVR
AN0 ~
AN11
備考
*
*
＊：A/D コンバータを動作させていないときは , CPU を停止させた時の電流 (VCC ＝ AVCC ＝ AVR ＝ 3.0 V) になります。
122
DS07–13729–2
MB90370 シリーズ
6. A/D コンバータ用語の定義
分解能：
A/D 変換器により識別可能なアナログ変化
直線性誤差：
デバイスのトランジション点 (“00 0000 0000” ←→ “00 0000 0001”) とフルスケールトランジ
ション点 (“11 1111 1110” ←→ “11 1111 1111”) とを結んだ直線と , 実際の変換特性との偏差
出力コードを 1 LSB 変化させるのに必要な入力電圧の理想値からの偏差
微分直線性誤差：
実際の値と論理値との差をいい , ゼロトランジション誤差 / フルスケールトランジション誤
差 / 実線誤差を含む誤差
総合誤差：
総合誤差
3FF
3FE
実際の変換値
デジタル出力
3FD
0.5 LSB
{1 LSB × (N − 1) + 0.5 LSB}
004
VNT
003
002
( 実測値 )
実際の変換値
理想特性
001
0.5 LSB
AVSS
AVR
アナログ入力
VNT − {1 LSB × (N − 1) ＋ 0.5 LSB}
1 LSB
デジタル出力 N の総合誤差＝
1 LSB ＝ ( 理想値 )
AVR − AVss
1024
[LSB]
[V]
VOT ( 理想値 ) ＝ AVss ＋ 0.5 LSB [V]
VFST ( 理想値 ) ＝ AVR − 1.5 LSB [V]
VNT：デジタル出力が (N - 1) から N に遷移する電圧
（続く）
DS07–13729–2
123
MB90370 シリーズ
（続き）
直線性誤差
微分直線性誤差
理想特性
3FF
3FE
3FD
実際の変換値
N+1
{1 LSB × (N − 1)
+ VOT }
実際の変換値
VNT
004
( 実測値 )
003
002
デジタル出力
デジタル出力
VFST
( 実測値 )
N
V (N + 1) T
N−1
( 実測値 )
VNT
実際の変換値
( 実測値 )
N−2
理想特性
実際の変換値
001
VOT ( 実測値 )
AVSS
AVR
アナログ入力
デジタル出力 N の
＝
直線性誤差
デジタル出力 N の
微分直線性誤差
＝
1 LSB ＝
AVSS
アナログ入力
VNT − {1 LSB × (N − 1) ＋ VOT}
1 LSB
V (N ＋ 1) T − VNT
1 LSB
VFST − VOT
1022
AVR
[LSB]
− 1 [LSB]
[V]
VOT ：“000H” から “001H” へのデジタル出力の遷移での電圧
VFST：“3FEH” から “3FFH” へのデジタル出力の遷移での電圧
124
DS07–13729–2
MB90370 シリーズ
7. A/D コンバータの使用に関する注意
以下の条件に従ってアナログ入力の外部回路についての出力インピーダンス値を選択します。
外部回路の出力インピーダンスは , 約 4 kΩ 以下を推奨します。
コンデンサを外部端子に接続する時は , 外部コンデンサと内部コンデンサとの間の電圧分散の影響を最小にするため ,
内部コンデンサ値の数千倍の容量を推奨します。
外部回路の出力インピーダンスが高すぎると , アナログ電圧のサンプリング期間が十分でないことがあります。
・アナログ入力回路模型図
サンプル & ホールド回路
アナログ入力
コンパレータ
R
C
R：約 1.9 kΩ
C：約 32.3 pF
( 注意事項 ) ここに記した数値は目安にして下さい。
・誤差
| AVR - AVSS | が小さくなるにしたがって , 相対的な誤差は大きくなります。
8. D/A 電気的特性
(VCC ＝ AVCC ＝ CVCC ＝ 3.0 V ∼ 3.6V, VSS ＝ AVSS ＝ CVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 85 °C)
項目
記号
端子名
分解能
⎯
微分直線性誤差
条件
規格値
単位
最小
標準
最大
⎯
⎯
8
⎯
bit
⎯
⎯
⎯
⎯
± 0.9
LSB
非直線性誤差
⎯
⎯
⎯
⎯
± 1.5
LSB
変換時間
⎯
⎯
⎯
0.6
⎯
µs
⎯
⎯
2.0
2.9
3.8
kΩ
電源電圧
IDVR
AVCC
⎯
⎯
460
µA
電流
IDVRS
AVCC
⎯
0.1
⎯
µA
アナログ出力インピー
ダンス
⎯
備考
*
D/A ストッ
プ
＊：静電容量負荷が 20 pF の時
DS07–13729–2
125
MB90370 シリーズ
9. コンパレータ電気的特性
(VCC ＝ AVCC ＝ CVCC ＝ 3.3 V ∼ 3.6 V, VSS ＝ AVSS ＝ CVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 85 °C)
項目
記号
端子名
条件
CVRH2
⎯
基準電圧
⎯
CVRH1
CVRL
基準電圧電源電流
ICR
CVRH2
CVRH1
CVRL
⎯
比較器電源電流
ICV
CVCC
⎯
VIH
DCIN
DCIN2
VOL1 ~ VOL3
VSI1 ~ VSI3
⎯
アナログ入力電圧
規格値
単位
備考
最小
標準
最大
1.1
⎯
2.9
V
CVRL
⎯
2.9
V
1.1
⎯
CVRH1
V
⎯
⎯
±1
µA
⎯
⎯
50
µA
active
⎯
⎯
10
µA
inactive
CVSS
⎯
CVCC
V
10.シリアル IRQ 電気的特性
(VCC ＝ AVCC ＝ CVCC ＝ 3.0 V ∼ 3.6 V, VSS ＝ AVSS ＝ CVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 85 °C)
項目
記号
端子名
条件
“H” レベル入力電圧
VIH
⎯
“L” レベル入力電圧
VIL
“H” レベル出力電圧
“L” レベル出力電圧
規格値
単位
最小
標準
最大
⎯
0.7VCC
⎯
VCC
V
⎯
⎯
VSS
⎯
0.3VCC
V
VOH
⎯
⎯
VCC − 0.5
⎯
⎯
V
VOL
⎯
⎯
⎯
⎯
0.4
V
備考
11.フラッシュメモリ書込み／消去特性
項目
条件
セクタ消去時間
チップ消去時間
ワード (16 ビット幅 )
書込み時間
書込み／消去回数
126
TA ＝＋ 25 °C
VCC ＝ 3.0 V
⎯
規格値
単位
備考
15
s
内部での消去前書込み時間を除く
4
⎯
s
内部での消去前書込み時間を除く
⎯
16
3,600
µs
システムレベルのオーバヘッド時
間を除く
10,000
⎯
⎯
cycle
最小
標準
最大
⎯
1
⎯
DS07–13729–2
MB90370 シリーズ
■ 特性例
・MB90F372
VCC vs. ICCS
VCC vs. ICC
50.0
18.0
Ta = + 25 °C
FCH = 16.0 MHz
Ta = + 25 °C
FCH = 16.0 MHz
16.0
40.0
14.0
FCH = 10.0 MHz
30.0
FCH = 8.0 MHz
20.0
ICCS (mA)
ICC (mA)
FCH = 12.0 MHz
12.0
FCH = 12.0 MHz
10.0
FCH = 10.0 MHz
8.0
FCH = 8.0 MHz
6.0
FCH = 4.0 MHz
4.0
FCH = 2.0 MHz
2.0
10.0
0.0
2.0
2.5
3.0
3.5
4.0
4.5
0.0
2.0
FCH = 4.0 MHz
FCH = 2.0 MHz
2.5
3.0
3.5
4.0
4.5
VCC (V)
VCC (V)
VCC vs. ICCL
30.0
Ta = + 25 °C
FCL = 32.0 kHz
25.0
ICCL (µA)
20.0
15.0
10.0
5.0
0.0
2.0
2.5
3.0
3.5
4.0
4.5
VCC (V)
（続く）
DS07–13729–2
127
MB90370 シリーズ
（続き）
IOH2 vs. VCC - VOH2
IOH1 vs. VCC - VOH1
0.7
2.0
Ta = + 25 °C
Ta = + 25 °C
0.6
1.5
0.5
Vcc = 2.5 V
1.0
Vcc = 3.0 V
VCC - VOH2 (V)
VCC - VOH1 (V)
Vcc = 2.5 V
Vcc = 3.5 V
0.4
Vcc = 3.0 V
0.3
Vcc = 3.5 V
0.2
0.5
0.1
0.0
0
-2
-4
-6
-8
0.0
-10
0
-2
IOH1 (mA)
-4
-6
-8
IOH2 (mA)
IOL2 vs. VOL2
IOL1 vs. VOL1
0.3
0.8
Ta = + 25 °C
Ta = + 25 °C
Vcc = 2.5 V
0.6
Vcc = 3.0 V
Vcc = 2.5 V
0.2
Vcc = 3.0 V
Vcc = 3.5 V
VOL2 (V)
VOL1 (V)
-10
0.4
Vcc = 3.5 V
0.1
0.2
0.0
0
2
4
IOL1 (mA)
128
6
8
10
0.0
0
2
4
6
8
10
IOL2 (mA)
DS07–13729–2
MB90370 シリーズ
・MB90372
VCC vs. ICCS
VCC vs. ICC
40.0
18.0
Ta = + 25 °C
FCH = 16.0 MHz
Ta = + 25 °C
16.0
14.0
30.0
20.0
FCH = 8.0 MHz
ICCS (mA)
FCH = 12.0 MHz
FCH = 10.0 MHz
ICC (mA)
FCH = 16.0 MHz
12.0
FCH = 12.0 MHz
10.0
FCH = 10.0 MHz
8.0
FCH = 8.0 MHz
6.0
10.0
0.0
1.5
2.0
2.5
3.0
3.5
FCH = 4.0 MHz
4.0
FCH = 4.0 MHz
FCH = 2.0 MHz
2.0
FCH = 2.0 MHz
4.0
4.5
VCC (V)
0.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
VCC (V)
VCC vs. ICCL
30.0
Ta = + 25 °C
25.0
20.0
ICCL (µA)
FCL = 32.0 kHz
15.0
10.0
5.0
0.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
VCC (V)
（続く）
DS07–13729–2
129
MB90370 シリーズ
（続き）
IOH2 vs. VCC - VOH2
IOH1 vs. VCC - VOH1
0.4
1.0
Ta = + 25 °C
Ta = + 25 °C
Vcc = 2.5 V
0.8
Vcc = 2.5 V
0.3
VCC - VOH2 (V)
VCC - VOH1 (V)
Vcc = 3.0 V
0.6
Vcc = 3.5 V
0.4
Vcc = 3.0 V
Vcc = 3.5 V
0.2
0.1
0.2
0.0
0.0
0
-2
-4
-6
-8
-10
0
-2
-4
IOH1 (mA)
-10
-8
-6
IOH2 (mA)
IOL2 vs. VOL2
IOL1 vs. VOL1
0.25
0.8
Ta = + 25 °C
Ta = + 25 °C
Vcc = 2.5 V
Vcc = 2.5 V
0.20
Vcc = 3.0 V
Vcc = 3.0 V
0.6
0.4
VOL2 (V)
VOL1 (V)
Vcc = 3.5 V
Vcc = 3.5 V
0.15
0.10
0.2
0.05
0.0
0.0
0
2
4
6
IOL1 (mA)
130
8
10
0
2
4
6
8
10
IOL2 (mA)
DS07–13729–2
MB90370 シリーズ
■ オーダ型格
品名
MB90F372PFF-G
MB90372PFF-G-XXX
DS07–13729–2
パッケージ
プラスチック・LQFP, 144 ピン
(FPT-144P-M12)
備考
XXX は ROM リリース番号です。
131
MB90370 シリーズ
■ パッケージ・外形寸法図
プラスチック・LQFP, 144 ピン
(FPT-144P-M12)
プラスチック・LQFP, 144 ピン
（FPT-144P-M12）
リードピッチ
0.40 mm
パッケージ幅×
パッケージ長さ
16.0 × 16.0mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70mm MAX
質量
0.88 g
コード（参考）
P-LFQFP144-16×16-0.40
注 1）* 印寸法はレジン残りを含む。レジン残りは片側 +0.25(.010)MAX
注 2）端子幅および端子厚さはメッキ厚を含む。
注 3）端子幅はタイバ切断残りを含まず。
18.00±0.20(.709±.008)SQ
+0.40
+.016
*16.00 –0.10 .630 –.004 SQ
73
108
72
109
0.08(.003)
Details of "A" part
+0.20
1.50 –0.10
+.008
(Mounting height)
.059 –.004
INDEX
0~8˚
37
144
LEAD No.
1
"A"
0.60±0.15
(.024±.006)
36
0.40(.016)
0.18±0.035
.007±.001
+0.05
0.07(.003)
©2003-2008
FUJITSU MICROELECTRONICS LIMITED F144024S-c-3-4
C
2003 FUJITSU LIMITED F144024S-c-3-3
M
0.145 –0.03
.006
0.10±0.05
(.004±.002)
(Stand off)
0.25(.010)
+.002
–.001
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記 URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
132
DS07–13729–2
MB90370 シリーズ
■ 本版での主な変更内容
ページ
場所
―
―
シリーズ名を変更
MB90370/365 シリーズ → MB90370 シリーズ
―
―
旧品種の MB90F377 の記載を削除
3
109
115
122
変更箇所
■ 品種構成
低消費電力 ( スタンバイモード ) の名称を変更
TBT → タイムベースタイマ
■ 電気的特性
4. 交流規格
(1) クロックタイミング
クロック周波数に PLL 使用時の規格値を追加
■ 電気的特性
4. 交流規格
(4) UART1 ∼ UART3
シリアル・クロック・サイクルタイムの規格値を変更
最小：8tCP → 4tCP
■ 電気的特性
ゼロトランジション電圧 , フルスケールトランジション電圧の単位を変更
mV → V
5. A/D 変換部電気的特性
DS07–13729–2
シリアルクロックパルス幅の規格値を変更
最小：4tCP → 2tCP
133
MB90370 シリーズ
MEMO
134
DS07–13729–2
MB90370 シリーズ
MEMO
DS07–13729–2
135
MB90370 シリーズ
富士通マイクロエレクトロニクス株式会社
〒 163-0722 東京都新宿区西新宿 2-7-1 新宿第一生命ビル
http://jp.fujitsu.com/fml/
お問い合わせ先
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〒 163-0731 東京都新宿区西新宿 2-7-1 新宿第一生命ビル
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0120-198-610
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携帯電話・PHS からもお問い合わせができます。
※電話番号はお間違えのないよう , お確かめのうえおかけください。
本資料の記載内容は , 予告なしに変更することがありますので , ご用命の際は営業部門にご確認ください。
本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので , 実際に使用する機器での動作を保証するも
のではありません。従いまして , これらを使用するにあたってはお客様の責任において機器の設計を行ってください。これらの使用に起因する損害な
どについては , 当社はその責任を負いません。
本資料に記載された動作概要・回路図を含む技術情報は , 当社もしくは第三者の特許権 , 著作権等の知的財産権やその他の権利の使用権または実施
権の許諾を意味するものではありません。また , これらの使用について , 第三者の知的財産権やその他の権利の実施ができることの保証を行うもので
はありません。したがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害について , 当社はその責任を負いません。
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用されることを意図して設計・製造されてい
ます。極めて高度な安全性が要求され , 仮に当該安全性が確保されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を
伴う用途（原子力施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生命維持のための医療機器 , 兵
器システムにおけるミサイル発射制御をいう）, ならびに極めて高い信頼性が要求される用途（海底中継器 , 宇宙衛星をいう）に使用されるよう設計・
製造されたものではありません。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。ご相談なく使用
されたことにより発生した損害などについては , 責任を負いかねますのでご了承ください。
半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 , 火災事故 , 社会的な損害を生じさせないよ
う , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策設計 , 誤動作防止設計などの安全設計をお願いします。
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