MB90520B - Spansion

本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
富士通マイクロエレクトロニクス
DATA SHEET
DS07–13707–5
16 ビット・マイクロコントローラ
CMOS
MB90520B シリーズ
MB90522B/523B/F523B/V520A
■ 概要
MB90520B シリーズは , 高速リアルタイム処理が要求される民生機器などの , プロセス制御用途向けに設計された ,
汎用の 16 ビットマイクロコントローラです。
命令体系は , F2MC ＊ファミリの AT アーキテクチャを継承するとともに , C 言語対応命令の追加や , アドレッシングモー
ドの拡張 , 乗除算命令の強化 , ビット処理命令の充実などを図っています。さらに , 32 ビットアキュムレータを搭載するこ
とにより , ロングワードデータ (32 ビット ) 処理が可能となっています。
MB90520B シリーズは , 8/10 ビット A/D コンバータ , 8 ビット D/A コンバータ , UART (SCI) , I/O 拡張シリアルインタ
フェース 0, 1, 8/16 ビットアップダウンカウンタ / タイマ 0, 1, 8/16 ビット PPG タイマ 0, 1, 入出力タイマ (16 ビットフリー
ランタイマ 0, 1, インプットキャプチャ0, 1 (ICU) , アウトプットコンペア 0, 1 (OCU) , LCD コントローラドライバ , 外部割
込み入力 8 ch, ウェイクアップ割込み 8 ch を内蔵しています。
＊：F2MC は FUJITSU Flexible Microcontroller の略で , 富士通マイクロエレクトロニクス株式会社の商標です。
■ 特長
・クロック
・ PLL クロック逓倍回路内蔵。
・発振クロックの 2 分周もしくは , 発振クロックの 1 逓倍∼ 4 逓倍のマシンクロック (PLL クロック ) を選択可能。
( 発振クロック 4 MHZ の場合 , 4 MHZ ∼ 16 MHZ)
・サブクロック (32.768 KHZ) による動作が可能。
最小命令実行時間：62.5 ns ( 発振クロック周波数 4 MHZ, PLL クロック 4 逓倍 , VCC ＝ 5.0 V 動作の場合 )
・16 M バイトの CPU メモリ空間
・内部は 24 ビットアドレッシング
（続く）
富士通マイクロエレクトロニクスのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。
開発における最新の注意事項に関しては , 必ず「Check Sheet」を参照してください。
「Check Sheet」はシステム開発において , 問題を未然に防ぐことを目的として , 最低限必要と思われるチェック項目
をリストにしたものです。
http://edevice.fujitsu.com/micom/jp-support/
Copyright©2002-2008 FUJITSU MICROELECTRONICS LIMITED All rights reserved
2008.8
MB90520B シリーズ
（続き）
・コントローラ用途に最適な命令体系
・データタイプ ( ビット , バイト , ワード , ロングワード )
・アドレッシングモード (23 種類 )
・符号付き乗除算命令 , RETI 命令機能の強化
・ 32 ビットのアキュムレータの採用による演算精度の強化
・C 言語 / マルチタスクに対応する命令体系
・システムスタックポインタの採用
・各種ポインタの間接命令強化 , バレルシフト命令の採用
・実行速度の向上
・ 4 バイトの命令キュー内蔵
・ ROM ミラー機能 (FF バンクの 48 K バイト分の ROM 内容を 00 バンクから参照可能 )
・プログラムパッチ機能：2 アドレスポインタ分のアドレス一致検出可能
・割込み機能
・プログラマブルに 8 レベル /32 要因が設定可能
・CPU に依存しない自動データ転送機能
・拡張インテリジェント I/O サービス機能 (EI2OS)：最大 16 チャネル
・低消費電力 ( スタンバイ ) モード
・スリープモード (CPU 動作クロックを停止するモード。周辺は動作しています )
・擬似時計モード ( 発振クロックとタイムベースタイマのみを動作させるモード )
・時計モード ( 発振クロックは停止し , サブクロックと時計タイマのみを動作させるモード )
・ストップモード ( 発振クロックとサブクロックを停止するモード )
・ CPU 間欠動作モード
・ハードウェアスタンバイモード ( ハードウェアスタンバイ端子の操作によりハード的にストップモードへ移行 )
・プロセス
・ CMOS テクノロジ
・I/O ポート
・汎用入出力ポート (CMOS 入力 / 出力 )：53 本
・汎用入出力ポート ( プルアップ抵抗入力 )：24 本
・汎用入出力ポート (N-ch オープンドレイン出力 )：8 本
・タイマ
・タイムベースタイマ , 時計タイマ , ウォッチドッグタイマ：各 1 チャネル
・ 8/16 ビット PPG タイマ 0, 1：8 ビット× 2 チャネル , または 16 ビット× 1 チャネルが 2 セット
・ 16 ビットリロードタイマ 0, 1：2 チャネル
・ 16 ビット入出力タイマ：
16 ビットフリーランタイマ 0, 1：2 チャネル
16 ビットインプットキャプチャ0：2 チャネル (1 ユニットあたり 2 チャネル )
16 ビットアウトプットコンペア 0, 1：8 チャネル (1 ユニットあたり 4 チャネル )
・ 8/16 ビットアップダウンカウンタ / タイマ 0, 1：8 ビット× 2 チャネル , または 16 ビット 1 チャネル
・クロック出力機能：1 チャネル
・通信マクロ ( コミュニケーションインタフェース )
・ I/O 拡張シリアルインタフェース 0, 1：2 チャネル
・ UART ( 全二重ダブルバッファ付き , SCI：同期式シリアル兼用 )：1 チャネル
・外部イベント割込み制御機能
・ DTP/ 外部割込み：8 チャネル ( 立上り / 立下りエッジ , “H” レベル /“L” レベル受付可能 )
・ウェイクアップ割込み：8 チャネル (“L” レベルのみ受付可能 )
・遅延割込み発生モジュール :1 チャネル ( タスク切換え用 )
・アナログ−ディジタル変換機能
・ 8/10 ビット A/D コンバータ：8 チャネル ( 外部トリガ起動可能。最小変換時間 10.2 µs：マシンクロック 16 MHz 動作 )
・ 8 ビット D/A コンバータ：2 チャネル (R-2R 方式 , セットリングタイム 12.5 µs：マシンクロック 16 MHz 動作 )
・表示機能
・ LCD コントローラドライバ：セグメントドライバ 32 本 , コモンドライバ 4 本
・その他
・フラッシュへのシリアル書込みが可能。( フラッシュメモリ搭載品のみです )
（注意事項）MB90520B シリーズは , 外部バスモードで使用できません。モード設定は , シングルチップモードに設定し
てください。
2
DS07–13707–5
MB90520B シリーズ
■ 品種構成
品名
項目
MB90522B
分類
MB90523B
マスク ROM
ROM 容量
64 K バイト
128 K バイト
RAM 容量
MB90F523B
MB90V520A
フラッシュ ROM
評価品
128 K バイト
⎯
6 K バイト
4 K バイト
エミュレータ専用電源＊ 1
⎯
⎯
プロセス
⎯
無し
CMOS
動作電源電圧 *2
2.7 V ∼ 5.5 V
3.0 V ∼ 5.5 V
降圧回路の有無
無
有
基本命令数
：340 命令
命令ビット長：8 ビット , 16 ビット
命令長
：1 バイト∼ 7 バイト
データビット長：1 ビット , 8 ビット , 16 ビット
CPU 機能
最小命令実行時間：62.5 ns ( マシンクロック周波数 16 MHz の場合 )
割込み処理時間：最小 1.5 µs ( マシンクロック周波数 16 MHz の場合 )
低消費電力
( スタンバイ ) モード
スリープモード / 時計モード / 擬似時計モード / ストップモード /
ハードウェアスタンバイモード /CPU 間欠動作
I/O ポート
汎用入出力ポート (CMOS 出力 )
汎用入出力ポート ( プルアップ抵抗入力 )
汎用入出力ポート (N-ch オープンドレイン出力 )
合計
タイムベースタイマ
18 ビットカウンタ
割込み周期：1.024 ms, 4.096 ms, 16.384 ms, 131.072 ms
( 発振クロック周波数 4 MHz の場合 )
ウォッチドッグタイマ
リセット発生周期：
・発振クロック周波数 4 MHz の場合：3.58/14.33/57.23/458.75 ms
・サブクロック周波数 32.768 kHz の場合：0.438/3.500/7.000/14.000 s
16 ビット
フリーラン
タイマ
：53 本
：24 本
：8 本
：85 本
チャネル数：2 チャネル
オーバフローの発生により割込みを出力
16 ビット 16 ビット
チャネル数：8 チャネル
入出力
アウトプット
端子切換え要因：フリーランタイマレジスタ値とアウトプットコンペアレジスタ値の一致。
タイマ
コンペア
16 ビット
インプット
キャプチャ
チャネル数：2 チャネル ttttttttt
端子入力 ( 立上りエッジ , 立下りエッジ , 両方向エッジ ) によるフリーランタイマレジスタ値
の保存
チャネル数：2 チャネル
カウントクロック周期：
16 ビットリロードタイマ・マシンクロック周波数 16 MHz の場合：0.125/0.5/2.0 µs
外部イベントクロックによるカウント可能
時計タイマ
15 ビットタイマ
割込み周期
・サブクロック周波数 32.768 kHz の場合：0.438/0.5/2.0 µs
8/16 ビット PPG タイマ
チャネル数：1 チャネル (8 ビット× 2 チャネルでも使用可能 )
任意周期 , 0 ∼ 100％デューティ比のパルス波形出力が可能
（続く）
DS07–13707–5
3
MB90520B シリーズ
（続き）
品名
項目
MB90522B
MB90523B
MB90F523B
MB90V520A
チャネル数：1 チャネル (8 ビット× 2 チャネルでも使用可能 )
8/16 ビットアップダウン
外部イベント入力：6 チャネル
カウンタ / タイマ
リロード / コンペア機能：8 ビット× 2 チャネル
クロックモニタ
クロック出力周波数：マシンクロック /21 ∼マシンクロック /28 まで
遅延割込み
発生モジュール
タスク切換え用の割込み発生モジュール (REALOS 用に使用 )
DTP/ 外部割込み
入力本数：8 本
立上り / 立下りエッジ , “H”/“L” レベル入力により CPU へ割込みを発生。
外部イベントからの割込みおよび , EI2OS の起動が可能。
ウェイクアップ割込み
入力本数：8 本
“L” レベル入力により起動
8/10 ビット
A/D コンバータ
( 逐次比較方式 )
チャネル数：8 チャネル
分解能：8 ビット /10 ビットのどちらかを選択可能
連続した複数のチャネルを順次変換することが可能。
・単発変換モード：設定したチャネルを 1 回のみ変換します。
・連続変換モード：設定したチャネルを繰り返し変換します。
・停止変換モード：設定したチャネルを変換し , 一時変換停止します。
8 ビット D/A コンバータチャネル数：2 チャネル
(R-2R 方式 )
分解能：8 ビット
UART (SCI)
チャネル数：1 チャネル
クロック同期転送
：62.5 Kbps ∼ 1 Mbps
クロック非同期転送：1,202 bps ∼ 31,250 bps
双方向シリアル通信機能 , マスタ / スレーブ型接続による通信可能
I/O 拡張シリアル
インタフェース
チャネル数：2 チャネル
クロック同期転送：31.25 Kbps ∼ 1 Mbps ( 内部シフトクロック使用の場合 )
転送方向：LSB/MSB 切換え可能。
LCD コントローラ
ドライバ
コモン出力
セグメント出力
LCD 駆動用電源端子
LCD 表示用データメモリ
LCD 駆動用分割抵抗
：4 本
：32 本
：4 本
：16 バイト
：内蔵
＊ 1：エミュレーションポッド (MB2145-507) をご使用いただく際のディップスイッチ (S2) の設定要 / 否です。
詳細はエミュレーションポッド (MB2145-507) のハードウェアマニュアルを参照してください。
＊ 2：3.0 V ∼ 3.6 V では , 最高動作周波数 , および A/D コンバータの精度に注意が必要です。詳細は「■電気的特性」を
参照してください。
■ パッケージと品種対応
パッケージ
MB90522B
MB90523B
MB90F523B
MB90V520A
FPT-120P-M24
(LQFP)
○
○
○
×
FPT-120P-M13
(QFP)
○
○
○
×
PGA-256C-A01
(PGA)
×
×
×
○
○：あり ×：なし
（注意事項）各パッケージの詳細は , 「■パッケージ・外形寸法図」を参照してください。
4
DS07–13707–5
MB90520B シリーズ
■ 端子配列図
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
102
101
100
99
98
97
96
95
94
93
92
91
P30
VSS
P27/ADTG
P26/ZIN0/INT7
P25/BIN0
P24/AIN0
P23/IN11
P22/IN10
P21/IN01
P20/IN00
P17/WI7
P16/WI6
P15/WI5
P14/WI4
P13/WI3
P12/WI2
P11/WI1
P10/WI0
P07
P06/INT6
P05/INT5
P04/INT4
P03/INT3
P02/INT2
P01/INT1
P00/INT0
VCC
X1
X0
VSS
(TOP VIEW)
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
RST
MD0
MD1
MD2
HST
V3
V2
V1
V0
P97/SEG31
P96/SEG30
P95/SEG29
P94/SEG28
P93/SEG27
P92/SEG26
P91/SEG25
X0A
X1A
P90/SEG24
P87/SEG23
P86/SEG22
P85/SEG21
P84/SEG20
P83/SEG19
P82/SEG18
P81/SEG17
P80/SEG16
VSS
P77/COM3
P76/COM2
PA6/SEG14
PA7/SEG15
VSS
C
P50/SIN2/AIN1
P51/SOT2/BIN1
P52/SCK2/ZIN1
DVCC
DVSS
P53/DA0
P54/DA1
AVCC
AVRH
AVRL
AVSS
P60/AN0
P61/AN1
P62/AN2
P63/AN3
P64/AN4
P65/AN5
P66/AN6
P67/AN7
VCC
P70/TIN0/OUT4
P71/TOT0/OUT5
P72/TIN1/OUT6
P73/TOT1/OUT7
P74/COM0
P75/COM1
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
P31/CKOT
P32/OUT0
P33/OUT1
P34/OUT2
P35/OUT3
P36/PPG00
P37/PPG01
VCC
P40/PPG10
P41/PPG11
P42/SIN0
P43/SOT0
P44/SCK0
P45/SIN1
P46/SOT1
P47/SCK1
SEG0
SEG1
SEG2
SEG3
SEG4
SEG5
SEG6
SEG7
PA0/SEG8
PA1/SEG9
PA2/SEG10
PA3/SEG11
PA4/SEG12
PA5/SEG13
(FPT-120P-M24)
(FPT-120P-M13)
DS07–13707–5
5
MB90520B シリーズ
■ 端子機能説明
端子番号
LQFP-120 ＊ 1
QFP-120 ＊ 2
端子名
回路形式
92,
93
X0,
X1
A
発振用端子です。
74,
73
X0A,
X1A
B
サブ発振用端子です。
89
MD0
動作モード設定用入力端子です。
VCC あるいは VSS に直接つないで使用してください。
マスク ROM 品の MB90522B, MB90523B は , MD 端子のみにプルダウン抵抗
内蔵で , MD2 端子の回路形式は P となります。
外部リセット入力端子です。
マスク ROM 品の MB90522B, MB90523B はプルアップ抵抗内蔵で , 回路形式
O となります。
∼
87
∼
MD2
C/P
90
RST
C/O
86
HST
C
ハードウェアスタンバイ入力端子です。
D
汎用の入出力ポートです。
入力設定を行った場合は , プルアップ抵抗設定レジスタ (RDR0) の設定が有
効になります。
ただし出力設定を行った場合は , RDR0 の設定が無効になります。
P00
95
∼
P06
∼
101
INT0
∼
INT6
102
P07
DTP/ 外部割込み回路 ch.0 ∼ ch.6 のイベント入力端子です。
D
P10
103
∼
P17
∼
110
WI0
D
∼
WI7
111,
112,
113,
114
P20,
P21,
P22,
P23
IN00,
IN01,
IN10,
IN11
115
AIN0
BIN0
＊ 1：FPT-120P-M24
＊ 2：FPT-120P-M13
汎用の入出力ポートです。
入力設定を行った場合は , プルアップ抵抗設定レジスタ (RDR1) の設定が有
効になります。
ただし出力設定を行った場合は , RDR1 の設定が無効になります。
汎用の入出力ポートです。
E
インプットキャプチャ 0, 1 (ICU) のトリガ入力端子です。
インプットキャプチャ 0, 1 (ICU) ch.0, ch.1 が入力動作をしている間はこの入
力を随時使用していますので , 意図的に出力を行う以外は , 兼用している機
能による出力を禁止してください。
汎用の入出力ポートです。
E
P25
116
汎用の入出力ポートです。
入力設定を行った場合は , プルアップ抵抗設定レジスタ (RDR0) の設定が有
効になります。
ただし出力設定を行った場合は , RDR0 の設定が無効になります。
ウェイクアップ割込みのイベント入力端子です。
P24
6
機能説明
8/16 ビットアップダウンカウンタ / タイマ 0 のカウントクロック A 入力と
して使用できます。
汎用の入出力ポートです。
E
8/16 ビットアップダウンカウンタ / タイマ 0 のカウントクロック B 入力とし
て使用できます。
（続く）
DS07–13707–5
MB90520B シリーズ
端子番号
LQFP-120 ＊ 1
QFP-120 ＊ 2
端子名
回路形式
P26
117
ZIN0
汎用の入出力ポートです。
E
INT7
ADTG
120
P30
汎用の入出力ポートです。
E
E
P31
1
CKOT
E
汎用の入出力ポートです。
クロックモニタ機能出力端子です。
クロックモニタ出力が許可に設定されている場合 , 有効となります。
汎用の入出力ポートです。
アウトプットコンペア 0 の波形出力が禁止に設定されている場合 , 有効とな
ります。
OUT0
アウトプットコンペア 0 (OCU) ch.0 のイベント出力端子です。
アウトプットコンペア 0 のイベント出力が許可に設定されている場合 , 有効
となります。
P33
汎用の入出力ポートです。
アウトプットコンペア 1 の波形出力が禁止に設定されている場合 , 有効とな
ります。
3
E
OUT1
アウトプットコンペア 0 (OCU) ch.1 のイベント出力端子です。
アウトプットコンペア 0 のイベント出力が許可に設定されている場合 , 有効
となります。
P34
汎用の入出力ポートです。
アウトプットコンペア 2 の波形出力が禁止に設定されている場合 , 有効とな
ります。
4
E
OUT2
アウトプットコンペア 0 (OCU) ch.2 のイベント出力端子です。
アウトプットコンペア 0 のイベント出力が許可に設定されている場合 , 有効
となります。
P35
汎用の入出力ポートです。
アウトプットコンペア 3 の波形出力が禁止に設定されている場合 , 有効とな
ります。
5
E
アウトプットコンペア 0 (OCU) ch.3 のイベント出力端子です。
アウトプットコンペア 0 のイベント出力が許可に設定されている場合 , 有効
となります。
OUT3
P36
6
E
汎用の入出力ポートです。
PPG00 の波形出力が禁止に設定されている場合 , 有効となります。
PPG00
8/16 ビット PPG タイマ 0 の出力端子です。
PPG00 の波形出力が許可に設定されている場合 , 有効となります。
P37
汎用の入出力ポートです。
PPG01 の波形出力が禁止に設定されている場合 , 有効となります。
7
E
PPG01
＊ 1：FPT-120P-M24
＊ 2：FPT-120P-M13
DS07–13707–5
8/10 ビット A/D コンバータの外部トリガ入力端子です。
8/10 ビット A/D コンバータが入力動作をしている間はこの入力を随時使用
していますので , 意図的に出力を行う以外は , 兼用している機能による出力
を禁止してください。
汎用の入出力ポートです。
E
P32
2
8/16 ビットアップダウンカウンタ / タイマ 0 の制御クロック Z 入力として使
用できます。
DTP/ 外部割込み回路 ch.7 のイベント入力端子です。
P27
118
機能説明
8/16 ビット PPG タイマ 0 の出力端子です。
PPG01 の波形出力が許可に設定されている場合 , 有効となります。
（続く）
7
MB90520B シリーズ
端子番号
LQFP-120 ＊ 1
QFP-120 ＊ 2
端子名
P40,
P41
9,
10
回路形式
D
PPG10,
PPG11
D
汎用の入出力ポートです。
ポート入力に設定されている場合は , 入力プルアップ抵抗設定レジスタ
(RDR4) の設定が有効になります。ただしポート出力に設定した場合は
RDR4 の設定が無効になります。
SIN0
UART (SCI) のシリアルデータ入力端子です。
データ入力動作中は入力を随時使用していますので , 意図的に出力を行う以
外は兼用している機能による出力を禁止してください。
P43
汎用の入出力ポートです。
ポート入力に設定されている場合は , 入力プルアップ抵抗設定レジスタ
(RDR4) の設定が有効になります。ただしポート出力に設定した場合は
RDR4 の設定が無効になります。
12
D
UART (SCI) のシリアルデータ出力端子です。
UART (SCI) のシリアルデータ出力が許可に設定されている場合 , 有効とな
ります。
SOT0
P44
13
D
P45
14
汎用の入出力ポートです。
ポート入力に設定されている場合は , 入力プルアップ抵抗設定レジスタ
(RDR4) の設定が有効となります。ただしポート出力に設定した場合は
RDR4 の設定が無効になります。
UART (SCI) のシリアルクロック入出力端子です。
UART (SCI) のシリアルクロック出力が許可に設定されている場合 , 有効と
なります。
SCK0
D
汎用の入出力ポートです。
ポート入力に設定されている場合は , 入力プルアップ抵抗設定レジスタ
(RDR4) の設定が有効となります。ただしポート出力に設定した場合は
RDR4 の設定が無効になります。
SIN1
I/O 拡張シリアルインタフェース 1 のデータ入力端子です。
データ入力動作中は入力を随時使用していますので , 意図的に出力を行う以
外は兼用している機能による出力を禁止してください。
P46
汎用の入出力ポートです。
ポート入力に設定されている場合は , 入力プルアップ抵抗設定レジスタ
(RDR4) の設定が有効となります。ただしポート出力に設定した場合は
RDR4 の設定が無効になります。
15
D
SOT1
＊ 1：FPT-120P-M24
＊ 2：FPT-120P-M13
8
汎用の入出力ポートです。
PPG10, PPG11 の波形出力が禁止に設定されている場合 , 有効となります。
ポート入力に設定されている場合は , 入力プルアップ抵抗設定レジスタ
(RDR4) の設定が有効になります。ただしポート出力に設定した場合は
RDR4 の設定が無効になります。
8/16 ビット PPG タイマ 1 の出力端子です。
PPG10, PPG11 の波形出力が許可に設定されている場合 , 有効となります。
P42
11
機能説明
I/O 拡張シリアルインタフェース 1 のデータ出力端子です。
SOT1 のシリアルデータ出力が許可に設定されている場合 , 有効となります。
（続く）
DS07–13707–5
MB90520B シリーズ
端子番号
LQFP-120 ＊ 1
QFP-120 ＊ 2
端子名
回路形式
P47
16
D
P50
SIN2
汎用の入出力ポートです。
E
P51
SOT2
汎用の入出力ポートです。
E
P52
37
40,
41
汎用の入出力ポートです。
E
8/16 ビットアップダウンカウンタ / タイマ 1 の制御クロック Z 入力として使
用できます。
P53,
P54
汎用の入出力ポートです。
DA0,
DA1
46
∼
P67
∼
53
AN0
I
8 ビット D/A コンバータ ch.0, ch.1 のアナログ信号出力端子です。
汎用の入出力ポートです。
ポート入力はアナログ入力許可レジスタ (ADER) がポートに設定されている
場合 , 有効となります。
K
8/10 ビット A/D コンバータのアナログ入力端子です。
アナログ入力はアナログ入力許可レジスタ (ADER) がアナログ入力許可に設
定されている場合 , 有効となります。
∼
AN7
P70,
P72
TIN0,
TIN1
OUT4,
OUT6
＊ 1：FPT-120P-M24
＊ 2：FPT-120P-M13
DS07–13707–5
I/O 拡張シリアルインタフェース 2 のシリアルクロック入出力端子です。
SCK2 のシリアルクロック出力が許可に設定されている場合 , 有効となりま
す。
ZIN1
P60
55,
57
I/O 拡張シリアルインタフェース 2 のデータ出力端子です。
SOT2 のシリアルデータ出力が許可に設定されている場合 , 有効となります。
8/16 ビットアップダウンカウンタ / タイマ 1 のカウントクロック B 入力とし
て使用できます。
BIN1
SCK2
I/O 拡張シリアルインタフェース 2 のデータ入力端子です。
データ入力動作中は入力を随時使用していますので , 意図的に出力を行う以
外は兼用している機能による出力を禁止してください。
8/16 ビットアップダウンカウンタ / タイマ 1 のカウントクロック A 入力と
して使用できます。
AIN1
36
汎用の入出力ポートです。
ポート入力に設定されている場合は , 入力プルアップ抵抗設定レジスタ
(RDR4) の設定が有効となります。ただしポート出力に設定した場合は
RDR4 の設定が無効になります。
I/O 拡張シリアルインタフェース 1 のシリアルクロック入出力端子です。
SCK1 のシリアルクロック出力が許可に設定されている場合 , 有効となりま
す。
SCK1
35
機能説明
汎用の入出力ポートです。
E
16 ビットリロードタイマ 0, 1 のイベント入力端子です。
16 ビットリロードタイマ 0, 1 が外部クロック入力中は入力を随時使用して
いますので , 意図的に出力を行う以外は兼用している機能による出力を禁止
してください。
アウトプットコンペア 1 (OCU) ch.4, ch.6 のイベント出力端子です。
アウトプットコンペア 1 のイベント出力が許可に設定されている場合 , 有効
となります。
（続く）
9
MB90520B シリーズ
端子番号
LQFP-120 ＊ 1
QFP-120 ＊ 2
端子名
回路形式
汎用の入出力ポートです。
16 ビットリロードタイマ 0, 1 のイベント出力が禁止に設定されている場合 ,
有効となります。
P71,
P73
56,
58
TOT0,
TOT1
E
16 ビットリロードタイマ 0, 1 の出力端子です。
16 ビットリロードタイマ 0, 1 の出力が許可に設定されている場合 , 有効とな
ります。
OUT5,
OUT7
アウトプットコンペア 1 (OCU) ch.5, ch.7 のイベント出力端子です。
アウトプットコンペア 1 のイベント出力が許可に設定されている場合 , 有効
となります。
P74
汎用の入出力ポートです。
LCD コントローラ / ドライバ制御レジスタがポートに設定されている場合 ,
有効となります。
59
∼
P77
∼
62
COM0
L
LCD コントローラ / ドライバのコモン端子です。
LCD コントローラ / ドライバ制御レジスタがコモン出力に設定されている
場合 , 有効となります。
∼
COM3
P80
64
∼
P87
∼
71
SEG16
汎用の入出力ポートです。
LCD コントローラ / ドライバ制御レジスタがポートに設定されている場合 ,
有効となります。
L
LCD コントローラ / ドライバの LCD セグメント出力専用端子です。
LCD コントローラ / ドライバ制御レジスタがセグメント出力に設定されて
いる場合 , 有効となります。
∼
SEG23
P90,
P91
72,
75
∼
P97
∼
81
SEG24,
SEG25
汎用の入出力ポートです (IOL ＝ 10 mA まで対応できます ) 。
LCD コントローラ / ドライバ制御レジスタがポートに設定されている場合 ,
有効となります。
M
LCD コントローラ / ドライバの LCD セグメント出力専用端子です。
LCD コントローラ / ドライバ制御レジスタがセグメント出力に設定されて
いる場合 , 有効となります。
∼
SEG31
17
SEG0
∼
24
∼
SEG7
F
PA0
25
∼
PA7
∼
32
SEG8
∼
SEG15
＊ 1：FPT-120P-M24
＊ 2：FPT-120P-M13
10
機能説明
LCD コントローラ / ドライバの LCD セグメント 00 ∼ 07 専用端子です。
汎用の入出力ポートです。
LCD コントローラ / ドライバ制御レジスタがポートに設定されている場合 ,
有効となります。
L
LCD コントローラ / ドライバの LCD セグメント 08 ∼ 15 端子です。
LCD コントローラ / ドライバ制御レジスタがセグメント出力に設定されて
いる場合 , 有効となります。
（続く）
DS07–13707–5
MB90520B シリーズ
（続き）
端子番号
LQFP-120 ＊ 1
QFP-120 ＊ 2
端子名
回路形式
機能説明
34
C
G
電源安定化の容量接続端子です。
外部に 0.1 µF 程度のセラミックコンデンサを接続してください。また 3.3 V
以下でご使用の際は , VCC を接続してください。
82
V0
∼
85
∼
V3
N
LCD コントローラ / ドライバの基準電源入力端子です。
8,
54,
94
VCC
電源
ディジタル回路の電源入力端子です。
33,
63,
91,
119
VSS
電源
ディジタル回路の接地レベル電源入力端子です。
42
AVCC
H
アナログ回路の電源入力端子です。
アナログ回路用電源の投入 / 切断は , かならずVCC に AVCC 以上の電位が印
加してある状態で行ってください。
43
AVRH
J
A/D コンバータの基準電圧 “H” 側入力端子です。
この端子の投入 / 切断はかならずAVCC にAVRH 以上の電位が印加してある
状態で行ってください。
44
AVRL
H
A/D コンバータの回路の基準電圧 “L” 側入力端子です。
45
AVSS
H
アナログ回路の接地レベル電源入力端子です。
38
DVCC
H
D/A コンバータの基準電圧 “H” 側入力端子です。
VCC を超えないようにしてください。
39
DVSS
H
D/A コンバータの基準電圧 “L” 側入力端子です。
VSS と同電位にしてください。
＊ 1：FPT-120P-M24
＊ 2：FPT-120P-M13
DS07–13707–5
11
MB90520B シリーズ
■ 入出力回路形式
分類
回路
備考
A
・高速用発振帰還抵抗
約 1 MΩ
X1
クロック入力
N-ch P-ch
X0
P-ch
N-ch
スタンバイ制御信号
B
・低速用発振帰還抵抗
約 10 MΩ
X1A
クロック入力
N-ch P-ch
X0A
P-ch
N-ch
スタンバイ制御信号
C
・ヒステリシス入力
R
ヒステリシス入力
D
P-ch
VCC
P-ch
N-ch
VSS
プルアップ接続
/ 切断選択信号
ディジタル出力
・プルアップオプション選択可
・ CMOS ヒステリシス入力
・ CMOS レベル出力
・スタンバイ制御あり
ディジタル出力
R
ヒステリシス入力
IOL = 4 mA
スタンバイ制御
（続く）
12
DS07–13707–5
MB90520B シリーズ
分類
回路
備考
E
・ CMOS ヒステリシス入力
・ CMOS レベル出力
・スタンバイ制御あり
VCC
P-ch
N-ch
VSS
R
ディジタル出力
ディジタル出力
ヒステリシス入力
IOL = 4 mA
スタンバイ制御
F
・セグメント出力端子
VCC
P-ch
R
N-ch
VSS
G
・コンデンサ接続用端子
VCC
P-ch
N-ch
VSS
H
・アナログ電源入力保護回路
VCC
P-ch
AVP
N-ch
VSS
I
VCC
P-ch
IOL = 4 mA
R
N-ch
VSS
ディジタル出力
ディジタル出力
・ CMOS ヒステリシス入力
・ CMOS レベル出力 ( アナログ出力時は
CMOS 出力されません )
・アナログ出力と兼用 ( アナログ出力が
優先されます )
・スタンバイ制御あり
ヒステリシス入力
スタンバイ制御
アナログ出力
（続く）
DS07–13707–5
13
MB90520B シリーズ
分類
回路
備考
J
・ A/D コンバータ ref ＋電源の入力端子
( 電源保護回路付き )
VCC
P-ch
P-ch
N-ch
ANE
AVP
N-ch ANE
VSS
K
VCC
P-ch
N-ch
VSS
IOL = 4 mA
ディジタル出力
・ CMOS ヒステリシス入力
・ CMOS レベル出力
・アナログ入力端子と兼用
・スタンバイ制御あり
ディジタル出力
R
ヒステリシス入力
スタンバイ制御
アナログ入力
L
VCC
P-ch
IOL = 4 mA
R
N-ch
VSS
ディジタル出力
ディジタル出力
・ CMOS ヒステリシス入力
・ CMOS レベル出力
・セグメント出力端子と兼用
・スタンバイ制御あり ( セグメント出力
でない場合に有効 )
ヒステリシス入力
スタンバイ制御
セグメント出力 / コモン出力
M
VCC
P-ch
N-ch
VSS
IOL = 10 mA
R
オープンドレイン
・ CMOS ヒステリシス入力
・ N-ch オープンドレイン出力
・セグメント出力端子と兼用
・スタンバイ制御あり ( セグメント出力
でない場合に有効 )
ヒステリシス入力
スタンバイ制御
セグメント出力
N
・ LCD コントローラ基準電源端子
VCC
P-ch
R
IOL = 10 mA
N-ch
VSS
（続く）
14
DS07–13707–5
MB90520B シリーズ
（続き）
分類
回路
備考
O
プルアップ
抵抗
R
CMOS
ヒステリシス
入力
P
R
CMOS
ヒステリシス
入力
プルダウン
抵抗
DS07–13707–5
15
MB90520B シリーズ
■ デバイス使用上の注意
デバイスを取扱う際は , 次の項目について特に注意してください。
・最大定格電圧の厳守 ( ラッチアップの防止 )
・供給電圧の安定化
・電源投入を行う場合
・電源端子
・水晶発振回路
・外部クロックを使用する場合
・サブクロックモードを使用しない場合
・未使用端子の処理
・ N.C. 端子の処理
・ A/D コンバータを使用しない場合の端子処理
・ A/D コンバータの電源端子 , アナログ入力端子への電圧印加 , および切断順序
・ LCD コントローラ / ドライバの SEG/COM 端子と汎用入出力ポートの兼用
・ポート 0, 1 からの出力が不定になる場合
・初期化
・「DIV A, Ri」
,「DIVW A, RWi」命令を使用する場合
・ REALOS を使用する場合
デバイス取扱い上の注意事項
・最大定格電圧の厳守 ( ラッチアップの防止 )
・ CMOS IC では , 中・高耐圧以外の入力端子や出力端子に , VCC より高い電圧や VSS より低い電圧が印加された場合 , ま
たは VCC ∼ VSS 間に定格を超える電圧が印加された場合に , ラッチアップ現象を発生することがあります。
ラッチアップ現象が発生した場合 , 電源電流が激増し , 素子の熱破壊に至る場合がありますので , 使用に際しては , 最
大定格を超えないように注意してください。
・アナログ電源を投入 , または切断する場合 , アナログ電源電圧 (AVCC, AVRH, DVCC) とアナログ入力電圧は , ディジタル
電源電圧 (VCC) を超えないように注意してください。
・ LCD 用電源端子 (V3 ∼ V0 端子 ) に電圧を印加する場合は , 電源電圧 (VCC) を超えないように注意してください。
・供給電源の安定化
VCC 電源電圧の動作保証範囲内においても , 電源電圧が急激に変化した場合は , 誤動作を起こしますので , VCC 電源電圧
を安定させてください。
安定化の基準としましては , 商用周波数 (50 ∼ 60 Hz) での VCC リプル変動 (peak to peak 値 ) を標準 VCC 電源電圧値の 10
％以下に , また電源の切換えを行う場合の瞬時変化におきましては , 過渡変動率が 0.1 V/ms 以下になるように電源電圧を
安定させてください。
・電源投入を行う場合
電源を投入する場合 , 内蔵している降圧回路の誤動作を防ぐため , 電源電圧 (VCC) の立上げ時間は , 50 µs (0.2 V ∼ 2.7 V
の間 ) 以上を確保してください。
・電源端子
・ VCC, VSS 端子が複数ある場合 , デバイス設計上はラッチアップなどの誤動作を防止するために , 同電位にすべき端子は
デバイス内部で接続してありますが , 不要輻射の低減 , グランドレベルの上昇によるストローブ信号の誤動作防止 , 総
出力電流規格を守るために , 必ず VCC, VSS 端子を外部で電源 , およびグランドに接続してください。
・電源供給源から低インピーダンスで , デバイスに VCC, VSS を接続してください。
・電源ノイズ対策として , デバイスの VCC, VSS 端子の近くで , VCC, VSS 端子間に 0.1 µF 程度のコンデンサをバイパスコン
デンサとして接続してください。
・水晶発振回路
・ X0, X1 端子へのノイズは , デバイスに対して誤動作の原因となります。X0, X1 端子 , および水晶振動子 ( あるいはセラ
ミック振動子 ) , グランドへのバイパスコンデンサは , X0, X1 端子の近くに接続してください。
また , X0, X1 端子の配線は , 他の配線と交差しないようにプリント基板を設計してください。
・ X0, X1 端子の回りをグランドで囲むようなプリント基板アートワークは , 安定した動作が期待できます。
16
DS07–13707–5
MB90520B シリーズ
・外部クロックを使用する場合
外部クロックを使用する場合は , X0 端子のみを駆動し , X1 端子は , 開放としてください。外部クロック使用例を下図に
示します。
外部クロック使用例
X0
開放
X1
MB90520B シリーズ
・サブクロックモードを使用しない場合
サブクロックモードを使用しない場合においても , X0A, X1A 端子に発振器を接続してください。
・未使用端子の処理
使用していない入力端子を開放のままにした場合 , 誤動作 , およびラッチアップによる永久破壊の原因となることがあ
りますので , 2 kΩ 以上の抵抗を介して , プルアップ , またはプルダウンなどの処理をしてください。
また , 使用していない入出力端子がある場合は , 出力状態に設定して開放するか , 入力状態に設定して入力端子と同じ
処理をしてください。
・N.C. 端子の処理
N.C. (Non Connect) 端子は , 必ず開放にして使用してください。
・A/D コンバータを使用しない場合の端子処理
A/D コンバータ , および D/A コンバータを使用しない場合は , AVCC ＝ DVCC ＝ AVRH ＝ VCC, AVSS ＝ AVRL ＝ VSS とな
るように接続してください。
・A/D コンバータの電源端子 , アナログ入力端子への電圧印加 , および切断順序
・ A/D コンバータ , D/A コンバータの電源 (AVCC, AVRH, AVRL, DVCC,DVSS) , およびアナログ入力端子 (AN0 ∼ AN7) への
電圧印加は , 必ずディジタル電源端子 (VCC) へ電圧を印加した後に行ってください。
・電源を切断する場合は , A/D コンバータの電源 , およびアナログ入力を切断した後で , ディジタル電源の切断を行って
ください。この場合 , AVRH, DVCC は , AVCC を超えないように印加 , および切断を行ってください ( アナログ電源とディ
ジタル電源を同時に印加 , 切断することは問題ありません ) 。
・LCD コントローラ / ドライバの SEG/COM 端子と汎用入出力ポートの兼用
デバイスの SEG08 ∼ SEG31 と COM0 ∼ COM3 は , 汎用入出力ポートと兼用しています。
電気規格は , SEG08 ∼ SEG23
と COM0 ∼ COM3 が CMOS 出力ポートと同じ保証値 , SEG24 ∼ SEG31 が N-ch オープンドレインポートと同じ保証値と
なります。
DS07–13707–5
17
MB90520B シリーズ
・ポート 0, 1 からの出力が不定になる場合
電源を投入後 , 降圧回路の発振安定待ち時間 ( パワーオンリセット中 ) にポート 0, 1 から不定を出力します。タイミング
は , 下図のようになりますので注意してください。
なお , 降圧回路を内蔵していない品種では , 降圧回路の発振安定待ち時間がありませんので不定を出力しません。
ポート 0, 1 が不定出力になるタイミングチャート
発振安定待ち時間＊ 2
降圧回路の
安定待ち時間＊ 1
VCC ( 電源端子 )
PONR ( パワーオンリセット ) 信号
RST ( 外部非同期リセット ) 信号
RST ( 内部リセット ) 信号
発振クロック信号
KA ( 内部動作クロック A) 信号
KB ( 内部動作クロック B) 信号
PORT ( ポート出力 ) 信号
出力不定期間
＊ 1：降圧回路の発振安定待ち時間 217/ 発振クロック周波数 ( 発振クロック周波数 16 MHz の場合 , 約 8.19 ms)
＊ 2：発振安定待ち時間
218/ 発振クロック周波数 ( 発振クロック周波数 16 MHz の場合 , 約 16.38 ms)
＜参照＞ MB90520B シリーズ各品種の降圧回路内蔵の有無につきましては , 「■品種構成」を参照してください。
・初期化
デバイス内には , パワーオンリセットによってのみ初期化される内蔵レジスタがあります。初期化を行う場合は , 電源の
再投入を行ってください。
・「DIV A, Ri」, 「DIVW A, RWi」命令を使用する場合
符号付除算命令「DIV A, Ri」
「DIVW
,
A, RWi」命令は , 対応するバンクレジスタ (DTB, ADB, USB, SSB) の値を “00H” に設
定し , 使用してください。
対応するバンクレジスタ (DTB, ADB, USB, SSB) の値を “00H” 以外に設定した場合 , 命令実行結果により得られる余り
は , 命令オペランドのレジスタに格納されません。
・REALOS を使用する場合
REALOS を使用する場合は , 拡張インテリジェント I/O サービス (EI2OS) が使用できません。
・PLL クロックモード動作中の注意について
本マイコンで PLL クロックを選択しているときに発振子が外れたり，あるいはクロック入力が停止した場合，本マイコ
ンは PLL 内部の自励発振回路の自走周波数で動作を継続し続けることがあります。
この動作は保証外の動作です。
18
DS07–13707–5
MB90520B シリーズ
■ ブロックダイヤグラム
8
ポート 8, 9 ＊ 3, A
F2MC-16LX
CPU
X0, X1
X0A, X1A
メインクロック
サブクロック
RST
HST
24
LCD
コント
ローラ /
ドライバ 4
＊1
クロック制御部
( タイムベースタイ
マ含む )
P00/INT0∼ P06/INT6
ポート 0 *
7
8
4
4
P90/SEG24 ∼ P97/SEG31
PA0/SEG08 ∼ PA7/SEG15
SEG00 ∼ SEG07
V0 ∼ V3
P74/COM0 ∼ P77/COM3
16 ビット
リロード
タイマ 0
7
DTP/ 外部
割込み
回路
16 ビット
リロード
タイマ 1
P70/TIN0/OUT4
P71/TOT0/OUT5
P72/TIN1/OUT6
P73/TOT1/OUT7
16 ビット
入出力タイマ 2
ポート 2
P24/AIN0
P25/BIN0
P26/ZIN0/INT7
8
P80/SEG16 ∼ P87/SEG23
ポート 7
2
P07
8
アウトプット 4
コンペア 1
(OCU)
8/16 ビット
3 アップダウン
カウンタ /
タイマ 0, 1
16 ビット
フリーラン
タイマ 1
P20/IN00
P21/IN01
P22/IN10
P23/IN11
2
インプット
キャプチャ0
(ICU)
16 ビット
フリーラン
タイマ 0
P32/OUT0
P33/OUT1
P34/OUT2
P35/OUT3
4 アウトプット
コンペア 0
(OCU)
P31/CKOT
クロック出力
P30
P36/PPG00
P37/PPG01
ポート 3
内部データバス
16 ビット
入出力タイマ 1
ポート 6
8
8/10
ビット
A/D コン
バータ
P40/PPG10
P41/PPG11
P42/SIN0
P43/SOT0
P44/SCK0
UART
(SCI)
P45/SIN1
P46/SOT1
P47/SCK1
SIO ch.1
P10/WI0 ∼ P17/WI7
割込みコントローラ
ポート 5
SIO ch.2
その他の端子
MD0 ∼ MD2, C,
VCC, VSS
8
8
ウェイク
アップ割込み
AVCC
AVSS
AVRH
AVRL
ポート 2
ポート 4 ＊ 2
ポート 1 ＊ 2
P60/AN0 ∼ P67/AN7
P27/ADTG
2
8/16 ビット
2 PPG0,タイマ
1
8
8 ビット 2
D/A コン
バータ
× 2 ch
P50/SIN2/AIN1
P51/SOT2/BIN1
P52/SCK2/ZIN1
P53/DA0
P54/DA1
DVCC
DVSS
RAM
ROM
( 注意事項 )
＊ 1：クロック制御回路にはウォッチドッグタイマ , タイムベースタイマ低消費電力制御回路が含まれます。
＊ 2：プルアップ抵抗設定レジスタ付きです。CMOS レベル入出力です。
＊ 3：LCD 出力と兼用のためポート使用時は N-ch オープンドレインとなります。
DS07–13707–5
19
MB90520B シリーズ
■ メモリマップ
シングルチップモード
ミラー機能あり
FFFFFFH
ROM 領域
アドレス #1
FE0000H
010000H
アドレス #2
ROM 領域
(FF バンクの
イメージ )
004000H
002000H
アドレス #3
RAM
000100H
0000C0H
000000H
Registers
周辺
品種
アドレス #1 ＊
アドレス #2 ＊
アドレス #3 ＊
MB90522B
FF0000H
004000H
001100H
MB90523B
FE0000H
004000H
001100H
MB90F523B
FE0000H
004000H
001100H
MB90V520A
⎯
⎯
001900H
：内部アクセスメモリ
：アクセス禁止
＊：アドレス #1, #2, #3 は , 品種によって異なります。
（注意事項）00 バンクの上位に FF バンクの ROM データがイメージで見えるようになっています。
この機能をミラーROM
機能と呼び , C コンパイラのスモールモデルを有効に生かすことができます。FF バンクの下位 16ビットアド
レスと 00 バンクの下位 16 ビットアドレスは同じになるようにしてありますので , ポインタで far 指定を宣言
しなくとも ROM 内のテーブルを参照することができます。
たとえば , 00C000H をアクセスした場合に , 実際には , FFC000H の ROM の内容がアクセスされることになり
ます。ここで , FF バンクの ROM 領域は , 48 K バイトを超えますので , 00 バンクのイメージにすべての領域
を見せることができません。したがって , FF4000H ∼ FFFFFFH の ROM データは 004000H ∼ 00FFFFH のイメー
ジに見えますので , ROM データテーブルは FF4000H ∼ FFFFFFH の領域に格納してください。
20
DS07–13707–5
MB90520B シリーズ
■ I/O マップ
アドレス
レジスタ
略称
000000H
PDR0
000001H
PDR1
000002H
リソース名
初期値
ポート 0 データレジスタ
ポート 0
XXXXXXXXB
ポート 1 データレジスタ
ポート 1
XXXXXXXXB
PDR2
ポート 2 データレジスタ
ポート 2
XXXXXXXXB
000003H
PDR3
ポート 3 データレジスタ
ポート 3
XXXXXXXXB
000004H
PDR4
ポート 4 データレジスタ
ポート 4
XXXXXXXXB
000005H
PDR5
ポート 5 データレジスタ
ポート 5
XXXXXXXXB
000006H
PDR6
ポート 6 データレジスタ
ポート 6
XXXXXXXXB
000007H
PDR7
ポート 7 データレジスタ
ポート 7
XXXXXXXXB
000008H
PDR8
ポート 8 データレジスタ
ポート 8
XXXXXXXXB
000009H
PDR9
ポート 9 データレジスタ
ポート 9
XXXXXXXXB
00000AH
PDRA
ポート A
XXXXXXXXB
ポート 7,
LCD コントローラ / ドライバ
XXXX 0 0 0 0B
00000BH
00000CH
LCDCMR
レジスタ名称
ポート A データレジスタ
ポート 7/COM 端子切換えレジスタ
OCP4
OCU コンペアレジスタ ch.4
00000FH
EIFR
ウェイクアップ割込みフラグレジスタ
000010H
DDR0
000011H
000012H
00000DH
00000EH
16 ビット入出力タイマ
XXXXXXXXB
XXXXXXXXB
( 使用禁止 )
ウェイクアップ割込み
XXXXXXX 0B
ポート 0 方向レジスタ
ポート 0
0 0 0 0 0 0 0 0B
DDR1
ポート 1 方向レジスタ
ポート 1
0 0 0 0 0 0 0 0B
DDR2
ポート 2 方向レジスタ
ポート 2
0 0 0 0 0 0 0 0B
000013H
DDR3
ポート 3 方向レジスタ
ポート 3
0 0 0 0 0 0 0 0B
000014H
DDR4
ポート 4 方向レジスタ
ポート 4
0 0 0 0 0 0 0 0B
000015H
DDR5
ポート 5 方向レジスタ
ポート 5
XXX 0 0 0 0 0B
000016H
DDR6
ポート 6 方向レジスタ
ポート 6
0 0 0 0 0 0 0 0B
000017H
DDR7
ポート 7 方向レジスタ
ポート 7
0 0 0 0 0 0 0 0B
000018H
DDR8
ポート 8 方向レジスタ
ポート 8
0 0 0 0 0 0 0 0B
000019H
DDR9
ポート 9 方向レジスタ
ポート 9
0 0 0 0 0 0 0 0B
00001AH
DDRA
ポート A 方向レジスタ
ポート A
0 0 0 0 0 0 0 0B
00001BH
ADER
アナログ入力許可レジスタ
ポート 6, A/D コンバータ
1 1 1 1 1 1 1 1B
OCP5
OCU コンペアレジスタ ch.5
16 ビット入出力タイマ
00001CH
00001DH
XXXXXXXXB
00001EH
( 使用禁止 )
00001FH
EICR
ウェイクアップ割込み許可レジスタ
000020H
SMR
シリアルモードレジスタ
000021H
SCR
シリアル制御レジスタ
000022H
SIDR/
SODR
000023H
SSR
000024H
000025H
XXXXXXXXB
SMCS1
シリアルインプットデータレジスタ /
シリアルアウトプットデータレジスタ
ウェイクアップ割込み
0 0 0 0 0 0 0 0B
UART
(SCI)
000026H
SDR1
シリアルデータレジスタ 1
000027H
CDCR
通信プリスケーラ制御レジスタ
0 0 0 0 0 1 0 0B
XXXXXXXXB
0 0 0 0 1 X 0 0B
シリアルステータスレジスタ
シリアルモード制御
ステータスレジスタ 1
0 0 0 0 0 0 0 0B
XXXX 0 0 0 0B
I/O 拡張シリアル
インタフェース 1
通信プリスケーラ
レジスタ
0 0 0 0 0 0 1 0B
XXXXXXXXB
0 XXX 1 1 1 1B
（続く）
DS07–13707–5
21
MB90520B シリーズ
アドレス
000028H
000029H
00002AH
レジスタ
略称
SMCS2
SDR2
レジスタ名称
00002DH
00002EH
00002FH
OCS45
OCS67
OCU 制御ステータスレジスタ ch.67
EIRR
DTP/ 割込み要因レジスタ
000036H
000037H
000038H
ELVR
要求レベル設定レジスタ
OCP6
OCU コンペアレジスタ ch.6
ADCS
A/D 制御ステータスレジスタ
0 0 0 0 XX 0 0B
XXX 0 0 0 0 0B
0 0 0 0 0 0 0 0B
XXXXXXXXB
DTP / 外部割込み回路
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
XXXXXXXXB
16 ビット入出力タイマ
XXXXXXXXB
0 0 0 0 0 0 0 0B
8/10 ビット
A/D コンバータ
ADCR
A/D データレジスタ
00003AH
DADR0
D/A コンバータデータレジスタ ch.0
00003BH
DADR1
D/A コンバータデータレジスタ ch.1
00003CH
DACR0
D/A 制御レジスタ 0
00003DH
DACR1
D/A 制御レジスタ 1
00003EH
CLKR
クロック出力許可レジスタ
000039H
XXX 0 0 0 0 0B
16 ビット入出力タイマ
000031H
000035H
XXXXXXXXB
0 0 0 0 XX 0 0B
OCU 制御ステータスレジスタ ch.45
DTP/ 割込み許可レジスタ
000034H
0 0 0 0 0 0 1 0B
( 使用禁止 )
ENIR
000033H
I/O 拡張シリアル
インタフェース 2
シリアルデータレジスタ 2
000030H
000032H
初期値
XXXX 0 0 0 0B
シリアルモード制御
ステータスレジスタ 2
00002BH
00002CH
リソース名
00003FH
0 0 0 0 0 0 0 0B
XXXXXXXXB
0 0 0 0 1 XXXB
XXXXXXXXB
8 ビット
D/A コンバータ
XXXXXXXXB
XXXXXXX 0B
XXXXXXX 0B
クロックモニタ機能
XXXX 0 0 0 0B
( 使用禁止 )
000040H
PRLL0
PPG0 リロードレジスタ L
XXXXXXXXB
000041H
PRLH0
PPG0 リロードレジスタ H
XXXXXXXXB
000042H
PRLL1
PPG1 リロードレジスタ L
XXXXXXXXB
8/16 ビット PPG タイマ
0, 1
000043H
PRLH1
PPG1 リロードレジスタ H
000044H
PPGC0
PPG0 動作モード制御レジスタ
0 X 0 0 0 XX 1B
000045H
PPGC1
PPG1 動作モード制御レジスタ
0 X 0 0 0 0 0 1B
000046H
PPGOE
PPG0, PPG1 出力制御レジスタ
0 0 0 0 0 0 0 0B
000047H
000048H
000049H
00004AH
00004BH
00004CH
00004DH
00004EH
00004FH
22
XXXXXXXXB
( 使用禁止 )
TMCSR0
0 0 0 0 0 0 0 0B
タイマ制御ステータスレジスタ ch.0
TMR0/
TMRLR0
16 ビットタイマレジスタ ch.0/
16 ビットリロードレジスタ ch.0
TMCSR1
タイマ制御ステータスレジスタ ch.1
TMR1/
TMRLR1
16 ビット
リロードタイマ 0
XXXX 0 0 0 0B
XXXXXXXXB
XXXXXXXXB
0 0 0 0 0 0 0 0B
16 ビットタイマレジスタ ch.1/
16 ビットリロードレジスタ ch.1
16 ビット
リロードタイマ 1
XXXX 0 0 0 0B
XXXXXXXXB
XXXXXXXXB
（続く）
DS07–13707–5
MB90520B シリーズ
アドレス
000050H
000051H
000052H
000053H
000054H
レジスタ
略称
レジスタ名称
000057H
000058H
ICU データレジスタ ch.0
IPCP1
ICU データレジスタ ch.1
ICS01
ICU 制御ステータスレジスタ
00005BH
00005CH
00005DH
00005EH
00005FH
000060H
000061H
000062H
000063H
000064H
000065H
000066H
000067H
000068H
TCDT0
XXXXXXXXB
XXXXXXXXB
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
16 ビット入出力タイマ
TCCS0
フリーランタイマ制御ステータス
レジスタ 0
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
( 使用禁止 )
XXXXXXXXB
OCP0
OCU コンペアレジスタ ch.0
OCP1
OCU コンペアレジスタ ch.1
OCP2
OCU コンペアレジスタ ch.2
OCP3
OCU コンペアレジスタ ch.3
OCS01
OCU 制御ステータスレジスタ ch.0, ch.1
OCS23
OCU 制御ステータスレジスタ ch.2, ch.3
TCDT1
フリーランタイマデータレジスタ 1
XXXXXXXXB
XXXXXXXXB
16 ビット入出力タイマ
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
0 0 0 0 XX 0 0B
16 ビット入出力タイマ
XXX 0 0 0 0 0B
0 0 0 0 XX 0 0B
XXX 0 0 0 0 0B
0 0 0 0 0 0 0 0B
16 ビット入出力タイマ
TCCS1
XXXXXXXXB
XXXXXXXXB
フリーランタイマ制御ステータス
レジスタ 1
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
( 使用禁止 )
00006AH
LCR0
LCDC 制御レジスタ 0
00006BH
LCR1
LCDC 制御レジスタ 1
OCP7
OCU コンペアレジスタ ch.7
00006CH
16 ビット入出力タイマ
フリーランタイマデータレジスタ 0
000069H
00006DH
XXXXXXXXB
( 使用禁止 )
000059H
00005AH
初期値
XXXXXXXXB
IPCP0
000055H
000056H
リソース名
LCD コントローラ /
ドライバ
0 0 0 1 0 0 0 0B
0 0 0 0 0 0 0 0B
XXXXXXXXB
00006EH
16 ビット入出力タイマ
XXXXXXXXB
( 使用禁止 )
00006FH
ROMM
ROM ミラー機能選択レジスタ
000070H
∼
00007FH
VRAM
LCD 表示用データメモリ
000080H
UDCR0
アップダウンカウントレジスタ 0
000081H
UDCR1
アップダウンカウントレジスタ 1
ROM ミラー機能
選択モジュール
XXXXXXX1B
LCD コントローラ /
ドライバ
XXXXXXXXB
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
8/16 ビットアップダウン
カウンタ / タイマ 0, 1
000082H
RCR0
リロードコンペアレジスタ 0
000083H
RCR1
リロードコンペアレジスタ 1
0 0 0 0 0 0 0 0B
000084H
CSR0
カウンタステータスレジスタ 0
0 0 0 0 0 0 0 0B
（続く）
DS07–13707–5
0 0 0 0 0 0 0 0B
23
MB90520B シリーズ
アドレス
レジスタ
略称
000080H
UDCR0
アップダウンカウントレジスタ 0
000081H
UDCR1
アップダウンカウントレジスタ 1
レジスタ名称
000082H
RCR0
リロードコンペアレジスタ 0
000083H
RCR1
リロードコンペアレジスタ 1
000084H
CSR0
カウンタステータスレジスタ 0
000085H
000086H
000087H
000088H
0 0 0 0 0 0 0 0B
8/16 ビットアップダウン
カウンタ / タイマ 0, 1
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
＊3
X 0 0 0 0 0 0 0B
CCR0
カウンタ制御レジスタ 0
CSR1
カウンタステータスレジスタ 1
8/16 ビットアップダウン
カウンタ / タイマ 0, 1
( 予約領域 )
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
＊3
X 0 0 0 0 0 0 0B
8/16 ビットアップダウン
カウンタ / タイマ 0, 1
X 0 0 0 0 0 0 0B
ポート 0
入力プルアップ抵抗設定レジスタ
ポート 0
0 0 0 0 0 0 0 0B
RDR1
ポート 1
入力プルアップ抵抗設定レジスタ
ポート 1
0 0 0 0 0 0 0 0B
RDR4
ポート 4
入力プルアップ抵抗設定レジスタ
ポート 4
0 0 0 0 0 0 0 0B
CCR1
カウンタ制御レジスタ 1
00008CH
RDR0
00008DH
00008EH
00008BH
初期値
0 0 0 0 0 0 0 0B
( 予約領域 )
000089H
00008AH
リソース名
00008FH
∼
00009DH
( 使用禁止 )
( システム使用領域 ) ＊ 4
00009EH
PACSR
アドレス検出
コントロールレジスタ
アドレス一致検出機能
0 0 0 0 0 0 0 0B
00009FH
DIRR
遅延割込み要求出力 /
解除レジスタ
遅延割込み発生
モジュール
XXXXXXX 0B
0000A0H
LPMCR
低消費電力モード制御レジスタ
0000A1H
CKSCR
クロック選択レジスタ
0000A2H
∼
0000A7H
0 0 0 1 1 0 0 0B
ウォッチドッグタイマ
XXXXXXXXB
タイムベースタイマ
1 XX 0 0 0 0 0B
時計タイマ
1 X 0 0 1 0 0 0B
1 M ビット
フラッシュメモリ
0 0 0 X 0 0 0 0B
1 1 1 1 1 1 0 0B
( 使用禁止 )
0000A8H
WDTC
ウォッチドッグタイマ制御レジスタ
0000A9H
TBTC
タイムベースタイマ制御レジスタ
0000AAH
WTC
時計タイマ制御レジスタ
0000ABH
∼
0000ADH
0000AEH
低消費電力
( スタンバイ ) モード
( 使用禁止 )
FMCS
フラッシュメモリ制御ステータスレジスタ
0000AFH
( 使用禁止 )
0000B0H
ICR00
割込み制御レジスタ 00
0000B1H
ICR01
割込み制御レジスタ 01
0 0 0 0 0 1 1 1B
0 0 0 0 0 1 1 1B
割込み
コントローラ
0000B2H
ICR02
割込み制御レジスタ 02
0000B3H
ICR03
割込み制御レジスタ 03
0 0 0 0 0 1 1 1B
0000B4H
ICR04
割込み制御レジスタ 04
0 0 0 0 0 1 1 1B
（続く）
24
0 0 0 0 0 1 1 1B
DS07–13707–5
MB90520B シリーズ
（続き）
アドレス
レジスタ
略称
0000B5H
ICR05
割込み制御レジスタ 05
0 0 0 0 0 1 1 1B
0000B6H
ICR06
割込み制御レジスタ 06
0 0 0 0 0 1 1 1B
0000B7H
ICR07
割込み制御レジスタ 07
0 0 0 0 0 1 1 1B
0000B8H
ICR08
割込み制御レジスタ 08
0 0 0 0 0 1 1 1B
0000B9H
ICR09
割込み制御レジスタ 09
レジスタ名称
リソース名
初期値
0 0 0 0 0 1 1 1B
割込み
コントローラ
0000BAH
ICR10
割込み制御レジスタ 10
0000BBH
ICR11
割込み制御レジスタ 11
0 0 0 0 0 1 1 1B
0000BCH
ICR12
割込み制御レジスタ 12
0 0 0 0 0 1 1 1B
0000BDH
ICR13
割込み制御レジスタ 13
0 0 0 0 0 1 1 1B
0000BEH
ICR14
割込み制御レジスタ 14
0 0 0 0 0 1 1 1B
0000BFH
ICR15
割込み制御レジスタ 15
0 0 0 0 0 1 1 1B
0000C0H
∼
0000FFH
( 使用禁止 ) ＊ 1
000100H
∼
00####H
(RAM 領域 ) ＊ 2
00####H
∼
001FEFH
( 予約領域 ) ＊ 3
001FF0H
001FF1H
PADR0
検出アドレス設定レジスタ 0 ( 下位 )
XXXXXXXXB
検出アドレス設定レジスタ 0 ( 中位 )
XXXXXXXXB
001FF2H
検出アドレス設定レジスタ 0 ( 上位 )
001FF3H
検出アドレス設定レジスタ 1 ( 下位 )
001FF4H
PADR1
001FF5H
0 0 0 0 0 1 1 1B
アドレス一致
検出機能
XXXXXXXXB
XXXXXXXXB
検出アドレス設定レジスタ 1 ( 中位 )
XXXXXXXXB
検出アドレス設定レジスタ 1 ( 上位 )
XXXXXXXXB
001FF6H
∼
001FFFH
( 予約領域 ) ＊ 3
初期値についての説明
0 ：このビットの初期値は “0” です。
1 ：このビットの初期値は “1” です。
X ：このビットの初期値は不定です。
＊ 1：アドレス 0000C0H ∼ 0000FFH の領域は , アクセス禁止領域です。「■メモリマップ」を参照してください。
＊ 2：“ (RAM 領域 ) ” については , 「■メモリマップ」を参照してください。
＊ 3：“ ( 予約領域 ) ” は , システム内で使用するアドレスのため , 使用禁止です。
＊ 4：“ ( システム使用領域 ) ” は , 評価ツール用のレジスタ設定領域です。
（注意事項）・ LPMCR/CKSCR/WDTC では , リセットの種類により , 初期化される場合と , 初期化されない場合があります
が , 初期化される場合の初期値が記述されています。
・“ (RAM 領域 ) ” と “ ( 予約領域 ) ” の境界 “####H” は品種ごとに変わります。詳細は「■メモリマップ」を
参照してください。
・ OCU コンペアレジスタ ch.0 ∼ ch.3 は 16 ビットフリーランタイマ 0 を , OCU コンペアレジスタ ch.4 ∼ ch.7
は 16 ビットフリーランタイマ 1 を使用します。なお , 16 ビットフリーランタイマ 0 はインプットキャプ
チャ 0, 1 (ICU) でも使用します。
DS07–13707–5
25
MB90520B シリーズ
■ 割込み要因と割込みベクタ , 割込み制御レジスタ
EI2OS
割込み要因
割込みベクタ
割込み制御レジスタ
対応
番号
アドレス
ICR
アドレス
×
#08
FFFFDCH
⎯
⎯
INT 9 命令
×
#09
FFFFD8H
⎯
⎯
例外処理
×
#10
FFFFD4H
⎯
⎯
8/10 ビット A/D コンバータ
○
#11
FFFFD0H
FFFFCCH
0000B0H
×
#12
ICR00
タイムベースタイマ
DTP0/DTP1 ( 外割り 0/ 外割り 1)
○
#13
FFFFC8H
FFFFC4H
0000B1H
×
#14
ICR01
16 ビットフリーランタイマ 0 オーバフロー
I/O 拡張シリアルインタフェース 1
○
#15
FFFFC0H
FFFFBCH
0000B2H
×
#16
ICR02
ウェイクアップ割込み
I/O 拡張シリアルインタフェース 2
○
#17
FFFFB8H
FFFFB4H
0000B3H
○
#18
ICR03
DTP2/DTP3 ( 外割り 2/ 外割り 3)
8/16 ビット PPG タイマ 0 カウンタボロー
×
#19
FFFFB0H
FFFFACH
0000B4H
○
#20
ICR04
DTP4/DTP5 ( 外割り 4/ 外割り 5)
8/16 ビットアップダウンカウンタ / タイマ 0
コンペア一致
○
#21
FFFFA8H
ICR05
0000B5H
ICR06
0000B6H
ICR07
0000B7H
ICR08
0000B8H
ICR09
0000B9H
ICR10
0000BAH
ICR11
0000BBH
ICR12
0000BCH
ICR13
0000BDH
ICR14
0000BEH
ICR15
0000BFH
リセット
8/16 ビットアップダウンカウンタ / タイマ 0
オーバフロー , アップ / ダウン反転
○
#22
FFFFA4H
8/16 ビット PPG タイマ 1 カウンタボロー
×
#23
FFFFA0H
DTP6/DTP7 ( 外割り 6/ 外割り 7)
○
#24
FFFF9CH
アウトプットコンペア 1 (OCU) ch.4, ch.5 一致
○
#25
FFFF98H
時計タイマ
×
#26
FFFF94H
アウトプットコンペア 1 (OCU) ch.6, ch.7 一致
○
#27
FFFF90H
16 ビットフリーランタイマ 1 オーバフロー
×
#28
FFFF8CH
8/16 ビットアップダウンカウンタ / タイマ 1
コンペア一致
○
#29
FFFF88H
8/16 ビットアップダウンカウンタ / タイマ 1
オーバフロー , アップ / ダウン反転
○
#30
FFFF84H
インプットキャプチャ 0 (ICU) 取込み
○
#31
FFFF80H
インプットキャプチャ 1 (ICU) 取込み
○
#32
FFFF7CH
アウトプットコンペア 0 (OCU) ch.0 一致
○
#33
FFFF78H
アウトプットコンペア 0 (OCU) ch.1 一致
○
#34
FFFF74H
アウトプットコンペア 0 (OCU) ch.2 一致
○
#35
FFFF70H
アウトプットコンペア 0 (OCU) ch.3 一致
○
#36
FFFF6CH
UART (SCI) 受信完了
◎
#37
FFFF68H
16 ビットリロードタイマ 0
○
#38
FFFF64H
UART (SCI) 送信完了
◎
#39
FFFF60H
16 ビットリロードタイマ 1
○
#40
FFFF5CH
フラッシュメモリ
×
#41
FFFF58H
遅延割込み発生モジュール
×
#42
FFFF54H
○：使用可能
26
優先度
高い
低い
2
×：使用不可 ◎：使用可能 , EI OS 停止機能付き
DS07–13707–5
MB90520B シリーズ
■ 周辺リソース
1. I/O ポート
・ I/O ポートは汎用入出力ポート ( パラレル I/O ポート ) として使用できます。
MB90520B シリーズでは , 11 ポート (85 本 )
用意されています。各ポートは , 周辺機能の入出力端子と兼用になっています。
・ポートデータレジスタ (PDR) によって , 出力データを I/O 端子に出力し , I/O ポートに入力された信号を取込む機能が
あります。
また , ポート方向レジスタ (DDR) によって , I/O 端子の入出力方向をビット単位で設定することができます。
・以下に各ポートと端子を兼用している周辺機能を示します。
ポート端子名兼用周辺機能端子名
ポート 0
ポート 1
ポート 2
P00 ∼ P06
INT0 ∼ INT6
⎯
P07
兼用周辺機能名
外部割込み
兼用なし
P10 ∼ P17
WI0 ∼ WI7
ウェイクアップ割込み
P20 ∼ P23
IN00 ∼ IN11
インプットキャプチャ ( ユニット 0)
P24, P25
AIN0, BIN0
8/16 ビットアップダウンカウンタ / タイマ 0
P26
ZIN0/INT7
8/16 ビットアップダウンカウンタ / タイマ 0/ 外部割込み
⎯
P30
兼用なし
P31
CKOT
クロックモニタ機能
P32 ∼ P35
OUT0 ∼ OUT3
アウトプットコンペア ( ユニット 0)
P36, P37
PPG00, PPG01
8/16 ビット PPG タイマ 0
P40, P41
PPG10, PPG11
8/16 ビット PPG タイマ 1
P42 ∼ P44
SIN0, SOT0, SCK0
UART (SCI)
P45 ∼ P47
SIN1, SOT1, SCK1
I/O 拡張シリアルインタフェース 0
P50 ∼ P52
SIN2/AIN1,
SOT1/BIN1,
SCK1/ZIN1
8/16 ビットアップダウンカウンタ / タイマ 0
I/O 拡張シリアルインタフェース 1
P53, P54
DA0, DA1
8 ビット D/A コンバータ
P60 ∼ P67
AN0 ∼ AN7
8/16 ビット A/D コンバータ
P70 ∼ P73
TIN0/OUT4,
TOT0/OUT5,
TIN1/OUT6,
TOT1/OUT7
16 ビットリロードタイマ 0, 1
アウトプットコンペア ( ユニット 1)
P74 ∼ P77
COM0 ∼ COM3
LCD コントロールドライバコモン出力
ポート 8
P80 ∼ P87
SEG16 ∼ SEG23
LCD コントロールドライバセグメント出力
ポート 9
P90 ∼ P97
SEG24 ∼ SEG31
LCD コントロールドライバセグメント出力
ポート A
PA0 ∼ PA7
SEG8 ∼ SEG15
LCD コントロールドライバセグメント出力
ポート 3
ポート 4
ポート 5
ポート 6
ポート 7
（注意事項）
・ポート 9 は , N-ch オープンドレイン出力形式の汎用入出力ポートです。
・ポート 9 を出力として使用する場合は , 外部にプルアップ抵抗を接続してください。
・ポート 6 は , アナログ入力端子と兼用しており , 汎用ポートとして使用する場合は , 必ず対応するアナログ入力許可レ
ジスタ (ADER) のビットを “0” に設定してください。また , ADER の内容はリセットで “FFH” に初期化されます。
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MB90520B シリーズ
・ブロックダイヤグラム
P00 ∼ P07, P10 ∼ P17
プルアップ抵抗
オプション
接続 / 切断選択
周辺機能入力
PDR ( ポートデータレジスタ )
P-ch
内部データバス
PDR リード
出力ラッチ
P-ch
PDR ライト
端子
DDR ( ポート方向レジスタ )
方向ラッチ
N-ch
DDR ライト
スタンバイ制御 (SPL ＝ 1)
DDR リード
スタンバイ制御：ストップモード (SPL ＝ 1) , タイムベースタイマモード (SPL ＝ 1) ,
時計モード (SPL ＝ 1) , ハードウェアスタンバイモードの制御
P20 ∼ P27
周辺機能入力
PDR ( ポートデータレジスタ )
内部データバス
PDR リード
出力ラッチ
P-ch
PDR ライト
端子
DDR ( ポート方向レジスタ )
方向ラッチ
N-ch
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
スタンバイ制御：ストップモード (SPL ＝ 1) , タイムベースタイマモード (SPL ＝ 1) ,
時計モード (SPL ＝ 1) , ハードウェアスタンバイモードの制御
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DS07–13707–5
MB90520B シリーズ
P40 ∼ P47
プルアップ抵抗
オプション
接続 / 切断選択
周辺機能入力 *
PDR ( ポートデータレジスタ )
周辺機能出力 *
周辺機能出力許可 *
P-ch
内部データバス
PDR リード
出力ラッチ
P-ch
PDR ライト
端子
DDR ( ポート方向レジスタ )
N-ch
方向ラッチ
DDR ライト
スタンバイ制御 (SPL ＝ 1)
DDR リード
スタンバイ制御：ストップモード (SPL ＝ 1) , タイムベースタイマモード (SPL ＝ 1) ,
時計モード (SPL ＝ 1) , ハードウェアスタンバイモードの制御
*：周辺機能入出力は周辺機能の入出力に対応します。
P30 ∼ P37, P50 ∼ P52, P70 ∼ P73
周辺機能入力 *
PDR ( ポートデータレジスタ )
周辺機能出力 *
周辺機能出力許可 *
内部データバス
PDR リード
P-ch
出力ラッチ
PDR ライト
端子
DDR ( ポート方向レジスタ )
N-ch
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
スタンバイ制御：ストップモード (SPL ＝ 1) , タイムベースタイマモード (SPL ＝ 1) ,
時計モード (SPL ＝ 1) , ハードウェアスタンバイモードの制御
*：周辺機能入出力は周辺機能の入出力に対応します。
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MB90520B シリーズ
P53, P54
D/A アナログ端子
出力許可
D/A アナログ出力
内部データバス
PDR ( ポートデータレジスタ )
PDR リード
出力ラッチ
P-ch
PDR ライト
端子
DDR ( ポート方向レジスタ )
方向ラッチ
N-ch
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
スタンバイ制御：ストップモード (SPL ＝ 1) , タイムベースタイマモード (SPL ＝ 1) ,
時計モード (SPL ＝ 1) , ハードウェアスタンバイモードの制御
P74 ∼ P77
コモン端子
出力許可
内部データバス
PDR ( ポートデータレジスタ )
LCD コモン出力
PDR リード
出力ラッチ
P-ch
PDR ライト
端子
DDR ( ポート方向レジスタ )
方向ラッチ
N-ch
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
スタンバイ制御：ストップモード (SPL ＝ 1) , タイムベースタイマモード (SPL ＝ 1) ,
時計モード (SPL ＝ 1) , ハードウェアスタンバイモードの制御
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MB90520B シリーズ
P60 ∼ P67
アナログ入力
内部データバス
PDR ( ポートデータレジスタ )
PDR リード
出力ラッチ
P-ch
PDR ライト
端子
DDR ( ポート方向レジスタ )
方向ラッチ
N-ch
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
スタンバイ制御：ストップモード (SPL ＝ 1) , タイムベースタイマモード (SPL ＝ 1) ,
時計モード (SPL ＝ 1) , ハードウェアスタンバイモードの制御
P80 ∼ P87, PA0 ∼ PA7
セグメント端子
出力許可
PDR ( ポートデータレジスタ )
LCD セグメント出力
内部データバス
PDR リード
出力ラッチ
P-ch
PDR ライト
端子
DDR ( ポート方向レジスタ )
方向ラッチ
N-ch
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
スタンバイ制御：ストップモード (SPL ＝ 1) , タイムベースタイマモード (SPL ＝ 1) ,
時計モード (SPL ＝ 1) , ハードウェアスタンバイモードの制御
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31
MB90520B シリーズ
P90 ∼ P97
セグメント端子
出力許可
PDR ( ポートデータレジスタ )
LCD
セグメント
出力
内部データバス
PDR リード
出力ラッチ
PDR ライト
端子
DDR ( ポート方向レジスタ )
方向ラッチ
N-ch
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
スタンバイ制御：ストップモード (SPL ＝ 1) , タイムベースタイマモード (SPL ＝ 1) ,
時計モード (SPL ＝ 1) , ハードウェアスタンバイモードの制御
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MB90520B シリーズ
2. タイムベースタイマ
・タイムベースタイマは , メインクロック ( 発振クロック：HCLK の 2 分周 ) に同期してカウントアップする 18 ビットの
フリーランカウンタ ( タイムベースタイマカウンタ ) です。
・ 4 種類のインターバル時間を選択でき , インターバル時間ごとに割込み要求を発生できます。
・発振安定待ち時間用タイマやウォッチドッグタイマなど周辺機能に動作クロックを供給しています。
・タイムベースタイマのインターバル時間
内部カウントクロック周期
インターバル時間
212/HCLK ( 約 1.024 ms)
2/HCLK (0.5 µs)
214/HCLK ( 約 4.096 ms)
216/HCLK ( 約 16.384 ms)
219/HCLK ( 約 131.072 ms)
・ HCLK：発振クロック周波数
・ ( ) 内は , 発振クロック周波数が 4 MHz の場合の値です。
・タイムベースタイマから供給されるクロック周期
クロック供給先
クロック周期
10
2 /HCLK ( 約 0.256 ms)
メインクロックの
発振安定待ち
213/HCLK ( 約 2.048 ms)
215/HCLK ( 約 8.192 ms)
217/HCLK ( 約 32.768 ms)
212/HCLK ( 約 1.024 ms)
ウォッチドッグタイマ
214/HCLK ( 約 4.096 ms)
216/HCLK ( 約 16.384 ms)
219/HCLK ( 約 131.072 ms)
PPG タイマ
29/HCLK ( 約 0.128 ms)
・ HCLK：発振クロック周波数
・ ( ) 内は , 発振クロック周波数が 4 MHz の場合の値です。
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・ブロックダイヤグラム
ウォッチドッグ
タイマへ
PPG タイマへ
タイムベースタイマカウンタ
HCLK の
2 分周
× 21 × 22 × 23
× 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215 × 216 × 217 × 218
OF
OF
OF
OF
クロック制御部
発振安定待ち時間
セレクタへ
リセット＊ 1
ストップモードなどの解除＊ 2
クロックモードの切換え＊ 3
カウンタ
クリア回路
TBOF クリア
インターバル
タイマセレクタ
TBOF セット
タイムベースタイマ制御レジスタ
(TBTC)
TBIE TBOF TBR TBC1 TBC0
タイムベースタイマ割込み信号
OF
HCLK
＊1
＊2
＊3
：オーバフロー
：発振クロック周波数
：パワーオンリセット , ハードウェアスタンバイモードの解除 , ウォッチドッグリセット
：ストップモード , メイン時計モード , PLL 時計モード , 擬似時計モードの解除
：メイン→ PLL クロック , サブ→メインクロック , サブ→ PLL クロック
タイムベースタイマの実際の割込み要求番号は次のとおりです。
割込み要求番号：#12 (0CH)
34
DS07–13707–5
MB90520B シリーズ
3. ウォッチドッグタイマ
・ウォッチドッグタイマは , プログラム暴走対策として用意されているタイマカウンタです。
・ウォッチドッグタイマは , タイムベースタイマまたは時計タイマをカウントクロックとする 2 ビットのカウンタです。
・ウォッチドッグタイマは , 起動後 , 2 ビットカウンタがオーバフローするまでの時間内にクリアされない場合 , CPU を
リセットします。
・ウォッチドッグタイマのインターバル時間
HCLK：発振クロック (4 MHz)
SCLK：サブクロック (8.192 kHz)
最小
最大
クロック周期
最小
最大
クロック周期
約 3.58 ms
約 4.61 ms
214 ± 211 / HCLK
約 0.438 s
約 0.563 s
212 ± 29 / SCLK
約 14.33 ms
約 18.30 ms
216 ± 213 / HCLK
約 3.500 s
約 4.500 s
215 ± 212 / SCLK
約 57.23 ms
約 73.73 ms
218 ± 215 / HCLK
約 7.000 s
約 9.000 s
216 ± 213 / SCLK
約 458.75 ms
約 589.82 ms
221 ± 218 / HCLK
約 14.00 s
約 18.00 s
217 ± 214 / SCLK
（注意事項）・ウォッチドッグタイマのインターバル時間の最大 , 最小は , カウンタクリアのタイミングで決まります。
・ウォッチドッグタイマは , タイムベースタイマまたは , 時計タイマの桁上がり信号をカウントする 2 ビット
のカウンタにより構成されていますので , HCLK にて動作している場合は , タイムベースタイマを , SCLK に
て動作している場合は , 時計タイマをクリアしますと, ウォッチドッグリセットの発生時間が長くなります。
・ウォッチドッグタイマのカウントクロック
WTC：WDCS
HCLK：発振クロック
PCLK：PLL クロック
0 に設定
時計タイマ出力にて動作
1 に設定
タイムベースタイマ出力にて動作
SCLK：サブクロック
時計タイマ出力にて動作
・ウォッチドッグタイマの停止要因
1：パワーオンリセットにより停止
2：ハードウェアスタンバイ解除によるリセット動作
3：ウォッチドッグリセット
・ウォッチドッグタイマのクリア要因
1：RST 端子による外部リセット入力
2：ソフトウェアリセットビットへの “0” 設定
3：ウォッチドッグ制御ビットへの “0” 設定 (2 回目以降 )
4：スリープモードへの移行 ( ウォッチドッグタイマをクリアし , カウントを一時停止 )
5：擬似時計モードへの移行 ( ウォッチドッグタイマをクリアし , カウントを一時停止 )
6：時計モードへの移行 ( ウォッチドッグタイマをクリアし , カウントを一時停止 )
7：ストップモードへの移行 ( ウォッチドッグタイマをクリアし , カウントを一時停止 )
DS07–13707–5
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MB90520B シリーズ
・ブロックダイヤグラム
ウォッチドッグタイマ制御レジスタ (WDTC)
PONR STBR WRST ERST SRST WTE
WT1
WT0
2
ウォッチドッグタイマ
起動
リセットの発生
スリープモードに移行
擬似時計モードに移行
時計モードに移行
ストップモードに移行
カウンタ
クリア
制御回路
カウント
クロック
セレクタ
2 ビット
カウンタ
ウォッチドッグ
タイマ
リセット
発生回路
内部リセット
発生回路へ
クリア
4
4
( タイムベースタイマカウンタ )
メインクロック
(HCLK の 2 分周 )
× 21 × 22
× 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215 × 216 × 217 × 218
( 時計カウンタ )
サブクロック
× 21 × 22
× 25 × 26 × 27 × 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215
HCLK：発振クロック周波数
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DS07–13707–5
MB90520B シリーズ
4. 8/16 ビット PPG (Programmable Pulse Generator) タイマ 0, 1
・ 8/16 ビット PPG タイマ 0, 1 は , 以下に示す各動作モードでの周期および , 0 ∼ 100％のデューティ比パルス出力が可能
な 2 チャネルのリロードタイマモジュール (PPG0, PPG1) です。
2 チャネルのモジュールを組み合わせることにより , 以
下の各動作モードを設定できます。
動作モード
8 ビット
PPG 出力
2 ch 独立
動作モード
16 ビット
PPG 出力
動作モード
8 ＋ 8 ビット
PPG 出力
動作モード *1
PPG00, PPG01 (PPG ch0)
カウント
クロック *2
PPG10, PPG11 (PPG ch1)
インターバル時間出力パルス時間インターバル時間出力パルス時間
φ/1 (62.5 ns)
1/φ ∼ 28/φ
1/φ ∼ 29/φ
1/φ ∼ 28/φ
1/φ ∼ 29/φ
φ/2 (125 ns)
2/φ ∼ 29/φ
22/φ ∼ 210/φ
2/φ ∼ 29/φ
22/φ ∼ 210/φ
φ/4 (250 ns)
22/φ ∼ 210/φ
23/φ ∼ 211/φ
22/φ ∼ 210/φ
23/φ ∼ 211/φ
φ/8 (500 ns)
23/φ ∼ 211/φ
24/φ ∼ 212/φ
23/φ ∼ 211/φ
24/φ ∼ 212/φ
φ/16 (1000 ns)
24/φ ∼ 212/φ
25/φ ∼ 213/φ
24/φ ∼ 212/φ
25/φ ∼ 213/φ
HCLK/512 (128 µs)
29/HCLK ∼
217/HCLK
210/HCLK ∼
218/HCLK
29/HCLK ∼
217/HCLK
210/HCLK ∼
218/HCLK
φ/1 (62.5 ns)
1/φ ∼ 216/φ
1/φ ∼ 217/φ
1/φ ∼ 216/φ
1/φ ∼ 217/φ
φ/2 (125 ns)
2/φ ∼ 217/φ
22/φ ∼ 218/φ
2/φ ∼ 217/φ
22/φ ∼ 218/φ
φ/4 (250 ns)
22/φ ∼ 218/φ
23/φ ∼ 219/φ
22/φ ∼ 218/φ
23/φ ∼ 219/φ
φ/8 (500 ns)
23/φ ∼ 219/φ
24/φ ∼ 220/φ
23/φ ∼ 219/φ
24/φ ∼ 220/φ
φ/16 (1000 ns)
24/φ ∼ 220/φ
25/φ ∼ 221/φ
24/φ ∼ 220/φ
25/φ ∼ 221/φ
HCLK/512 (128 µs)
29/HCLK ∼
225/HCLK
210/HCLK ∼
226/HCLK
29/HCLK ∼
225/HCLK
210/HCLK ∼
226/HCLK
φ/1 (62.5 ns)
1/φ ∼ 26/φ
1/φ ∼ 29/φ
1/φ ∼ 216/φ
1/φ ∼ 217/φ
φ/2 (125 ns)
2/φ ∼ 29/φ
22/φ ∼ 210/φ
2/φ ∼ 217/φ
22/φ ∼ 218/φ
φ/4 (250 ns)
22/φ ∼ 210/φ
23/φ ∼ 211/φ
22/φ ∼ 218/φ
23/φ ∼ 219/φ
φ/8 (500 ns)
23/φ ∼ 211/φ
24/φ ∼ 212/φ
23/φ ∼ 219/φ
24/φ ∼ 220/φ
φ/16 (1000 ns)
24/φ ∼ 212/φ
25/φ ∼ 213/φ
24/φ ∼ 220/φ
25/φ ∼ 221/φ
HCLK/512 (128 µs)
29/HCLK ∼
217/HCLK
210/HCLK ∼
218/HCLK
29/HCLK ∼
225/HCLK
210/HCLK ∼
226/HCLK
＊ 1:8＋8ビットPPG出力動作モードとは, 下位側8ビットをプリスケーラとして使用し, PPG出力動作させるモードです。
＊ 2: ( ) 内の数値は , マシンクロック周波数を 16 MHz とした場合の値です。
・PPG タイマのチャネルと PPG 端子
MB90520B シリーズの 8/16 ビット PP タイマのチャネルと PPG 端子の関係を示します。
PPG0
端子
PPG00 出力端子
端子
PPG01 出力端子
PPG1
端子
PPG10 出力端子
端子
PPG11 出力端子
DS07–13707–5
37
MB90520B シリーズ
・ブロックダイヤグラム
・8/16 ビット PPG タイマ 0
“H” レベル側データバス
“L” レベル側データバス
PPG0 リロード
レジスタ
PPG0 動作モード制御レジスタ (PPGC0)
PRLH0
(“H” レベル側 )
PRLL0
(“L” レベル側 )
PEN0
⎯
PE00 PIE0 PUF0
⎯
⎯
割込み
要求発生
R
PPG0 テンポラリ
バッファ (PRLBH0)
S
Q
2
リロードレジスタ
“L” レベル /“H” レベル
セレクタ
カウント開始値
予約
セレクト信号
リロード
クリア
パルスセレクタ
PPG0 ダウンカウンタ
(PCNT0)
動作モード制御信号
PPG1 アンダフロー
PPG0 アンダフロー
(PPG1 へ )
アンダフロー
CLK
反転
PPG0
出力ラッチ
端子
PPG00
PPG 出力制御回路
タイムベースタイマ出力
(HCLK/512)
周辺クロック (φ/1)
周辺クロック (φ/2)
周辺クロック (φ/4)
周辺クロック (φ/8)
周辺クロック (φ/16)
カウント
クロック
セレクタ
端子
PPG01
3
セレクト信号
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0 PE11 PE01
⎯
予約
HCLK
φ
38
：未定義
：予約ビット
：発振クロック周波数
：マシンクロック周波数
PPG01 出力制御レジスタ (PPGOE)
DS07–13707–5
MB90520B シリーズ
・8/16 ビット PPG タイマ 1
“H” レベル側データバス
“L” レベル側データバス
PPG1
リロード
レジスタ
動作モード
制御信号
PPG1 動作モード制御レジスタ
(PPGC1)
PRLL1
PRLH1
(“H”レベル側) (“L”レベル側)
⎯
PEN1
PE10 PIE1 PUF1 MD1
2
PPG1 テンポラリ
バッファ (PRLBH1)
リロードセレクタ
“L” レベル /“H” レベル
Q
セレクト信号
リロード
クリア
アンダ
PPG1 ダウンカウンタフロー
(PCNT1)
PPG1 アンダフロー
(PPG0 へ )
割込み
要求出力
R
S
カウント開始値
MD0 予約
反転
CLK
PPG1
出力ラッチ
端子
PPG10
PPG 出力制御回路
MD0
端子
PPG11
PPG0 アンダフロー
タイムベースタイマ出力
(PPG0 より )
(HCLK/512)
周辺クロック (φ/1)
周辺クロック (φ/2)
周辺クロック (φ/4)
周辺クロック (φ/8)
周辺クロック (φ/16)
カウント
クロック
セレクタ
3
セレクト信号
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0 PE11 PE01
PPG01 出力制御レジスタ (PPGOE)
⎯
予約
HCLK
φ
：未定義
：予約ビット
：発振クロック周波数
：マシンクロック周波数
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MB90520B シリーズ
5. 16 ビットリロードタイマ 0, 1 ( イベントカウント機能付き )
・ 16 ビットリロードタイマには , 以下の機能があります。
・カウントクロックは , 3 種類の内部クロックおよび , 外部イベントクロックから選択し , 設定できます。
・ 16 ビットリロードタイマ 0, 1 の起動は , ソフトフェアトリガまたは , 外部トリガから選択し , 設定できます。
・ 16 ビットリロードタイマ 0, 1 のアンダフローが発生した場合に , CPU へ割込みを発生させることができます。
また , 割込みを利用してインターバルタイマとして動作させることもできます。
・ 16 ビットリロードタイマ 0, 1 のアンダフローが発生した場合に , タイマ動作を停止させるワンショットモード , リロー
ドレジスタ値をタイマにロードしてカウント動作を継続するリロードモードを選択し , 設定できます。
・拡張インテリジェント I/O サービス (EI2OS) に対応しています。
・ MB90520B シリーズには , 16 ビットリロードタイマが 2 チャネル内蔵されています。
・16 ビットリロードタイマの動作モード
カウントクロック
起動トリガ
ソフトウェアトリガ
内部クロック
(3 種類あり )
外部トリガ
ソフトウェアトリガ
イベントクロック
外部トリガ
アンダフローが発生した場合の動作
ワンショットモード
リロードモード
ワンショットモード
リロードモード
ワンショットモード
リロードモード
ワンショットモード
リロードモード
・16 ビットリロードタイマのインターバル時間
カウントクロック
内部クロック
イベントクロック
カウントクロック周期
インターバル時間算出例
21T (0.125 µs)
0.125 µs ∼ 8.192 ms
23T (0.5 µs)
0.5 µs ∼ 32.768 ms
25T (2.0 µs)
2.0 µs ∼ 131.1 ms
3
2 T 以上
0.5 µs 以上
( 注意事項）( ) 内および , インターバル時間算出例は , マシンクロック周波数 16 MHz とした場合の値です。
T は , マシンサイクルで , 1/ マシンクロック周波数で算出された値です。
40
DS07–13707–5
MB90520B シリーズ
・ブロックダイヤグラム
内部データバス
TMRLR
16 ビットリロードレジスタ
リロード信号
TMR
リロード
制御回路
UF
16 ビットタイマレジスタ
CLK
カウントクロック生成回路
マシン
クロック
3
プリス
ケーラ
φ
ゲート
入力
有効
クロック
判定回路
ウエイト信号
内蔵周辺機能
への出力
クリア
トリガ
内部
クロック
端子
TIN
クロック
セレクタ
入力制御
回路
外部クロック
3
CLK
2
⎯
⎯
出力信号
生成回路
端子
EN
TOT
セレクト
信号
機能選択
⎯
出力制御回路
動作
制御回路
⎯ CSL1 CSL0 MOD2 MOD1 MOD0 OUTE OUTL RELD INTE UF CNTE TRG
タイマ制御ステータスレジスタ (TMCSR)
割込み要求出力
DS07–13707–5
41
MB90520B シリーズ
6. 16 ビット入出力タイマ
・ 16 ビット入出力タイマは , 16 ビットフリーランタイマ 2 チャネル , インプットキャプチャ2 チャネル , アウトプットコ
ンペア 8 チャネルにより構成されています。16 ビットフリーランタイマをベースに , アウトプットコンペアを使用し ,
8 種類の独立した波形を出力することができます。
また , インプットキャプチャを使用し , 入力パルス幅の測定 , 外部ク
ロック周期の測定を行うことができます。
・MB90520B に搭載されている入出力タイマの構成
16 ビットフリーランタイマ
アウトプットコンペア
インプットキャプチャ
16 ビット入出力タイマ
( ユニット 0)
16 ビットフリーランタイマ 0
アウトプットコンペア 0 ∼ 3
( ユニット 0)
インプットキャプチャ 0, 1
( ユニット 0)
16 ビット入出力タイマ
( ユニット 1)
16 ビットフリーランタイマ 1
アウトプットコンペア 4 ∼ 8
( ユニット 1)
⎯
・16 ビットフリーランタイマの機能
・ 16 ビットフリーランタイマのカウント値が , インプットキャプチャおよび , アウトプットコンペアの基準時間 ( ベース
タイム ) として使用されます。
・ 16 ビットフリーランタイマのオーバフローにより割込みを発生させることができます。
・拡張インテリジェント I/O サービス (EI2OS) を起動できます。
・ 16 ビットフリーランタイマ 0, 1 は , 外部からのリセット入力 , タイマクリアビット (TCCS：CLR ＝ 1) および , アウト
プットコンペア 0, 4 のコンペア一致により “0000H” にクリアすることができます。
・カウントクロック周期は , 以下の 4 種類から選択し , 設定することができます。
4/φ (250 ns) , 16/φ (1.0 µs) , 64/φ (4.0 µs) , 256/φ (16.0 µs)
( 注意事項 ) φ は , マシンクロック周波数です。( ) 内の数値は , マシンクロック 16 MHz の場合の値です。
・インプットキャプチャの機能
・外部トリガ入力端子 (IN00 または IN01/IN10 または IN11) から , トリガを入力し , 設定されたエッジが検出された場合
は , 16 ビットフリーランタイマの値を保持し , 割込み要求を発生させることができます。
・インプットキャプチャ0, 1 独立に , キャプチャ動作および , 割り込み要求を発生させることができます。
・拡張インテリジェント I/O サービス (EI2OS) を起動できます。
・検出するトリガエッジは , 立上りエッジ / 立下りエッジ / 両エッジから選択し , 設定することができます。
・インプットキャプチャ0 を使用する場合は , IN00 または IN01 端子を使用することができますが , 片方をマスクして使
用することは出来ませんので , ご注意ください。
・インプットキャプチャ1 を使用する場合は , IN10 または IN11 端子を使用することができますが , 片方をマスクして使
用することは出来ませんので , ご注意ください。
・アウトプットコンペアの機能
・ 16 ビットフリーランタイマ 0, 1 のカウント値と , アウトプットコンペアレジスタ 0 ∼ 7 に設定された値を比較し , 一
致を検出した場合対応するアウトプットコンペア端子の出力レベルを反転したり , 16 ビットフリーランタイマを
“0000H” にクリアすることができます。
・拡張インテリジェント I/O サービス (EI2OS) を起動できます。
・アウトプットコンペア端子の出力レベルは , マイコン起動後に設定することができます。
・ 8 チャネルのアウトプットコンペアは , 独立に出力レベルを反転することができます。
また , 割込み要求も独立してい
ます。
42
DS07–13707–5
MB90520B シリーズ
・ブロックダイヤグラム
・16 ビットフリーランタイマ
インプットキャプチャ ,
アウトプットコンペアへ
カウント値出力
タイマデータレジスタ
(TCDT0, TCDT1 ＊ )
OF
16 ビットカウンタ
CLK
φ
STOP
CLR
プリスケーラ
アウトプットコンペア
レジスタ 0
( アウトプットコンペア
レジスタ 4 ＊ ) 一致信号
2
タイマ制御
ステータスレジスタ
(TCCS0, TCCS1 ＊ )
予約
IVF
内
部
デ
｜
タ
バ
ス
IVFE STOP MODE CLR CLK1 CLK0
フリーランタイマ
オーバフロー割込み要求
φ ：マシンクロック
OF ：オーバフロー
＊：16 ビットフリーランタイマ ch1 の場合の名称
・インプットキャプチャ
16 ビットフリーランタイマ 0
IN00
端子
エッジ検出回路
インプットキャプチャレジスタ 1 (IPCP0)
端子
IN01
IN10
端子
端子
IN11
インプットキャプチャ
制御ステータスレジスタ
(ICS01)
インプットキャプチャレジスタ 0 (IPCP1)
2
2
内
部
デ
｜
タ
バ
ス
ICP1 ICP0 ICE1 ICE0 EG11 EG10 EG01 EG00
インプットキャプチャ
割込み要求
DS07–13707–5
43
MB90520B シリーズ
・アウトプットコンペア
アウトプットコンペア
割込み要求
アウトプットコンペア制御
ステータスレジスタ
(OSC23, OSC67 ＊ )
⎯
⎯
⎯
CMOD OTE1 OTE0 OTD1 OTD0 IOP1 IOP0 IOE1 IOE0
⎯
⎯
CST1 CST0
2
タイマデータレジスタ
(TCDT0, TCDT1 ＊ )
2
16 ビットフリーランタイマ 0 (1 ＊ )
コンペア制御回路 3 (7 ＊ )
OCP3 (OCP7 ＊ )
アウトプットコンペアレジスタ 3 (7 ＊ )
内
部
デ
｜
タ
バ
ス
OUT3 (OUT7 ＊ )
コンペア制御回路 2 (6 ＊ )
出力制御
回路 3 (7 ＊ )
OCP2 (OCP6＊ )
アウトプットコンペアレジスタ 2 (6 ＊ )
OUT2 (OUT6 ＊ )
出力制御
回路 2 (6 ＊ )
コンペア制御回路 1 (5
＊
端子
端子
)
OUT1 (OUT5 ＊ )
OCP1 (OCP5＊ )
出力制御
回路 1 (5 ＊ )
アウトプットコンペアレジスタ 1 (5 ＊ )
端子
OUT0 (OUT4 ＊ )
出力制御
回路 0 (4 ＊ )
コンペア制御回路 0 (4 ＊ )
端子
OCP0 (OCP4＊)
アウトプットコンペアレジスタ 0 (4 ＊ )
アウトプットコンペア制御
ステータスレジスタ
(OSC01, OSC45 ＊ )
⎯
⎯
⎯
2
2
CMOD OTE1 OTE0 OTD1 OTD0 IOP1 IOP0 IOE1 IOE0
⎯
⎯
CST1 CST0
アウトプット
コンペア
割込み要求
＊：アウトプットコンペアユニット 1 の場合の名称
44
DS07–13707–5
MB90520B シリーズ
7. 8/16 ビットアップダウンカウンタ / タイマ 0, 1
・ 8/16 アップダウンカウンタ / タイマには , タイマモード , アップダウンカウントモード , 位相差カウントモードがあり
ます。
・ 8 ビット× 2 チャネルまたは , 16 ビット× 1 チャネルのアップダウンカウンタ / タイマとして使用できます。
・8/16 ビットアップダウンカウンタ / タイマの機能
動作モード
カウントモード
タイマモード
8 ビット
× 2 チャネル
モード
DS07–13707–5
2/φ, 4/φ
(φ：マシンクロック周波数 )
ZIN 端子の機能
AIN 端子より設定された入力エッ
ジを検出した場合カウントアップ。
BIN 端子より設定された入力エッ
ジを検出した場合カウントダウン。
カウンタ
クリア機能
位相差カウント
モード
(2 逓倍 )
BIN 端子の立上り / 立下りエッジよ
り AIN 端子の入力レベルを検出し ,
カウントアップまたは , カウントダ
ウンを行います
カウンタ
クリア機能
位相差カウント
モード
(4 逓倍 )
BIN 端子の立上り / 立下りエッジよ
り , AIN 端子の入力レベルを検出し ,
カウントアップまたはカウントダ
ウンを行い , AIN 端子の立上り / 立
下りエッジより , BIN 端子の入力レ
ベルを検出し , カウントアップまた
はダウンを行います
カウンタ
クリア機能
2/φ, 4/φ
(φ：マシンクロック周波数 )
その他の機能
⎯
アップ / ダウン
カウントモード
タイマモード
16 ビット
× 1 チャネル
モード
カウントクロック
（カウントエッジ）
ゲート機能
ゲート機能
ゲート機能
⎯
アップ / ダウン
カウントモード
AIN 端子より設定された入力エッ
ジを検出した場合カウントアップ。
BIN 端子より設定された入力エッ
ジを検出した場合カウントダウン。
カウンタ
クリア機能
位相差カウント
モード
(2 逓倍 )
BIN 端子の立上り / 立下りエッジよ
り , AIN 端子の入力レベルを検出し ,
カウントアップまたはカウントダ
ウンを行います
カウンタ
クリア機能
位相差カウント
モード
(4 逓倍 )
BIN 端子の立上り / 立下りエッジよ
り AIN 端子の入力レベルを検出し ,
カウントアップまたは , カウントダ
ウンを行い , AIN 端子の立上り /
立下りエッジより , BIN 端子の入力
レベルを検出し , カウントアップま
たはダウンを行います
カウンタ
クリア機能
ゲート機能
・コンペア機能
・リロード機能
・コンペア / リロード機能
・コンペア / リロード禁止
・アップダウンフラグに
より直前のカウント方
向識別が可能。
・割込み要求を以下の条
件にて発生可能。
1：コンペア一致
2：アンダフローまたは
オーバフロー
3：カウント方向変更
ゲート機能
ゲート機能
45
MB90520B シリーズ
・ブロックダイヤグラム
・8/16 ビットアップダウンカウンタ / タイマ 0
内部データバス
RCR0
リロードコンペアレジスタ 0
リロード
制御回路
UDCR0
キャリ /
ボロー
( チャネル
1へ)
アップダウンカウントレジスタ 0
カウンタコントロール
レジスタ 0 (CCR0：L)
端子
エッジ /
レベル
検出回路
マシンクロック
AIN0
端子エッジ
検出
端子回路
プリス
ケーラ
カウンタ
クリア回路
アップダウン
カウント
セレクタ
アンダフロー
ZIN0
CTUT UCRE RLDE UDCC CGSC CGE1 CGE0
オーバフロー
⎯
コンペア
制御回路
カウントクロック
カウンタステータス
レジスタ 0(CSR0)
CSTR CITE UDIE CMPF OVFF UDFF UDF1 UDF0
BIN0
割込み要求
割込み要求
M16E CDCF CFIE CLKS CMS1CMS0 CES1 CES0
カウンタコントロールレジスタ 0 (CCR0：H)
46
M16E
( チャネル 1 へ )
DS07–13707–5
MB90520B シリーズ
・8/16 ビットアップダウンカウンタ / タイマ 1
内部データバス
RCR1
リロードコンペアレジスタ 1
リロード
制御回路
UDCR1
アップダウンカウントレジスタ１
カウンタコントロール
レジスタ 1 (CCR1：L)
端子
エッジ /
レベル
検出回路
キャリ / ボロー
( チャネル 0 より )
プリス
マシンクロック
ケーラ
AIN1
端子
端子
エッジ
検出
回路
カウンタ
クリア回路
アップダウン
カウント
クロック
セレクタ
アンダフロー
ZIN1
CTUT UCRE RLDE UDCC CGSC CGE1 CGE0
オーバフロー
⎯
コンペア
制御回路
カウントクロック
カウンタステータス
レジスタ 1(CSR1)
CSTR CITE UDIE CMPF OVFF UDFF UDF1 UDF0
BIN1
M16E
( チャネル
1 より )
割込み要求
割込み要求
⎯ CDCF CFIE CLKS CMS1CMS0 CES1 CES0
カウンタコントロールレジスタ 1 (CCR1：H)
・端子の詳細と割込み番号
8/16 ビットアップダウンカウンタ / タイマ 0 の場合
AIN0 端子：P24/AIN0
BIN0 端子：P25/BIN0
ZIN0 端子：P26/ZIN0
コンペア一致割込み番号：#21 (15H)
アンダフロー/ オーバフロー割込み , カウント方向転換割込みの割込み番号：#2 (16H)
8/16 ビットアップダウンカウンタ / タイマ 1 の場合
AIN1 端子：P50/AIN1
BIN1 端子：P51/BIN1
ZIN1 端子：P52/ZIN1
コンペア一致割込み番号：#29 (1DH)
アンダフロー/ オーバフロー割込み , カウント方向転換割込みの割込み番号：#3 (1EH)
DS07–13707–5
47
MB90520B シリーズ
8. I/O 拡張シリアルインタフェース 0, 1
・ I/O 拡張シリアルインタフェースは , 同期式クロックによりデータ転送を行うシリアル I/O インタフェースです。
・ MB90520B シリーズには , I/O 拡張シリアルインタフェースを , 2 チャネル内蔵しています。
・データの転送を行う場合に , LSB ファースト /MSB ファーストを選択し , 設定することができます。
・I/O 拡張シリアルインタフェースの機能
機能
通信方向
転送モード
転送クロック
転送レート
・送受信の同時処理が可能。( 送信または受信の判断は設定が必要 )
・クロック同期式 ( データのみ転送可能 )
・内部シフトクロックモード ( 通信プリスケーラ出力クロックを使用します )
・外部シフトクロックモード (SCK1, SCK2 端子からの入力をクロックとして使用します )
・内部シフトクロックの場合
マシンクロック周波数 16 MHz, 通信プリスケーラ分周比を 8 に設定した場合 , 1 MHz まで
生成可能です。また , 1 MHz を超えて使用することはできません。
・外部シフトクロックの場合
最低でも 5 マシンサイクル必要ですので , マシンクロック周波数 16 MHz の場合 , 外部シ
フトクロック周波数は , 16 MHz / 5 ＝ 3.2 MHz まで入力可能です。
・LSB ファーストまたは MSB ファーストを選択し , 設定できます。
データ転送フォーマット・データのみ転送可能です。
・8 ビットデータ長固定です。
48
割込み要求発生
・転送終了による割込み
EI2OS への対応
・拡張インテリジェント I/O サービス (EI2OS) に , 対応しています。
DS07–13707–5
MB90520B シリーズ
・ブロックダイヤグラム
内部データバス
(MSB ファースト )
D7 ∼ D0
D0 ∼ D7 (LSB ファースト )
転送方向選択
リード
ライト
シリアルデータ
レジスタ (SDR)
端子
SIN
端子
SOT
端子
シフトクロック
カウンタ
制御回路
SCK
マシンクロック
通信プリスケーラ
SMD2 SMD1 SMD0 SIE
SIR BUSY STOP STRT
シリアルモード制御
ステータスレジスタ
(SMCS)
MD
⎯
⎯
⎯
⎯
⎯
⎯ MODE BDS SOE SCOE
割込み要求
⎯
DIV3 DIV2 DIV1 DIV0
通信プリスケーラ
レジスタ (CDCR)
DS07–13707–5
49
MB90520B シリーズ
9. UART (SCI：Serial Communication Interface)
・ UART (SCI) は , 外部と同期通信または , 非同期通信を行うための汎用シリアル通信インタフェースです。
・クロック同期 , クロック非同期の双方向通信機能を備えています。
・マスタ / スレーブ型通信機能 ( マルチプロセッサモード ) を備えています。
・受信完了 , 受信エラー検出 , 送信完了で , 割込み要求を発生できます。また , EI2OS にも対応しています。
・UART (SCI) の機能
機能
データバッファ
・全二重ダブルバッファ
転送モード
・クロック同期 ( スタート / ストップビットなし , パリティビットなし )
・クロック非同期 ( 調歩同期 )
ボーレート
・専用ボーレートジェネレータ使用可能
・外部クロック入力を使用可能
・16 ビットリロードタイマ 0 から供給されるクロックを使用可能。
・マシンクロック 6 MHz/8 MHz/10 MHz/12 MHz/16 MHz を使用する場合
非同期：31,250 bps/9,615 bps/4,808 bps/2,404 bps/1,202 bps の設定可能。
同期：1 Mbps/500 Kbps/250 Kbps/125 Kbps/62.5 Kbps の設定可能。
データ長
・7 ビット ( 非同期ノーマルモードにてパリティありの場合 )
・8 ビット ( パリティなしの場合 )
信号方式
・NRZ (Non Return to Zero) 方式
・フレーミングエラー ( クロック同期モードでは使用不可 )
・オーバランエラー
・パリティエラー ( クロック同期モード , マルチプロセッサモードでは使用不可 )
受信エラー検出
・受信割込み ( 受信完了 , 受信エラー検出 )
・送信割込み ( 送信完了 )
・送受信とも拡張インテリジェント I/O サービス (EI2OS) に対応
割込み要求
マスタ / スレーブ型通信機能
( マルチプロセッサモード )
EI2OS への対応
・1 ( マスタ ) 対 n ( スレーブ ) 間の通信が可能 ( マスタとしてのみ使用できます )
・拡張インテリジェント I/O サービス (EI2OS) に , 対応しています。
・UART (SCI) の動作モード
動作モード
データ長
7 ビット 8 ビット
パリティビット
なし
あり
ストップビット
1 ビット 2 ビット
モード 0
非同期
ノーマルモード
(1 対 1)
○
○
○
○
○
○
モード 1
非同期
マルチプロセッサモード
(1 対 n)
×
○ ( ＋ 1)
○
×
○
○
クロック同期モード
(1 対 1)
×
○
○
×
×
×
モード 2 クロック同期
○：設定可能
×：設定不可
＋ 1：通信制御に使用するアドレス / データビット (A/D) です。
（注意事項）
・マルチプロセッサモードとクロック同期モードでは , データ長を 8 ビットのみ設定できます。
・マルチプロセッサモードとクロック同期モードでは , パリティビットを付加できません。
・クロック同期モードでは , データのみを転送できます。スタート / ストップビットは付加できません。
50
DS07–13707–5
MB90520B シリーズ
・ブロックダイヤグラム
コントロールバス
受信割込み
要求出力
専用ボーレート
ジェネレータ
16 ビット
リロードタイマ 0
送信割込み
要求出力
送信クロック
クロック
セレクタ
受信クロック
端子
SCK
端子
受信
制御回路
送信
制御回路
スタートビット
検出回路
送信スタート
回路
受信ビット
カウンタ
送信ビット
カウンタ
受信パリティ
カウンタ
送信パリティ
カウンタ
受信用
シフトレジスタ
送信用
シフトレジスタ
端子
SOT
SIN
シリアル入力
データレジスタ
受信
終了
シリアル出力
データレジスタ
受信状態判定回路
送信開始
EI2OS 用
受信エラー
発生信号
(CPU へ )
内部データバス
MD
通信
プリス
ケーラ
レジスタ
DS07–13707–5
DIV3
DIV2
DIV1
DIV0
シリアル
モード
レジスタ
MD1
MD0
CS2
CS1
CS0
SCKE
SOE
シリアル
制御
レジスタ
PEN
P
SBL
CL
A/D
REC
RXE
TXE
シリアル
ステータス
レジスタ
PE
ORE
FRE
RDRF
TDRE
RIE
TIE
51
MB90520B シリーズ
10.DTP (Data Transfer Peripheral) / 外部割込み回路
・ DTP/ 外部割込みでは , 外部から入力される割込み要求 , またはデータ転送要求を検出し , CPU に伝達して外部割込み
要求を発生します。また , 拡張インテリジェント I/O サービス (EI2OS) を起動することもできます。
・DTP/ 外部割込みの機能
DTP 機能
外部割込み
入力端子
・8 チャネル (8 本：INT0 ∼ INT7)
・検出レベル設定レジスタ (ELVR) にてチャネル毎 ( 端子毎 ) に設定可能
割込み要因
・“H” レベル /“L” レベル /
立上り / 立下りエッジの入力
割込み制御
・DTP/ 外部割込み許可レジスタ (ENIR) による , 割込み要求の許可または禁止
割込みフラグ
・DTP/ 外部割込み要因レジスタ (EIRR) による , 割込み要因の保持
処理選択
・EI2OS を禁止に設定 (ICR：ISE ＝ 0)
・EI2OS を許可に設定 (ICR：ISE ＝ 1)
処理実行
・割込み処理ルーチンへ分岐
・EI2OS による自動データ転送後 ,
割込み処理ルーチンへ分岐
EI2OS への対応
52
“H” レベル /“L” レベルの入力
・拡張インテリジェント I/O サービス (EI2OS) に , 対応しています。
DS07–13707–5
MB90520B シリーズ
・ブロックダイヤグラム
検出レベル設定レジスタ (ELVR)
LB7 LA7 LB6 LA6 LB5 LA5 LB4 LA4
端子
INT7
端子
内部データバス
INT6
端子
INT5
端子
INT4
LB3 LA3 LB2 LA2 LB1 LA1 LB0 LA0
レベル・
エッジ
セレクタ
端子
レベル・
エッジ
セレクタ
端子
レベル・
エッジ
セレクタ
端子
レベル・
エッジ
セレクタ
端子
INT3
INT2
INT1
INT0
レベル・
エッジ
セレクタ
レベル・
エッジ
セレクタ
レベル・
エッジ
セレクタ
レベル・
エッジ
セレクタ
DTP/ 外部割込み入力検出回路
ER7 ER6 ER5 ER4 ER3 ER2 ER1 ER0
割込み要求
信号
割込み要求
信号
EN7 EN6 EN5 EN4 EN3 EN2 EN1 EN0
DS07–13707–5
DTP/ 外部割込み要因
レジスタ (EIRR)
DTP/ 外部割込み許可
レジスタ (ENIR)
53
MB90520B シリーズ
11.ウェイクアップ割込み
・ウェイクアップ割込みは , 外部からのウェイクアップ割込み要求としてウェイクアップ割込み入力端子 (WI0 ∼ WI7)
への “L” レベル入力を検出し , CPU に伝達して割込み処理を起動します。
・ウェイクアップ割込みにより, スタンバイモードを解除できます。(ただし, ハードウェアスタンバイは解除できません)
・拡張インテリジェント I/O サービス (EI2OS) には対応していません。
・ウェイクアップ割込みの機能
機能と制御
入力端子
・8 チャネル (8 本：WI0 ∼ WI7)
割込み発生要因
割込み制御
・“L” レベル入力 , 割込みフラグは 8 チャネル共有
・ウェイクアップ割込み制御レジスタ (EICR) による , 割込み要求の許可と禁止
割込みフラグ
2
EI OS への対応
・ウェイクアップ割込みフラグレジスタ (EIFR) による , 割込み要因の保持
・拡張インテリジェント I/O サービス (EI2OS) には対応していません
・ブロックダイヤグラム
内部データバス
ウェイクアップ割込み
制御レジスタ (EICR)
ウェイクアップ割込み
フラグレジスタ (EIFR)
EN7 EN6 EN5 EN4 EN3 EN2 EN1 EN0
⎯
⎯
⎯
⎯
⎯
⎯
⎯
WIF
割込み要求検出回路
WI0 端子
WI1 端子
ウェイクアップ
割込み要求
WI2 端子
WI3
端子
WI4 端子
WI5
端子
WI6
端子
WI7 端子
⎯：未定義
54
DS07–13707–5
MB90520B シリーズ
12.遅延割込み発生モジュール
・遅延割込み発生モジュールは , タスク切替え用の割込みを発生するためのモジュールです。ソフトウェアにて , ハード
ウェア割込みを発生させることができます。
・遅延割込み発生モジュールの機能
機能と制御
割込み要因
・遅延割込み要求発生 / 解除レジスタの R0 ビットに “1” を設定 (DIRR：R0 ＝ 1) するこ
とにより割込み要求を発生します。
・遅延割込み要求発生 / 解除レジスタの R0 ビットに “0” を設定 (DIRR：R0 ＝ 0) するこ
とにより割込み要求を解除します。
割込み制御
・レジスタによる許可設定はありません。
割込みフラグ
・遅延割込み要求発生 / 解除レジスタの R0 ビット (DIRR：R0) に保持されます。
EI2OS への対応
・拡張インテリジェント I/O サービス (EI2OS) には対応していません
・ブロックダイヤグラム
内部データバス
⎯
⎯
⎯
⎯
⎯
⎯
⎯
遅延割込み要求発生 / 解除レジスタ (DIRR)
R0
S 割込み要求
R ラッチ
割込み要求
信号
⎯：未定義
DS07–13707–5
55
MB90520B シリーズ
13.8/16 ビット A/D コンバータ
・ 8/16 ビット A/D コンバータは , RC 型逐次比較変換方式によって , アナログ入力電圧を , 8 ビットまたは 10 ビットの
ディジタル値に変換します。
・入力信号は , 8 チャネルのアナログ入力端子から選択し , 設定できます。
・変換起動トリガは , ソフトウェアトリガ , 内部タイマ出力 , 外部端子トリガから選択し , 設定できます。
・8/10 ビット A/D コンバータの機能
機能説明
A/D 変換時間
変換方式
分解能
・サンプリング時間：64/128/4096 マシンサイクルから選択し , 設定できます。最小は 4 µs です。
・コンペア時間：44/99/176 マシンサイクルから選択し , 設定できます。最小は 4.4 µs です。
・A/D 変換時間＝サンプリング時間＋変換時間で求められます。
ただし最小 A/D 変換時間は , 10.2 µs になります。
・サンプル & ホールド回路付き RC 型逐次比較方式
・8 ビットまたは 10 ビットから選択し , 設定できます。
アナログ入力端子・最大 8 チャネルまで使用できますが , 同時に 2 チャネル以上は使用できません。
割込み要因
・A/D 変換が終了した場合 , 割込み要求を発生できます。
A/D 変換起動方法・ソフトウェア , 内部タイマ出力 , 外部端子からの立下りエッジ入力から選択し , 設定できます。
EI2OS への対応
・拡張インテリジェント I/O サービス (EI2OS) に対応しています。
・8/10 ビット A/D コンバータの変換モード
内容
56
単発変換モード
開始チャネルから終了チャネルまで順次 A/D 変換を行います。終了チャネルの A/D 変換が終了
した場合 , A/D 変換を停止します。
連続変換モード
開始チャネルから終了チャネルまで順次 A/D 変換を行います。終了チャネルの A/D 変換が終了
した場合 , 開始チャネルに戻って A/D 変換を継続します。
停止変換モード
1 チャネルごとに , A/D 変換を行い変換が終了するごとに一時停止します。終了チャネルの A/D
変換が終了した場合 , 開始チャネルに戻って A/D 変換と一時停止動作を繰り返し継続します。
DS07–13707–5
MB90520B シリーズ
・ブロックダイヤグラム
A/D 制御
ステータス
レジスタ
(ADCS)
割込み要求出力
BUSY INT INTE PAUS STS1 STS0 STAT 予約 MD1 MD0 ANS2 ANS1 ANS0 ANE2 ANE1 ANE0
2
2
起動
セレクタ
デコーダ
内部データバス
ADTG
TO
6
φ
コンパレータ
AN7
AN6
AN5
AN4
AN3
AN2
AN1
AN0
サンプル &
ホールド回路
コントロール回路
アナログ
チャネル
セレクタ
AVRH, AVRL
AVCC
AVSS
D/A コンバータ
2
2
A/D データ
レジスタ
(ADCR)
TO
⎯
予約
φ
SELB ST1 ST0 CT1 CT0
⎯
D9
D8
D7
D6 D5
D4
D3
D2
D1
D0
：内部タイマ出力
：未定義
：必ず “0” に設定してください
：マシンクロック
DS07–13707–5
57
MB90520B シリーズ
14.8 ビット D/A コンバータ
・ 8 ビット D/A コンバータは , 8 ビット分解能で , R-2R 方式によって D/A 変換を行います。
・ 8 ビット D/A コンバータは , 2 チャネル内蔵しており , 独立してアナログ出力を行うことができます。
・D/A コンバータの機能
機能説明
D/A 変換時間
変換方式
分解能
アナログ出力端子
割込み要因
D/A 変換起動方法
EI2OS への対応
・セトリングタイムは , 12.5 µs です。マシンクロックに依存しません。
・R-2R 方式
・8 ビット
・2 チャネル使用できます。同時に 2 チャネル使用できます。
・ありません
・D/A データレジスタ (DADR) にディジタル値を設定し , D/A コントロールレジスタ
(DACR) にて D/A 出力を許可した場合 , D/A 出力端子よりアナログ出力が開始されます。
・拡張インテリジェント I/O サービス (EI2OS) には対応していません
・D/A コンバータの出力電圧理論値
D/A データレジスタの設定値
出力電圧の理論値
00H
0 / 256 × DVCC 電圧 ( ＝ 0 V)
01H
1 / 256 × DVCC 電圧
…
…
FEH
254 / 256 × DVCC 電圧
FFH
255 / 256 × DVCC 電圧
（注意事項）DVCC 電圧：D/A コンバータの基準電圧です。VCC を越えないようにしてください。
また DVSS は , VSS と同電位にて使用してください。
58
DS07–13707–5
MB90520B シリーズ
・ブロックダイヤグラム
内部データバス
D/A データレジスタ (DADR)
DA7 DA6 DA5 DA4 DA3 DA2 DA1 DA0
D/A 変換回路
DVR
DA7
端子
2R
DA
R
DA6
2R
R
DA5
2R
R
DA4
2R
R
DA3
2R
R
DA2
2R
R
DA1
2R
R
DA0
2R
2R
DVSS
スタンバイ制御 (SPL ＝ 1)
D/A コントロールレジスタ (DACR)
⎯
⎯
⎯
⎯
⎯
⎯
⎯
DAE
内部データバス
スタンバイ制御：ストップモード (SPL ＝ 1) , 擬似時計モード (SPL ＝ 1) , 時計モード (SPL ＝ 1) ,
ハードウェアスタンバイモードの制御
DS07–13707–5
59
MB90520B シリーズ
15.時計タイマ
・時計タイマは , サブクロックに同期してカウントアップする 15 ビットのフリーランカウンタです。
・ 7 種類のインターバル時間を選択し , 設定することができます。
・サブクロック発振安定待ち時間用タイマと , ウオッチドッグタイマの動作クロックを供給します。
・クロック選択レジスタ (CKSC) の設定に関わらず , 常にサブクロックにてカウント動作を行います。
・時計タイマの機能
機能説明
インターバル時間
時計タイマ長
・下表の 7 種類より選択し , 設定ができます。
・15 ビット
クロック供給先
・サブクロック発振安定待ち時間用タイマと , ウォッチドッグタイマ
ソースクロック
・サブ発振クロックの 4 分周クロック。(SCLK：サブクロック )
割込み要因
・インターバル時間のオーバフロー
2
・拡張インテリジェント I/O サービス (EI2OS) には対応していません
EI OS への対応
・時計タイマのインターバル時間
サブクロック周期
インターバル時間
29/SCLK ( 約 62.5 ms)
210/SCLK ( 約 125.0 ms)
211/SCLK ( 約 250.0 ms)
SCLK (122 µs)
212/SCLK ( 約 500.0 ms)
213/SCLK ( 約 1.0 s)
214/SCLK ( 約 2.0 s)
216/SCLK ( 約 4.0 s)
SCLK：サブクロック周波数
( ) 内はサブクロック周波数 8.192 kHz にて動作させた場合の算出例です。
なお , サブクロック周波数は内部にてサブ発振クロックを 4 分周しますので , サブ発振クロックは , 32.768 kHz になりま
す。
・時計タイマから供給されるクロック周期
クロック供給先
サブクロックの発振安定待ち時間用
クロック周期
214/SCLK ( 約 2.0 s)
210/SCLK ( 約 125.0 ms)
ウォッチドッグタイマ
213/SCLK ( 約 1.0 s)
214/SCLK ( 約 2.0 s)
216/SCLK ( 約 4.0 s)
SCLK：サブクロック周波数
( ) 内は , サブクロック周波数 8.192 kHz にて動作させた場合の算出例です。
なお , サブクロック周波数は内部にてサブ発振クロックを 4 分周しますので , サブ発振クロックは , 32.768 kHz になりま
す。
60
DS07–13707–5
MB90520B シリーズ
・ブロックダイヤグラム
ウォッチドッグ
タイマへ
時計タイマカウンタ
SCLK
× 21 × 22 × 23 × 24 × 25 × 26 × 27 × 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215
OF
OF
OF
OF
OF
OF
パワーオンリセット
ハードウェアスタンバイ移行
ストップモード移行
カウンタ
クリア回路
OF
サブクロック
発振安定待ち時間へ
インターバル
タイマセレクタ
時計タイマ割込み
WDCS SCE WTIE WTOF WTR WTC2 WTC1 WTC0
時計タイマ制御レジスタ (WTC)
OF ：オーバフロー
SCLK ：サブクロック周波数
DS07–13707–5
61
MB90520B シリーズ
16.LCD コントローラ / ドライバ
・ LCD コントローラ / ドライバは , LCD (Liqued Crystal Display) を直接駆動します。
・ 4 本のコモン出力と , 32 本のセグメント出力により LCD を駆動します。
・ 1/2, 1/3, 1/4 デューティから出力モードを選択し , 設定できます。
・LCD コントローラ / ドライバの機能
機能説明
LCD 駆動電源分割抵抗
・約 100 kΩ 内蔵と , 外部接続を選択し , 設定できます。
コモン出力
・最大 4 本 (LCD を使用する場合はポートと兼用できません )
セグメント出力
・最大 32 本 ( うち 24 本は , 8 本毎にポートとしても使用可能 )
表示用データメモリ
デューティ
・16 バイトの表示用 RAM を内蔵しています。
・1/2, 1/3, 1/4 から選択し , 設定できます。
バイアス
・1/3 のみサポートしています。
駆動クロック
割込み要因
・発振クロック (HCLK) またはサブクロック (SCLK) が使用可能
・ありません
EI2OS への対応
・拡張インテリジェント I/O サービス (EI2OS) には対応していません
・バイアス , デューティ , コモン出力の組み合わせ
62
バイアス
1/2 デューティ出力モード
1/3 デューティ出力モード
1/4 デューティ出力モード
1/3 バイアス
COM0, COM1 出力使用
COM0 ∼ COM2 出力使用
COM0 ∼ COM3 出力使用
DS07–13707–5
MB90520B シリーズ
・ブロックダイヤグラム
コモン端子切換えレジスタ
(LCDCMR)
⎯
⎯
⎯
⎯
COM3 COM2 COM1 COM0
LCDC 制御
レジスタ 0
(LCR0)
内部分割抵抗
CSS LCEN VSEL BK MS1 MS0 FP1 FP0
2
2
内部データバス
HCLK
SCLK
プリス
ケーラ
タイミング
コント
ローラ
交
流
化
表示用データメモリ
(16 バイト )
32
6
予約 SEG5 SEG4 予約 SEG3 SEG2 SEG1 SEG0
LCDC 制御レジスタ 1
(LCR1)
コントローラ部
DS07–13707–5
コ
モ
ン
ド
ラ
イ
バ
回
路
⎯
：未定義ビット
HCLK ：発振クロック
SCLK ：サブクロック
端子
V0
端子
V1
端子
V2
端子
V3
端子
COM0
端子
COM1
端子
COM2
端子
COM3
端子
SEG0
端子
SEG1
端子
SEG2
端子
SEG29
端子
SEG30
端子
SEG31
4
セ
グ
メ
ン
ト
ド
ラ
イ
バ
ドライバ部
63
MB90520B シリーズ
17.通信プリスケーラ
・ UART (SCI) と拡張シリアル I/O インタフェースの専用ボーレートジェネレータにクロックを供給します。
・マシンクロックを分周し , 専用ボーレートジェネレータにクロックを供給することで , ボーレートがマシンクロックに
依存しないよう設定することができます。
・通信プリスケーラは , マシンクロック周波数を φ とした場合 ,
φ/2, φ/3, φ/4, φ/5, φ/6, φ/7, φ/8
に分周した 7 種類のクロックを専用ボーレートジェネレータと拡張シリアル I/O インタフェースに供給します。
・通信プリスケーラの機能
機能説明
・UART (SCI) の専用ボーレートジェネレータと拡張 I/O シリアルインタフェース
ただし共用しています。
クロック供給先
分周クロック周波数
・φ/2, φ/3, φ/4, φ/5, φ/6, φ/7, φ/8 (φ：マシンクロック周波数 )
割込み要因
・ありません
2
・拡張インテリジェント I/O サービス (EI2OS) には対応していません
EI OS への対応
（注意事項）通信プリスケーラは , UART (SCI) と拡張シリアル I/O インタフェースで共有していますので , 設定を変更し
た場合は , 転送クロックレートを見直してください。
・ブロックダイヤグラム
CDCR
MD
⎯
⎯
⎯
DIV3 DIV2 DIV1 DIV0
拡張シリアル I/O
SMCS:SMD2 ∼ SMD0 = 000B ∼ 100B
通信プリスケーラ
φ
⎯
φ
64
φ/2
φ/3
φ/4
UART
φ/5
φ/6
φ/7
φ/8
SMR:CS2 ∼ CS0 = 000B ∼ 100B
：未定義
：マシンクロック周波数
DS07–13707–5
MB90520B シリーズ
18.アドレス一致検出機能
・アドレス一致検出機能では , プログラム実行中のプログラムアドレス値が , 検出アドレス設定レジスタ (PADR) に , あ
らかじめ設定された値と一致した場合 , CPU で実行される命令が , INT9 命令に置き換えられ , 割込み処理プログラム
を実行します。
・アドレス一致検出機能は , RAM 等にプログラムミスの修正 ( パッチあて ) を用意することにより , 簡単な修正を行えま
す。
・アドレス一致検出の機能
機能説明
設定可能アドレス
・2 チャネル (2 アドレス設定可能 )
割込み要因
・検出アドレス設定レジスタとプログラムアドレスが一致した場合
2
・拡張インテリジェント I/O サービス (EI2OS) には対応していません
EI OS への対応
・ブロックダイヤグラム
内部データバス
アドレスラッチ
PADR0 (24 bit)
比
較
器
検出アドレス設定レジスタ
PADR1 (24 bit)
INT9 命令
(INT9 割込み発生 )
検出アドレス設定レジスタ
PACSR
予約
予約
予約
予約
ADE1
ADD1
ADE0
ADD0
アドレス検出コントロールレジスタ (PACSR)
予約：必ず “0” に設定してください。
DS07–13707–5
65
MB90520B シリーズ
19.ROM ミラー機能選択モジュール
・ ROM ミラー機能選択モジュールは , FF バンクに配置されている ROM データを , 00 バンクへのアクセスで読み出せる
ように設定できます。
・ROM ミラー機能選択モジュールの機能
機能説明
ミラー設定アドレス
・FF バンクの FFFFFFH ∼ FF4000H を 00 バンクの 00FFFFH ∼ 004000H で読み出せます。
割込み要因
・ありません
2
・拡張インテリジェント I/O サービス (EI2OS) には対応していません
EI OS への対応
・ROM ミラー機能のアドレス位置関係
004000H
00FFFFH
00 バンクミラー領域
FE0000H
MB90523B/F523B の ROM 領域
FEFFFFH
FF0000H
MB90522B の ROM 領域
FF4000H
FFFFFFH
FF バンク
ROM ミラー対象領域
・ブロックダイヤグラム
ROM ミラー機能選択レジスタ (ROMM)
⎯
⎯
⎯
⎯
⎯
⎯
⎯
MI
内部データバス
アドレス
アドレス領域
FF バンク
00 バンク
データ
ROM
66
DS07–13707–5
MB90520B シリーズ
20.低消費電力 ( スタンバイ ) モード
・ F2MC-16LX は , 動作クロックの選択を行い設定することにより消費電力を押さえる設定を行うことができます。
・CPU 動作モードと機能説明
CPU 動作
クロック
PLL クロック
メインクロック
サブクロック
動作モード
機能説明
通常 Run
発振クロック (HCLK) を PLL 逓倍したクロックにて CPU と周辺機能が動作しています
スリープ
発振クロック (HCLK) を PLL 逓倍したクロックにて周辺機能のみ動作しています
擬似時計
発振クロック (HCLK) を PLL 逓倍したクロックにてタイムベースタイマのみ動作して
います
ストップ
発振クロックを止め , CPU と周辺機能が止まっています。
通常 Run
発振クロック (HCLK) を 2 分周したクロックにて CPU と周辺機能が動作しています
スリープ
発振クロック (HCLK) を 2 分周したクロックにて周辺機能のみ動作しています
ストップ
発振クロックを止め , CPU と周辺機能が止まっています。
通常 Run
サブクロック (SCLK) にて CPU と周辺機能が動作しています。発振クロックは止まり
ます。
スリープ
サブクロック (SCLK) にて周辺機能のみ動作しています。発振クロックは止まります。
時計
サブクロック (SCLK) にて時計タイマのみ動作しています。発振クロックは止まりま
す。
ストップ
発振クロック (HCLK) , サブクロック (SCLK) を止め , CPU と周辺機能が止まっていま
す。
CPU 間欠動作
通常 Run
発振クロック (HCLK) を 2 分周したクロックを一定期間内に間引いて動作させます。
ハードウェア
スタンバイ
ストップ
発振クロック (HCLK) , サブクロック (SCLK) を止め , CPU と周辺機能が止まっていま
す。
DS07–13707–5
67
MB90520B シリーズ
21.クロックモニタ機能
・クロックモニタ機能では , モニタ用にマシンクロックの分周クロックを , クロックモニタ端子 (CKOT) へ出力します。
・クロックモニタ機能の機能
機能説明
出力周波数
・マシンクロック周波数の 2 ∼ 32 分周 (2 分周刻みで 8 種類 ) クロックを出力できます。
割込み要因
・ありません
2
・拡張インテリジェント I/O サービス (EI2OS) には対応していません
EI OS への機能
・クロックモニタ機能の出力周波数
φ ＝ 16 MHz の場合
FRQ2 ∼ FRQ0 マシンクロック
分周比
ビット
φ ＝ 8 MHz の場合
φ ＝ 4 MHz の場合
周期
周波数
周期
周波数
周期
周波数
000B
φ/2
125 ns
8 MHz
250 ns
4 MHz
500 ns
2 MHz
001B
φ/2
250 ns
4 MHz
500 ns
2 MHz
1.0 µs
1 MHz
010B
φ/2
500 ns
2 MHz
1.0 µs
1 MHz
2.0 µs
500 kHz
011B
φ/2
1.0 µs
1 MHz
2.0 µs
500 kHz
4.0 µs
250 kHz
100B
φ/2
2.0 µs
500 kHz
4.0 µs
250 kHz
8.0 µs
125 kHz
101B
φ/2
4.0 µs
250 kHz
8.0 µs
125 kHz
16.0 µs
62.5 kHz
110B
φ/2
8.0 µs
125 kHz
16.0 µs
62.5 kHz
32.0 µs
31.25 kHz
111B
φ/2
16.0 µs
62.5 kHz
32.0 µs
31.25 kHz
64.0 µs
15.625 kHz
1
2
3
4
5
6
7
8
内部データバス
・ブロックダイヤグラム
φ
プリスケーラ
68
端子
CKOT
出力許可
クロック出力許可
レジスタ (CLKR)
⎯
⎯
φ
カウント
クロック
セレクタ
⎯
⎯
3
⎯ CKEN FRQ2 FRQ1 FRQ0
：未定義
：マシンクロック周波数
DS07–13707–5
MB90520B シリーズ
22.1 M ビットフラッシュメモリ
・ここでの説明は , MB90F523B に搭載されているフラッシュメモリについての記述ですので , 評価用および MASKROM
用には無効なものです。
・フラッシュメモリは , CPU メモリマップ上の FE ∼ FF バンクに配置されます。
・フラッシュメモリへの機能
機能説明
メモリ容量
・1 M ビット (128 K バイト )
メモリ構成
・128 K ワード× 8 ビット /64 K ワード× 16 ビット
セクタ構成
・16 K バイト＋ 8 K バイト＋ 8 K バイト＋ 32 K バイト＋ 64 K バイト
セクタプロテクト機能
・セクタごとに設定可能
プログラムアルゴリズム
・自動プログラムアルゴリズム (Embedded Algorithm：MBM29F400TA と同様 )
オペレーションコマンド
・JEDEC 標準型コマンドと互換
・消去一時停止 / 消去再開機能の搭載
・データポーリング , トグルビットの書込み / 消去完了検出
・セクタごとの消去が可能 ( セクタの組み合わせは自由にできます )
書込み / 消去回数
メモリ書込み / 消去方法
割込み要因
EI2OS への対応
・最小 10,000 回保証
・パラレルライタによる書込み / 消去が可能
( ミナトエレクトロニクス製 Model 1890A, 安藤電気製 AF9704, AF9705, AF9706,
AF9708, AF9709)
・シリアル専用ライタによる書込み / 消去が可能
( ワイ・ディ・シー製 AF200/AF210/AF120/AF110)
・プログラム実行による書込み / 消去が可能
・書込み / 消去完了要因あり
・拡張インテリジェント I/O サービス (EI2OS) には対応していません
・フラッシュメモリのセクタ構成
フラッシュメモリ CPU アドレスライタアドレス＊
SA0 (64 Kbyte)
SA1 (32 Kbyte)
SA2 (8 Kbyte)
SA3 (8 Kbyte)
SA4 (16 Kbyte)
FE0000H
60000H
FEFFFH
6FFFFH
FF0000H
70000H
FF7FFFH
77FFFH
FF8000H
78000H
FF9FFFH
79FFFH
FFA000H
7A000H
FFBFFFH
7BFFFH
FFC000H
7C000H
FEFFFFH
7FFFFH
*: ライタアドレスとは , フラッシュメモリにパラレルライタでデータ書込みを行う際 , CPU アドレスに相対するア
ドレスになります。汎用パラレルライタを使用して書込み / 消去を行う場合は , ライタアドレスにて実行します。
DS07–13707–5
69
MB90520B シリーズ
・富士通標準シリアルオンボード書込みに使用する端子
端子名
機能
補足説明
MD2, MD1,
MD0
モード端子
MD2 ＝ MD1 ＝ 1, MD0 ＝ 0 に設定した場合 , フラッシュシリアル書込み
モードとなります。
X0, X1
発振入力端子
フラッシュシリアル書込みモードではマシンクロックとして PLL クロッ
ク 1 逓倍設定を使用します。シリアル書込みにて使用される発振周波数
は , 3 MHz ∼ 16 MHz にしてください。
P00, P01
書込みプログラム起動端子
P00 ＝ 0 (“L” レベル ) , P01 ＝ 1 (“H” レベル ) を入力してください。
RST
リセット端子
HST
ハードウェアスタンバイ端子フラッシュシリアル書込みモードでは , “H” レベルを入力してください
SIN0
シリアルデータ入力端子
SOT0
シリアルデータ出力端子
SCK0
シリアルクロック入力端子
C
C 端子
電源安定化の容量端子です。外部に 0.1 µF 程度のコンデンサを接続してく
ださい。
VCC
電源電圧供給端子
書込み電圧 (5 V ± 10％) をユーザシステムから供給可能な場合は , フラッ
シュマイコンプログラマと接続不要です。
VSS
GND 端子
フラッシュマイコンプログラマと共通な GND を接続してください
⎯
UART (SCI) をクロック同期モードで使用します。
・MB90F523B シリアル書込み接続の基本構成
富士通標準シリアルオンボード書込みには , 株式会社ワイ・ディ・シー製フラッシュマイコンプログラマを使用します。
ホストインタフェースケーブル (AZ221)
RS232C
汎用共有ケーブル (AZ210)
フラッシュ
マイコン
プログラマ
＋
メモリカード
クロック同期
シリアル
MB90F523B
ユーザシステム
スタンドアロンで動作可能
（注意事項）フラッシュマイコンプログラマ (AF220/AF210/AF120/AF110) の機能・操作方法と , 接続用汎用共通ケーブル
(AZ210) , コネクタにつきましては , 株式会社ワイ・ディ・シー殿にお問い合わせください。
70
DS07–13707–5
MB90520B シリーズ
■ 電気的特性
1. 絶対最大定格
(VSS ＝ AVSS ＝ 0.0 V)
項目
記号
定格値
単位
備考
最小
最大
VCC
VSS − 0.3
VSS ＋ 6.0
V
AVCC
VSS − 0.3
VSS ＋ 6.0
V
*1
AVRH,
AVRL
VSS − 0.3
VSS ＋ 6.0
V
*1
DVCC
VSS − 0.3
VSS ＋ 6.0
V
*2
入力電圧
VI
VSS − 0.3
VSS ＋ 6.0
V
*3
出力電圧
VO
VSS − 0.3
VSS ＋ 6.0
V
*3
“L” レベル最大出力電流
IOL
⎯
15
mA
*4
“L” レベル平均出力電流
IOLAV
⎯
4
mA
*5
“L” レベル最大総出力電流
ΣIOL
⎯
100
mA
“L” レベル平均総出力電流
ΣIOLAV
⎯
50
mA
*6
“H” レベル最大出力電流
IOH
⎯
− 15
mA
*4
“H” レベル平均出力電流
IOHAV
⎯
−4
mA
*5
“H” レベル最大総出力電流
ΣIOH
⎯
− 100
mA
“H” レベル平均総出力電流
ΣIOHAV
⎯
− 50
mA
*6
⎯
400
mW
MB90F523B
⎯
300
mW
MB90522B/523B
電源電圧
消費電力
Pd
動作温度
Ta
− 40
＋ 85
°C
保存温度
Tstg
− 55
＋ 150
°C
＊ 1：AVCC, AVRH, AVRL, DVCC は VCC を超えてはいけません。また , AVRH, AVRL は AVCC を，AVRL は AVRH を超えて
はいけません。
＊ 2：VCC ≧ AVCC ≧ DVCC ≧ 3.0 V。
＊ 3：VI, VO は VCC ＋ 0.3 V を超えてはいけません。
＊ 4：最大出力電流は , 該当する端子 1 本のピーク値を規定します。
＊ 5：平均出力電流は , 該当する端子 1 本に流れる電流の 100 ms の期間内での平均電流を規定します。
＊ 6：最大平均出力電流は , 該当するすべてに流れる電流の 100 ms の期間内での平均電流を規定します。
（注意事項）平均値とは , 動作電流×動作率です。
＜注意事項＞絶対最大定格を超えるストレス ( 電圧 , 電流 , 温度など ) の印加は , 半導体デバイスを破壊する可能性があ
ります。したがって , 定格を一項目でも超えることのないようご注意ください。
DS07–13707–5
71
MB90520B シリーズ
2. 推奨動作条件
(VSS ＝ AVSS ＝ 0.0 V)
項目
記号
規格値
最小
最大
単位
電源電圧
VCC
3.0
5.5
V
平滑コンデンサ
CS
0.1
1.0
µF
動作温度
Ta
− 40
＋ 85
°C
備考
（注意事項）セラミックコンデンサまたは同程度の周波数特性のコンデンサを使用してください。VCC 端子の平滑コンデ
ンサは CS よりも大きい容量値のものを使用してください。
＜注意事項＞推奨動作条件は , 半導体デバイスの正常な動作を保証する条件です。電気的特性の規格値は , すべてこの条
件の範囲内で保証されます。常に推奨動作条件下で使用してください。この条件を超えて使用すると , 信頼
性に悪影響を及ぼすことがあります。
データシートに記載されていない項目 , 使用条件 , 論理の組合せでの使用は , 保証していません。記載され
ている以外の条件での使用をお考えの場合は , 必ず事前に営業部門までご相談ください。
・C 端子接続図
C
CS
72
DS07–13707–5
MB90520B シリーズ
3. 直流規格
(AVCC ＝ VCC ＝ 5.0 V ± 10 %, AVSS ＝ VSS ＝ DVSS ＝ 0.0 V, Ta ＝− 40 °C ∼＋ 85 °C)
項目
“H” レベル
入力電圧
記号
端子名
VIHS
MD0 ∼ MD2 以外
の端子
VIHM
MD0 ∼ MD2
条件
VCC ＝ 3.0 V ∼ 5.5 V
規格値
単位
最小
標準
最大
0.8 VCC
⎯
VCC ＋ 0.3
V
VCC − 0.3
⎯
VCC ＋ 0.3
V
VSS − 0.3
⎯
0.2 VCC
V
VILS
MD0 ∼ MD2 以外
の端子
VILM
MD0 ∼ MD2
VSS − 0.3
⎯
VSS ＋ 0.3
V
“H” レベル
出力電圧
VOH
P90 ∼ P97 以外の VCC ＝ 4.5 V
すべての出力端子 IOH ＝− 2.0 mA
VCC − 0.5
⎯
⎯
V
“L” レベル
出力電圧
VOL
すべての出力端子
⎯
⎯
0.4
V
入力リーク
電流
IIL
P90 ∼ P97 以外の VCC ＝ 5.5 V
すべての出力端子 VSS ＜ VI ＜ VCC
−5
⎯
5
µA
オープン
ドレイン
出力リーク
電流
Ileak
P90 ∼ P97 の
出力端子
⎯
0.1
5
µA
RUP
P00 ∼ P07,
P10 ∼ P17,
P40 ∼ P47,
RSTX*
“L” レベル
入力電圧
プルアップ
抵抗
プルダウン
抵抗
VCC ＝ 4.5 V
IOL ＝ 2.0 mA
⎯
25
50
100
kΩ
*：MB90522B,
MB90523B
のみ
25
50
100
kΩ
MB90522B,
MB90523B
のみ
VCC ＝ 5.0 V
内部周波数 16 MHz
通常動作時
⎯
30
60
mA
MB90F523B
⎯
30
40
mA
MB90522B/523B
VCC ＝ 5.0 V
内部周波数 8 MHz
通常動作時
⎯
15
20
mA
MB90F523B
⎯
15
20
mA
MB90522B/523B
VCC ＝ 5.0 V
内部周波数 16 MHz
A/D 動作時
⎯
45
65
mA
MB90F523B
⎯
35
45
mA
MB90522B/523B
VCC ＝ 5.0 V
内部周波数 8 MHz
A/D 動作時
⎯
20
25
mA
MB90F523B
⎯
20
25
mA
MB90522B/523B
VCC ＝ 5.0 V
内部周波数 16 MHz
D/A 動作時
⎯
50
70
mA
MB90F523B
⎯
40
50
mA
MB90522B/523B
VCC ＝ 5.0 V
内部周波数 8 MHz
D/A 動作時
⎯
25
30
mA
MB90F523B
⎯
20
25
mA
MB90522B/523B
フラッシュ
書込み・消去時
⎯
50
75
mA
MB90F523B
⎯
RDOWN MD2
ICC
VCC
電源電流＊
ICC
備考
（続く）
DS07–13707–5
73
MB90520B シリーズ
（続き）
(AVCC ＝ VCC ＝ 5.0 V ± 10 %, AVSS ＝ VSS ＝ DVSS ＝ 0.0 V, Ta ＝− 40 °C ∼＋ 85 °C)
項目
記号
端子名
備考
最大
VCC ＝ 5.0 V
内部周波数 16 MHz
スリープ時
⎯
15
20
mA
MB90522B/
523B/F523B
VCC ＝ 5.0 V
内部周波数 8 MHz
スリープ時
⎯
12
18
mA
MB90522B/
523B/F523B
⎯
0.1
1.0
mA
MB90522B/523B
⎯
4
7
mA
MB90F523B
ICCLS
VCC ＝ 5.0 V
内部周波数 8 kHz
サブスリープ時 ,
Ta ＝ 25 °C
⎯
30
50
µA
ICCT
VCC ＝ 5.0 V
内部周波数 8 kHz
時計モード時 ,
Ta ＝ 25 °C
⎯
15
30
µA
ICCH
ストップ時 ,
Ta ＝ 25 °C
⎯
5
20
µA
VCC
電源電流＊
CIN
RLCD
⎯
⎯
10
80
pF
V0 − V1,
V1 − V2,
V2 − V3
⎯
50
100
200
kΩ
⎯
⎯
2.5
kΩ
⎯
⎯
15
kΩ
⎯
⎯
±5
µA
SEG00 ∼ EG31
RVSEG SEG00 ∼ SEG31
出力
インピーダンス
ILCDC
VCC ＝ 5.0 V
内部周波数 8 kHz
サブ動作時 ,
Ta ＝ 25 °C
AVCC, AVSS, C,
VCC, VSS 以外
COM0 ∼ COM3
RVCOM COM0 ∼ COM3
出力
インピーダンス
LCDC リーク
電流
単位
標準
ICCL
LCD 分割抵抗
規格値
最小
ICCS
入力容量
条件
V0 ∼ V3,
COM0 ∼ COM3,
SEG00 ∼ SEG31
V1 ∼ V3 ＝ 5.0 V
⎯
＊ : 電流値は暫定値であるため , 特性改善等により予告無く変更する場合があります。
電源電流の測定条件は外部クロックです。
74
DS07–13707–5
MB90520B シリーズ
4. 交流規格
(1) リセット , ハードウェアスタンバイ入力タイミング
(AVCC ＝ VCC ＝ 5.0 V ± 10 %, AVSS ＝ VSS ＝ DVSS ＝ 0.0 V, Ta ＝− 40 °C ∼＋ 85 °C)
項目
記号
端子記号
リセット入力時間
tRSTL
RST
ハードウェアスタンバイ入力時間
tHSTL
HST
条
規格値
件
⎯
単位
最小
標準
4 tCP ＊
⎯
ns
＊
⎯
ns
4 tCP
＊：tCP ( 内部動作クロックサイクルタイム ) につきましては , 「 (3) クロックタイミング規格」を参照してください。
tRSTL, tHSTL
RST
HST
0.2 VCC
0.2 VCC
・交流規格の測定条件
端子
CL はテスティング時の端子に付けられる負荷容量です。
CL
(2) パワーオンリセット
(AVCC ＝ VCC ＝ 5.0 V ± 10 %, AVSS ＝ VSS ＝ DVSS ＝ 0.0 V, Ta ＝− 40 °C ∼＋ 85 °C)
項目
電源立上り時間
電源切断時間
記号
端子記号
tR
VCC
tOFF
VCC
条
規格値
件
⎯
単位
備考
最小
標準
0.05
30
ms
＊
4
⎯
ms
繰り返し動作のため
＊：電源立上げ前は , VCC ＜ 0.2 V とする必要があります。
（注意事項）・上記規格はパワーオンリセットがかかるための規格です。
・HST ＝ “L” の場合は , パワーオンリセットの要 , 不要によらず , 必ず上記の規格に従って電源を投入し ,
パワーオンリセットをかけてください。
・デバイス内にはパワーオンリセットによってのみ初期化されるレジスタがあります。これらの初期化を期
待する場合はこの規格に従って電源を投入してください。
tR
2.7 V
VCC
0.2 V
0.2 V
0.2 V
tOFF
電源電圧を急激に変化させるとパワーオンリセットが起動される場合があります。
下図のように , 動作中に電源電圧を変化させる場合は , 電圧の変動をおさえて滑らかに立上げることを推奨いたしま
す。また , この場合には PLL クロックを使用していない状態で行ってください。ただし , 電圧降下 1 V/s 以内であれば ,
PLL クロック使用中でも動作可能です。
VCC
3.0 V
立上りの傾きを , 50 mV/ms 以下に
することを推奨いたします。
RAM データ保持
VSS
DS07–13707–5
75
MB90520B シリーズ
(3) クロックタイミング規格
(AVCC ＝ VCC ＝ 5.0 V ± 10 %, AVSS ＝ VSS ＝ DVSS ＝ 0.0 V, Ta ＝− 40 °C ∼＋ 85 °C)
項目
記号端子記号
条件
⎯
X0, X1
FC
クロック周波数
クロックサイクル
タイム
標準
最大
3
⎯
16
3
⎯
16
3
⎯
8
3
⎯
5
3
⎯
4
単位
PLL4 逓倍
⎯
32.768
⎯
kHz
tHCYL
X0, X1
⎯
62.5
⎯
333
ns
⎯
⎯
30.5
⎯
µs
10
⎯
⎯
ns
PWLH
PWLL
X0A
入力クロック
立上り , 立下り時間
tCR
tCF
X0
内部動作クロック
周波数
fCP
PLL2 逓倍
PLL3 逓倍
⎯
tLCYL X0A, X1A
備考
PLL1 逓倍
MHz
X0A, X1A
X0
内部動作クロック
サイクルタイム
最小
FCL
PWH
PWL
入力クロック
パルス幅
規格値
Duty 比 30 ∼ 70% を目安
としてください
⎯
⎯
15.2
⎯
µs
⎯
⎯
⎯
5
ns
⎯
⎯
1.5
⎯
16
MHz
メインクロック使用時
fLCP
⎯
⎯
⎯
8.192
⎯
kHz
サブクロック使用時
tCP
⎯
⎯
62.5
⎯
666
ns
メインクロック使用時
tLCP
⎯
⎯
⎯
122.1
⎯
µs
サブクロック使用時
外部クロック時
・X0, X1 クロックタイミング
tHCYL
X0
0.8 VCC
0.8 VCC
0.8 VCC
0.2 VCC
0.2 VCC
PWH
PWL
tCR
tCF
・X0A, X1A クロックタイミング
tLCYL
X0A
0.8 VCC
0.8 VCC
0.8 VCC
0.2 VCC
0.2 VCC
PWLH
PWLL
tCF
76
tCR
DS07–13707–5
MB90520B シリーズ
・PLL 動作保証範囲
内部動作クロック周波数と電源電圧の関係
MB90V520A 動作保証範囲
電源電圧 VCC (V)
5.5
PLL
動作保証範囲
4.5
A/D, D/A
電圧保証範囲
3.0
2.7
MB90522B/523B/F523B
動作保証範囲
1.5
3
8
10
16
内部クロック fCP (MHz)
原発振周波数と内部動作クロック周波数の関係
内部クロック fCP (MHz)
16
4 逓倍 3 逓倍
2 逓倍
1 逓倍
12
9
8
2 分周
6
4
3
2
3
4
6
8
12
16
原発振クロック fCP (MHz)
交流規格値は以下の測定基準電圧値で規定しています。
・入力信号波形
・出力信号波形
ヒステリシス入力端子
出力端子
0.8 VCC
2.4 V
0.2 VCC
0.8 V
ヒステリシス入力 /MD 入力以外の端子
0.7 VCC
0.3 VCC
DS07–13707–5
77
MB90520B シリーズ
(4) クロック出力タイミング
(AVCC ＝ VCC ＝ 5.0 V ± 10 %, AVSS ＝ VSS ＝ DVSS ＝ 0.0 V, Ta ＝− 40 °C ∼＋ 85 °C)
項目
記号
サイクル時間
tCYC
CLK ↑→ CLK ↓
tCHCL
端子記号
CLK
規格値
条件
VCC ＝ 5.0 V ± 10 %
単位
最小
標準
62.5
⎯
ns
20
⎯
ns
tCYC
tCHCL
CLK
2.4 V
2.4 V
0.8 V
78
DS07–13707–5
MB90520B シリーズ
(5) UART (SCI) タイミング
(AVCC ＝ VCC ＝ 5.0 V ± 10 %, AVSS ＝ VSS ＝ DVSS ＝ 0.0 V, Ta ＝− 40 °C ∼＋ 85 °C)
項目
記号
端子記号
シリアルクロックサイクルタイム
tSCYC
SCK0 ∼ SCK2
SCK ↓→ SOT 遅延時間
tSLOV
SCK0 ∼ SCK2
SOT0 ∼ SOT2
有効 SIN → SCK ↑
tIVSH
SCK0 ∼ SCK2
SIN0 ∼ SIN2
SCK ↑→ 有効 SIN ホールド時間
tSHIX
SCK0 ∼ SCK2
SIN0 ∼ SIN2
シリアルクロック“H”パルス幅
tSHSL
シリアルクロック“L”パルス幅
規格値
条件
単位
最小
標準
8 tCP ＊
⎯
ns
− 80
80
ns
100
⎯
ns
60
⎯
ns
SCK0 ∼ SCK2
4 tCP ＊
⎯
ns
tSLSH
SCK0 ∼ SCK2
4 tCP ＊
⎯
ns
SCK ↓→ SOT 遅延時間
tSLOV
SCK0 ∼ SCK2
SOT0 ∼ SOT2
⎯
150
ns
有効 SIN → SCK ↑
tIVSH
SCK0 ∼ SCK2
SIN0 ∼ SIN2
60
⎯
ns
SCK ↑→ 有効 SIN ホールド時間
tSHIX
SCK0 ∼ SCK2
SIN0 ∼ SIN2
60
⎯
ns
内部シフト
クロックモード
出力端子は
CL ＝ 80 pF
＋ 1 TTL
外部シフト
クロックモード
出力端子は
CL ＝ 80 pF
＋ 1 TTL
＊：tCP ( 内部動作クロックサイクルタイム ) については , 「 (3) クロックタイミング規格」を参照してください。
（注意事項）・CLK 同期モード時の AC 規格です。
・CL は , テスティング時の端子に付けられる負荷容量値です。
・内部シフトクロックモード
tSCYC
SCK0 ∼ SCK2
2.4 V
0.8 V
0.8 V
tSLOV
2.4 V
SOT0 ∼ SOT2
0.8 V
tSHIX
tIVSH
SIN0 ∼ SIN2
0.8 VCC
0.8 VCC
0.2 VCC
0.2 VCC
・外部シフトクロックモード
tSLSH
SCK0 ∼ SCK2
tSHSL
0.8 VCC
0.2 VCC
0.8 VCC
0.2 VCC
tSLOV
SOT0 ∼ SOT2
2.4 V
0.8 V
tIVSH
SIN0 ∼ SIN2
DS07–13707–5
tSHIX
0.8 VCC
0.8 VCC
0.2 VCC
0.2 VCC
79
MB90520B シリーズ
(6) タイマ入力タイミング
(AVCC ＝ VCC ＝ 5.0 V ± 10 %, AVSS ＝ VSS ＝ DVSS ＝ 0.0 V, Ta ＝− 40 °C ∼＋ 85 °C)
項目
入力パルス幅
記号
端子記号
条件
tTIWH
tTIWL
IN00/IN01,
IN10/IN11
TIN0, TIN1
⎯
規格値
最小
標準
4 tCP ＊
⎯
単位
ns
＊：tCP ( 内部動作クロックサイクルタイム ) については , 「 (3) クロックタイミング規格」を参照してください。
0.8 VCC
0.8 VCC
IN00/IN01,
IN10/IN11
TIN0, TIN1
0.2 VCC
0.2 VCC
tTIWL
tTIWH
(7) タイマ出力タイミング
(AVCC ＝ VCC ＝ 5.0 V ± 10 %, AVSS ＝ VSS ＝ DVSS ＝ 0.0 V, Ta ＝− 40 °C ∼＋ 85 °C)
項目
CLK ↑→ TOUT 変化時間
記号
端子記号
条件
tTO
OUT0 ∼ OUT7
PPG00/PPG01
PPG10/PPG11
TOT0, TOT1
⎯
規格値
最小
標準
30
⎯
単位
ns
2.4 V
CLK
tTO
2.4 V
0.8 V
TOUT
(TOUT : OUT0 ∼ OUT7, PPG00/PPG01, PPG10/PPG11,TOT0,TOT1)
(8) トリガ入力タイミング
項目
入力パルス幅
(AVCC ＝ VCC ＝ 5.0 V ± 10 %, AVSS ＝ VSS ＝ DVSS ＝ 0.0 V, Ta ＝− 40 °C ∼＋ 85 °C)
記号
端子名
条件
tTRGH
tTRGL
INT0 ∼ INT7,
ADTG
—
単位
備考
最小
最大
5 tCP
—
ns
通常動作時
1
—
µs
ストップモード時
0.8 VCC
0.8 VCC
INT0 ~ INT7,
ADTG
0.2 VCC
tTRGH
80
規格値
0.2 VCC
tTRGL
DS07–13707–5
MB90520B シリーズ
5. A/D 変換部電気的特性
(AVCC ＝ VCC ＝ 5.0 V ± 10 %, AVSS ＝ VSS ＝ DVSS ＝ 0.0 V, 3.0 V ≦ AVRH − AVRL, Ta ＝− 40 °C ∼＋ 85 °C)
項目
記号
端子記号
分解能
⎯
総合誤差
規格値
単位
最小
標準
最大
⎯
⎯
8/10
⎯
bit
⎯
⎯
⎯
⎯
± 5.0
LSB
直線性誤差
⎯
⎯
⎯
⎯
± 2.5
LSB
微分直線性誤差
⎯
⎯
⎯
⎯
± 1.9
LSB
ゼロトランジション電圧
VOT
AN0 ∼ AN7
AVRL
AVRL
AVRL
− 3.5 LSB
＋ 0.5 LSB
＋ 4.5 LSB
フルスケール
トランジション電圧
VFST
AN0 ∼ AN7
A/D 変換時間
⎯
コンペア時間
備考
V
AVRH
AVRH
AVRH
− 6.5 LSB
− 1.5 LSB
＋ 1.5 LSB
⎯
163 tcp
⎯
⎯
ns
マシンクロック
16 MHz 時
⎯
⎯
99 tcp
⎯
⎯
ns
マシンクロック
16 MHz 時
アナログポート入力電流
IAIN
AN0 ∼ AN7
⎯
⎯
10
µA
アナログ入力電圧
VAIN
AN0 ∼ AN7
AVRL
⎯
AVRH
V
⎯
AVRH
AVRL ＋ 3.0
⎯
AVCC
V
⎯
AVRL
0
⎯
AVRH − 3.0
V
IA
AVCC
⎯
5
⎯
mA
IAH
AVCC
⎯
⎯
5
µA
IR
AVRH
⎯
400
⎯
µA
IRH
AVRH
⎯
⎯
5
µA
⎯
AN0 ∼ AN7
⎯
⎯
4
LSB
基準電圧
電源電流
基準電圧供給電流
チャネル間ばらつき
V
*
*
＊：8/10 ビット A/D コンバータ非動作時 , CPU ストップ時の電流 (VCC ＝ AVCC ＝ AVRH ＝ 5.0 V 時 )
（注意事項）tcp ( 内部動作クロックサイクルタイム ) については , 「4. 交流規格 (3) クロックタイミング規格」を参照して
ください。
DS07–13707–5
81
MB90520B シリーズ
6. A/D コンバータの用語定義
分解能
： A/D 変換器により識別可能なアナログ変化
直線性誤差
：ゼロトランジション点 (“00 0000 0000B” ←→ “00 0000 0001B”) とフルスケールトランジション
点 (“11 1111 1110B” ←→ “11 1111 1111B”) とを結んだ直線と , 実際の変換特性との偏差
微分直線性誤差：出力コードを 1 LSB 変化させるのに必要な入力電圧の理想値からの偏差
総合誤差
：実際の値と論理値との差をいい , ゼロトランジション誤差 / フルスケールトランジション誤差 /
直線性誤差を含む誤差
総合誤差
3FFH
ディジタル出力
3FEH
0.5 LSB
実際の変換特性
3FDH
{1 LSB × (N − 1) + 0.5 LSB}
004H
( 実測値 )
003H
実際の変換特性
002H
理想特性
001H
0.5 LSB
AVRL
AVRH
アナログ入力
1 LSB ＝ ( 理想値 )
AVRH − AVRL
VNT −｛1 LSB × (N − 1) ＋ 0.5 LSB｝
〔LSB〕
〔V〕ディジタル出力 N の総合誤差＝
1 LSB
1024 *
VOT ( 理想値 ) ＝ AVRL ＋ 0.5 LSB 〔V〕
VFST ( 理想値 ) ＝ AVRH − 1.5 LSB 〔V〕 VNT：ディジタル出力が (N − 1) H から NH に遷移する電圧
＊ : 10 bit 分解能の場合は 1024 (210) となり , 8 bit 分解能の場合は 256 (28) が 1 LSB となります。
（続く）
82
DS07–13707–5
MB90520B シリーズ
（続き）
直線性誤差
微分直線性誤差
3FFH
実際の変換特性
(N + 1)H
{1 LSB × (N − 1)
+ VOT}
実際の変換特性
ディジタル出力
3FDH
VFST
( 実測値 )
VNT
( 実測値 )
004H
003H
ディジタル出力
3FEH
理想特性
NH
V (N + 1)T
( 実測値 )
(N − 1)H
実際の変換特性
VNT
002H
理想特性
( 実測値 )
実際の変換特性
(N − 2)H
001H
VOT ( 実測値 )
AVRL
AVRH
アナログ入力
AVRL
アナログ入力
AVRH
VNT −｛1 LSB × (N − 1) ＋ VOT｝
〔LSB〕
1 LSB
V (N ＋ 1) T − VNT
− 1 LSB〔LSB〕
ディジタル出力 N の微分直線性誤差＝
1 LSB
VFST − VOT
1 LSB ＝
〔V〕
1022 *
ディジタル出力 N の直線性誤差＝
VOT：ディジタル出力が “000H” から “001H” に遷移する電圧
VFST：ディジタル出力が “3FEH” から “3FFH” に遷移する電圧
＊ : 10 bit 分解能では 1022 (210 − 2) , 8 bit 分解能では 254 (28 − 2) となります。
7. A/D 変換部の注意事項
アナログ入力の外部回路のインピーダンスは , MB90V520A では，
約 5 kΩ 以下，MB90F523B では，約 15.5 kΩ 以下，
MB90522B/523B では，約 10 kΩ 以下を推奨します。
外部にコンデンサを使用する場合には , 外部コンデンサとチップ内部のコンデンサの容量分圧による影響を考えて , 内
部コンデンサの数千倍を目安にすることを推奨します。
外部回路のインピーダンスが高すぎる場合, アナログ電圧のサンプリング時間が不足する場合があります。(サンプリン
グ時間＝ 4 µs ＠マシンクロック 16 MHz 時 ) 。
・アナログ入力回路模型図
アナログ入力
RON
C
コンパレータ
MB90522B/523B
RON ＝約 2.2 kΩ
C ＝約 45 pF
MB90F523B
RON ＝約 2.6 kΩ
C ＝約 28 pF
( 注意事項 ) ここに記した数値は目安にしてください。
・誤差について
｜ AVRH − AVRL ｜が小さくなるにしたがって , 相対的な誤差は大きくなります。
DS07–13707–5
83
MB90520B シリーズ
8. D/A 変換部電気的特性
(AVCC ＝ VCC ＝ 5.0 V ± 10 %, AVSS ＝ VSS ＝ DVSS ＝ 0.0 V, Ta ＝− 40 °C ∼＋ 85 °C)
規格値
記号
端子
記号
最小
標準
最大
分解能
⎯
⎯
⎯
8
⎯
bit
微分直線性誤差
⎯
⎯
⎯
⎯
± 0.9
LSB
絶対精度
⎯
⎯
⎯
⎯
± 1.2
%
直線性誤差
⎯
⎯
⎯
⎯
± 1.5
LSB
変換時間
⎯
⎯
⎯
10
20
µs
アナログ基準電圧
⎯
DVCC
VSS ＋ 3.0
⎯
AVCC
V
⎯
120
300
µA
⎯
⎯
10
µA
⎯
20
⎯
kΩ
項目
IDVR
基準電圧供給電流
IDVRS
アナログ出力インピーダンス
⎯
DVCC
⎯
単位
備考
負荷容量 20 pF 時
ストップ時
9. フラッシュメモリ書込み / 消去特性
項目
条件
規格値
単位
備考
最小
標準
最大
⎯
1
15
s
内部での消去前書込み時間を除く
Ta ＝＋ 25 °C
VCC ＝ 5.0 V
⎯
5
⎯
s
内部での消去前書込み時間を除く
⎯
16
3,600
µs
システムレベルのオーバヘッド時間
を除く
書込み / 消去回数
⎯
10,000
⎯
⎯
cycle
データ保持期間
⎯
100 K
⎯
⎯
h
セクタ消去時間
チップ消去時間
ワード (16 ビット幅 )
書込み時間
84
DS07–13707–5
MB90520B シリーズ
■ 特性例
MB90523B の電源電流
ICCS vs. VCC
Ta ＝ +25 °C, 外部からのクロック入力
ICC vs. VCC
Ta ＝ +25 °C, 外部からのクロック入力
10
25
f = 16 MHz
20
f = 12 MHz
9
f = 10 MHz
15
f = 8 MHz
7
10
f = 12 MHz
6
f = 10 MHz
5
f = 8 MHz
4
3
f = 4 MHz
5
f= 4 MHz
2
f = 2 MHz
f = 2 MHz
1
0
0
2
3
4
VCC [V]
5
6
2
3
4
VCC [V]
5
6
ICCLS vs. VCC
Ta ＝ +25 °C, 外部からのクロック入力
ICCL vs. VCC
Ta ＝ +25 °C, 外部からのクロック入力
50
25
40
20
30
15
ICCLS [µA]
ICCL [µA]
f = 16 MHz
8
ICCS [mA]
ICC [mA]
30
20
10
f = 8 kHz
f = 8 kHz
5
10
0
0
2
3
4
VCC [V]
5
6
2
3
4
5
6
VCC [V]
ICCT vs. VCC
Ta ＝ +25 °C, 外部からのクロック入力
20
ICCT [µA]
15
10
5
f = 8 kHz
0
2
3
4
VCC [V]
5
6
（続く）
DS07–13707–5
85
MB90520B シリーズ
（続き）
1000
1000
900
900
800
800
700
700
600
600
500
400
500
400
300
300
200
200
100
100
0
0
−2
−4
−6
−8
IOH [mA]
86
VOL vs. IOL
Ta ＝ +25 °C, VCC ＝ 4.5 V
VOL [V]
VCC −VOH [mV]
VCC-VOH vs. IOH
Ta ＝ +25 °C, VCC ＝ 4.5 V
− 10
− 12
0
0
2
4
6
8
10
12
IOL [mA]
DS07–13707–5
MB90520B シリーズ
■ オーダ型格
型格
MB90522BPMC1
MB90F523BPMC1
MB90523BPMC1
MB90522BPFV
MB90F523BPFV
MB90523BPFV
DS07–13707–5
パッケージ
プラスチック・LQFP, 120 ピン
(FPT-120P-M24)
プラスチック・QFP, 120 ピン
(FPT-120P-M13)
87
MB90520B シリーズ
■ パッケージ・外形寸法図
プラスチック・LQFP, 120 ピン
リードピッチ
0.40 mm
パッケージ幅×
パッケージ長さ
14.0 mm × 14.0 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70 mm MAX
コード（参考）
P-L FQFP120-14×14-0.40
(FPT-120P-M24)
プラスチック・LQFP, 120 ピン
（FPT-120P-M24）
注 1）* 印寸法はレジン残りを含まず。
注 2）端子幅および端子厚さはメッキ厚を含む。
注 3）端子幅はタイバ切断残りを含まず。
16.00±0.20(.630±.008)SQ
* 14.00±0.10(.551±.004)SQ
90
61
91
60
0.08(.003)
Details of "A" part
+0.20
1.50 –0.10
+.008
(Mounting height)
.059 –.004
INDEX
120
31
"A"
0~8˚
LEAD No.
1
0.40(.016)
30
0.16±0.05
(.006±.002)
0.07(.003)
M
0.145±0.055
(.006±.002)
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
©2006-2008
FUJITSU MICROELECTRONICS LIMITED F120036S-c-1-2
C
2006 FUJITSU LIMITED F120036S-c-1-1
0.10±0.10
(.004±.004)
(Stand off)
0.25(.010)
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記 URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
（続く）
88
DS07–13707–5
MB90520B シリーズ
（続き）
プラスチック・QFP, 120 ピン
(FPT-120P-M13)
プラスチック・QFP, 120 ピン
（FPT-120P-M13）
リードピッチ
0.50mm
パッケージ幅×
パッケージ長さ
20.0 × 20.0mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
3.85mm MAX
質量
2.58g
コード（参考）
P-FQFP120-20×20-0.50
注 1）* 印寸法はレジン残りを含まず。
注 2）端子幅および端子厚さはメッキ厚を含む。
注 3）端子幅はタイバ切断残りを含まず。
22.60±0.20(.890±.008)SQ
* 20.00±0.10(.787±.004)SQ
90
0.145±0.055
(.006±.002)
61
91
60
0.08(.003)
Details of "A" part
+0.32
3.53 –0.20
+.013
.139 –.008
(Mouting height)
+0.10
0.20 –0.15
+.004
120
31
"A"
LEAD No.
1
30
0.50(.020)
C
.008 –.006
(Stand off)
0°~8°
INDEX
0.22±0.05
(.009±.002)
0.08(.003)
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
0.25(.010)
M
2003-2008 FUJITSU MICROELECTRONICS LIMITED F120013S-c-4-7
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記 URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
DS07–13707–5
89
MB90520B シリーズ
■ 本版での主な変更内容
ページ
場所
―
―
80
■ 電気的特性
パッケージを変更
(FPT-120P-M05 → FPT-120P-M24)
(8) トリガ入力タイミングの項目を追加
4. 交流規格
5. A/D 変換部電気的特性
ゼロトランジション電圧 , フルスケールトランジション電圧の項目を以下に
変更
規格値：AVSS → AVRL
単位：mV → V
■ オーダ型格
型格を変更
MB90522BPFF → MB90522BPMC1
MB90523BPFF → MB90523BPMC1
MB90F523BPFF → MB90F523BPMC1
■ パッケージ・外形寸法図
パッケージの図を変更
FPT-120P-M05 → FPT-120P-M24
81
87
88
変更箇所
変更箇所は , 本文中のページ左側の｜によって示しています。
90
DS07–13707–5
MB90520B シリーズ
MEMO
DS07–13707–5
91
MB90520B シリーズ
富士通マイクロエレクトロニクス株式会社
〒 163-0722 東京都新宿区西新宿 2-7-1 新宿第一生命ビル
http://jp.fujitsu.com/fml/
お問い合わせ先
富士通エレクトロニクス株式会社
〒 163-0731 東京都新宿区西新宿 2-7-1 新宿第一生命ビル
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電子デバイス製品に関するお問い合わせは , こちらまで ,
0120-198-610
受付時間 : 平日 9 時∼ 17 時 ( 土・日・祝日 , 年末年始を除きます )
携帯電話・PHS からもお問い合わせができます。
※電話番号はお間違えのないよう , お確かめのうえおかけください。
本資料の記載内容は , 予告なしに変更することがありますので , ご用命の際は営業部門にご確認ください。
本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので , 実際に使用する機器での動作を保証するも
のではありません。従いまして , これらを使用するにあたってはお客様の責任において機器の設計を行ってください。これらの使用に起因する損害な
どについては , 当社はその責任を負いません。
本資料に記載された動作概要・回路図を含む技術情報は , 当社もしくは第三者の特許権 , 著作権等の知的財産権やその他の権利の使用権または実施
権の許諾を意味するものではありません。また , これらの使用について , 第三者の知的財産権やその他の権利の実施ができることの保証を行うもので
はありません。したがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害について , 当社はその責任を負いません。
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用されることを意図して設計・製造されてい
ます。極めて高度な安全性が要求され , 仮に当該安全性が確保されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を
伴う用途（原子力施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生命維持のための医療機器 , 兵
器システムにおけるミサイル発射制御をいう）, ならびに極めて高い信頼性が要求される用途（海底中継器 , 宇宙衛星をいう）に使用されるよう設計・
製造されたものではありません。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。ご相談なく使用
されたことにより発生した損害などについては , 責任を負いかねますのでご了承ください。
半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 , 火災事故 , 社会的な損害を生じさせないよ
う , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策設計 , 誤動作防止設計などの安全設計をお願いします。
本資料に記載された製品を輸出または提供する場合は , 外国為替及び外国貿易法および米国輸出管理関連法規等の規制をご確認の上 , 必要な手続き
をおとりください。
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商標です。
編集ビジネス推進部

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