19-0464; Rev 2; 5/98 +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC 概要 ___________________________________ 特長 ___________________________________ MAX148/MAX149は、8チャネルマルチプレクサ、高 帯域幅トラック/ホールド及びシリアルインタフェースに 高速変換及び低消費電流特性を加えた10ビットデータ収 集システムです。+2.7V∼+5.25Vの単一電源で動作し、 サンプリングレートは133kspsです。アナログ入力は ソフトウェアにより、ユニポーラ/バイポーラ及びシン グルエンド/差動動作に設定できます。 ◆ 入力：8チャネルシングルエンド又は4チャネル差動 4線シリアルインタフェースは外部ロジック無しで直接 S P ITM、QSPITM及びMICROWIRETM機器に接続できます。 シリアルストローブ出力により、TMS320ファミリの ディジタル信号プロセッサに直接接続できます。 MAX148/MAX149は、内部クロック又は外部シリアル インタフェースクロックを用いることで、逐次比較型 のアナログディジタル変換を行います。 ◆ 4線シリアルインタフェース： SPI/QSPI/MICROWIRE/TMS320コンパチブル MAX149は2.5Vリファレンスを内蔵し、MAX148は外部 リファレンスを必要とします。どちらも電圧調整範囲 ±1.5％のリファレンスバッファアンプを備えています。 これらの製品はハードによるSHDNピン及びソフトウェア 選択によるパワーダウン機能を備えており、変換の最後 で自動的にシャットダウンするようにプログラムでき ます。MAX148/MAX149はシリアルインタフェースに アクセスすると自動的にパワーアップし、ターンオン が速いために全ての変換と変換の間にシャットダウン することができます。このため、サンプリングレート が低い場合には消費電流を60µA以下に抑えることがで きます。 MAX148/MAX149は、20ピンDIP及び20ピンSSOP パッケージで供給されています。 ◆ 電源：+2.7V∼+5.25V単一 ◆ 2.5Vリファレンス内蔵(MAX149) ◆ 低電力：1.2mA(133ksps、3V電源) 54µA(1ksps、3V電源) 1µA(パワーダウンモード) ◆ ユニポーラ又はバイポーラ入力： ソフトウェアで設定 ◆ パッケージ：20ピンDIP/SSOP 型番 ___________________________________ PART† TEMP. RANGE MAX148ACPP 0°C to +70°C データ収集 医療機器 バッテリ駆動機器 ペンディジタイザ プロセス制御 ±1/2 標準動作回路 ___________________________ +3V CH0 ポータブルデータロギング 20 Plastic DIP INL (LSB) MAX148BCPP 0°C to +70°C 20 Plastic DIP ±1 MAX148ACAP 0°C to +70°C 20 SSOP ±1/2 MAX148BCAP 0°C to +70°C 20 SSOP ±1 Ordering Information continued at end of data sheet. † Contact factory for availability of alternate surface-mount packages. これらの製品の4チャネルバージョンはMAX1248/ MAX1249のデータシートを参照してください。 アプリケーション _______________________ PIN-PACKAGE 0V TO +2.5V ANALOG INPUTS VDD DGND MAX149 AGND CH7 VREF 4.7µF CPU COM CS SCLK DIN REFADJ 0.01µF VDD 0.1µF DOUT I/O SCK (SK) MOSI (SO) MISO (SI) SSTRB SHDN VSS ピン配置はデータシートの最後に記載されています。 SPI及びQSPIはMotorola,Incの商標です。MICROWIREはNational Semiconductor Corp.の商標です。 ________________________________________________________________ Maxim Integrated Products 1 MAX148/MAX149 KIT ATION EVALU E L B AVAILA MAX148/MAX149 +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC ABSOLUTE MAXIMUM RATINGS VDD to AGND, DGND................................................. -0.3V to 6V AGND to DGND ...................................................... -0.3V to 0.3V CH0–CH7, COM to AGND, DGND ............ -0.3V to (VDD + 0.3V) VREF, REFADJ to AGND ........................... -0.3V to (VDD + 0.3V) Digital Inputs to DGND .............................................. -0.3V to 6V Digital Outputs to DGND ........................... -0.3V to (VDD + 0.3V) Digital Output Sink Current .................................................25mA Continuous Power Dissipation (TA = +70°C) Plastic DIP (derate 11.11mW/°C above +70°C) ......... 889mW SSOP (derate 8.00mW/°C above +70°C) ................... 640mW CERDIP (derate 11.11mW/°C above +70°C) .............. 889mW Operating Temperature Ranges MAX148_C_P/MAX149_C_P .............................. 0°C to +70°C MAX148_E_P/MAX149_E_P............................ -40°C to +85°C MAX148_MJP/MAX149_MJP ........................ -55°C to +125°C Storage Temperature Range ............................ -60°C to +150°C Lead Temperature (soldering, 10sec) ............................ +300°C Stresses beyond those listed under “Absolute Maximum Ratings” may cause permanent damage to the device. These are stress ratings only, and functional operation of the device at these or any other conditions beyond those indicated in the operational sections of the specifications is not implied. Exposure to absolute maximum rating conditions for extended periods may affect device reliability. ELECTRICAL CHARACTERISTICS (VDD = +2.7V to +5.25V; COM = 0V; fSCLK = 2.0MHz; external clock (50% duty cycle); 15 clocks/conversion cycle (133ksps); MAX149—4.7µF capacitor at VREF pin; MAX148—external reference, VREF = 2.500 V applied to VREF pin; TA = TMIN to TMAX; unless otherwise noted.) PARAMETER SYMBOL CONDITIONS MIN TYP MAX UNITS DC ACCURACY (Note 1) Resolution 10 Relative Accuracy (Note 2) INL MAX14_A MAX14_B Differential Nonlinearity DNL No missing codes over temperature Offset Error Gain Error (Note 3) Bits ±0.5 ±1.0 LSB ±1 LSB MAX14_A ±0.15 ±1 MAX14_B MAX14_A MAX14_B ±0.15 ±2 ±1 ±2 LSB LSB Gain Temperature Coefficient ±0.25 ppm/°C Channel-to-Channel Offset Matching ±0.05 LSB DYNAMIC SPECIFICATIONS (10kHz sine-wave input, 0V to 2.500Vp-p, 133ksps, 2.0MHz external clock, bipolar input mode) Signal-to-Noise + Distortion Ratio SINAD Total Harmonic Distortion THD Spurious-Free Dynamic Range SFDR Up to the 5th harmonic 66 dB -70 dB 70 dB Channel-to-Channel Crosstalk 65kHz, 2.500Vp-p (Note 4) -75 dB Small-Signal Bandwidth -3dB rolloff 2.25 MHz 1.0 MHz Full-Power Bandwidth CONVERSION RATE Conversion Time (Note 5) Track/Hold Acquisition Time tCONV Internal clock, SHDN = FLOAT 5.5 7.5 Internal clock, SHDN = VDD 35 65 µs External clock = 2MHz, 12 clocks/conversion 6 1.5 µs tACQ Aperture Delay 30 ns Aperture Jitter <50 ps 2 _______________________________________________________________________________________ +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC (VDD = +2.7V to +5.25V; COM = 0V; fSCLK = 2.0MHz; external clock (50% duty cycle); 15 clocks/conversion cycle (133ksps); MAX149—4.7µF capacitor at VREF pin; MAX148—external reference, VREF = 2.500 V applied to VREF pin; TA = TMIN to TMAX; unless otherwise noted.) PARAMETER SYMBOL CONDITIONS MIN TYP MAX UNITS CONVERSION RATE (continued) Internal Clock Frequency External Clock Frequency SHDN = FLOAT 1.8 SHDN = VDD Data transfer only MHz 0.225 0.1 2.0 0 2.0 MHz ANALOG/COM INPUTS Input Voltage Range, SingleEnded and Differential (Note 6) Unipolar, COM = 0V 0 to VREF Bipolar, COM = VREF / 2 ±VREF / 2 Multiplexer Leakage Current On/off leakage current, VCH_ = 0V or VDD ±0.01 Input Capacitance ±1 16 V µA pF INTERNAL REFERENCE (MAX149 only, reference buffer enabled) VREF Output Voltage TA = +25°C (Note 7) 2.470 2.500 VREF Short-Circuit Current 2.530 V 30 mA VREF Temperature Coefficient MAX149 ±30 ppm/°C Load Regulation (Note 8) 0mA to 0.2mA output load 0.35 mV Capacitive Bypass at VREF Internal compensation mode 0 External compensation mode 4.7 Capacitive Bypass at REFADJ µF 0.01 REFADJ Adjustment Range µF ±1.5 % EXTERNAL REFERENCE AT VREF (Buffer disabled) VREF Input Voltage Range (Note 9) VREF Input Current 1.0 VREF = 2.500V VREF Input Resistance 100 18 Shutdown VREF Input Current VDD + 50mV V 150 µA 25 0.01 kΩ 10 VDD 0.5 REFADJ Buffer-Disable Threshold µA V EXTERNAL REFERENCE AT REFADJ Capacitive Bypass at VREF Reference Buffer Gain REFADJ Input Current Internal compensation mode 0 External compensation mode 4.7 µF MAX149 2.06 MAX148 2.00 V/V MAX149 ±50 MAX148 ±10 µA _______________________________________________________________________________________ 3 MAX148/MAX149 ELECTRICAL CHARACTERISTICS (continued) MAX148/MAX149 +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC ELECTRICAL CHARACTERISTICS (continued) (VDD = +2.7V to +5.25V; COM = 0V; fSCLK = 2.0MHz; external clock (50% duty cycle); 15 clocks/conversion cycle (133ksps); MAX149—4.7µF capacitor at VREF pin; MAX148—external reference, VREF = 2.500 V applied to VREF pin; TA = TMIN to TMAX; unless otherwise noted.) PARAMETER SYMBOL CONDITIONS MIN TYP MAX UNITS DIGITAL INPUTS (DIN, SCLK, CS, SHDN) DIN, SCLK, CS Input High Voltage VIH DIN, SCLK, CS Input Low Voltage VIL DIN, SCLK, CS Input Hysteresis DIN, SCLK, CS Input Leakage VDD ≤ 3.6V 2.0 VDD > 3.6V 3.0 VHYST VIN = 0V or VDD DIN, SCLK, CS Input Capacitance CIN (Note 10) SHDN Input High Voltage VSH VDD - 0.4 SHDN Input Mid Voltage VSM 1.1 SHDN Input Low Voltage VSL SHDN Voltage, Floating IS VFLT SHDN Maximum Allowed Leakage, Mid Input 0.8 V ±1 µA 15 pF 0.2 IIN SHDN Input Current V V ±0.01 V VDD - 1.1 SHDN = 0V or VDD SHDN = FLOAT V ±4.0 µA VDD / 2 SHDN = FLOAT V 0.4 V ±100 nA DIGITAL OUTPUTS (DOUT, SSTRB) Output Voltage Low VOL Output Voltage High VOH Three-State Leakage Current Three-State Output Capacitance IL COUT ISINK = 5mA 0.4 ISINK = 16mA 0.8 ISOURCE = 0.5mA VDD - 0.5 CS = VDD V V ±0.01 CS = VDD (Note 10) ±10 µA 15 pF 5.25 V POWER REQUIREMENTS Positive Supply Voltage VDD 2.70 Operating mode, full-scale input (Note 11) Positive Supply Current Supply Rejection (Note 12) 4 IDD VDD = 5.25V 1.6 3.0 VDD = 3.6V 1.2 2.0 VDD = 5.25V 3.5 15 VDD = 3.6V 1.2 10 30 70 IDD Full power-down IDD Fast power-down (MAX149) PSR Full-scale input, external reference = 2.500V, VDD = 2.7V to 5.25V ±0.3 _______________________________________________________________________________________ mA µA mV +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC (VDD = +2.7V to +5.25V, TA = TMIN to TMAX, unless otherwise noted.) PARAMETER SYMBOL Acquisition Time CONDITIONS MIN TYP MAX UNITS tACQ 1.5 µs DIN to SCLK Setup tDS 100 ns DIN to SCLK Hold tDH 0 SCLK Fall to Output Data Valid tDO Figure 1 CS Fall to Output Enable tDV Figure 1 tTR Figure 2 CS Rise to Output Disable ns MAX14_ _C/E 20 200 Figure 1 _M MAX14_ 20 240 ns 240 ns 240 ns CS to SCLK Rise Setup tCSS 100 ns CS to SCLK Rise Hold tCSH 0 ns SCLK Pulse Width High tCH 200 ns SCLK Pulse Width Low tCL SCLK Fall to SSTRB 200 tSSTRB ns Figure 1 240 ns CS Fall to SSTRB Output Enable tSDV External clock mode only, Figure 1 240 ns CS Rise to SSTRB Output Disable tSTR External clock mode only, Figure 2 240 ns SSTRB Rise to SCLK Rise tSCK Internal clock mode only (Note 7) 0 ns Note 1: Tested at VDD = 2.7V; COM = 0V; unipolar single-ended input mode. Note 2: Relative accuracy is the deviation of the analog value at any code from its theoretical value after the full-scale range has been calibrated. Note 3: MAX149—internal reference, offset nulled; MAX148—external reference (VREF = +2.500V), offset nulled. Note 4: Ground “on” channel; sine wave applied to all “off” channels. Note 5: Conversion time defined as the number of clock cycles multiplied by the clock period; clock has 50% duty cycle. Note 6: The common-mode range for the analog inputs is from AGND to VDD. Note 7: Sample tested to 0.1% AQL. Note 8: External load should not change during conversion for specified accuracy. Note 9: ADC performance is limited by the converter’s noise floor, typically 300µVp-p. Note 10: Guaranteed by design. Not subject to production testing. Note 11: The MAX148 typically draws 400µA less than the values shown. Note 12: Measured as |VFS(2.7V) - VFS(5.25V)|. 標準動作特性 ______________________________________________________________________ (VDD = 3.0V, VREF = 2.500V, fSCLK = 2.0MHz, CLOAD = 20pF, TA = +25°C, unless otherwise noted.) 0.125 MAX148/9-02 0.125 MAX148/9-01 0.10 INTEGRAL NONLINEARITY vs. TEMPERATURE INTEGRAL NONLINEARITY vs. SUPPLY VOLTAGE VDD = 2.7V 0.100 0.100 MAX149 0 0.075 INL (LSB) INL (LSB) 0.05 INL (LSB) MAX148/9-03 INTEGRAL NONLINEARITY vs. CODE 0.050 MAX149 0.075 0.050 MAX148 -0.05 MAX148 0.025 0.025 -0.10 0 256 512 CODE 768 1024 0 2.25 0 2.75 4.25 3.25 3.75 SUPPLY VOLTAGE (V) 4.75 5.25 -60 -20 20 60 100 140 TEMPERATURE (°C) _______________________________________________________________________________________ 5 MAX148/MAX149 TIMING CHARACTERISTICS 標準動作特性(続き)_________________________________________________________________ (VDD = 3.0V, VREF = 2.500V, fSCLK = 2.0MHz, CLOAD = 20pF, TA = +25°C, unless otherwise noted.) 1.50 FULL POWER-DOWN MAX149 1.25 1.00 CLOAD = 20pF 0.75 MAX148 0.50 2.25 2.75 3.25 3.75 4.25 4.75 2.5 2.0 1.5 1.0 0.5 0 2.25 5.25 2.75 3.25 3.75 4.25 4.75 5.25 2.5000 2.4995 2.4990 2.25 3.25 2.75 3.75 SHUTDOWN CURRENT (µA) 1.1 1.0 MAX148 1.6 1.2 0.8 0.4 0.9 RLOAD = ∞ CODE = 1010101000 20 0 60 100 -60 140 -20 20 60 100 TEMPERATURE (°C) TEMPERATURE (°C) MAX149 INTERNAL REFERENCE VOLTAGE vs. TEMPERATURE MAX148/9-09 2.501 INTERNAL REFERENCE VOLTAGE (V) VDD = 5.25V 2.500 VDD = 3.6V 2.499 VDD = 2.7V 2.498 2.497 2.496 2.495 2.494 -60 -20 20 60 100 140 TEMPERATURE (°C) 6 4.25 MAX148/9-08 2.0 MAX149 1.2 SUPPLY CURRENT (mA) 2.5005 SHUTDOWN CURRENT vs. TEMPERATURE MAX148/9-07 1.3 -20 2.5010 SUPPLY VOLTAGE (V) SUPPLY CURRENT vs. TEMPERATURE -60 2.5015 SUPPLY VOLTAGE (V) SUPPLY VOLTAGE (V) 0.8 2.5020 MAX148/9-06 CLOAD = 50pF MAX148/9-05 3.0 SHUTDOWN SUPPLY CURRENT (µA) 1.75 RL = ∞ CODE = 1010101000 MAX148/9-04 2.00 MAX149 INTERNAL REFERENCE VOLTAGE vs. SUPPLY VOLTAGE SHUTDOWN SUPPLY CURRENT vs. SUPPLY VOLTAGE INTERNAL REFERENCE VOLTAGE (V) SUPPLY CURRENT vs. SUPPLY VOLTAGE SUPPLY CURRENT (mA) MAX148/MAX149 +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC _______________________________________________________________________________________ 140 4.75 5.25 +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC 端子 名称 機 能 1–8 CH0–CH7 9 COM アナログ入力のグランドリファレンス。シングルエンドモードでのCOMはゼロコード電圧を設定しま す。±0.5LSBの安定性が必要です。 10 SHDN 3レベルシャットダウン入力。SHDNをローにするとMAX148/MAX149はシャットダウンします。 それ以外の場合は、完全動作状態です。SHDNをハイにするとリファレンスバッファアンプは内部補償 モードになります。SHDNをフロートにするとリファレンスバッファアンプは外部補償モードになります。 11 VREF リファレンスバッファ出力/ADCリファレンス入力。AD変換用のリファレンス電圧。内部リファレンス モード(MAX149のみ)では、リファレンスバッファは公称2.500V出力を生成し、REFADJで外部的に 調整します。外部リファレンスモードでは、REFADJをV DDに接続することで内部バッファをディセー ブルします。 12 REFADJ 13 AGND アナロググランド 14 DGND ディジタルグランド 15 DOUT シリアルデータ出力。データはSCLKの立下がりエッジでクロック出力されます。CSがハイのときハイインピーダンスになります。 16 SSTRB シリアルストローブ出力。内部クロックモードでは、SSTRBはMAX148/MAX149がA/D変換を開始し たときにローになり、変換終了時にハイになります。外部クロックモードでは、SSTRBはMSBの決定 前に1クロックサイクルだけパルス的にハイになります。CSがハイ(外部クロックモード)のときはハイ インピーダンスになります。 17 DIN シリアルデータ入力。データはSCLKの立上がりエッジでクロック入力されます。 18 CS アクティブローのチップセレクト。CSがローでない限り、データはDINにクロック入力されません。 CSがハイのとき、DOUTはハイインピーダンスになります。 19 SCLK 20 VDD サンプリングアナログ入力 リファレンスバッファアンプ入力。リファレンスバッファアンプをディセーブルするにはREFADJをVDDに接続してください。 シリアルクロック入力。シリアルインタフェースのデータをクロック入力及び出力します。外部クロック モードではSCLKは変換速度も設定します。(デューティサイクルは40%∼60%でなければなりません。) 正電源電圧 VDD DOUT DOUT CLOAD 50pF 6k VDD 6k CLOAD 50pF DGND DGND a) High-Z to VOH and VOL to VOH b) High-Z to VOL and VOH to VOL 図1. イネーブル時間用の負荷回路 6k DOUT DOUT CLOAD 50pF CLOAD 50pF 6k DGND a) VOH to High-Z DGND b) VOL to High-Z 図2. ディセーブル時間用の負荷回路 _______________________________________________________________________________________ 7 MAX148/MAX149 端子説明 __________________________________________________________________________ MAX148/MAX149 +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC 詳細 ___________________________________ MAX148/MAX149アナログディジタルコンバータ(ADC) は、逐次比較型の変換技法と入力トラック/ホールド(T/H) 回路を用いることで、アナログ信号を10ビットのディジ タル出力に変換します。フレキシブルなシリアルインタ フェースがマイクロプロセッサ(µP)とのインタフェース を容易にしています。図3にMAX148/MAX149の ブロック図を示します。 疑似差動入力 このADCのアナログコンパレータのサンプリング構造 は入力等価回路(図4)に図解されています。シングル エンドモードでは、IN+は内部でCH0∼CH7にスイッ チングされ、IN-はCOMにスイッチングされます。差動 モードでは、IN+及びIN-はCH0/CH1、CH2/CH3、 CH4/CH5及びCH6/CH7の組み合わせから選択されま す。チャネルの設定は表2及び表3を参考に行ってくだ さい。 差動モードでは、IN-及びIN+は内部でアナログ入力の どちらかにスイッチングされます。この構成ではIN+の ところの信号だけがサンプリングされるため、この構成 を疑似差動と呼んでいます。リターン側(IN-)は変換中、 AGNDに対して±0.5LSB(ベストの結果を得るために は±0.1LSB)以内で安定していなければなりません。 これを実現するために、IN-(選択されたアナログ入力) とAGNDの間に0.1µFのコンデンサを接続してください。 アクイジション期間中は正入力(IN+)として選択された チャネルがコンデンサCHOLD を充電します。アクイジ ション期間は3 SCLKサイクル間だけ続き、入力制御 ワードの最後のビットが入力された後のSCLKの立下がり CS SCLK DIN SHDN CH0 CH1 CH2 CH3 CH4 CH5 CH6 CH7 COM エッジで完了します。アクイジション期間の終了時に T/Hスイッチが開き、CHOLDの電荷をIN+の信号のサン プルとして保持します。 変換期間は、入力マルチプレクサがCHOLDを正入力(IN+) から負入力(IN-)にスイッチングしたときから始まりま す。シングルエンドモードではIN-はCOMです。このた め、コンパレータの入力でのノードZEROが不平衡にな ります。変換サイクルの残りの時間で、容量性DACが ノードZEROを10ビット分解能の制限範囲で0Vに調節 します。この動作は16pF x [(V IN+ ) - (V IN- )]の電荷を CHOLDからバイナリ重み付の容量性DACに移すのと等価 です。この結果、アナログ入力信号のディジタル表示 が生成されます。 トラック/ホールド T/Hは、8ビット制御ワードの5番目のビットがシフト インされた後の立下がりクロックエッジでトラッキング モードに入り、制御ワードの8番目のビットがシフトイン された後の立下がりクロックエッジでホールドモード に入ります。コンバータがシングルエンド入力用に設定 されている場合はIN-がCOMに接続され、コンバータは 「+」入力をサンプリングします。コンバータが差動入力 用に設定されている場合はIN-が「- 」入力に接続され、 │IN+ - IN-│の差がサンプリングされます。変換完了時 に正入力が再びIN+に接続され、CHOLDは入力信号電圧 まで充電されます。 T/Hが入力信号を取込むのに要する時間は、入力容量が 充電される速さの関数になっています。入力信号の ソースインピーダンスが高いとアクイジション時間は 長くなるため、変換と変換の間の時間を長くしなけれ 18 19 CAPACITIVE DAC 17 10 INPUT SHIFT REGISTER INT CLOCK VREF CONTROL LOGIC 1 OUTPUT SHIFT REGISTER 2 3 4 5 ANALOG INPUT MUX CLOCK IN 10+2-BIT SAR ADC OUT REF 8 +1.21V REFERENCE (MAX149) REFADJ 12 VREF 11 16 CH0 DOUT SSTRB T/H 6 7 9 15 20k A ≈ 2.06* 20 14 13 +2.500V MAX148 MAX149 CH1 CH2 16pF CH3 CSWITCH CH4 VDD DGND CH5 CH6 COMPARATOR INPUT CHOLD MUX – + ZERO RIN 9k TRACK CH7 COM T/H SWITCH HOLD AT THE SAMPLING INSTANT, THE MUX INPUT SWITCHES FROM THE SELECTED IN+ CHANNEL TO THE SELECTED IN- CHANNEL. AGND SINGLE-ENDED MODE: IN+ = CH0–CH7, IN- = COM. DIFFERENTIAL MODE: IN+ AND IN- SELECTED FROM PAIRS OF CH0/CH1, CH2/CH3, CH4/CH5, AND CH6/CH7. *A ≈ 2.00 (MAX148) 図3. ブロック図 8 図4. 等価入力回路 _______________________________________________________________________________________ +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC +3V MAX148/MAX149 VDD OSCILLOSCOPE 0.1µF DGND SCLK AGND 0V TO +2.500V ANALOG INPUT 0.01µF CH7 MAX148 MAX149 COM SSTRB CS DOUT* SCLK +3V +3V REFADJ +3V DIN 2.5V VOUT 1000pF MAX872 VREF C1 0.1µF 2MHz OSCILLATOR CH1 CH2 CH3 CH4 DOUT SSTRB COMP SHDN N.C. OPTIONAL FOR MAX149, REQUIRED FOR MAX148 * FULL-SCALE ANALOG INPUT, CONVERSION RESULT = $FFF (HEX) 図5. 性能チェック回路 ばなりません。アクイジション時間tACQは素子が信号 を取込むのに要する最大時間であり、信号の取込みに 必要な最低時間でもあります。tACQ は次式で計算され ます。 tACQ = 7 x (RS + RIN) x 16pF ここで、RI N = 9kΩ、RS = 入力信号のソースインピー ダンス、そしてtACQは必ず1.5µs以下です。ソースイン ピーダンスが4kΩ以下であれば、ADCのAC性能に大き な影響はありません。 0.01µFコンデンサが各アナログ入力に接続されている 場合は、より高いソースインピーダンスを使用できます。 入力コンデンサは入力ソースインピーダンスと共にRC フィルタを構成し、ADCの信号帯域幅を制限します。 入力帯域幅 ADCの入力トラッキング回路の小信号帯域幅は 2.25MHzであるため、アンダーサンプリング技法を 用いることで、帯域幅がADCのサンプリングレート以上 の周期信号を測定し、高速トランジェント現象を数値化 することができます。高周波信号が計測したい周波数 帯域にエイリアシングしてくるのを防ぐために、アンチ エイリアシングフィルタリングをお勧めします。 アナログ入力保護 内部保護ダイオードがアナログ入力をV DD とAGNDに クランプしているため、チャネル入力ピンは(AGND 0.3V)∼(VDD +0.3V)の範囲で、損傷を起こすことなく スイングできます。しかし、フルスケール付近で正確 な変換を行うためには、入力がV DDを50mV以上超えて はならず、またAGNDを50mV以上下回ってはなりません。 アナログ入力が電源を50mV以上超えた場合、オフ チャネルの保護ダイオードに2mA以上の順方向バイアス をかけないでください。 性能チェック回路 MAX148/MAX149のアナログ性能を簡便に評価するに は、図5の回路を使用してください。MAX148/MAX149 では各変換の前に制御バイトがDINに書き込まれる必要 があります。DINを+3Vにすると、$FF(HEX)という 制御バイトが書き込まれます。これは、変換と変換の 間にパワーダウンのない外部クロックモードでのCH7 のシングルエンドユニポーラ変換をトリガします。外部 クロックモードでは、変換結果の最高位ビットがDOUT からシフトアウトされる前に、SSTRB出力が1クロック 周期だけパルス的にハイになります。CH7へのアナログ 入力を変化させると、DOUTから出るビットのシーケンス が変わります。1変換当たり合計15クロックサイクル 必要です。S S T R B及びDOUTの遷移は全てSCLKの 立下がりエッジで起こります。 _______________________________________________________________________________________ 9 MAX148/MAX149 +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC 表1. 制御バイトフォーマット BIT 7 (MSB) BIT 6 BIT 5 BIT 4 BIT 3 BIT 2 BIT 1 BIT 0 (LSB) START SEL2 SEL1 SEL0 UNI/BIP SGL/DIF PD1 PD0 BIT NAME DESCRIPTION 7(MSB) START The first logic “1” bit after CS goes low defines the beginning of the control byte. 6 5 4 SEL2 SEL1 SEL0 These three bits select which of the eight channels are used for the conversion (Tables 2 and 3). 3 UNI/BIP 1 = unipolar, 0 = bipolar. Selects unipolar or bipolar conversion mode. In unipolar mode, an analog input signal from 0V to VREF can be converted; in bipolar mode, the signal can range from -VREF/2 to +VREF/2. 2 SGL/DIF 1 = single ended, 0 = differential. Selects single-ended or differential conversions. In singleended mode, input signal voltages are referred to COM. In differential mode, the voltage difference between two channels is measured (Tables 2 and 3). 1 0(LSB) PD1 PD0 Selects clock and power-down modes. PD1 PD0 Mode 0 0 Full power-down 0 1 Fast power-down (MAX149 only) 1 0 Internal clock mode 1 1 External clock mode DIF= 1) 表2. シングルエンドモードでのチャネル選択(SGL/D SEL2 0 SEL1 0 SEL0 0 1 0 0 0 0 1 1 0 1 0 1 0 1 1 0 0 1 1 1 1 1 CH0 + CH1 CH2 CH4 CH5 CH6 CH7 + COM – – + 変換開始方法 変換は制御バイトをDINにクロックインすることで始ま ります。CSがローの場合、SCLKクロックの各立上がり エッジ毎に、DINからMAX148/MAX149の内部シフト レジスタへと1ビットずつクロックインされます。CS が下がった後で最初に来たロジック 「1」 のビットが、制御 バイトのMSBを定義します。この最初の 「スタート」 ビット が来るまでは、ロジック「0」のビットがいくつDINに クロックインされたとしても一切影響はありません。 表1に制御バイトのフォーマットを示します。 10 CH3 – + – + – + – + – + – MAX148/MAX149はS P I、QSPI及びMICROWIRE機器 とコンパチブルです。S P Iの場合は、S P I制御レジスタ で正しいクロック極性とサンプリングエッジを選択し てください(CPOL = 0及びCPHA = 0に設定してくだ さい)。MICROWIRE、S P I及びQSPIはいずれもバイト の送信とバイトの受信を同時に行います。「標準動作 回路」を用いた場合、最もシンプルなソフトウェアインタ フェースでは8ビット転送を僅か3回行うだけで変換が 行えます(1回の8ビット転送ではADCを設定し、残り2回 の8ビット転送では変換結果をクロックアウトします)。 MAX148/ MAX149のQSPI接続法については図20を 参照してください。 ______________________________________________________________________________________ +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC SEL2 SEL1 SEL0 CH0 CH1 0 0 0 + – 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 – CH2 CH3 + – CH4 CH5 + – CH6 CH7 + – – + MAX148/MAX149 DIF = 0) 表3. 差動モードでのチャネル選択(SGL/D + – + – + CS tACQ SCLK 1 4 SEL2 SEL1 SEL0 UNI/ BIP DIN 8 SGL/ PD1 DIF 12 16 20 24 PD0 START SSTRB A/D STATE B9 MSB IDLE RB3 RB2 RB1 DOUT B8 ACQUISITION 1.5µs B7 B6 B5 B4 B3 B2 B1 B0 LSB CONVERSION S1 S0 FILLED WITH ZEROS IDLE (fSCLK = 2MHz) 図6. 24クロック外部クロックモードの変換タイミング(MICROWIRE及びSPIコンパチブル、 f SCLK ≦ 2MHzでQSPIコンパチブル) シンプルなソフトウェアインタフェース CPUがシリアルクロックを発生するために、CPUの シリアルインタフェースがマスターモードで動作して いることを確認してください。クロック周波数は 100kHz∼2MHzの範囲から選択してください。 1) 制御バイトを外部クロックモードに設定し、これを TB1と呼びます。TB1はバイナリの1XXXXX11という フォーマットになるはずです。ここで、Xは選択さ れた特定のチャネル及び変換モードを意味します。 ます。総変換時間はシリアルクロック周波数及び8ビット 転送間のアイドル時間の関数です。T/Hが過剰にドループ するのを防ぐために、総変換時間が120µsを超えない ようにしてください。 ディジタル出力 ユニポーラ入力モードでは出力はストレートなバイナリ です(図17)。バイポーラ入力の場合、出力は2の補数形式 になります(図18)。データはSCLKの立下がりエッジで、 MSBを先頭にクロックアウトされます。 2) CPUの汎用I/Oラインを用いてCSをローにします。 3) TB1を送信し、同時にバイトを受信します。受信し たバイトをRB1と呼びます。RB1は無視します。 4) 全てゼロで構成されるバイト($00 HEX)を送信し、 同時にバイトRB2を受信します。 5) 全てゼロで構成されるバイト($00 HEX)を送信し、 同時にバイトRB3を受信します。 6) CSをハイにします。 図6にこのシーケンスのタイミングを示します。バイト RB2とRB3は、先頭のゼロ1個、2つのサブLSBビット 及び最後の3つのゼロにはさまれた変換結果を含んでい クロックモード MAX148/MAX149は外部シリアルクロック又は内部 クロックを用いることで、逐次比較型変換を行うこと ができます。どちらのクロックモードの場合も、外部 クロックがMAX148/MAX149からデータをシフト イン/アウトします。T/Hは制御バイトの最後の3ビット がDINにクロックインされるときに入力信号を取込みま す。制御バイトのビットPD1及びPD0がクロックモード をプログラムします。図7∼10に両方のモードに共通 するタイミング特性を示します。 ______________________________________________________________________________________ 11 MAX148/MAX149 +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC ••• CS tCSH tCSS tCL tCH SCLK tCSH ••• tDS tDH ••• DIN tDV tDO tTR ••• DOUT 図7. シリアルインタフェースのタイミングの詳細 ••• ••• CS tSTR tSDV SSTRB ••• ••• tSSTRB SCLK •••• tSSTRB •••• PD0 CLOCKED IN 図8. 外部クロックモードでのSSTRBのタイミングの詳細 外部クロック 外部クロックモードでは、外部クロックはデータを シフトイン/アウトするだけでなく、アナログディジタル 変換ステップの駆動も行います。SSTRBは制御バイト の最後のビットの後で、1クロック周期だけパルス的に ハイになります。逐次比較用のビット決定はそれに続く SCLKの立下がりエッジ12個でそれぞれ行われ、DOUT に出力されます(図6)。CSがハイになると、SSTRB及び DOUTはハイインピーダンス状態になります。そして、 その次のCSの立下がりエッジでSSTRBはロジックロー を出力します。図8に外部クロックモードでのSSTRB のタイミングを示します。 12 変換は一定した最小時間内に完了しなければなりませ ん。完了しない場合は、サンプルアンドホールドコン デンサのドループが変換結果を劣化させます。シリア ルクロック周波数が100kHz以下の場合、あるいはシリ アルクロックの割込みが原因で変換期間が120µsを 超える可能性がある場合は、内部クロックモードを 使用してください。 内部クロック 内部クロックモードでは、MAX148/MAX149自体が 変換クロックを内部で発生します。この結果、µP は SAR変換クロックを動作させる役目から解放され、変換 結果はプロセッサの都合のよいときに、0∼2MHzの任意 ______________________________________________________________________________________ +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC MAX148/MAX149 CS SCLK 1 2 4 3 5 SEL2 SEL1 SEL0 UNI/ BIP DIN 7 8 SGL/ PD1 DIF PD0 6 9 10 11 18 12 19 20 21 22 23 24 START SSTRB tCONV B9 MSB DOUT A/D STATE IDLE ACQUISITION 1.5µs CONVERSION 7.5µs MAX (fSCLK = 2MHz) (SHDN = FLOAT) B8 B0 LSB B7 S1 S0 FILLED WITH ZEROS IDLE 図9. 内部クロックモードのタイミング CS tCONV tSCK tCSH tCSS SSTRB tSSTRB SCLK tDO PD0 CLOCK IN DOUT NOTE: FOR BEST NOISE PERFORMANCE, KEEP SCLK LOW DURING CONVERSION. 図10. 内部クロックモードでのSSTRBのタイミングの詳細 のクロックレートで読取ることができます。SSTRBは 変換開始時にローになり、変換が完了するとハイにな ります。SSTRBは最大7.5µsの間ローに留まりますが (SHDN = FLOAT)、最高のノイズ性能を得るためには、 その間SCLKをローに保つようにしてください。 変換が行われている間は内部レジスタがデータを保管 します。変換の完了後、任意の時点で、SCLKがこの レジスタからデータをクロックアウトします。SSTRB がハイになった後、次の立下がりクロックエッジで DOUTに変換のMSBが出力され、続いて残りのビット がMSBを先頭にしたフォーマットで出力されます(図9)。 一旦変換が開始されれば、CSをローに保持する必要は ありません。CSをハイにするとデータがMAX148/ MAX149にクロックインされなくなり、DOUTがスリー ステートになりますが、すでに進行中の内部クロック モードの変換に悪影響を与えることはありません。内部 クロックモードが選択されている場合、CSがハイになっ てもSSTRBはハイインピーダンス状態にはなりません。 図10に内部クロックモードでのSSTRBのタイミングを 示します。このモードでは、最小アクイジションタイム (t ACQ )が1.5µs以上に保持されている限り、2.0MHz 以上のクロックレートでデータをMAX148/MAX149に シフトイン、又はシフトアウトすることもできます。 データフレーミング CSの立下がりエッジでは変換は開始されません。DIN にクロックインされる最初のロジックハイはスタート ビットとして解釈され、これが制御バイトの最初の ビットの定義付けを行います。変換は、8番目の制御 ビット(PD0ビット)がDINにクロックインされた後の SCLKの立下がりエッジで開始されます。スタートビット の定義は次のとおりです。 ______________________________________________________________________________________ 13 MAX148/MAX149 +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC 表4. パワーダウン遅延時間(typ) REFERENCE BUFFER REFERENCEBUFFER COMPENSATION MODE VREF CAPACITOR (µF) POWER-DOWN MODE Enabled Internal — Enabled Internal — Enabled External Enabled External Disabled Disabled POWER-UP DELAY (µs) MAXIMUM SAMPLING RATE (ksps) Fast 5 26 Full 300 26 4.7 Fast See Figure 14c 133 4.7 Full See Figure 14c 133 — — Fast 2 133 — — Full 2 133 コンバータがアイドル状態である任意の時間(例えばVDD が印加された後)にCSがローの状態でDINにクロック インされた最初のハイビット。 又は 進行中の変換のビット3がDOUTピンにクロックされた 後にDINにクロックインされた最初のハイビット。 現在の変換が完了する前にCSがトグルされると、その 次にDINにクロックインされるハイビットがスタート ビットと見なされます。そうすると、現在の変換は 中止され、新しい変換が開始されます。 MAX148/MAX149が動作できる最高速度は、変換中 CSがローに維持されている場合15クロック/変換にな ります。図11aに、外部クロックモードで15 SCLK サイクル毎に変換を実行するために必要なシリアル インタフェースタイミングを示します。CSがローで SCLKが連続的であれば、スタートビットは最初に16ゼロ をクロックインすることで保証されます。 殆どのマイクロコントローラの場合、変換は8 SCLK クロックの倍数で起きなければなりません。従って、 マイクロコントローラがMAX148/MAX149を作動させ られる最高速度は通常16クロック/変換という事になり ます。図11bに、外部クロックモードで16 SCLKサイ クル毎に変換を実行するために必要なシリアルインタ フェースタイミングを示します。 アプリケーション情報 ___________________ パワーオンリセット 最初に電源が入ったときにSHDNがローでなければ、 パワーオンリセット回路が内部クロックモードで MAX148/MAX149を起動します。このときSSTRB = ハイの状態で、変換を開始できる体勢にあります。電源 が安定した後、内部リセット時間が10µsありますが、 この間は変換を行わないでください。SSTRBはパワー アップ時にはハイで、CSがローの場合は、DINの最初 のロジック1がスタートビットと見なされます。変換が 14 行われるまではDOUTはゼロをシフトアウトします。 (表4を参照) リファレンスバッファの補償 SHDNは、シャットダウン機能の他に、内部又は外部補償 の選択に使用します。この補償は、パワーアップ時間 及び最大変換速度の両方に影響します。最小クロック レートは、補償の状態に関らず、サンプルアンドホー ルドのドループのために100kHzに制限されます。 SHDNをフローティングにすると、外部補償になります。 「標準動作回路」では、VREFにおいて4.7µFコンデンサ を使用しています。4.7µFの場合は安定性が保証され、 2MHzのフルクロック速度の変換動作が可能になりま す。外部補償の場合は、パワーアップ時間が増加しま す（「パワーダウンモードの選択」及び表4を参照）。 SHDNをハイにすると、内部補償になります。内部補償 ではVREFの外部コンデンサを必要としないため、パワー アップ時間を最も短くできます。最大クロックレート は、内部クロックモードで2MHz、外部クロックモード では400kHzとなっています。 パワーダウンモードの選択 変換と変換の間にコンバータを低電流のシャットダウン 状態にすることにより、電力を節約できます。フルパ ワーダウン又は高速パワーダウンモードを選択するに は、SHDNがハイ又はフローティングの状態で、DIN制御 バイトのビット1及びビット0を使用します（表1及び 表5）。いずれのソフトウェアシャットダウンモードで も、シリアルインターフェースは動作状態に留まりま すが、ADCは変換しません。SHDNをローにすることに より、いつでもコンバータを完全にシャットダウンで きます。SHDNは、制御バイトのビット1及びビット0 に優先します。 フルパワーダウンモード時には、電流を消費する全て のチップ機能がターンオフされ、消費電流が2µA(typ) まで低下します。高速パワーダウンモードでは、バンド ______________________________________________________________________________________ +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC 1 8 15 1 8 15 1 SCLK S DIN S CONTROL BYTE 0 S CONTROL BYTE 1 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0 S1 S0 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0 S1 S0 DOUT CONTROL BYTE 2 CONVERSION RESULT 1 CONVERSION RESULT 0 SSTRB 図11a. 外部クロックモード、15クロック/変換のタイミング ••• CS 1 8 16 1 8 16 SCLK S DIN S CONTROL BYTE 0 ••• CONTROL BYTE 1 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0 S1 S0 DOUT ••• B9 B8 B7 B6 ••• CONVERSION RESULT 1 CONVERSION RESULT 0 図11b. 外部クロックモード、16クロック/変換のタイミング CLOCK MODE EXTERNAL EXTERNAL SHDN SETS SOFTWARE POWER-DOWN SETS EXTERNAL CLOCK MODE DIN DOUT MODE S X X X X X 1 1 SETS EXTERNAL CLOCK MODE S X X X X X 0 0 10 + 2 DATA BITS S X X X X X 1 1 VALID DATA 10 + 2 DATA BITS POWERED UP POWERED UP SOFTWARE POWER-DOWN INVALID DATA HARDWARE POWERDOWN POWERED UP 図12a. パワーダウンのタイミング図(外部クロック) ギャップリファレンス以外の全ての回路がターンオフ されます。高速パワーダウンモードの消費電流は30µA となっています。内部補償モードでは、パワーアップ 時間を5µsまで短縮できます。 表4は、どのリファレンスバッファ補償及びパワーダウン モードを選択するかによって、パワーアップディレー 及び最大サンプリングレートがどのように影響される かを示しています。外部補償モードにおいて、コンデンサ が初めに完全に放電している場合のパワーアップ時間 は、4.7µFの補償コンデンサを使用した場合に20msと なります。高速パワーダウンからのスタート アップ時間については、シャットダウン中に1/2LSB以上 放電しない低リークコンデンサを使用することによって 完全に無くすことができます。パワーダウン中には、 VREFにおけるリーク電流によって、リファレンスバイ パスコンデンサでドループが生じます。図12a及び 図12bに、外部及び内部クロックモード時の様々な パワーダウンシーケンスを示します。 ______________________________________________________________________________________ 15 MAX148/MAX149 CS MAX148/MAX149 +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC CLOCK MODE INTERNAL SETS POWER-DOWN SETS INTERNAL CLOCK MODE DIN S X X X X X 1 0 S X X X X X 0 0 DOUT S DATA VALID DATA VALID CONVERSION SSTRB CONVERSION POWER-DOWN POWERED UP MODE POWERED UP 図12b. パワーダウンのタイミング図(内部クロック) 表5. ソフトウェアパワーダウン及び クロックモード PD1 PD0 DEVICE MODE 0 0 Full Power-Down 0 1 1 1 表6. ハード配線のパワーダウン及び 内部クロック周波数 Fast Power-Down 1 Enabled Internal 225kHz 0 Internal Clock Floating Enabled External 1.8MHz 1 External Clock 0 Power-Down N/A N/A AVERAGE SUPPLY CURRENT vs. CONVERSION RATE (USING FULLPD) 100 8 CHANNELS 10 1 CHANNEL 1 0.1 1 10 100 1k 10k 100k 1M CONVERSION RATE (Hz) 図13. 平均消費電流対変換レート(外部リファレンス) 16 100 MAX148/9-F14A VREF = VDD = 3.0V RLOAD = ∞ CODE = 1010101000 AVERAGE SUPPLY CURRENT (µA) MAX148/9-13 AVERAGE SUPPLY CURRENT (µA) 10,000 0.1 INTERNAL CLOCK FREQUENCY DEVICE MODE AVERAGE SUPPLY CURRENT vs. CONVERSION RATE WITH EXTERNAL REFERENCE 1000 REFERENCEBUFFER COMPENSATION SHDN STATE RLOAD = ∞ CODE = 1010101000 8 CHANNELS 10 1 CHANNEL 1 0.01 0.1 1 10 100 1k CONVERSION RATE (Hz) 図14a. MAX149の消費電流対変換レート、FULLPD ______________________________________________________________________________________ +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC MAX148/9-F14B AVERAGE SUPPLY CURRENT (µA) 10,000 RLOAD = ∞ CODE = 1010101000 1000 8 CHANNELS 1 CHANNEL 100 ハードウェアのパワーダウン 10 1 0.1 1 10 100 1k 10k 100k 1M CONVERSION RATE (Hz) 図14b. MAX149の消費電流対変換レート、FASTPD TYPICAL REFERENCE-BUFFER POWER-UP DELAY vs. TIME IN SHUTDOWN MAX148/9-F14C 2.0 POWER-UP DELAY (ms) DINの最初のロジック「1」がスタートビットと見なされ、 これによってMAX148/MAX149はパワーアップしま す。スタートビットに続いて、データ入力ワード又は 制御バイトがやはりクロックモードとパワーダウン状 態を判断します。例えば、DINワードがPD1 = 1を含ん でいると、チップはパワーアップ状態に留まります。 PD0 = PD1 = 0のときは、1回だけ変換を行い、その 後再びパワーダウンします。 1.5 パワーダウンシーケンス 1.0 0.5 0 0.001 SHDNがローになると、コンバータはハードウェアの パワーダウン状態に入ります(表6)。ソフトウェアの パワーダウンモードとは異なり、変換は完了せずに、 SHDNがローになったときに停止します。SHDNは内部 クロックモードでのクロック周波数も制御します。 SHDNがフローティングのままだと、内部クロック周波数 が1.8MHzに設定されます。SHDNがフローティングし た状態で通常動作に戻った場合、約2MΩ x C L のtRC 遅延時間があります(ここでCLはSHDNピンでの容量性 負荷です)。SHDNをハイにすると内部クロック周波数 が225kHzに設定されます。この機能はリファレンス電圧 が課すセトリング時間の必要条件を緩和します。外部 リファレンスでは、MAX148/MAX149はSHDNがアク ティブにハイにされた後2µs以内で完全にパワーアップ されています。 0.01 0.1 1 10 TIME IN SHUTDOWN (sec) 最大サンプリングレートよりも遅い速度で動作してい る場合、MAX148/MAX149を自動パワーダウンモード に設定することで大幅に電力を節約できます。図13、 14a及び14bに、平均消費電流とサンプリングレートの 関係を示しています。以下に、様々なパワーダウンシー ケンスについて説明します。 最大500変換/チャネル/秒までの最低電力動作 図14c. リファレンスバッファパワーアップ遅延対 シャットダウン時間 ソフトウェアのパワーダウン 制御バイトのビットPD1及びPD0を用いることで、 ソフトウェアのパワーダウンを起動することができま す。表5に示すように、PD1及びPD0はクロックモード を指定するためにも用いられます。ソフトウェアの シャットダウンが発生すると、変換が完了するまで ADCは最後に指定されたクロックモードで動作し続け ます。その後、ADCはパワーダウンし、低自己消費電流 状態になります。内部クロックモードでは、MAX148/ MAX149がソフトウェアのパワーダウンに入った後で もインタフェースはアクティブ状態を保ち、変換結果 をクロックアウトすることができます。 以下に、２つのパワーダウンシーケンス例を示します。 他のアプリケーションの場合は、これ以外のクロック レート、補償モード及びパワーダウンモードの組み合わせ により最小の消費電力を実現できることもあります。 図14aに、フルパワーダウンモード及び内部リファレ ンス補償を使用した場合のMAX149の1又は8チャネル 変換に対する消費電力を示します。REFADJの0.01µF バイパスコンデンサは内部20kΩリファレンス抵抗によ り、時定数0.2msのRCフィルタを形成します。 完全10ビット精度を実現するには、パワーアップ後こ の時定数の8倍(この例では1.6ms)が必要です。フルパ ワーアップモードではなく、F A S T P Dモードでこの 1.6msを待つことで消費電力を10分の１以下に低減で きます(図15)。 ______________________________________________________________________________________ 17 MAX148/MAX149 AVERAGE SUPPLY CURRENT vs. CONVERSION RATE (USING FASTPD) MAX148/MAX149 +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC COMPLETE CONVERSION SEQUENCE 1.6ms WAIT DIN CH1 (ZEROS) 1 00 1 FULLPD 01 1 FASTPD (ZEROS) CH7 11 1 NOPD 00 1 FULLPD 01 FASTPD 1.21V REFADJ 0V τ = RC = 20kΩ x CREFADJ 2.50V VREF 0V tBUFFEN ≈ 75µs 図15. MAX149 FULLPD/FASTPDパワーアップシーケンス +3.3V OUTPUT CODE 24k MAX149 510k 100k 12 REFADJ FULL-SCALE TRANSITION 11 . . . 111 11 . . . 110 11 . . . 101 0.01µF FS = VREF + COM ZS = COM VREF 1LSB = 1024 図16. MAX149リファレンス調整回路 高スループットでの最低電力 図14bは1及び8チャネル変換され高速パワーダウン時 の外部リファレンス補償での消費電力を示します。外部 4.7µF補償は、ダミー変換でのパワーアップ後75µsの ウェイトが必要です。このグラフは最低電力消費で、 できる限りの高速多チャネル変換を示します。 MAX148/MAX149が長時間動作しないが、高速変換 での断続的なバーストを必要とするアプリケーション では、フルパワーダウンモードはより省電力を実現し ます。 内部及び外部リファレンス MAX148 は 外 部 リ フ ァ レ ン ス を 必 要 と し ま す が 、 MAX149は内部又は外部リファレンス電圧で使用でき ます。外部リファレンスはVREF又はREFADJピンに 直接接続できます。 MAX148及びMAX149で内部バッファはVREFにおい て2.5Vを生成するよう設計されています。MAX149の 内部調整された1.21Vリファレンスは、2.06利得で バッファされます。MAX148のREFADFピンは2.00利得 でバッファされ、REFADJで外部1.25Vリファレンスを VREFで2.5Vにスケールします。 18 00 . . . 011 00 . . . 010 00 . . . 001 00 . . . 000 0 1 (COM) 2 3 INPUT VOLTAGE (LSB) FS FS - 3/2LSB 図17. ユニポーラの伝達関数、フルスケール(FS) = VREF + COM、ゼロスケール(ZS) = COM 内部リファレンス(MAX149) MAX149の内部リファレンスでのフルスケース範囲は、 ユニポーラ入力で2.5V、バイポーラ入力で±1.25V です。内部リファレンス電圧は図16の回路で±1.5% まで調整できます。 外部リファレンス MAX148及びMAX149で、外部リファレンスは内部 リファレンスバッファアンプの入力(REFADJ)又は出力 (VREF)に接続できます。REFADJ入力インピーダンス はMAX149で20kΩ(typ)、MAX148で100kΩ以上で す。VREFで、DC入力抵抗は最低18kΩです。変換時 には、VREFの外部リファレンスは最大350µA のDC ______________________________________________________________________________________ +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC UNIPOLAR MODE MAX148/MAX149 表7. フルスケール及びゼロスケール BIPOLAR MODE Full Scale Zero Scale VREF + COM COM Positive Zero Negative Full Scale Scale Full Scale VREF / 2 + COM COM -VREF / 2 + COM OUTPUT CODE VREF + COM 2 011 . . . 111 FS = 011 . . . 110 ZS = COM 000 . . . 010 000 . . . 001 000 . . . 000 SUPPLIES +3V -VREF + COM 2 VREF 1LSB = 1024 +3V GND +3V DGND -FS = R* = 10Ω 111 . . . 111 111 . . . 110 111 . . . 101 VDD AGND 100 . . . 001 MAX148 MAX149 100 . . . 000 - FS COM* +FS - 1LSB COM DGND DIGITAL CIRCUITRY *OPTIONAL INPUT VOLTAGE (LSB) *COM ≤ VREF / 2 図18. バイポーラの伝達関数、フルスケール(FS) = VREF/2 + COM、ゼロスケール(ZS) = COM 図19. 電源グランド接続図 負荷電流を供給できなければならず、出力インピーダンス は10Ω以下でなければなりません。リファレンスの出力 インピーダンスがこれより高い場合やノイズが多い場合 は、4.7µFのコンデンサでVREFピンの近くにバイパスし てください。 伝達関数 REFADJ入力を使用すると外部リファレンスをバッファ する必要がなくなります。VREF入力を直接使用する場合 は、REFADJをVDDに接続し内部バッファをディセーブル します。REFADJがVDDに接続された場合、パワーダウン 時 の R E F A D J へ の 入 力 バ イ ア ス 電 流 は 25 µ A typ (MAX149)です。パワーダウン時に入力バイアス電流 を最低限に抑えるにはREFADJをAGNDに接続してくだ さい。 表7にユニポーラ及びバイポーラモードでのフルスケール 電圧範囲を示します。 民生用温度範囲(0℃∼+70℃)で1LSB以内の精度を達 成するためには、外部リファレンスの温度係数は 20ppm/℃以下でなければなりません。 図17は通常のユニポーラ入力/出力(I/O)伝達関数を 示しています。図18はバイポーラ入力/出力(I/O)伝達 関数です。コード遷移は隣り合う整数L S B値同士の 中間点で起こります。出力コーディングはバイナリで、 ユニポーラ動作では1LSB =2.44mV(2.500V/1024)、 バ イ ポ ー ラ 動 作 で は 1LS B = 2.44mV[(2.500V/ 2- -2.500V/2)/1024]となります。 ______________________________________________________________________________________ 19 MAX148/MAX149 +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC +3V 0.1µF ANALOG INPUTS +3V 1µF (POWER SUPPLIES) 1 CH0 2 CH1 SCLK 19 3 CH2 CS 18 PCS0 4 CH3 DIN 17 MOSI 5 CH4 6 CH5 DOUT 15 7 CH6 DGND 14 8 CH7 AGND 13 9 COM REFADJ 12 10 SHDN VREF 11 VDD MAX148 MAX149 20 SCK MC683XX SSTRB 16 MISO (GND) 0.1µF +2.5V 図20. MAX148/MAX149のQSPI接続図、外部リファレンス レイアウト、グランド及びバイパス XF CLKX CS SCLK TMS320LC3x MAX148 MAX149 CLKR DX DIN DR DOUT FSR SSTRB 図21. MAX148/MAX149からTMS320へのシリアル インタフェース 20 最高の性能を得るためにはプリント回路基板を使用し てください。ワイヤラップボードはお勧めできません。 ボードレイアウトはディジタル信号ラインとアナログ 信号ラインが分離されるようにしてください。アナログ とディジタル(特にクロック)ラインを互いに 並行に走らせないでください。又、ディジタルライン がADCパッケージの下に来ないようにしてください。 図19に推奨されるシステムグランド接続法を示します。 一点アナロググランド(スターグランドポイント)を AGNDのところで設定し、ロジックグランドとは分離 してください。その他全てのアナロググランドと DGNDをスターグランドに接続してください。このグ ランドに他のディジタルシステムグランドを接続しな いでください。ノイズを排除するために、スターグランド から電源へのグランドリターンはできるだけ短くし、 また、低インピーダンスにしてください。 ______________________________________________________________________________________ +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC SCLK DIN START SEL2 SEL1 SEL0 UNI/BIP SGL/DIF PD1 PD0 HIGH IMPEDANCE SSTRB DOUT MSB B8 S1 S0 HIGH IMPEDANCE 図22. TMS320のシリアルインタフェースタイミング図 V DD電源内の高周波ノイズがADC内の高速コンパレータ に影響を与える可能性があります。この電源は MAX148/MAX149のピン20に近いところで、0.1µF 及び1µFコンデンサでスターグランドにバイパスしてく ださい。最高の電源ノイズ除去比を得るためには、コン デンサのリード線をできるだけ短くしてください。電源 のノイズが特に大きい場合は、10Ω抵抗をローパス フィルタとして接続することができます(図19)。 QSPIとの高速ディジタルインタフェース 図20の回路を用いると、MAX148/MAX149をQSPIと インタフェースさせることができます(fSCLK =2.0MHz, CPOL = 0, CPHA = 0)。このQSPI回路は8個の各チャ ネル全てで変換を行うようにプログラムできます。 QSPIはそれ自体がマイクロシーケンサを備えているた め、変換結果はCPUに負担をかけることなくメモリに 記憶されます。 最 大 外 部 ク ロ ッ ク 周 波 数 は 2.0MHz で あ る た め 、 MAX148/MAX149は最大2MHzまでQSPIコンパチブル です。 TMS320LC3xとのインタフェース 図21に示すのは、外部クロックモードでMAX148/ MAX149をTMS320にインタフェースするためのアプリ ケーション回路です。このインタフェースのタイミング 図を図22に示します。 1) TMS320はCLKX(送信クロック)がアクティブハイ 出力クロック、CLKR(TMS320受信クロック)が アクティブハイ入力クロックとなるように設定して ください。TMS320のCLKXとCLKRはMAX148/ MAX149のSCLKと一緒にまとめて接続されています。 2) MAX148/MAX149のCSピンはTMS320のXF_I/O ポートによってローにされています。これは MAX148/MAX149のDINにデータがクロックイン できるようにするためです。 3) 変換を開始するために 8ビットワード(1XXXXX11) をMAX148/MAX149に書き込み、素子を外部クロック モードに設定します。特定のアプリケーションに適した XXXXXビットを選択するためには、表1を参照して ください。 4) MAX148/MAX149のSSTRB出力はTMS320のFSR 入力を通じて監視されています。SSTRB出力に立下がり エッジが生じ、これは変換が進行中でデータを MAX148から受け取る準備ができていることを示し ます。 5) TMS320は続くSCLK16個の各立上がりエッジで 1データビットずつ読み込みます。これらのデータ ビットは10+2ビットの変換結果を表しています。 この後に続く4ビットは無視してください。 6) 次 の 変 換 が 開 始 さ れ る ま で は C S を ハ イ に し 、 MAX148/MAX149をディセーブルします。 MAX148/MAX149で変換を開始し、そして結果を読み 取るための手順は次のとおりです。 ______________________________________________________________________________________ 21 MAX148/MAX149 CS MAX148/MAX149 +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC 型番（続き）_____________________________ INL (LSB) ピン配置 _______________________________ PART† TEMP. RANGE PIN-PACKAGE MAX148AEPP -40°C to +85°C 20 Plastic DIP ±1/2 CH0 1 20 VDD MAX148BEPP MAX148AEAP MAX148BEAP MAX148AMJP MAX148BMJP -40°C to +85°C -40°C to +85°C -40°C to +85°C -55°C to +125°C -55°C to +125°C 20 Plastic DIP 20 SSOP 20 SSOP 20 CERDIP* 20 CERDIP* ±1 ±1/2 ±1 ±1/2 ±1 CH1 2 19 SCLK CH2 3 18 CS 15 DOUT TOP VIEW CH3 4 CH4 5 MAX148 MAX149 17 DIN 16 SSTRB MAX149ACPP 0°C to +70°C 20 Plastic DIP ±1/2 CH5 6 MAX149BCPP MAX149ACAP MAX149BCAP MAX149AEPP MAX149BEPP MAX149AEAP MAX149BEAP MAX149AMJP MAX149BMJP 0°C to +70°C 0°C to +70°C 0°C to +70°C -40°C to +85°C -40°C to +85°C -40°C to +85°C -40°C to +85°C -55°C to +125°C -55°C to +125°C 20 Plastic DIP 20 SSOP 20 SSOP 20 Plastic DIP 20 Plastic DIP 20 SSOP 20 SSOP 20 CERDIP* 20 CERDIP* ±1 ±1/2 ±1 ±1/2 ±1 ±1/2 ±1 ±1/2 ±1 CH6 7 14 DGND CH7 8 13 AGND COM 9 12 REFADJ 11 VREF SHDN 10 DIP/SSOP Contact factory for availability of alternate surface-mount packages. * Contact factory for availability of CERDIP package, and for processing to MIL-STD-883B. † チップ情報 _____________________________ TRANSISTOR COUNT: 2554 22 ______________________________________________________________________________________ +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC SSOP.EPS ______________________________________________________________________________________ 23 MAX148/MAX149 パッケージ ________________________________________________________________________ パッケージ(続き)___________________________________________________________________ PDIPN.EPS MAX148/MAX149 +2.7V∼+5.25V、低電力、8チャネル シリアル10ビットADC 〒169 -0051東京都新宿区西早稲田3-30-16（ホリゾン1ビル） TEL. (03)3232-6141 FAX. (03)3232-6149 マキシム社では全体がマキシム社製品で実現されている回路以外の回路の使用については責任を持ちません。回路特許ライセンスは明言されていません。 マキシム社は随時予告なしに回路及び仕様を変更する権利を保留します。 24 ____________________Maxim Integrated Products, 120 San Gabriel Drive, Sunnyvale, CA 94086 408-737-7600 © 1998 Maxim Integrated Products is a registered trademark of Maxim Integrated Products.