NJU26203A ドルビープロロジックデコーダ 概 要 ■ 外 形 NJU26203Aは、ドルビープロロジックII、ベースマネージメント、マルチチャンネル 入力、5-Band PEQを搭載した24ビットデジタルシグナルプロセッサです。 マトリックスエンコード(Lt/Rt)されたPCM信号や、通常のステレオPCM信号を Dolby Pro Logic II処理により、最大5.1チャンネルの信号に変換します。さらに、ベ ースマネージメント、マルチチャンネル入力、5-Band PEQ(7チャンネル)機能を搭 載し、セットのコンフィギュレーションを容易にします。 NJU26203Aは、その豊富な機能により車載オーディオ、DVDレシーバ、スピー カシステム等の各種オーディオ機器に最適です。 NJU26203AV 特 徴 ◆ ソフトウェア Dolby Pro Logic II (最大 5.1ch 出力) Bass Management Multi channel input 5-Band PEQ Center Mixer, Rear Center Mixer Master Volume ◆ ハードウェア 24bit 固定小数点デジタルシグナルプロセッサ 外部クロック周波数 ： 12.288MHz, PLL を内蔵 デジタルオーディオインターフェース ： 入力 4 ポート/出力 4 ポート デジタルオーディオフォーマット ： I2S 24bit、 左詰め/右詰め対応、 BCK ： 32fs/64fs マスター／スレーブ対応 ホストインターフェース ・I2C バスインターフェース (Standard-mode/100kbps, Fast-mode/400kbps) ・シリアルインターフェース (4 線式：クロック、スレーブセレクト、入力データ、出力データ) 電源電圧 ： VDD = VDDPLL = 1.8V ： VDDIO = 3.3V 入力専用端子許容電圧 ： 5V トレラント パッケージ ： SSOP44 ( 鉛フリー対応 ) ＊ハードウェア仕様の詳細については「NJU26200 シリーズハードウェア共通仕様書」を参照願います。 Ver.2008-12-10 -1- NJU26203A ブロック図 ブロック図 AD1/SDIN AD2/SSb DSP ARITHMETIC UNIT SCL/SCK SDA/SDOUT SERIAL HOST INTERFACE BCKO BCKO PROGRAM CONTROL LRO 2424-BIT ｘ 2424-BIT MULTIPLIER ALU RESETb MCK CLK SERIAL AUDIO INTERFACE TIMING GENERATOR / PLL L/Rout SDO1 SDO1 C/SWout C/SWout SDO2 SDO2 LS/RSout SDO3 SDO3 LB/RB /RBout SDO0 SDO0 Input Input SDI0~3 SDI0~3 ADDRESS GENERATION UNIT BCKI CLKOUT LRI PROC DATA RAM 図1 -2- FIRMWARE ROM General I/O INTERFACE MUTEb MUTEb SEL WDC NJU26203A ハードウエアブロック図 ハードウエアブロック図 Ver.2008-12-10 NJU26203A 機能ブロック 機能ブロック L 4 Stereo L/R->LS/RS 5 Band PEQ SDO1 SDI0 R Pro Logic II L/R SW LFE Generator C SW LS/RS Delay SDI3 5 Band PEQ LS RS LB 5 Band PEQ Master Volume & Channel Trim Input Trimmer SDI2 Center Delay SDI1 Bass Management 6 Stereo L/R->C/SW L/R->LS/RS SDO2 5 Band PEQ 5 Band PEQ SDO3 5 Band PEQ Delay 5 Band PEQ SDO0 5 Band PEQ SDO1 RB Noise Generator Smooth Control *Center Mix は、4ch Stereo Mode Input Mode 選択時のみ有効。 *LFE Generator ON/OFF は、4ch Stereo Mode 選択時のみ有効 図2 NJU26203A 機能ブロック 機能 ブロック図 ブロック図 (ファームウェア (ファームウェア) ファームウェア ) L 4 Stereo L/R->LS/RS SDI0 R SW LFE Generator SW LS/RS Delay L/R C LS RS LB 5 Band PEQ Master Volume & Channel Trim Pro Logic II Center Delay Input Trimmer SDI2 Bass Management SDI1 5 Band PEQ SDO2 5 Band PEQ 5 Band PEQ SDO3 5 Band PEQ Delay 5 Band PEQ SDO0 RB Noise Generator Smooth Control 図3 Ver.2008-12-10 NJU26203A 機能ブロック 機能 ブロック図 ブロック図 (ステレオ (ステレオ入力時 ステレオ入力時) 入力時 ) -3- NJU26203A L 5 Band PEQ SDO1 SDI0 R LFE Output Trim LS/RS C SW LS/RS Delay SDI3 C/SW 5 Band PEQ LS RS LB 5 Band PEQ Master Volume & Channel Trim Input Trimmer SDI2 Bass Management SDI1 Center Delay L/R SDO2 5 Band PEQ 5 Band PEQ SDO3 5 Band PEQ Delay 5 Band PEQ SDO0 RB Noise Generator Smooth Control 図4 NJU26203A 機能ブロック 機能 ブロック図 ブロック図 (マルチチャンネル (マルチチャンネル入力時 マルチチャンネル入力時) 入力時 ) L 5 Band PEQ SDO1 SDI0 R SDI1 5 Band PEQ C SW LS/RS Delay LS RS LB 5 Band PEQ Master Volume & Channel Trim Input Trimmer Bass Management 6 Stereo L/R->C/SW L/R->LS/RS SDO2 5 Band PEQ 5 Band PEQ SDO3 5 Band PEQ Delay 5 Band PEQ SDO0 RB Noise Generator Smooth Control 図5 -4- NJU26203A 機能ブロック 機能 ブロック図 ブロック図 (ステレオ (ステレオ入力 ステレオ入力、 入力 、NONNON-FADER 有 (6ch Stereo)) Ver.2008-12-10 NJU26203A 端子配列 SDI3 1 44 VDD SDI2 2 43 VSS SDI1 3 42 VSSIO SDI0 4 41 VDDIO LRI 5 40 SDO0 VDDIO 6 39 SDO1 BCKI 7 38 SDO2 VSS 8 37 SDO3 VDD 9 36 LRO TEST 10 35 BCKO 34 MCK 33 VDDIO NJU26203A MUTEb 11 WDC 12 PROC 13 32 SDA/SDOUT VSSIO 14 31 SCL/SCK VDDIO 15 30 AD2/SSb SEL 16 29 AD1/SDIN VDDPLL 17 28 TEST VSSPLL 18 27 TEST VSS 19 26 TEST VDD 20 25 RESETb CLKOUT 21 24 VDDIO CLK 22 23 VSSIO SSOP44 図6 Ver.2008-12-10 端子配列 -5- NJU26203A 端子説明 表 1 端子説明 Pin No. 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 * 端子名 SDI3 SDI2 SDI1 SDI0 LRI VDDIO BCKI VSS VDD TEST * MUTEb * WDC * PROC * VSSIO VDDIO SEL VDDPLL VSSPLL VSS VDD CLKOUT CLK VSSIO VDDIO RESETb TEST TEST TEST AD1/SDIN AD2/SSb SCL/SCK SDA/SDOUT VDDIO MCK BCKO LRO SDO3 SDO2 SDO1 SDO0 VDDIO VSSIO VSS VDD I/O I I I I I I I I OD I I O I I I I I I I I I/O O O O O O O O - 機 能 （LS/RS） (C/SW) (L/R) (L/R) オーディオデータ入力 3 オーディオデータ入力 2 オーディオデータ入力 1 オーディオデータ入力 0 LR クロック入力 I/O 電源 +3.3V ビットクロック入力 内部ロジック電源 GND 内部ロジック電源 +1.8V テスト端子 ( 通常使用時 ： VSSIO に接続 ) リセット後のマスターボリューム状態 ‘1’：0dB ‘0’：ミュート ウォッチドッグクロック出力端子（オープンドレイン出力） リセット後の信号処理 ‘1’：通常処理する ‘0’：処理しないでコマンド待ち I/O 電源 GND I/O 電源 +3.3V ホストインターフェース選択 ‘1’：シリアル（4 線式）/ ‘0’： I2C バス PLL アナログ部電源 +1.8V PLL アナログ部電源 GND 内部ロジック電源 GND 内部ロジック電源 +1.8V 水晶発振用クロック出力端子 水晶発振用クロック入力端子 ( 12.288MHz ) I/O 電源 GND I/O 電源 +3.3V リセット（RESETb= ‘0’でリセット） テスト端子 ( 通常使用時 ： VDDIO に接続 ) テスト端子 ( 通常使用時 ： VSSIO に接続 ) テスト端子 ( 通常使用時 ： VSSIO に接続 ) I2C アドレス選択（I2C）/シリアルデータ入力(シリアル(4 線式)) I2C アドレス選択（I2C）/スレーブセレクト（シリアル（4 線式）） シリアルクロック（I2C）/シリアルクロック（シリアル（4 線式）） シリアルデータ入出力（I2C）/シリアルデータ出力（シリアル（4 線式）） I/O 電源 +3.3V A/D,D/A クロック出力（CLK 端子のバッファ出力） ビットクロック出力 LR クロック出力 オーディオデータ出力 3 (LS/RS) オーディオデータ出力 2 (C/SW) オーディオデータ出力 1 (L/R) オーディオデータ出力 0 (LB/RB) I/O 電源 +3.3V I/O 電源 GND 内部ロジック電源 GND 内部ロジック電源 +1.8V I ：入力, O ：出力, OD ：オープンドレイン出力, I/O ：双方向 端子名に * が付いている端子は、必ず抵抗（推奨 3.3kΩ）を介して VDDIO または VSSIO に接続してください。 -6- Ver.2008-12-10 NJU26203A デジタルオーディオインターフェース デジタルオーディオフォーマットは、I2S、MSB ファースト左詰め、及び MSB ファースト右詰めをサポートしています。 NJU26203A は、4 ポートのオーディオデータ入力端子(SDI0～3)と、4 ポートのオーディオデータ出力端子(SDO0～3)を 備えています。入出力信号の割り当ては表 2,表 3 及び図 2、図 3、図 4、図 5 の機能ブロック図を参照してください。 表 2 オーディオデータ入力 ーディオデータ 入力 Pin No. 端子名 4 3 2 1 SDI0 SDI1 SDI2 SDI3 機 能 ステレオ入力時 マルチチャネル入力時 オーディオデータ入力 ( L / R ) （SDI0/SDI1 ピンセレクト） オーディオデータ入力 ( L / R ) （SDI0/SDI1 ピンセレクト） 未使用 オーディオデータ入力 2 ( C / SW ) 未使用 オーディオデータ入力 3 ( LS / RS ) 表 3 オーディオデータ出力 オーディオデータ 出力 Pin No. 端子名 機 能 40 SDO0 オーディオデータ出力 0 39 SDO1 オーディオデータ出力 1 38 SDO2 オーディオデータ出力 2 37 SDO3 オーディオデータ出力 3 ( ( ( ( LB/RB ) L/R ) C/SW ) LS/RS ) ホストインターフェース NJU26203A の制御インターフェースは、I２C バスインターフェース、あるいは、シリアルインターフェース(4 線式) で す。 I２C バスインターフェースで制御する場合、リセット解除時、SEL 端子を”L”に設定し、シリアルインターフェース（4 線 式）で制御する場合、リセット解除時、SEL 端子を”H”に設定します。（表 4） ホストインターフェース端子機能は、表 5 の通りです。 データ転送は共に 8 ビット（1 バイト）単位です。 ホストインターフェースは常にスレーブで、ホストコントローラからク ロック(SCL/SCK)に同期してデータが転送されます。 表 4 ホストインターフェース ホストインターフェース設定 設定 Pin No. 端子名 設定 L (※) 16 SEL H (※) ホストインターフェース I２C バスインターフェース シリアルインターフェース（4 線式） ※ リセット解除時に設定します。 表 5 ホストインターフェース ホストインターフェース端子機能 端子機能 端子名 I2C バスインターフェース Pin No. 選択時 (I2C /Serial) 29 AD1/SDIN I2C アドレス選択 Bit1 30 AD2/SSb I2C アドレス選択 Bit2 31 SCL/SCK シリアルクロック シリアルデータ入出力 32 SDA/SDOUT (オープンドレイン出力) シリアルインターフェース (4 線式)選択時 シリアルデータ入力 スレーブセレクト シリアルクロック シリアルデータ出力 (CMOS 出力) 注意： 注意 ： SDA/SDOUT 端子は、I2C バスインターフェース選択時：オープンドレイン出力になります。プルアップ抵抗を接 続してください。シリアルインターフェース（4 線式）選択時：CMOS 出力になります。プルアップ抵抗を接続する必 要ありません。 また、SDA/SDOUT 端子は、5V トレラントではないため、電圧レベルに注意してください。(最大で VDDIO まで) Ver.2008-12-10 -7- NJU26203A SCL/SCK 端子は、5V トレラントです。 I2C バスインターフェース時は SCL/SDA 端子のプルアップ電圧を SDA 側 に統一してください。 I2C バスインターフェース I２C バスインターフェースでは、データを SDA 端子に、クロックを SCL 端子に転送します。SDA 端子はオープンドレイ ン構造で、外部にプルアップ抵抗が必要です。 AD1,AD2 端子（Pin No.29,30）は、7 ビットからなるスレーブアドレスの 下位 2 ビットの設定に用います。 アドレスは、表 6 に示す固定値と AD1/AD2 端子により、4 種類設定できます。 表 6 I２C バスインターフェーススレーブアドレス設定 バスインターフェーススレーブアドレス 設定 bit7 0 0 0 0 固定値 bit5 1 1 1 1 bit6 0 0 0 0 AD2 端子 bit4 1 1 1 1 bit3 1 1 1 1 AD1 端子 bit2 0 0 1 1 bit1 0 1 0 1 R/W bit0 R/W データ形式 Start Bit R/W bit Slave Address （7bit ） ACK ※ AD1 端子、AD2 端子において“0”＝”L”、”1”＝”H” ※ R/W において“0”＝”W”、”1”＝”R” I２C バスインターフェースのタイミング等、詳細につきましては、「NJU26200 シリーズハードウェア共通仕様書」を参 照してください。 シリアルインターフェース(4 シリアルインターフェース(4 線式) 線式) シリアルインターフェース（4 線式）回路は、スレーブセレクト端子（SSb 端子）が”L”レベルで動作状態となります。 SDIN 端子に入力されるデータは、SCK 端子の立ち上がりに同期して DSP に読み込まれます。 SDOUT 端子からのデータは、SSb 端子の立ち下がりに同期して bit7 が出力され、次に SCK 端子の立ち下りに同期し て bit6, bit5, bit4, bit3, bit2, bit1, bit0 が出力されます。入出力共に MSB ファーストで通信されます。（図 7） 通信は 8bit 単位です。8bit に満たなかった場合や 8bit を超えた場合は、正しく動作しません。SDOUT 端子は、常時 CMOS 出力のため、プルアップ抵抗は必要有りません。また、SSb='H'時に SDOUT 端子に現れる値は不定となります。 SSb SCK SDIN bit7 bit6 bit5 bit1 MSB SDOUT 不定 bit7 bit0 LSB bit6 bit5 bit1 bit0 不定 図 7 シリアルインターフェース(4 シリアルインターフェース 線式)タイミング 線式 タイミング シリアルインターフェース（4 線式）のタイミング等、詳細につきましては、「NJU26200 シリーズハードウェア共通仕様 書」を参照してください。 -8- Ver.2008-12-10 NJU26203A 端子設定 NJU26203A はリセット解除後の動作を PROC、MUTEb 端子により設定することができます。（表 7） PROC、MUTEb 端子は、抵抗（推奨 3.3kΩ）を介して VDDIO または VSSIO に接続してください。 表 7 機能設定ピン 機能設定ピン Pin No. 端子名 13 PROC 11 MUTEb 設定 H (※) L (※) H (※) L (※) 機能 リセット解除後、デフォルト設定に従って信号処理を行います。 リセット解除後、信号処理を行いません。信号処理の開始には、専 用のスタートコマンドを送信する必要があります。 リセット解除後、マスターボリュームを 0dB に設定します。 リセット解除後、マスターボリュームをミュートに設定します。 ※ リセット解除時に設定します。 ウォッチドッグクロック出力端子 ウォッチドッグクロック出力端子 NJU26203A は、ウォッチドッグクロック出力端子(WDC)を持っています。音声信号処理の過程で、一定の間隔で WDC 端子をトグルすることにより、外部にファームウェアが動作していることを通知します。この出力と外部ウォッチドッ グ監視 IC やマイコン等の端子でモニタすることで、異常状態を検出することができます。 WDC 端子からの出力トグル周期は、マイコンからコマンド制御することで約 0ms ～ 100ms の範囲で変更可能です。 デフォルトでは約 100ms に設定されています。 WDC 端子は、オープンドレイン出力となっているため、表 8 のように設定してください。 表 8 WDC ピン設定 ピン設定 Pin No. 端子名 12 WDC 設定 WDC 使用する場合 抵抗(推奨 3.3kΩ)を介して VDDIO に接続してください。 WDC 使用しない場合 抵抗(推奨 3.3kΩ)を介して VSSIO に接続してください。 （端子をフローティング状態にしないでください） 注意： 注意： ・WDC 端子出力は、音声処理の過程に挿入されており、周期は正確ではありません。 ・スレーブモードにおいて、BCKI/LRI の入力が無い場合には出力できません。 ・サンプリングレートを正しく設定することが必要です。 Ver.2008-12-10 -9- NJU26203A NJU26203A コマンド一覧 コマンド一覧 表 9 NJU26203A コマンド表 コマンド表 No. 機 能 1 Set Task Command 2 System State Command 3 Sample rate Select Command 4 Smooth Control Config Command 5 Master Volume Control Command 6 Channel Trim Control Command 7 Input Trim Control Command 8 LFE Trim Control Command 9 Center Mix Trim Control Command 10 Pro Logic II Mode Command 11 Center Delay Control Command 12 Surround Delay Control Command 13 Bass Management Config Command 14 PNG Mode Command 15 EQ Channel Select Command 16 EQ Mode Select Command 17 EQ f0 Control Command 18 EQ Q Control Command 19 EQ Gain Control Command 20 Watch Dog Timer Command 21 LBch Output Select Command 22 LFE f0 Control Command 23 LB Delay Control Command 24 Firmware Version Number Request Command 25 DSP Reset Command 26 Start Command 27 Nop Command 注意 ： コマンドの詳細については別途、ご請求下さい。 また、コマンド開示するにはライセンサー(Dolby 社)の許可が必要となります。 ステータス返答 ステータス返答 NJU26203A はホストコントローラへの応答として 4 種類の応答を返します。 表 10 NJU26203A からホストコントローラ からホストコントローラへの ホストコントローラへのステータス へのステータス応答 ステータス応答 ステータス返答バイト Status : Command Accepted Status : Command Error Status : Command Process Status : Not Ready - 10 - 返答の値 0x80 0x81 0x82 0x83 備考 コマンド受信 OK コマンド受信エラー コマンド処理中 起動時初期化中 Ver.2008-12-10 NJU26203A ライセンスについて ライセンスについて ドルビーラボラトリーズライセンシングコーポレーションからの実施権に基づき製造されています。 ドルビー、Dolby、Pro Logic II およびダブルD 記号(2)はドルビーラボラトリーズライセンシングコーポレーシ ョンの商標です。 NJU26203Aの使用にあたっては，ドルビーラボラトリーズ発行のライセンシーインフォメーションを御参照くださ い。 ＜注意事項＞ ＜注意事項＞ このデータブックの掲載内容の正確さには このデータブックの掲載内容の正確さ 万全を期しておりますが、掲載内容について には 何らかの法的な保証を行うものではありませ 万全を期しておりますが、掲載内容につ ん。とくに応用回路については、製品の代表 いて 的な応用例を説明するためのものです。また、 何らかの法的な保証を行うものではあり 工業所有権その他の権利の実施権の許諾を伴 ませ うものではなく、第三者の権利を侵害しない ん。とくに応用回路については、製品の ことを保証するものでもありません。 代表 Ver.2008-12-10 - 11 -