1.8 V、125 MSPS/105 MSPS/80 MSPSの 16ビットA/Dコンバータ AD9265 特長 製品のハイライト SNR = 79.0 dBFS (70 MHz、125 MSPS) 1. SFDR = 93 dBc (70 MHz、125 MSPS) 2. 低消費電力: 125 MSPS で 373 mW 1.8 V のアナログ電源動作 3. 1.8 V の CMOS または LVDS 出力電源 入力クロック分周器(1～8 分周)を内蔵 4. IF サンプリング周波数: 300 MHz まで 小信号入力ノイズ: −154.3 dBm/Hz (200 Ω 入力インピーダンス、 70 MHz、125 MSPS) オプションの内蔵ディザ プログラマブルな ADC リファレンス電圧を内蔵 ADC サンプル・アンド・ホールド入力を内蔵 5. 柔軟なアナログ入力範囲: 1 V p-p～2 V p-p 650 MHz 帯域幅の差動アナログ入力 低消費電力アナログ入力で SFDR 性能を改善するディザ・ オプションを内蔵。 独自の差動入力により、最大 300 MHz までの入力周波数 で優れた SNR 性能を維持。 1.8 V 単電源で動作し、1.8 V の CMOS または LVDS 出力に 対応するためのデジタル出力ドライバ電源を分離。 標準シリアル・ポート・インターフェース(SPI)により、デ ータ・フォーマッテイング機能(オフセット・バイナリ、2 の補数、グレイ・コーディング)、クロック・デューテ ィ・サイクル安定化、DCS、パワーダウン、テスト・モー ド、リファレンス電圧モードなどの種々の製品機能をサポ ート。 AD9255 とピン互換であるため、16 ビットから 14 ビット への移行が容易。 ADC クロックのデューティ・サイクル・スタビライザを内蔵 シリアル・ポート制御 ユーザ設定可能なビルトイン・セルフテスト(BIST)機能 省電力のパワーダウン・モード アプリケーション 通信 マルチモード・デジタル・レシーバ(3G) GSM、EDGE、W-CDMA、LTE、CDMA2000、WiMAX、TDSCDMA スマート・アンテナ・システム 汎用ソフトウェア無線 ブロードバンド・データ・アプリケーション 超音波装置 機能ブロック図 SENSE RBIAS VREF PDWN AGND AVDD (1.8V) REFERENCE LVDS LVDS_RS AD9265 VCM VIN+ VIN– DRVDD (1.8V) TRACK-AND-HOLD ADC 16-BIT CORE DITHER CLK+ CLK– 16 CLOCK MANAGEMENT SYNC OUTPUT STAGING 16 CMOS OR LVDS (DDR) D15 TO D0 OR SERIAL PORT SVDD SCLK/ SDIO/ CSB DFS DCS 08502-001 DCO 図 1. Rev. A アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2009–2010 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 AD9265 目次 特長..................................................................................................... 1 リファレンス電圧........................................................................28 アプリケーション ............................................................................. 1 クロック入力の考慮事項............................................................29 製品のハイライト ............................................................................. 1 消費電力とスタンバイ・モード................................................31 機能ブロック図 ................................................................................. 1 デジタル出力 ...............................................................................32 改訂履歴............................................................................................. 2 タイミング ...................................................................................32 概要..................................................................................................... 3 仕様..................................................................................................... 4 ビルトイン・セルフテスト(BIST)と出力テスト .........................33 ビルトイン・セルフテスト(BIST).............................................33 ADCのDC仕様 ............................................................................... 4 ADCのAC仕様................................................................................ 5 出力テスト・モード....................................................................33 シリアル・ポート・インターフェース(SPI)................................34 デジタル仕様 ................................................................................. 6 SPIを使う設定..............................................................................34 スイッチング仕様.......................................................................... 8 ハードウェア・インターフェース ............................................34 タイミング仕様 ............................................................................. 9 SPIを使わない設定......................................................................35 絶対最大定格 ................................................................................... 10 熱特性........................................................................................... 10 ESDの注意 ................................................................................... 10 SPIからアクセス可能な機能 ......................................................35 メモリ・マップ ...............................................................................36 メモリ・マップ・レジスタ・テーブルの読出し.............................36 ピン配置およびピン機能説明 ....................................................... 11 メモリ・マップ・レジスタ・テーブル ....................................37 代表的な性能特性 ........................................................................... 15 等価回路........................................................................................... 23 動作原理........................................................................................... 25 ADCのアーキテクチャ............................................................... 25 アナログ入力に対する考慮 ....................................................... 25 メモリ・マップ・レジスタの説明 ............................................39 アプリケーション情報....................................................................40 デザイン・ガイドライン............................................................40 外形寸法 ...........................................................................................41 改訂履歴 1/10—Rev. 0 to Rev. A Changes to Worst Other (Harmonic or Spur) Parameter, Table 2 ..................................................................................................5 Changes to Figure 77..........................................................................29 Changes to Input Clock Divider Section.............................................30 Changes to Table 17 ...........................................................................37 Updated Outline Dimensions..............................................................41 10/09—Revision 0: Initial Version Rev. A － 2/41 － オーダー・ガイド........................................................................41 AD9265 概要 AD9265 は、16 ビット 125 MSPS の A/D コンバータ(ADC)です。 AD9265 は、高性能と低価格小型多機能性との組み合わせが必要 とされる通信アプリケーションをサポートするようにデザイン されています。 ADC コアは、125 MSPS のデータレートで 16 ビット精度を提供 し、全動作温度範囲でノー・ミスコードを保証するための出力 誤差補正ロジックを内蔵するパイプライン化マルチステージ差 動アーキテクチャを採用しています。 この ADC は、ユーザ選択可能な、多様な入力範囲をサポート する広帯域差動サンプル・アンド・ホールド・アナログ入力ア ンプを持っています。このデバイスは、フルスケール電圧レベ ルでスイッチングする連続的なチャンネルをマルチプレクスす るシステムや、ナイキスト・レートを大幅に上回る周波数で 1 つのチャンネル入力をサンプリングするシステムに適していま す。これまでの ADC に比べて消費電力とコストを削減したこの AD9265 は、通信、計装、医用画像処理のアプリケーションに最 適です。 Rev. A 差動クロック入力により、すべての内部変換サイクルが制御され ます。デューティ・サイクル・スタビライザは、ADC のクロッ ク・デューティ・サイクルの変動を補償して、広い範囲の入力 クロック・デューティ・サイクルでコンバータの優れた性能を 維持できるようにします。リファレンス電圧を内蔵しているた めデザインが容易です。 ADC 出力データ・フォーマットは、パラレルの 1.8 V CMOS ま たは LVDS (DDR)です。データ出力クロックは、受信ロジック との適切なラッチ・タイミングを確保するように出力されます。 設定と制御は、3 線式の SPI 互換シリアル・インターフェース を介して行います。柔軟なパワーダウン・オプションは、必要 に応じて大幅な省電力を可能にします。オプションの内蔵ディ ザ機能は、小電力のアナログ入力信号での SFDR 性能を改善す るために使用することができます。 AD9265 は 48 ピンの鉛フリーLFCSP パッケージを採用し、-40～ +85°C の工業用温度範囲で仕様を規定しています。 － 3/41 － AD9265 仕様 ADCのDC仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、SVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS 差動入力、1.0 V 内蔵リ ファレンス電圧、DCS をイネーブル。 表 1. AD9265BCPZ-801 Parameter Temp Min RESOLUTION Full 16 Typ Max AD9265BCPZ-1051 Min Typ Max 16 AD9265BCPZ-1251 Min Typ Max 16 Unit Bits ACCURACY No Missing Codes Full Offset Error Full Gain Error Full Differential Nonlinearity (DNL)2 Full Guaranteed Integral Nonlinearity (INL)2 ±0.25 ±0.2 ±2.5 −1.0 25°C Guaranteed ±0.05 +1.25 Full ±0.25 ±0.2 ±2.5 −1.0 ±0.6 Guaranteed ±0.05 +1.25 ±0.25 % FSR ±0.4 ±2.5 % FSR −1.0 ±0.65 ±2.5 ±0.05 +1.25 ±0.7 ±3.5 LSB LSB ±4.5 LSB 25°C ±1.5 ±2.0 ±3.0 LSB Offset Error Full ±2 ±2 ±2 ppm/°C Gain Error Full ±15 ±15 ±15 ppm/°C Output Voltage Error (1 V Mode) Full +8 Load Regulation @ 1.0 mA Full 3 3 3 mV 25°C 2.17 2.26 2.17 LSB rms TEMPERATURE DRIFT INTERNAL VOLTAGE REFERENCE ±12 +8 ±12 +8 ±12 mV INPUT REFERRED NOISE VREF = 1.0 V ANALOG INPUT Input Span, VREF = 1.0 V Full 2 2 2 V p-p Input Capacitance3 Full 8 8 8 pF Full 0.9 0.9 0.9 V Full 6 6 6 kΩ Input Common-Mode Voltage REFERENCE INPUT RESISTANCE POWER SUPPLIES Supply Voltage AVDD Full 1.7 1.8 1.9 1.7 1.8 1.9 1.7 1.8 1.9 V DRVDD Full 1.7 1.8 1.9 1.7 1.8 1.9 1.8 Full 3.5 1.7 1.9 3.5 V 1.7 1.7 1.7 202 mA SVDD 3.5 V Supply Current IAVDD2 IDRVDD Full 126 131 169 176 194 2 1.8 V CMOS Full 14 20 24 mA 1.8 V LVDS Full 43 46 49 mA Full 241 POWER CONSUMPTION DC Input 258 323 343 373 392 mW 2 Sine Wave Input DRVDD = 1.8 V CMOS Output Mode Full 254 341 394 mW LVDS Output Mode Full 308 391 439 mW Standby Power4 Full 54 Power-Down Power Full 0.05 54 0.15 1 0.05 54 0.15 部品番号の後ろのサフィックスは、オーダー・ガイトのセクションに記載するモデルを意味します。 低入力周波数、フル・スケール正弦波、各出力ビットに約 5 pF の負荷を接続して測定。 3 入力容量は、1 本の差動入力ピンと AGND との間の実効容量です。 4 スタンバイ電力は、DC 入力と CLK ピン(CLK+、CLK−)を非アクティブ(すなわち AVDD または AGND に接続)にして測定。 2 Rev. A － 4/41 － 0.05 mW .015 mW AD9265 ADCのAC仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、SVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS 差動入力、1.0 V 内蔵リ ファレンス電圧、DCS をイネーブル。 表 2. AD9265BCPZ-802 Parameter1 Temp Min Typ Max AD9265BCPZ-1052 Min Typ Max AD9265BCPZ-1252 Min Typ Max Unit SIGNAL-TO-NOISE-RATIO (SNR) fIN = 2.4 MHz 25°C 80.2 79.7 79.0 dBFS fIN = 70 MHz 25°C 79.7 79.2 79.0 dBFS Full 78.7 78.2 77.3 dBFS fIN = 140 MHz 25°C 78.4 78.3 77.5 dBFS fIN = 200 MHz 25°C 77.1 76.9 75.6 dBFS fIN = 2.4 MHz 25°C 79.6 79.4 78.7 dBFS fIN = 70 MHz 25°C 79.6 78.8 78.7 dBFS SIGNAL-TO-NOISE-AND DISTORTION (SINAD) Full fIN = 140 MHz 25°C fIN = 200 MHz 78.6 77.9 77.0 dBFS 77.5 75.7 77.0 74.4 dBFS 25°C 77.3 76.0 fIN = 2.4 MHz 25°C 12.9 12.9 12.8 Bits fIN = 70 MHz 25°C 12.9 12.8 12.8 Bits fIN = 140 MHz 25°C 12.5 12.6 12.5 Bits fIN = 200 MHz 25°C 12.3 12.3 12.1 Bits fIN = 2.4 MHz 25°C −88 −90 −88 dBc fIN = 70 MHz 25°C −94 −93 dBc dBFS EFFECTIVE NUMBER OF BITS (ENOB) WORST SECOND OR THIRD HARMONIC Full −89 −92 −88 −85 dBc fIN = 140 MHz 25°C −82 −86 −89 dBc fIN = 200 MHz 25°C −81 −81 −80 dBc fIN = 2.4 MHz 25°C 88 90 88 dBc fIN = 70 MHz 25°C 94 89 93 dBc SPURIOUS-FREE DYNAMIC RANGE (SFDR) Full 92 88 dBc 85 fIN = 140 MHz 25°C 82 86 89 dBc fIN = 200 MHz 25°C 81 81 80 dBc fIN = 2.4 MHz 25°C 103 98 96 dBFS fIN = 70 MHz 25°C 103 96 98 dBFS fIN = 140 MHz 25°C 104 96 98 dBFS fIN = 200 MHz 25°C 102 101 97 dBFS fIN = 2.4 MHz 25°C 110 108 108 dBFS fIN = 70 MHz 25°C 110 109 110 dBFS fIN = 140 MHz 25°C 110 109 109 dBFS fIN = 200 MHz 25°C 110 109 109 dBFS SPURIOUS-FREE DYNAMIC RANGE (SFDR) Without Dither (AIN @ −23 dBFS) With On-Chip Dither (AIN @ −23 dBFS) Rev. A － 5/41 － AD9265 AD9265BCPZ-802 Parameter 1 Temp Min Typ Max AD9265BCPZ-1052 Min Typ Max AD9265BCPZ-1252 Min Typ Unit Max WORST OTHER (HARMONIC OR SPUR) Without Dither fIN = 2.4 MHz 25°C −106 −105 −101 fIN = 70 MHz 25°C −106 −104 −103 Full −97 −95 dBc dBc dBc −92 fIN = 140 MHz 25°C −104 −103 −104 dBc fIN = 200 MHz 25°C −102 −103 −100 dBc fIN = 2.4 MHz 25°C −106 −105 −102 dBc fIN = 70 MHz 25°C −106 −105 −103 With On-Chip Dither Full −97 −99 dBc dBc −98 fIN = 140 MHz 25°C −104 −103 −104 dBc fIN = 200 MHz 25°C −101 −101 −100 dBc fIN = 29 MHz (−7 dBFS ), 32 MHz (−7 dBFS ) 25°C 93 90 95 dBc fIN = 169 MHz (−7 dBFS ), 172 MHz (−7 dBFS ) 25°C 80 78 79 dBc 25°C 650 650 650 MHz TWO-TONE SFDR Without Dither ANALOG INPUT BANDWIDTH 1 2 定義の完全なセットについてはアプリケーション・ノート AN-835「Understanding High Speed ADC Testing and Evaluation」を参照してください。 部品番号の後ろのサフィックスは、オーダー・ガイトのセクションに記載するモデルを意味します。 デジタル仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、SVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS 差動入力、1.0 V 内蔵リ ファレンス電圧、DCS をイネーブル。 表 3. Parameter Temperature Min Typ Max Unit DIFFERENTIAL CLOCK INPUTS (CLK+, CLK−) Logic Compliance Internal Common-Mode Bias CMOS/LVDS/LVPECL Full 0.9 V Differential Input Voltage Full 0.3 3.6 V p-p Input Voltage Range Full AGND AVDD V Input Common-Mode Range Full 0.9 1.4 V High Level Input Current Full −100 +100 µA Low Level Input Current Full −100 +100 µA Input Capacitance Full Input Resistance Full 4 8 10 pF 12 kΩ SYNC INPUT Logic Compliance CMOS Internal Bias Full Input Voltage Range Full AGND AVDD High Level Input Voltage Full 1.2 AVDD V Low Level Input Voltage Full AGND 0.6 V High Level Input Current Full −100 +100 µA Low Level Input Current Full −100 +100 µA Input Capacitance Full Input Resistance Full Rev. A － 6/41 － 0.9 V 1 12 16 V pF 20 kΩ AD9265 Parameter Temperature Min High Level Input Voltage Full 1.22 SVDD V Low Level Input Voltage Full 0 0.6 V High Level Input Current Full −10 +10 µA Low Level Input Current Full 40 132 Input Resistance Full 26 kΩ Input Capacitance Full 2 pF LOGIC INPUT (CSB) Typ Max Unit 1 µA LOGIC INPUT (SCLK/DFS)2 High Level Input Voltage Full 1.22 SVDD V Low Level Input Voltage Full 0 0.6 V µA High Level Input Current (VIN = 1.8 V) Full −92 −135 Low Level Input Current Full −10 +10 Input Resistance Full 26 kΩ Input Capacitance Full 2 pF µA LOGIC INPUT/OUTPUT (SDIO/DCS)1 High Level Input Voltage Full 1.22 SVDD V Low Level Input Voltage Full 0 0.6 V High Level Input Current Full −10 +10 µA Low Level Input Current Full 38 128 Input Resistance Full Input Capacitance Full High Level Output Voltage Full Low Level Output Voltage Full 26 µA kΩ 5 pF 1.70 V 0.2 V LOGIC INPUTS (OEB, PDWN, DITHER, LVDS, LVDS_RS)2 High Level Input Voltage Full 1.22 2.1 V Low Level Input Voltage Full 0 0.6 V High Level Input Current (VIN = 1.8 V) Full −90 −134 µA Low Level Input Current Full −10 Input Resistance Full 26 kΩ Input Capacitance Full 5 pF +10 µA DIGITAL OUTPUTS (DRVDD = 1.8 V) CMOS Mode High Level Output Voltage IOH = 50 µA Full 1.79 V IOH = 0.5 mA Full 1.75 V Low Level Output Voltage IOL = 1.6 mA Full 0.2 V IOL = 50 µA Full 0.05 V LVDS Mode ANSI Mode Differential Output Voltage (VOD) Full 290 345 400 mV Output Offset Voltage (VOS) Full 1.15 1.25 1.35 V Reduced Swing Mode 1 2 Differential Output Voltage (VOD) Full 160 200 230 mV Output Offset Voltage (VOS) Full 1.15 1.25 1.35 V プルアップ。 プルダウン。 Rev. A － 7/41 － AD9265 スイッチング仕様 特に指定がない限り、−1.0 dBFS 差動入力、1.0 V 内蔵リファレンス電圧、DCS をイネーブル。 表 4. AD9265BCPZ-801 Parameter Temp Min Typ Max AD9265BCPZ-1051 Min Typ Max AD9265BCPZ-1251 Min Typ Max Unit 625 MHz CLOCK INPUT PARAMETERS Input Clock Rate Full 625 625 Conversion Rate2 DCS Enabled Full 20 80 20 105 20 125 MSPS DCS Disabled Full 10 80 10 105 10 125 MSPS Full 12.5 CLK Period—Divide-by-1 Mode (tCLK) 9.5 8 ns CLK Pulse Width High (tCH) Divide-by-1 Mode, DCS Enabled Full Divide-by-1 Mode, DCS Disabled 3.75 6.25 8.75 2.85 4.75 6.65 2.4 4 5.6 ns 5.9 6.25 6.6 4.5 4.75 5.0 3.8 4 4.2 ns Divide-by-3 Mode, Divide-by-5 Mode, and Divide-by7 Mode, DCS Enabled3 Full 0.8 0.8 0.8 ns Divide-by-2 Mode, Divide-by-4 Mode, Divide-by-6 Mode and Divide-by-8 Mode, DCS Enabled or DCS Disabled3 Full 0.8 0.8 0.8 ns Aperture Delay(tA) Full 1.0 1.0 1.0 ns Aperture Uncertainty (Jitter, tJ) Full 0.07 0.07 0.07 ps rms DATA OUTPUT PARAMETERS CMOS Mode Data Propagation Delay (tPD) Full 2.4 2.8 3.4 2.4 2.8 3.4 2.4 2.8 3.4 ns DCO Propagation Delay (tDCO)4 Full 2.7 3.4 4.2 2.7 3.4 4.2 2.7 3.4 4.2 ns DCO to Data Skew (tSKEW) Full 0.3 0.6 0.9 0.3 0.6 0.9 0.3 0.6 0.9 Pipeline Delay (Latency) Full 12 12 12 ns Cycles LVDS Mode Data Propagation Delay (tPD) Full 2.6 3.4 4.2 2.6 3.4 4.2 2.6 3.4 4.2 DCO Propagation Delay (tDCO)4 Full 3.3 3.8 4.3 3.3 3.8 4.3 3.3 3.8 4.3 ns DCO to Data Skew (tSKEW) Full −0.3 0.4 1.2 −0.3 0.4 1.2 −0.3 0.4 1.2 ns Pipeline Delay (Latency) Wake-Up Time5 OUT-OF-RANGE RECOVERY TIME Full 12.5 12.5 12.5 Cycles Full 500 500 500 µs Full 2 2 2 Cycles 1 部品番号の後ろのサフィックスは、オーダー・ガイトのセクションに記載するモデルを意味します。 変換レートは分周後のクロック・レートです。 3 入力クロック分周器での DCS の使用については、入力クロック分周器のセクションを参照してください。 4 SPI レジスタ 0x17(表 17 参照)のビット 0～ビット 4 に書込むことにより、DCO 遅延を追加することができます。 5 ウェイクアップ時間は、パワーダウン・モードから通常動作に戻るのに要する時間として定義されます。 2 Rev. A ns － 8/41 － AD9265 タイミング仕様 表 5. Parameter Conditions Min Typ Max Unit SYNC TIMING REQUIREMENTS tSSYNC SYNC to rising edge of CLK setup time 0.30 ns tHSYNC SYNC to rising edge of CLK hold time 0.40 ns SPI TIMING REQUIREMENTS tDS Setup time between the data and the rising edge of SCLK 2 ns tDH Hold time between the data and the rising edge of SCLK 2 ns tCLK Period of the SCLK 40 ns tS Setup time between CSB and SCLK 2 ns tH Hold time between CSB and SCLK 2 ns tHIGH SCLK pulse width high 10 ns tLOW SCLK pulse width low 10 ns tEN_SDIO Time required for the SDIO pin to switch from an input to an output relative to the SCLK falling edge 10 ns tDIS_SDIO Time required for the SDIO pin to switch from an output to an input relative to the SCLK rising edge 10 ns タイミング図 N–1 N+4 tA N+5 N N+3 VIN N+1 tCH tCL N+2 tCLK CLK+ CLK– tDCO DCO/DCO+ DCO– LVDS (DDR) MODE tPD D0/1+ TO D14/D15+ tSKEW DEx – 12 D0/1– TO D14/D15– DOx – 12 DEx – 11 DOx – 11 DEx – 10 DOx – 10 DEx –9 DOx –9 DEx –8 DOx –8 CMOS MODE D0 TO D15 Dx – 12 Dx – 11 Dx – 10 Dx – 9 08502-002 NOTES 1. DEx DENOTES EVEN BIT. 2. DOx DENOTES ODD BIT. 図 2.LVDS (DDR)と CMOS の出力モードでのデータ出力タイミング CLK+ tHSYNC 08502-104 tSSYNC SYNC 図 3.SYNC の入力タイミング条件 Rev. A Dx – 8 － 9/41 － AD9265 絶対最大定格 表 6. Parameter Electrical AVDD to AGND DRVDD to AGND SVDD to AGND VIN+, VIN− to AGND CLK+, CLK− to AGND SYNC to AGND VREF to AGND SENSE to AGND VCM to AGND RBIAS to AGND CSB to AGND SCLK/DFS to AGND SDIO/DCS to AGND OEB to AGND PDWN to AGND LVDS to AGND LVDS_RS to AGND DITHER to AGND D0 through D15 to AGND DCO to AGND Environmental Operating Temperature Range (Ambient) Maximum Junction Temperature Under Bias Storage Temperature Range (Ambient) Rating −0.3 V to +2.0 V −0.3 V to +2.0V −0.3 V to +3.6 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to SVDD +0.3 V −0.3 V to SVDD +0.3 V −0.3V to SVDD + 0.3 V −0.3 V to DRVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −40°C to +85°C 150°C −65°C to +150°C 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 熱特性 LFCSP パッケージのエクスポーズド・パドルは、グラウンド・ プレーンにハンダ付けする必要があります。エクスポーズド・ パドルをグラウンド・プレーンにハンダ付けすると、ハンダ接 続の信頼性が高くなり、パッケージの最大熱能力が得られます。 θJA (typ)は、厚いグラウンド・プレーンを持つ 4 層 PCB に対し て規定されています。空気流を与えると熱放散が大きくなるの で、θJA が小さくなります。また、メタル・パターン、スルー・ ホール、グラウンド・プレーン、電源プレーンとパッケージ・ ピンが直接接触する場合、これらのメタルによっても θJA が小 さくなります。 表 7.熱抵抗 Package Type 48-Lead LFCSP (CP-48-8) Airflow Velocity (m/s) θJA1, 2 θJC1, 3 θJB1, 4 Unit 0 24.5 1.3 12.7 °C/W 1.0 21.4 °C/W 2.5 19.2 °C/W 1 JEDEC 51-7 と JEDEC 25-5 2S2P テスト・ボードに準拠。 JEDEC JESD51-2 (自然空冷)または JEDEC JESD51-6 (強制空冷)に準拠。 3 MIL-Std 883、Method 1012.1 に準拠。 4 JEDEC JESD51-8 (自然空冷)に準拠。 2 ESDの注意 ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知 されないまま放電することがあります。本製品は 当社独自の特許技術である ESD 保護回路を内蔵 してはいますが、デバイスが高エネルギーの静電 放電を被った場合、損傷を生じる可能性がありま す。したがって、性能劣化や機能低下を防止する ため、ESD に対する適切な予防措置を講じるこ とをお勧めします。 Rev. A － 10/41 － AD9265 48 47 46 45 44 43 42 41 40 39 38 37 PDWN RBIAS VCM AVDD LVDS VIN– VIN+ LVDS_RS DNC DNC VREF SENSE ピン配置およびピン機能説明 SYNC CLK+ 1 2 PIN 1 INDICATOR CLK– 3 AVDD 4 AVDD 5 OEB 6 DNC 7 DCO 8 D0 (LSB) 9 D1 10 D2 11 D3 12 AD9265 AVDD DITHER AVDD SVDD CSB SCLK/DFS SDIO/DCS DRVDD DNC OR D15 (MSB) D14 NOTES 1. DNC = DO NOT CONNECT. 2. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE INPUT. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 08502-003 DRVDD D4 D5 D6 D7 D8 D9 DRVDD D10 D11 D12 D13 13 14 15 16 17 18 19 20 21 22 23 24 PARALLEL CMOS TOP VIEW (Not to Scale) 36 35 34 33 32 31 30 29 28 27 26 25 図 4.LFCSP パラレル CMOS のピン配置(上面図) 表 8.ピン機能の説明(パラレル CMOS モード) ピン番号 記号 タイプ 説明 13、20、29 DRVDD 電源 デジタル出力ドライバ電源(1.8 V 公称)。 4、5、34、36、 45 33 AVDD 電源 アナログ電源(1.8 V 公称)。 SVDD 電源 SPI 入力/出力電圧。 7、28、39、40 DNC 0 AGND グラウンド アナログ・グラウンド。パッケージ底面のエクスポーズド・サーマル・パッドは、入力 に対するアナログ・グラウンドとなります。正常動作のためには、このエクスポーズ ド・パッドをグラウンドに接続する必要があります。 42 VIN+ 入力 差動アナログ入力ピン(+)。 43 VIN− 入力 差動アナログ入力ピン(−)。 38 VREF 入力/出力 リファレンス電圧入力/出力。 37 SENSE 入力 リファレンス電圧モード・セレクト。詳細については、表 11 を参照。 47 RBIAS 入力/出力 外付けリファレンス電圧バイアス抵抗。 46 VCM 出力 アナログ入力の同相モード・レベル・バイアス出力。 2 CLK+ 入力 ADC クロック入力—真。 3 CLK− 入力 ADC クロック入力—相補。 SYNC 入力 デジタル同期ピン。スレーブ・モードの場合。 9 D0 (LSB) 出力 CMOS 出力データ。 10 D1 出力 CMOS 出力データ。 11 D2 出力 CMOS 出力データ。 12 D3 出力 CMOS 出力データ。 14 D4 出力 CMOS 出力データ。 15 D5 出力 CMOS 出力データ。 16 D6 出力 CMOS 出力データ。 ADC 電源 接続なし ADC アナログ デジタル入力 1 デジタル出力 Rev. A － 11/41 － AD9265 ピン番号 記号 タイプ 説明 17 D7 出力 CMOS 出力データ。 18 D8 出力 CMOS 出力データ。 19 D9 出力 CMOS 出力データ。 21 D10 出力 CMOS 出力データ。 22 D11 出力 CMOS 出力データ。 23 D12 出力 CMOS 出力データ。 24 D13 出力 CMOS 出力データ。 25 D14 出力 CMOS 出力データ。 26 D15 (MSB) 出力 CMOS 出力データ。 27 OR 出力 オーバーレンジ出力。 8 DCO 出力 データ・クロック出力。 31 SCLK/DFS 入力 外部ピン・モードでの SPI シリアル・クロック/データ・フォーマット・セレクト・ピ ン。 30 SDIO/DCS 入力/出力 外部ピン・モードでの SPI シリアル・データ I/O/デューティ・サイクル・スタビライ ザ・ピン。 32 CSB 入力 SPI チップ・セレクト(アクティブ・ロー)。 6 OEB 入力 出力イネーブル入力(アクティブ・ロー)。 35 DITHER 入力 外部ピン・モードで、このピンはディザをオンに設定します(アクティブ・ハイ)。SPI モ ードで、SPI を介する制御の場合は、ロー・レベルにします。 41 LVDS_RS 入力 外部ピン・モードで、このピンは LVDS 縮小振幅出力モードを設定します(アクティブ・ ハイ)。SPI モードで、SPI を介する制御の場合は、ロー・レベルにします。 44 LVDS 入力 外部ピン・モードで、このピンは LVDS 出力モードを設定します(アクティブ・ハイ)。 SPI モードで、SPI を介する制御の場合は、ロー・レベルにします。 48 PDWN 入力 外部ピン・モードでのパワーダウン入力。 SPI モードでは、この入力をパワーダウンま たはスタンバイとして設定することができます。 SPI 制御 ADC 設定 Rev. A － 12/41 － 48 47 46 45 44 43 42 41 40 39 38 37 PDWN RBIAS VCM AVDD LVDS VIN– VIN+ LVDS_RS DNC DNC VREF SENSE AD9265 SYNC CLK+ 1 2 PIN 1 INDICATOR CLK– 3 AVDD 4 AVDD 5 OEB 6 DCO– 7 DCO+ 8 D0/1– 9 D0/1+ 10 D2/3– 11 D2/3+ 12 AD9265 AVDD DITHER AVDD SVDD CSB SCLK/DFS SDIO/DCS DRVDD OR+ OR– D14/15+ D14/15– NOTES 1. DNC = DO NOT CONNECT. 2. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 08502-004 DRVDD D4/5– D4/5+ D6/7– D6/7+ D8/9– D8/9+ DRVDD D10/11– D10/11+ D12/13– D12/13+ 13 14 15 16 17 18 19 20 21 22 23 24 INTERLEAVED LVDS TOP VIEW (Not to Scale) 36 35 34 33 32 31 30 29 28 27 26 25 図 5.LFCSP インターリーブ・パラレル LVDS のピン配置(上面図) 表 9.ピン機能の説明(インターリーブ・パラレル LVDS モード) ピン番号 記号 タイプ 説明 13、20、29 DRVDD 電源 デジタル出力ドライバ電源(1.8 V 公称)。 4、5、34、36、45 AVDD 電源 アナログ電源(1.8 V 公称)。 33 SVDD 電源 SPI 入力/出力電圧。 ADC 電源 39、40 DNC 0 AGND グラウンド アナログ・グラウンド。パッケージ底面のエクスポーズド・サーマル・パッドは、入力に 対するアナログ・グラウンドとなります。正常動作のためには、このエクスポーズド・パ ッドをグラウンドに接続する必要があります。 42 VIN+ 入力 差動アナログ入力ピン(+)。 43 VIN− 入力 差動アナログ入力ピン(−)。 38 VREF 入力/出力 リファレンス電圧入力/出力。 37 SENSE 入力 リファレンス電圧モード・セレクト。詳細については、表 11 を参照。 47 RBIAS 入力/出力 外付けリファレンス電圧バイアス抵抗。 46 VCM 出力 アナログ入力の同相モード・レベル・バイアス出力。 2 CLK+ 入力 ADC クロック入力—真。 3 CLK− 入力 ADC クロック入力—相補。 SYNC 入力 デジタル同期ピン。スレーブ・モードの場合。 D0/1+ 出力 LVDS 出力データビット 0/ビット 1 (LSB)―真。 9 D0/1− 出力 LVDS 出力データビット 0/ビット 1 (LSB)―相補。 12 D2/3+ 出力 LVDS 出力データビット 2/ビット 3―真。 11 D2/3− 出力 LVDS 出力データビット 2/ビット 3―相補。 15 D4/5+ 出力 LVDS 出力データビット 4/ビット 5―真。 14 D4/5− 出力 LVDS 出力データビット 4/ビット 5―相補。 17 D6/7+ 出力 LVDS 出力データビット 6/ビット 7―真。 16 D6/7− 出力 LVDS 出力データビット 6/ビット 7―相補。 19 D8/9+ 出力 LVDS 出力データビット 8/ビット 9 ―真。 18 D8/9− 出力 LVDS 出力データビット 8/ビット 9―相補。 接続なし ADC アナログ デジタル入力 1 デジタル出力 10 Rev. A － 13/41 － AD9265 ピン番号 記号 タイプ 説明 22 D10/11+ 出力 LVDS 出力データビット 10/ビット 11―真。 21 D10/11− 出力 LVDS 出力データビット 10/ビット 11―相補。 24 D12/13+ 出力 LVDS 出力データビット 12/ビット 13―真。 23 D12/13− 出力 LVDS 出力データビット 12/ビット 13―相補。 26 D14/15+ 出力 LVDS 出力データビット 14/ビット 15 (MSB)―真。 25 D14/15− 出力 LVDS 出力データビット 14/ビット 15 (MSB)―相補。 28 OR+ 出力 LVDS オーバーレンジ出力―真。 27 OR− 出力 LVDS オーバーレンジ出力―相補。 8 DCO+ 出力 LVDS データ・クロック出力―真。 7 DCO− 出力 LVDS データ・クロック出力―相補。 31 SCLK/DFS 入力 外部ピン・モードでの SPI シリアル・クロック/データ・フォーマット・セレクト・ピン。 30 SDIO/DCS 入力/出力 外部ピン・モードでの SPI シリアル・データ I/O/デューティ・サイクル・スタビライザ・ピ ン。 32 CSB 入力 SPI チップ・セレクト(アクティブ・ロー)。 6 OEB 入力 出力イネーブル入力(アクティブ・ロー)。 35 DITHER 入力 外部ピン・モードで、このピンはディザをオンに設定します(アクティブ・ハイ)。SPI モー ドで、SPI を介する制御の場合は、ロー・レベルにします。 41 LVDS_RS 入力 外部ピン・モードで、このピンは LVDS 縮小振幅出力モードを設定します(アクティブ・ハ イ)。SPI モードで、SPI を介する制御の場合は、ロー・レベルにします。 44 LVDS 入力 外部ピン・モードで、このピンは LVDS 出力モードを設定します(アクティブ・ハイ)。SPI モードで、SPI を介する制御の場合は、ロー・レベルにします。 48 PDWN 入力 外部ピン・モードでのパワーダウン入力。 SPI モードでは、この入力をパワーダウンまたは スタンバイとして設定することができます。 SPI 制御 ADC 設定 Rev. A － 14/41 － AD9265 代表的な性能特性 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、SVDD = 1.8 V、サンプル・レート= 125 MSPS、DCS をイネーブル、1.0 V 内蔵リフ ァレンス電圧、2 V p-p 差動入力、VIN = −1.0 dBFS、32k サンプル、TA = 25°C。 0 –20 –40 –60 SECOND HARMONIC –80 THIRD HARMONIC –100 10 20 30 40 0 –60 SECOND HARMONIC 10 20 30 40 80MSPS 70.1MHz @ –6dBFS SNR = 74.0dB (80.0dBFS) SFDR = 100dBc –20 –40 –80 0 0 AMPLITUDE (dBFS) THIRD HARMONIC –100 –40 –60 –80 SECOND HARMONIC –100 THIRD HARMONIC 10 20 30 40 FREQUENCY (MHz) –140 08502-107 0 40 SFDR (dBFS) 100 SNR/SFDR (dBc AND dBFS) THIRD HARMONIC SECOND HARMONIC –80 30 120 –40 –60 20 図 10.AD9265-80 シングル・トーン FFT、fIN = 70.1 MHz −6 dBFS、ディザをイネーブル 80MSPS 140.1MHz @ –1dBFS SNR = 77.7dB (78.7dBFS) SFDR = 82.2dBc –20 10 FREQUENCY (MHz) 図 7.AD9265-80 シングル・トーン FFT、fIN = 70.1 MHz 0 0 08502-110 –120 –100 –120 SNR (dBFS) 80 60 SFDR (dBc) 40 SNR (dBc) 0 10 20 30 40 FREQUENCY (MHz) 図 8.AD9265-80 シングル・トーン FFT、fIN = 140.1 MHz 08502-108 20 0 –100 –90 –80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) –20 –10 0 08502-111 AMPLITUDE (dBFS) –100 図 9.AD9265-80 シングル・トーン FFT、fIN = 200.3 MHz –120 AMPLITUDE (dBFS) SECOND HARMONIC FREQUENCY (MHz) 80MSPS 70.1MHz @ –1dBFS SNR = 78.7dB (79.7dBFS) SFDR = 93.8dBc –20 Rev. A THIRD HARMONIC –80 –140 08502-106 0 図 6.AD9265-80 シングル・トーン FFT、fIN = 2.4 MHz –140 –60 –120 FREQUENCY (MHz) –140 –40 08502-109 –120 –140 80MSPS 200.3MHz @ –1dBFS SNR = 76.5dB (77.5dBFS) SFDR = 81.2dBc –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 0 80MSPS 2.4MHz @ –1dBFS SNR = 79.2dB (80.2dBFS) SFDR = 88.2dBc 図 11.入力振幅(AIN)対 AD9265-80 シングル・トーン SNR/SFDR、 fIN = 98.12 MHz － 15/41 － AD9265 120 450,000 SFDRFS (DITHER ON) 350,000 NUMBER OF HITS 100 SFDRFS (DITHER OFF) 90 SNRFS (DITHER OFF) 250,000 200,000 150,000 100,000 SNRFS (DITHER ON) –80 –70 –60 –50 –40 –30 –20 –10 0 INPUT AMPLITUDE (dBFS) 0 08502-112 –90 50,000 08502-115 80 300,000 N – 11 N – 10 N–9 N–8 N –7 N–6 N–5 N–4 N–3 N–2 N–1 N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N +9 N + 10 N + 11 SNR/SFDR (dBFS) 110 70 –100 2.17 LSB RMS 400,000 OUTPUT CODE 図 12.入力振幅(AIN)対 AD9265-80 シングル・トーン SNR/SFDR、 fIN = 30 MHz、ディザをイネーブル/ディスエーブル 図 15.AD9265-80 グラウンド入力時のヒストグラム 100 4 95 SFDR @ +85°C 2 INL ERROR (LSB) SNR @ –40°C 80 SFDR @ –40°C 75 SNR @ +25°C 0 –1 –2 SNR @ +85°C 70 –3 0 50 100 150 200 250 300 INPUT FREQUENCY (MHz) –4 08502-113 65 1 0 10,000 図 13.入力周波数(fIN)および温度対 AD9265-80 シングル・トーン SNR/SFDR、2 V p-p フルスケール 20,000 30,000 40,000 OUTPUT CODE 50,000 60,000 08502-116 SNR/SFDR (dBFS/dBc) 90 85 INL WITHOUT DITHER INL WITH DITHER 3 SFDR @ +25°C 図 16.AD9265-80 INL、fIN = 12.5 MHz 1.00 105 0.75 100 DNL ERROR (LSB) 95 SFDR 90 85 0 –0.25 75 25 –0.75 –1.00 30 35 40 45 50 55 60 SAMPLE RATE (MSPS) 65 70 75 80 図 14.サンプル・レート(fS)対 AD9265-80 シングル・トーン SNR/SFDR、fIN = 70.1 MHz － 16/41 － 0 10,000 20,000 30,000 40,000 OUTPUT CODE 50,000 図 17.AD9265-80 DNL、fIN = 12.5 MHz 60,000 08502-117 80 Rev. A 0.25 –0.50 SNR 08502-114 SNR/SFDR (dBFS/dBc) 0.50 AD9265 0 –20 –40 –60 SECOND HARMONIC –80 THIRD HARMONIC –100 10 20 30 40 50 0 –60 SECOND HARMONIC THIRD HARMONIC 10 20 30 40 50 105MSPS 70.1MHz @ –6dBFS SNR = 73.7dB (79.7dBFS) SFDR = 92dBc –20 AMPLITUDE (dBFS) –100 –40 –60 –80 SECOND HARMONIC THIRD HARMONIC –100 10 20 30 40 50 FREQUENCY (MHz) –140 08502-119 0 50 100 SECOND HARMONIC –80 40 SFDR (dBFS) SNR/SFDR (dBc AND dBFS) THIRD HARMONIC 30 120 –40 –60 20 図 22.AD9265-105 シングル・トーン FFT、fIN = 70.1 MHz −6dBFS、ディザをイネーブル 105MSPS 140.1MHz @ –1dBFS SNR = 77.3dB (78.3dBFS) SFDR = 86dBc –20 10 FREQUENCY (MHz) 図 19.AD9265-105 シングル・トーン FFT、fIN = 70.1 MHz 0 0 08502-122 –120 –100 –120 SNR (dBFS) 80 60 SFDR (dBc) 40 SNR (dBc) 0 10 20 30 FREQUENCY (MHz) 40 50 08502-120 20 図 20.AD9265-105 シングル・トーン FFT、fIN = 140.1 MHz 0 –100 –90 –80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) –20 –10 0 08502-123 AMPLITUDE (dBFS) 0 –40 –80 0 図 21.AD9265-105 シングル・トーン FFT、fIN = 200.3 MHz –120 AMPLITUDE (dBFS) –100 FREQUENCY (MHz) 105MSPS 70.1MHz @ –1dBFS SNR = 78.3dB (79.3dBFS) SFDR = 89dBc –20 Rev. A THIRD HARMONIC SECOND HARMONIC –80 –140 08502-118 0 図 18.AD9265-105 シングル・トーン FFT、fIN = 2.4 MHz –140 –60 –120 FREQUENCY (MHz) –140 –40 08502-121 –120 –140 105MSPS 200.3MHz @ –1dBFS SNR = 75.9dB (76.9dBFS) SFDR = 82dBc –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 0 105MSPS 2.4MHz @ –1dBFS SNR = 78.8dB (79.8dBFS) SFDR = 91dBc 図 23.入力振幅(AIN)対 AD9265-105 シングル・トーン SNR/SFDR fIN = 98.12 MHz － 17/41 － AD9265 120 400,000 SFDRFS (DITHER ON) 2.28 LSB RMS 350,000 110 NUMBER OF HITS 100 SFDRFS (DITHER OFF) 90 SNRFS (DITHER OFF) 150,000 100,000 SNRFS (DITHER ON) –90 –80 –70 –60 –50 –40 50,000 –30 –20 –10 0 INPUT AMPLITUDE (dBFS) 0 08502-124 70 –100 200,000 08502-127 80 250,000 N – 11 N – 10 N–9 N–8 N –7 N–6 N–5 N–4 N–3 N–2 N–1 N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N +9 N + 10 N + 11 SNR/SFDR (dBFS) 300,000 OUTPUT CODE 図 24.入力振幅(AIN)対 AD9265-105 シングル・トーン SNR/SFDR、 fIN = 30 MHz、ディザをイネーブル/ディスエーブル 100 図 27.AD9265-105 グラウンド入力時のヒストグラム 4 SFDR @ +25°C INL WITHOUT DITHER INL WITH DITHER SFDR @ –40°C 95 3 SFDR @ +85°C 2 85 INL ERROR (LSB) SNR @ –40°C 80 75 SNR @ +25°C 0 –1 –2 SNR @ +85°C 70 –3 0 50 100 150 200 250 300 INPUT FREQUENCY (MHz) –4 08502-125 65 1 0 10,000 図 25.入力周波数(fIN)および温度対 AD9265-105 シングル・トーン SNR/SFDR、2 V p-p フルスケール 20,000 30,000 40,000 OUTPUT CODE 50,000 60,000 08502-128 SNR/SFDR (dBFS/dBc) 90 図 28.AD9265-105 INL、fIN = 12.5 MHz 1.00 105 0.75 100 DNL ERROR (LSB) 95 90 85 0 –0.25 75 25 30 35 40 45 50 55 60 65 70 75 80 85 90 95 100 105 SAMPLE RATE (MSPS) –0.75 –1.00 図 26.サンプル・レート(fS)対 AD9265-105 シングル・トーン SNR/SFDR、fIN = 70.1 MHz － 18/41 － 0 10,000 20,000 30,000 40,000 OUTPUT CODE 50,000 図 29.AD9265-105 DNL、fIN = 12.5 MHz 60,000 08502-129 80 Rev. A 0.25 –0.50 SNR 08502-126 SNR/SFDR (dBFS/dBc) 0.50 SFDR AD9265 0 –20 –40 –60 SECOND HARMONIC –80 THIRD HARMONIC –100 10 20 30 40 50 60 0 –60 –80 10 20 30 40 50 60 125MSPS 200.3MHz @ –1dBFS SNR = 74.7dB (75.7dBFS) SFDR = 80dBc –20 –40 THIRD HARMONIC 0 0 AMPLITUDE (dBFS) SECOND HARMONIC –100 –40 THIRD HARMONIC –60 SECOND HARMONIC –80 –100 10 20 30 40 50 60 FREQUENCY (MHz) 図 31.AD9265-125 シングル・トーン FFT、fIN = 30.3 MHz 0 –140 08502-131 0 0 30 40 50 60 125MSPS 220.1MHz @ –1dBFS SNR = 74.3dB (75.3dBFS) SFDR = 80dBc –20 AMPLITUDE (dBFS) –60 –80 20 図 34.AD9265-125 シングル・トーン FFT、fIN = 200.3 MHz –40 SECOND HARMONIC 10 FREQUENCY (MHz) 125MSPS 70.1MHz @ –1dBFS SNR = 78.0dB (79.0dBFS) SFDR = 94dBc –20 0 08502-134 –120 THIRD HARMONIC –100 THIRD HARMONIC –60 SECOND HARMONIC –80 –100 –120 0 10 20 30 40 50 60 FREQUENCY (MHz) 08502-132 –120 –40 図 32.AD9265-125 シングル・トーン FFT、fIN = 70.1 MHz –140 0 10 20 30 40 FREQUENCY (MHz) 50 60 08502-135 AMPLITUDE (dBFS) –100 図 33.AD9265-125 シングル・トーン FFT、fIN = 140.1 MHz –120 AMPLITUDE (dBFS) THIRD HARMONIC FREQUENCY (MHz) 125MSPS 30.3MHz @ –1dBFS SNR = 78.6dB (79.6dBFS) SFDR = 95dBc –20 Rev. A SECOND HARMONIC –80 –140 08502-130 0 図 30.AD9265-125 シングル・トーン FFT、fIN = 2.4 MHz –140 –60 –120 FREQUENCY (MHz) –140 –40 08502-133 –120 –140 125MSPS 140.1MHz @ –1dBFS SNR = 76.6dB (77.6dBFS) SFDR = 89dBc –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 0 125MSPS 2.4MHz @ –1dBFS SNR = 78.0dB (79.0dBFS) SFDR = 88dBc 図 35.AD9265-125 シングル・トーン FFT、fIN = 220.1 MHz － 19/41 － AD9265 0 SFDR (dBFS) 100 SNR/SFDR (dBc AND dBFS) –20 –40 –60 –80 SECOND HARMONIC THIRD HARMONIC –100 10 20 30 40 50 60 図 36.AD9265-125 シングル・トーン FFT、fIN = 70.1 MHz −6 dBFS、ディザをイネーブル –15 40 SNR (dBc) –50 –40 –30 –20 –10 0 100 SNR/SFDR (dBc AND dBFS) –75 5 3 6 + 4 –120 –60 SFDR (dBFS) –60 –105 –70 120 –45 2 –80 図 39.入力振幅(AIN)対 AD9265-125 シングル・トーン SNR/SFDR、 fIN = 2.4 MHz 125MSPS 70.1MHz @ –23dBFS SNR = 57.3dBc (80.3dBFS) SFDR = 75.1dBc –90 –90 INPUT AMPLITUDE (dBFS) –30 AMPLITUDE (dBFS) SFDR (dBc) 0 –100 08502-136 0 FREQUENCY (MHz) 0 60 20 –120 –140 SNR (dBFS) 80 08502-139 AMPLITUDE (dBFS) 120 125MSPS 70.1MHz @ –6dBFS SNR = 73.5dB (79.5dBFS) SFDR = 98dBc SNR (dBFS) 80 60 SFDR (dBc) 40 SNR (dBc) 20 18 24 30 36 42 48 54 60 FREQUENCY (MHz) 図 37.AD9265-125 シングル・トーン FFT、fIN = 70.1 MHz、 −23 dBFS、ディザをディスエーブル、1M サンプル 0 –15 0 –100 AMPLITUDE (dBFS) SNR/SFDR (dBFS) –90 4 3 18 24 30 36 42 FREQUENCY (MHz) –10 0 SFDRFS (DITHER OFF) 90 80 48 54 60 図 38.AD9265-125 シングル・トーン FFT、fIN = 70.1 MHz −23 dBFS、ディザをイネーブル、1M サンプル Rev. A –20 SNRFS (DITHER OFF) 6 70 –100 08502-138 12 –30 100 SNRFS (DITHER ON) –135 6 –40 110 –75 5 –50 SFDRFS (DITHER ON) –60 2 –60 120 –45 + –70 図 40.入力振幅(AIN)対 AD9265-125 シングル・トーン SNR/SFDR、 fIN = 98.12 MHz 125MSPS 70.1MHz @ –23dBFS SNR = 56.8dBc (79.8dBFS) SFDR = 86.8dBc –120 –80 INPUT AMPLITUDE (dBFS) –30 –105 –90 –90 –80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) –20 –10 0 08502-141 12 08502-137 6 08502-140 –135 図 41.入力振幅(AIN)対 AD9265-125 シングル・トーン SNR/SFDR、 fIN = 30 MHz、ディザをイネーブル/ディスエーブル － 20/41 － AD9265 100 0 SFDR @ –40°C 95 SFDR/IMD3 (dBc AND dBFS) SFDR @ +25°C 90 SNR/SFDR (dBFS/dBc) SFDR (dBc) –20 SFDR @ +85°C 85 SNR @ –40°C 80 75 SNR @ +25°C SNR @ +85°C 70 –40 IMD3 (dBc) –60 –80 SFDR (dBFS) –100 –120 100 150 200 250 300 INPUT FREQUENCY (MHz) 図 42.入力周波数(fIN)および温度対 AD9265-125 シングル・トーン SNR/SFDR、2 V p-p フルスケール –78 –66 –54 –42 0 95 –20 AMPLITUDE (dBFS) SNR/SFDR (dBFS/dBc) 80 75 SNR 65 0 50 100 150 200 250 300 INPUT FREQUENCY (MHz) –80 –100 0 20 30 40 50 60 図 46.AD9265-125 の 2 トーン FFT、fIN1 = 29.1 MHz fIN2 = 32.1 MHz 0 SFDR (dBc) –20 10 FREQUENCY (MHz) 0 125MSPS 169.1MHz @ –7dBFS 172.1MHz @ –7dBFS SFDR = 79.4dBc (86.4dBFS) –20 –40 AMPLITUDE (dBFS) SFDR/IMD3 (dBc AND dBFS) –60 –140 図 43.入力周波数(fIN)対 AD9265-125 シングル・トーン SNR/SFDR、1 V p-p フルスケール IMD3 (dBc) –60 –80 –100 –40 –120 08502-143 70 –6 125MSPS 29.1MHz @ –7dBFS 32.1MHz @ –7dBFS SFDR = 94.9dBc (101.9dBFS) SFDR 85 –18 図 45.入力振幅(AIN)対 AD9265-125 の 2 トーン SFDR/IMD3 fIN1 = 169.1 MHz、fIN2 = 172.1 MHz、fS = 125 MSPS 100 90 –30 INPUT AMPLITUDE (dBFS) 08502-146 50 08502-142 0 –140 –90 08502-145 IMD3 (dBFS) 65 SFDR (dBFS) –40 –60 –80 –100 –120 –120 –78 –66 –54 –42 –30 INPUT AMPLITUDE (dBFS) –18 –6 0 10 20 30 40 50 60 FREQUENCY (MHz) 図 47.AD9265-125 の 2 トーン FFT、fIN1 = 169.1 MHz fIN2 = 172.1 MHz 図 44.入力振幅(AIN)対 AD9265-125 の 2 トーン SFDR/IMD3 fIN1 = 29.1 MHz、fIN2 = 32.1 MHz、fS = 125 MSPS Rev. A –140 － 21/41 － 08502-147 –140 –90 08502-144 IMD3 (dBFS) AD9265 105 1.00 0.75 100 DNL ERROR (LSB) SNR/SFDR (dBFS/dBc) 0.50 95 SFDR 90 85 0.25 0 –0.25 –0.50 SNR 80 35 45 55 65 75 85 95 105 115 125 SAMPLE RATE (MSPS) –1.00 08502-148 75 25 0 20,000 100 450,000 30,000 40,000 OUTPUT CODE 50,000 60,000 図 51.AD9265-125 DNL、fIN = 9.7 MHz 図 48.サンプル・レート(fS)対 AD9265-125 シングル・トーン SNR/SFDR、fIN = 70.1 MHz SFDR 2.13 LSB RMS 400,000 SNR/SFDR (dBFS AND dBc) 90 350,000 NUMBER OF HITS 10,000 08502-151 –0.75 300,000 250,000 200,000 150,000 100,000 SNR 80 70 60 50 OUTPUT CODE 図 49.AD9265-125 グラウンド入力時のヒストグラム 4 INL WITHOUT DITHER INL WITH DITHER 3 INL ERROR (LSB) 2 1 0 –1 –2 –4 0 10,000 20,000 30,000 40,000 OUTPUT CODE 50,000 60,000 08502-150 –3 図 50.AD9265-125 INL、fIN = 9.7 MHz Rev. A － 22/41 － 0.80 0.85 0.90 0.95 1.00 1.05 1.10 INPUT COMMON-MODE VOLTAGE (V) 1.15 1.20 08502-152 40 0.75 08502-149 0 N – 11 N – 10 N–9 N–8 N –7 N–6 N–5 N–4 N–3 N–2 N–1 N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N +9 N + 10 N + 11 50,000 図 52.入力コモン・モード(VCM)対 AD9265-125 SNR/SFDR fIN = 30 MHz AD9265 等価回路 AVDD VIN+ OR VIN– VREF 08502-012 08502-005 6kΩ 図 53.等価アナログ入力回路 図 57.VREF の等価回路 AVDD SVDD 0.9V 350Ω SDIO/DCS CLK– 08502-006 CLK+ 26kΩ 10kΩ 08502-008 10kΩ 図 58. SDIO/DCS の等価回路 図 54.等価クロック入力回路 SVDD DRVDD 350Ω SCLK/DFS PAD 08502-007 08502-009 26kΩ 図 59.SCLK/DFS の等価入力回路 図 55.デジタル出力 SVDD AVDD 26kΩ 350Ω 08502-011 CSB 08502-010 SENSE 350Ω 図 60.CSB の等価入力回路 図 56.SENSE の等価回路 Rev. A － 23/41 － AD9265 AVDD 350Ω PDWN DITHER, LVDS OR LVDS_RS 26kΩ 350Ω 08502-063 08502-061 26kΩ 図 61. PDWN の等価回路 図 63. DITHER、LVDS、LVDS_RS の等価入力回路 DRVDD 26kΩ 350Ω 08502-062 OEB 図 62. OEB の等価入力回路 Rev. A － 24/41 － AD9265 動作原理 同期機能を内蔵しているため、複数デバイス間でタイミングを 同期させることができます。 AD9265 の設定と制御は、3 線式 SPI 互換シリアル・インターフ ェースを使って行います。 ADCのアーキテクチャ AD9265 のアーキテクチャは、フロントエンドのスイッチド・ キャパシタ型サンプル/ホールド入力回路と、それに続くパイプ ライン化された ADC から構成されています。各ステージから の量子化された出力は、デジタル補正ロジックで結合されて最 終的に 16 ビットになります。パイプライン化されたアーキテ クチャであるため、新しい入力サンプルに対して最初のステー ジが動作し、残りのステージは先行しているサンプルに対して 動作することができます。サンプリングはクロックの立上がり エッジで行われます。 最終ステージ以外のパイプラインの各ステージは、スイッチ ド・キャパシタ DAC に接続された低分解能のフラッシュ ADC とステージ間残留アンプ(MDAC)により構成されています。こ の残留アンプは、再生された DAC 出力とパイプライン内の次 のステージに対するフラッシュ入力の差を増幅します。各ステ ージ内で冗長な 1 ビットを使って、フラッシュ誤差のデジタル 補正を可能にしています。最終ステージはフラッシュ ADC の みで構成されています。 入力ステージは、差動モードまたはシングルエンド・モードで AC 結合または DC 結合することができます。出力ステージの ブロックで、データの整列、誤差補正、出力バッファへの出力 が行われます。出力バッファの電源は分離されているため、出 力電圧振幅を調整することができます。パワーダウン時には、 出力バッファはハイ・インピーダンス状態になります。 アナログ入力に対する考慮 AD9265 のアナログ入力は、差動のスイッチド・キャパシタ回 路になっています。この回路は、差動入力信号を処理する際に 最適性能が得られるようにデザインされています。 クロック信号は、サンプル・モードとホールド・モードの間で 交互に切り替えられます(図 64 参照)。入力がサンプル・モード になったとき、信号ソースはサンプル・コンデンサを充電する 能力を持ち、クロック・サイクルの 1/2 以内で安定する必要が あります。 Rev. A 各入力に小さい抵抗を直列に接続すると、駆動源側の出力ステ ージに必要とされるピーク過渡電流を減少させることに役立ち ます。また、入力間に小さいコンデンサをシャント接続すると、 動的な充電電流を供給することができます。これらの受動回路 は ADC 入力でローパス・フィルタを構成するため、正確な値 はアプリケーションに依存します。 中間周波数(IF)アンダーサンプリング・アプリケーションの場 合は、シャント・コンデンサを小さくする必要があります。駆 動源インピーダンスとの組み合わせでは、シャント・コンデン サが入力帯域幅を制限します。詳細については、アプリケーシ ョン・ノートAN-742「Frequency Domain Response of SwitchedCapacitor ADCs 」 、 ア プ リ ケ ー シ ョ ン ・ ノ ー ト AN-827 「 A Resonant Approach to Interfacing Amplifiers to Switched-Capacitor ADCs 」 、 ア ナ ロ グ ・ ダ イ ア ロ グ 資 料 「 Transformer-Coupled Front-End for Wideband A/D Converters 」 を ご 覧 く だ さ い (http://www.analog.com/jp/参照)。 BIAS S S CFB CS VIN+ CPAR1 CPAR2 H S S CS VIN– CPAR1 CPAR2 S S CFB BIAS 08502-037 AD9265 では、ADC 入力に適切なローパス・フィルタまたはバ ンドパス・フィルタを使い ADC 性能をほとんど損なうことな く、DC～200 MHz の任意の fS/2 周波数セグメントをサンプルす ることができます。300 MHz までのアナログ入力の処理が可能 ですが、ADC ノイズと歪みが増える犠牲が伴います。 図 64.スイッチド・キャパシタ入力 最適なダイナミック性能を得るためには、VIN+と VIN-を駆動 するソース・インピーダンスが一致している必要があります。 さらに差動入力は平衡している必要があります。 内蔵差動リファレンス・バッファが正と負のリファレンス電圧 を発生し、これらの電圧が ADC コアの動作範囲を決定します。 ADC コアの振幅はこのバッファにより 2 × VREF に設定されます。 入力同相モード AD9265 のアナログ入力は内部でDCバイアスされていません。 AC結合のアプリケーションでは、ユーザが外部からこのバイア スを与える必要があります。最適性能を得るためにはVCM = 0.5×AVDDとなるようにデバイスを設定することが推奨されま すが、デバイスは広い範囲で適切な性能で機能します(図 52 参 照)。同相モード・リファレンス電圧が内蔵されており、VCM ピンに出力されています。アナログ入力の同相モード電圧を VCMピン電圧( 0.5 × AVDD (typ))で設定したときに最適性能が 得られます。VCMピンは、0.1µFのコンデンサによりGNDにデ カップリングする必要があります(アプリケーション情報参照)。 － 25/41 － AD9265 ディザ スタティック直線性 AD9265 は、オプションのディザ・モードを持っています。こ のモードは、SPI バスを介してまたは DITHER ピンを使用して選 択することができます。ディザ機能は、ランダムな既知量の白色 ノイズ(一般にディザと呼ばれる)を ADC 入力に加える機能です。 ディザ機能は、ADC 伝達関数の種々のポイントで局所的な直線 性を改善する効果を持っています。ディザ機能は、小信号入力 (一般に−6 dBFS より低い入力レベル)を量子化する際、SFDR を 大幅に改善することができます。 また、ディザ機能は ADC の INL 伝達関数の局所的なシャープ な不連続性を除去するため、全体のピーク to ピーク INL を小さ くします。 図 65 に示すように、ディザDACを介してADC入力に加えられ るディザは、デジタル的に正確に減算されてSNRの低下を小さ くします。ディザ機能をイネーブルすると、ディザDACが疑似 ランダム値ジェネレータ(PN gen)から駆動されます。AD9265 で は、SNRとSINADの低下が非常に小さくなるように、ディザ DACが正確にキャリブレーションされています。ディザ機能を イネーブルしたときのSNRとSINADの低下値(typ)は、それぞれ 1 dBと 0.8 dBです。 VIN ADC CORE レシーバ・アプリケーションでは、ディザの使用は小信号ゲイ ン誤差の原因となる DNL 誤差を小さくすることに役立ちます。 この問題は、入力ノイズをコンバータ・ノイズより 5 dB～10 dB 高く設定することにより解決されることもあります。コンバ ータ内でディザを使用して DNL 誤差を補正することにより、 入力ノイズ条件を緩和することができます。 差動入力構成 最適性能は、AD9265 を差動入力構成で駆動したときに得られ ます。ベースバンド・アプリケーションに対しては、AD8138、 ADA4937-2、ADA4938-2 の各差動ドライバが優れた性能とA/D コンバータに対する柔軟なインターフェースを提供します。 ADA4938 の出力同相モード電圧は AD9265 の VCM ピンで容易 に設定できるため(図 66 参照)、ドライバをフィルタ回路内で構 成して入力信号の帯域制限を行うことができます。 15pF DOUT 200Ω DITHER DAC 33Ω 90Ω 76.8Ω VIN 15Ω VIN– ADA4938-2 15Ω 120Ω VCM VIN+ 08502-039 15pF 200Ω 図 65.ディザのブロック図 図 66.ADA4938-2 を使用した差動入力構成 大信号 FFT 大部分のケースでは、ディザ機能はフルスケールに近い大信号 入力(たとえば−1 dBFS 入力)に対して SFDR を改善しません。大 信号入力の場合、一般に、SFDR はフロントエンドのサンプリ ング歪み(ディザ機能で改善できない)により制限されますが、 このような大信号入力の場合でも、ディザ機能はノイズ・フロ アの白色性を強化するため、有効となるアプリケーションもあ ります。パイプライン ADC では一般的なことですが、AD9265 には小さい DNL 誤差が含まれています。この DNL 誤差は、ノ イズ・フロアをランダムに部分的に非白色化させるスプリアス またはトーンを発生させるランダム成分の不一致により発生し ます。これらのトーンは一般に非常に小さいレベルであるため、 大信号入力を ADC で量子化する際に SFDR を制限しませんが、 ディザ機能がこれらのトーンをノイズに変換して、ノイズ・フ ロアを白色にします。 SNRが重要なパラメータとなるこれらのアプリケーションに対 しては、入力構成に差動トランス結合を使用することが推奨さ れます。図 67 に例を示します。アナログ入力にバイアスを加 えるため、VCM電圧をトランス二次巻線のセンタータップに接 続することができます。 C2 R2 小信号入力の場合、フロントエンドのサンプリング回路による 歪みは一般に非常に小さいため、SFDR はランダム成分の不一致 に起因する DNL 誤差から発生するトーンにより制限されるもの と考えられます。このため、小信号入力(一般に−6 dBFS 以下)の 場合、ディザ機能はこれらの DNL トーンを白色ノイズへ変換 することにより、SFDR を大幅に改善することができます。 VIN+ R1 2V p-p 49.9Ω C1 R1 0.1µF 小信号 FFT Rev. A ADC 33Ω ADC R2 C2 VIN– VCM 08502-040 DITHER ENABLE 0.1µF 08502-038 PN GEN AVDD 5pF 図 67.差動トランス結合構成 トランスを選択するときは、信号特性を考慮する必要がありま す。大部分の RF トランスは、数 MHz より低い周波数で飽和し ます。大きな信号電力もコア・サチレーションの原因になり、 歪みを発生させます。 第 2 ナイキスト領域およびそれ以上の入力周波数では、AD9265 の真の SNR 性能を得るためには、大部分のアンプでノイズ性能 が不十分です。 － 26/41 － AD9265 SNRが重要なパラメータとなるこれらのアプリケーションに対 しては、入力構成に差動ダブル・バラン結合を使用することが 推奨されます(図 68 参照)。この構成では、入力はAC結合であ るため、CMLは 33 Ω抵抗を介して各入力に与えられます。これ らの抵抗は、入力バランでの損失を補償して、ドライバに対し て 50 Ωインピーダンスを提供します。 ダブル・バラン構成とトランス構成では、入力コンデンサと抵抗 の値は入力周波数とソース・インピーダンスに依存するため、 これらを小さくするか除去する必要があります。表 10 に、RC 回路を設定する推奨値を示します。ただし、これらの値は入力 信号に依存するため、初期ガイドとしてのみ使用してください。 表 10. RC 回路の例 Frequency Range (MHz) R1 Series (Ω Each) 15 10 0 to 100 100 to 300 C1 Differential (pF) 18 10 R2 Series (Ω Each) 15 10 第 2 ナイキスト領域以上の周波数でトランス結合入力を使う代 わ り に 、 ADL5562 差 動 ド ラ イ バ を 使 う 方 法 が あ り ま す 。 ADL5562 は、最大 15.5 dBまでの選択可能なゲイン・オプショ ンを提供します。図 69 に回路例を示します。帯域外ノイズを 小さくするために、ADL5562 出力とAD9265 入力との間にフィ ルタの追加が必要となることがあります。詳細については、 ADL5562 データシートを参照してください。 C2 0.1µF 0.1µF 2V p-p R1 R2 VIN+ 33Ω S S P 0.1µF 33Ω C1 0.1µF R1 ADC R2 VCM VIN– 08502-041 PA C2 図 68.差動ダブル・バラン入力構成 VCC 0.1µF ANALOG INPUT 0Ω 2 1 5, 6, 7, 8 0.1µF 11 20Ω 0.1µF 10pF 15Ω 15Ω VIN+ 100Ω 0.1µF 0Ω 0.1µF 10 100Ω 15Ω 15Ω 0.1µF 10pF 20Ω 9 0.1µF 図 69.ADL5562 を使用した差動入力構成 Rev. A － 27/41 － VIN– VCM 08502-042 ANALOG INPUT 3 AD9265 5pF ADL5562 4 C2 Shunt (pF Each) Open 10 AD9265 リファレンス電圧 AD9265 には、安定かつ正確なリファレンス電圧が内蔵されてい ます。入力範囲は、内蔵リファレンス電圧または外部から入力 したリファレンス電圧を使ってAD9265 に入力するリファレン ス電圧を変化させることにより調節することができます。ADC の入力動作範囲は、リファレンス電圧の変化に比例して追従し ます。種々のリファレンス・モードの一覧を以下のセクション に示します。リファレンス電圧のデカップリングのセクション では、リファレンス電圧のPCBレイアウトについて説明します。 R2 VREF 0.5 1 R1 ADC の入力範囲は内蔵リファレンスまたは外付けリファレンス のいずれを使う場合でも、常にリファレンス・ピンの電圧の 2 倍に等しくなります。 VIN+ VIN– 内蔵リファレンス電圧の接続 ADC CORE AD9265 内部のコンパレータがSENSEピンの電位を検出して、 リファレンスを 表 11 に示す 4 つの状態のいずれかに設定しま す。SENSEをグラウンドに接続すると、リファレンス・アン プ・スイッチは内蔵抵抗分圧器に接続され(図 70)、2.0 V p-pフ ルスケール入力に対してVREFが 1.0 Vに設定されます。このモ ードでは、SENSEをグラウンドに接続すると、SPIポートを介し てレジスタ 0x18 のビット 6 とビット 7 を調節することによりフ ルスケールも調整することができます。これらのビットを使っ て、フルスケールを 1.25 V p-p、1.5 V p-p、1.75 V p-p、または デフォルトの 2.0 V p-pに変更することができます(表 17 参照)。 SENSE ピンと VREF ピンを接続すると、アンプ出力が SENSE ピンに切り替えられて、ループが構成されて、1 V p-p フルスケ ール入力に対して 0.5 V リファレンス電圧が出力されます。 VIN+ VIN– VREF 0.5V ADC 図 71.プログラマブルなリファレンス電圧の構成 ゲイン・マッチングを改善するために、AD9265 の内蔵リファ レンス電圧を使って複数のコンバータを駆動する場合、他のコ ンバータによるリファレンス電圧への負荷を考慮する必要があ ります。図 72 に内蔵リファレンスが負荷から受ける影響を示 します。 REFERENCE VOLTAGE ERROR (%) 0 SELECT LOGIC SENSE 08502-043 0.5V ADC SELECT LOGIC R1 VREF 0.1µF R2 SENSE ADC CORE 1.0µF 0.1µF 08502-044 1.0µF –0.5 VREF = 0.5V –1.0 VREF = 1V –1.5 –2.0 –2.5 抵抗分圧器を外部でチップに接続すると(図 71 参照)、スイッチ は再びSENSEピンに設定されます。これにより、リファレン ス・アンプは非反転モードになり、VREF出力は次のように決 定されます。 –3.0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 LOAD CURRENT (mA) 1.6 1.8 2.0 図 72.負荷対 VREF 精度 表 11.リファレンス構成の一覧 Selected Mode SENSE Voltage Resulting VREF (V) Resulting Differential Span (V p-p) External Reference AVDD N/A 2 × external reference Internal Fixed Reference VREF 0.5 1.0 Programmable Reference 0.2 V to VREF R2 0.5 1 (see 図 71) R1 2 × VREF Internal Fixed Reference AGND to 0.2 V 1.0 2.0 Rev. A － 28/41 － 08502-045 図 70.内蔵リファレンス電圧の構成 AD9265 外付けリファレンス電圧による動作 ADCのゲイン精度を向上させる場合または温度ドリフト特性を 改善する場合、外付けリファレンス電圧の使用が必要となるこ とがあります。図 73 に、1.0 Vモードについて、代表的な内蔵 リファレンスのドリフト特性を示します。 この機能は、クロックの大きな電圧振幅が AD9265 の別の部分 に混入することを防止しすると同時に、低ジッタ性能にとって 重要な、信号の高速な立上がり時間と立下がり時間を維持しま す。 2.0 1.5 VREF = 1.0V 1.0 0.5 0 –0.5 Mini-Circuits® ADT1-1WT, 1:1Z 0.1µF XFMR 0.1µF CLOCK INPUT CLK– 20 40 TEMPERATURE (°C) 60 80 図 75.トランス結合の差動クロック(最大 200 MHz) ADC 図 73.代表的な VREF ドリフト特性 SENSEピンをAVDDに接続すると、内蔵リファレンス電圧がデ ィスエーブルされて、外付けリファレンス電圧の使用が可能に なります。内蔵リファレンス・バッファに対して、等価 6 kΩを 持つ外付けリファレンスが負荷になります(図 57 参照)。内蔵リ ファレンス・バッファは、ADCコアに対して正側と負側のフル スケール・リファレンスを発生します。したがって、外付けリ ファレンス電圧は最大 1.0 Vに制限する必要があります。 クロック入力の考慮事項 最適性能を得るためには、AD9265 のクロック(CLK+とCLK-)を 差動で入力する必要があります。信号は、一般にトランスまた はコンデンサを介してCLK+ピンとCLK-ピンにAC結合されます。 これらのピンは内部でバイアスされるため(図 74 参照)、外付け バイアスは不要です。 AVDD CLOCK INPUT AD9265 0.1µF CLK+ 50Ω 0.1µF 1nF CLK– SCHOTTKY DIODES: HSMS2822 低ジッタ・クロックが使用できない場合、もう１つのオプショ ンは差動PECL信号をサンプル・クロック入力ピンへAC結合す る こ と で す ( 図 77 参 照 ) 。 AD9510/AD9511/AD9512/ AD9513/ AD9514/ AD9515/AD9516/AD9517/AD9518/AD9520/ AD9522 の各 クロック・ドライバは、優れたジッタ性能を提供します。 0.1µF CLOCK INPUT CLOCK INPUT CLK+ 図 76.バラン結合の差動クロック(最大 625 MHz) 0.1µF CLK+ AD95xx 0.9V CLK– 0.1µF PECL DRIVER 100Ω 0.1µF ADC AD9265 CLK– 50kΩ 50kΩ 240Ω 240Ω 図 77.差動 PECL サンプル・クロック(定格サンプル・レートまで) 4pF 08502-047 4pF 1nF 08502-049 0 08502-050 –20 08502-048 SCHOTTKY DIODES: HSMS2822 –1.5 3 つ目のオプションは、差動LVDS信号をサンプル・クロック入 力ピンへAC結合する方法です(図 78 参照)。AD9510/ AD9511/ AD9512/ AD9513/ AD9514/ AD9515/ AD9516/ AD9517/ AD9518/ AD9520/ AD9522 の各クロック・ドライバは、優れたジッタ性 能を提供します。 図 74.等価クロック入力回路 クロック入力オプション AD9265 は非常に柔軟なクロック入力構造を持っています。クロ ック入力としては、CMOS、LVDS、LVPECL、または正弦波信 号が可能です。使用する信号タイプによらず、クロック・ソー ス・ジッタは、ジッタについての考慮事項のセクションで説明 するように、最も大きな問題です。 図 75 と 図 76 に、AD9265 をクロック駆動する 2 つの望ましい方 法を示します。ジッタの少ないクロック・ソースは、RFバラン またはRFトランスを使ってシングルエンド信号から差動信号に 変換されます。 Rev. A CLK+ 0.1µF 0.1µF –2.0 –40 ADC AD9265 100Ω 50Ω –1.0 08502-046 REFERENCE VOLTAGE ERROR (mV) RF バラン構成は 625 MHz のクロック周波数に、RF トランスは 10 MHz～200 MHz のクロック周波数に、それぞれ推奨されます。 トランス 2 次側に互いに逆向きに接続されたショットキ・ダイ オードが、AD9265 に入力されるクロックを約 0.8 Vp-p 差動に 制限します。 － 29/41 － AD9265 0.1µF CLK+ AD95xx 0.1µF 100Ω 0.1µF ADC 入力クロック・ドライバ AD9265 CLK– 50kΩ 08502-051 CLOCK INPUT LVDS DRIVER 50kΩ 図 78.差動 LVDS サンプル・クロック(定格サンプル・レートまで) アプリケーションによっては、サンプル・クロック入力をシン グルエンドCMOS信号で駆動できる場合があります。このよう なアプリケーションでは、CLK+ピンをCMOSゲートで直接駆動 し、CLK-ピンは 0.1 μFのコンデンサによりグラウンドへバイパ スします( 図 79 参照)。 VCC CLOCK INPUT 0.1µF 1kΩ AD95xx OPTIONAL 0.1µF 100Ω CMOS DRIVER 50Ω 1 CLK+ ADC 1kΩ AD9265 CLK– 08502-052 0.1µF 150Ω RESISTOR IS OPTIONAL. 図 79.シングルエンド 1.8 V CMOS 入力クロック(最大 200 MHz) クロック・デューティ・サイクル 代表的な高速 ADC では両クロック・エッジを使って、様々な 内部タイミング信号を発生しているため、クロックのデューテ ィ・サイクルの影響を大きく受けます。一般に、ダイナミック 性能特性を維持するためにはクロック・デューティ・サイクル の許容偏差は±5%以内である必要があります。 AD9265 は、非サンプリング・エッジの再タイミングを行って、 公称 50%のデューティ・サイクルを持つ内部クロック信号を発 生するクロック・デューティ・サイクル・スタビライザを内蔵 しています。この回路により、AD9265 の性能に影響を与えず に広範囲なクロック入力のデューティ・サイクルを許容するこ とができます。DCS をイネーブルすると、ノイズ性能と歪み性 能はデューティ・サイクルの広い範囲でほぼ平坦になります。 それでも、入力での立上がりエッジのジッタは大きな問題であ り、内部安定化回路で容易に減少させることはできません。 デューティ・サイクル制御ループは、公称 20 MHz以下のクロ ック・レートでは機能しません。このループは時定数を持って いるため、クロック・レートがダイナミックに変わるアプリケ ーションでは、これを考慮する必要があります。ダイナミック にクロック周波数が増減した後に、DCSループが入力信号にロ ックするまで、1.5 µs～5 μsの待ち時間が必要です。ループがロ ックされていない間、DCSループはバイパスされるため、デバ イス内部のタイミングは入力クロック信号のデューティ・サイク ルに依存します。このようなアプリケーションでは、デューテ ィ・サイクル・スタビライザをディスエーブルすることが適切 です。入力クロック分周回路を使う場合には、ケースによっては DCSをディスエーブルすることもできます。詳細については、入 力クロック・ドライバのセクションを参照してください。その 他のすべてのアプリケーションでは、AC性能を最大にするため DCS回路をイネーブルすることが推奨されます。 Rev. A AD9265 は入力クロック分周器を内蔵し、入力クロックを 2～8 分周することができます。クロック分周比 2、4、6、8 の場合、 出力は 50%デューティ・サイクルとなるため、デューティ・サ イクル・スタビライザ(DCS)は不要です。これらの分周モード でクロック分周器を使い DCS をイネーブルすると、SNR が少 し低下するため、DCS をディスエーブルすることが推奨されま す。その他の分周比 3 分周、5 分周、7 分周では、クロック分周 器からのデューティ・サイクル出力は入力クロックのデューテ ィ・サイクルに関係します。これらのモードでは、入力クロッ クのデューティ・サイクルが 50%の場合、DCS は不要です。た だし、50%デューティ・サイクルの入力クロックが使用できな い場合は、デバイス正常動作のために DCS をイネーブルする必 要があります。 AD9265 クロック分周器は、SYNC ピンに入力される外部同期信 号を使って同期化することができます。レジスタ 0x100 のビッ ト 1 とビット 2 を使うと、各 SYNC 信号で、またはレジスタが 書込まれた後の最初の SYNC 信号で、クロック分周器を再同期 することができます。SYNC ピンの有効な信号により、クロッ ク分周器は初期状態にリセットされます。この同期機能を使う と、複数のデバイスに位相の一致したクロック分周器を持たせ ることができるので、同時入力サンプリングが保証されます。 SYNC ピンを使用しない場合は、AGND へ接続してください。 ジッタについての考慮事項 高速高分解能 ADC は、クロック入力の品質に敏感です。与えら れた入力周波数(fINPUT)でジッタ(tJRMS)により発生する SNR 性能 の低周波 SNR (SNRLF)からの低下は次式で計算されます。 SNRHF = −10 log[(2π × fINPUT × tJRMS)2 + 10 ( SNRLF /10) ] この式で、rmsアパーチャ・ジッタがクロック入力ジッタ仕様を 表しています。アンダーサンプリング・アプリケーションは、 特にジッタに敏感です(図 80)。 80 0.05ps 75 MEASURED 70 0.20ps 65 60 0.50ps 55 1.00ps 50 1.50ps 1 10 100 INPUT FREQUENCY (MHz) 1k 08502-053 CLOCK INPUT SNR (dBc) 0.1µF 外部ピン・モードで動作する場合、SDIO/DCSピンをハイ・レベ ルにすると、DCSはイネーブルされます(表 12 参照)。SPIモード をイネーブルすると、デフォルトでDCSがイネーブルされるた め、0x00 をアドレス 0x09 へ書込むことによりディスエーブル することができます。 図 80.入力周波数とシッタ対 SNR ジッタが AD9265 のダイナミック・レンジに影響を与えるケー スでは、クロック入力はアナログ信号として扱う必要がありま す。クロック・ドライバの電源は ADC 出力ドライバの電源と 分離して、クロック信号がデジタル・ノイズから変調を受けな － 30/41 － ADCに関係するジッタ性能については、アプリケーション・ノー トAN501「Aperture Uncertainty and ADC System Performance」と ア プ リ ケ ー シ ョ ン ・ ノ ー ト AN756 「 Sampled Systems and the Effects of Clock Phase Noise and Jitter 」 を 参照 して くだ さい ( http://www.analog.com/jp参照)。 0.5 0.20 0.4 0.16 IAVDD 0.12 0.3 TOTAL POWER 0.2 0.08 0.1 0.04 消費電力とスタンバイ・モード SUPPLY CURRENT (A) いようにする必要があります。低ジッタの水晶制御の発振器は 最適なクロック源です。クロックが別のタイプのソース(ゲーテ ィング、分周、または別の方法)から発生される場合、出力クロ ックは最終ステップで元のクロックを使って再タイミングする 必要があります。 TOTAL POWER (W) AD9265 IDRVDD 0 25 35 45 55 65 75 85 95 0 105 08502-180 図 81 に示すように、AD9265 で消費される電力はサンプル・レ ートに比例します。CMOS出力モードでは、デジタル消費電力 は主にデジタル・ドライバの強度と各出力ビットの負荷で決定 されます。 CLOCK FREQUENCY (MSPS) 図 82.サンプル・レート対 AD9265-105 の消費電力と電源電流 最大 DRVDD 電流(IDRVDD)は次のように計算されます。 0.5 0.15 0.4 0.12 IAVDD 0.09 0.3 TOTAL POWER 0.06 0.2 0.03 0.1 デジタル消費電力は出力ドライバの容量負荷を小さくすること により、小さくすることができます。図 81、図 82、図 83 に示 すデータは、各出力ドライバに 5 pF負荷を接続して 70 MHzの アナログ入力信号を使って取得したものです。 IDRVDD 0 25 35 45 55 65 75 0 ENCODE FREQUENCY (MSPS) 08502-181 この最大電流は、各クロック・サイクルで各出力ビットがスイ ッチングする条件に対するもので、この条件はナイキスト周波 数 fCLK/2 のフルスケール方形波に対してのみ発生します。実用 的には、DRVDD 電流はスイッチングしている出力ビット数の 平均値を使って計算します。この値はサンプル・レートとアナ ログ入力信号の特性によって決定されます。 TOTAL POWER (W) ここで、N は出力ビット数(AD9265 の場合は 16 データビット+ 1 DCO)。 SUPPLY CURRENT (A) IDRVDD = VDRVDD × CLOAD × fCLK × N 0.20 0.5 図 83.サンプル・レート対 AD9265-80 の消費電力と電源電流 IAVDD 0.3 0.12 TOTAL POWER 0.08 0.2 SUPPLY CURRENT (A) TOTAL POWER (W) PDWN をアサートすると(SPI ポートを使うか、または PDWN ピンをハイ・レベルします)、AD9265 はパワーダウン・モード になります。この状態では、ADC の消費電力は 0.05 mW(typ)に なります。パワーダウン時は、出力ドライバはハイ・インピー ダンス状態になります。PDWN ピンをロー・レベルにすると、 AD9265 は通常動作モードに戻ります。 0.16 0.4 0.04 0.1 IDRVDD 50 75 100 0 125 08502-179 0 25 CLOCK FREQUENCY (MSPS) 図 81.サンプル・レート対 AD9265-125 の消費電力と電源電流 Rev. A パワーダウン・モードでの低消費電力は、リファレンス電圧、 リファレンス・バッファ、バイアス回路、クロックをシャット ダウンすることにより、実現されています。スタンバイ・モー ドに入ると、デカップリング・コンデンサは放電するため、通 常動作に戻るときには再充電する必要があります。 SPIポート・インターフェースを使うときは、ADCをパワーダ ウン・モードまたはスタンバイ・モードにする必要があります。 スタンバイ・モードにすると、高速なウェイクアップが必要な 場合、内蔵リファレンス回路を動作させたままにしておくこと ができます。さらに、SPIモードを使うと、外部PDWNピンの機 能をデバイスをパワーダウン・モードまたはスタンバイ・モード にする機能に変更することができます。 詳細については、 メモ リ・マップ・レジスタの説明のセクションを参照してください。 － 31/41 － AD9265 デジタル出力 デジタル出力イネーブル機能(OEB) AD9265 の出力ドライバは、1.8 V の CMOS ロジック・ファミリ ーとインターフェースするように設定することができます。 AD9265 は、1.8 V の DRVDD 電源電圧を使う LVDS 出力に設定 することもできます。AD9649 はデフォルトで CMOS 出力モード になりますが、LVDS ピンをハイ・レベルにして LVDS モードに するか、または SPI ポートを使って、デバイスを LVDS モードに することができます。大部分のケースで、動作中に CMOS モー ドと LVDS モードとの間で切り替えを行わないので、CMOS に設 定された出力でのパワーアップ負荷の問題を回避するため LVDS ピンの使用が推奨されます。 AD9265 は、デジタル出力ピンに対して柔軟なスリー・ステー ト機能を持っています。スリー・ステート・モードをイネーブ ルするときは、OEB ピンまたは SPI インターフェースを使って 行います。OEB ピンをロー・レベルにすると、出力データ・ド ライバと DCO がイネーブルされます。OEB ピンをハイ・レベル にすると、出力データ・ドライバと DCO はハイ・インピーダン ス状態になります。この OEB 機能は、バスに対する高速アクセ スを意図したものではありません。OEB は出力ドライバ電源 (DRVDD)を基準にしているため、この電源電圧を超えることは できないことに注意してください。 CMOS 出力ドライバは、様々なロジック・ファミリーを駆動す るために十分な出力電流を提供するようにデザインされていま す。ただし、大きな駆動電流はコンバータ性能に影響を与える 電流グリッチを電源に生じさせる傾向を持つことがあります。 ADC により大きな容量負荷または大きなファンアウトを駆動す ることが必用なアプリケーションでは、外付けバッファまたは ラッチが必要となることがあります。 SPI インターフェースを使用する場合、レジスタ 0x14 の出力イ ネーブル・バー・ビットを使うと、データ出力と DCO 出力を スリー・ステートにすることができます。 LVDS 出力モードでは、ANSI LVDS モードまたは縮小振幅 LVDS モードの 2 つの出力駆動レベルを選択することができま す。縮小振幅 LVDS モードを使うと、DRVDD 電流と消費電力 が削減されます。縮小振幅 LVDS モードは、LVDS_RS ピンを アサートして選択するか、または SPI ポートを介してこのモー ドを選択します。 外部ピン・モードで動作する場合、SCLK/DFSピンを設定して、 出力データ・フォーマットとしてオフセット・バイナリまたは 2 の補数を選択することができます(表 12 参照)。 アプリケーション・ノート AN-877「Interfacing to High Speed ADCs via SPI」で説明するように、SPI 制御を使用する場合、デ ータ・フォーマットとして、オフセット・バイナリ、2 の補数、 またはグレイ・コードを選択することができます。 表 12.SCLK/DFS モード選択(外部ピン・モード) Voltage at Pin SCLK/DFS SDIO/DCS AGND SVDD Offset binary (default) Twos complement DCS disabled DCS enabled (default) タイミング AD9265 は、12 クロック・サイクルのパイプライン遅延を持つ、 ラッチされたデータを出力します。データ出力は、クロック信 号の立上がりエッジから 1 伝搬遅延(tPD)後に出力されます。 出力データラインの長さと、それらに接続された負荷を最小に して AD9265 内部での過渡電圧を抑える必要があります。これ らの過渡電圧はコンバータのダイナミック性能を低下させること があります。 AD9265 の最小変換レートは 10 MSPS(typ)です。10 MSPS より 低いクロック・レートでは、ダイナミック性能が低下することが あります。 データ・クロック出力(DCO) AD9265 は、CMOS出力モードで 1 本のデータ・クロック出力 (DCO)ピンを、LVDSモードで 2 本の差動データ・クロック出力 (DCO)ピン(外部レジスタへのデータ・キャプチャ用)を、それぞ れ提供します。CMOS出力モードでは、SPIからDCOクロック極 性が変更されていない限り、データ出力はDCOの立上がりエッ ジで有効です。LVDS出力モードでは、データはダブル・データ レートとして出力され、偶数番の出力ビットはDCOの立上がり エッジ近くで変化し、奇数番の出力ビットはDCOの立下がりエ ッジ近くで変化します。タイミング説明については、図 2 を参 照してください。 表 13.出力データ・フォーマット Input (V) Condition (V) Offset Binary Output Mode Twos Complement Mode OR VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− < −VREF − 0.5 LSB = −VREF =0 = +VREF − 1.0 LSB > +VREF − 0.5 LSB 0000 0000 0000 0000 0000 0000 0000 0000 1000 0000 0000 0000 1111 1111 1111 1111 1111 1111 1111 1111 1000 0000 0000 0000 1000 0000 0000 0000 0000 0000 0000 0000 0111 1111 1111 1111 0111 1111 1111 1111 1 0 0 0 1 Rev. A － 32/41 － AD9265 ビルトイン・セルフテスト(BIST)と出力テスト AD9265 は、デバイス正常性の確認とボード・レベルのデバッ グを可能にするテスト機能を内蔵しています。BIST (ビルトイ ン・セルフテスト)機能が内蔵されており、AD9265 のデジタ ル・データ・パスの正常性を確認します。AD9265 の出力に予 測可能な値を出力させるために、様々な出力テスト・オプショ ンも用意されています。 このテストの間出力が切り離されないため、PN シーケンスを 動作中に観測することができます。PN シーケンスは、レジス タ 0x00E のビット 2 に設定された値に基づいて、直前の値から 続けるか、あるいは始めから開始することができます。BIST シ グネチャ結果はデバイス構成に応じて変わります。 出力テスト・モード ビルトイン・セルフテスト(BIST) BIST は AD9265 の選択した信号パスのデジタル部分をテストし ます。テストはイネーブルされると、内部疑似ランダム(PN)ソー スから ADC ブロック出力で開始されるデジタル・データ・パ スまで動作します。BIST シーケンスは 512 サイクル間動作して 停止します。BIST シグネチャ値は、レジスタ 0x24 とレジスタ 0x25 に格納されています。 Rev. A 出力テスト・オプションを 表 17 に示します。出力テスト・モ ードをイネーブルすると、ADCのアナログ・セクションがデジ タル・バックエンド・ブロックから切り離され、テスト・パター ンが出力フォーマッティング・ブロックを通して実行されます。 テスト・パターンには出力フォーマッティングされたもの/され ないものがあります。レジスタ 0x0Dのビット 4 またはビット 5 を設定することにより、PNリセット・ビットを使ってジェネレ ータをリセット・モードに維持すると、PNシーケンス・テスト のシード値を強制指定することができます。アナログ信号なし またはアナログ信号ありで(ありの場合、アナログ信号は無視さ れます)、これらのテストを実行することができますが、エンコ ード・クロックは不要です。詳細については、アプリケーショ ン・ノートAN877「Interfacing to High Speed ADCs via SPI」を参照 してください。 － 33/41 － AD9265 シリアル・ポート・インターフェース(SPI) AD9265 シリアル・ポート・インターフェース(SPI)を使うと、 ADC内部に用意されている構造化されたレジスタ・スペースを 介してコンバータの特定の機能または動作を設定することがで きます。SPIは、アプリケーションに応じて、柔軟性とカスタマ イゼーションを強化します。シリアル・ポートを介してアドレ スがアクセスされ、ポートを介して読み書きすることができま す。メモリは、バイトで構成されており、さらにフィールドに 分割できます。これについては メモリ・マップのセクションに 記載してあります。詳細については、アプリケーション・ノー トAN-877、「Interfacing to High Speed ADCs via SPI」を参照し てください。 SPIを使う設定 このADCのSPIは、SCLK/DFSピン、SDIO/DCSピン、CSBピン の 3 本のピンにより定義されます( 表 14 参照)。SCLK/DFS (シ リアル・クロック)ピンは、ADCに対する読出し/書込みデータ の同期に使用されます。SDIO/DCS (シリアル・データ入力/出 力)ピンは 2 つの機能で共用されるピンであり、内部ADCメモ リ・マップ・レジスタに対するデータの送受信に使われます。 CSB (チップ・セレクト・バー)はアクティブ・ローのコントロ ール信号であり、書込みサイクルと書込みサイクルをイネーブ ル/ディスエーブルします。 表 14.シリアル・ポート・インターフェース・ピン Pin Mnemonic SCLK/DFS SDIO/DCS CSB Function Serial clock. The SCLK function of the pin is for the serial shift clock input, which is used to synchronize serial interface reads and writes. SDIO is the serial data input/output function of the pin. A dual-purpose pin that typically serves as an input or an output, depending on the instruction being sent and the relative position in the timing frame. Chip select bar. An active low control that gates the read and write cycles. CSBの立下がりエッジとSCLKの立上がりエッジの組み合わせ により、フレームの開始が指定されます。シリアル・タイミン グの例とその定義については、図 84 と 表 5 を参照してくださ い。 CSB を使用するその他のモードもあります。CSB はロー・レベ ルに固定することができ、これによりデバイスが常時イネーブ ルされます。これはストリーミングと呼ばれます。CSB をバイ ト間でハイ・レベルに維持して外部タイミングを延ばすことが できます。パワーアップ時に CSB をハイ・レベルに固定すると、 SPI 機能はハイ・インピーダンス・モードになります。このモ ードではすべての SPI ピンは 2 つ目の機能になります。パワー アップ後に CSB をロー・レベルにトグルさせると、デバイスは SPI モードを維持するため、ピン・モードには戻りません。 命令フェーズでは、16 ビット命令が送信されます。命令フェー ズの後ろにはデータが続き、長さは W0 ビットと W1 ビットに より指定されます。 Rev. A すべてのデータは 8 ビット・ワードで構成されます。マルチバイ ト・シリアル・データ転送の先頭バイトの先頭ビットは、読出し コマンドまたは書込みコマンドのいずれが発行されたかを表示 します。これにより、シリアル・データ入力/出力(SDIO)ピンが 入力と出力との間で方向を変えることができます。 命令フェーズでは、ワード長の他に、シリアル・フレームが読 出し動作または書込み動作のいずれであるかを指定します。こ れにより、シリアル・ポートをチップへの書込みまたは内蔵メ モリ値の読出しに使うことができます。命令がリードバック動 作の場合、リードバックを実行すると、シリアル・データ入力/ 出力(SDIO)ピンの方向がシリアル・フレーム内の該当するポイ ントで入力から出力へ変わります。 データは、MSB ファースト・モードまたは LSB ファースト・ モードで送信することができます。MSB ファーストはパワーア ップ時のデフォルトであり、SPI ポート設定レジスタを使って 変えることができます。この機能およびその他の詳細について は、アプリケーション・ノート AN-877「Interfacing to High Speed ADCs via SPI」を参照してください。 ハードウェア・インターフェース 表 14 に示すピンにより、ユーザの書込みデバイスとAD9265 の シリアル・ポートとの間の物理インターフェースが構成されて います。SCLKピンとCSBピンは、SPIインターフェースを使用 するときは入力として機能します。SDIOピンは双方向で、書込 みフェーズでは入力として、リードバック時は出力として、そ れぞれ機能します。 AD9265 は、SPI インターフェース用に別電源ピン SVDD を持 っています。SVDD ピンを 1.8 V～ 3.3 V の任意のレベルに設定 して、レベル変換なしで SPI バスをこれらの電圧で動作させる こ と が で き ま す 。 SPI ポ ー ト を 使 わ な い 場 合 は 、 SVDD を DRVDD 電圧に接続しておくことができます。 SPI インターフェースは、FPGA またはマイクロコントローラか ら制御できるように十分な柔軟性を持っています。SPI 設定の 一方法は、アプリケーション・ノート AN-812「MicrocontrollerBased Serial Port Interface (SPI) Boot Circuit」に記載してありま す。 コンバータのフル・ダイナミック性能が必要な区間では、SPI ポートをアクティブにしないようにしておく必要があります。 SCLK 信号、CSB 信号、SDIO 信号は一般に ADC クロックに同 期しているため、これらの信号からのノイズがコンバータ性能 を低下させることがあります。内部 SPI バスを他のデバイスに対 して使うことが便利な場合には、このバスと AD9265 との間に バッファを設けて、クリティカルなサンプリング区間にコンバ ータ入力でこれらの信号が変化することを防止することが必要 になります。 SPIインターフェースを使用しない場合には、幾つかのピンは 他の機能に使用されます。デバイス・パワーオン時にピンを AVDDまたはグラウンドに接続すると、それらのピンは特定の 機能として使われます。 デジタル出力のセクションに、 AD9265 でサポートしているピン共用機能を示します。 － 34/41 － AD9265 SPIを使わない設定 SPIからアクセス可能な機能 SPI コントロール・レジスタにインターフェースしないアプリ ケーションでは、SDIO/DCS ピンと SCLK/DFS ピンは、独立した CMOS 互換のコントロール・ピンとして機能します。デバイス がパワーアップすると、デューティ・サイクル・スタビライザ と出力データ・フォーマット機能制御用のスタティック・コン トロール・ラインとしてピンが使用されるものと見なされます。 このモードでは、CSB チップ・セレクトを AVDD に接続する 必要があります。この接続により、シリアル・ポート・インタ ーフェースがディスエーブルされます。 Configuration SDIO/DCS SVDD (default) AGND SVDD AGND (default) DRVDD AGND (default) AVDD Duty cycle stabilizer enabled Duty cycle stabilizer disabled Twos complement enabled Offset binary enabled Outputs in high impedance Outputs enabled Chip in power-down or standby mode Normal operation CMOS output mode LVDS output mode ANSI LVDS output levels Reduced swing LVDS output levels Dither disabled Dither enabled SCLK/DFS OEB PDWN LVDS LVDS_RS DITHER AGND (default) AGND (default) AVDD AGND (default) AVDD AGND (default) AVDD tHIGH tDS tS tDH Feature Name Clock Offset Test I/O 表 15.モードの選択 External Voltage 表 16.SPI を使ってアクセスできる機能 Mode OEB ピン、DITHER ピン、LVDS ピン、LVDS_RS ピン、PDWN ピンは、外部ピン・モードと SPI モードでのアクティブ・コン トロール・ラインです。これらのピンからの入力または SPI レ ジスタの設定値を使って、デバイスの動作モードが決定されま す。 Pin 表 16 に、SPIからアクセスできる一般的な機能の簡単な説明を 示します。これらの機能は、アプリケーション・ノートAN-877 「Interfacing to High Speed ADCs via SPI」 で詳しく説明しています。 AD9265 デバイスに固有な機能は次の 表 17、外部メモリ・マッ プ・レジスタ・テーブルに説明します。 Output Mode Output Phase Output Delay VREF Description Allows the user to set either power-down mode or standby mode Allows the user to access the DCS, set the clock divider, set the clock divider phase, and enable the SYNC input Allows the user to digitally adjust the converter offset Allows the user to set test modes to have known data on output bits Allows the user to set the output mode Allows the user to set the output clock polarity Allows the user to vary the DCO delay Allows the user to set the reference voltage tCLK tH tLOW CSB SCLK DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 D2 D1 D0 DON’T CARE 08502-055 SDIO DON’T CARE DON’T CARE 図 84.シリアル・ポート・インターフェースのタイミング図 Rev. A － 35/41 － AD9265 メモリ・マップ メモリ・マップ・レジスタ・テーブルの読出し メモリ・マップ・レジスタ・テーブル内の各行には 8 ビットの ロケーションがあります。メモリ・マップは大まかに、チップ 設定レジスタ(アドレス 0x00 ～アドレス 0x02)、転送レジスタ(ア ドレス 0xFF)、ADC 機能レジスタ―セットアップ、コントロール、 テストを含む(アドレス 0x08～アドレス 0x30)、デジタル機能コ ントロール・レジスタ(アドレス 0x100)の 4 つのセクションに分 かれています。 メモリ・マップ・レジスタ・テーブル( 表 17 参照)には、各 16 進アドレスに対するデフォルトの 16 進値が記載してあります。 先頭ビット 7 (MSB)の列は、デフォルト 16 進値の開始になりま す。例えば、アドレス 0x18 のVREFセレクト・レジスタは、16 進デフォルト値 0xC0 を持ちます。これは、ビット 7 = 1、ビッ ト 6 = 1、残りのビットはすべて 0 であることを意味します。こ の設定は、デフォルトのリファレンス選択の設定です。このデ フォルト値は 2.0 V p-pリファレンスを使用しています。この機 能およびその他の詳細については、アプリケーション・ノート AN-877「Interfacing to High Speed ADCs via SPI」を参照してく ださい。このドキュメントでは、レジスタ 0x00～レジスタ 0xFFにより制御される機能を詳しく説明しています。残りのレ ジスタ 0x100 については、メモリ・マップ・レジスタの説明の セクションに記載します。 未使用ロケーション 表 17 に記載されていないすべてのアドレスとビット・ロケー ションは、このデバイスではサポートされていないロケーショ ンです。有効アドレス・ロケーションの未使用ビットには 0 を 書込む必要があります。アドレス・ロケーションの一部が未使 Rev. A 用の場合にのみ、これらのロケーションへの書込みが必要です (例えばアドレス 0x18)。アドレス・ロケーション全体が未使用 の場合(例えばアドレス 0x13)、このアドレス・ロケーションに対 しては書込みを行わないでください。 デフォルト値 AD9265 のリセット後、クリティカルなレジスタにはデフォル ト値がロードされます。レジスタのデフォルト値は、メモリ・ マップ・レジスタ・テーブル(表 17)に記載してあります。 ロジック・レベル ロジック・レベルは次のように定義します。 「ビットをセットする」は、「ビットをロジック 1 に設定 する」または「ビットにロジック 1 を書込む」と同じ意味 です。 「ビットをクリアする」は、「ビットをロジック 0 に設定 する」または「ビットにロジック 0 を書込む」と同じ意味 です。 転送レジスタ・マップ アドレス 0x08～アドレス 0x18 はシャドウされます。これらの アドレスに書込みを行っても、アドレス 0xFF に 0x01 を書込ん で転送コマンドが発行されて、転送ビットがセットされるまで、 デバイスの動作に反映されません。この動作により、転送ビッ トがセットされたときに、これらのレジスタが内部で同時に更 新されるようになります。内部更新は転送ビットがセットされ たときに実行され、ビットは自動的にクリアされます。 － 36/41 － AD9265 メモリ・マップ・レジスタ・テーブル 表 17 に記載されていないすべてのアドレスとビット・ロケーションは、このデバイスではサポートされていないロケーションです。 表 17.メモリ・マップ・レジスタ Addr. (Hex) Register Name Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 (LSB) Default Value (Hex) 0 LSB first Soft reset 1 1 Soft reset LSB first 0 0x18 The nibbles are mirrored so LSB-first mode or MSB-first mode registers correctly, regardless of shift mode 0x64 Read only Open Open Open Open Open 1 Open Bit 7 (MSB) Default Notes/ Comments Chip Configuration Registers 0x00 SPI port configuration 0x01 Chip ID 0x02 Chip grade 8-bit Chip ID[7:0], AD9265 = 0x64 (default) Speed grade ID 01 = 125 MSPS 10 = 105 MSPS 11 = 80 MSPS Open Open Open Open Open Open Open Open Transfer External power-down pin function 0 = powerdown 1 = standby Open Open Open Internal power-down mode 00 = normal operation Speed grade ID used to differentiate devices; read only Transfer Register 0xFF Transfer 0x00 Synchronously transfers data from the master shift register to the slave 0x80 Determines various generic modes of chip operation ADC Functions Registers 0x08 Power modes 01 = full powerdown 10 = standby 11 = normal operation 0x09 Global clock Open Open Open Open Open 0x0D Test mode Open Open Reset PN23 generator Reset PN9 generator Open 0x0E BIST enable Open Open Open Open Open Rev. A － 37/41 － Open Open Duty cycle stabilizer (default) Output test mode 000 = off (default) 001 = midscale short 010 = positive FS 011 = negative FS 100 = alternating checkerboard 101 = PN 23 sequence 110 = PN 9 sequence 111 = one/zero word toggle Reset BIST sequence Open BIST enable 0x01 0x00 0x04 When this register is set, the test data is placed on the output pins in place of normal data AD9265 Addr. (Hex) Register Name Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 0x14 Output mode Drive strength Output type 0 = CMOS 1 = LVDS Open Output enable bar Open Output invert Output format 00 = offset binary 01 = twos complement 0 = ANSI LVDS 1 = reduced LVDS Bit 0 (LSB) Default Value (Hex) Default Notes/ Comments 0x00 Configures the outputs and the format of the data 0x00 Allows selection of clock delays into the input clock divider 01 = gray code 11 = offset binary 0x16 Clock phase control Invert DCO clock Open Open 0x17 DCO output delay Open Open Open 0x18 VREF select 0x24 BIST signature LSB BIST Signature[7:0] 0x00 Read only 0x25 BIST signature MSB BIST Signature[15:8] 0x00 Read only 0x30 Dither enable Reference voltage selection 00 = 1.25 V p-p 01 = 1.5 V p-p 10 = 1.75 V p-p 11 = 2.0 V p-p (default) Open Open Open Open Input clock divider phase adjust 000 = no delay 001 = 1 input clock cycle 010 = 2 input clock cycles 011 = 3 input clock cycles 100 = 4 input clock cycles 101 = 5 input clock cycles 110 = 6 input clock cycles 111 = 7 input clock cycles DCO clock delay (delay = 2500 ps × register value/31) 00000 = 0 ps 00001 = 81 ps 00010 = 161 ps … 11110 = 2419 ps 11111 = 2500 ps Open Open Open Dither enable Open Open Open Open 0x00 0xC0 Open Open Open Open 0x00 Open Clock divider next sync only Clock divider sync enable Master sync enable 0x00 Digital Feature Control Register 0x100 Rev. A Sync control Open Open Open Open － 38/41 － AD9265 無視されます。クロック分周器同期イネーブル・ビット(アドレ ス 0x100、ビット 1)は、同期した後にリセットされます。 メモリ・マップ・レジスタの説明 レジスタ 0x00～レジスタ 0xFF で制御される機能の詳細につい ては、アプリケーション・ノート AN-877「Interfacing to High Speed ADCs via SPI」を参照してください。 ビット 1—クロック分周器同期イネーブル 同期コントロール(レジスタ 0x100) ビット 1 は、クロック分周器への同期パルスをゲーティングし ます。同期信号は、ビット 1 とビット 0 が共にハイ・レベルの ときイネーブルされます。これは連続同期モードです。 ビット[7:3]—予約済み ビット 0—マスター同期イネーブル これらのビットは予約済みです。 すべての同期機能をイネーブルするときは、ビット 0 をハイ・ レベルにする必要があります。同期機能を使わない場合は、こ のビットをロー・レベルにして消費電力を節約する必要があり ます。 ビット 2—クロック分周器次同期のみ マスター同期イネーブル・ビット(アドレス 0x100、ビット 0)と クロック分周器同期イネーブル・ビット(アドレス 0x100、ビッ ト 1)がハイ・レベルの場合、ビット 2 により、クロック分周器 が最初に受信した同期パルスに同期できるようになり、後続は Rev. A － 39/41 － AD9265 アプリケーション情報 デザイン・ガイドライン 1 つのシステムとして、AD9265 のデザインとレイアウトを開始 する場合は、その前に特定のピンに必要とされる特別な回路接 続とレイアウト条件を説明する次のガイドラインに従うことが 推奨されます。 電源とグラウンドの推奨事項 電源を AD9265 に接続する際、2 個の別々の電源を使うことが推 奨されます。1 個はアナログ(AVDD)用の電源に、他の 1 個はデ ジタル出力用電源(DRVDD)に、それぞれ使用します。幾つかの 異なるデカップリング・コンデンサを使って高周波と低周波を デカップリングすることもできます。これらは PC ボード・レ ベルの入力点近くで、かつデバイス・ピンの近くに配置し最短 パターンで接続する必要があります。SPI ポートの電源 SVDD には大きなノイズがなく、かつデバイスの近くでバイパスされて いる必要があります。 AD9265 を使うときは、1 枚の PC ボード・グラウンド・プレー ンで十分です。適切なデカップリングと PCB のアナログ、デジ タル、クロックの各セクションの適切な分割により、最適性能 を容易に実現することができます。 LVDS動作 AD9265 は、LVDS ピン(ピン 44)を使ってパワーアップ時に CMOS または LVDS 出力モードに設定することができます。 LVDS 動作が必要な場合は、ピン 44 を AVDD に接続してくだ さい。また、LVDS 動作は SPI ポートを介してイネーブルする こ ともで きます 。CMOS 動作 が必要 な場合 は、ピ ン 44 を AGND に接続してください。 エクスポーズド・パドルのサーマル・ヒート・スラグの推 奨事項 最適な電気性能と熱性能を得るためには、ADC の下側のエクス ポーズド・パドルをアナログ・グラウンド(AGND)に接続する ことが必要です。PCB 上に露出した(ハンダ・マスクなし)連続 銅プレーンを設けて、これに AD9265 のエクスポーズド・パド ル(ピン 0)を接続します。 Rev. A 銅プレーンには最小の熱抵抗になるように複数のビアを使用し て、PCB の裏面へ放熱するようにします。これらのビアには非 伝導性のエポキシを詰める必要があります。 ADCとPCBとの接触面積と接着を最大にするため、シルクスク リーンで覆い、PCBの連続プレーンを複数の均一なセクション に分割してください。これにより、リフロー・プロセス時に ADCとPCBの間で複数の接続点を形成することができます。パ ーティションのない 1 枚の連続プレーンを使うと、ADCとPCB との間の接続点が確実に 1 個だけになります。チップ・スケー ル・パッケージのパッケージとPCBレイアウトの詳細について は 、 ア プ リ ケ ー シ ョ ン ・ ノ ー ト AN772 「 A Design and Manufacturing Guide for the Lead Frame Chip Scale Package (LFCSP)」( http://www.analog.com/jp)を参照してください。 VCM VCMピンは、0.1μFのコンデンサによりグラウンドにデカップ リングする必要があります(図 67 参照)。 RBIAS AD9265 では、RBIAS ピンとグラウンドとの間に 10 kΩ の抵抗 を接続する必要があります。この抵抗は ADC コアのマスター 電流リファレンスを設定するため、誤差 1%以下ものを使う必要 があります。 リファレンス電圧のデカップリング VREF ピンは、ESR の小さい 1.0 μF のコンデンサと ESR の小さ い 0.1 μF のセラミック・コンデンサとの並列接続により外部 でグラウンドにデカップリングする必要があります。 SPIポート コンバータのフル・ダイナミック性能が必要な区間では、SPI ポートをアクティブにしないようにしておく必要があります。 SCLK 信号、CSB 信号、SDIO 信号は一般に ADC クロックに同 期しているため、これらの信号からのノイズがコンバータ性能 を低下させることがあります。内部 SPI バスを他のデバイスに対 して使うことが便利な場合には、このバスと AD9265 との間に バッファを設けて、クリティカルなサンプリング区間にコンバ ータ入力でこれらの信号が変化することを防止することが必要 になります。 － 40/41 － AD9265 外形寸法 0.30 0.23 0.18 0.60 MAX 0.60 MAX 37 36 PIN 1 INDICATOR 6.85 6.75 SQ 6.65 48 0.50 REF 1.00 0.85 0.80 12° MAX 0.80 MAX 0.65 TYP 13 12 0.25 MIN 5.50 REF 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF SEATING PLANE 5.50 SQ 5.35 (BOTTOM VIEW) 0.50 0.40 0.30 PIN 1 INDICATOR *5.65 EXPOSED PAD 25 24 TOP VIEW 1 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. *COMPLIANT TO JEDEC STANDARDS MO-220-VKKD-2 WITH EXCEPTION TO EXPOSED PAD DIMENSION. 120109-B 7.10 7.00 SQ 6.90 図 85.48 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ] 7 mm × 7 mm ボディ、極薄クワッド (CP-48-8) 寸法: mm オーダー・ガイド Model1 Temperature Range Package Description Package Option AD9265BCPZ-125 AD9265BCPZRL7-125 AD9265BCPZ-105 AD9265BCPZRL7-105 AD9265BCPZ-80 AD9265BCPZRL7-80 AD9265-125EBZ AD9265-105EBZ AD9265-80EBZ −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C 48-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 48-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 48-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 48-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 48-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 48-Lead Lead Frame Chip Scale Package [LFCSP_VQ] Evaluation Board Evaluation Board Evaluation Board CP-48-8 CP-48-8 CP-48-8 CP-48-8 CP-48-8 CP-48-8 1 Z = RoHS 準拠製品。 Rev. A － 41/41 －