65MSPSの完全な12ビット A/Dコンバータ AD9226 特長 機能ブロック図 S/N比：69dB@fIN＝31MHz スプリアス・フリー・ダイナミックレンジ： 85dB@fIN＝31MHz デューティ・サイクル安定器 相互変調歪み：−75dBFS@fIN＝140MHz 8ステージの1∼1/2 ビット・パイプライン ENOB＝11.1@fIN＝10MHz 低消費電力：475mW ノーミス・コードを保証 キャリブレー ションROM 微分非直線性誤差：±0.6LSB 補正ロジック 出力バッファ 積分非直線性誤差：±0.6LSB クロック・デューティ・サイクル安定器内蔵 リファレ ンス選択 モード 選択 特許取得済みのフルパワー帯域幅750MHzの サンプル／ホールド回路を採用 自然2進出力データまたは2の補数出力データ 28ピンSSOPまたは48ピンLQFPを採用 5Vのアナログ単電源、3V/5Vのドライバ電源 AD9220、AD9221、AD9223、AD9224、AD9225とピン・ コンパチブル 概要 AD9226は、高性能なサンプル／ホールド・アンプとリファ レンスを内蔵する単電源動作のモノリシック12ビット 65MSPSA/Dコンバータです。AD9226では、65MSPSのデー タ・レートで12ビット精度を提供する特許取得済みの入力 ステージおよび出力誤差補正ロジックを内蔵するマルチス テージ差動パイプライン・アーキテクチャを採用していま す。全動作範囲でノーミス・コードを保証しています。 AD9226の入力は、画像処理システムと通信システムに容易 にインターフェースできます。真の差動入力構成により、 シングル・エンド・アプリケーションなどのさまざまな入 力範囲とオフセットが選択可能です。 サンプル／ホールドアンプ（SHA）は、ナイキスト周波数 を超える入力周波数を持つシングル・チャンネル通信アプ リケーションなどの、IFアンダーサンプリング方式に適し ています。 AD9226はプログラマブルなリファレンスを内蔵していま す。外付けのリファレンスを選択することもでき、フレキ シブルなシステム・デザインが可能です。 すべての内部変換サイクルの制御は、1本のクロック入力に よって行われます。オーバーフロー条件を表示する範囲外 信号も用意されています。この信号は最上位ビットと組み 合わせて使用すると、上側または下側のオーバーフローを 識別できます。 AD9226には2つの重要なモード機能があります。1つはデー タ・フォーマットを自然2進数または2の補数に設定するモ ードで、もう1つはクロック・デューティ・サイクル変動に 対する耐性をADCに持たせるモードです。 製品のハイライト IFサンプリング―特許を取得したSHA入力は、シングル・ エンド入力または差動入力に構成できます。この回路は、 入力周波数300MHzまで優れたAC性能を維持しています。 低消費電力―AD9226は、既存の高速モノリシック・ソリュ ーションで使用可能な、475mWという非常に小さい電力を 消費します。 範囲外信号（OTR）―このOTR出力ビットは、入力信号が AD9226の入力範囲を超えたことを表示します。 単電源動作―AD9226は、システムの電源設計の容易な5V単 電源を採用しています。また、3Vロジック・ファミリーと 5Vロジック・ファミリーに対応するために、デジタル出力 ドライバ電源ラインを別々に持っています。 ピ ン ・ コ ン パ チ ブ ル ―AD9226は、AD9220、AD9221、 AD9223、AD9224、AD9225とピン・コンパチブルです。 クロック・デューティ・サイクル安定器―変換に、クロッ クのパルス幅変動に対する耐性を持たせます。 アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していますが、そ の情報の利用または利用したことにより引き起こされる第3者の特許または権利の侵害 に関して、当社はいっさいの責任を負いません。さらに、アナログ・デバイセズ社の特 許または特許の権利の使用を許諾するものでもありません。 REV.0 アナログ・デバイセズ株式会社 本 社／東京都港区海岸1-16-1 電話03 （5402）8400 〒105-6891 ニューピア竹芝サウスタワービル 大阪営業所／大阪市淀川区宮原3-5-36 電話06（6350）6868（代） 〒532-0003 新大阪第二森ビル AD9226−仕様 DC特性（特に指定のない限り、AVDD＝5V、DRVDD＝3V、fSAMPLE＝65MSPS、VREF＝2.0V、差動入力、TMIN∼TMAX） パラメータ 温度 テスト・レベル 分解能 Min Typ Max 12 単位 ビット 精度 積分非直線性（INL） 全範囲 微分非直線性（DNL） V 25℃ I 全範囲 V ±0.6 LSB ±1.6 ±0.6 LSB LSB 25℃ I ノーミス・コード保証 全範囲 I ±1.0 ゼロ誤差 全範囲 V 25℃ I ±1.4 FSRの% ゲイン誤差 25℃ I ±2.0 FSRの% 全範囲 V ±0.6 ゼロ誤差 全範囲 V ±2 ppm/℃ ゲイン誤差1 全範囲 V ±26 ppm/℃ ゲイン誤差2 全範囲 V ±0.4 ppm/℃ 全範囲 V ±0.05 FSRの% 25℃ I VREF＝1.0V 全範囲 V 0.5 LSB rms VREF＝2.0V 全範囲 V 0.25 LSB rms 入力スパン（VREF＝1V） 全範囲 V 1 Vp-p （VREF＝2V） 全範囲 V 2 入力範囲（VINAまたはVINB） 全範囲 IV 入力容量 全範囲 V 7 1.0 12 LSB ビット ±0.3 FSRの% FSRの% 温度ドリフト 電源変動除去 AVDD（5V±0.25V） ±0.4 FSRの% 入力換算ノイズ アナログ入力 0 Vp-p AVDD V pF 内部リファレンス 出力電圧（1Vモード） 全範囲 V 出力電圧許容偏差（1Vモード） 25℃ I 出力電圧（2.0Vモード） 全範囲 V 出力電圧許容偏差（2.0Vモード） 25℃ I 出力電流（外部負荷用） 全範囲 V 1.0 全範囲 V 0.7 25℃ I 全範囲 V AVDD 全範囲 V 4.75 DRVDD 全範囲 V 2.85 全範囲 V 25℃ I 全範囲 V 25℃ I 全範囲 V 25℃ I 負荷レギュレーション 3 リファレンス入力抵抗 V ±15 2.0 mV V ±29 mV mA mV 1.5 5 mV kΩ 電源 電源電圧 5 5.25 V（±5%、AVDD動作） 5.25 V（±5%、DRVDD動作） 電源電流 IAVDD4 IDRVDD5 消費電力 4、5 86 mA（2V外部VREF） 90.5 14.6 mA（2V外部VREF） mA（2V外部VREF） 16.5 mA（2V外部VREF） 500 mW（2V外部VREF） 47.5 注 1 内部リファレンス誤差を含む。 2 内部リファレンス誤差を含まない。 3 負荷電流1mA（AD9226での使用分の他に）での負荷レギュレーション。 4 AVDD＝5V 5 DRVDD＝3V 仕様は予告なく変更されることがあります。 2 REV.0 AD9226 デジタル特性（特に指定のない限り、AVDD＝5V、DRVDD＝3V、fSAMPLE＝65MSPS、VREF＝2.0V、TMIN∼TMAX） パラメータ 温度 テスト・レベル Min Typ Max 単位 ハイレベル入力電圧 全範囲 IV 2.4 ローレベル入力電圧 全範囲 IV ハイレベル入力電流（VIN＝AVDD） 全範囲 IV −10 ＋10 μA ローレベル入力電流（VIN＝0V） 全範囲 IV −10 ＋10 μA 入力容量 全範囲 V 出力イネーブル1 全範囲 IV ハイレベル出力電圧（IOH＝50μA） 全範囲 IV 4.5 V ハイレベル出力電圧（IOH＝0.5mA） 全範囲 IV 2.4 V ロジック入力（クロック、DFS1、 デューティ・サイクル1、出力イネーブル1） V 0.5 5 V pF V ロジック出力（DRVDD＝5Vの場合） ローレベル出力電圧（IOL＝1.6mA） 全範囲 IV 0.4 V ローレベル出力電圧（IOL＝50μA） 全範囲 IV 0.1 V 出力容量 5 pF ロジック出力（DRVDD＝3Vの場合） ハイレベル出力電圧（IOH＝50A） 全範囲 IV 2.95 V ハイレベル出力電圧（IOH＝0.5mA） 全範囲 IV 2.80 ローレベル出力電圧（IOL＝1.6mA） 全範囲 IV 0.4 V ローレベル出力電圧（IOL＝50μA） 全範囲 IV 0.05 V V 注 1 LQFPパッケージ。 仕様は予告なく変更されることがあります。 スイッチング特性（TMIN∼TMAX、AVDD＝5V、DRVDD＝3V、CL＝20pF） パラメータ 温度 テスト・レベル Min 全範囲 VI 65 クロック周期 全範囲 V 15.38 ns クロック・パルス幅ハイ2 全範囲 V 3 ns クロック・パルス幅ロー2 全範囲 V 3 ns 出力遅延 全範囲 V 3.5 全範囲 V 7 クロック・サイクル数 全範囲 V 15 ns 最大変換レート 1 パイプライン遅延（レイテンシ） 出力イネーブル遅延 3 Typ Max MHz 7 注 1 クロック周期は、25℃での規定性能を低下させることなく10μsまで延ばすことができます。 2 MODEピンをAVDDまたはグラウンドに接続すると、AD9226SSOPはクロック・デューティ・サイクルの影響を受けなくなります。 3 LQFPパッケージ。 仕様は予告なく変更されることがあります。 アナログ入力 クロック データ入力 図1 REV.0 タイミング図 3 単位 ns AD9226−仕様 AC特性（特に指定のない限り、AVDD＝5V、DRVDD＝3V、fSAMPLE＝65MSPS、VREF＝2.0V、TMIN∼TMAX、差動入力） パラメータ 温度 テスト・レベル Min Typ Max 単位 fIN＝2.5MHz 全範囲 V 25℃ I fIN＝15MHz 全範囲 V 25℃ I fIN＝31MHz 全範囲 V 68 dBc fIN＝60MHz 全範囲 V 68 dBc fIN＝200MHz1 全範囲 V 65 dBc fIN＝2.5MHz 全範囲 V 68.8 dBc 25℃ I fIN＝15MHz 全範囲 V 25℃ I fIN＝31MHz 全範囲 V 67 dBc fIN＝60MHz 全範囲 V 67 dBc fIN＝200MHz1 全範囲 V 60 dBc −84 S/N比 68.9 dBc 68 68.4 dBc dBc 67.4 dBc S/N比および歪み 67.9 68.3 dBc dBc 67.3 dBc 全高調波歪み（THD） fIN＝2.5MHz fIN＝15MHz fIN＝31MHz fIN＝60MHz 1 fIN＝200MHz 全範囲 V 25℃ I dBc 全範囲 V 25℃ I 全範囲 V −68 dBc 全範囲 V −68 dBc 全範囲 V −61 dBc −86.5 −77.0 −82.3 dBc dBc −76.0 dBc 2次および3次高調波歪み fIN＝2.5MHz 全範囲 V 25℃ I dBc fIN＝15MHz 全範囲 V 25℃ I fIN＝31MHz 全範囲 V −83 dBc fIN＝60MHz 全範囲 V −82 dBc fIN＝200MHz1 全範囲 V −75 dBc 86.4 −78 −86.7 dBc dBc −76 dBc スプリアス・フリー・ダイナミックレンジ fIN＝2.5MHz 全範囲 V 25℃ I 全範囲 V 25℃ I fIN＝31MHz 全範囲 V 82 dBc fIN＝60MHz 全範囲 V 81 dBc fIN＝200MHz1 全範囲 V 60 dBc 25℃ V 750 MHz fIN＝15MHz アナログ入力帯域幅 dBc 78 85.5 dBc dBc 76 dBc 注 1 1.0Vのリファレンスと入力スパン 仕様は予告なく変更されることがあります。 4 REV.0 AD9226 絶対最大定格1 テスト・レベルの説明 テスト・レベル I. 100%の出荷テストを実施。 II. 25℃で100%の出荷テストおよび指定温度でのサンプル を実施。ACテストはサンプル・ベースで実施。 III. サンプル・テストのみを実施。 IV. パラメータは、デザインおよびキャラクタライゼーシ ョン・テストにより保証。 V. パラメータは、typ値のみ。 VI. 25℃で全デバイスを100%出荷テスト。温度限界ではサ ンプル・テストを実施。 ピン名 基準ポイント AVDD AVSS DRVDD DRVSS AVSS DRVSS AVDD DRVDD REFCOM AVSS CLK,MODE AVSS Digital Outputs DRVSS VINA,VINB AVSS VREF AVSS SENSE AVSS CAPB,CAPT AVSS OAB2 DRVSS AVSS CM LEVEL2 VR2 AVSS 接合温度 保管温度 ピン温度（10秒） Min Max 単位 -0.3 -0.3 -0.3 -6.5 -0.3 -0.3 -0.3 -0.3 -0.3 -0.3 -0.3 -0.3 -0.3 -0.3 +6.5 +6.5 +0.3 +6.5 +0.3 AVDD+0.3 DRVDD+0.3 AVDD+0.3 AVDD+0.3 AVDD+0.3 AVDD+0.3 DRVDD+0.3 AVDD+0.3 AVDD+0.3 150 +150 300 V V V V V V V V V V V V V V ℃ ℃ ℃ -65 注 1 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久的な損傷を与えることがありま す。この規定はストレス定格の規定のみを目的とするものであり、この仕様の動作セクションに 記載する規定値以上でのデバイス動作を定めたものではありません。デバイスを長時間絶対最大 定格状態に置くとデバイスの信頼性に影響を与えます。 2 LQFPパッケージ。 熱抵抗 θJCSSOP ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥23℃/W θJASSOP ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥63.3℃/W θJCLQFP ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥17℃/W θJALQFP ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥76.2℃/W オーダー・ガイド モデル 温度範囲 パッケージ パッケージ・オプション AD9226ARS −40∼＋85℃ 28ピン・シュリンク・スモール・アウトライン（SSOP） RS-28 AD9226AST −40∼＋85℃ 48ピン薄型プラスチック・クワッド・フラットパック（LQFP） ST-48 AD9226-EB 評価ボード（SSOP） AD9226-LQFP-EB 評価ボード（LQFP） 注意 ESD（静電放電）の影響を受けやすいデバイスです。4000Vもの高圧の静電気が人体やテスト装置に容易に帯電し、 検知されることなく放電されることがあります。本製品には当社独自のESD保護回路を備えていますが、高エネル ギーの静電放電を受けたデバイスには回復不可能な損傷が発生することがあります。このため、性能低下や機能喪 失を回避するために、適切なESD予防措置をとるようお奨めします。 REV.0 5 WARNING! ESD SENSITIVE DEVICE AD9226 ピン接続 ピン接続 48ピンLQFP 28ピンLQFP 上面図 （縮尺は異なります） 上面図 （縮尺は異 なります） 48ピンの機能説明 28ピンの機能説明 ピン1 目印 NC＝接続なし ピン番号 名前 説明 ピン番号 1、2、32、33 3、4、31、34 5、6、8、10、 11、44 7 9 12 13 14、22、30 15、23、29 AVSS AVDD NC アナログ・グラウンド 5Vアナログ電源 接続なし CLK OEB BIT12 BIT11 DRVSS DRVDD クロック入力ピン 出力イネーブル（アクティブ・ロー） 最下位データ・ビット（LSB） データ出力ビット デジタル出力ドライバのグラウンド 3∼5Vデジタル出力 ドライバ電源 データ出力ビット 1 2 3∼12 13 14 15、26 16、25 17 18 19 16∼21、 24∼26 27 28 35 36 37 38 39、40 41、42 43 45 46 47 48 BITS10∼5, BITS4∼2 BIT1 OTR MODE2 SENSE VREF REFCOM （AVSS） CAPB CAPT MODE1 CMLEVEL VINA VINB VR 20 21 22 23 24 27 28 最上位データ・ビット（MSB） 範囲外 データ・フォーマット選択 リファレンス選択 リファレンス入力／出力 リファレン・スコモン 名前 CLK BIT12 BITS11∼2 BIT1 OTR AVDD AVSS SENSE VREF REFCOM （AVSS） CAPB CAPT MODE VINA VINB DRVSS DRVDD 説明 クロック入力ピン 最下位データ・ビット（LSB） データ出力ビット 最上位データ・ビット（MSB） 範囲外 5Vアナログ電源 アナログ・グラウンド リファレンス選択 入力スパン選択（リファレンス入力／出力） リファレンスコモン ノイズ圧縮ピン ノイズ圧縮ピン データ・フォーマット選択／クロック安定器 アナログ入力ピン（＋） アナログ入力ピン（−） デジタル出力ドライバのグラウンド 3∼5Vデジタル出力ドライバ電源 ノイズ圧縮ピン ノイズ圧縮ピン クロック安定器 電源電圧×1/2のレベル アナログ入力ピン（＋） アナログ入力ピン（−） ノイズ圧縮ピン 6 REV.0 AD9226 仕様の定義 実効ビット数（ENOB） サイン波に対して、SINADはビット数で表されます。次式を 使い、実効ビット数Nで表した性能を求めることができます。 積分非直線性（INL） INLは、“負側フルスケール”と“正側フルスケール”を結 ぶ直線と実際のコード出力との誤差として定義されます。 “負側フルスケール”として使用されるポイントは、最初の コード遷移より1/2LSBだけ下に存在します。“正側フルスケ ール”は、最後のコード遷移より1＋1/2LSBだけ上のレベル と定義されます。偏差は各コードの中央の位置と直線の間 の距離として測定されます。 N＝（SINAD−1.76）/6.02 したがって、与えられた入力周波数のサイン波入力に対す るデバイスの実効ビット数は、SINADの測定値から直接計 算できます。 合計高調波歪み（THD） THDとは、基本波から6次高調波成分までのrms値の総和の、 フルスケール入力信号のrms値に対する比をいい、%値また はdB値で表します。 微分非直線性（DNL、ノーミス・コード） 理想的なADCでは、各コード遷移は1LSBだけ離れた位置で 発生します。DNLとは、この理想値からの最大偏差をいい ます。ノーミス・コードで12ビット分解能を保証するとは、 全動作範囲で4096コードすべてが出力されることを表しま す。 S/N比（SNR） S/N比は、測定した入力信号rms値の、ナイキスト周波数よ り下の全スペクトル成分のrms値総和から6次までの高調波 成分を除いた分に対する比です。S/N比は、dB値で表されま す。 ゼロ誤差 VINA＝VINBより1/2LSBだけ小さいアナログ値に対して主 要なキャリ変化が発生します。ゼロ誤差は、そのポイント からの実際の変化の差と定義されます。 スプリアス・フリー・ダイナミックレンジ（SFDR） 入力信号のrms振幅値と規定帯域内のピーク・スプリアス信 号との差をいい、dB値で表します。 ゲイン誤差 最初のコード変化は、負側フルスケールより1/2LSBだけ大 きいアナログ値で発生します。最後の変化は、正側フルス ケールより1.5LSBだけ小さいアナログ値で発生します。ゲ イン誤差は、最初と最後のコード変化間の実際の差と、最 初と最後のコード変化間の理想的な差との間の差をいいま す。 エンコード・パルス幅デューティ・サイクル パルス幅ハイは、定格性能を達成するために、クロック・ パルスがロジック“1”状態を維持する必要がある最小時間 幅です。パルス幅ローは、クロック・パルスがロー状態を 維持する必要がある最小時間幅です。与えられたクロッ ク・レートで、これらの仕様が許容クロック・デューテ ィ・サイクルを決定します。 温度ドリフト ゼロ誤差とゲイン誤差の温度ドリフトは、初期値（25℃） からT MINまたはT MAXにおける値までの最大変化を規定しま す。 最小変換レート 保証規定値より最小周波数のアナログ信号のS/N比が3dB低 下するクロック・レートをいいます。 電源変動除去 この仕様は、電源が最小規定値から最大規定値に変化した ときのフルスケール値の最大変化を表します。 最大変換レート パラメータ・テストが実施されるエンコード・レート。 アパーチャ・ジッター アパーチャ・ジッターは連続サンプルでのアパーチャ遅延 の変動であり、ADC入力でのノイズとして扱われます。 出力伝搬遅延 クロック・ロジックのスレショルドから全ビットが有効ロ ジック・レベルになるまでの遅延。 アパーチャ遅延 アパーチャ遅延はサンプル／ホールド・アンプ（SHA）の 性能を表し、クロック入力の立ち上がりエッジから入力信 号が変換用にホールドされるまでの時間として測定されま す。 2周波SFDR いずれかの入力周波のrms値の、ピーク・スプリアス成分の rms値に対する比。ピーク・スプリアス成分は、IMD積であ る場合とそうでない場合があります。dBc（信号レベルを小 さくした場合の劣化）またはdBFS（コンバータのフルスケ ールに換算）で表されることがあります。 信号対ノイズおよび歪み（S/N＋D、SINAD）比 S/（N＋D）は、測定した入力信号rms値の、ナイキスト周波 数より下の全スペクトル成分のrms値総和（DC以外の高調波 を含む）に対する比です。S/（N＋D）値はdBで表します。 REV.0 7 AD9226 スリーステート（OEB） 図２ 等価回路 8 REV.0 代表的な性能特性−AD9226 （特に指定のない限り、AVDD＝5.0V、DRVDD＝3.0V、fSAMPLE＝65MSPS、CLK安定器イネーブル、TA＝25℃、2V差動入力 スパン、VCM＝2.5V、AIN＝−0.5dBFS、VREF＝2.0V） dBFS dBFS および dBc S/N比 S/N比 S/N比 周波数―MHz 特性1 A IN シングル・トーン8K FFT、fIN＝5MHz 特性4 dBFS シングル・トーンS/N比／SFDR 対 AIN （fIN＝5MHz） dBFS dBFS および dBc S/N比 S/N比 S/N比 A IN 周波数―MHz 特性2 デュアル・トーン8K FFT、 fIN−1＝18MHzおよびfIN−2＝20MHz （AIN−1＝AIN−2＝−6.5dBFS） 特性5 dBFS デュアルトーンS/N比／SFDR 対 A IN （fIN−1＝18MHzおよびfIN−2＝20MHz） dBFS dBFS および dBc S/N比 S/N比 S/N比 A IN 周波数―MHz 特性3 REV.0 シングルトーン8K FFT、fIN＝31MHz 特性6 9 dBFS シングル・トーンS/N比／SFDR 対 AIN （fIN＝31MHz） AD9226 2Vスパン、差動 2Vスパン、差動 1Vスパン、差動 S/N比 dBc 1Vスパン、 シングル・エンド ENOB SINAD dBc ビット 2Vスパン、シングル・エンド 1Vスパン、差動 1Vスパン、 シングル・エンド 2Vスパン、シングル・エンド 周波数―MHz 特性7 周波数―MHz SINAD／ENOB 対 周波数 特性10 S/N比 対 周波数 2Vスパン、シングル・エンド 1Vスパン、差動 1Vスパン、 シングル・エンド THD SFDR dBc dBc 2Vスパン、差動 2Vスパン、差動 1Vスパン、 シングル・エンド 2Vスパン、シングル・エンド 1Vスパン、差動 周波数―MHz 特性8 周波数―MHz THD 対 周波数 特性11 SFDR 対 周波数 ℃ dBc S/N比 dBc ℃ THD ℃ ℃ ℃ ℃ 周波数―MHz 特性9 周波数―MHz S/N比と温度 対 周波数 特性12 10 THDと温度 対 周波数 REV.0 AD9226 SINAD 高調波 dBc dBc 4次高調波 3次高調波 2次高調波 周波数―MHz 特性13 サンプル・レート―MSPS 高調波 対 周波数 特性16 SINAD 対 サンプル・レート SFDR−クロック安定器オン SINAD−クロック安定器オン SFDR SINAD/SFDR dBc dBc SFDR−クロック安定器オフ SINAD−クロック安定器オフ %正のデューティ・サイクル サンプル・レート―MSPS SFDR 対 サンプル・レート 特性17 SINAD／SFDR 対 デューティ・サイ クル（fIN＝20MHz） DNL SINAD LSB dBc 特性14 サンプル・レート―MSPS 特性15 REV.0 コード INLの代表値 特性18 11 DNLの代表値 AD9226―代表的なIFサンプリング性能特性 （特に指定のない限り、AVDD＝5.0V、DRVDD＝3.0V、fSAMPLE＝65MSPS、CLK安定器をイネーブル、TA＝25℃、2V差動入 力スパン、VCM＝2.5V、AIN＝−6.5dBFS、VREF＝2.0V） S/N比 ノイズ・フロアー S/N比／ノイズ・フロアー―2Vスパン A IN 周波数―MHz 特性19 特性22 デュアル・トーン8K FFT、 fIN−1＝44.2MHzおよびfIN−2＝45.6MHz ノイズ・フロアー S/N比/SFDR dBFS dBFS dBFS/Hz SFDR―2Vスパン S/N比 dBFS デュアル・トーンS/N比およびSFDR、 fIN−1＝44.2MHzおよびfIN−2＝45.6MHz SFDR―2Vスパン dBFS/Hz SFDR―1Vスパン ノイズ・フロアー S/N比/SFDR dBFS dBFS ノイズ・フロアー S/N比／ノイズ・フロアー―2Vスパン S/N比／ノイズ・フロアー―1Vスパン A IN 周波数―MHz 特性20 デュアル・トーン8K FFT、 fIN−1＝69.2MHzおよびfIN−2＝70.6MHz 特性23 dBFS デュアル・トーンS/N比およびSFDR、 fIN−1＝69.2MHzおよびfIN−2＝70.6MHz S/N比 SFDR―2Vスパン dBFS/Hz ノイズ・フロアー SFDR―1Vスパン S/N比/SFDR dBFS dBFS ノイズ・フロアー S/N比／ノイズ・フロアー―2Vスパン S/N比／ノイズ・フロアー―1Vスパン A IN 周波数―MHz 特性21 特性24 デュアル・トーン8K FFT、 fIN−1＝139.2MHzおよびfIN−2＝140.7MHz 12 dBFS デュアル・トーンS/N比およびSFDR、 fIN−1＝139.2MHzおよびfIN−2＝140.7MHz REV.0 AD9226 dBFS/Hz S/N比／ノイズ・フロアー―2Vスパン ノイズ・フロアー SFDR―1Vスパン S/N比/SFDR dBFS dBFS SFDR―2Vスパン S/N比／ノイズ・フロアー―1Vスパン 周波数―MHz 特性25 A IN 特性28 シングル・トーン8K FFT、 IF＝190MHz-WCDMA （fIN＝190.82MHz、fSAMPLE＝61.44MSPS） dBFS シングル・トーンS/N比およびSFDR 対 AIN、IF＝190MHz-WCDMA （fIN−1＝190.8MHz、fSAMPLE＝61.44MSPS） S/N比 SFDR―2Vスパン S/N比／ノイズ・フロアー―2Vスパン S/N比／ノイズ・フロアー―1Vスパン A IN 周波数―MHz デュアル・トーン8K FFT、 fIN−1＝239.1MHzおよびfIN−2＝240.7MHz 特性29 CMRR dBc 特性26 入力スパン＝2Vp-p 入力スパン＝1Vp-p 周波数―MHz 特性27 REV.0 CMRR 対 周波数 （AIN＝−0dBFS、CML＝2.5V） 13 dBFS デュアル・トーンS/N比およびSFDR、 fIN−1＝239.1MHzおよびfIN−2＝240.7MHz dBFS/Hz SFDR―1Vスパン ノイズ・フロアー S/N比/SFDR dBFS dBFS ノイズ・フロアー AD9226 の抵抗で十分です。 ノイズに敏感なアプリケーションの場合は、AD9226の非常に 広い帯域幅が決定要因になるため、直列抵抗および（または） 並列コンデンサを接続すると、ローパス・フィルタが形成さ れて、ADC入力における広帯域ノイズの制限に役立ちます。 VINAとVINBを駆動するソース・インピーダンスもマッチン グしている必要があります。マッチしていないと、AD9226の S/N比、THD、SFDRが悪影響を受けます。 動作原理 AD9226は、単電源動作の高性能12ビットADCです。AD9226 のアナログ入力は非常にフレキシブルで、AC結合またはDC 結合が可能な、可変振幅のシングル・エンド信号または差動 信号が入力できます。 このデバイスは、経済的なCMOSプロセスで集積された広帯 域サンプル／ホールド・アンプ（SHA）を持つ9ステージ・ パイプライン・アーキテクチャを採用しています。特許を取 得した構造をSHAに使用して、高周波数SFDRと歪みを大幅 に改善しています。これにより、IFアンダーサンプリング・ アプリケーションにおける性能も改善されています。最終ス テージ以外のパイプラインの各ステージは、スイッチド・コ ンデンサDACに接続された低分解能のフラッシュADCとステ ージ間残留アンプ（MDAC）により構成されています。この 残留アンプは、再生されたDAC出力とパイプライン内の次の ステージに対するフラッシュ入力の差を増幅します。各ステ ージ内で冗長な1ビットを使って、フラッシュ誤差のデジタ ル補正を可能にしています。最終ステージはフラッシュADC のみで構成されています。 出荷時のキャリブレーションにより、高い直線性と低歪みを 保証しています。 図3 入力の等価回路 Ω アナログ入力の動作 図3に、750MHzの差動SHAで構成される、AD9226のアナログ 入力の等価回路を示します。SHAの差動入力構成は非常にフ レキシブルであり、デバイスを差動入力またはシングル・エ ンド入力に容易に構成できます。アナログ入力VINAとVINB は、相互に置き換え可能ですが、VINAピンとVINBピンに対 する入力を交換すると、データが反転します（出力ワードが 補数になります） 。 差動入力またはシングル・エンド入力に対する最適なノイズ 性能およびDC直線性性能は、最大の入力信号電圧スパン （2V入力スパン）で、かつVINAとVINBの入力インピーダン スがマッチングする場合に得られます。2Vスパンと1V入力ス パンの間でDC直線性性能のわずかな低下があります。 高周波入力では、1Vスパンの方がSFDR性能に適した性能を 発揮します（代表的な性能特性を参照） 。 ADCは、クロック入力の立ち上がりエッジでアナログ入力を サンプルします。クロックがローの間に（クロックの立ち下 がりエッジと立ち上がりエッジの間に）、入力SHAはサンプ ル・モードになり、クロックがハイの間にホールド・モード になります。クロックの立ち上がりエッジの直前におけるシ ステム外乱および（または）立ち上がりエッジでのクロッ ク・ジッターが大きくなると、入力SHAに不正な値が混入し てしまうため、これらを小さくする必要があります。 ADCがオペアンプにより駆動され、さらに容量性負荷がオペ アンプの出力でスイッチされると、その実効出力インピーダ ンスに起因して出力が瞬時的に低下します。出力が回復する 際に、リンギングが発生することもあります。これに対する 対策として、オペアンプとSHA入力の間に直列抵抗を接続で きます（図4） 。並列容量も電荷供給源として機能し、ホール ド・コンデンサCHが必要とする電荷の供給または吸収を行っ て、オペアンプ出力での過渡電流をさらに減少させます。 この抵抗の最適な値は、ADCのサンプリング・レート、選択 したオペアンプ、特定のアプリケーションなどの複数の要因 に依存します。大部分のアプリケーションでは、30∼100Ω Ω μF μF 図4 直列抵抗によりスイッチド・コンデンサSHA入力をオペ アンプから分離、マッチした抵抗によりS/N比性能を向上 入力の概要とリファレンスの接続 AD9226の全入力スパンは、VREFピンの電位に等しくなりま す。VREFの電位は、AD9226の内部リファレンスまたは外部 電圧源から得られます（リファレンス動作の節を参照） 。 差動アプリケーションでは、スパンの中心点は信号のコモ ン・モード・レベルから得られます。シングル・エンド・ア プリケーションでは、中心点は一方の入力ピンに加えられた DC電位になり、信号は他方の入力ピンに加えられます。図5a ∼5fに、種々のシステム構成を示します。 アナログ入力の駆動 AD9226は非常にフレキシブルな入力構成を持ち、シングル・ エンド入力または差動入力とのインターフェースが可能で す。 最適な動作モード、アナログ入力範囲、対応するインターフ ェース回路は、そのアプリケーションの性能条件と電源オプ ションにより決定されます。 差動ドライバ回路 差動動作では、VINAとVINBを180度位相がずれている2つの 等しい信号で駆動する必要があります。 差動動作モード（ACまたはDC結合入力）は、広い周波数範 囲で最適なTHD性能とSFDR性能を提供します。スペクト ル・ベースの多くのアプリケーション（例えば、IF直接デジ タル変換）に使用できます。 14 REV.0 AD9226 Ω μF μF Ω Ω Ω μF Ω μF μF μF μF μF μF μF 図5a μF μF μF 1Vシングル・エンド入力、コモン・モード電圧＝1V 図5e 2V差動入力、コモン・モード電圧＝2.5V Ω Ω μF Ω μF Ω Ω Ω μF μF μF μF μF Ω Ω μF μF μF 図5b Ω Ω μF μF μF μF μF 2V差動入力、コモン・モード電圧＝2V Ω μF Ω μF μF μF μF 図5d REV.0 1V差動入力、コモン・モード電圧＝2.5V （IFアンダーサンプリング向けに推奨） このデータシートの差動入力の特性は、図7の構成に示され ています。 すべてのアプリケーションが差動動作用に信号をあらかじめ コンデショニングしている訳ではないので、シングル・エン ドから差動への変換が必要になる場合があります。DC結合を 必要としないシステムでは、AD9226用の差動入力を発生させ るにはセンター・タップ付きのRF変成器が最適です。RF変成 器は、ノイズまたは歪みによる劣化なしでADCを差動モード で動作させる利点を提供します。RF変成器は、信号源とADC 間の電気的アイソレーションを提供する長所もあります。 AD9226を差動モードで動作させると、THD性能とSFDR性能 を改善できます。差動モードとシングル・エンド・モードの 間の性能改善は、入力周波数がナイキスト周波数に近づき、 さらにこれを超えると（fIN＞FS/2）望めなくなります。 図6aに示す回路は、AD9226を差動でDC駆動する最適な方法 を示します。この回路では、AD8138を使って、シングル・エ ンド信号から差動信号を駆動しています。図6bに、その性能 を示します。 図7に、推奨される変成器回路を示します。この回路では、 Minicircuits社のRF変成器モデルT1-1Tを使用しています。この 変成器のインピーダンス比は4です（巻き数比2）。この回路 図では、信号源インピーダンス50Ωを想定しています。変成 器のセンター・タップは、入力信号の所要コモン・モード電 圧までのレベル・シフトを行う便利な方法です。図7では、 変成器のセンター・タップは抵抗分割器で電源電圧の中心点 に接続されています。 μF Ω μF μF 1V差動入力、コモン・モード電圧＝1V 図5f 図5c μF μF 2Vシングル・エンド入力、コモン・モード電圧＝2V 15 AD9226 μF μF シングル・エンド駆動回路 AD9226は、 DC結合またはAC結合を使ってシングル・エンド動作に 構成できます。いずれのケースでも、 ADC入力はADCの性能を損な わないオペアンプで駆動してください。AD9226 ADCは単電源動 作なので、 グラウンド・ベースのバイポーラ信号を、 入力条件を満たす ようにレベルシフトする必要があります。DC結合とAC結合はこの必 要な機能を提供しますが、 各方法ともシステム設計と性能に影響を 与える異なるインターフェース問題が起きます。 シングル・エンド動作では、 VINAを入力信号源に対してDC結合ま たはAC結合することが必要で、 一方VINBは入力スパンの中心に 対応する電圧にバイアスする必要があります。AD9226のシングル・ エンド仕様は、1Vと2Vの入力スパンを持つ図9の回路を使って仕 様規定されています。 コモン・モード・レベルは2.5Vです。 アナログ入力が電源電圧を超える場合は、内部寄生ダイオードが 導通します。 このために、 デバイス内で過渡電流が発生します。図8 に、 入力をクランプする簡単な方法を示します。 この回路では、 直列 抵抗と2つのダイオードを使用しています。AC結合のアプリケーショ ン用に、 オプションのコンデンサを示してあります。大きな値の直列抵 抗を使って、 D1とD2を通過する電流を制限できますが、 これにより全 体性能が低下することがあります。差動入力信号を接続する場合 は、 各入力に簡単なクランプ回路を使用できます。超過入力を確実 に防止するための望ましい方法は、 単電源5V動作のAD8138など のアンプを使う方法です。 Ω Ω Ω μF Ω Ω μF μF Ω Ω μF Ω Ω 図6a AD8138差動オペアンプを使用した直結駆動回路 dBc S/N比 MHz 光AC結合コンデンサ FS＝65MSPS、fIN＝30MHz、入力スパン＝1Vp-p 図6b Ω Ω 同じ電源電圧の中心点は、 LQFPパッケージのAD9226のCMLEVEL ピンからも得られます。 図8 簡単なクランプ回路 図7で、 直列抵抗RSは、 AD9226と変成器の2次側の間に接続され ています。ADCのTHD性能とS/N比性能を最適化するために、値 AC結合とインターフェースに関して AC結合が望ましいアプリケーションの場合は、結合コンデンサを使 ってオペアンプ出力を容易にレベルシフトできます。この方法は、 オ ペアンプのコモン・モード・レベルを電 源 電 圧 の 中 心レベル （AVDD/2） に対称にバイアスさせる利点があります。電源に対して 対称に動作するオペアンプは、一般に、最適なAC性能と最大の 入／出力スパンを提供します。＋5V／−5V動作に制限され、 かつ （または）5V単電源動作のあらゆる高性能アンプを使って、 AD9226 の2Vまたは1Vの入力スパン向けに容易に構成できます。 は33Ωが選択されています。RSと内部容量は、 高周波ノイズを阻止 するローパス・フィルタを構成するのに役立っています。 アプリケーションに応じて性能を最適化するために、他の巻き数比 を持つ変成器も選択できます。例えば、 与えられた入力信号源また はアンプは、 出力電力レベルと信号振幅を小さくすると、 歪み性能を 改善できます。高いインピーダンス比を持つ変成器を選択すると （例 えば、 インピーダンス比1：16のMinicircuits社のT16-6T） 、 信号レベ ルは実質的に“ステップアップ”されるため、信号源の駆動にかか る要求をさらに抑えられます。 Ω Ω Ω 簡単なACインターフェース 図9aに、SSOPパッケージのAC結合シングル・エンド構成の代表的 な例を示します。バイアス電圧により、 グラウンド基準のバイポーラ入 力信号を約AVDD/2にレベルシフトしています。コンデンサC1とC2 は、低いカットオフ周波数を実現するために並列接続した0.1μFの セラミック・コンデンサと10μFのタンタル・コンデンサで、 広い周波数範 囲で低インピーダンスを維持します。 コンデンサと抵抗の組み合わせ により、次式で決定される高い−3dBハイパス周波数を持つハイパ ス・ネットワークを構成しています。 μF μF Ω μF μF μF MINICIRCUITS Ω 図7 変成器結合入力 f−3dB＝1/（2×π×R× （C1＋C2）） 16 REV.0 AD9226 低インピーダンスのVREF出力を使い、固定VINBピンと VINA信号に対してDCバイアス・レベルを供給できます。 図9bに、2.0Vに設定されたVREFを示します。したがって、 ADCの入力範囲は1.0∼3.0Vになります。他の入力範囲は、 VREFを変更して選択できます。 入力をリファレンスでバイアスすると（図9b）、ダイナミッ ク性能が少し低下することがあります。電源電圧中心点の 出力レベルは、LQFPパッケージのCMレベル・ピンから得 られます。 DC結合とインターフェースに関して 多くのアプリケーションで、アナログ入力信号をAD9226に DC結合する必要があります。オペアンプを使うと、入力信 号をスケーリング／レベルシフトして、ADCの選択した入 力範囲に合わせられます。 AD9226入力範囲の選択は、信号のクリッピングを防止する ため、使用するオペアンプのヘッドルーム条件を考慮して 選択する必要があります。新しい高性能オペアンプのほと んどは±5V動作でのみ仕様規定されており、入／出力振幅 能力には限界があります。また、両電源動作アンプの出力 は、絶対最小値（−0.3V）より振幅が低くなることがある ため、アプリケーションによっては出力のクランプが必要 になります（図8）。シングル・エンドでのDC結合が必要な 場合は、AD8138を差動構成で使用することを推奨します （図9a）。 μF μF μF μF μF 簡単なオペアンプ・バッファ 簡単なケースでは、AD9226の入力信号が、選択した入力範 囲に一致するレベルに既にバイアスされています。ADCの アナログ・ピンVINAとVINBに対して、適切な低い信号源 インピーダンスを与えてください。 μF μF μF μF 図9a μF リファレンスの動作 AD9226は、1Vまたは2V出力をピン設定できるバンドギャ ップ・リファレンスを内蔵しています。2本の外付け抵抗を 接続して、1∼2Vのリファレンスを発生できます。AD9226 のリファレンスを設定するピン接続オプションについては 図5a∼5fを参照してください。この項で後述するように、 精度および（または）ドリフト性能の強化が必要な設計の 場合、もう1つの方法として外部リファレンスの使用があり ます。 図11aに、AD9226の内部リファレンスの簡略化モデルを示 します。リファレンス・アンプにより、1V固定リファレン スをバッファします。リファレンス・アンプA1の出力は、 VREFピンから得られます。ADCのフルスケール入力スパン は、VREFピンの電圧により決定されます。この入力スパン は、次にに等しくなります。 AC結合の入力構成 μF μF μF Ω μF μF Ω μF μF μF μF 図9b μF もう1つのAC結合の入力構成 フルスケール入力スパン＝VREF dBc VREFピンに出力される電圧と内部リファレンス・アンプ A1の状態は、SENSEピンの電圧で決定されます。ロジック 回路は、SENSEピンの電圧を監視するコンパレータを内蔵 しています。SENSEピンがAVSSに接続されると、スイッチ が内部抵抗ネットワークに接続されるため、VREF＝2.0Vに なります。SENSEピンが短絡または抵抗を介してVREFピン に接続されると、スイッチがSENSEピンに接続されます。 この接続により、VREF＝1.0Vになります。外部抵抗ネット ワークにより、1.0∼2.0VのVREFを与えることもできます （図12）。もう1つのコンパレータが、SENSEピンをAVDDに 接続した場合にリファレンス・アンプをディスエーブルに する内部回路を制御しています。リファレンス・アンプを ディスエーブルにすると、VREFピンを外部リファレンスか ら駆動可能になります。 V 図10 REV.0 THDとコモン・モード電圧の関係 （2V差動入力スパン、fIN＝10MHz） 17 AD9226 1.5Vになります。 この場合、 入力スパンは1.5Vp-pに設定されます。ス ケール中心点の電圧も、 VINBとVREFを短絡することにより、 VREFに 設定できます。あるいは、 VINBを低インピーダンス2.5V電源に接続し て、 スケール中心電圧を2.5Vに設定できます （図12） 。 ADCへ Ω μF Ω μF Ω μF μF μF Ω ディスエーブル 図11a 図12 ロジック μF リファレンスの等価回路 μF μF 抵抗によるリファレンスの設定 （1.5Vp-p入力スパン、差動入力VCM＝2.5V） 外部リファレンスの使用に関して AD9226には、 外部リファレンスの駆動条件を簡単にする内部リファ レンス・バッファA2 （図11b） が内蔵されています。外部リファレンスは、 μF μF μF 約5kΩ （±20%） の負荷を駆動できる能力が必要です（注：リファレ ンスバッファの帯域幅は、 リファレンス・ノイズを小さくするため意図的 μF に狭くしてあるため、 このモードではリファレンスを高速に変化させる μF 図11b ことができません）。 CAPTとCAPBのDC結合 図13に、 VINBとVREFを駆動する外部リファレンスの例を示します。 このケースでは、 コモン・モード電圧と入力スパンはVREFの値に直 接依存します。入力スパンと入力スパンの中心は、 外部VREFに一 AD9226の内部回路によって使用される実際のリファレンスは、 CAPT ピンとCAPBピンに出力されます。 これらのピンの電圧は、 アナログ電 源に関して対称です。内部リファレンスまたは外部リファレンスを使用 して正常に動作させるためには、 これらのピンをデカップリングするコ ンデンサ・ネットワークを接続する必要があります。図11bに、 推奨デカ ップリング・ネットワークを示します。CAPTとCAPBの間に出力されるリ ファレンスのターンオン時間は約10msですが、 全パワーダウン動作モ ードで確認してください。 致します。したがって、有効入力範囲は（VREF＋VREF/2）∼ （VREF−VREF/2） になります。例えば、2.048Vの外部リファレンス REF191を選択すると、 入力スパンは2.048Vになります。 このケース では、AD9226の1LSBは0.5mVに対応します。最小10μFのコンデ ンサと0.1μFの低インダクタンス・セラミック・コンデンサを並列接続し て、 リファレンス出力をグラウンドにデカップリングしてください。 外部リファレンスを使うときは、 SENSEピンをAVDDに接続してくださ い。 この接続により、 内部リファレンスがディスエーブルになります。 内部リファレンスの使用に関して AD9226は内部リファレンスの設定により、 容易に1Vp-p入力スパンま たは2Vp-p入力スパンに設定できます。その他の入力スパンは、 図12 に示すように2本の外付けゲイン設定抵抗、 あるいは外部リファレンス を使用して設定できます。 Ω μF μF Ω μF μF ピンによるリファレンスの設定 VREFピンとSENSEピンを短絡すると、 内部リファレンス・アンプは単位 ゲイン・モードになるため、 VREF出力は1Vになります。SENSEピンと REFCOMピンを短絡すると、 内部リファレンス・アンプがゲイン2.0に設 定されるため、 VREF出力は2.0Vになります。VREFピンは、 10μFのタ ンタル・コンデンサと低インダクタンス0.1μFのセラミック・コンデンサを並 列接続し、 図11bのようにREFCOMピンにバイパスしてください。 μF μF μF 図13 外部リファレンスの使い方 モード制御 クロック安定器 クロック安定器は、ADCがクロック・デューティ ・サイクルの変動の影 響を受けないようにする回路です。AD9226は、入力デューティ ・サ イクルに無関係に内部デューティ ・サイクルを50%に設定する回路 を採用し、 システム・クロックの制約を抑えています。クロックの立ち 上がりエッジ （サンプリング・エッジ） のジッターを低く維持すると同時 に、 クリティカルでない立ち下がりエッジもチップ内で発生させます。 クロック周波数を変更、 または完全に停止させる場合は、 クロック安 定器はディスエーブルにすることが望ましく、 場合によっては必要で す。 抵抗によるリファレンスの設定 図12に、 2本の抵抗を外部に接続して、 1.0Vまたは2.0V以外のリファ レンスを発生させる方法の例を示します。次式を使って、 R1とR2の値 を決めます。 VREF＝1V× （1＋R1／R2） 抵抗は、2∼10kΩの範囲内にしてください。この例の場合は、R1＝ 2.5kΩ、 R2＝5kΩです。上式から、 VREFピンに発生するリファレンスは 18 REV.0 AD9226 クロック周波数を変更した場合は、クロック安定器が別の 速度で安定するまでに100クロック・サイクルを超える時間 が必要です。安定器をディスエーブルにすると、内部スイ ッチングがクロック状態の影響を直接受けます。外部クロ ックがハイのとき、SHAはホールド状態になります。クロ ック・パルスがローのとき、SHAはトラック状態になりま す。TPC16に、クロック安定器を使う利点を示します。表I と表IIIを参照してください。 表IV SSOPパッケージ SSOPモード・コントロール（ピン22）には、2つの機能が あります。このピンは、クロック安定器をイネーブル／デ ィスエーブルにし、さらに出力データ・フォーマットを決 定します。このモード・ピンの機能を表Iに示します。 モード選択（SSOP） モード DFS クロック・デューティ・サイクルの設定 DNC AVDD GND 10kΩ 抵抗 2進数 2進数 2の補数 2の補数 GNDへ接続 クロック安定器をディスエーブル クロック安定器イネーブル クロック安定器をイネーブル クロック安定器をディスエーブル LQFPパッケージ LQFPパッケージのピン35は、出力データ・フォーマット （DFS）を決定します。このピンをAVSSに接続すると、出 力ワードは自然2進数になります。このピンをAVDDに接続 すると、出力データ・フォーマットは2の補数になります。 表IIを参照してください。 LQFPパッケージのピン43は、AD9226のクロック安定器機 能を制御します。このピンをAVDDに接続すると、変換ア ーキテクチャ内で両クロック・エッジを使用します。ピン 43をAVSSに接続すると、内部デューティ・サイクルがADC 内部でクロック安定器機能により決定されます。表IIIを参 照してください。 表II 自然2進数 出力モード 2の補数 モード OTR VIVA-VINE ＜−VREF 0000 0000 0000 1000 0000 0000 1 VIVA-VINE ＝−VREF 0000 0000 0000 1000 0000 0000 0 VIVA-VINE ＝0 1000 0000 0000 0000 0000 0000 0 VIVA-VINE ＝＋VREF−1LSB 1111 1111 1111 0111 1111 1111 0 VIVA-VINE ≧＋VREF 0111 1111 1111 1 表V 範囲外の真理表 OTR MSB アナログ入力の状態 0 0 1 1 0 1 0 1 範囲内 範囲内 アンダーフロー オーバーフロー データ出力 ピン35の接続 自然2進数 2の補数 AVDD AVSS 図14 クロック安定器ピン クロック再生機能 ピン43の接続 クロック安定器をイネーブル クロック安定器をディスエーブル AVDD AVSS OTR 対 入力電圧および出力データ オーバー = 1 アンダー = 1 図15 デジタル入／出力 デジタル出力 表IVに、ADC入力、OTR、自然2進数出力の間の関係を示し ます。 REV.0 1111 1111 1111 DFSピンの制御 DFS機能 表III 入力（V） 条件（V） 範囲外（OTR） 範囲外状態は、アナログ入力電圧がコンバータの入力範囲 を超えた場合に発生します。OTRは、サンプルされた特定 のアナログ入力電圧に対応するデータ出力と一緒に更新さ れる、デジタル出力です。したがって、OTRにはデジタ ル・データと同じパイプライン遅延（レイテンシ）があり ます。アナログ入力電圧が範囲内にあるとき、OTRはロー になります。OTRはアナログ入力電圧が入力範囲を超える たときにハイになります（図14）。アナログ入力が入力範囲 内に戻り、次の変換が完了するまで、OTRはハイを維持し ます。OTRとMSBのANDをとって反転すると、オーバーフ ロー／アンダーフローを区別できます。表Vに、図15に示す NANDゲートを使ったオーバーフロー／アンダーフロー回 路の真理表を示します。AD9226入力信号のプログラマブル なゲイン設定を必要とするシステムは範囲状態を瞬時に検 出できるため、ゲイン選択を繰り返す必要はありません。 また、OTRはデジタル・オフセットとゲイン・キャリブレ ーションにも使用できます。 データ・フォーマット選択（DFS） AD9226は、自然2進または2の補数のデータ出力フォーマッ トに設定できます。表Iと表IIを参照してください。 表I 出力データ・フォーマット 19 オーバーフロー／アンダーフロー検出回路 AD9226 ります。 3. 電源プレーン、 PCB絶縁体、 グラウンド・プレーンにより分布コンデ ンサが形成されるます。 ノイズが入力信号に混入しないようにするレイアウトを設計すること は重要です。デジタル信号は入力信号パターンと並行に配置せず、 入力回路から離して配置します。AD9226ではアナログ・グラウンド・ ピンとドライバ・グラウンド・ピンが別れていますが、 アナログ部品として 扱う必要があります。AVSSピンとDRVSSピンは、 AD9226の真下で 直接接続してください。電源とグラウンドのリターン電流が注意深く 管理されている場合は、ADCの下のグラウンド・プレーンを厚くする のが望ましいことです。 デジタル出力ドライバの考慮事項 AD9226の出力ドライバは、 DRVDDを5Vまたは3.3Vに接続するこ とにより、 それぞれ5Vまたは3.3Vのロジック・ファミリーとインターフェ ースするように設定できます。出力ドライバは、 あらゆるロジック・ファミ リーを駆動するために十分な出力電流を提供する設計になってい ます。ただし、 大きな駆動電流は電源にグリッチを生じさせる傾向を 持つため、 コンバータ性能に影響を与えることがあります。ADCによ り大きな容量負荷または大きなファンアウトを駆動する必要があるア プリケーションでは、外部バッファまたはラッチが必要となることがあ ります。 OEBの機能（スリーステート） LQFPパッケージのAD9226には、 スリーステート （OEB）機能があり ます。OEBピンをローにすると、出力データ・ ドライバがイネーブルに なります。OEBピンをハイにすると、 出力データ・ ドライバは高インピー ダンス状態になります。バスに対する高速アクセスを意図したもので はありません。 μF 図17 μF アナログ電源のデカップリング アナログ電源とデジタル・ドライバ電源のデカップリング AD9226では、 アナログ電源ピン、 デジタル電源ピン、 グラウンド・ピンが 別れており、 デジタル信号が敏感なアナログ信号に混入するのを防 いでいます。一般に、 AVDD（アナログ電源） は、 AVSS（アナログ・グ ラウンド） からデカップリングする必要があります。AVDDピンとAVSS ピンは隣接しています。 また、 DRVDD（デジタル電源） は、 DRVDD （デジタル・グラウンド） からデカップリングする必要があります。デカッ プリング・コンデンサ（特に0.1μF） は、 ピンのできるだけ近くに配置し てください。図17に、 アナログ電源対に対する推奨デカップリングを 示します。0.1μFのセラミック・チップ・コンデンサと10μFのタンタル・コ ンデンサにより、広い周波数範囲で十分低いインピーダンスを用意 する必要があります。 クロック入力の考慮事項 高速・高分解能のADCは、 クロック入力の品質に敏感です。ジッタ ーがAD9226のダイナミック性能に影響を与える場合、 クロック入力 をアナログ信号として扱う必要があります。クロック・ ドライバの電源 はADC出力ドライバの電源と分離して、 クロック信号がデジタル・ノ イズから変調を受けないようにしてください。低ジッターのクリスタル・ オシレータは最適なクロック源になります。 クロック入力の品質、 特に立ち上がりエッジはデバイスの最適ジッタ ー性能を得るために重要です。立ち上がりエッジが高速になると、 ジッターは小さくなります。 クロック入力および消費電力 AD9226の大部分の電力はアナログ電源から消費されます。 ただし、 クロック・スピードを下げるとデジタル電流は減少します。図16に、消 費電力とクロック・レートの関係を示します。 μF μF 図18 CMLのデカップリング（LQFP） ワット損 mW バイアスのデカップリング CMLとVRは、 AD9226内部で使用されるアナログ・バイアス・ポイント です。これらのピンは、最小でも0.1μFのコンデンサでデカップリング する必要があります（図18）。CMLのDCレベルは約AVDD/2です。 この電圧を外部バイアスに使用する場合は、 バッファが必要です。 CML出力とVR出力は、 LQFPパッケージにしかありません。 μF μF サンプル・レート―MSPS 図16 消費電力 対 サンプル・レート 図19 デジタル電源のデカップリング CML LQFPパッケージのAD9226には、 中点電圧リファレンス・ポイントがあ ります。この中点電圧出力はAD9226の内部で使用されているた め、0.1μFのコンデンサでデカップリングする必要があります。最大 300μAの負荷をシンクまたはソースします。 これより大きな電流が必 要な場合は、 高インピーダンス・アンプでバッファする必要があります。 グラウンドとデカップリング アナログ・グラウンドとデジタル・グラウンド すべての高速高分解能システムで、適切なグラウンドは重要です。 多層プリント回路ボード （PCB） を使って、最適なグラウンドと電源を 供給することを推奨します。グラウンド・プレーンと電源プレーンを使 うと、 次のような利点があります。 1. 信号パスとそのリターン・パスで囲まれるループ領域が最小にな ります。 2. グラウンド・パスと電源パスに対応するインピーダンスが最小にな 20 REV.0 AD9226 VR VRは、LQFPパッケージにある内部バイアス・ポイントです。0.1μFの 照してください。 コンデンサでグラウンドからデカップリングしてください。 のいずれかの入力に接続できます。CLOCK入力は、入力クロック AD9226チップ上のデジタル動作は、 補正ロジックと出力ドライバの2 信号周波数がAD9226のターゲット・サンプル・レートに一致する場 種類に分類されます。内部補正ロジックは、 比較的小さいサージ電 合に使用します。入力クロック信号はAC結合して、 74VHC02クロッ 流が主にクロック変化時に流れます。出力ドライバは、出力ビットの ク・ ドライバのスイッチング・スレショルドまでレベルシフトされます。 変化時に大きな電流インパルスが流れます。 これらの電流の大きさ AUXCLK入力は、 ジッターとS/N比性能を最小に抑える必要がある と継続時間は、出力ビットの負荷の関数になります。大きな容量負 アプリケーション （IFアンダーサンプリング・キャラクタライゼーション） 荷は使用しないでください。 の場合に、 選択します。AD9226のターゲットとなるサンプル・レートの 図19に示すデジタル・デカップリングに対しては、 0.1μFのセラミック・ 4倍のクロック信号を入力できます。低ジッターの差動4分周カウンタ AD9226評価ボードへのクロック入力信号は、 CLOCKとAUXCLK チップ・コンデンサと10μFのタンタル・コンデンサが適しています。デ MC100EL33Dは、 JP7を経由してCLOCK入力へ戻る1クロック出力 ータ・ピンに適切な容量負荷は、 各ビット当たり20pF未満です。大き を提供します。例えば、260MHz信号（サイン波） は65MHzの信号 なデジタル負荷を必要とするアプリケーションでは、比例してデジタ になるまで分周されてADCのクロックになります。AUXCLKインター ル・デカップリングを増やすか、 外部バッファ／ラッチの採用を検討し フェースではR1を削除する必要があります。多くのRF信号ジェネレ てください。 ータは高い出力周波数で位相ノイズが良くなり、 かつサイン波出力 完全なデカップリング方式には、 電源コネクタ上の低周波リップルを 信号のスルーレートは等しい振幅の1倍信号の4倍であるため、 この 無視できるレベルまで減少させる大きなタンタル・コンデンサまたは電 インターフェースでジッターを小さくすることが可能になる場合があり 解コンデンサを接続することがあります。 ます。 データシートのほとんどの特性曲線に用いている、 AD9226のAC性 評価ボードおよび代表的なベンチ・キャラクタライゼーシ 能を評価するベンチ・キャラクタライゼーション用の接続を図20に示 ョンの接続 AD9226評価ボードは、両電源、 アナログ信号、 クロック入力信号を します。信号とクロックRFジェネレータのAとBは、 高周波の“非常に” 接続して動作するように設定されています。AD9226のAC／DC性 ある同じ10MHz REF信号を共用することにより、 これらのジェネレー 能の評価が行える、3通りのアナログ入力インターフェースを用意し タを位相ロックさせて、 非ウィンドウのコヒーレントFFTを可能にする必 ています。AC性能の評価に対しては、 コモン・モード電圧（CMV） ＝ 要があります。 また、最適なS/N比性能を得るためには、AD9226評 AVDD/2に設定した変成器結合入力を用意しています。評価ボー 価ボードのAUXCLKオプションを使ってください。ADCの真の性能 ドは、 変成器結合インターフェースで、 かつ2V入力スパンで出荷さ を測定する際には、 RFジェネレータの歪みと広帯域ノイズが制約と れています。差動DC結合アプリケーションに対しては、評価ボード なることがあるため、 高いQを持つバンドパス受動フィルタをジェネレ はAD8138アンプから駆動するようになっています。シングル・エンド ータとAD9226評価ボードの間に接続してください。 小さい位相ノイズを持つ周波数源です。計装用バック・パネル上に 入力の場合は、 S3コネクタから駆動します。 さまざまな入力信号オプ ションは、 ジャンパ接続により使用可能です。評価ボード回路図を参 信号シンセサイザ65 （260MHz）、4Vp-p HP8644 バンドパス・フィルタ 評価ボード CLKシンセサイザ65 （260MHz）、4Vp-p HP8644 ÷ 図20 REV.0 評価ボードの接続 21 装置 AD9226 μF μF μF Ω μF Ω μF μF μF μF μF μF μF シート 3 μF Ω μF μF μF μF μF Ω μF Ω μF μF μF μF μF NC＝接続なし μF μF 図21 AD9226評価ボード 22 REV.0 AD9226 μF μF Ω Ω Ω Ω Ω Ω Ω Ω Ω μF Ω μF Ω μF μF Ω μF μF Ω デカップリング Ω Ω Ω Ω Ω Ω Ω μF Ω Ω Ω Ω μF μF Ω デカップリング NC＝接続なし 図22 REV.0 AD9226評価ボード 23 AD9226 Ω Ω Ω μF Ω Ω Ω Ω μF Ω μF Ω Ω Ω μF Ω シート1 Ω Ω Ω Ω μF Ω Ω アンプ入力 Ω Ω XFMR入力 Ω Ω Ω Ω Ω Ω Ω μF μF Ω Ω Ω Ω 図23 図24 AD9226評価ボード 評価ボードの部品面のレイアウト（縮尺は異なります） 24 REV.0 AD9226 図25 評価ボード、ハンダ面のレイアウト（縮尺は異なります） 図26 REV.0 評価ボードの電源プレーン 25 AD9226 図27 図28 評価ボードのグラウンド・プレーン 評価ボードの部品面（縮尺は異なります） 26 REV.0 AD9226 図29 REV.0 評価ボードのハンダ面（縮尺は異なります） 27 AD9226 外形寸法 サイズはインチと（mm）で示します。 48ピン薄型プラスチック・クワッド・フラットパック （RS-28） （ST-48） TDS10/2000/1000 28ピン・シュリンク・スモール・アウトライン 上面図 (ピンは下部) 平坦性 ピン1 実装面 PRINTED IN JAPAN 実装面 このデータシートはエコマーク認定の再生紙を使用しています。 28 REV.0