14ビット、80 MSPS、 3VのA/Dコンバータ AD9245 機能ブロック図 特長 3Vの単電源動作（2.7∼3.6V） S/N比＝72.7dBc（ナイキスト周波数まで） SFDR＝87.6dBc（ナイキスト周波数まで） 低消費電力：366mW 帯域幅500MHzの差動入力 AVDD DRVDD AD9245 VIN+ MDAC1 SHA VIN– リファレンスとサンプル／ホールド・アンプ内蔵 DNL＝±0.5 LSB フレキシブルなアナログ入力：1∼2V p-p範囲 オフセット・バイナリまたは2の補数のデータ・フォーマット クロック・デューティ・サイクル安定器 8段の1 1/2ビット・ パイプライン 4 A/D 16 3 A/D REFT REFB 補正ロジック OTR 14 出力バッファ D13 (MSB) VREF D0 (LSB) アプリケーション SENSE ハイエンドな医療用画像機器 受信器のIFサンプリング： WCDMA、CDMA-One、CDMA-2000、TDS-CDMA バッテリ駆動の計装機器 ハンドヘルド・スコープメーター 低価格デジタル・オシロスコープ 電源条件の厳しい軍用アプリケーション 0.5V リファレンス 選択 AGND クロック・ デューティ・ サイクル安定器 CLK モード選択 PDWN MODE DGND 03585-0-001 図1. 機能ブロック図 製品のハイライト 1. AD9245は、3V単電源で動作し、2.5Vと3.3Vのロジック・ 概要 AD9245は、3V単電源動作、14ビット、80MSPSのモノリシッ ク A/D コンバータで、高性能なサンプル／ホールド・アンプ （ SHA ）とリファレンスを内蔵しています。出力誤差補正ロ ジックを備えたマルチステージ差動パイプライン・アーキテク チャを採用し、80MSPSで14ビット精度を実現し、全動作温度 範囲でノー・ミスコードを保証します。 広い帯域幅と真の差動SHAを備えることによって、シングルエ ンド・アプリケーションを含め、ユーザーが選択できるさまざ まな入力範囲とコモン・モードを提供します。AD9245は、連 続する複数のチャンネルでフルスケール電圧レベルを切り替え るマルチプレクス・システムや、ナイキスト・レートを大きく 超える周波数でのシングル・チャンネル入力のサンプリングに 適しています。従来のA/Dコンバータに比べて省電力化と低価 格化を実現したAD9245は、通信、画像、医療用超音波のアプ リケーションに適しています。 ファミリーに対応するために、独立したデジタル出力ドラ イバ電源で動作させることも可能です。 2. AD9245の消費電力は、80MSPS動作でわずか366mWです。 3. 特許を取得したSHA入力は、100MHzまでの入力周波数に 対して優れた性能を維持し、シングルエンド／差動の動作 用に設定できます。 4. AD9245は、AD9215、AD9235、AD9236とのピン互換性 があります。このため、10ビットから14ビット、また 20MSPSから80MSPSへ簡単に移行できます。 5. クロック DCS によって、広範なクロック・パルス幅にわ たってADC全体の性能を維持します。 6. OTR出力ビットによって、信号が選択された入力範囲を超 えたことを示します。 シングルエンド・クロック入力を使用して、すべての内部変換 サイクルを制御します。デューティ・サイクル安定器（DCS） がクロック・デューティ・サイクルの広範な変動を補償すると ともに、 ADC 全体の優れた性能を維持します。デジタル出力 データは、ストレート・バイナリまたは2 の補数のフォーマッ トで提供します。アウトオブレンジ（OTR）信号はオーバーフ ロー状態を示し、この信号と最上位ビットを組み合わせて使用 すれば、下位または上位のオーバーフローを判定できます。高 度なCMOSプロセスで製造されたAD9245は、32ピンのLFCSP を採用し、工業用温度範囲（−40∼＋85℃）で動作するよう設 計されています。 REV. 0 アナログ・デバイセズ株式会社 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の 利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を暗示的または明示的に許諾するもので もありません。記載の商標および登録商標は、それぞれの企業が所有するものです。 ※日本語データシートはREVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 本 社／ 〒105-6891 東京都港区海岸1-16-1 ニューピア竹芝サウスタワービル 電話03（5402）8200 大阪営業所／ 〒532-0003 大阪府大阪市淀川区宮原3-5-36 新大阪MTビル2号 電話06（6350）6868（代） AD9245 目次 AD9245 ― DC仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 AD9245 ― AC仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 AD9245 ― デジタル仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 AD9245 ― スイッチング仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 テスト・レベルの説明. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 熱抵抗. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 仕様の定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 等価回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 アナログ入力とリファレンスの概要. . . . . . . . . . . . . . . . . . . 14 クロック入力の考慮事項. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 ジッターの考慮事項. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 消費電力とスタンバイ・モード. . . . . . . . . . . . . . . . . . . . . . . 16 デジタル出力. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 タイミング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 リファレンス. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 内部リファレンスの接続. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 外部リファレンスの動作. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 動作モードの選択. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 評価ボード. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 改定履歴 リビジョン0：初版 ―2― REV. 0 AD9245 AVDD ＝ 3V 、 DRVDD ＝ 2.5V 、サンプル・レート＝ 80MSPS 、 AD9245 ― DC仕様 （特に指定のない限り、 2V p-p差動入力、1.0V外部リファレンス） AD9245BCP パラメータ 温度 テスト・ レベル 分解能 全範囲 VI 精度 ノー・ミスコード オフセット誤差1 ゲイン誤差 ゲイン誤差1 微分非直線性（DNL）2 積分非直線性（INL）2 全範囲 全範囲 25℃ 全範囲 全範囲 全範囲 VI VI V VI VI VI 保証 ±0.30 ±0.28 ±0.70 ±0.5 ±1.4 温度ドリフト オフセット誤差1 ゲイン誤差 ゲイン誤差1 全範囲 全範囲 全範囲 V V V ±10 ±12 ±17 内部リファレンス 出力電圧誤差（1Vモード） 1.0mAでの負荷レギュレーション 出力電圧誤差（0.5Vモード） 0.5mAでの負荷レギュレーション 全範囲 25℃ 25℃ 25℃ VI V V V ±3 ±2 ±6 ±1 入力換算ノイズ VREF＝0.5V VREF＝1.0V 25℃ 25℃ V V 1.86 1.17 LSB rms LSB rms アナログ入力 入力スパン、VREF＝0.5V 入力スパン、VREF＝1.0V 入力容量3 全範囲 全範囲 全範囲 IV IV V 1 2 7 V p-p V p-p pF リファレンス入力抵抗 全範囲 V 7 kΩ 全範囲 全範囲 IV IV 全範囲 25℃ 25℃ 25℃ 25℃ Min 14 Typ Max 単位 ビット ±1.2 ±4.16 ±1.0 ±5.15 ％FSR ％FSR ％FSR LSB LSB ppm/℃ ppm/℃ ppm/℃ ±34 mV mV mV mV 電源 電源電圧 AVDD DRVDD 2.7 2.25 3.0 2.5 3.6 3.6 V V VI V V 122 9 ±0.01 138 mA mA ％FSR V V 366 1.0 電源電流 IAVDD2 IDRVDD2 PSRR 消費電力 低周波数入力4 スタンバイ消費電力5 1 2 3 4 5 1.0V内部リファレンスで。 最大クロック・レート、fIN＝2.4MHz、フルスケール・サイン波、各出力ビットに約5pFの負荷を接続して測定。 入力容量とは、1本の差動入力ピンとAGNDとの間の実効容量を意味します。等価なアナログ入力構造については、図3を参照してください。 出力ドライバなしで、AC仕様条件で測定。 スタンバイ消費電力は、DC入力で、CLKピンを非アクティブ（AVDDまたはAGNDに接続）にして測定。 REV. 0 ―3― mW mW AD9245 AD9245 ― AC仕様 ( 特に指定のない限り、 AVDD ＝ 3V 、 DRVDD ＝ 2.5V 、サンプル・レート＝ 80MSPS 、 2V p-p差動入力、1.0V外部リファレンス、AIN＝−0.5dBFS、DCSオフ) パラメータ S/N比（SNR） fIN＝2.4MHz fIN＝40MHz fIN＝70MHz fIN＝100MHz 信号対（ノイズ＋歪み）（SINAD） fIN＝2.4MHz fIN＝40MHz fIN＝70MHz fIN＝100MHz 実効ビット数（ENOB） fIN＝2.4MHz fIN＝40MHz fIN＝70MHz fIN＝100MHz 最悪の2次または3次 fIN＝2.4MHz fIN＝40MHz fIN＝70MHz fIN＝100MHz スプリアスフリー・ダイナミックレンジ（SFDR） fIN＝2.4MHz fIN＝40MHz fIN＝70MHz fIN＝100MHz 温度 テスト・ レベル AD9245BCP Min VI V V IV V V 71.1 70.7 25℃ 25℃ VI V V IV V V 全範囲 25℃ 25℃ 全範囲 25℃ 25℃ VI V V IV V V 11.5 全範囲 25℃ 25℃ 全範囲 25℃ 25℃ VI V V IV V V 全範囲 VI V V IV V V 全範囲 25℃ 25℃ 全範囲 25℃ 25℃ 全範囲 25℃ 25℃ 全範囲 25℃ 25℃ 全範囲 25℃ 25℃ ―4― Typ Max dB dB dB dB dB dB 73.3 72.7 70.5 71.7 70.2 dB dB dB dB dB dB 73.2 72.5 69.9 71.2 69.6 ビット ビット ビット ビット ビット ビット 11.9 11.8 11.3 11.5 11.3 −76.5 −92.8 −87.6 −75.7 −81.6 −79.0 76.5 92.8 87.6 75.7 81.6 79.0 単位 dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc REV. 0 AD9245 AD9245 ― デジタル仕様（特に指定のない限り、AVDD＝3V、DRVDD＝2.5V、1.0V外部リファレンス） パラメータ 温度 ロジック入力（CLK、PDWN） ハイレベル入力電圧 ローレベル入力電圧 ハイレベル入力電流 ローレベル入力電流 入力容量 全範囲 全範囲 全範囲 全範囲 全範囲 IV IV IV IV V 全範囲 全範囲 全範囲 全範囲 IV IV IV IV 3.29 3.25 全範囲 全範囲 全範囲 全範囲 IV IV IV IV 2.49 2.45 デジタル出力ビット（D0∼D13、OTR）1 DRVDD＝3.3V ハイレベル出力電圧（IOH＝50µA） ハイレベル出力電圧（IOH＝0.5mA） ローレベル出力電圧（IOH＝1.6mA） ローレベル出力電圧（IOH＝50µA） DRVDD＝2.5V ハイレベル出力電圧（IOH＝50µA） ハイレベル出力電圧（IOH＝0.5mA） ローレベル出力電圧（IOH＝1.6mA） ローレベル出力電圧（IOH＝50µA） 1 AD9245BCP テスト・ レベル 出力電圧レベルは、各出力に5pFの負荷を接続して測定。 REV. 0 ―5― Min Typ Max 単位 0.8 ＋10 ＋10 V V µA µA pF 2.0 −10 −10 2 0.2 0.05 V V V V 0.2 0.05 V V V V AD9245 AD9245 ― スイッチング仕様（特に指定のない限り、AVDD＝3V、DRVDD＝2.5V） AD9245BCP パラメータ 温度 テスト・ レベル クロック入力パラメータ 最大変換レート 最小変換レート CLK周期 ハイレベルのCLKパルス幅1 ローレベルのCLKパルス幅1 全範囲 全範囲 全範囲 全範囲 全範囲 VI V V V V データ出力パラメータ 出力伝搬遅延（tPD）2 パイプライン遅延（レイテンシ） アパーチャ遅延（tA） アパーチャ不確定性（ジッター、tJ） ウェイクアップ時間3 全範囲 全範囲 全範囲 全範囲 全範囲 V V V V V 4.2 7 1 0.3 7 ns ps rms ms 範囲外回復時間 全範囲 V 2 サイクル Min Typ Max 80 1 12.5 4.6 4.6 単位 MSPS MSPS ns ns ns ns サイクル 1 デューティ・サイクル安定器（DCS）をイネーブルで。 出力伝搬遅延は、5pFの負荷を接続して、CLKの50%遷移からデータの50%遷移まで測定。 3 ウェイクアップ時間はデカップリング・コンデンサの値に依存。typ値はREFTとREFBのコンデンサ0.1µFと10µFで表示。 2 N N+1 N+2 N–1 tA アナログ入力 N+8 N+3 N+7 N+4 N+5 N+6 CLK データ出力 N–9 N–8 N–7 N–6 N–5 N–4 N–3 N–2 N–1 N tPD＝ 6.0ns（最大） 2.0ns（最小） 03585-0-002 図2. タイミング図 テスト・レベルの説明 テスト・レベル 定義 I 100%の出荷テストを実施。 II 25℃で100%の出荷テストを実施し、指定の温度では設計と特性により保証。 III サンプル・テストのみを実施。 IV 設計および特性テストによりパラメータを保証。 V パラメータはtyp値のみ。 VI 25℃で100%の出荷テストを実施し、工業用温度範囲に対しては設計および特性により保証。 ―6― REV. 0 AD9245 絶対最大定格 熱抵抗 電気 θJAは、EIA/JESD51-1に準拠して、自然空冷の4層ボードでの AVDD∼AGND . . . . . . . . . . . . . . . . . . . . . . . . −0.3∼＋3.9V DRVDD∼DGND. . . . . . . . . . . . . . . . . . . . . . . −0.3∼＋3.9V AGND∼DGND . . . . . . . . . . . . . . . . . . . . . . . . −0.3∼＋0.3V AVDD∼DRVDD. . . . . . . . . . . . . . . . . . . . . . . −3.9∼＋3.9V （D0∼D13）∼DGND . . . . . . . . . . . −0.3V∼DRVDD＋0.3V CLK/MODE∼AGND . . . . . . . . . . . . −0.3V∼AVDD＋0.3V VIN＋/VIN−∼AGND . . . . . . . . . . . −0.3V∼AVDD＋0.3V VREF∼AGND . . . . . . . . . . . . . . . . . −0.3V∼AVDD＋0.3V SENSE∼AGND . . . . . . . . . . . . . . . . −0.3V∼AVDD＋0.3V REFT/REFB∼AGND . . . . . . . . . . . . −0.3V∼AVDD＋0.3V PDWN∼AGND. . . . . . . . . . . . . . . . . −0.3V∼AVDD＋0.3V 最悪時条件に対して仕様規定されています。 表I. パッケージ・タイプ θJA θJC 単位 CP-32 32.5 32.71 ℃/W 空気流により放熱が増加し、θJAは実質的に減少します。また、 メタル・パターン、スルー・ホール、グラウンド・プレーン、 電源プレーンからパッケージのピンに直接接触する金属が増え ることによっても、θJAは減少します。露出パドルは、LFCSP パッケージのグラウンド・プレーンにハンダ付けすることをお 勧めします。ハンダ接合部の信頼性は向上しており、露出パド ルをカスタマ・ボードにハンダ付けすることで、パッケージの 最大の熱性能が実現できます。 環境 保管温度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . −65∼＋125℃ 動作温度範囲 . . . . . . . . . . . . . . . . . . . . . . . . . . . −40∼＋85℃ ピン温度範囲（ハンダ付け10秒）. . . . . . . . . . . . . . . . . . 300℃ ジャンクション温度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150℃ * 上記の絶対最大定格を超えるストレスを加えると、デバイスに恒久的な損傷を与 えることがあります。この規定はストレス定格のみを指定するものであり、この 仕様の動作に関するセクションに記載されている規定値以上でのデバイス動作を 定めたものではありません。長時間デバイスを絶対最大定格状態にすると、デバ イスの信頼性に影響を与えることがあります。 REV. 0 熱抵抗 ―7― AD9245 実効ビット数（ENOB）― 特定の入力周波数でのサイン波入力 の実効ビット数は、次の式を使用して、その測定されたSINAD から直接計算できます。 仕様の定義 アナログ帯域幅（フル・パワー帯域幅）― 基本周波数（FFT解 析によって決定）のスペクトル電力が3dB減少するアナログ入 力周波数。 (SINAD−1.76) ENOB＝―――――――― 6.02 アパーチャ遅延（tA）― クロックの立ち上がりエッジの50%ポ イントからアナログ入力がサンプリングされる時点までの遅 延。 S/N比（SNR）1 ― rms入力信号振幅と、ナイキスト周波数よ り下の（最初の6つの高調波とDC成分を除く）他のすべてのス ペクトル成分の合計のrms値との比をいいます。 アパーチャ不確定性（ジッター、tJ）― アパーチャ遅延におけ るサンプル間の変動。 スプリアス・フリー・ダイナミックレンジ（SFDR）1 ― rms 入力信号振幅とピーク・スプリアス信号との差をいいます（dB 単位）。ピーク・スプリアス成分は、高調波の場合とそうでな い場合があります。 積分非直線性（INL）― 負側フルスケールと正側フルスケール を結ぶ直線と個々のコードとの偏差です。負側フルスケールと して使用するポイントは、最初のコード遷移より1/2 LSB前に 出現します。正側フルスケールは、最後のコード遷移を 1 1/2 LSB超えたレベルと定義されます。偏差は、各コードの中央か ら真の直線までの距離として測定されます。 ツートーンSFDR1 ― いずれかの入力トーンのrms値と、ピー ク・スプリアス成分のrms値との比をいいます。ピーク・スプ リアス成分は、IMD積の場合とそうでない場合があります。 微分非直線性（DNL、ノー・ミスコード）― 理想的なADCで は、コード遷移は1 LSBだけ離れて出現します。DNLはこの理 想値からの偏差です。ノー・ミスコードで14ビット分解能を保 証するとは、全動作範囲にわたって16384のコードがすべて存 在しなければならないことを意味します。 クロック・パルス幅とデューティ・サイクル ― パルス幅ハイ は、定格性能を実現するために、クロック・パルスがロジック “ 1 ”状態を維持しなければならない最小時間です。パルス幅 ローは、クロック・パルスがローレベル状態を維持しなければ ならない最小時間です。特定のクロック・レートにおいて、こ れらの仕様が許容されるクロック・デューティ・サイクルを規 定します。 オ フ セ ッ ト 誤 差 ― メジャー・キャリー遷移は、 VIN ＋＝ VIN−より1/2 LSB下のアナログ値に対して発生します。オフ セット誤差は、そのポイントと実際の遷移との偏差です。 ゲイン誤差 ― 最初のコード遷移は負側フルスケールより 1/2 LSB上のアナログ値で発生し、最後の遷移は正側フルスケール より1 1/2 LSB下のアナログ値で発生します。ゲイン誤差とは、 最初と最後のコード遷移の実際の差と理想的な差との偏差をい います。 温度ドリフト ― オフセット誤差とゲイン誤差の温度ドリフト は、初期値（25℃）からTMINまたはTMAXの値までの最大変化を 規定します。 最小変換レート ― アナログ信号の最低周波数のS/N比が、保証 規定値より3dB以上低下しないクロック・レートをいいます。 最大変換レート ― パラメータ・テストを実行するクロック・ レートです。 出力伝搬遅延（tPD）― クロックの立ち上がりエッジから、全 ビットが有効ロジック・レベルになるまでの遅延。 アウトオブレンジ回復時間 ― ADC が、正側フルスケールの 10%上から負側フルスケールの10%上まで遷移するか、または 負側フルスケールの10%下から正側フルスケールの10%下まで 遷移した後、アナログ入力を再取得するまでの時間をいいま す。 電源除去比 ― 最小限度での電源による値から最大限度での電 源による値までのフルスケールでの変化をいいます。 全高調波歪み（THD）1 ― rms入力信号振幅と、最初の6つの高 調波成分の合計のrms値との比をいいます。 1 信号対（ノイズ＋歪み）（ SINAD ） 1 ― rms 入力信号振幅と、 ナイキスト周波数より下の（高調波を含みDC成分を含まない） 他のすべてのスペクトル成分の合計のrms値との比をいいます。 ―8― AC仕様は、dBc単位（信号レベルの低下につれて低下）またはdBFS単位（常にコ ンバータのフルスケールに換算）で表されます。 REV. 0 AD9245 25 REFB 26 REFT 24 VREF CLK 2 23 SENSE 22 MODE AD9245 PDWN 4 21 OTR CSP (LSB) D0 5 20 D13 (MSB) 上面図 （実寸ではありません） D1 6 19 D12 DRVDD 16 DGND 15 D9 14 D8 13 D7 12 D6 11 17 D10 D4 9 18 D11 D3 8 D5 10 D2 7 図3. ピン番号 27 AVDD DNC 1 DNC 3 表II. 28 AGND 29 VIN+ 30 VIN– 31 AGND 32 AVDD ピン配置と機能の説明 03585-0-022 32ピンLFCSP ピン機能の説明 ― 32ピンLFCSP（CPパッケージ） 記号 説明 1、3 DNC 接続しません 2 CLK クロック入力ピン 4 PDWN パワーダウン機能の選択 5∼14、17∼20 D0（LSB）∼D13（MSB） データ出力ビット 15 DGND デジタル出力グラウンド 16 DRVDD デジタル出力ドライバ電源 21 OTR 範囲外インジケータ 22 MODE データ・フォーマットとDCSモードの選択（表IVを参照） 23 SENSE リファレンス・モードの選択（表IIIを参照） 24 VREF リファレンス入／出力 25 REFB 差動リファレンス（−） 26 REFT 差動リファレンス（＋） 27、32 AVDD アナログ電源 28、31 AGND アナログ・グラウンド 29 VIN＋ アナログ入力ピン（＋） 30 VIN− アナログ入力ピン（−） REV. 0 ―9― AD9245 等価回路 AVDD DRVDD D13-D0, OTR VIN+, VIN– 03585-0-005 03585-0-003 図4. 図6. 等価なアナログ入力回路 等価なデジタル出力回路 AVDD AVDD CLK, PDWN MODE 20kΩ 03585-0-006 03585-0-004 図5. 図7. 等価なMODE入力回路 ― 10 ― 等価なデジタル入力回路 REV. 0 AD9245 代表的な性能特性 （特に指定のない限り、 AVDD ＝ 3.0V 、 DRVDD ＝ 2.5V 、サンプル・レート＝ 80MSPS 、 DCSディスエーブル、TA＝25℃、2V p-p差動入力、AIN＝−0.5dBFS、VREF＝1.0V外部） 0 100 AIN =– 0.5dBFS S/N比 = 73.2dBc ENOB = 11.8ビット SFDR = 92.8 dBc –10 90 S/N比/SFDR（dBcとdBFS） –20 –30 –40 振幅（dBFS） SFDR (dBFS) –50 –60 –70 –80 –90 SFDR (dBc) S/N比 (dBFS) 80 70 SFDR = 90dBc リファレンス・ライン 60 S/N比 (dBc) 50 –100 –110 –120 0 5 図8. 0 10 15 20 25 周波数（MHz） 30 35 40 –30 40 2.5MHzでのシングル・トーン8K FFT –5 0 03585-0-033 SFDR (dBFS) 90 –30 –40 振幅（dBFS） –15 –10 入力振幅（dBFS） 100 S/N比/SFDR（dBcとdBFS） –20 –20 図11. 2.5MHzでのシングル・トーンS/N比 /SFDRと入力振幅（AIN）の関係 AIN =– 0.5dBFS S/N比 = 72.7dBc ENOB = 11.8ビット SFDR = 87.6 dBc –10 –25 03585-0-032 –50 –60 –70 –80 –90 SFDR (dBc) S/N比 (dBFS) 80 70 SFDR = 90dBc リファレンス・ライン 60 S/N比 (dBc) 50 –100 –110 –120 0 5 図9. 10 15 20 25 周波数（MHz） 30 35 40 –30 40 39MHzでのシングル・トーン8K FFT 0 –20 –20 –15 –10 入力振幅（dBFS） –5 0 03585-0-034 図12. 39MHzでのシングル・トーンS/N比 /SFDRと入力振幅（AIN）の関係 100 AIN =– 0.5dBFS S/N比 = 71.7dBc ENOB = 11.5ビット SFDR = 81.6 dBc –10 –25 03585-0-023 SFDR (DIFF) 90 S/N比/SFDR（dBc） –30 振幅（dBFS） –40 –50 –60 –70 –80 S/N比 (DIFF) SFDR (SE) 80 70 S/N比 (SE) –90 60 –100 –110 –120 50 0 5 図10. REV. 0 10 15 20 25 周波数（MHz） 30 35 0 40 03585-0-024 70MHzでのシングル・トーン8K FFT 20 40 60 サンプル・レート （MSPS） 80 図13. 40MHzでのS/N比/SFDRと サンプル・レートの関係 ― 11 ― 100 03585-0-025 AD9245 0 100 AIN =– 6.5dBFS S/N比 = 73.4dBFS SFDR = 86.0dBFS –10 90 S/N比/SFDR（dBcとdBFS） –20 –30 –40 振幅（dBFS） SFDR (dBFS) –50 –60 –70 –80 –90 SFDR (dBc ) 80 70 S/N比 (dBFS) SFDR = 90dBc リファレンス・ライン 60 S/N比 (dBc) 50 –100 –110 40 –30 –120 0 5 図14. 10 15 20 25 周波数（MHz） 30 35 40 30MHzと31MHzでのツートーン8K FFT –24 –21 –18 –15 入力振幅（dBFS） –12 –9 –6 03585-0-031 図17. 30MHzと31MHzでのツートーンS/N比 /SFDRと入力振幅の関係 100 0 SFDR (dBFS) AIN =– 6.5dBFS S/N比 = 72.7dBFS SFDR = 78.8dBFS –10 90 S/N比/SFDR（dBcとdBFS） –20 –30 –40 振幅（dBFS） –27 03585-0-029 –50 –60 –70 –80 –90 SFDR (dBc ) 80 70 S/N比 (dBFS) SFDR = 90dBc リファレンス・ライン 60 S/N比 (dBc) 50 –100 –110 40 –30 –120 0 5 図15. 10 15 20 25 周波数（MHz） 30 35 40 –27 –24 –21 –18 –15 入力振幅（dBFS） 03585-0-030 69MHzと70MHzでのツートーン8K FFT –12 –9 –6 03585-0-027 図18. 69MHzと70MHzでのツートーン S/N比/SFDRと入力振幅の関係 1.5 1.0 0.8 1.0 0.6 0.4 DNL（LSB） INL（LSB） 0.5 0 –0.5 0.2 0 –0.2 –0.4 –0.6 –1.0 –0.8 –1.5 –1.0 0 2048 4096 6144 図16. 8192 10240 12288 14336 16384 コード 03585-0-026 0 2048 4096 6144 8192 10240 12288 14336 16384 コード 代表的なINL 図19. ― 12 ― 03585-0-028 代表的なDNL REV. 0 AD9245 75 100 74 –40°C 73 95 +25°C 90 SFDR（dBc） S/N比（dBc） 72 71 +85°C 70 69 85 –40°C 80 68 +25°C +85°C 67 75 66 65 70 0 25 50 75 入力周波数（MHz） 図20. 90 125 100 0 25 50 75 入力周波数（MHz） 03585-0-036 S/N比と入力周波数の関係 図23. 100 125 03585-0-038 SFDRと入力周波数の関係 0 SFDR（DCSオン） –10 88 –20 86 –40 SFDR（DCSオフ） 82 振幅（dBFS） S/N比/SFDR（dBc） –30 84 80 78 –50 –60 –70 –80 76 –90 74 S/N比（DCSオフ） –100 72 70 30 –110 S/N比（DCSオン） 35 40 45 50 55 デューティ・サイクル（%） –120 60 65 70 0 19.2 28.8 周波数（MHz） 図21. S/N比/SFDRとクロック・デューティ・ サイクルの関係 38.4 03585-0-060 図24. FIN＝46.08MHz、サンプル・レート＝ 61.44MSPSでの2つの32K FFT CDMA2Kキャリア 0 0 –10 –10 –20 –20 –30 –30 –40 –40 振幅（dBFS） 振幅（dBFS） 9.6 03585-0-037 –50 –60 –70 –50 –60 –70 –80 –80 –90 –90 –100 –100 –110 –110 –120 –120 0 9.6 19.2 周波数 （MHz） 28.8 38.4 03585-0-059 図22. FIN＝96MHz、サンプル・レート＝ 76.8MSPSでの32K FFT WCDMA キャリア REV. 0 0 9.6 19.2 周波数（MHz） 28.8 38.4 03585-0-061 図25. FIN＝76.8MHz、サンプル・レート＝ 61.44MSPSでの2つの32K FFT WCDMAキャリア ― 13 ― AD9245 動作原理 AD9245 のアーキテクチャは、フロントエンドのサンプル／ ホールド・アンプ（SHA）と、これに続くパイプライン化され たスイッチド・キャパシタADCで構成されています。パイプラ イン化されたADCは、4ビットの第1段、それに続く1.5ビット の8つの段、さらに3ビットの最終フラッシュの3つのセクショ ンに分けられます。各段には、前段のフラッシュ誤差を補正す るために十分なオーバーラップがあります。各段からの量子化 された出力はデジタル補正ロジックで結合され、14ビットの最 終結果になります。パイプライン・アーキテクチャでは、第1 段で新しい入力サンプルを処理し、残りの段では前のサンプル の処理を行います。サンプリングは、クロックの立ち上がり エッジで行われます。 図27に示すように、クロック信号は、SHAのサンプル・モード とホールド・モードを交互に切り替えます。SHAをサンプル・ モードに切り替えるとき、信号源はサンプル・コンデンサに充 電し、クロック・サイクルの 1/2 以内で整定できるものでなけ ればなりません。各入力に直列に存在する小さな抵抗は、駆動 源の出力段で必要とされるピーク過渡電流を低減するために効 果的です。また、小さなシャント・コンデンサを入力間に接続 して、ダイナミック充電電流を供給することもできます。この 受動回路が ADC の入力におけるローパス・フィルタになりま す。このため、正確な値はアプリケーションに依存します。IF アンダーサンプリング・アプリケーションでは、シャント・コ ンデンサを減らすか除去してください。シャント・コンデンサ と駆動源インピーダンスの組み合わせによって、入力帯域幅が 制限されます。 パイプラインの最終段を除く各段は、スイッチド・キャパシタ DACに接続された低分解能フラッシュADCと段間残留アンプ （MDAC）で構成されています。この残留アンプは、再構成さ れたDAC出力とパイプライン内の次の段に対するフラッシュ入 力との差を増幅します。フラッシュ誤差のデジタル補正を容易 にするため、各段で1ビットの冗長性を使用します。最終段は、 フラッシュADCだけの構成になります。 H T T 5pF VIN+ CPAR 入力段に含まれる差動SHAは、差動モードまたはシングルエン ド・モードで AC 結合または DC 結合が可能です。出力段のブ ロックがデータを整列させ、誤差補正を実行し、データを出力 バッファに渡します。出力バッファには別電源から電力を供給 するので、出力電圧振幅の調整が可能です。パワーダウン中は、 出力バッファが高インピーダンス状態になります。 T 5pF VIN– CPAR T H 03066-0-012 アナログ入力とリファレンスの概要 AD9245へのアナログ入力は差動スイッチド・キャパシタSHA で、差動入力信号の処理に最適な性能を発揮するように設計さ れています。SHA入力は、図26に示すように、広範なコモン・ モード範囲（ VCM ）に対応し、優れた性能を維持します。電 源電圧の 1/2 での入力コモン・モード電圧によって、信号依存 の誤差を最小限に抑え、最適な性能を実現します。 100 95 SFDR (2.5MHz) S/N比/SFDR（dBc） 90 図27. 最高のダイナミック性能を得るには、VIN＋とVIN−を駆動す るソース・インピーダンスを一致させて、コモン・モード整定 誤差を対称にしてください。これらの誤差は、ADCのコモン・ モード除去によって減少します。 内部の差動リファレンス・バッファによって作られる正と負の リファレンス（REFTとREFB）で、ADCコアのスパンが規定 されます。リファレンス・バッファの出力コモン・モードは電 源電圧の1/2に設定され、REFT電圧、REFB電圧、スパンは次 のように定義されます。 85 1 REFT＝― (AVDD＋VREF) 2 SFDR (39MHz) 80 75 S/N比 (2.5MHz) 70 S/N比 (39MHz) スイッチド・キャパシタSHAの入力 1 REFB＝― (AVDD−VREF) 2 65 スパン＝2×(REFT−REFB)＝2×VREF 60 55 50 0.5 1.0 1.5 2.0 コモン・モード・レベル（V） 2.5 3.0 上の式から分かるように、REFT電圧とREFB電圧は、電源電圧 の1/2について対称で、定義によって、入力スパンはVREF電圧 値の2倍になります。 03585-0-039 図26. S/N比、SFDRとコモン・モード・レベルの関係 内部リファレンスは、0.5Vまたは1.0Vの固定値にピン接続した り、「内部リファレンス接続」のセクションで説明するのと同 じレンジで調整できます。AD9245を2V p-pの最大入力スパン に設定すると、最大のS/N比性能が得られます。2V p-pモード から1V p-p モードに変更するときの相対的なS/N 比の低下は、 3dBです。 ― 14 ― REV. 0 AD9245 SHAは、選択したリファレンスにおいて許容できるレンジ内に 信号のピークを抑えるソースから駆動できます。最小と最大の コモン・モード入力レベルは、次のように定義されます。 33Ω VREF VCMMIN＝――― 2 2V p-p 49.9Ω AGND 0.1µF 最適性能は差動入力で得られますが、シングルエンド・ソース を VIN ＋や VIN −に印加することもできます。この構成では、 1つの入力は信号を受け付けますが、もう1つの入力の方は適切 なリファレンスに接続して、ミッドスケールに設定してくださ い。たとえば、1VリファレンスをVIN−に印加しながら、2V p-p 信号を VIN ＋に印加することができます。これによって、 AD9245は、2∼0Vの間のさまざまな入力信号を受け付けるよ うになります。シングルエンド構成では、差動構成の場合に比 べて、歪み性能が大幅に低下することもありますが、低い入力 周波数ではこの影響は顕著ではありません。 差動入力構成 前述のように、最適性能は、AD9245を差動入力構成で駆動し たときに得られます。ベースバンド・アプリケーションの場合、 AD8138差動ドライバによってADCに優れた性能と柔軟なイン ターフェースがもたらされます。AD8138の出力コモン・モー ド電圧は簡単に AVDD/2 に設定することができ、ドライバを Sallen Keyフィルタ回路で構成して、入力信号の帯域制限を行 うことができます。 図29. 差動トランスのカップリング構成 トランスを選択するときには、信号特性を考慮する必要があり ます。大部分の RF トランスは数 MHz 以下の周波数で飽和し、 過剰な信号電力でもコア飽和が生じ、これによって歪みが起き ることになります。 シングルエンド入力構成 シングルエンド入力は、価格重視のアプリケーションで十分な 性能を提供できます。この構成では、大きな入力コモン・モー ド振幅によってSFDRと歪み性能が低下します（図13を参照）。 しかし、各入力でのソース・インピーダンスが一致した場合に は、S/N比性能にはほとんど影響がありません。図30に、代表 的なシングルエンド入力構成を示します。 10µF + 1kΩ 2V p-p 0.1µF 49.9Ω 499Ω AD8138 1kΩ 0.1µF 1kΩ 20pF 33Ω 523Ω 499Ω 1kΩ 0.1µF 33Ω 1kΩ AVDD VIN+ AD9245 VIN– AGND 03585-0-015 図30. AD9245 シングルエンド入力構成 クロック入力の考慮事項 代表的な高速ADCでは、両方のクロック・エッジを使用してさ VIN– AGND AD8138を使用する差動入力構成 2次ナイキスト領域以上の入力周波数においては、大部分のア ンプの性能はAD9245の真の性能を発揮させるのに不十分です。 特に、70∼100MHzレンジの周波数がサンプリングされるIFア ンダーサンプリング・アプリケーションでは、これが当てはま ります。こうしたアプリケーションでは、入力構成に差動トラ ンス・カップリングの使用をお勧めします。シャント・コンデ ンサの値は入力周波数とソース・インピーダンスに依存するた め、減らすか除去してください。図29に、一例を示します。 REV. 0 20pF AVDD VIN+ 03585-0-013 図28. 33Ω 1kΩ + 499Ω 1kΩ 03585-0-014 10µF 33Ω VIN– 1kΩ 最小のコモン・モード入力レベルによって、AD9245において グラウンド基準の入力が可能になります。 49.9Ω AD9245 10pF 33Ω (AVDD＋VREF) VCMMAX＝―――――――― 2 1V p-p AVDD VIN+ まざまな内部タイミング信号を生成するため、クロック・ デューティ・サイクルに影響されやすくなることがあります。 一般に、ダイナミック性能特性を維持するには、クロック・ デューティ・サイクルの変動を 5% 以内に抑える必要がありま す。 AD9245 の内蔵クロック・デューティ・サイクル安定器 （DCS）は、非サンプリング・エッジのタイミングを再生して、 ノミナル50%のデューティ・サイクルを持つ内部クロック信号 を供給します。これによって、AD9245の性能に影響を与える ことなく、広範囲のクロック入力デューティ・サイクルが可能 になります。図 21 に示すように、 DCS オンでの 30 ∼ 70% の デューティ・サイクルでノイズと歪みの性能はほぼ平坦です。 デューティ・サイクル安定器は、遅延ロック・ループ（DLL） を使用して、非サンプリング・エッジを生成します。その結果、 サンプリング周波数が変化すると、DLLが新しいレートを取得 してロックするために、約100クロック・サイクルが必要にな ります。 ― 15 ― AD9245 ジッターの考慮事項 高速で高分解能の ADC は、クロック入力の質に敏感です。ア パーチャ・ジッター（tJ）だけに基づく特定入力周波数（fINPUT） でのS/N比の低下は、次の式で計算できます。 120 100 ] この式で、アパーチャ・ジッター実効値は、クロック入力、ア ナログ入力信号、 ADC アパーチャ・ジッター仕様値を含む全 ジッター・ソースの2 乗平均平方根になります。IF アンダーサ ンプリング・アプリケーションは、ジッターに特に敏感です （図31を参照）。 アパーチャ・ジッターがAD9245のダイナミックレンジに影響 を与える可能性がある場合は、クロック入力をアナログ信号と して扱ってください。クロック信号をデジタル・ノイズで変調 しないように、クロック・ドライバ用の電源をADC出力ドライ バの電源から分離してください。低ジッターの水晶制御発振器 は、最高のクロック・ソースになります。クロックが別のタイ プのソースから（ゲートや分周などの方法によって）生成され る場合は、最後のステップで、元のクロックによってタイミン グを再生する必要があります。 0.2ps 70 測定されたS/N比 S/N比（dBc） 0.5ps 60 1.0ps 1.5ps 55 2.0ps 2.5ps 50 3.0ps 45 40 1 図31. 10 100 入力周波数（MHz） 375 80 60 350 40 325 20 デジタル電流 300 10 図32. 20 30 40 50 60 70 サンプル・レート （MSPS） 80 90 0 100 03585-0-035 2.5MHzでの電力／電流とサンプル・レートの関係 出力ドライバに接続される容量性負荷を減らすことで、デジタ ル消費電力を最小限に抑えることができます。図32に示すデー タは、各出力ドライバに5pFの負荷を接続し、「代表的な性能特 性」と同じ動作条件で得たものです。 PDWNピンをハイレベルにアサートすると、AD9245はスタン バイ・モードになります。この状態では、CLK入力とアナログ 入力がスタティックな場合、一般に ADC が消費する電力は 1mW です。スタンバイ中には、出力ドライバが高インピーダ ンス状態になります。PDWNピンをローレベルにアサートし直 すと、AD9245は通常の動作モードに戻ります。 75 65 合計電力 電流（mA） [ アナログ電流 400 合計電力（mW） π S/N比＝20 log ―― fINPUT×tJ 2 140 425 1000 03585-0-041 S/N比と入力周波数およびジッターの関係 消費電力とスタンバイ・モード 図 32 に示すように、 AD9245 が消費する電力は、そのサンプ ル・レートに比例します。デジタル消費電力は、主にデジタ ル・ドライバの電流と各出力ビットでの負荷の大きさによって 決まります。最大のDRVDD 電流（I DRVDD）は、次のように計 算できます。 IDRVDD＝VDRVDD×CLOAD×fCLK×N ここで、Nは出力ビット数で、AD9245では14になります。こ の最大電流が発生するのは、すべての出力ビットがすべてのク ロック・サイクルでスイッチングするとき、つまり、ナイキス ト周波数（ f CLK/2 ）でフルスケール方形波が入力されたときで す。実際には、DRVDD電流は出力ビットの平均スイッチング 数によって定められ、平均スイッチング数はサンプル・レート とアナログ入力信号の特性によって決まります。 スタンバイ・モードでは、リファレンス、リファレンス・バッ ファ、バイアス回路をシャットダウンすることで低消費電力を 実現します。 REFT と REFB に接続するデカップリング・コン デンサはスタンバイ・モードに入ると放電し、通常動作に戻る ときに再充電しなければなりません。この結果、ウェイクアッ プ時間はスタンバイ・モードになっていた時間に関係し、スタ ンバイ・サイクルが短いほど、それに比例してウェイクアップ 時間も短くなります。REFTとREFBに推奨の0.1µFと10µFのデ カップリング・コンデンサを接続すると、リファレンス・バッ ファのデカップリング・コンデンサを完全に放電するために約 1秒かかり、フル動作に復元するために7msかかります。 デジタル出力 AD9245の出力ドライバを2.5Vまたは3.3Vのロジック・ファミ リーに接続するために設定する場合、接続先のロジックのデジ タル電源にDRVDDを一致させます。出力ドライバは、多種多 様なロジック・ファミリーを駆動するために十分な出力電流を 提供できるよう設計されています。ただし、大きな駆動電流に よって電源に電流グリッチが発生してコンバータ性能に影響を 与えることがあります。ADCで大きな容量性負荷や大きなファ ンアウトを駆動する必要のあるアプリケーションでは、外部 バッファやラッチが必要となることもあります。 表IVに示すように、データ・フォーマットには、オフセット・ バイナリか2の補数を選択できます。 ― 16 ― REV. 0 AD9245 タイミング AD9245 は、 7 クロック・サイクルのパイプライン遅延を持つ VIN+ ラッチされたデータ出力を提供します。データ出力は、クロッ ク信号の立ち上がりエッジから1伝搬遅延（tPD）後に有効にな ります。詳細なタイミングについては、図2 を参照してくださ い。 VIN– REFT 0.1µF ADCコア 0.1µF + 10µF REFB AD9245内の過渡電圧を減らすには、出力データ・ラインの長 0.1µF VREF さと、それらに接続される負荷を最小限に抑えてください。こ うした過渡電圧は、コンバータのダイナミック性能を低下させ ることがあります。 10µF + 0.1µF 選択 ロジック AD9245の最低変換レート（typ値）は1MSPSです。1MSPSよ り下のクロック・レートでは、ダイナミック性能が低下するこ とがあります。 SENSE 0.5V リファレンス AD9245は、安定した正確な0.5Vリファレンスを内蔵していま トランスを通じてADCを差動で駆動する場合は、リファレンス を使用してセンター・タップをバイアスできます（コモン・ モード電圧）。 03585-0-017 図33. 内部リファレンスの設定 ゲイン・マッチングを改善するために、AD9245の内部リファ レンスを使用して複数のコンバータを駆動する場合は、他のコ ンバータによるリファレンス負荷を考慮する必要があります。 図34に、内部リファレンスに対する負荷の影響を示します。 内部リファレンスの接続 AD9245内のコンパレータは、SENSEピンでの電位を検出し、 表IIIに示す4つの状態のいずれかにリファレンスを設定します。 SENSE がグラウンド・レベルの場合、リファレンス・アン プ・スイッチが内部抵抗分割器に接続され（図 33 を参照）、 VREFは1Vに設定されます。SENSEピンをVREFに接続すると、 リファレンス・アンプの出力が SENSE ピンに切り替えられ、 ループが構成されて、0.5Vのリファレンス出力が供給されます。 図35に示すように抵抗分割器を接続する場合には、スイッチが 再び SENSE ピンに設定されます。これによって、リファレン ス・アンプは非反転モードになり、VREF出力は次のように定 0.05 0 –0.05 誤差（%） す。入力範囲を調整するには、内部リファレンスまたは外部リ ファレンスを使用して、AD9245に印加するリファレンスを変 更します。ADCの入力スパンは、リファレンスの変化に比例し て変化します。さまざまなリファレンス・モードを表IIIにまと め、以下のセクションで説明します。 AD9245 0.5Vでの誤差（%） –0.10 1Vでの誤差（%） –0.15 –0.20 –0.25 義されます。 0 0.5 R2 VREF＝0.5× 1＋―― R1 ( ) 1.0 図34. 1.5 負荷（mA） 2.0 2.5 3.0 03585-0-019 VREF精度と負荷 すべてのリファレンス設定で、REFTとREFBでA/D変換コアを 駆動し、その入力スパンを決めます。 ADC の入力範囲は、内 部／外部リファレンスに対して、常にリファレンス・ピンでの 電圧の2倍になります。 表III. リファレンス設定のまとめ 選択するモード SENSE電圧 内部スイッチ位置 得られるVREF（V） 得られる差動スパン（V p-p） 外部リファレンス AVDD N/A N/A 2×外部リファレンス 内部固定リファレンス VREF SENSE 0.5 1.0 プログラマブル・リファレンス 0.2V∼VREF SENSE R2 （図35 2×VREF 0.5× 1＋―― R1 参照） 内部固定リファレンス AGND∼0.2V 内部分割器 1.0 REV. 0 ― 17 ― ( ) 2.0 AD9245 動作モードの選択 前述のように、AD9245は、オフセット・バイナリまたは2の補 VIN+ VIN– 数のフォーマットでデータを出力できます。クロック・デュー ティ・サイクル安定器（DCS）をイネーブル／ディスエーブル にする機能も備えています。 MODE ピンは、データ・フォー マットとDCS状態を制御するマルチレベル入力です。表IVに、 入力スレッショールド値と対応するモードの選択を示します。 REFT 0.1µF ADCコア 0.1µF + 10µF REFB 0.1µF VREF + 10µF 0.1µF 表IV. 選択 ロジック R2 MODE電圧 デューティ・ データ・フォーマット サイクル安定器 AVDD 2の補数 ディスエーブル 2/3AVDD 2の補数 イネーブル 1/3AVDD オフセット・バイナリ イネーブル SENSE R1 0.5V AD9245 03585-0-018 図35. AGND（デフォルト） オフセット・バイナリ ディスエーブル プログラマブル・リファレンスの設定 外部リファレンスの動作 ADCのゲイン精度を高めたり、熱ドリフト特性を改善するには、 外部リファレンスを使用しなければならないことがあります。 複数のADCが互いに監視する場合は、ゲイン・マッチング誤差 を許容可能なレベルまで減らすために、内部または外部の1 つ のリファレンスが必要になることがあります。図 36 に、 1V モードと0.5Vモードでの内部リファレンスの代表的なドリフト 特性を示します。 SENSEピンをAVDDに接続すると、内部リファレンスがディ スエーブルにされ、外部リファレンスを使用できるようになり ます。内部リファレンス・バッファは、外部リファレンスに 7kΩの等価負荷をロードします。内部バッファからは、ADCコ アに対する正と負のフルスケール・リファレンス（ REFT と REFB）が依然として提供されます。入力スパンは常にリファ レンス値の2倍になるため、外部リファレンスは最大1Vに制限 する必要があります。 評価ボード AD9245評価ボードは、ADCをさまざまなモードと設定で動作 させるために必要なすべてのサポート回路を提供します。全回 路図とレイアウトを以下に示します。これは、システム・レベ ルで使用する適切な配線とグラウンド接続の技術を示していま す。 コンバータの究極の性能を実現するには、きわめて低い位相ノ イズ（1ps未満のrmsジッター）を持つ信号源を使用することが 不可欠です。仕様のノイズ性能を実現するには、入力信号の適 切なフィルタリングによって、高調波を除去し、入力での総合 ノイズを下げる必要もあります。 AD9245は、トランスを通じてシングルエンドまたは差動で駆 動できます。DUTをサポート回路から絶縁するために、別個の 電源ピンがあります。それぞれの入力設定は、さまざまなジャ ンパを適切に接続することによって選択します（回路図を参 照）。 AD8351オペアンプを使用する代替の差動アナログ入力パスは、 1.0 レイアウトに含まれていますが、出荷時には実装されていませ ん。ADC付きオペアンプの評価に関心がある設計者は、C15、 R12 、 R3 を除去し、オペアンプ回路を実装してください。 AD8351出力とAD9245との間の受動回路によって、ユーザー は、オペアンプの周波数応答をアプリケーションに合わせて最 適化できます。 0.9 0.8 0.7 VREF誤差（%） モードの選択 0.6 0.5 0.4 0.3 VREF = 1V 0.2 0.1 VREF = 0.5V 0 –40 –30 –20 –10 0 10 20 30 40 50 温度（℃） 図36. 60 70 80 03585-0-040 代表的なVREFドリフト ― 18 ― REV. 0 ― 19 ― LFCSP評価ボードの回路図、アナログ入力とDUT GND J1 PRI SEC PRI SEC R10 36Ω E 45 XOUT R3、R17、R18 一度に内蔵できるのは 1つだけ XOUT B GND R11 36Ω 0.1µF C11 R2 XX C18 0.10µF GND R15 33Ω AVDD R13 1kΩ C23 10pF P4 P3 R25 1kΩ GND AVDD 3 2 4 P1 AVDD GND VIN+ VIN– R6 1kΩ R7 1kΩ R5 1kΩ GND GND GND C21 10pF 15pF C19または フィルタ用 のL1 R4 33Ω R36 1kΩ R26 1kΩ C22 10µF GND GND C13 0.10µF AVDD GND D P11 Rシングルエンド GND R18 25kΩ AMPINB C5 0.1µF C26 10pF R12 0Ω R3 0Ω C7 0.1µF GND P10 C29 10µF E C GND P9 P8 P7 A B C9 0.10µF AMPIN C16 0.1µF R42 0Ω 6 2 CT 4 T1 ADT1–1WT XFRIN1 1 5 NC 3 GND C6 0.1µF GND 0.1µF C12 オプションXFR T2 FT C1–1–13 5 1 XOUT X FRIN 2 CT 3 4 GND XOUTB C15 AMP 0.1µF L1 100 GND R9 10kΩ R1 10kΩ P6 1 MODE 2 P5 GND 31 AGND 32 AVDD 29 VIN+ 30 VIN– 25 REFB 26 REFT 27 AVDD 28 AGND AVDD P14 CLK C8 0.1µF GND U4 AD9245 VREF 24 SENSE 23 MODE 22 OTR 21 D13 20 P13 1 DNC 2 CLK 3 DNC 4 PDWN R8 1kΩ GND D5 10 D4 9 D7 12 D6 11 DVDD 16 DGND 15 D9 14 D8 13 1 AVDD 3 DRVDD 2 GND GND (LSB) 6 5 VDL 2.5V 4 RP1 220Ω 13 12 11 10 9 5 6 7 8 15 14 2 3 4 16 1 11 10 9 6 7 8 13 12 5 15 14 4 16 MODEピン・ハンダ付け可能ジャンパ： 5∼1： 2の補数／DCSオフ 5∼2： 2の補数／DCSオン 5∼3： オフセット・バイナリ／DCSオン 5∼4： オフセット・バイナリ／DCSオフ 03585-0-050 D0X D1X D4X D3X D2X D6X D5X D8X D7X D9X D10X D12X D11X DRX D13X H4 MTHOLE6 H3 MTHOLE6 H2 MTHOLE6 H1 MTHOLE6 2 3 RP2 220Ω GND 1 P2 SENSEピン・ハンダ付け可能ジャンパ： E∼A： 外部分圧器 E∼B： 内部1Vリファレンス（デフォルト） E∼C： 外部リファレンス E∼D： 内部0.5Vリファレンス DRVDD GND (MSB) 範囲外ビット 3.0V AVDD D12 19 D11 18 D10 17 図37. 5 D0 6 D1 7 D2 8 D3 VANP 5.0V REV. 0 2.5V EXTREF 1V最大E1 AD9245 LSB MSB 図38. GND D0X DRVDD D2X D1X D4X D3X GND D7X D6X D5X GND D8X D10X D9X DRVDD GND D12X D11X DRX D13X ― 20 ― GND R19 50Ω AMP 2CLK IN 1 U1 2OE 24 OUT 23 2Q7 22 GND 21 2Q6 20 2Q5 19 V CC 18 2Q4 17 2Q1 16 GND 15 2Q2 14 2Q3 13 1Q8 12 1Q6 11 1Q5 10 V CC 9 1Q5 V CC 8 7 1Q4 6 1Q3 5 GND 4 1Q2 3 1Q1 2 1OE 1 2QB GND R35 25Ω R40 10kΩ GND C35 0.10µF C28 0.1µF R41 10kΩ VAMP パワーダウン R40またはR41を使用 2DB 26 2D7 27 GND 28 2D6 29 2D5 30 V 31 CC 2D4 32 2D3 33 GND 34 2D2 35 2D1 36 1D8 37 1D7 38 GND 39 1D6 40 1D5 41 V CC 42 1D4 43 1D3 44 GND 45 1D2 46 1D1 47 1CLK 48 25 AMP IN T/DAC CLKAT/DAC 74LVTH162374 R33 RPG 5 25Ω INLO 4 INHI 3 PWDN 1 RGP1 2 GND GND DRVDD GND GND DRVDD GND GND R34 1.2kΩ U3 AD8351 GND GND DRY 6 COMM 7 OPLO 9 VPOS 8 OPHI 10 VOCM C44 0.1µF R38 1kΩ GND R14 25Ω VAMP R39 1kΩ C45 0.1µF C24 10µF R17 0Ω R16 0Ω GND GND GND MSB C17 0.1µF C27 0.1µF GND DRY GND DR GND AMPINB AMPIN 10 4 6 8 2 12 14 14 16 16 18 18 20 20 22 22 24 24 26 26 28 28 30 30 32 32 34 34 36 36 38 38 40 40 12 10 4 6 8 2 HEADER 40 9 11 7 3 5 1 13 13 15 15 17 17 19 19 21 21 23 23 25 25 27 27 29 29 31 31 33 33 35 35 37 37 39 39 11 9 3 5 7 1 03585-0-051 GND AD9245 LFCSP評価ボードの回路図、デジタル・パス REV. 0 REV. 0 LSB MSB 図39. GND D0X DRVDD D2X D1X D4X D3X GND D7X D6X D5X GND D8X D10X D9X DRVDD GND D12X D11X DRX D13X LFCSP評価ボードの回路図、クロック入力 ― 21 ― GND R19 50Ω AMP 2CLK IN 1 U1 2OE 24 OUT 23 2Q7 22 GND 21 2Q6 20 2Q5 19 V CC 18 2Q4 17 2Q1 16 GND 15 2Q2 14 2Q3 13 1Q8 12 1Q6 11 1Q5 10 V CC 9 1Q5 V CC 8 7 1Q4 6 1Q3 5 GND 4 1Q2 3 1Q1 2 1OE 1 2QB GND R35 25Ω R40 10kΩ GND C35 0.10µF C28 0.1µF R41 10kΩ VAMP パワーダウン R40またはR41を使用 2DB 26 2D7 27 GND 28 2D6 29 2D5 30 V 31 CC 2D4 32 2D3 33 GND 34 2D2 35 2D1 36 1D8 37 1D7 38 GND 39 1D6 40 1D5 41 V CC 42 1D4 43 1D3 44 GND 45 1D2 46 1D1 47 1CLK 48 25 AMP IN T/DAC CLKAT/DAC 74LVTH162374 R33 RPG 5 25Ω INLO 4 INHI 3 PWDN 1 RGP1 2 GND GND DRVDD GND GND DRVDD GND GND R34 1.2kΩ U3 AD8351 GND GND DRY 6 COMM 7 OPLO 9 VPOS 8 OPHI 10 VOCM C44 0.1µF R38 1kΩ GND R14 25Ω VAMP R39 1kΩ C45 0.1µF C24 10µF R17 0Ω R16 0Ω GND GND GND MSB C17 0.1µF C27 0.1µF GND DRY GND DR GND AMPINB AMPIN 10 4 6 8 2 12 14 14 16 16 18 18 20 20 22 22 24 24 26 26 28 28 30 30 32 32 34 34 36 36 38 38 40 40 12 10 4 6 8 2 HEADER 40 9 11 7 3 5 1 13 13 15 15 17 17 19 19 21 21 23 23 25 25 27 27 29 29 31 31 33 33 35 35 37 37 39 39 11 9 7 3 5 1 03585-0-051 GND AD9245 AD9245 03585-0-053 図40. 03585-0-055 LFCSP評価ボードのレイアウト、表面 図42. LFCSP評価ボードのレイアウト、グラウンド・プレーン 03585-0-056 03585-0-054 図41. LFCSP評価ボードのレイアウト、裏面 図43. ― 22 ― LFCSP評価ボードのレイアウト、電源プレーン REV. 0 AD9245 タイミング・コントロール 1 カスタマ評価ボード アナログ入力 エンコード パワーオン シリアル番号 03585-0-058 03585-0-057 図44. REV. 0 LFCSP評価ボードのレイアウト、表面シルクスクリーン 図45. ― 23 ― LFCSP評価ボードのレイアウト、裏面シルクスクリーン AD9245 表V. 項目 数量 省略1 参照記号 1 18 デバイス パッケージ 値 C1、C5、C7、C8、C9、C11、C12、 チップ・コンデンサ 0603 C13、C15、C16、C31、C33、C34、 C36、C37、C41、C43、C47 8 2 LFCSP評価ボードの部品表 8 ADIから の提供 0.1µF C6、C18、C27、C17、C28、C35、 C45、C44 C2、C3、C4、C10、C20、C22、 C25、C29 2 推奨ベンダー／ パーツ番号 タンタル・ コンデンサ TAJD 10µF C46、C24 3 8 C14、C30、C32、C38、C39、C40、 チップ・コンデンサ 0603 C48、C49 0.001µF 4 3 C19、C21、C23 チップ・コンデンサ 0603 10pF 5 1 C26 チップ・コンデンサ 0603 10pF 6 9 E31、E35、E43、E44、E50、E51、 ヘッダー E52、E53 7 2 J1、J2 SMAコネクタ／50Ω SMA 8 1 L1 インダクタ 0603 9 1 P2 端子ブロック TB6 10 1 P12 ヘッダー・デュアル HEADER 20ピンRTアングル 40 11 5 R3、R12、R23、R28、RX チップ抵抗 0603 0Ω 12 2 R4、R15 チップ抵抗 0603 33Ω 13 14 R5、R6、R7、R8、R13、 R20、R21、R24、R25、R26、 R30、R31、R32、R36 チップ抵抗 0603 1kΩ 14 2 R10、R11 チップ抵抗 0603 36Ω 15 1 R29 チップ抵抗 0603 50Ω 16 2 RP1、RP2 抵抗パック R_742 220Ω 17 1 T1 ADT1-1WT AWT1-1T 18 1 U1 74LVTH162374 CMOSレジスタ TSSOP-48 19 1 U4 AD9245BCP ADC CSP-32 アナログ・デバイセズ社 × 2 6 1 EHOLE ジャンパ・ブロック E1、E45 10nH Coilcraft/0603CS10NXGBU Wieland/25.602.2653.0, z5-530-0625-0 Digi-Key S2131-20-ND R37、R22、R42、R16、R17、R27 R19 Digi-Key CTS/742C163220JTR Mini-Circuits （DUT） 20 1 21 1 22 1 1 U5 74VCX86M SOIC-14 Fairchild PCB AD92XXBCP/PCB PCB アナログ・デバイセズ社 × U3 AD8351オペアンプ MSOP-8 アナログ・デバイセズ社 × 23 1 T2 MACOMトランス ETC1-1-13 1-1 TX 24 5 R9、R1、R2、R38、R39 チップ抵抗 0603 SELECT 25 3 R18、R14、R35 チップ抵抗 0603 25Ω 26 2 R40、R41 チップ抵抗 0603 10kΩ 27 1 R34 チップ抵抗 1.2kΩ 28 1 R33 チップ抵抗 100Ω 合計 78 20 MACOM/ETC1-1-13 これらの項目は、PCB設計には含まれていますが、組み立て時には省略されています。 ― 24 ― REV. 0 AD9245 外形寸法 32ピン・フレーム・チップ・スケール・パッケージ［LFCSP］ （CP-32） 寸法はミリメートルで表示 5.00 BSC SQ 0.60（最大） 0.60（最大） ピン1目印 25 24 ピン1目印 0.50 BSC 4.75 BSC SQ 上面図 3.25 3.10 SQ 2.95 底面図 0.50 0.40 0.30 12° （最大） 32 1 17 16 9 8 3.50 REF 1.00（最大） 0.65（公称） 0.05（最大） 0.02（公称） 1.00 0.90 0.80 実装面 0.30 0.23 0.18 0.20 リファレンス 平坦性 0.08 JEDEC規格MO-220-VHHD-2に準拠 オーダー・ガイド モデル 1 AD9245BCP-80 1 AD9245BCPRL7-80 AD9245BCP-80EB1 1 温度範囲 パッケージ パッケージ外形 −40∼＋85℃ ピン・フレーム・チップ・スケール・パッケージ（LFCSP） CP-32 −40∼＋85℃ ピン・フレーム・チップ・スケール・パッケージ（LFCSP） CP-32 評価ボード 露出パドルをLFCSPパッケージのグラウンド・プレーンにハンダ付けすることをお勧めします。ハンダ接合部の信頼性は向上しており、露出パドルをカスタマ・ボードにハンダ 付けすることで、パッケージの最大の熱性能が実現できます。 注意 ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には4000Vもの高圧の静 電気が容易に蓄積され、検知されないまま放電されます。本製品は当社独自のESD保護回路を 内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、回復不能の損傷を生 じる可能性があります。したがって、性能劣化や機能低下を防止するため、ESDに対する適切 な予防措置を講じることをお勧めします。 REV. 0 ― 25 ― WARNING! ESD SENSITIVE DEVICE AD9245 ― 26 ― REV. 0 AD9245 REV. 0 ― 27 ― ― 28 ― REV. 0 PRINTED IN JAPAN C03583-0-5/03(0)