14ビット、40/65MSPS A/Dコンバータ AD9244 機能ブロック図 特長 14ビット、40/65MSPS ADC REFT REFB AVDD 低消費電力： 65MSPSで550mW 40MSPSで300mW 内蔵リファレンスとサンプル／ホールド 750MHzのアナログ入力帯域幅 65MSPS S/N比 73dBc DRVDD AD9244 VIN+ 10段の パイプライン ADC SHA VIN– 65MSPS SFDR 86dBc 微分非直線性誤差＝±0.7 LSB DFS 14 CLK+ 全温度範囲でノー・ミスコードを保証 1∼2Vp-p差動フルスケール・アナログ入力範囲 5Vのアナログ単電源、3.3/5Vのドライバ電源 範囲外インジケータ ストレート・バイナリまたは2の補数の出力データ クロック・デューティ・サイクル安定器 出力イネーブル機能 48ピンLQFPパッケージ CLK– OTR 出力 レジスタ タイミング DCS D13∼D0 14 リファレンス OEB AGND CML VR アプリケーション VREF SENSE REF GND DGND 通信サブシステム（マイクロセル、ピコセル） 医療用およびハイエンド画像機器 超音波機器 概要 製品のハイライト AD9244は、高性能なサンプル／ホールド・アンプとリファレ ンスを内蔵する、モノリシック、5V単電源、14ビット、 40/65MSPSのA/Dコンバータです。出力誤差補正ロジックを備 低消費電力 ― AD9244の消費電力は550mWです。これは、既 存高速ソリューションで現在利用できるADCの消費電力を大き く引き下げます。 えたマルチステージ差動パイプライン・アーキテクチャを使用 することにより、40/65MSPS のデータ・レートで14 ビットの 精度を提供し、全動作温度範囲にわたってノー・ミスコードを 保証します。 AD9244は、プログラマブルなリファレンスを内蔵しています。 アプリケーションのDC精度と温度ドリフトの条件に合わせて、 外部リファレンスを使用することもできます。 すべての内部変換サイクルは、差動またはシングルエンドのク ロック入力を使用して制御します。デジタル出力データは、ス トレート・バイナリまたは2 の補数のフォーマットで得られま す。範囲外（OTR）信号によりオーバーフロー条件が示される ため、この信号を最上位ビットと組み合わせて使用すれば、下 側または上側のオーバーフローを判定できます。 高度なCMOSプロセスによって製造されたAD9244は、48ピン の LQFP パッケージを採用しており、工業用温度範囲（− 40 ∼＋85℃）で動作します。 REV. 0 アナログ・デバイセズ株式会社 IFサンプリング ― AD9244は、1次ナイキスト領域を超える入 力周波数で卓越した性能を発揮します。100MHzの入力周波数 で 65MSPS のサンプリングを行うことで、 71dB の S/N 比と 86dBのSFDRを実現します。 ピン互換性 ― 12ビット、65MSPSのAD9226からAD9244への 移行が簡単にできます。 内蔵サンプル／ホールド（SHA）― 汎用性のあるSHA入力を、 シングルエンド入力または差動入力に構成できます。 範 囲 外 （ OTR ） ― こ の OTR 出 力 ビ ッ ト は 、 入 力 信 号 が AD9244の入力範囲を超えていることを示します。 単電源 ― AD9244は、システムの電源設計が簡単な5V単電源 を使用しています。また、3.3Vと5Vのロジック ファミリーに 対応するために、独立したデジタル出力ドライバ電源を備えて います。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の 利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を暗示的または明示的に許諾するもので もありません。記載の商標および登録商標は、それぞれの企業が所有するものです。 ※日本語データシートはREVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 本 社／ 〒105-6891 東京都港区海岸1-16-1 ニューピア竹芝サウスタワービル 電話03（5402）8200 大阪営業所／ 〒532-0003 大阪府大阪市淀川区宮原3-5-36 新大阪MTビル2号 電話06（6350）6868（代） AD9244 ― 仕様 AVDD＝5V、DRVDD＝3V、f ＝65MSPS (−65)または40MSPS(−40)、 DC仕様 （特に指定のない限り、 差動クロック入力、VREF＝2V、外部リファレンス、差動アナログ入力） SAMPLE パラメータ 温度 テスト・ AD9244BST-65 レベル Min Typ Max Min 分解能 全範囲 VI 14 全範囲 全範囲 全範囲 全範囲 VI VI VI VI 保証 ±0.3 ±0.6 25℃ 全範囲 V V ±0.7 ±1.4 ±0.6 ±1.3 LSB LSB 温度ドリフト オフセット誤差 ゲイン誤差（EXT VREF）1 ゲイン誤差（INT VREF）3 全範囲 全範囲 全範囲 V V V ±2.0 ±2.3 ±25 ±2.0 ±2.3 ±25 ppm/℃ ppm/℃ ppm/℃ 内部リファレンス 出力電圧誤差（2 VREF） 1mAでの負荷レギュレーション 出力電圧誤差（1 VREF） 0.5mAでの負荷レギュレーション 入力抵抗 全範囲 全範囲 全範囲 全範囲 全範囲 VI V IV V V 入力換算ノイズ VREF＝2V VREF＝1V 25℃ 25℃ アナログ入力 入力電圧範囲（差動） VREF＝2V VREF＝1V コモン・モード電圧 入力容量4 入力バイアス電流5 アナログ帯域幅（フル・パワー） 14 AD9244BST-40 Typ Max 単位 ビット DC精度 ノー・ミスコード オフセット誤差 ゲイン誤差1 微分非直線性（DNL）2 積分非直線性（INL）2 保証 ±0.3 ±0.6 ±1.4 ±2.0 ±1.0 ±29 ±1.4 ±2.0 ±1.0 ±29 ビット ％FSR ％FSR LSB 0.25 5 0.25 5 mV mV mV mV kΩ V V 0.8 1.5 0.8 1.5 LSB rms LSB rms 全範囲 全範囲 全範囲 25℃ 25℃ 25℃ V V V V V V 2 1 2 1 Vp-p Vp-p V pF µA MHz 全範囲 全範囲 IV IV 全範囲 全範囲 全範囲 V V V 109 12 ±0.05 全範囲 全範囲 V VI 550 590 0.5 0.5 ±15 0.5 4 ±15 0.5 10 500 750 4 10 500 750 電源 電源電圧 AVDD DRVDD 4.75 2.7 5 5.25 5.25 4.75 2.7 5 5.25 5.25 V V 電源電流 IAVDD IDRVDD PSRR 消費電力 DC入力6 サイン波入力 64 8 ±0.05 640 300 345 mA mA ％FSR 370 mW mW 注 1 ゲイン誤差はADCにのみ基づきます（2.0V固定の外部リファレンスを使用）。 2 最大クロック・レート、fIN＝2.4MHz、フルスケール・サイン波、各出力ビットに約5pFの負荷を接続して測定。 3 内部リファレンス誤差を含みます。 4 入力容量とは、1本の差動入力ピンとAGNDとの間の実効容量を意味します。等価なアナログ入力回路については、図2dを参照してください。 5 入力バイアス電流は、クロック・レートに依存する抵抗とみなせる入力によるものです。 6 DC入力、最大クロック・レートで測定。 仕様は予告なく変更されることがあります。 ―2― REV. 0 AD9244 AVDD＝5V、DRVDD＝3V、f ＝65MSPS (−65)または40MSPS (−40)、 AC仕様 （特に指定のない限り、 差動クロック入力、VREF＝2V、外部リファレンス、A ＝−0.5 dBFS、差動アナログ入力） SAMPLE IN パラメータ SNR fIN＝2.4MHz 温度 VI I VI I IV I IV V V V 72.4 72.2 全範囲 25℃ 全範囲 25℃ 25℃ 25℃ VI I VI I IV I IV V V V 全範囲 25℃ 全範囲 25℃ 全範囲 25℃ 全範囲 25℃ 25℃ 25℃ VI I VI I IV I IV V V V 11.7 全範囲 25℃ 全範囲 25℃ 全範囲 25℃ 全範囲 25℃ 25℃ 25℃ VI I VI I IV I IV V V V 25℃ 25℃ 25℃ 25℃ 25℃ 25℃ V V V V V V 全範囲 VI I IV I IV I IV V V V 全範囲 25℃ fIN＝20MHz 全範囲 25℃ fIN＝32.5MHz fIN＝70MHz fIN＝100MHz fIN＝200MHz SINAD fIN＝2.4MHz 全範囲 25℃ 全範囲 25℃ 25℃ 25℃ 全範囲 25℃ fIN＝20MHz 全範囲 25℃ fIN＝32.5MHz fIN＝70MHz fIN＝100MHz fIN＝200MHz ENOB fIN＝2.4MHz fIN＝20MHz fIN＝32.5MHz fIN＝70MHz fIN＝100MHz fIN＝200MHz THD fIN＝2.4MHz fIN＝20MHz fIN＝32.5MHz fIN＝70MHz fIN＝100MHz fIN＝200MHz WORST 2または3 fIN＝2.4MHz fIN＝20MHz fIN＝32.5MHz fIN＝70MHz fIN＝100MHz fIN＝200MHz SFDR fIN＝2.4MHz 25℃ fIN＝20MHz 全範囲 25℃ fIN＝32.5MHz fIN＝70MHz fIN＝100MHz fIN＝200MHz REV. 0 テスト・ AD9244BST-65 レベル Min Typ Max 全範囲 25℃ 全範囲 25℃ 25℃ 25℃ Min AD9244BST-40 Typ Max 73.4 74.8 dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc 75.3 72.1 74.7 70.8 73.0 69.9 72.2 71.2 67.2 72.8 68.3 73.2 74.7 dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc 75.1 72 74.4 70.6 72.6 69.7 71.9 71 59.8 72.4 56.3 11.9 12.1 ビット ビット ビット ビット ビット ビット ビット ビット ビット ビット 12.2 11.7 12.1 11.4 11.8 11.3 11.7 11.5 9.6 11.7 9.1 −78.4 −80.7 −90.0 −89.7 −80.4 −89.4 −79.2 −84.6 −78.7 −84.1 −83.0 −60.7 −83.2 −56.6 −94.5 −93.7 −92.8 −86.5 −86.1 −86.2 −60.7 78.6 −84.5 −56.6 82.5 94.5 93.7 81.4 91.8 80.0 86.4 79.5 86.1 86.2 60.7 ―3― 84.5 56.6 単位 dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc AD9244 デジタル仕様（特に指定のない限り、AVDD＝5V、DRVDD＝3V、VREF＝2V、外部リファレンス） パラメータ 温度 テスト・ AD9244BST-65 レベル Min Typ Max デジタル入力 ロジック“1”電圧（OEB、DRVDD＝3V） ロジック“1”電圧（OEB、DRVDD＝5V） ロジック“0”電圧（OEB） ロジック“1”電圧（DFS、DCS） ロジック“0”電圧（DFS、DCS） 入力電流 入力容量 全範囲 全範囲 全範囲 全範囲 全範囲 全範囲 全範囲 IV IV IV IV IV IV V 2 3.5 全範囲 全範囲 全範囲 IV IV V 0.4 0.25 全範囲 全範囲 全範囲 全範囲 IV IV V V 2 全範囲 全範囲 全範囲 全範囲 IV IV IV IV 4.5 全範囲 全範囲 全範囲 全範囲 IV IV IV IV 2.95 クロック入力パラメータ 差動入力電圧 CLK-電圧1 内部クロック・コモン・モード シングルエンド入力電圧 ロジック“1”電圧 ロジック“0”電圧 入力容量 入力抵抗 デジタル出力（DRVDD＝5V）2 ロジック“1”電圧（IOH＝50µA） ロジック“0”電圧（IOL＝50µA） ロジック“1”電圧（IOH＝0.5mA） ロジック“0”電圧（IOL＝1.6mA） Min AD9244BST-40 Typ Max 2 3.5 5 V V V V V µA pF 1.6 Vp-p V V 0.8 3.5 0.8 3.5 0.8 10 0.8 10 5 0.4 0.25 1.6 2 0.8 0.8 5 100 5 100 4.5 0.1 2.4 0.1 2.4 0.4 単位 0.4 V V pF kΩ V V V V 2 デジタル出力（DRVDD＝3V） ロジック“1”電圧（IOH＝50µA） ロジック“0”電圧（IOL＝50µA） ロジック“1”電圧（IOH＝0.5mA） ロジック“0”電圧（IOL＝1.6mA） 2.95 0.05 2.8 0.05 2.8 0.4 0.4 V V V V 注 1 詳細については、「動作原理」のクロックのセクションを参照してください。 2 出力電圧レベルは、各出力に5pFの負荷を接続して測定。 仕様は予告なく変更されることがあります。 ―4― REV. 0 AD9244 スイッチング仕様（特に指定のない限り、AVDD＝5V、DRVDD＝3V） パラメータ 温度 テスト・ レベル クロック入力パラメータ 最大変換レート 最小変換レート クロック周期1 クロックパルス幅ハイ2 クロックパルス幅ロー2 クロックパルス幅ハイ3 クロックパルス幅ロー3 全範囲 全範囲 全範囲 全範囲 全範囲 全範囲 全範囲 VI V V V V V V データ出力パラメータ 出力遅延（tPD）4 パイプライン遅延（レイテンシ） アパーチャ遅延（tA） アパーチャ不確定性（ジッター） 出力イネーブル遅延 全範囲 全範囲 全範囲 全範囲 全範囲 V V V V V 範囲外からの回復時間 全範囲 V Min AD9244BST-65 Typ Max 65 Min AD9244BST-40 Typ Max 40 500 15.4 4 4 6.9 6.9 500 25 4 4 11.3 11.3 3.5 7 3.5 7 単位 MHz kHz ns ns ns ns ns ns 8 1.5 0.3 15 8 1.5 0.3 15 ns ps rms ns 2 1 クロック・サイクル クロック・サイクル 注 1 クロック周期は、25℃での規定性能を低下させることなく、2µsまで拡張できます。 2 デューティ・サイクル安定器がイネーブルの場合 3 デューティ・サイクル安定器がディスエーブルの場合 4 各出力に5pFの負荷を接続して、クロックの50%遷移からデータの50%遷移までを測定。 仕様は予告なく変更されることがあります。 N+3 N+2 N+1 N+4 N N+5 アナログ 入力 N+6 N+9 N+7 N+8 tA クロック データ N–9 出力 N–8 N–7 N–6 N–5 N–4 N–3 N–2 N–1 N tPD 図1. REV. 0 入力タイミング ―5― N+1 AD9244 絶対最大定格1 テスト・レベルの説明 基準 ポイント Min 記号 Max 単位 ＋6.5 ＋6.5 ＋0.3 ＋6.5 ＋0.3 テスト・レベル I. 100%出荷テストが行われます。 II. 25℃で100%出荷テストが行われ、指定温度でサンプル・ テストが行われます。 III. サンプル・テストのみ。 IV. パラメータは設計および特性評価テストで保証されます。 V. パラメータは標準値のみです。 VI. 25℃で100%出荷テストが行われます。工業用温度範囲に ついては、設計および特性評価テストで保証されます。軍 用デバイスについては、最小および最大温度で100%出荷 テストが行われます。 電気関係 AVDD DRVDD AGND AVDD REFGND CLK＋、 CLK−、DCS DFS VIN＋、VIN− VREF SENSE REFB、REFT CML VR OTR D0∼D13 OEB AGND DGND DGND DRVDD AGND AGND −0.3 −0.3 −0.3 −6.5 −0.3 −0.3 AVDD＋0.3 V V V V V V AGND AGND AGND AGND AGND AGND AGND DGND DGND DGND −0.3 −0.3 −0.3 −0.3 −0.3 −0.3 −0.3 −0.3 −0.3 −0.3 AVDD＋0.3 AVDD＋0.3 AVDD＋0.3 AVDD＋0.3 AVDD＋0.3 AVDD＋0.3 AVDD＋0.3 DRVDD＋0.3 DRVDD＋0.3 DRVDD＋0.3 V V V V V V V V V V −65 −40 150 ＋150 ＋85 300 ℃ ℃ ℃ ℃ 環境関係2 接合温度 保管温度 動作温度 ピン温度（10秒） 注 1 上記の絶対最大定格リストを超えるストレスを加えると、デバイスに永久的な損 傷を与えることがあります。この定格はストレス定格のみを規定するものであり、 これらの規定値あるいはこの仕様書の動作セクションに記載した規定値を超える 条件で、デバイスが機能的に動作することを意味するものではありません。長期 間にわたって絶対最大定格条件で放置すると、デバイスの信頼性に影響を与える おそれがあります。 2 一 般 的 な 熱 抵 抗 は 、 θ JA＝ 5 0 . 0 ℃ / W 、 θ JC＝ 1 7 . 0 ℃ / W で す 。 こ れ ら の 値 は 、 EIA/JESD51-7に準拠して自然空冷で4層ボードを使って測定。 オーダー・ガイド モデル 温度範囲 パッケージ パッケージ・オプション AD9244BST-65 AD9244BST-40 AD9244-65PCB AD9244-40PCB −40∼＋85℃ −40∼＋85℃ 48ピンLQFPパッケージ 48ピンLQFPパッケージ ST-48 ST-48 評価ボード 評価ボード 注意 ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には4,000Vもの高圧の静 電気が容易に蓄積され、検知されないまま放電されます。AD9244は当社独自のESD保護回路 を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、回復不能の損傷を 生じる可能性があります。したがって、性能劣化や機能低下を防止するため、ESDに対する適 切な予防措置を講じることをお勧めします。 ―6― WARNING! ESD SENSITIVE DEVICE REV. 0 AD9244 VR VIN– VIN+ CML NIC DCS REFT REFT REFB REFB REFGND VREF ピン配置 48 47 46 45 44 43 42 41 40 39 38 37 AGND 1 36 SENSE AGND 2 35 DFS AVDD 3 34 AVDD AVDD 4 33 AGND AGND 5 32 AGND CLK– 6 AD9244 31 AVDD CLK+ 7 上面図 （実寸ではありません） 30 DGND 29 DRVDD NIC 8 28 OTR OEB 9 D0 (LSB) 10 27 D13 (MSB) 26 D12 D1 11 19 20 21 22 23 24 D9 DGND DRVDD D10 D4 18 D8 DRVDD 17 D7 16 D6 15 D5 14 DGND 25 D11 13 D3 D2 12 ピン機能の説明 ピン番号 記号 ピンの説明 1、2、5、32、33 AGND アナログ・グラウンド 3、4、31、34 AVDD アナログ電源電圧 6、7 CLK−、CLK＋ 差動クロック入力 8、44 NIC 内部接続なし 9 OEB デジタル出力イネーブル（アクティブ・ロー） 10 D0（LSB） 最下位ビット、デジタル出力 11∼13、16∼21、24∼26 D1∼D3、D4∼D9、 D10∼D12 デジタル出力 14、22、30 DGND デジタル・グラウンド 15、23、29 DRVDD デジタル電源電圧 27 D13（MSB） 最上位ビット、デジタル出力 28 OTR 範囲外インジケータ（ロジック“1”はOTRを示します。） 35 DFS データ・フォーマット選択 ストレート・バイナリの場合は AGND に接続 し、2の補数の場合はAVDDに接続します。 36 SENSE 内蔵リファレンス制御 37 VREF 内蔵リファレンス 38 REFGND リファレンス・グラウンド 39∼42 REFB、REFT 内蔵リファレンス・デカップリング 43 DCS 50%デューティ・サイクル安定器 50%デューティ・サイクル安定器をアク ティブにするにはAVDDに接続し、クロック・エッジを両方とも外部制御す るにはAGNDに接続します。 45 CML コモン・モード・リファレンス（0.5×AVDD） 46、47 VIN＋、VIN− 差動アナログ入力 48 VR 内部バイアス・デカップリング REV. 0 ―7― AD9244 積分非直線性（INL） INLは、個々のコードの負のフルスケールと正のフルスケール 仕様の定義 アナログ帯域幅（フル・パワー帯域幅） FFT分析で得られる基本周波数のスペクトル・パワーより3dB 少ないアナログ入力周波数です。 を結ぶ直線からの偏差を表わします。負のフルスケールとして 使用されるポイントは、最初のコード遷移より 1/2LSB 下にあ ります。正のフルスケールは、最後のコード遷移より1 1/2LSB 上のレベルにあります。偏差は、各コードの中央の位置と直線 の間の距離として測定されます。 アパーチャ遅延 クロックの立上りエッジの50%ポイントからアナログ入力がサ ンプリングされる瞬間までの遅延。 最小変換レート 最小周波数のアナログ信号のS/N比が、保証既定値よりも最大 3dBまで低下するクロック・レートをいいます。 アパーチャ不確定性（ジッター） アパーチャ遅延でのサンプル間変動です。 差動アナログ入力電圧範囲 フルスケール応答を生成するには、コンバータにピークtoピー ク差動電圧を印加する必要があります。ピーク差動電圧を計算 するには、1本のピンで電圧を実測し、その電圧とは180度の位 相差がある電圧を別のピンから引きます。ピークtoピーク差動 電圧を計算するには、入力位相を180度回転させ、再びピーク 測定を行います。これによって、2 つのピーク測定値の差が得 られます。 最大変換レート パラメータ・テストを実施するクロック・レートです。 ナイキスト・サンプリング アナログ入力の周波数成分がナイキスト周波数（ f CLOCK/2 ）を 下回る場合、これがナイキスト・サンプリングと呼ばれること があります。 範囲外からの回復時間 正のフルスケールの10%上から負のフルスケールの10%上まで の遷移の後、または負のフルスケールの10%下から正のフルス ケールの10%下までの遷移の後で、ADCがアナログ入力を再度 取り込むために要する時間をいいます。 微分非直線性（DNL、ノー・ミスコード） 理想的なADCでは、各コード遷移がちょうど1LSB離れた位置 で発生します。DNLは、この理想値からの偏差です。ノー・ミ スコードで 14 ビット分解能を保証するとは、全動作範囲で 16384コードすべてが出力されることを意味します。 電源除去比 下限の電源電圧で得られる値から上限の電源電圧で得られる値 までの、フルスケールにおける変化をいいます。 実効ビット数（ENOB） 与えられた入力周波数でのサイン波入力に対するデバイスの実 効ビット数は、次の式を使用して、その測定した SINAD から 計算できます。 信号対ノイズおよび歪み（SINAD）* rms信号振幅値と、ナイキスト周波数より下の全スペクトル成 分のrms値合計（DC以外の高調波を含む）との比です。 N＝(SINAD−1.76) / 6.02 S/N比（SNR）* rms信号振幅値と、ナイキスト周波数より下の全スペクトル成 分のrms値合計（6次までの高調波とDCを除く）との比です。 ゲイン誤差 最初のコード遷移は、負のフルスケールよりも 1/2LSB だけ上 のアナログ値で発生します。最後のコード遷移は、公称フルス ケールよりも1 1/2LSBだけ下のアナログ値で発生します。ゲイ ン誤差とは、最初と最後のコード遷移の実際の差の理想的な差 からの偏差です。 スプリアスフリー・ダイナミック・レンジ（SFDR）* 入力信号のrms振幅値とピーク・スプリアス信号との差をいい、 dB値で表します。 コモン・モード除去比（CMRR） VIN ＋と VIN −の上に現れるコモン・モード（ CM ）信号は、 理想的にはADCの差動フロントエンドによって排除されます。 VIN ＋と VIN −の両方を駆動するフルスケール CM 信号では、 CMRRは、フルスケール入力CM信号の振幅と排除されない信 号の振幅の比であり、dBFSで表わされます。 温度ドリフト オフセット誤差とゲイン誤差の温度ドリフトで、最初（25℃） の値から T MINまたは T MAXでの値までの最大変化が規定されま す。 IFサンプリング 値との比です。 エイリアシングの効果によって、 ADC は、必ずしもナイキス ト・サンプリングに限定されません。サンプリングされた周波 数が高い場合には、 ADC の出力で 1 次ナイキスト領域（ DC − fCLOCK/2）にエイリアスされます。サンプリングされた信号の 帯域幅がナイキスト領域と重なり合って自分自身にエイリアス されないように注意する必要があります。ナイキスト・サンプ リング性能は、クロック・ジッター（入力周波数の増大につれ て増大するジッターによって生じるノイズ）と入力SHAの帯域 幅によって制限されます。 全高調波歪み（THD）* 6次までの高調波成分のrms合計と、測定された入力信号のrms ツートーンSFDR* いずれかの入力周波のrms値と、ピーク・スプリアス成分のrms 値との比です。ピーク・スプリアス成分は、IMD積の場合とそ うでない場合があります。 オフセット誤差 主要なキャリー遷移は、 VIN ＋より 1/2LSB 下のアナログ値＝ VIN−について生じます。オフセット誤差は、そのポイントか らの実際の遷移の偏差になります。 * AC仕様は、dBc（信号レベルが低くなると劣化）またはdBFS（常にコンバータの フルスケールに換算）で表わすことができます。 ―8― REV. 0 AD9244 a DRVDD AVDD DRVDD DRVDD 200Ω DGND a. D0∼D13、OTR DGND AGND b. スリーステート （OEB） AVDD AVDD CLKバッファ 200Ω c. CLK＋、CLK− AVDD 200Ω AGND AGND d. VIN＋、VIN− e. DFS、DCS、SENSE 図2. REV. 0 等価な回路 ―9― AGND f. VREF、REFT、REFB、VR、CML AD9244 ― 特性 （特に指定のない限り、AVDD＝5.0V、DRVDD＝3.0V、CLKデューティ・サイクル安定器がイネーブルでfSAMPLE＝65MSPS、TA＝ 25℃、差動アナログ入力、コモン・モード電圧(VCM)＝2.5V、入力振幅(AIN)＝−0.5dBFS、VREF＝2.0V外部、FFT長＝8K） 0 100 S/N比 = 74.8dBc SFDR = 93.6dBc –20 90 –40 80 SFDR（dBFS） dBFSとdBc 振幅（dBFS） SFDR（dBc） –60 S/N比（dBFS） 70 –80 60 –100 50 –120 SFDR = 90dBc リファレンス線 40 0 5 10 15 20 周波数（MHz） 25 30 32.5 –30 TPC 1. fIN＝5MHzでのシングルトーンFFT –25 –20 –15 AIN（dBFS） –10 –5 0 TPC 4. fIN＝5MHzでのシングルトーンS/N比／SFDRと AINの関係 100 0 S/N比 = 74.0dBc SFDR = 87.0dBc SFDR（dBFS） –20 90 –40 80 dBFSとdBc 振幅（dBFS） S/N比（dBc） S/N比（dBFS） 70 SFDR（dBc） –80 60 SFDR = 90dBc リファレンス線 –100 50 –60 S/N比（dBc） 40 –30 –120 0 5 10 15 20 周波数（MHz） 30 32.5 25 TPC 2. fIN＝31MHzでのシングルトーンFFT –25 –20 –15 AIN（dBFS） –10 –5 0 TPC 5. fIN＝31MHzでのシングルトーンS/N比／SFDRと AINの関係 0 100 S/N比 = 68.0dBc SFDR = 59.5dBc –20 90 SFDR（dBFS） 80 dBFSとdBc 振幅（dBFS） –40 –60 70 –80 60 –100 50 S/N比（dBFS） SFDR（dBc） SFDR = 90dBc リファレンス線 S/N比（dBc） –120 0 5 10 15 20 周波数（MHz） 25 40 –30 30 30.72 TPC 3. fIN＝190MHz、fSAMPLE＝61.44MSPSでの シングルトーンFFT –25 –20 –15 AIN（dBFS） –10 –5 0 TPC 6. fIN＝190MHz、fSAMPLE＝61.44MSPSでの シングルトーンS/N比／SFDRとAINの関係 ― 10 ― REV. 0 12.2 75 73 11.8 73 71 11.5 2Vスパン 11.2 69 S/N比（dBc） 75 ENOB（ビット） SINAD（dBc） AD9244 2Vスパン 71 69 1Vスパン 1Vスパン 10.8 67 10.5 140 65 67 65 0 20 40 60 80 100 入力周波数（MHz） 120 0 TPC 7. SINAD/ENOBと入力周波数の関係 20 40 60 80 100 入力周波数（MHz） 120 140 TPC 10. S/N比と入力周波数の関係 –100 100 –95 95 SFDR（dBc） THD（dBc） 1Vスパン –90 1Vスパン –85 –80 –75 20 40 60 80 100 入力周波数（MHz） 85 80 2Vスパン 0 90 120 2Vスパン 75 140 0 TPC 8. THDと入力周波数の関係 20 40 60 80 入力周波数（MHz） 100 120 140 TPC 11. SFDRと入力周波数の関係 77 –92 –90 75 –88 +25°C +25°C THD（dBc） S/N比（dBc） –86 73 –40°C 71 –40°C –84 –82 –80 +85°C –78 69 +85°C 67 –76 –74 0 20 40 60 80 100 入力周波数（MHz） 120 0 140 TPC 9. S/N比と温度および入力周波数の関係 REV. 0 20 40 60 80 100 入力周波数（MHz） 120 TPC 12. THDと温度および入力周波数の関係 ― 11 ― 140 AD9244 100 –100 95 4次高調波 –95 SFDR、DCSオン S/N比／SFDR（dBc） 高調波（dBc） 90 3次高調波 –90 –85 85 SFDR、DCSオフ 80 75 S/N比、DCSオン 70 2次高調波 –80 65 S/N比、DCSオフ –75 0 20 40 60 80 100 120 60 140 30 35 40 入力周波数（MHz） TPC 13. 高調波と入力周波数の関係 45 50 55 デューティ・サイクル（%） 60 65 70 TPC 16. fIN＝2.5MHzでのS/N比／SFDRと デューティ・サイクルの関係 100 12.33 76 fIN = 2MHz fIN = 2MHz 12.17 75 SINAD（dBc） fIN = 10MHz 11.83 73 fIN = 20MHz 72 11.67 71 11.50 70 0 20 40 60 サンプル・レート （MSPS） 80 SFDR（dBc） 12.00 74 ENOB（ビット） 96 92 fIN = 10MHz 88 fIN = 20MHz 84 11.34 100 80 0 20 40 60 80 100 サンプル・レート （MSPS） TPC 14. SINADとサンプル・レートの関係 TPC 17. SFDRとサンプル・レートの関係 1.0 1.5 0.8 1.0 0.6 0.4 DNL（LSB） INL（LSB） 0.5 0 –0.5 0.2 0 –0.2 –0.4 –0.6 –1.0 –0.8 –1.0 –1.5 0 4096 8192 12288 16384 0 4096 8192 12288 16384 コード （14ビット） コード （14ビット） TPC 15. 代表的なINL TPC 18. 代表的なDNL ― 12 ― REV. 0 AD9244 代表的なIFサンプリング性能 0 100 SFDR（dBFS） S/N比 = 67.5dBc SFDR = 79.4dBc –20 90 –40 80 dBFSとdBc 振幅（dBFS） SFDR（dBc） –60 S/N比（dBFS） 70 –80 SFDR = 90dBc リファレンス線 60 S/N比（dBc） 50 –100 –120 0 5 10 15 20 周波数（MHz） 25 40 –30 30 32.5 TPC 19. fIN-1＝44.2MHzとfIN-2＝45.6MHz （AIN1＝AIN2＝−6.5dBFS）でのデュアルトーンFFT –25 –20 –15 AIN（dBFS） –10 –6 TPC 22. fIN-1＝44.2MHzとfIN-2＝45.6MHzでの デュアルトーンS/N比／SFDRとAINとの関係 100 0 –20 90 SFDR（dBFS） –40 80 S/N比（dBFS） dBFSとdBc 振幅（dBFS） S/N比 = 67.0dBc SFDR = 78.2dBc –60 70 SFDR（dBc） –80 60 –100 50 –120 40 –30 SFDR = 90dBc リファレンス線 S/N比（dBc） 0 5 10 15 20 周波数（MHz） 25 30 32.5 TPC 20. fIN-1＝69.2MHzとfIN-2＝70.6MHz （AIN1＝AIN2＝−6.5dBFS）でのデュアルトーンFFT 0 –20 –15 AIN（dBFS） –10 –6 TPC 23. fIN-1＝69.2MHzとfIN-2＝70.6MHzでの デュアルトーンS/N比／SFDRとAINとの関係 100 S/N比 = 65.0dBc SFDR = 69.1dBc SFDR（dBFS） –20 90 –40 80 dBFSとdBc 振幅（dBFS） –25 –60 S/N比（dBFS） 70 SFDR（dBc） –80 60 –100 50 –120 40 SFDR = 90dBc リファレンス線 S/N比（dBc） 0 5 10 15 20 周波数（MHz） 25 –30 30 32.5 TPC 21. fIN-1＝139.2MHzとfIN-2＝140.7MHz （AIN1＝AIN2＝−6.5dBFS）でのデュアルトーンFFT REV. 0 ― 13 ― –25 –20 –15 AIN（dBFS） –10 –6 TPC 24. fIN-1＝139.2MHzとfIN-2＝140.7MHzでの デュアルトーンS/N比／SFDRとAINとの関係 AD9244 100 0 –20 90 –40 80 dBFSとdBc 振幅（dBFS） S/N比 = 62.6dBc SFDR = 60.7dBc –60 SFDR（dBFS） S/N比（dBFS） 70 SFDR（dBc） –80 60 –100 50 –120 40 –30 SFDR = 90dBc リファレンス線 S/N比（dBc） 0 5 10 15 20 周波数（MHz） 25 30 32.5 TPC 25. fIN-1＝239.1MHzとfIN-2＝240.7MHz （AIN-1＝AIN2＝−6.5dBFS）でのデュアルトーンFFT –20 –15 AIN（dBFS） –25 –10 –6 TPC 28. fIN-1＝239.1MHzとfIN-2＝240.7MHzでの デュアルトーンS/N比／SFDRとAIN 95 0 SFDR（dBFS） S/N比 = 73.0dBFS THD = –89.5dBFS 90 –20 SFDR（dBc） 85 80 注: 240MHzで90dBFSより下の スパー・フロア S/N比（dBFS） dBFSとdBc 振幅（dBFS） –40 –60 –80 75 70 SFDR = 90dBc リファレンス線 65 –100 S/N比（dBc） 60 –120 05 10 15 20 周波数（MHz） 25 55 –21 30 32.5 TPC 26. fIN＝240MHz、AIN＝−8.5dBFSでの トランスとバランによるADC入力の駆動 –18 –15 –12 –9 AIN（dBFS） –6 –3 0 TPC 29. fIN＝240MHzでのトランスとバランによる ADC入力の駆動におけるS/N比／SFDRとAINとの関係 105 95 100 90 95 85 90 80 SFDR（dBFS） dBFSとdBc 振幅（dBFS） SFDR（dBc） 85 80 S/N比（dBFS） 75 70 75 65 70 60 SFDR = 90dBc リファレンス線 S/N比（dBc） 65 0 50 100 150 入力周波数（MHz） 200 TPC 27. CMRRと入力周波数の関係 （AIN＝0dBFS、CML＝2.5V） 55 –21 250 –18 –15 –12 –9 AIN（dBFS） –6 –3 0 TPC 30. fIN＝190MHzでのトランスとバランによる ADC入力の駆動におけるS/N比／SFDRとAINの関係 ― 14 ― REV. 0 AD9244 動作原理 2.5V AD9244は、単電源14ビットの高性能なADCです。広いダイナ 1.5V VIN+ 1.5V AD9244の差動入力スパンは、VREFピンでの電位と等しくな ります。VREFの電位は、AD9244の内蔵リファレンスまたは 外部ソースから得られます。 差動アプリケーションでは、入力スパンの中心点は入力信号の コモン・モード・レベルです。シングルエンド・アプリケー ションでは、中心点は一方の入力ピンに印可されたDC電位で、 信号は反対側の入力ピンに与えられます。図3a∼3cに、さまざ まなシステム構成を示します。 図3a. REFB 0.1µF コモン・モード電圧＝2Vでの2Vp-p差動入力 3.0V 1.0V AD9244 33Ω 33Ω VIN+ 20pF 0.1µF VINREFT 2V 10µF + 0.1µF VREF 0.1µF SENSE 10µF + REFB 0.1µF REFGND 図3b. コモン・モード電圧＝2Vでの2Vp-pシングルエンド入力 2.5V AD9244 CML 3.0V 0.1µF 2.0V 33Ω VIN+ 50Ω 0.1µF 20pF VIN– 33Ω + 2.0V REFT 0.1µF 2V 3.0V 10µF + VREF REFB 0.1µF 10µF 0.1µF SENSE REFGND 図3c. コモン・モード電圧＝2.5Vでの2Vp-p差動入力 図4は、AD9244アナログ入力の簡略化したモデルであり、アナ ログ入力（VIN＋、VIN−）とリファレンス電圧（VREF）と の関係を示します。なお、これは単に記号的なモデルであり、 AD9244の内部には実際の負電圧は存在しません。フラッシュ ADC 内の抵抗ラダーの上下端に加えられる電圧の場合と同様 に、値VREF/2もADCコアへの最小と最大の入力電圧を規定し ます。 AD9244 VIN+ +VREF/2 + – VIN– 図4. REV. 0 VREF 0.1µF 10µF + SENSE REFGND ADCは、クロックの立上りエッジでアナログ入力をサンプリン グします。クロックがローレベルの間、入力SHAはサンプル・ アナログ入力とリファレンスの概要 + 10µF 0.1µF 2V 2.5V REFT VIN– 33Ω AD9244のデューティ・クロック安定器（DCS）は、外部から 与えられるデューティ・サイクルとは無関係に、独自の内部立 下りエッジを生成して内部の 50% デューティ・サイクル・ク ロックを作成します。ストレート・バイナリまたは2 の補数の 出力フォーマットの制御は、DFSピンで行います。 モードです。クロックがロジック・ハイ・レベルに遷移すると、 SHAはホールド・モードになります。クロックの立上りエッジ の直前または直後にシステム障害が発生したり、過度のクロッ ク・ジッターが発生したりすると、SHAが誤った入力値を取り 込むことがありますので、これらを最小限に抑える必要があり ます。 0.1µF 20pF 50Ω AD9244は、コスト効果の高いCMOSプロセスで実装された特 許取得済み広帯域入力サンプル／ホールド・アンプ（SHA）を 備え、キャリブレートされた 10 段パイプライン・アーキテク チャを採用しています。最後の段を除くパイプラインの各段は、 低分解能のフラッシュ ADC 、スイッチト・キャパシタ DAC 、 ステージ間残余アンプ（MDAC）で構成されます。MDACは、 再生されたDAC出力とパイプライン内の次の段へのフラッシュ 入力との差を増幅します。各段では冗長な1ビットを使用して、 フラッシュADC誤差のデジタル補正を行います。最後の段は、 フラッシュADCのみの構成です。 パイプライン・アーキテクチャでは、パイプライン遅延やレイ テンシが生じる代りに、大きなスループット・レートが実現し ます。コンバータは、クロック・サイクルごとに新しい入力サ ンプルを取り込みますが、図1 に示すように、変換を完全に処 理して出力するには8 クロック・サイクルが必要です。多くの アプリケーションでは、このくらいのレイテンシは問題ではあ りません。デジタル出力は、範囲外インジケータ（OTR）と共 に出力バッファにラッチされ、出力ピンを駆動します。 AD9244の出力ドライバは、5Vまたは3.3Vのロジック・ファミ リーとインターフェースをとるように設定できます。 AD9244 33Ω ミック・レンジのナイキスト・サンプリングに加えて、 240MHzまで広帯域のアナログ入力によって優れたIFアンダー サンプリング性能を実現するよう設計されています。 ― 15 ― ∑ V 14 CORE ADCコア –VREF/2 AD9244の等価なアナログ入力 AD9244 差動入力構造によって、ユーザーは簡単にシングルエンド動作 または差動動作用の入力を設定できます。 ADC の入力構造に よって、入力信号の DC オフセットを、コンバータの入力スパ ンに関わらず変化させることができます。特に、ADCコアへの 入力は、VIN＋とVIN−の入力ピンに加えられる電圧の差と定 義できます。 これは、次の式で表されます。 VCORE＝VIN＋−VIN− (1) これによって差動入力段の出力が定義され、ADCコアへの入力 が行われます。電圧 V COREは、次の条件を満たす必要がありま す。 −VREF/2＜VCORE＜VREF/2 VIN＋、VIN−、VREF、およびAD9244のアナログ入力範囲の 関係の詳細については、表IとIIを参照してください。 アナログ入力の動作 図5に、750MHzの差動SHAで構成されるAD9244のアナログ 入力の等価回路を示します。SHAの差動入力構造はフレキシブ ルであり、差動入力またはシングルエンド入力に簡単にデバイ スを構成できます。アナログ入力VIN＋とVIN−は相互に置き 換え可能ですが、VIN＋ピンとVIN−ピンへの入力を交換する と、データが反転します（出力ワードが補数になります）。 S CH (2) S CS VREFは、VREFピンでの電圧です。 VIN+ 式(1)と(2)による入力電圧VIN＋とVIN−への制限のほかにも、 以下の条件での電源電圧を使用することから入力における限界 もあります。 AGND−0.3V＜VIN＋＜AVDD＋0.3V CPIN, PAR S – H + VIN– CPIN, PAR CS CH (3) AGND−0.3V＜VIN−＜AVDD＋0.3V S AGND の公称値は 0V であり、 AVDD の公称値は 5V です。 VIN＋とVIN−に対する有効な入力の範囲は、式(2)と(3)の両 図5. AD9244 SHAのアナログ入力 方の条件を満たす組み合わせになります。 表 I. アナログ入力構成の概要 入力範囲（V） VIN−* 入力CM 電圧 注記 0.5∼1.5 1.0 1.0 段階のある入力応答アプリケーションに最適。 2.0 1∼3 2.0 2.0 シングルエンド・モード用に最適なノイズ性能。 通常、ヘッドルーム問題のために VCC ＞ 5V の 低歪みオペアンプが必要。 1.0 2.25∼2.75 2.75∼2.25 2.5 ADCのナイキスト周波数を大きく超える最適な フルスケールTHD性能とSFDR性能。 2.0 2.0∼3.0 3.0∼2.0 2.5 差動モード用に最適なノイズ性能。 アプリケーションに適したモード。 入力接続 カップリング 入力 スパン（V） VIN＋* シングル エンド DCまたはAC 1.0 差動 DCまたはAC * データ反転が必要な場合には、VIN＋とVIN−を交換できます。 表 II. リファレンス構成の概要 リファレンス動作モード 接続 接続先 得られるVREF（V） 内部 内部 内部 SENSE SENSE R1 R2 SENSE VREF VREF AGND VREFとSENSE SENSEとREFGND AVDD 1 2 1≦VREF≦2.0 VREF＝(1＋R1/R2) 1≦VREF≦2.0 外部 入力スパン（VIN＋∼VIN−） （Vp-p） 1 2 1≦SPAN≦2 (SPAN＝VREF) SPAN＝外部リファレンス 外部リファレンス ― 16 ― REV. 0 AD9244 差動入力またはシングルエンド入力に対する最適なノイズ性能 とDC直線性性能は、最大の入力信号電圧スパン（2V入力スパ ン）で、かつVIN＋とVIN−の入力インピーダンスが整合する 場合に得られます。2V入力スパンと1V入力スパンの間で、DC 直線性性能の低下はわずかですが、S/N比は1V入力スパンで低 くなります。 ADCがオペアンプによって駆動され、容量性負荷がオペアンプ の出力側に切り替わると、出力がその実効出力インピーダンス によって瞬間的に低下します。出力が回復する際に、リンギン グが発生することもあります。この対策として、図6 に示すよ うに、オペアンプとSHA入力の間に直列抵抗RSを接続できます。 並列容量も電荷供給源として機能し、サンプリング・コンデン サCSが必要とする電荷を供給したり吸収して、オペアンプの出 力での過渡電流をさらに低減します。 VCC RS 33Ω AD9244 VIN+ RS 33Ω VEE + 20pF VIN– VREF 10µF 0.1µF SENSE REFCOM 図6. 差動動作モード（ACまたはDC結合入力）は、広い周波数範囲 で最適なSFDR性能を実現します。差動モードは、最も厳しい 条件が求められるスペクトル・ベースのアプリケーション（デ ジタル情報へのダイレクトIF変換）に使用できます。 すべてのアプリケーションが差動動作用の信号条件を備えてい るわけではありません。このため、シングルエンドから差動へ の変換が必要になることがあります。 DC 結合を必要としない システムで AD9244 用の差動入力信号を生成するには、セン ター・タップ付きのRFトランスが最適です。RFトランスには、 ノイズや歪みによる劣化なしに、ADCを差動モードで動作でき るという長所があります。ほかにも、RFトランスには、信号源 とADCの間の電気的アイソレーションが可能といった利点があ ります。 このデータシートの差動入力特性試験は、図7 の構成で行いま した。この回路では、 1:1 のインピーダンス比を持つ MiniCircuits 社の RF トランス（モデル T1-1T ）を使用しています。 信号源に50Ωのソース・インピーダンスがあると想定していま す。トランスの2 次センター・タップによって、差動入力信号 にDCコモン・モード電圧を加えることができます。図7では、 センター・タップを抵抗分割器に接続し、半分の電源電圧を提 供しています。AD9244のCMLピンにもセンター・タップを接 続できます。 IF サンプリング・アプリケーション（ 70MHz ＜ fIN＜200MHz）の場合には、VIN＋とVIN−の間の20pF差動コ ンデンサを低減するか除去することをお勧めします。 AVDD SHA入力をオペアンプから絶縁している抵抗 RS 33Ω 0.1µF VIN+ この抵抗の最適なサイズは、ADCのサンプリング・レート、選 択したオペアンプ、特定のアプリケーションなど、いくつかの 要因によって異なります。ほとんどのアプリケーションでは、 30∼100Ωの抵抗で十分です。 ノイズに敏感なアプリケーションの場合は、AD9244の非常に 広い帯域幅が有害になることもあります。その場合は、直列抵 抗または並列コンデンサ（あるいはその両方）を接続すると、 ローパス・フィルタが形成されて、ADCの入力における広帯域 ノイズの制限に役立ちます。 VIN ＋と VIN −を駆動するソー ス・インピーダンスは整合している必要があります。整合して いないと、S/N比、THD、SFDRの性能が低下することがあり ます。 1kΩ REFT 0.1µF 50Ω 1kΩ 20pF AD9244 0.1µF 10µF REFB 0.1µF VIN– Mini-Circuits社の T1-1T RS 33Ω 図7. トランス結合入力 図8の回路は、AD9244に差動直結信号を印加する方法を示して います。シングルエンド信号から差動信号を得るために、 AD8138アンプを使用しています。 10µF + 5V 0.1µF アナログ入力の差動駆動 AD9244の入力構造は非常にフレキシブルで、シングルエンド 入力または差動入力とインターフェースをとることができま す。 10µF + 0.1µF 1kΩ 0V 0.1µF 1kΩ 1V p-p 499Ω VIN+ REFT 20pF AD8138 50Ω 0.1µF AVDD 33Ω 475Ω 最適な動作モード、アナログ入力範囲、対応するインター フェース回路は、アプリケーションの性能条件と電源オプショ ンによって決まります。 AD9244 0.1µF 10µF REFB 499Ω 0.1µF VIN– 差動動作では、相互に 180 度位相のずれた 2 つの等しい信号で VIN＋とVIN−を同時に駆動する必要があります。 REV. 0 + ― 17 ― 499Ω 図8. 33Ω AD8138差動オペアンプ付きの直結駆動回路 + AD9244 リファレンスの動作 ピンによるリファレンスの設定 AD9244 は、 1V または 2V の出力生成をピン設定できるバン ド・ギャップ・リファレンスを内蔵しています。2 本の外付け 抵抗を接続すれば、1∼2Vのリファレンスを生成できます。も う1 つの方法は、後述するように高い精度やドリフト性能が必 要な設計の場合に外部リファレンスを使用することです。図9a に、AD9244の内蔵リファレンスの簡略化したモデルを示しま す。リファレンス・アンプは、 1V の固定リファレンスをバッ ファします。リファレンス・アンプA1からの出力は、VREFピ ンで得られます。前述のように、ADCのフルスケール差動入力 スパンはVREFピンでの電圧によって決まります。 VREFピンとSENSEピンを短絡すると、内蔵リファレンス・ア ンプがユニティ・ゲイン・モードになるため、VREF出力は1V になります。SENSEピンとREFGNDピンを短絡すると、内蔵 リファレンス・アンプがゲイン 2.0 に設定され、 VREF 出力は 2.0Vになります。 抵抗によるリファレンスの設定 図 10 に、 2 本の外付け抵抗を接続して、 1.0V や 2.0V 以外のリ ファレンスを生成する方法の例を示します。次の式で、 R1 と R2の適切な値を求めます。 VREF＝1V×(1＋R1/R2) AD9244 これらの抵抗は、2∼10kΩの範囲内にする必要があります。こ こに示した例では、 R1 ＝ 2.5kΩ 、 R2 ＝ 5kΩ です。上式から、 VREFピンのリファレンスは1.5Vになります。これによって、 差動入力スパンが1.5Vp-pに設定されます。ミッドスケール電 圧も、VIN−をVREFに接続してVREFに設定できます。 ADCへ REFT 2.5V A2 REFB 3.25V AD9244 33Ω VIN+ 1.75V 20pF 2.5V VREF 1.5V 1V R 10µF R1 2.5kΩ 0.1µF VREFピンに現われる電圧と内蔵リファレンス・アンプA1の状 態は、 SENSE ピンでの電圧によって決まります。ロジック回 路には、 SENSE ピンの電圧を監視するコンパレータが内蔵さ れています。表IIに、さまざまなリファレンス・モードをまと めました。これについて、以下に説明します。 AD9244の内部回路で使用する実際のリファレンスは、REFT ピンとREFBピンに現われます。これらのピンの電圧は、電源 電圧の半分または CML に関して対称です。正しい動作を実現 するには、2 つのピンをデカップリングするコンデンサ・ネッ トワークを接続する必要があります。図9bに、推奨のデカップ リング・ネットワークを示します。 REFT と REFB の間に現わ れるリファレンスのターンオン時間は約 10ms です。パワーダ ウン・モード動作では、必ずこれを考慮に入れてください。 VREFピンをREFGNDピンにバイパスし、10µFのタンタル・ コンデンサと低インダクタンスの0.1µFセラミック・コンデン サを並列接続してください。 0.1µF + 10µF 0.1µF REFT AD9244 0.1µF 10µF REFB 0.1µF REFGND 図10. 抵抗によるリファレンスの設定 （1.5Vp-pの入力スパン、VCM＝2.5Vによる差動入力） 等価なリファレンス回路 VREF VREF R REFGND 図9a. REFT SENSE R2 5kΩ SENSE ディスエーブル ロジック A1 0.1µF VIN– 33Ω A1 0.1µF* + 10µF 外部リファレンスの使用 外部リファレンスを使用するには、SENSEピンをAVDDに接 続して、内蔵リファレンスをディスエーブルにする必要があり ます。AD9244には、外部リファレンスの駆動条件を簡単にす る内蔵リファレンス・バッファA2（図9aを参照）があります。 外部リファレンスは、5kΩ（±20%）の負荷を駆動できる必要 があります。リファレンスの帯域幅は、リファレンスによるノ イズを最小限に抑えるために、故意に狭くしています。このた め、外部から高周波でVREFを駆動することはできません。 図11に、VIN−とVREFの両方を駆動する外部リファレンスの 例を示します。この場合、コモン・モード電圧と入力スパンの 両方が、VREFの値に直接に依存します。入力スパンと入力ス パンの中心は、どちらも外部VREFに一致します。したがって、 有効な入力範囲は(VREF＋VREF/2)∼(VREF−VREF/2)とな ります。たとえば、2.048Vの外部リファレンスである高精度リ ファレンス・パーツ REF191 を使用すると、入力スパンは 2.048Vになります。この場合、AD9244の1LSBは0.125mVに 対応します。最小10µFのコンデンサと0.1µFの低インダクタン ス・セラミック・コンデンサを並列接続して、リファレンス出 力をAGNDにデカップリングする必要があります。 REFGND REFB VREF + VREF/2 0.1µF VIN+ 20pF * REFT/REFBピンのできるだけ近くに配置します 5V 0.1µF 図9b. リファレンス・デカップリング AD9244 33Ω VREF – VREF/2 VREF 10µF 33Ω 0.1µF REFT VIN– 0.1µF VREF 0.1µF 10µF + REFB 0.1µF AVDD 図11. ― 18 ― SENSE 外部リファレンスの使用 REV. 0 AD9244 表III. 出力データ・フォーマット 入力（V） 条件（V） ストレート・バイナリ出力モード 2の補数モード OTR VIN＋−VIN− VIN＋−VIN− VIN＋−VIN− VIN＋−VIN− VIN＋−VIN− ＜−VREF−0.5LSB ＝−VREF ＝0 ＝＋VREF−1.0LSB ＞＋VREF−0.5LSB 00 0000 0000 0000 00 0000 0000 0000 10 0000 0000 0000 11 1111 1111 1111 11 1111 1111 1111 10 0000 0000 0000 10 0000 0000 0000 00 0000 0000 0000 01 1111 1111 1111 01 1111 1111 1111 1 0 0 0 1 デジタル入／出力 OTR データ出力 1 1111 1111 1111 0 1111 1111 1111 0 1111 1111 1110 デジタル出力 表IIIに、ADC入力、OTR、デジタル出力フォーマットの関係 を示します。 0 0 1 0000 0000 0001 0000 0000 0000 0000 0000 0000 –FS –FS – 1/2 LSB 図12. デジタル出力ドライバの注意事項 AD9244の出力ドライバは、DRVDDを5Vまたは3.3Vに設定す ることで、それぞれ5V または3.3V のロジック・ファミリーに 接続できるように設定できます。出力ドライバは、多種多様な ロジック・ファミリーを駆動するために十分な出力電流を提供 できる設計になっています。しかし、大きな駆動電流が電源に グリッチを生じさせる傾向があり、コンバータ性能に影響を与 えることがあります。ADCで大きな容量性負荷や大きなファン アウトを駆動する必要のあるアプリケーションでは、外部バッ ファやラッチが必要になることがあります。 REV. 0 OTR –FS + 1/2 LSB データ・フォーマット選択（DFS） AD9244のデジタル出力は、ストレート・バイナリまたは2の補 数データに設定できます。ストレート・バイナリの場合は、 DFSピンをAGNDに接続します。2の補数の場合は、DFSピン をAVDDに接続します。 範囲外（OTR） アナログ入力電圧がADCの入力範囲を超えると、範囲外条件が 成立します。OTRは、サンプリングされた特定の入力電圧に対 応するデータ出力と一緒に更新されるデジタル出力です。した がって、OTRにはデジタル・データと同じパイプライン・レイ テンシがあります。図12に示すように、アナログ入力電圧がア ナログ入力範囲内であれば、OTRはローになり、アナログ入力 電圧が入力範囲を超えると、OTRはハイになります。アナログ 入力が入力範囲内に戻ってもう1つ変換が完了するまで、OTR はハイの状態のままです。OTRとMSBのANDをとって反転す ると、オーバーフロー／アンダーフロー状態を検出できます。 表 IV に、 NAND ゲートを使用する図 13 のオーバーフロー／ア ンダーフロー回路の真理値表を示します。AD9244のプログラ マブルなゲイン設定を必要とするシステムでは、8 クロック・ サイクル後に、範囲外条件を検出できます。このため、ゲイン 選択を繰り返す必要はありません。 OTR は、デジタル・オフ セットとゲイン・キャリブレーションにも使用できます。 +FS – 1 LSB +FS +FS – 1/2 LSB OTR、入力電圧、出力データの関係 表IV. 出力データ・フォーマット OTR MSB アナログ入力の状態 0 0 範囲内 0 1 範囲内 1 0 アンダーフロー 1 1 オーバーフロー MSB OVER = 1 OTR MSB 図13. UNDER = 1 オーバーフロー／アンダーフローのロジック デジタル出力イネーブル機能（OEB） AD9244にはスリーステート機能があります。OEBピンがロー の場合、出力データ・ドライバが有効です。OEBピンがハイの 場合には、出力データ・ドライバが高インピーダンス状態に なっています。これは、データバスへの高速アクセスには向い ていません。なお、OEBはデジタル電源（DRVDD）を基準と するので、その電源電圧を超えてはいけません。 ― 19 ― AD9244 クロックの概要 AD9244には、シングルエンド・クロックまたは差動クロック を受け付けるフレキシブルなクロック・インターフェースがあ ります。2 つの外部コンデンサを使用すると、内部バイアス電 圧によって AC 結合が容易になります。 AD9226 のシングルピ ン・クロック方式との下位互換性を維持するために、AD9244 は、 CLK −ピンを接地して CLK ＋を駆動することによって、 DC結合されたシングルピン・クロックで動作できます。 CLK−ピンが接地されていないとき、CLK＋ピンとCLK−ピ ンは、差動クロック・レシーバとして機能します。 CLK ＋が CLK −より大きいとき、 SHA はホールド・モードになってい ます。CLK＋がCLK−より小さいときは、SHAはトラック・ モードになっています（図 14 のタイミングを参照）。 SHA は、 クロックの立上りエッジ（CLK＋ − CLK−）でトラックから ホールドに切り替わります。特に高周波アナログ入力の場合、 この遷移でのタイミング・ジッターを最小限に抑えるようにし てください。 シングルエンド入力やサイン波入力でクロックを駆動する場合 など、ADCへの50%デューティ・サイクルを維持することが難 しい場合もあります。正確な50%クロックを提供するという制 約を緩和するため、ADCにはオプションの内部デューティ・サ イクル安定器（DCS）があります。DCSを使用すれば、クロッ クの立上りエッジを最小限のジッターで通過させ、入力クロッ クの立下りエッジとは無関係に立下りエッジを補間することが できます。DCSの詳細については後述します。 クロック入力の注意事項 アナログ入力は、クロックの立上りエッジでサンプリングされ ます。このエッジでのタイミング変動やジッターによって、サ ンプリングされた入力電圧に誤差が生じます。誤差の大きさは、 入力信号のスルーレートとタイミング変動の量に比例します。 したがって、AD9244の優れた高周波SFDR特性とS/N比特性を 維持するには、クロック・エッジをできるだけきれいに保つこ とが重要です。 クロックは、アナログ信号のように扱ってください。クロッ ク・ドライバには、デジタル・ロジックやノイズを伴う回路と 共有する電源を使用してはいけません。クロック・パターンは、 ノイズを伴うパターンと並行に配置しないでください。対称に 配置された1 対の差動クロック信号を使用すると、環境に関連 するコモン・モード・ノイズの影響を受けにくくなります。 クロック・レシーバは、差動コンパレータのように機能します。 CLK入力で、クロック信号がゆっくり変化すると、急速に変化 した場合に比べて多くのジッターが発生します。クロックを低 振幅のサイン波入力で駆動することはお勧めしません。分周回 路を通じて高速のクロックを実行すれば、立上り／立下り時間 が短縮されるため、多くのシステムでジッターを最小限に抑え ることができます。 CLK+ クロック入力モード 図15a∼eに、クロック・レシーバの動作モードを示します。図 15aに、CLK＋とCLK−に直結された差動クロックを示します。 このモードでは、 CLK ＋信号と CLK −信号のコモン・モード は1.6Vに近くなるはずです。図15bには、シングルエンドのク ロック入力を示します。コンデンサは、CLK−ピンでの内部バ イアス電圧（約 1.6V ）をデカップリングして、 CLK ＋ピンの スレッショールドを確立します。図 15c には、 AD9226 との下 位互換性を示します。このモードでは、CLK−を接地し、 CLK＋のスレッショールドを1.5Vにしています。図15dには、 2つのコンデンサを接続してAC結合する差動クロックを示しま す。図15eの回路を使用すれば、シングルエンド・クロックの AC結合も可能です。 AD9244 CLK– 図15a. CLK+ AD9244 図 15a または図 15d の差動クロック回路を使用していると、 CLK−が250mV未満に低下した場合に、クロック・レシーバ のモードが変化して変換誤差が生じることがあります。クロッ クが AC 結合または DC 結合されているときには、 CLK −を 250mVより上にすることが重要です。 CLK– 差動クロック入力（DC結合） 1.6V CLK– 0.1µF AGND 図15b. シングルエンド・クロック入力（DC結合） CLK+ SHAが ホールド・ モード SHAが トラック・ モード CLK+ AD9244 CLK– CLK– CLK+ AGND 図14. SHAのタイミング 図15c. シングルエンド入力（AD9226とのピン互換性を保持） ― 20 ― REV. 0 AD9244 がクロック状態から直接影響を受けるようになります。CLK＋ がハイの場合、 SHA はホールド・モードになります。 CLK ＋ がローの場合、SHAはトラック・モードになります。TPC 16 に、クロック安定器を使用する利点を示します。 DCS ピンを AVDDに接続すると、AD9244で内部クロック安定化機能が実 装されます。DCSピンをグラウンドに接続すると、AD9244は 内部タイミング回路で外部クロックの両方のエッジを使用する ようになります（タイミング条件については、仕様を参照して ください）。 CLK+ AD9244 CLK– 100pF – 0.1µF 図15d. グラウンドとデカップリング 差動クロック入力（AC結合） 0.1µF アナログ・グラウンドとデジタル・グラウンド 高速、高分解能のシステムでは、正しいグラウンドを設定する ことが大切です。多層プリント回路ボード（PCB）を使って、 最適なグラウンドと電源供給を行うことをお勧めします。電源 プレーンとグラウンド・プレーンの使用には、顕著な利点があ ります。たとえば、次のようなものです。 CLK+ AD9244 1.6V CLK– 1. 信号パスとそのリターン・パスによって囲まれるループ領 0.1µF 域が最小になります。 2. グラウンド・パスと電源パスに対応するインピーダンスが AGND 最小になります。 3. 電源プレーン、PCB 絶縁体、グラウンド・プレーンによっ 図15e. シングルエンド・クロック入力（AC結合） て、固有の分布コンデンサが形成されます。 クロックの消費電力 AD9244が消費する電力の大部分は、アナログ電源から得られ ます。ただし、クロック速度が低下すると、デジタル電源電流 が減少します。図16に、電力とクロック・レートの関係を示し ます。 600 550 AD9244-65 電力（mW） 500 アナログ電源のデカップリング AD9244では、アナログ電源回路、デジタル電源回路、グラウ 450 ンド回路が別になっており、敏感なアナログ信号のデジタル信 号による悪影響を最小限に抑えるために役立ちます。一般に、 AVDD（アナログ電源）は、AGND（アナログ・グラウンド） にデカップリングしてください。 AVDD ピンと AGND ピンは 隣接しています。図17に、アナログ電源対の推奨デカップリン グを示します。 0.1µF のセラミック・チップ・コンデンサと 10µFのタンタル・コンデンサによって、広い周波数範囲でイン ピーダンスが十分に低いものになります。デカップリング・コ ンデンサ（特に0.1µFの場合）は、できるだけピンの近くに配 置してください。 400 350 AD9244-40 300 250 200 0 10 図16. 20 30 40 50 サンプル・レート （MHz） 60 70 消費電力とサンプル・レートの関係 クロック安定器（DCS） AD9244のクロック安定器は、ADCがクロック・デューティ・ サイクルの変動の影響を受けないようにする回路です。クロッ ク入力デューティ・サイクルとは無関係に、クロック・デュー ティ・サイクルを内部で50%に復元することで、システム・ク ロックの制約を緩和します。クロックの立上りエッジ（サンプ リング・エッジ）が低ジッターであることは必要ですが、立下 りエッジはチップ内で生成されます。 クロック安定器は、ディスエーブルにする方がよいこともあり ます。クロック周波数を変更したり完全に停止させたときには、 ディスエーブルにする必要があります。なお、 AC 結合された クロックでは、クロックを停止させることはお勧めできません。 クロック周波数が変更されると、クロック安定器が新しい速度 で安定するまでに100クロック・サイクル以上かかることがあ ります。安定器をディスエーブルにすると、内部スイッチング REV. 0 入力信号に混入するノイズを最小限に抑えるレイアウトを設計 することが重要です。デジタル入力信号は、入力信号パターン と並行に配置せず、入力回路から離してください。AD9244で はアナログ・グラウンド・ピンとデジタル・グラウンド・ピン が別になっていますが、これらはアナログ部分として扱ってく ださい。AGNDピンとDGNDピンは、AD9244の真下で接続す る必要があります。電源とグラウンドのリターン電流が入念に 管理されている場合には、ADCの下のグラウンド・プレーンを 厚くすることも可能です。 10µF + AVDD 0.1µF* AD9244 AGND * 電源ピンのできるだけ近くに配置します 図17. アナログ電源のデカップリング デジタル電源のデカップリング AD9244でのデジタル動作は、補正ロジックと出力ドライバの2 つのカテゴリに分類できます。内部補正ロジックでは、主にク ロックの遷移時に比較的小さいサージ電流が流れます。出力ド ライバには、出力ビットの状態変化時に大きな電流インパルス が流れます。これらの電流の大きさと継続時間は、出力ビット での負荷の関数になります。大きな容量性負荷は避けるように してください。 ― 21 ― AD9244 図18に示すデジタル・デカップリングでは、0.1µFのセラミッ ク・チップ・コンデンサと10µFのタンタル・コンデンサが適し ています。デカップリング・コンデンサ（特に 0.1µF の場合） は、できるだけピンの近くに配置してください。データ・ピン での合理的な容量性負荷は、ビット当たり20pF未満です。大き なデジタル負荷を伴うアプリケーションでは、デジタル・デ カップリングを増やしたり、外部のバッファ／ラッチを使用す ることを検討してください。 完全なデカップリング方式では、低周波リップルを問題になら ないレベルまで減らすために、電源コネクタに大きなタンタ ル・コンデンサまたは電解コンデンサを接続することがありま す。 10µF + DRVDD 0.1µF* AD9244 DGND *電源ピンのできるだけ近くに配置します 図18. デジタル電源のデカップリング CML AD9244には、電源電圧の半分のリファレンス・ポイントがあ ります。これは、 AD9244 の内部アーキテクチャで使用され、 0.1µFのコンデンサでデカップリングする必要があります。最 大300µAの負荷をソースまたはシンクします。これ以上の電流 が必要な場合には、 CML ピンをアンプでバッファしてくださ い。 VR VRは、AD9244の内部バイアス・ポイントです。0.1µFのコン デンサで、AGNDにデカップリングする必要があります。 CML 0.1µF 図19. AD9244 VR 0.1µF CML/VRのデカップリング 評価ボード アナログ入力構成 アナログ入力構成の概要を表 V に示します。評価ボード上の AD9244のアナログ入力は、コネクタS4を介するトランスまた はコネクタS2を介するAD8138アンプによって差動的に駆動し たり、コネクタS3を介するシングルエンド方式で直接駆動した りできます。トランスまたはAD8138アンプを使用するときに は、シングルエンド信号から差動信号に変換するように AD9244評価ボードに両方のデバイスが構成されるので、シン グルエンド・ソースを使用できます。最適な AD9244 性能は、 入力トランスを使用して500kHz より上で実現します。トラン スを介してAD9244を駆動するには、はんだ付け可能なジャン パJP45とJP46を接続します。DCバイアスは、抵抗R8とR28に よって提供されます。評価ボードには、スルーホール・トラン スと表面実装トランスの場所があります。低周波数を必要とす るアプリケーションやDCアプリケーションでは、AD8138を使 用できます。AD8138は、優れた歪み性能とノイズ性能を提供 しつつ、 30MHz までの入力バッファリングをします。詳細に ついては、AD8138のデータシートを参照してください。 AD8138を使用してAD9244を駆動するには、トランス（T1ま たはT4）を除去し、はんだ付け可能なジャンパJP42とJP43を 接続します。AD9244は、S3を介してシングルエンド方式で直 接駆動でき、JP5を除去または挿入することによって、AC結合 または DC 結合が可能です。この方法で評価ボードを実行する には、トランス（ T1 または T4 ）を除去し、はんだ付け可能な ジャンパJP40とJP41を接続します。AD9244の入力をこのアプ リケーションでの正しいコモン・モード・レベルにバイアスす るために、抵抗R40、R41、R8、R28を使用します。 リファレンス設定 このデータシートのリファレンスのセクションで既に述べたよ うに、AD9244は、内蔵リファレンスまたは外部リファレンス を使用するよう設定できます。AD9244評価ボードには、外部 リファレンスD3とリファレンス・バッファU5があります。希 望するリファレンス設定を選択するには、ジャンパJP8とJP22 ∼JP24を使用します（表VI）。 クロック設定 AD9244評価ボードは、最適な性能を実現するとともに、ユー ザーが簡単に設定できるように設計されています。クロック入 力を設定するには、まず、はんだ付け可能なジャンパ JP11 ∼ JP15の正しい組み合わせを接続します（表VII）。具体的なジャ ンパ設定はアプリケーションによって異なりますが、クロック 入力モードのセクションを参照して判断することができます。 差動クロック入力モードを選択した場合には、S5に適用された 外部サイン波ジェネレータをクロック・ソースとして使用でき ます。クロック入力をバッファリングおよび矩形波にするには、 評価ボードでON Semiconductor社のクロック・バッファ／ド ライブMC10EL16を使用します。シングルエンドのクロック設 定を使用する場合、S1には外部クロック・ソースを適用できま す。 AD9244評価ボードは、HSC-ADC-EVAL-SCシステムなどの データ・キャプチャ・システムで使用するTTL/CMOS レベル でのバッファード・クロックを生成します。クロック・バッ ファリングは、 U4 と U7 で提供し、ジャンパ JP3 、 JP4 、 JP9 、 JP18で設定します（表VII）。 ― 22 ― REV. 0 AD9244 表V. アナログ入力ジャンパの設定 差動：トランス 差動：アンプ シングルエンド 入力コネクタ ジャンパ 注 S4 S2 S3 45、46 42、43 5、40、41 R8、R28がDCバイアスを提供。500kHz＋に最適。 T1またはT4を除去。低入力周波数に使用。 T1またはT4を除去。JP5: DC結合で接続し、AC結合では接続しない。 表VI. リファレンス・ジャンパの設定 リファレンス 電圧 ジャンパ 注 JP8は接続しない。 内部 2V 23 内部 1V 24 JP8は接続しない。 内部 1V≦VREF≦2V 25 JP8は接続しない。VREF＝1＋R1/R2 外部 1V≦VREF≦2V 8、22 R26でVREFを設定。 表VII. クロックジャンパの設定 入力コネクタ ジャンパ S5 S1 11、13 12、15 該当せず 該当せず 9、18A 9、18B 3または4 DUTクロック 差動 シングルエンド データ・キャプチャ・クロック 内部 差動DUTクロック シングルエンドDUTクロック 外部 S6 5V + 5V – AVDD REFIN 信号シンセサイザ 2.5MHz, 0.8V p-p HP8644 2.5MHz バンドパス・フィルター S4 入力 xFMR – 3V + – CLKシンセサイザ 65MHz, 1V p-p HP8644 クロック分周器 図20. REV. 0 S1/S5 入力クロック 評価ボードの接続 ― 23 ― + GND DUT GND DUT AVDD DVDD – + DVDD AD9244 評価ボード 10MHz REFOUT 3V 出力バス J1 DSP機器 C27 10µF 10V 図21. C28 0.1µF –IN 7 D3 AVDD U5 AD822 OUT AGND; 4 AVDD; 8 ― 24 ― DVDDIN TB1 6 AGND TB1 4 DRVDDIN TB1 5 AVDDIN TB1 1 AGND TB1 3 DUTAVDDIN TB1 2 6 +IN C6 22µF 25V C48 22µF 25V C47 22µF 25V L2 L3 L4 C14 0.1µF FBEAD C53 0.1µF FBEAD C52 0.1µF FBEAD C59 0.1µF L1 C29 0.1µF FBEAD R26 2kΩ C58 22µF 25V 2 1 R16 2.55kΩ AVDD CW 5 DVDD RED DUTDRVDD RED AVDD RED DUTAVDD RED DIFFA SECLK C21 10µF 10V C30 0.1µF DIFFB シート2 R4 DNP R3 DNP TP5 WHT JP8 TP11 TP12 TP13 TP14 BLK BLK BLK BLK TP4 TP3 TP1 TP2 1 U5 AD822 OUT AGND; 4 AVDD; 8 R20 2kΩ –IN +IN R17 2kΩ 2 3 JP15 JP13 JP14 JP11 JP12 C23 10µF 10V C22 10µF 10V C50 0.1µF C36 0.1µF シート3 C39 0.001µF DUTDRVDD C1 10µF 10V C41 0.001µF DUTAVDD C42 0.001µF C33 0.1µF JP22 C38 0.1µF C32 0.1µF C20 0.1µF 10V DUTAVDD C34 0.1µF C35 0.1µF JP24 JP25 JP23 VIN+ VIN– DRVDD DRVDD DGND C45 0.001µF 28 27 26 25 24 21 20 19 18 17 16 13 12 11 10 8 9 48 35 43 5 44 NIC 15 DRVDD 14 DGND AVDD OTR AVDD MSB-D13 AGND D12 AGND D11 SENSE D10 VREF D9 REFGND D8 REFB D7 REFB D6 REFT D5 REFT D4 CML D3 VIN+ D2 VIN– D1 CLK+ LSB-D0 CLK– NIC AGND OEB AGND VR AVDD DFS AVDD DCS DGND AGND C37 0.1µF 3 4 1 2 36 37 38 39 40 41 42 45 46 47 7 6 32 33 31 34 30 29 23 22 U1 AD9226/AD9244 C40 0.001µF OTRO D13O D12O D11O D10O D9O D8O D7O D6O D5O D4O D3O D2O D1O D0O C56 + 10µF 10V R10 1kΩ R6 1kΩ R42 1kΩ JP2 JP1 JP6 C2 0.1µF AVDD C57 0.1µF AD9244 AD9244評価ボード、ADC、外部リファレンス、電源回路 REV. 0 REV. 0 図22. ― 25 ― 3 AD9244評価ボード、クロック入力、デジタル出力バッファ回路 B R29 49.9Ω JP18 2 A 2 C31 0.1µF 74VHC04 U4 S6 DATACLK 1 R18 4kΩ R15 90Ω R43 100Ω VCC Q Q VEE R30 10kΩ RESET CLK CLK VBB 4 R27 2kΩ CW AVDD 74VHC04 74VHC04 U4 13 12 3 JP3 JP4 74VHC04 U4 C26 10µF 10V C60 0.01µF R38 10kΩ AVDD JP9 R9 22Ω R7 22Ω U3デカップリング AVDD; 14 AGND; 7 U4 5 6 AVDD 4 3 2 1 C18 0.1µF AVDD C19 0.1µF R39 49.9Ω R44 CW 100Ω R45 10kΩ U3 MC10EL16 AVDD 5 6 7 8 R13 113Ω AVDD CW R2 5kΩ WHT TP7 R19 4kΩ C17 0.1µF R25 33Ω R23 33Ω C61 0.1µF D0O C3 10µF 10V RP6 4 22Ω 5 RP6 3 22Ω 6 RP6 2 22Ω 7 RP6 1 22Ω 8 RP5 4 22Ω 5 RP5 3 22Ω 6 RP5 2 22Ω 7 RP5 1 22Ω 8 RP4 4 22Ω 5 RP4 3 22Ω 6 RP4 2 22Ω 7 RP4 1 22Ω 8 RP3 4 22Ω 5 RP3 3 22Ω 6 RP3 2 22Ω 7 U4デカップリング C10 0.1µF AVDD SECLK D1O D2O D3O D4O D5O D6O D7O D8O D9O D10O D11O D12O D13O OTRO RP3 1 22Ω 8 D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 9 U4 OTR D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 8 9 8 7 6 5 4 3 2 19 1 9 8 7 6 5 4 3 2 19 1 A8 A7 A6 A5 A4 Y3 A2 G2 A1 G1 74VHC04 10 11 12 13 14 15 16 10 Y8 Y7 Y6 Y5 Y4 Y3 Y2 11 12 13 14 15 16 17 GND 18 Y1 VCC 20 C5 C11 0.1µF 10µF 10V + Y8 Y7 Y6 Y5 Y4 Y3 Y2 17 GND 18 Y1 U7 74VHC541 A8 A7 A6 A5 A4 Y3 A2 G2 A1 VCC 20 C4 C12 0.1µF 10µF 10V + U6 74VHC541 G1 74VHC04 U4 11 10 D10 D11 D12 D13 OTR 16 9 10 11 12 13 14 15 16 OTR CLK 8 RP2 22Ω 9 MSB 7 RP2 22Ω 10 6 RP2 22Ω 11 5 RP2 22Ω 12 4 RP2 22Ω 13 3 RP2 22Ω 14 2 RP2 22Ω 15 1 RP2 22Ω 8 RP1 22Ω 7 RP1 22Ω 6 RP1 22Ω 5 RP1 22Ω 4 RP1 22Ω 3 RP1 22Ω 2 RP1 22Ω 1 RP1 22Ω DVDD 2 SAM040RAM J1 40 38 36 34 32 30 28 26 24 22 20 18 16 14 12 10 8 6 4 HEADER RIGHT ANGLE MALE NO EJECTORS R1 49.9Ω 1 R14 90Ω C13 0.1µF C49 0.1µF R12 113Ω SECLK S1 AVDD DIFFB C46 0.1µF R11 49.9Ω DIFFA DIFFCLK S5 39 37 35 33 31 29 27 25 23 21 19 17 15 13 11 9 7 5 3 1 AD9244 AD9244 AVDD JP5 C7 0.1µF R40 1kΩ シングル 入力 S3 C9 R5 49.9Ω 0.33µF R41 1kΩ JP42 JP40 C15 10µF 10V AVDD AVDD VIN+ R32 10kΩ 3 1 アンプ入力 R34 523Ω R31 49.9Ω R35 499Ω C8 0.1µF JP41 C43 DNP JP43 R46 33Ω 4 VCC シート1 VIN– R37 499Ω U2 AD8138 8 S2 –IN R33 10kΩ C24 20pF R22 33Ω JP45 C69 0.1µF C44 DNP R21 33Ω JP45 VO+ 2 VOC VO– +IN VEE R47 33Ω 5 6 ADT4-6T 1 R36 499Ω P T4 S 6 5 3 AVDD 4 NC= 2 XFMR入力 CW S4 T1-1TX65 5 R24 49.9Ω P S NC = 5 4 2 3 T1 図23. R28 2kΩ 1 R8 500Ω C25 0.33µF C16 0.1µF AD9244評価ボード、アナログ入力回路 ― 26 ― REV. 0 AD9244 入力 シングル 顧客評価ボード 入力 XFMR 入力増幅 図24. REV. 0 AD9244評価ボード、PCBアセンブリ、上面 ― 27 ― AD9244 図25. AD9244評価ボード、PCBアセンブリ、下面 ― 28 ― REV. 0 レイヤ1 AD9244 図26. REV. 0 AD9244評価ボード、PCBレイヤ1（上面） ― 29 ― AD9244 図27. AD9244評価ボード、PCBレイヤ2（グラウンド・プレーン） ― 30 ― REV. 0 AD9244 図28. REV. 0 AD9244評価ボード、PCBレイヤ3（電源プレーン） ― 31 ― AD9244 図29. AD9244評価ボード、PCBレイヤ4（下面） ― 32 ― REV. 0 AD9244 外形寸法 48ピンのLQFPパッケージ 厚さ1.4mm （ST-48） 寸法はミリメートルで表示 1.60（最大） 0.75 0.60 0.45 ピン1目印 9.00 BSC 37 48 36 1 実装面 1.45 1.40 1.35 0.15 0.05 0.20 0.09 実装面 7° 3.5° 0° 0.08（最大） 同一平面 上面図 図A 25 12 13 0.50 BSC 図A 反時計方向に90度回転 JEDEC規格MS-026BBCに準拠 REV. 0 7.00 BSC （ピンは下部） ― 33 ― 24 0.27 0.22 0.17 AD9244 ― 34 ― REV. 0 AD9244 REV. 0 ― 35 ― PRINTED IN JAPAN C02404-0-1/03(0) AD9244 ― 36 ― REV. 0