日本語版

12ビット、80/105/125MSPS、
1.8V動作のA/Dコンバータ
AD9233
機能ブロック図
特長
電圧リファレンスおよびサンプル＆ホールドアンプを内蔵
DNL＝±0.15LSB
フレキシブルなアナログ入力：1∼2Vp-p
データ形式：オフセット・バイナリ、2の補数、グレーコード
クロックのデューティ・サイクル・スタビライザ
データ出力クロック
シリアル・ポート制御
デジタル・テスト・パターン（選択可能）生成機能内蔵
プログラマブルなクロック／データ配置
アプリケーション
AD9233
8 ステージの
1.5 ビット・
パイプライン
MDAC1
SHA
VIN–
4
A/D
8
3
A/D
REFT
REFB
OR
補正ロジック
13
DCO
出力バッファ
D11 (MSB)
VREF
D0 (LSB)
SENSE
0.5V
リファ
レンス
選択
SCLK/DFS
クロック
DCS
CLK+
CLK–
モード
選択
PDWN
SDIO/DCS
CSB
DRGND
図1
デジタル出力データは、オフセット・バイナリ、グレーコード、
2の補数の出力フォーマットのいずれかで提供されます。デー
タ・クロック出力（DCO）は、受信ロジックの適正なラッチ・
タイミングを保証します。
概要
AD9233は1.8Vの単電源で動作するモノリシック、12ビット、
80/105/125MSPSのA/Dコンバータ（ADC）で、高性能サンプ
ル＆ホールド・アンプ（SHA）と電圧リファレンスを内蔵して
います。出力誤差補正ロジック付きのマルチステージ差動パイ
プライン・アーキテクチャに基づいて、125MSPS のデータ・
レートで12ビット精度を提供し、全動作温度範囲でノー・ミス
コードを保証します。
広帯域幅で真の差動入力を備えたSHAにより、ユーザはシング
ルエンド・アプリケーションを含めて各種の入力範囲とオフ
セットを選択できます。このSHAは、連続的なチャンネルでフ
ルスケール電圧レベルの切替えを行う多重化システムや、ナイ
キスト・レートをはるかに超える周波数でのシングル・チャン
ネル入力のサンプリングに適しています。従来のADCに比べて
省電力化と低価格化を実現した AD9233 は、通信、画像処理、
医療用超音波装置などのアプリケーションに最適です。
差動クロック入力を使用して、内部変換サイクルのすべてを制
御します。デューティ・サイクル・スタビライザ（DCS）はク
ロック・デューティ・サイクルの幅広い変動を補償し、ADC全
体にわたって優れた性能を維持します。
アナログ・デバイセズ株式会社
DRVDD
VIN+
AGND
超音波装置
通信用レシーバのIFサンプリング
IS-95、CDMA-One、IMT-2000
バッテリ駆動の計測器
ハンドヘルド・スコープメータ
低価格のデジタル・オシロスコープ
REV. A
AVDD
05492-001
1.8Vのアナログ電源動作
1.8∼3.3V出力用電源
S/N比＝69.5dBc（70.5dBFS）（70MHz入力まで）
SFDR＝85dBc（70MHz入力まで）
低消費電力：125MSPS時で395mW
帯域幅650MHzの差動入力
AD9233 は 48 ピン LFCSP を採用しており、工業用温度範囲
（−40∼＋85℃）で仕様を規定しています。
製品のハイライト
1. 最低 1.8V の単電源で動作します。 1.8 ∼ 3.3V のロジック・
ファミリーに対応した個別のデジタル出力ドライバ電源を
提供します。
2. 特許取得済みのSHA入力は、225MHzまでの入力周波数に
対して優れた性能を維持します。
3. クロックDCSは、広範なクロック・パルス幅でADC全体に
わたって優れた性能を維持します。
4. 標準シリアル・ポート・インターフェースは、データ形式
の設定（オフセット・バイナリ、2の補数、グレーコード）、
クロック DCS 、パワーダウン、および電圧リファレンス・
モードの有効化など、製品のさまざまな特性や機能に対応
します。
5. AD9246 とピン互換性があり、12 ビット・システムから14
ビット・システムへの移行が容易です。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の
利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま
せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するもので
もありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有
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AD9233
目次
特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
製品のハイライト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
DC仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
AC仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
デジタル仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
スイッチング仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
タイミング図. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
熱抵抗. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
等価回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
アナログ入力に関する考慮事項. . . . . . . . . . . . . . . . . . . . . . . 15
電圧リファレンス. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
クロック入力の考慮事項. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
ジッタに関する考慮事項. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
消費電力とスタンバイ・モード. . . . . . . . . . . . . . . . . . . . . . . 20
デジタル出力. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
タイミング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
シリアル・ポート・インターフェース（SPI）. . . . . . . . . . . . . . 23
SPIによる設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
ハードウェア・インターフェース. . . . . . . . . . . . . . . . . . . . . 23
SPIなしの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
メモリマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
メモリマップ・テーブルの読出し. . . . . . . . . . . . . . . . . . . . . 24
レイアウトのポイント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
電源とグラウンドに関する推奨事項. . . . . . . . . . . . . . . . . . . 27
CML . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
RBIAS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
リファレンス・デカップリング. . . . . . . . . . . . . . . . . . . . . . . 27
評価用ボード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
電源. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
入力信号. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
出力信号. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
デフォルトの動作とジャンパ選択の設定. . . . . . . . . . . . . . . 29
その他のクロック設定. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
その他のアナログ入力駆動設定. . . . . . . . . . . . . . . . . . . . . . . 30
回路図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
評価用ボードのレイアウト. . . . . . . . . . . . . . . . . . . . . . . . . . . 36
部品表（BOM）. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
―2―
REV. A
AD9233
改訂履歴
4/06―Revision 0: Initial Version
8/06―Rev. 0 to Rev. A
Updated Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Universal
Added 80 MSPS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Universal
Deleted Figure 19, Figure 20, Figure 22, and Figure 23;
Renumbered Sequentially . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Deleted Figure 24, Figure 25, and Figure 27 to Figure 29;
Renumbered Sequentially . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Deleted Figure 31 and Figure 34; Renumbered Sequentially. . 13
Deleted Figure 37, Figure 38, Figure 40, and Figure 41;
Renumbered Sequentially . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Deleted Figure 46; Renumbered Sequentially . . . . . . . . . . . . . 15
Deleted Figure 52; Renumbered Sequentially . . . . . . . . . . . . . 16
Changes to Figure 40 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Changes to Figure 46 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Inserted Figure 54; Renumbered Sequentially. . . . . . . . . . . . . 20
Changes to Digital Outputs Section . . . . . . . . . . . . . . . . . . . . . 21
Changes to Timing Section . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Added Data Clock Output (DCO) Section. . . . . . . . . . . . . . . . 22
Changes to Configuration Using the SPI Section and
Configuration Without the SPI Section . . . . . . . . . . . . . . . . . . 23
Changes to Table 15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Changes to Table 16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Changes to Ordering Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
REV. A
―3―
AD9233
仕様
DC仕様
特に指定のない限り、AVDD＝1.8V、DRVDD＝2.5V、最大サンプル・レート、2Vp-p差動入力、1.0V内部リファレンス、AIN＝
−1.0dBFS、DCSイネーブル。
表1
パラメータ
温度
AD9233BCPZ-80
Min
Typ
Max
AD9233BCPZ-105
Min
Typ
Max
AD9233BCPZ-125
Min
Typ
Max
単位
分解能
全範囲
12
12
12
ビット
精度
ノー・ミスコード
全範囲
保証
オフセット誤差
全範囲
±0.3
±0.5
±0.3
保証
±0.8
±0.3
±0.8
% FSR
ゲイン誤差
全範囲
±0.2
±4.7
±0.2
±4.9
±0.2
±3.9
% FSR
微分非直線性（DNL）1
全範囲
±0.5
LSB
積分非直線性（INL）1
全範囲
±1.2
LSB
±0.3
25℃
保証
±0.5
±0.2
±0.2
±1.2
±0.2
±1.2
LSB
25℃
±0.5
±0.5
±0.5
LSB
オフセット誤差
全範囲
±15
±15
±15
ppm/℃
ゲイン誤差
全範囲
±95
±95
±95
ppm/℃
温度ドリフト
内部電圧リファレンス
出力電圧誤差（1Vモード）
全範囲
±5
負荷レギュレーション（1.0mA時）
全範囲
7
±20
±5
7
±35
±5
7
±35
mV
mV
25℃
0.34
0.34
0.34
LSB rms
入力換算ノイズ
VREF＝1.0V
アナログ入力
入力スパン、VREF＝1.0V
全範囲
2
2
2
V p-p
2
全範囲
8
8
8
pF
リファレンス入力抵抗
全範囲
6
6
6
kΩ
入力容量
電源
電源電圧
AVDD
全範囲
1.7
1.8
1.9
1.7
1.8
1.9
1.7
1.8
1.9
V
DRVDD
全範囲
1.7
3.3
3.6
1.7
3.3
3.6
1.7
3.3
3.6
V
155
178
194
220
236
mA
電源電流
IAVDD1
全範囲
138
IDRVDD1（DRVDD＝1.8V）
全範囲
7
8
10
mA
IDRVDD （DRVDD＝3.3V）
全範囲
12
14
17
mA
DC入力
全範囲
248
サイン波入力1（DRVDD＝1.8V）
全範囲
261
335
415
mW
サイン波入力1（DRVDD＝3.3V）
全範囲
288
365
452
mW
スタンバイ
全範囲
40
40
40
mW
パワーダウン
全範囲
1.8
1.8
1.8
mW
1
消費電力
3
1
2
3
279
320
350
395
425
mW
低入力周波数、フルスケールのサイン波で、各出力ビットに約5pFの負荷を接続して測定。
入力容量とは、1本の差動入力ピンとAGNDとの間の実効容量です。アナログ入力の等価回路については、図4を参照してください。
スタンバイ消費電力は、DC入力で、クロック（CLK）ピンを非アクティブ（AVDDまたはAGNDに接続）にして測定。
―4―
REV. A
AD9233
AC仕様
特に指定のない限り、AVDD＝1.8V、DRVDD＝2.5V、最大サンプル・レート、2Vp-p差動入力、1.0V内部リファレンス、AIN＝
−1.0dBFS、DCSイネーブル。
表2
温度
AD9233BCPZ-80
Min
Typ
Max
fIN＝2.4MHz
25℃
69.5
fIN＝70MHz
25℃
69.5
パラメータ1
AD9233BCPZ-105 AD9233BCPZ-125
Min
Typ
Max Min
Typ
Max 単位
S/N比
69.5
69.5
全範囲 68.9
68.3
69.5
dBc
69.5
dBc
68.3
dBc
fIN＝100MHz
25℃
69.4
69.4
69.4
dBc
fIN＝170MHz
25℃
68.9
68.9
68.9
dBc
信号／ノイズ＆歪み（SINAD）
fIN＝2.4MHz
25℃
69.2
69.2
69.2
dBc
fIN＝70MHz
25℃
69.2
69.2
69.2
dBc
fIN＝100MHz
25℃
69.1
69.1
69.1
dBc
fIN＝170MHz
25℃
68.6
68.6
68.6
dBc
fIN＝2.4MHz
25℃
11.4
11.4
11.4
ビット
fIN＝70MHz
25℃
11.4
11.4
11.4
ビット
fIN＝100MHz
25℃
11.4
11.4
11.4
ビット
fIN＝170MHz
25℃
11.3
11.3
11.3
ビット
全範囲 68.5
67.3
67.3
dBc
有効ビット数（ENOB）
2次または3次の最悪高調波
fIN＝2.4MHz
25℃
−90.0
−90.0
−90.0
dBc
fIN＝70MHz
25℃
−85.0
−85.0
−85.0
dBc
fIN＝100MHz
25℃
−85.0
−85.0
−85.0
dBc
fIN＝170MHz
25℃
−83.5
−83.5
−83.5
dBc
fIN＝2.4MHz
25℃
90.0
90.0
90.0
dBc
fIN＝70MHz
25℃
85.0
85.0
dBc
−76.0
全範囲
−73.0
−73.0 dBc
SFDR（スプリアスフリー･
ダイナミック･レンジ）
85.0
全範囲 76.0
73.0
73.0
dBc
fIN＝100MHz
25℃
85.0
85.0
85.0
dBc
fIN＝170MHz
25℃
83.5
83.5
83.5
dBc
fIN＝2.4MHz
25℃
−90.0
−90.0
−90.0
dBc
fIN＝70MHz
25℃
−90.0
その他の最悪高調波／スプリアス
−90.0
−85.0
全範囲
−90.0
−81.0
dBc
−81.0 dBc
fIN＝100MHz
25℃
−90.0
−90.0
−90.0
dBc
fIN＝170MHz
25℃
−90.0
−90.0
−90.0
dBc
fIN＝30MHz（−7dBFS）、
31MHz（−7dBFS）
25℃
87
87
85
dBFS
fIN＝170MHz（−7dBFS）、
171MHz（−7dBFS）
25℃
83
83
84
dBFS
25℃
650
650
650
MHz
2調波SFDR
アナログ入力帯域幅
1
パラメータの完全な定義については、AN-835『Understanding High Speed ADC Testing and Evaluation』を参照してください。
REV. A
―5―
AD9233
デジタル仕様
特に指定のない限り、AVDD＝1.8V、DRVDD＝2.5V、最大サンプル・レート、2Vp-p差動入力、1.0V内部リファレンス、AIN＝
−1.0dBFS、DCSイネーブル。
表3
パラメータ
温度
Min
AD9233BCPZ-80/105/125
Typ
Max
単位
差動クロック入力（CLK＋、CLK−）
CMOS/LVDS/LVPECL
準拠ロジック
1.2
V
内部同相バイアス
全範囲
差動入力電圧
全範囲
0.2
入力電圧範囲
全範囲
AVDD−0.3
AVDD＋1.6
V
入力同相電圧範囲
全範囲
1.1
AVDD
V
ハイレベル入力電圧（VIH）
全範囲
1.2
3.6
V
ローレベル入力電圧（VIL）
全範囲
0
0.8
V
ハイレベル入力電流（IIH）
全範囲
−10
＋10
µA
＋10
µA
12
kΩ
ローレベル入力電流（IIL）
全範囲
−10
入力抵抗
全範囲
8
入力容量
全範囲
6
10
4
V p-p
pF
ロジック入力（SCLK/DFS、OE、PWDN）
ハイレベル入力電圧（VIH）
全範囲
1.2
3.6
V
ローレベル入力電圧（VIL）
全範囲
0
0.8
V
ハイレベル入力電流（IIH）
全範囲
−50
−75
µA
ローレベル入力電流（IIL）
全範囲
−10
＋10
µA
入力抵抗
全範囲
30
kΩ
入力容量
全範囲
2
pF
ロジック入力（CSB）
ハイレベル入力電圧（VIH）
全範囲
1.2
3.6
V
ローレベル入力電圧（VIL）
全範囲
0
0.8
V
ハイレベル入力電流（IIH）
全範囲
−10
＋10
µA
ローレベル入力電流（IIL）
全範囲
＋40
＋135
µA
入力抵抗
全範囲
26
kΩ
入力容量
全範囲
2
pF
ロジック入力（SDIO/DCS）
ハイレベル入力電圧（VIH）
全範囲
1.2
DRVDD＋0.3 V
ローレベル入力電圧（VIL）
全範囲
0
0.8
V
ハイレベル入力電流（IIH）
全範囲
−10
＋10
µA
ローレベル入力電流（IIL）
全範囲
＋40
＋130
µA
入力抵抗
全範囲
26
kΩ
入力容量
全範囲
5
pF
デジタル出力
DRVDD＝3.3V
ハイレベル出力電圧（VOH、IOH＝50µA）
全範囲
3.29
V
ハイレベル出力電圧（VOH、IOH＝0.5mA）
全範囲
3.25
V
ローレベル出力電圧（VOL、IOL＝1.6mA）
全範囲
0.2
V
ローレベル出力電圧（VOL、IOL＝50µA）
全範囲
0.05
V
DRVDD＝1.8V
ハイレベル出力電圧（VOH、IOH＝50µA）
全範囲
1.79
ハイレベル出力電圧（VOH、IOH＝0.5mA）
全範囲
1.75
ローレベル出力電圧（VOL、IOL＝1.6mA）
全範囲
0.2
V
ローレベル出力電圧（VOL、IOL＝50µA）
全範囲
0.05
V
―6―
V
V
REV. A
AD9233
スイッチング仕様
特に指定のない限り、AVDD＝1.8V、DRVDD＝2.5V。
表4
パラメータ1
温度
AD9233BCPZ-80
Min
Typ
Max
AD9233BCPZ-105 AD9233BCPZ-125
Min
Typ
Max Min
Typ
Max 単位
全範囲
20
80
20
105
20
125
MSPS
80
10
105
10
125
MSPS
クロック入力パラメータ
変換レート（DCSイネーブル）
変換レート（DCSディスエーブル）
全範囲
10
CLK周期
全範囲
12.5
ハイレベルのCLKパルス幅
（DCSイネーブル）
全範囲
3.75
6.25
8.75
2.85
4.75
6.65
2.4
4
5.6
ns
ハイレベルのCLKパルス幅
（DCSディスエーブル）
全範囲
5.63
6.25
6.88
4.28
4.75
5.23
3.6
4
4.4
ns
データ伝播遅延（tPD）2
全範囲
3.1
3.9
4.8
3.1
3.9
4.8
3.1
3.9
4.8
DCO伝播遅延（tDCO）
全範囲
9.5
8
ns
データ出力パラメータ
4.4
4.4
ns
4.4
ns
セットアップ時間（ts）
全範囲
4.9
5.7
3.4
4.3
2.6
3.5
ns
ホールド時間（tH）
全範囲
5.9
6.8
4.4
5.3
3.7
4.5
ns
パイプライン遅延（レイテンシ）
全範囲
12
12
12
サイクル
アパーチャ遅延（tA）
全範囲
0.8
0.8
0.8
ns
アパーチャ不確定性（ジッタ、tJ）
全範囲
0.1
0.1
0.1
ps rms
ウェイクアップ時間
全範囲
350
350
350
ms
範囲外からの回復時間
全範囲
2
2
3
サイクル
3
シリアル・ポート・インターフェース
4
SCLK周期（tCLK）
1
2
3
4
全範囲
40
40
40
ns
SCLKのハイレベル・パルス幅の時間（tHI） 全範囲
16
16
16
ns
SCLKのローレベル・パルス幅の時間（tLO） 全範囲
16
16
16
ns
SDIOからSCLKまでのセットアップ時間（tDS） 全範囲
5
5
5
ns
SDIOからSCLKまでのホールド時間（tDH） 全範囲
2
2
2
ns
CSBからSCLKまでのセットアップ時間（ts）全範囲
5
5
5
ns
CSBからSCLKまでのホールド時間（tH） 全範囲
2
2
2
ns
パラメータの完全な定義については、AN835『Understanding High Speed ADC Testing and Evaluation』を参照してください。
出力遅延は、各出力に5pFの負荷を接続して、CLK50%変化からデータ50%変化まで測定。
ウェイクアップ時間はデカップリング・コンデンサの値に依存。この値はREFTとREFB間のコンデンサ0.1µFで表示。
図57および「シリアル・ポート・インターフェース（SPI）」を参照してください。
タイミング図
N+2
N+1
N+3
N
N+4
tA
N+8
N+5
N+6
N+7
tCLK
CLK+
CLK–
tPD
tS
tH
tDCO
DCO
図2.
REV. A
タイミング図
―7―
tCLK
05492-083
DATA
AD9233
絶対最大定格
表5
パラメータ
左記の絶対最大定格を超えるストレスを加えると、デバイスに
恒久的な損傷を与えることがあります。この規定はストレス定
格のみを指定するものであり、この仕様の動作セクションに記
載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの
信頼性に影響を与えることがあります。
定格値
電気的条件
AGNDに対するAVDD
−0.3∼＋2.0V
DRGNDに対するDRVDD
−0.3∼＋3.9V
DRGNDに対するAGND
−0.3∼＋0.3V
熱抵抗
DRVDDに対するAVDD
−3.9∼＋2.0V
DRGNDに対するD0∼D11
−0.3V∼DRVDD＋0.3V
DRGNDに対するDCO
−0.3V∼DRVDD＋0.3V
露出パドルはLFCSPパッケージのグラウンド・プレーンにハン
ダ付けしてください。パドルをカスタマ・ボードにハンダ付け
すれば、ハンダ接続部の信頼性を高めパッケージの熱性能を最
大化できます。
DRGNDに対するOR
−0.3V∼DRVDD＋0.3V
AGNDに対するCLK＋
−0.3∼＋3.9V
AGNDに対するCLK−
−0.3∼＋3.9V
パッケージ・タイプ
θJA
θJC
単位
AGNDに対するVIN＋
−0.3V∼AVDD＋1.3V
48ピンLFCSP（CP-48-3）
26.4
2.4
℃/W
AGNDに対するVIN−
−0.3V∼AVDD＋1.3V
AGNDに対するVREF
−0.3V∼AVDD＋0.2V
AGNDに対するSENSE
−0.3V∼AVDD＋0.2V
AGNDに対するREFT
−0.3V∼AVDD＋0.2V
AGNDに対するREFB
−0.3V∼AVDD＋0.2V
表6.
熱抵抗
θJAおよびθJC（Typ値）は、自然空冷で4層ボードを使って仕様
規定されます。空気流があると放熱効果が高まり、θJAが小さく
なります。また、メタル・パターン、スルーホール、グラウン
ド・プレーン、電源プレーンからパッケージ・ピンへ直接接続
されるメタルが増えると、θJAが小さくなります。
DRGNDに対するSDIO/DCS −0.3V∼DRVDD＋0.3V
AGNDに対するPDWN
−0.3∼＋3.9V
AGNDに対するCSB
−0.3∼＋3.9V
AGNDに対するSCLK/DFS
−0.3∼＋3.9V
AGNDに対するOEB
−0.3∼＋3.9V
環境条件
保存温度範囲
−65∼＋125℃
動作温度範囲
−40∼＋85℃
ピン温度（ハンダ処理10秒） 300℃
ジャンクション温度
150℃
注意
ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には4000Vもの高圧の静
電気が容易に蓄積され、検知されないまま放電されることがあります。本製品は当社独自の
ESD保護回路を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、回復
不能の損傷を生じる可能性があります。したがって、性能劣化や機能低下を防止するため、
ESDに対する適切な予防措置を講じることをお勧めします。
―8―
REV. A
AD9233
48
47
46
45
44
43
42
41
40
39
38
37
DRV DD
DRG ND
NC
NC
DCO
OE B
A V DD
A G ND
A V DD
CL K–
CL K+
A G ND
ピン配置と機能の説明
(LSB) D0
D1
1
2
1番ピン
識別マーク
D2 3
D3 4
D4 5
D5 6
DRGND 7
DRVDD 8
D6 9
D7 10
D8 11
D9 12
AD9233
上面図
（実寸ではありません）
PDWN
RBIAS
CML
AVDD
AGND
VIN–
VIN+
AGND
REFT
REFB
VREF
SENSE
05492-003
D10
( MSB) D11
OR
DRG ND
DRV DD
SDIO /DCS
SCL K/DF S
CSB
A G ND
A V DD
A G ND
A V DD
13
14
15
16
17
18
19
20
21
22
23
24
0番ピン（露出パドル）：AGND
36
35
34
33
32
31
30
29
28
27
26
25
NC＝無接続
図3.
表7.
ピン配置
ピン機能の説明
ピン番号
記号
説明
0、21、23、29、
32、37、41
AGND
アナログ・グラウンド。（0番ピンはパッケージ下部の露出熱パッドです。）
1∼6、9∼14
D0（LSB）∼D11（MSB） データ出力ビット
7、16、47
DRGND
デジタル出力グラウンド
8、17、48
DRVDD
デジタル出力ドライバ電源（1.8∼3.3V）
15
OR
アウト・オブ・レンジ・インジケータ
18
SDIO/DCS
SPI®（シリアル・ポート・インターフェース）データ入出力（シリアル・ポー
ト・モード）、デューティ・サイクル・スタビライザ選択（外部ピンモード）。表
10を参照。
19
SCLK/DFS
SPI（シリアル・ポート・インターフェース）クロック（シリアル・ポート・モード）、
データ形式選択ピン（外部ピン・モード）。表10を参照。
20
CSB
SPI（シリアル・ポート・インターフェース）チップ・セレクト（アクティブ・ロー）。
22、24、33、40、42 AVDD
アナログ電源
25
SENSE
リファレンス・モード選択。表9を参照。
26
VREF
電圧リファレンス入出力
27
REFB
差動リファレンス（−）
28
REFT
差動リファレンス（＋）
30
VIN＋
アナログ入力ピン（＋）
31
VIN−
アナログ入力ピン（−）
34
CML
同相レベル・バイアス出力
35
RBIAS
外部バイアス抵抗接続。このピンとアナログ・グラウンド（AGND）の間に10kΩ
の抵抗を接続します。
36
PDWN
パワーダウン機能選択
38
CLK＋
クロック入力（＋）
39
CLK−
クロック入力（−）
43
OEB
出力イネーブル（アクティブ・ロー）
44
DCO
データ・クロック出力
45、46
NC
無接続
REV. A
―9―
AD9233
等価回路
1kΩ
SCLK/DFS
OEB
PDWN
30kΩ
05492-004
05492-008
VIN
図4.
図8.
アナログ入力等価回路
SCLK/DFS、OEB、PDWN入力等価回路
AVDD
AVDD
26kΩ
CSB
1.2V
10kΩ
CLK–
05492-005
05492-010
10kΩ
CLK+
1kΩ
図5.
図9.
クロック入力等価回路
CSB入力等価回路
DRVDD
1kΩ
SENSE
1kΩ
05492-006
05492-011
SDIO/DCS
図6.
図10.
SDIO/DCS入力等価回路
等価SENSE回路
DRVDD
AVDD
DRGND
05492-007
6k Ω
図11.
図7.デジタル出力等価回路
― 10 ―
05492-012
VREF
等価VREF回路
REV. A
AD9233
代表的な性能特性
特に指定のない限り、AVDD＝1.8V、DRVDD＝2.5V、最大サンプル・レート、DCSイネーブル、1V内部リファレンス、2Vp-p差動
入力、AIN＝−1.0dBFS、64kサンプル、TA＝25℃。すべての図は全速度グレードの代表的な性能を示しています。
0
0
125MSPS
2.3MHz @ –1dBFS
SNR = 69.5dBc (70.5dBFS)
ENOB = 11.2ビット
SFDR = 90.0dBc
–20
–20
–60
–80
–80
–100
–100
–120
–120
–140
0
15.625
図12.
31.250
周波数（MHz）
46.875
–140
0
62.500
AD9233-125：単周波FFT
（FIN＝2.3MHz）
31.250
周波数（MHz）
62.500
125MSPS
140.3MHz @ –1dBFS
SNR = 69.0dBc (70.0dBFS)
ENOB = 11.1ビット
SFDR = 85.0dBc
–20
–40
46.875
AD9233-125：単周波FFT
（FIN＝100.3MHz）
0
125MSPS
30.3MHz @ –1dBFS
SNR = 69.5dBc (70.5dBFS)
ENOB = 11.2ビット
SFDR = 88.8dBc
–20
–80
–60
–80
–100
–120
–120
05492-014
–100
–140
0
15.625
図13.
0
31.250
周波数（MHz）
46.875
–140
62.500
0
AD9233-125：単周波FFT
（FIN＝30.3MHz）
15.625
図16.
0
125MSPS
70.3MHz @ –1dBFS
SNR = 69.5dBc (70.5dBFS)
ENOB = 11.2ビット
SFDR = 85.0dBc
–20
05492-017
振幅（dBFS）
–40
–60
31.250
周波数（MHz）
46.875
62.500
AD9233-125：単周波FFT
（FIN＝140.3MHz）
125MSPS
170.3MHz @ –1dBFS
SNR = 68.9dBc (69.9dBFS)
ENOB = 11.1ビット
SFDR = 83.5dBc
–20
–40
–80
–60
–80
–100
–120
–120
05492-015
–100
–140
0
15.625
図14.
31.250
周波数（MHz）
46.875
05492-018
振幅（dBFS）
–40
–60
REV. A
15.625
図15.
0
振幅（dBFS）
–60
05492-016
振幅（dBFS）
–40
05492-013
振幅（dBFS）
–40
振幅（dBFS）
125MSPS
100.3MHz @ –1dBFS
SNR = 69.4dBc (70.4dBFS)
ENOB = 11.2ビット
SFDR = 85.0dBc
–140
0
62.500
AD9233-125：単周波FFT
（FIN＝70.3MHz）
15.625
図17.
― 11 ―
31.250
周波数（MHz）
46.875
AD9233-125：単周波FFT
（FIN＝170.3MHz）
62.500
AD9233
0
100
125MSPS
225.3MHz @ –1dBFS
SNR = 68.5dBc (69.5dBFS)
ENOB = 11.0ビット
SFDR = 80.4dBc
–20
95
SFDR = –40°C
90
–80
SFDR = +25°C
85
80
SNR = +25°C
–100
70
–120
65
–140
0
15.625
31.250
46.875
SFDR = +85°C
75
SNR = –40°C
SNR = +85°C
05492-021
SNR/SF DR ( dBc)
–60
05492-019
振幅（dBFS）
–40
60
0
62.500
50
100
150
入力周波数（MHz）
周波数（MHz）
図18.
AD9233-125：単周波FFT
（FIN＝225.3MHz）
図21.
0
AD9233：入力周波数（FIN）対 単周波
SNR/SFDRと温度の関係
（2Vp-pフルスケール）
95
SFDR = +85°C
90
SFDR = +25°C
SNR/SF DR ( dBc)
–40
–60
–80
–100
85
SFDR = –40°C
80
75
70
–140
0
15.625
31.250
46.875
SNR = –40°C
65
05492-029
–120
SNR = +25°C
05492-022
振幅（dBFS）
250
100
125MSPS
300.3MHz @ –1dBFS
SNR = 67.8dBc (68.8dBFS)
ENOB = 10.8ビット
SFDR = 77.4dBc
–20
SNR = +85°C
60
62.500
0
50
100
150
入力周波数（MHz）
周波数（MHz）
図19.
AD9233-125：単周波FFT
（FIN＝300.3MHz）
図22.
120
200
250
AD9233：入力周波数（FIN）対 単周波
SNR/SFDRと温度の関係
（1Vp-pフルスケール）
1.0
SFDR (dBFS)
0.8
80
ゲイン／オフセット誤差（%FSR）
100
SNR (dBFS)
60
40
SFDR (dBc)
基準線（85dB）
20
オフセット誤差
0.5
0.3
0
ゲイン誤差
–0.3
–0.5
05492-031
–0.8
SNR (dBc)
0
–90
–80
–70
–60
–50
–40
–30
–20
–10
入力振幅（dBFS）
図20.
0
–1.0
–40
05492-091
SNR/SFDR（dBc および dBFS）
200
–20
0
20
40
60
80
温度（℃）
図23. AD9233：ゲインとオフセットの
温度特性
AD9233：入力振幅（AIN）対 単周波
SNR/SFDR（FIN＝2.4MHz）
― 12 ―
REV. A
AD9233
0
–20
SFDR/IMD3（dBc および dBFS）
125MSPS
29.1MHz @ –7dBFS
32.1MHz @ –7dBFS
SFDR = 85dBc (92dBFS)
–60
–80
–100
05492-024
–120
–140
0
15.625
31.250
46.875
SFDR (dBc)
–40
IMD3 (dBc)
–60
–80
SFDR (dBFS)
–100
IMD3 (dBFS)
–120
–90
62.500
–78
–66
図24.
AD9233-125：2周波FFT
（FIN1＝29.1MHz、FIN2＝32.1MHz）
図27.
0
SFDR/IMD3（dBc および dBFS）
–40
振幅（dBFS）
–42
–30
–18
–6
AD9233：入力振幅（AIN） 対 2周波
SFDR/IMD（FIN1＝29.1MHz、
FIN2＝32.1MHz）
0
125MSPS
169.1MHz @ –7dBFS
172.1MHz @ –7dBFS
SFDR = 84dBc (91dBFS)
–20
–60
–80
–100
05492-025
–120
–140
0
15.625
31.250
46.875
–20
SFDR (dBc)
–40
IMD3 (dBFS)
–60
–80
SFDR (dBFS)
–100
–120
–90
62.500
IMD3 (dBFS)
–78
–66
周波数（MHz）
図25.
–54
–42
–30
–18
–6
入力振幅（dBFS）
AD9233-125：2周波FFT
（FIN1＝169.1MHz、FIN2＝172.1MHz）
図28.
0
0
–20
–20
–40
–40
振幅（dBFS）
振幅（dBFS）
–54
アナログ入力レベル（dBFS）
周波数（MHz）
05492-080
振幅（dBFS）
–40
–20
05492-035
0
–60
AD9233：入力振幅（AIN） 対 2周波
SFDR/IMD（FIN1＝169.1MHz、
FIN2＝172.1MHz）
NPR = 61.9dBc
ノッチ @ 18.5MHz
ノッチ幅 = 3MHz
–60
–80
–80
–120
0
15.36
図26.
REV. A
30.72
周波数（MHz）
46.08
05492-090
05492-086
–100
–120
0
61.44
15.625
31.250
46.875
周波数（MHz）
AD9233-125：2つの64k WCDMA
キャリア（FIN1＝215.04MHz、
FS＝122.88MSPS）
図29.
― 13 ―
AD9233-125：ノイズ電力比
62.500
AD9233
100
10
0.34 LSB rms
95
SFDR
8
ヒット数（1M）
SNR/SFDR ( dBc)
90
85
80
6
4
75
SNR
05492-027
65
45
65
85
クロック周波数（MSPS）
105
0
125
5
25
図30.
AD9233：クロック周波数（FS）対 単周波
SNR/SFDR（FIN＝2.4MHz）
05492-085
2
70
N–1
N
出力コード
N+1
図33. AD9233：グラウンド入力のヒストグラム
100
0.35
SFDR DCS＝オン
0.25
90
0.15
SFDR DCS＝オフ
INL 誤差（LSB）
SNR/SF DR ( dBc)
80
SNR DCS＝オン
70
60
0.05
–0.05
–0.15
50
40
60
05492-023
40
20
–0.25
05492-026
SNR DCS＝オフ
–0.35
80
0
1024
デューティ・サイクル（%）
図31.
2048
3072
4096
出力コード
AD9233：デューティ・サイクル 対
SNR/SFDR（FIN＝10.3MHz）
図34.
90
AD9233：INL（FIN＝10.3MHz）
0.15
SFDR
0.10
DNL 誤差（LSB）
80
75
70
0.7
0
–0.05
0.9
1.1
05492-020
65
0.5
0.05
–0.10
SNR
05492-028
SNR/SF DR ( dBc)
85
–0.15
1.3
0
1024
図32.
2048
3072
4096
出力コード
入力同相電圧（V）
AD9233：入力同相電圧（VCM）対
SNR/SFDR（FIN＝30MHz）
図35.
― 14 ―
AD9233：DNL（FIN＝10.3MHz）
REV. A
AD9233
動作原理
AD9233 のアーキテクチャは、フロントエンドのサンプル＆
ホールド・アンプ（SHA）と、これに続くパイプライン化され
たスイッチド・キャパシタ型ADCから構成されています。各ス
S
CH
S
テージからの量子化された出力は、デジタル補正ロジック内で
結合されて最終の 12 ビットになります。このパイプライン・
アーキテクチャでは、最初のステージで新しい入力サンプルを
処理している間に、残りのステージで前のサンプル値の処理を
並行して行うことができます。サンプリングはクロックの立上
がりエッジで行われます。
入力ステージの差動 SHA は、差動モードまたはシングルエン
ド・モードでAC結合またはDC結合を行うことができます。出
力ステージのブロックでは、データの整列を行い、誤差補正を
実行した後に、データを出力バッファに渡します。出力バッ
ファは別電源から駆動されるため、出力電圧振幅の調整が可能
です。パワーダウン時には、出力バッファは高インピーダンス
状態になります。
アナログ入力に関する考慮事項
AD9233 のアナログ入力は差動スイッチド・キャパシタ型の
SHAであり、差動入力信号の処理で最適な性能を提供します。
図36に示すように、クロック信号を使って、SHAのサンプル・
モードとホールド・モードを交互に切り替えます。SHAがサン
プル・モードに切り替わるときは、信号源がサンプル・コンデ
ンサを充電して、クロック・サイクルの 1/2 以内に整定する必
要があります。各入力端子に小さい抵抗を直列に挿入すること
によって、駆動源の出力ステージからのピーク過渡電流を抑え
る役割を果たします。
シャント・コンデンサを入力間に接続して、動的充電電流を供
給することもできます。この受動回路は ADC の入力でローパ
ス・フィルタを構成するため、正確な値はアプリケーションに
基づいて決定する必要があります。
IFのアンダーサンプリング・アプリケーションでは、このシャ
ント・コンデンサはすべて除去する必要があります。信号源イ
ンピーダンスとこれらのコンデンサの組み合わせにより、入力
帯域幅が制限されます。詳細については、アプリケーション・
ノートAN-742 『Frequency Domain Response of SwitchedCapacitor ADCs 』、 AN-827 『 A Resonant Approach To
Interfacing Amplifiers to Switched-Capacitor ADCs』、および
Analog Dialog（技術資料）の「Transformer-Coupled FrontEnd for Wideband A/D Converters」を参照してください。
REV. A
S
H
CS
VIN–
CPIN, PAR
CH
S
図36.
05492-037
パイプラインの最終ステージ以外の各ステージは、スイッチ
ド・キャパシタD/Aコンバータ（DAC）に接続された低分解能
のフラッシュADCとステージ間残留アンプ（MDAC）により
構成されています。この残留アンプは、再生されたDAC出力と
パイプラインの次のステージに対するフラッシュ入力の差を増
幅します。各ステージ内で冗長な 1 ビットを使って、フラッ
シュ誤差のデジタル補正を実現しています。最終ステージはフ
ラッシュADCのみで構成されています。
CS
VIN+
CPIN, PAR
スイッチド・キャパシタ型SHAの入力
最適な動的性能を得るには、VIN＋とVIN−を駆動する信号源
インピーダンスが一致していて、同相整定誤差が対称になる必
要があります。そうすることによってこれらの誤差は、ADCの
同相ノイズ除去性能により最小限化されます。
内部の差動リファレンス・バッファは、2 つのリファレンス電
圧を発生させ、これらがADCコアの入力スパンを決定します。
ADCコアのスパンは、VREFの2倍となるようバッファによっ
て設定されます。ユーザはリファレンス電圧を使用できません。
2 つのバイパス・ポイント REFT と REFB はデカップリングし
て、内部リファレンス・バッファによるノイズを低減します。
「レイアウトのポイント」に示すように、REFTは0.1µFコンデ
ンサでREFBにデカップリングします。
入力同相電圧
AD9233のアナログ入力は内部でDCバイアスされません。AC
結合されたアプリケーションでは、このバイアスを外部から提
供する必要があります。最適な性能を得るには、 AD9233 を
VCM＝0.55×AVDDとなるよう設定することを推奨していま
すが、通常でも広範囲にわたって適度な性能を提供します（図
32を参照）。オンボードの同相電圧リファレンスは設計に含ま
れており、 CML ピンから使用できます。アナログ入力の同相
電圧が CML ピン電圧で設定されている場合に、最適な性能が
達成されます（通常、0.55×AVDD）。
「レイアウトのポイント」
に示すように、CMLピンは0.1µFコンデンサでグラウンドにデ
カップリングします。
差動入力構成
最適性能は、差動入力構成でAD9233を駆動するときに得られ
ます。ベースバンド・アプリケーションに対しては、AD8138
差動ドライバが優れた性能とADCに対するフレキシブルなイン
ターフェースを提供します。AD8138の出力同相電圧は
AD9233 の CML ピンで簡単に設定することができ（図 37 を参
照）、ドライバは入力信号帯域を制限できるSallen Keyフィル
タ回路として構成できます。
― 15 ―
AD9233
49.9Ω
2次ナイキスト領域およびそれ以上の入力周波数では、大部分
のアンプのノイズ性能はAD9233 の真のS/N 比性能を得るには
不十分です。S/N比が重要なパラメータとなるアプリケーショ
499Ω
R
VIN+
AVDD
499Ω
523Ω
R
CML
VIN–
5492-038
0.1µF
499Ω
図37.
ンには、トランス・カップリングの入力構成を推奨します。
SFDRが重要なパラメータとなるアプリケーションには、図39
に示す差動ダブル・バラン・カップリングの入力構成を推奨し
ます。
AD9233
C
AD8138
2次ナイキスト領域の周波数でトランス結合入力を使用する代
わりに、図40に示すAD8352差動ドライバを使用できます。
AD8138を使用した差動入力構成
S/N 比が重要なパラメータとなるベースバンド・アプリケー
ションに対しては、図38に示す差動トランス・カップリングの
入力構成を推奨します。 CML 電圧は、アナログ入力をバイア
どの構成もシャント・コンデンサ（C）の値は入力周波数と信
号源インピーダンスに依存しており、場合によっては、その値
を減らすかゼロにする必要があります。表8は、RC回路を設定
するための推奨値を示しています。ただし、これらの値は入力
信号に依存しているため、指針として最初だけ利用してくださ
い。
スするトランスの二次巻線の中央タップに接続できます。
トランスを選択する際は、信号特性を考慮する必要があります。
ほとんどのRFトランスは数MHz以下の周波数で飽和してしま
うため、信号電力が極端に大きくなるとコアの飽和も発生して、
歪みの原因になります。
R
49.9Ω
RC回路の推奨値
周波数レンジ（MHz）
R直列（Ω）
C差動（pF）
0∼70
33
15
70∼200
33
5
200∼300
15
5
＞300
15
オープン
VIN+
AD9233
C
R
CML
VIN–
05492-039
0.1µF
図38.
差動トランス・カップリング構成
0.1µF
0.1µF
R
VIN+
2V p-p
25Ω
PA
S
P
S
AD9233
C
0.1µF
25Ω
0.1µF
R
VIN–
CML
05492-089
2V p-p
表8.
図39.
差動ダブル・バラン入力構成
V CC
0.1µF
0.1µF
0Ω
ANALOG入力
16
8, 13
1
11
0.1µF
2
CD
RD
AD8352
RG
R
VIN+
200 Ω
3
10
0.1µF
200 Ω
C
R
4
5
ANALOG入力
0.1µF
0Ω
VIN–
CML
14
0.1µF
図40.
AD9233
0.1µF
05492-088
1V p-p
AD8352を使用した差動入力構成
― 16 ―
REV. A
AD9233
シングルエンド入力構成
この接続により、リファレンス・アンプは非反転モードになり、
推奨事項ではありませんが、入力電圧振幅がAVDD（電源）以
内であれば、シングルエンド入力構成でAD9233を使用できま
す。シングルエンド動作は、低価格アプリケーションで妥当な
性能を提供できます。この構成では、大きな入力同相電圧振幅
によりSFDRと歪みの性能が低下します。ただし、各入力の信
号源インピーダンスを一致させると、S/N比への影響がほぼな
くなります。図41に、代表的なシングルエンド入力構成を示し
ます。
VREF出力は次のように決定されます。
10µF
VREF＝0.5× 1＋
R2
R1
SENSEピンをAVDDピンに接続した場合は、リファレンス・
アンプがディスエーブルになり、外部リファレンスをVREFピ
ンに接続できます（「外部リファレンスによる動作」を参照）。
ADCの入力範囲は、内部／外部リファレンスに対して、常にリ
ファレンスピンの電圧の2倍になります。
AVDD
1kΩ
VIN+
AVDD
1kΩ
10µF
0.1µF
C
R
VIN–
1kΩ
ADC
コア
VIN–
ADC
AD9233
REFT
05492-042
1V p-p
1kΩ
–
VIN+
49.9Ω
–
R
0.1µF
0.1µF
REFB
VREF
シングルエンド入力構成
0.1µF
0.1µF
選択
ロジック
電圧リファレンス
SENSE
AD9233は、安定した正確な電圧リファレンスを内蔵していま
す。内部／外部リファレンスを使ってAD9233に入力されるリ
ファレンスを変えることで、入力範囲を調整できます。ADCの
入力スパンは、リファレンスの変化に比例して変わります。
個々のリファレンス・モードについては、以下の各セクション
で簡単に説明しています。「リファレンス・デカップリング」
には、リファレンスのPCボード・レイアウトに関する最適な方
法と条件を示しています。
05492-043
0.5V
AD9233
内部リファレンス構成
VIN+
内部リファレンスの接続
AD9233に内蔵されているコンパレータはSENSEピンの電位を
検出し、リファレンスを表9に示す4つの状態のいずれかに設定
します。 SENSE がグラウンド・レベルの場合、リファレン
ス・アンプ・スイッチは内部抵抗分圧器（図42を参照）に接続
され、VREFは1Vに設定されます。
VIN–
ADC
コア
–
図42.
–
REFT
0.1µF
REFB
VREF
SENSEピンをVREFに接続すると、リファレンス・アンプ出力
はSENSEピン側にスイッチされ、ループを構成して0.5Vのリ
ファレンスを出力します。図43のようにチップ外部の抵抗分圧
器に接続された場合にも、スイッチは SENSE ピン側に接続さ
れます。
0.1µF
0.1µF
R2
SENSE
R1
選択
ロジック
0.5V
AD9233
図43.
05492-044
図41.
プログラマブルなリファレンスの構成
複数のコンバータを駆動してゲイン・マッチングを改善するた
めにAD9233の内部リファレンスを使用する場合は、他のコン
バータのリファレンスの負荷を考慮する必要があります。図44
は、内部リファレンスはどの程度負荷の影響を受けるのかを示
しています。
REV. A
― 17 ―
AD9233
表9.
リファレンス構成のまとめ
選択するモード
SENSE電圧
VREF（V）
差動スパン（Vp-p）
外部リファレンス
AVDD
なし
2×外部リファレンス
内部固定リファレンス
VREF
0.5
1.0
プログラマブルなリファレンス
0.2V∼VREF
0.5×（1＋R2/R1）
（図43を参照）
2×VREF
内部固定リファレンス
AGND∼0.2V
1.0
2.0
クロック入力の考慮事項
0
最適な性能を得るために、AD9233のサンプル・クロック入力
（CLK＋、CLK−）は差動信号で供給する必要があります。通
常、この信号はトランスまたはコンデンサを介してCLK＋ピン
およびCLK−ピンにAC結合されます。これらのピンは内部的
にバイアスされていますので（図5を参照）、外部でのバイアス
は不要となります。
–0.25
VREF = 1V
–0.50
–0.75
クロック入力オプション
AD9233はかなり柔軟なクロック入力構造を備えています。ク
ロックとしてCMOS、LVDS、LVPECL、サイン波の信号を入
–1.00
力できます。「ジッタに関する考慮事項」に示すように、信号
の種類に関わらず、クロック・ソースのジッタは最も大きな問
題となります。
05492-032
リファレンス電圧誤差（％）
VREF = 0.5V
–1.25
0.5
0
1.0
1.5
2.0
負荷電流（mA）
図44.
負荷 対 VREF精度
外部リファレンスによる動作
ADCのゲイン精度または熱ドリフト特性を改善するために、外
部リファレンスの使用が必要になることがあります。図45に、
1Vモードと0.5Vモードでの内部リファレンスのドリフト特性
（Typ値）を示します。
図46は、AD9233へのクロック入力に適した方法を示す回路図
です。低ジッタのクロック・ソースは、RFトランスを使ってシ
ングルエンド信号から差動信号に変換されます。トランス二次
側の互いに逆向きに接続されたショットキ・ダイオードは、
AD9233に入力されるクロックを約0.8Vp-pの差動に制限しま
す。この機能は、クロックの大きな電圧振幅がAD9233の別の
部分に入力されないようにし、低ジッタ性能にとって重要な、
信号の高速立上がり／立下がり時間を維持します。
0.1µF
VREF = 0.5V
CLOCK
入力
50Ω
CLK–
0.1µF
4
図46.
0
20
40
60
温度（℃）
図45.
80
05492-033
–20
ショットキ・
ダイオード
HSMS2812
トランス結合差動クロック
低ジッタのクロック・ソースを使用できない場合は、図47に示
すように、差動PECL信号をサンプル・クロック入力ピンにAC
結合することもできます。クロック・ドライバの AD9510/
AD9511/AD9512/AD9513/AD9514/AD9515ファミリーは優れ
たジッタ性能を提供します。
2
0
–40
ADC
AD9233
0.1µF
VREF = 1V
6
CLK+
100Ω
05492-048
8
Mini-Circuits
ADT1‒1WT、1:1Z
0.1µF
XFMR
VREFドリフト（Typ）
0.1µF
SENSEピンをAVDDに接続すると、内部リファレンスがディ
スエーブルになり、外部リファレンスを使用できます。内部抵
抗分圧器は、外部リファレンスに対して6kΩの等価負荷になり
ます（図11を参照）。また、内部バッファはADCコア用の正と
負のフルスケール・リファレンスを生成します。したがって、
外部リファレンスは1V以下に制限してください。
CLOCK
入力
CLK+
100Ω
AD951x
0.1µF
CLOCK
入力
PECLドライバ
CLK–
240Ω
50Ω*
ADC
AD9233
0.1µF
CLK
50Ω*
240Ω
*50Ωの抵抗はオプション
図47.
― 18 ―
0.1µF
CLK
05492-049
リファレンス電圧誤差（mV）
10
差動PECLサンプル・クロック
REV. A
AD9233
第3 のオプションは、図48 に示すように、差動LVDS 信号をサ
ンプル入力クロック・ピンに AC 結合する方法です。クロッ
ク・ドライバのAD9510/AD9511/AD9512/AD9513/AD9514/
AD9515ファミリーは優れたジッタ性能を提供します。
0.1µF
CLOCK
入力
0.1µF
CLK+
CLK
100Ω
AD951x
0.1µF
CLK–
CLK
50Ω*
ADC
AD9233
0.1µF
05492-050
CLOCK
入力
LVDSドライバ
50Ω*
*50Ωの抵抗はオプション
図48.
差動LVDSサンプル・クロック
アプリケーションによっては、シングルエンドCMOS信号でサ
ンプル・クロック入力を駆動できます。このようなアプリケー
ションでは、0.1µFコンデンサでグラウンドに接続されている
CLK−ピンをバイパスし、CMOSゲートからCLK＋を直接駆
動します。 CLK ＋入力回路の電源は AVDD （ 1.8V ）ですが、
この入力は最大3.6Vまでの入力電圧に耐えられるため、駆動ロ
ジック電圧をかなり柔軟に選択できます。1.8VのCMOS信号で
CLK＋を駆動するときは、並列に接続した0.1µFのコンデンサ
と39kΩの抵抗で、CLK−ピンをバイアスしてください（図49
を参照）。 3.3V の CMOS 信号で CLK ＋を駆動するときは、
39kΩの抵抗は不要です（図50を参照）。
入力の立上がりエッジのジッタは最も大きな問題のひとつで、
内部の安定化回路では低減できません。デューティ・サイクル
制御ループは、通常、 20MHz 未満のクロック・レートでは機
能しません。クロック・レートが動的に変化するアプリケー
ションでは、この制御ループの時定数を考慮する必要があり、
動的クロック周波数が増加（または減少）してからDCSループ
が入力信号に再ロックされるまでに1.5∼5µsの待ち時間が必要
になります。DCSループがロックされていない間は、ループが
バイパスされ、内部デバイスのタイミングは入力クロック信号
のデューティ・サイクルに依存します。このようなアプリケー
ションでは、デューティ・サイクル・スタビライザをディス
エーブルにしたほうがよい場合があります。それ以外の回路で
は、性能を最大化するためにDCS回路をイネーブルにすること
を推奨します。
DCS をイネーブル／ディスエーブルにするには、外部ピン・
モードを使用するときにSDIO/DCSピンを設定するか（表10を
参照）、あるいは表13に示すようにSPIを使用します。
表10.
モード選択（外部ピン・モード）
ピンの電圧
SCLK/DFS
SDIO/DCS
AGND
バイナリ（デフォルト） DCSディスエーブル
AVDD
2の補数
DCSイネーブル
（デフォルト）
ジッタに関する考慮事項
VCC
0.1µF
CLOCK
入力
（オプション）0.1µF
AD951x
CLK+
CMOSドライバ
50Ω*
高速で高分解能のADCは、クロック入力の品質に敏感です。特
定の入力周波数（FIN）でのジッタ（tJ）によるS/N比の低下は、
次式を使って計算できます。
100 Ω
1kΩ
1kΩ
ADC
AD9233
S/N 比＝−20log（2π×FIN×tJ）
CLK–
05492-051
39kΩ
0.1µF
*50Ωの抵抗はオプション
図49.
この式では、アパーチャ・ジッタ実効値（t J）は全ジッタ源の
平均自乗根を表しており、これにはクロック入力、アナログ入
力信号、ADCアパーチャ・ジッタ仕様値が含まれています。図
51に示すように、IFアンダーサンプリング・アプリケーション
は特にジッタに敏感です。
シングルエンドの1.8V CMOSサンプル・クロック
VCC
CLOCK
入力
0.1µF
50 Ω*
1kΩ
1kΩ
100Ω
AD951x
0.1µF
70
（オプション）
0.05ps
CLK+
CMOSドライバ
0.1µF
ADC
AD9233
測定された性能
65
0.20ps
シングルエンドの3.3V CMOSサンプル・クロック
クロック・デューティ・サイクル
通常の高速ADCは、両クロック・エッジを使ってさまざまな内
部タイミング信号を発生させます。そのため、これらのADCは
クロック・デューティ・サイクルの変化に対して敏感です。動
的な性能特性を維持するには、一般にクロック・デューティ・
サイクルの変化を±5%以内に抑える必要があります。
AD9233には、デューティ・サイクル・スタビライザ（DCS）
が内蔵されており、非サンプリング（立下がり）エッジのタイ
ミングを再生して、公称50%のデューティ・サイクルを持つ内
部クロック信号を供給しています。この機能により、AD9233
の性能に悪影響を与えずに、広範囲のデューティ・サイクルを
持つクロック入力を可能にしています。図 31 に示すように、
DCS がオンのときは、ノイズと歪みの性能が広範囲のデュー
ティ・サイクルに対してほぼ平坦になります。
REV. A
― 19 ―
0.5ps
55
1.0ps
50
1.50ps
2.00ps
45
2.50ps
3.00ps
40
1
図51.
10
100
入力周波数（MHz）
S/N比と入力周波数およびジッタの関係
05492-046
図50.
60
SNR ( dBc)
*50Ωの抵抗はオプション
05492-052
CLK–
1000
AD9233
475
250
450
IAVDD
200
電流（mA）
425
電力（mW）
150
400
100
総電力
375
50
350
ADC関連のジッタ性能の詳細については、アプリケーション・
ノート AN-501 『 Aperture Uncertainty and ADC System
Performance 』および AN-756 『 Sampled Systems and the
Effects of Clock Phase Noise and Jitter』を参照してください。
IDRVDD
325
0
25
50
75
100
05492-034
アパーチャ・ジッタがAD9233のダイナミック・レンジに影響
を与える場合は、クロック入力をアナログ信号として扱う必要
があります。クロック・ドライバの電源はADC出力ドライバの
電源と分離して、クロック信号がデジタル・ノイズから変調を
受けないようにする必要があります。また、クロックから入力
信号への変調（または逆の変調）を防止するために、電源は
バッファなどのアナログ入力回路と共用しないようにします。
低ジッタの水晶制御発振器は最適なクロック源です。クロック
が別のタイプの信号源（ゲート、分周器など）で生成される場
合は、最終段で元のクロックを使ってタイミングを再生する必
要があります。
0
125
クロック周波数（MSPS）
図52.
消費電力とスタンバイ・モード
図 52 と図 53 に示すように、 AD9233 の消費電力はサンプル・
レートに比例します。デジタル消費電力は、主にデジタル・ド
ライバの強さと各出力ビットの負荷によって決まります。
DRVDDの最大電流（IDRVDD）は次のように計算されます。
AD9233-125：電力および電流とクロック周波数
の関係（FIN＝30MHz）
410
200
180
390
IAVDD
160
370
120
330
100
総電力
80
310
この最大電流は、各出力ビットが各クロック・サイクルでス
イッチングしている状態での値であり、この状態はナイキスト
周波数（fCLK/2 ）のフルスケール方形波が入力された場合にの
み発生します。実際には、DRVDD電流はスイッチングする出
力ビット数の平均値を使って計算され、この平均値はサンプ
ル・レートとアナログ入力信号特性により決定されます。出力
ドライバに与えられる容量性負荷を軽減することで、デジタル
消費電力を最小限に抑えることができます。
60
290
40
20
IDRVDD
250
5
30
55
80
0
105
05492-082
270
クロック周波数（MSPS）
図53.
図52と図53で使用したデータは、各出力ドライバに5pFの負荷
を接続して取得した「代表的な性能特性」の各図における動作
条件と同じ条件に基づいています。
AD9233-105：電力および電流とクロック周波数
の関係（FIN＝30MHz）
290
150
電力（mW）
IAVDD
275
120
260
90
総電力
245
60
230
電流（mA）
ここで、Nは出力ビット数で、AD9233の場合は12です。
350
電流（mA）
140
fCLK
×N
2
電力（mW）
30
IDRVDD
215
0
20
40
60
0
80
クロック周波数（MSPS）
図54.
― 20 ―
05492-093
IDRVDD＝VDRVDD×CLOAD×
AD9233-80：電力および電流とクロック周波数
の関係（FIN＝30MHz）
REV. A
AD9233
スタンバイ・モード
SPI ポート・インターフェースを使用するときは、 ADC をパ
ワーダウン・モードまたはスタンバイ・モードにできます。ス
タンバイ・モードでは、高速ウェイクアップが必要なときのた
めに内部リファレンス回路を駆動状態にしておくことができま
す。詳細については、「メモリマップ」を参照してください。
の出力電圧に対応するデータ出力とともに更新されるデジタル
出力です。したがって、 OR にはデジタル・データと同じパイ
プライン遅延があります。
OR データ出力
1 1111 1111 1111
0 1111 1111 1111
0 1111 1111 1110
+FS – 1 LSB
OR
–FS + 1/2 LSB
0
0
1
0000 0000 0001
0000 0000 0000
0000 0000 0000
–FS
–FS – 1/2 LSB
図55.
入力電圧および出力データとORの関係
MSB
AD9233の出力ドライバは、DRVDDとインターフェース・ロ
ジックのデジタル電源を一致させることにより、1.8∼3.3Vの
出力データ形式は、外部ピン・モード時にCLK/DFS ピンを設
定することでオフセット・バイナリまたは2 の補数を選択でき
ます（表10を参照）。『Interfacing to High Speed ADCs via SPI
User Manual』に詳述するように、SPIコントロールの使用中は
オフセット・バイナリ、2 の補数、グレーコードのいずれかを
選択できます。
+FS
+FS – 1/2 LSB
図55に示すように、ORはアナログ入力電圧がアナログ入力レ
ンジ内にあるときはローレベルであり、アナログ入力電圧が入
力レンジを越えるとハイレベルになります。 OR は、アナログ
入力が入力レンジ内に戻って別の変換が終了するまでハイレベ
ルを維持します。MSBおよびその補数とORビットのANDをと
ることで、オーバーレンジ・ハイ状態とアンダーレンジ・ロー
状態を検出できます。表 11 は、図 56 の NAND ゲートを使用す
るオーバーレンジ／アンダーレンジ回路の真理値表です。
デジタル出力
ロジック・ファミリーとインターフェースするように設定でき
ます。出力ドライバのサイズは、さまざまなロジック・ファミ
リーを駆動するために十分な出力電流を提供するように設計さ
れています。ただし、大きな駆動電流は電源にグリッチを生じ
させる傾向を持つため、コンバータ性能に影響を与えることが
あります。ADCにより大きな容量性負荷または大きなファンア
ウトを駆動する必要があるアプリケーションでは、外付けバッ
ファまたはラッチが必要となることがあります。
05492-041
パワーダウン・モードでは、リファレンス、リファレンス・
バッファ、バイアス回路をシャットダウンすることにより低消
費電力を実現します。パワーダウン・モードに入るとき、
REFT とREFB に接続するデカップリング・コンデンサが放電
し、通常動作に戻るときにこれらを再充電する必要があります。
そのため、ウェイクアップ時間はパワーダウン・モードになっ
ていた時間によって異なり、パワーダウン・サイクルが短いほ
どウェイクアップ時間が短くなります。 REFT と REFB に推奨
の0.1µFデカップリング・コンデンサを接続した場合、リファ
レンス・バッファ・デカップリング・コンデンサの放電には約
0.25msを要し、フル動作に戻るには0.35msを要します。
アウト・オブ・レンジ（OR）状態
アナログ入力電圧が ADC の入力レンジを越えるとアウト・オ
ブ・レンジ状態になります。 OR は、サンプリングされた特定
オーバーレンジ＝1
OR
アンダーレンジ＝1
MSB
図56.
表11.
05492-045
パワーダウン・モード
PDWNピンをハイレベルにすると、AD9233はパワーダウン・
モードになります。この状態では、 ADC の消費電力は 1.8mA
（Typ）となります。パワーダウンの間、出力ドライバは高イン
ピーダンス状態になります。PDWNピンをローレベルにすると、
AD9233は通常の動作モードに戻ります。PDWNは1.8Vおよび
3.3Vの両者を許容します。
オーバーレンジ／アンダーレンジ・ロジック
オーバーレンジ／アンダーレンジ回路の真理値表
OR
MSB
アナログ入力：
0
0
レンジ内
0
1
レンジ内
1
0
アンダーレンジ
1
1
オーバーレンジ
デジタル出力イネーブル機能（OEB）
AD9233にはスリーステート機能があります。OEBピンがロー
のときは、出力データ・ドライバはイネーブルとなります。
OEBピンがハイのときは、出力データ・ドライバは高インピー
ダンス状態となります。これはデータ・バスへの迅速なアクセ
スを意図したものではありません。OEBはデジタル電源
（ DRVDD ）を基準にしており、その電源電圧を上回らないこ
とが必要です。
表12.
出力データ形式
状態（V）
バイナリ出力モード
2の補数モード
VIN＋−VIN−＜−VREF−0.5LSB
0000 0000 0000
1000 0000 0000
グレーコード・モード
（SPIからアクセス可能）
1100 0000 0000
OR
1
VIN＋−VIN−＝−VREF
0000 0000 0000
1000 0000 0000
1100 0000 0000
0
VIN＋−VIN−＝0
1000 0000 0000
0000 0000 0000
0000 0000 0000
0
VIN＋−VIN−＝＋VREF−1.0LSB
1111 1111 1111
0111 1111 1111
1000 0000 0000
0
VIN＋−VIN−＞＋VREF−0.5LSB
1111 1111 1111
0111 1111 1111
1000 0000 0000
1
REV. A
― 21 ―
AD9233
タイミング
AD9233の最小変換レート（typ値）は10MSPSです。10MSPS
より低いクロック・レートでは、ダイナミック性能が低下する
ことがあります。
AD9233は、12クロック・サイクルのパイプライン遅延を持つ
データ・クロック出力（DCO）
AD9233は、外部レジスタのデータを取得するためのデータ・
クロック出力（DCO）を提供します。データ出力はDCOの立
上がりエッジで有効となります。タイミングについては、図2
を参照してください。
ラッチされたデータを出力します。データ出力は、クロック信
号の立上がりエッジ後の1伝搬遅延（tPD）で有効になります。
出力データ・ラインの長さとそのラインに接続された負荷は最
小にし、AD9233内部での過渡電圧を抑えてください。これら
の過渡電圧はコンバータのダイナミック性能を低下させること
があります。
― 22 ―
REV. A
AD9233
シリアル・ポート・インター
フェース（SPI）
AD9233のSPIでは、ADC内部の構造化されたレジスタ空間を
使ってコンバータの特定の機能や動作を設定できます。SPIは、
アプリケーションに対応したフレキシビリティやカスタマイズ
機能を提供します。アドレスにはシリアル・ポートからアクセ
スでき、そのポートを介して書込みや読出しを行うことができ
ます。「メモリマップ」に示すように、メモリはバイト単位で
構成されており、各フィールドに分割されています。動作の詳
細については、『Interfacing to High Speed ADCs via SPI User
Manual』を参照してください。
SPIによる設定
表13に示すように、3本のピンでこのADCのSPIを定義します。
SCLK/DFSピンは、ADCに対するデータの書込み／読出しの
同期をとります。二重目的のSDIO/DCSピンでは、内蔵された
ADCのメモリマップ・レジスタからデータを送信または読出し
できます。CSBはアクティブ・ロー制御ピンであり、読出し／
書込みサイクルをイネーブルまたはディスエーブルできます。
表13.
機能
SCLK/DFS
SCLK（シリアル・クロック）はシリア
ル・シフト・クロック入力です。シリア
ル・インターフェースによる読出し／書込
みを同期化します。
SDIO/DCS
表14.
SDIO（シリアル・データ入出力）は、二
重の目的を持つピンです。このピンの主な
役割は、タイミング・フレーム内の相対的
な位置と送信される命令に基づいた入力お
よび出力です。
SPIタイミング図の仕様
名前
説明
tDS
データからSCLKの立上がりエッジまでのセット
アップ時間
tDH
データからSCLKの立上がりエッジまでのホールド
時間
tCLK
クロック周期
tS
CSBからSCLKまでのセットアップ時間
tH
CSBからSCLKまでのホールド時間
tHI
SCLKのロジック・ハイ状態の最小時間
tLO
SCLKのロジック・ロー状態の最小時間
ハードウェア・インターフェース
表 13 に示したピンは、ユーザのプログラミング・デバイスと
AD9233のシリアル・ポート間の物理的なインターフェースを
構成しています。 SPI インターフェースの使用中は、 SCLK ピ
ンとCSBピンは入力として機能します。SDIOピンは双方向で、
書込み中は入力として、読出し中は出力として機能します。
CBS（チップ選択バー）は、読出し／書込
みサイクルをゲートするアクティブ・ロー
制御ピンです。
フレーミングの開始は、CSBの立下がりエッジとSCLKの立上
がりエッジで決まります。図57と表14は、シリアル・タイミン
グとその定義を示します。
CSBを使って他のモードも使用できます。CSBを常にローレベ
ルに保持すれば、AD9246を常時イネーブル（ストリーミング
といいます）にできます。CSBはバイト間でハイレベルを維持
して、外部のタイミングを追加できるようにします。パワー
アップ時にCSBをハイレベルに固定すると、SPI機能は高イン
ピーダンス・モードになります。このモードは、SPIピンの二
次機能をすべてオンにします。CSBをパワーアップ時にハイレ
ベルにし、その後ローレベルにしてSPIを起動させると、デバ
イスの電源を入れ直さない限りSPIピンの二次機能は使用でき
ません。
16 ビット命令は命令フェーズで送信されます。データは命令
フェーズに追従して送信され、データ長はW0ビットとW1ビッ
トによって決まります。データはすべて8 ビット・ワードから
構成されています。シリアル・データの各バイトの先頭ビット
は、読出しまたは書込みのどちらのコマンドが発行されている
かを示します。この機能により、シリアル・データ入出力
（SDIO）ピンはデータの方向を入力から出力へと変更します。
REV. A
データは、 MSB ファースト・モードまたは LSB ファースト・
モードで実行できます。パワーアップ時のデフォルトは MSB
ファーストですが、このモードは設定レジスタで変更できます。
詳細については、『Interfacing to High Speed ADCs via SPI
User Manual』を参照してください。
SPIピン
ピン名
CSB
ワード長以外に、命令フェーズではシリアル・フレームの読出
し動作または書込み動作を指定でき、シリアル・ポートを使用
したチップのプログラミングまたはオンチップ・メモリの内容
の読出しを行うことができます。命令が読出しの場合には、動
作を実行すると、シリアル・データ入出力（SDIO ）ピンがシ
リアル・フレームの適当な位置で処理方向を入力から出力に変
更します。
SPIインターフェースは、PROMでもPICマイクロコントロー
ラでも制御できるフレキシビリティを備えています。ユーザは
いずれかの方法を用いてADCをプログラミングできます。その
うちの1つについて、アプリケーション・ノートAN-812で詳し
く説明しています。
SPIインターフェースを使用しないときは、一部のピンが2つの
機能を提供します。デバイスのパワーオン中にAVDDまたはグ
ラウンドに接続すると、そのピンは特定の機能に関連付けられ
ます。
SPIなしの設定
SPI制御レジスタにインターフェースしないアプリケーション
では、SDIO/DCSピンとSCLK/DFSピンは、独立したCMOS互
換の制御ピンとして機能します。 CSB チップ・セレクトを
AVDDに接続してデバイスをパワーアップすると、シリアル・
ポート・インターフェースがディスエーブルになります。この
モードでは、出力データ形式用のスタティック・コントロー
ル・ラインおよびデューティ・サイクル・スタビライザとして
使用されることを想定しています（表10を参照）。詳細につい
ては、『Interfacing to High Speed ADCs via SPI User Manual』
を参照してください。
― 23 ―
AD9233
メモリマップ
メモリマップ・テーブルの読出し
ロジック・レベル
メモリマップ・テーブルの各行には8 つのアドレス位置があり
ます。メモリマップは、大まかに3 つのセクション（チップ設
定レジスタ・マップ（アドレス0x00∼0x02）、デバイス・イン
デックス＆転送レジスタ・マップ（アドレス0xFF）、ADC機能
マップ（アドレス0x08∼0x18））に分かれています。
以下にレジスタ関連の表現について説明します。
表15のメモリマップ・レジスタは、最初の列にレジスタ・アド
レス値を16進値で示しています。最後の列には、各16進数アド
レスのデフォルト値を示しています。デフォルトの16進値は、
ビット7（MSB）の列から始まります。例えば16進数アドレス
0x14はoutput_modeで、そのデフォルト値は0x00です。このデ
フォルト値は、出力データ・フォーマットはオフセット・バイ
ナリ（bit0,1＝00）、出力データ反転は非反転（bit2＝0）、出力
ディセーブルはイネーブル（bit4＝0）で、そして出力ドライバ
構成はDRVDD＝2.5V∼3.3V（bit6,7＝00）の設定となってい
ます。この機能の詳細については、『Interfacing to High Speed
ADCs via SPI User Manual』を参照してください。
オープン位置
オープンと記載されている位置は、現在このデバイスでは対応
していません。必要に応じて0 を書き込んでください。アドレ
ス位置の一部がオープンの場合にのみ書き込みます（アドレス
0x14など）。アドレス位置全体がオープンの場合は（アドレス
0x13）、書き込む必要はありません。
デフォルト値
リセットを終了すると、レジスタにはデフォルト値がロードさ
れます。レジスタのデフォルト値を表15に示します。
tDS
tS
tHI
tDH
• 「ビットを設定する」は、「ビットをロジック1に設定する」
「ビットにロジック1を書き込む」と同義です。
• 「ビットをクリアする」は、「ビットをロジック 0 に設定す
る」「ビットにロジック0を書き込む」と同義です。
SPIからアクセスできる機能
SPIを通してアクセスできる機能を簡単に説明します。これら
の機能の詳細については、『Interfacing to High Speed ADCs
via SPI User Manual』を参照してください。
• モード：パワーダウン・モードまたはスタンバイ・モード
を設定します。
• クロック：SPIを介してDCSにアクセスします。
• オフセット：コンバータ・オフセットをデジタル的に調整
します。
• テストI/O：テスト・モードを設定して、出力ビットに関す
る既知のデータを取得します。
• 出力モード：出力を設定し、出力ドライバ強度を変更しま
す。
• 出力フェーズ：出力クロックの極性を設定します。
• VREF：リファレンス電圧を設定します。
tCLK
tH
tLO
CSB
SCLK ドント・ケア
ドント・ケア
ドント・ケア
05492-053
SDIO ドント・ケア
図57.
シリアル・ポート・インターフェースのタイミング図
― 24 ―
REV. A
AD9233
表15.
メモリマップ・レジスタ
アドレス
（Hex）
パラメータ名
ビット7
（MSB） ビット6
ビット5
ビット4
ビット3
ビット2
ビット1
ビット0
（LSB）
デフォルト デフォルトに
値（Hex） 関する注記
チップ設定レジスタ
00
chip_port_config 0
LSB
ソフト・
1
ファースト リセット
0＝オフ
0＝オフ
（デフォルト）（デフォルト）
1＝オン
1＝オン
1
ソフト・
LSB
0
リセット
ファースト
0＝オフ
0＝オフ
（デフォルト）（デフォルト）
1＝オン
1＝オン
0x18
ニブルはミ
ラーリングす
る必要があり
ます。
『Interfacing to
High Speed
ADCs via SPI
User Manual』
を参照。
01
chip_id
02
chip_grade
読出し専用 デフォルトは
デバイスごと
に異なる一意
のチップIDで
す。
8ビットのチップIDビット7:0
（AD9233＝0x00）、（デフォルト）
オープン オープン
オープン
オープン
オープン
オープン 読出し専用 子IDで速度グ
レードを区別
します。
オープン オープン オープン
オープン
SW転送
オープン 子ID
0＝125
MSPS、
1＝105
MSPS
デバイス・インデックス／転送レジスタ
FF
device_update
オープン オープン
オープン
PDWN
0―フル
1―
0x00
データをマス
タ・シフト・
レジスタから
スレーブに同
期的に転送し
ます。
0x00
チップ動作の
各種の汎用
モードを指定
します。「消費
電力」、「スタ
ンバイ・モー
ド」、「SPIから
アクセスでき
る機能」を参
照。
デューティ・ 0x00
サイクル・
スタビライザ
0―
ディスエーブル
1―
イネーブル
「クロック・
デューティ・
サイクル」お
よび「SPIから
アクセスでき
る機能」を参
照。
グローバルADC機能
08
モード
オープン オープン
オープン オープン 内部パワーダウン・モード
000―標準（パワーアップ）
001―フルパワーダウン
010―スタンバイ
スタンバイ
011―標準（パワーアップ）
注：外部PWDNピンは
この設定に優先します。
09
クロック
オープン オープン
オープン
オープン オープン オープン
オープン
フレキシブルなADC機能
10
offset
オフセット（LSB）
＋7 3/4
＋7 1/2
＋7 1/4
デジタル・オフセット調整
011111
011110
011101
…
000010
000001
000000
111111
111110
111101
...
100001
100000
REV. A
＋1/2
＋1/4
0
−1/4
−1/2
−3/4
−7 3/4
−8
― 25 ―
0x00
コンバータに
固有のオフ
セットが調整
可能。「SPIか
らアクセスで
きる機能」を
参照。
AD9233
アドレス
（Hex）
00
14
パラメータ名
ビット7
（MSB） ビット6
ビット5
ビット4
PN23
0＝
PN9
0＝
標準
1＝
リセット
標準
1＝
リセット
オープン
出力
オープン 出力
ディス
データの
エーブル
反転
1―ディス
1＝反転
エーブル
0―イネー
ブル1
オープン
オープン
オープン オープン オープン
内部リファレンス
抵抗分圧器
00―VREF＝1.25V
01―VREF＝1.5V
10―VREF＝1.75V
11―VREF＝2.00V
オープン
オープン オープン オープン
test_io
output_mode
出力ドライバ設定
00―DRVDD＝3.3V
10―DRVDD＝1.8V
16
output_phase
DCOの
ビット3
ビット2
ビット1
ビット0
（LSB）
デフォルト デフォルトに
値（Hex） 関する注記
グローバル出力テスト・オプション 0x00
000―オフ
001―ミッドスケール・ショート
010―＋FSショート
011―−FSショート
100―チェッカ・ボード出力
101―PN23シーケンス
110―PN 9
111―1ワード／ゼロ・ワードのトグル
1
VREF
High Speed
ADCs via SPI
User Manual』
を参照。
0x00
出力、データ
形式、出力ド
ライバ構成を
設定します。
オープン
オープン 0x00
「SPIからアク
セスできる機
能」を参照。
オープン
オープン 0xC0
「SPIからアク
セスできる機
能」を参照。
データ形式の選択
00―オフセット・
バイナリ
（デフォルト）
01―2の補数
10―グレーコード
極性
1＝反転
0＝標準
18
『Interfacing to
外部出力イネーブル（OEB）ピンはハイレベル。
― 26 ―
REV. A
AD9233
レイアウトのポイント
電源とグラウンドに関する推奨事項
05492-054
電源をAD9233に接続するときは、独立した2つの電源の使用を
推奨します。 1 つはアナログ（ AVDD 、公称電圧 1.8V ）用で、
もう1つはデジタル（DRVDD、公称電圧1.8∼3.3V）用です。
1.8Vの単電源しか使用できない場合は、最初にAVDDに接続し、
次にデカップリング・コンデンサとフェライト・ビーズまたは
フィルタ・チョークでそれを分岐・分離してから、DRVDDへ
の接続を行います。ユーザは、複数の異なるデカップリング・
コンデンサを使用して高周波と低周波の両方に対応させます。
これらのコンポーネントは、PCボード・レベルのエントリポイ
ントの側と最小パターン長のパーツの側に配置します。
シルクスクリーン・パーティション
1番ピン識別マーク
図58.
PCボード・レイアウトの例
CML
AD9233を使用するときは、1つのPCボード・グラウンド・プ
図38に示すように、CMLピンは0.1µFコンデンサでグラウンド
にデカップリングします。
レーンで対応できるようにします。ボードのアナログ、デジタ
ル、クロック部を適切に分離しデカップリングすることにより、
最適な性能を簡単に実現できます。
RBIAS
露出パドルの放熱板に関する推奨事項
AD9233で最高の電気的／熱的性能を実現するには、ADC底部
の露出パドルをアナログ・グラウンド（AGND）に接続する必
要があります。PCボード上で露出している連続した銅プレーン
は、 AD9233 の露出パドル（ 0 番ピン）に接続します。また、
PCボード底部の放熱経路の熱抵抗をできる限り小さくするため
に、銅プレーンに複数のビアを設けます。これらのビアにはハ
ンダを充填します。
ADCとPCボード間の適用範囲と接合を最大化するために、シ
ルクスクリーンを使用してPCボード上の連続したプレーンを複
数の均一なセクションに区分します。このようにすると、リフ
ロー処理中にADCとPCボード間に複数の接続ポイントが提供
されます。パーティションのない1 つの連続したプレーンを使
用した場合は、ADCとPCボード間で1つの接続ポイントしか保
証されません。 PC ボードのレイアウトの例は、図 58 を参照し
てください。パッケージングとチップ・スケール・パッケージ
の PC ボード・レイアウトの詳細については、アプリケーショ
ン・ノートAN-772『A Design and Manufacturing Guide for
the Lead Frame Chip Scale Package (LFCSP)』を参照してくだ
さい。
REV. A
AD9233では、RBIASピンとグラウンドの間に10kΩの抵抗を
接続してください。このRBIAS抵抗でADCコアのマスタ電流
リファレンスを設定します。RBIASは少なくとも1%の許容誤
差が必要です。
リファレンス・デカップリング
VREF ピンは、並列に接続した低ESR の1.0µF コンデンサと低
ESRの0.1µFセラミック・コンデンサで外部的にグラウンドに
デカップリングする必要があります。リファレンスの設定では、
REFT とREFB は内部リファレンス・バッファによるノイズを
減らすためのバイパス点となります。REFT/REFBは、外部の
0.1µF セラミック・コンデンサに接続することを推奨します。
このコンデンサは必須ではありませんが、使用しない場合S/N
比性能は0.1dB前後低下します。リファレンス・デカップリン
グ・コンデンサはすべて、最小パターン長でできる限りADCの
近くに配置します。
― 27 ―
AD9233
評価用ボード
AVDD_DUTおよびDRVDD_DUTの1Aの電流能力には最低1
個の1.8V電源が必要ですが、アナログ用とデジタル用に独立し
AD9233評価用ボードは、さまざまなモードや設定でADCを動
作させるためのあらゆる回路を提供します。コンバータは、ダ
ブル・バラン構成（デフォルト）またはAD8352差動ドライバ
により、差動で駆動できます。ADCは、シングルエンドでも駆
動できます。DUTをAD8532駆動回路から分離するために独立
した電源ピンが用意されています。各入力構成は、さまざまな
コンポーネントを適切に接続することで選択できます。図59に、
AD9233のAC性能を評価する場合の代表的なベンチ特性の設定
を示します。
た電源を使用することを推奨します。
AD8352オプションを使って評価用ボードを使用するには、独
立した5.0Vのアナログ電源が必要です。この5.0V電源
（AMP_VDD）には、1Aの電流能力が必要です。代替のSPIオ
プションを使って評価用ボードを操作するには、さらに3.3Vの
アナログ電源が必要となります。この3.3V電源（ADDD_3.3V）
にも1Aの電流能力が必要です。これらの電源はハンダ・ジャン
パJ501、J502、J505で接続できます。詳細については、図64を
コンバータの最適な性能を得るには、アナログ入力やクロック
の信号源に位相ノイズが非常に小さい（1ps未満のrmsジッタ）
ものを使うことが非常に重要です。仕様規定のノイズ性能を得
るには、アナログ入力信号を適切にフィルタリングして高調波
を除去し、入力での総合（ブロードバンド）ノイズを小さくす
ることも必要です。
参照してください。
入力信号
クロックおよびアナログ・ソースを接続するときは、Rohde &
Schwarz SMHU、Agilent HP8644またはこれと同等の、低位
相ノイズのクリーンな信号を得られる信号発生器を使用しま
す。評価用ボードへの接続には、長さ 1m のシールドされた
50Ωの同軸ケーブル（RG-58）を使用します。ADCに必要な周
波数と振幅を入力してください。通常、アナログ･デバイセズ
のほとんどの評価用ボードは、クロック用として約2.8Vp-pま
たは13dBmのサイン波を入力できます。アナログ入力ソースを
接続するときは、50Ωの終端を接続したナローバンドの多極バ
ンドパス・フィルタの使用を推奨します。アナログ･デバイセ
ズでは、TTE®、Allen Avionics、K&L®タイプのバンドパス・
フィルタを使用しています。可能であれば、フィルタを評価用
ボードに直接接続してください。
図60∼図70の回路図とレイアウト図には、システム・レベルで
適用する配線方法とグラウンディング方法を示します。
電源
この評価用ボードは、壁面取付け可能なスイッチング電源を備
え、6V、2Aの最大出力を提供します。電源コードは定格電圧
100∼240V（47∼63Hz）のコンセントに差し込み、もう一方
の内径 2.1mm のジャック（ P500 ）は PC ボードに接続します。
PCボード上では、6V電源がヒューズで保護され調整された後、
5個の低ドロップアウト・リニア・レギュレータに接続されま
す。レギュレータは、ボードの各セクションに適正なバイアス
を与えます。評価用ボードをデフォルト以外の状態で使用する
ときは、L501、L503、L504、L508、L509を外してスイッチ
ング電源を切断し、ボードの各セクションに個別にバイアスを
与えることができます。P501を使ってセクションごとに異なる
電源を接続してください。
出力信号
パラレルCMOS出力は、アナログ・デバイセズの1チャンネル
FIFOデータ・キャプチャ・ボード（HSC-ADC-EVALB-SC）
と直接インターフェースします。 FIFO ボードとその設定（オ
プション）については、www.analog.com/FIFOをご覧くださ
い。
壁のコンセント
AC100∼240V
47∼63Hz
DC6V、
2A（Max）
3.3V
+
–
+
–
+
V DL
GND
AV DD_ 3.3V
G ND
V CC
3.3V
–
GND
3.3V
+
DRV DD_ DUT
G ND
2.5V
–
GND
–
A MP_ V DD
1.8V
+
+
G ND
5.0V
–
バンドパス・
フィルタ
AIN
AD9233
評価用ボード
ROHDE & SCHWARZ
SMHU
2Vp-p信号シンセサイザ
CLK
12 ビット・
パラレル
CMOS
SPI
図59.
HSC-ADC-EVALB-SC
FIFO データ・
キャプチャ・
ボード
ADC
アナライザ
および
SPI ユーザ・
ソフトウェア
を実行して
いる PC
USB接続
SPI
SPI
05492-084
ROHDE & SCHWARZ
SMHU
2Vp-p信号シンセサイザ
AV DD_ DUT
スイッチング
電源
評価用ボードの接続
― 28 ―
REV. A
AD9233
デフォルトの動作とジャンパ選択の設定
SCLK/DFS
AD9233評価用ボードRev.Aに関するデフォルト、オプション
SPIポートが外部ピン・モードの場合は、SCLK/DFSピンで出
力のデータ形式を設定します。このピンはフロート状態のまま
であれば、内部でプルダウンされ、デフォルト状態がバイナリ
に設定されます。JP2の2番ピンと3番ピンを接続すると、デー
タ形式が 2 の補数に設定されます。 SPI ポートがシリアル・ピ
ン・モードの場合に JP2 の 1 番ピンと 2 番ピンを接続すると、
SCLK ピンがオンボードのSPI 回路に接続されます。詳細につ
いては、「シリアル・ポート・インターフェース（SPI）」を参
照してください。
の設定またはモードを以下に示します。
電源
評価キットに付属のスイッチング電源は、一方のコードを定格
電圧AC100∼240V（47∼63Hz）のコンセントに差し込み、も
う一方のジャック（P500）をPCボードに差し込みます。
VIN
評価用ボードは、ダブル・バラン構成のアナログ入力用にセッ
トアップされ、70MHzで最適な50Ωインピーダンス・マッチン
グが行われます。帯域幅応答を増やすには、アナログ入力の差
動コンデンサを変更または削除します（表8を参照）。アナログ
入力の同相は、ADCのCMLピンを介してトランスの中央タッ
プから生成されます。詳細については、「アナログ入力に関す
る考慮事項」を参照してください。
VREF
VREFを1.0Vに設定するには、SENSEピンからJP507（1番ピ
ン、2番ピン）を介してグラウンドに接続します。これでADC
は2.0Vp-pのフルスケール範囲で動作します。評価用ボードに
は、独立した外部リファレンス・オプションも付属しています。
2番ピンと3番ピン間でJP507を接続し、さらにJP501を接続し、
E500で外部リファレンスを接続します。VREFオプションの適
正な使用法については、「電圧リファレンス」で詳述していま
す。
RBIAS
RBIASとグラウンド間に10kΩ（R503）を接続し、このピンで
ADCコアのバイアス電流を設定します。
クロック
デフォルトのクロック入力回路は、クロック・パスにわずかな
ジッタを与える広帯域インピーダンス1:1トランス（T503）を
用いた単純なトランス結合回路から派生したものです。クロッ
ク入力は 50Ω で終端され、 AC 結合されて、シングルエンド・
サイン波入力を処理します。トランスは、シングルエンド入力
を、ADCクロックを入力する前にクリップされる差動信号に変
換します。
PDWN
パワーダウン機能をイネーブルし、JP506を接続して、PDWN
ピンをAVDDに短絡させます。
CSB
CSBピンは内部でプルアップされ、チップを外部ピン・モード
に設定し、SDIO およびSCLK の情報を無視します。CSB ピン
のコントロールを評価用ボードのSPI回路に接続するには、JP1
の1番ピンおよび2番ピンを接続してください。チップをシリア
ル・ピン・モードにし、SDIOピンとSCLKピンのSPI情報を有
効にするには、常時イネーブル・モードでJP1をローに固定し
ます（2番ピンと3番ピンを接続します）。
REV. A
SDIO/DCS
SPI ポートが外部ピン・モードの場合は、 SDIO/DCS ピンに
よってデューティ・サイクル・スタビライザが設定されます。
このピンはフロート状態のままであれば、内部でプルダウンさ
れ、デフォルト状態がDCSイネーブルに設定されます。DCSを
ディスエーブルにするには、JP3の2番ピンと3番ピンを接続し
ます。SPIポートがシリアル・ピン・モードの場合にJP3の1番
ピンと2番ピンを接続すると、SDIOピンがオンボードのSPI回
路に接続されます。詳細については、「シリアル・ポート・イ
ンターフェース（SPI）」を参照してください。
その他のクロック設定
差動LVPECL クロックを使用して、AD9516 （U500 ）を使っ
てADC入力を駆動することもできます。この駆動オプションを
使用するときは、表16に示すコンポーネントを追加する必要が
あります。詳細については、AD9515のデータシートをご覧く
ださい。
デフォルトのトランス・オプションの代わりにAD9515を駆動
するためにアナログ入力を設定するには、下記のようにコン
ポーネントを適宜追加、削除、変更する必要があります。
• デフォルトのクロック経路でR507、R508、C532、C533を
削除します。
• デフォルトのクロック経路に0Ω抵抗のR505とC531を追加
します。
• R511、R512、R513、R515∼R524、U500、R580、R582、
R583、R584、C536、C537、C586を追加します。
発振器を使用する場合は、2 つの発振器フットプリント・オプ
ション（OSC500）を使用してADCの性能をチェックすること
もできます。JP508を適用すれば、ほとんどの発振器に共通す
るイネーブル・ピンを柔軟に使用できます。このオプションを
使用する場合は、 OSC500 、 R575 、 R587 、 R588 を追加しま
す。
― 29 ―
AD9233
その他のアナログ入力駆動設定
ここでは、AD8352を使用したその他のアナログ入力駆動設定
を簡単に説明します。この特殊な駆動オプションを使用する場
合は、表16に記載する特定のコンポーネントを追加する必要が
あります。AD8352差動ドライバの動作原理やオプション・ピ
ンの設定など、詳細については、AD8352のデータシートをご
覧ください。
デフォルトのトランス・オプションの代わりにAD8352を駆動
するためにアナログ入力を設定するには、下記のようにコン
ポーネントを適宜追加、削除、または変更する必要がありま
す。
• デフォルトのアナログ入力経路でC1とC2を削除します。
• 200Ω抵抗のR3とR4を追加します。
• オプションのアンプ入力経路に、R594、R595、C502を除
くすべてのコンポーネントを追加します。入力経路を終端
させるために追加するコンポーネントは、これら（ R9 、
R592、R590、R591）のうちの1つのみとします。
• アナログ入力経路で5pFのコンデンサC529を追加します。
現在は、信号接続のために0ΩのR561とR562が追加されていま
す。この領域では、条件が追加された場合にフィルタを設計で
きます。
― 30 ―
REV. A
図60.
S5 0 4
― 31 ―
評価用ボードの回路図（DUTアナログ入力）
DNI
A m pi n/
S5 0 5
DNI
R8
DNI
R 502
50
D NI
GN D; 3,4,5
SMA 200U P
R7
DN I
R 560
0
2
R C0 603
2
R C06 03
C528
0.1U F
C3
DN I CML
R2
0
RC 0402
R6
D NI
R C 040 2
R 11
0
DN I
R9
D NI
1
1
R C 060 3
2
R 12
D NI
0
R C 060 3
2
R 10
0
D NI
C4
0
C5
0
C 509
.1UF
T 500
S
4
5
3
T1
DNI
4
6
5
2
P
T 502
DNI
ETC1-1-13
P
1
4
5
S
3
2
1
1
3
2
アンプ（AD8352）の場合：
オプションのアンプ入力コンポーネントをすべて実装します。
R590/R591、R9、R592は同時に1つしか実装できません。
C1、C2を削除します。
R3＝R4＝200℃に設定します。
DNI
DNI
T502を使用するときは、T500、T5001を削除します。
C1、C2を0℃の抵抗に置き換えます。
R3、R4を削除し、R6、R502を追加します。
1
1
GN D; 3,4,5
SMA 200U P
GND; 3,4,5
RC060 3
A m pi n
A in/
GND; 3,4,5
SMA E D GE
S 503
A in
S MA E DGE
CC0402
CC0402
S500
RC060 3
CC0402
C ML
R C04 02
R 590
25
DNI
R 591
25
DN I
R1
DNI
RC0402
S
T 501
P
5
C500
.1U F
D NI
R5
0
C2
.1UF
A MPO UT -
R 565
DNI
A MPO UT +
R 597
4.3K
DNI
R 596
0
D NI
2
1
R DP
V IP
4
V IN
R DN
5
16
2
15
6
14
13
7
GND
V ON
A MPV DD
8
GND
V OP
V CC
A D8352
DNI
U511
V CM
A MPV DD
=GND; 17
GND
V CC
信号
E NB
3
ディスエーブル
R 594
10K
DNI
J500
イネーブル
1
R GP
R 598
100
R GN
D NI 3
A MPV DD
C501
0.3PF
DN I
R 593
0
D NI
R4
25
R3
25
C510
.1UF
R C 0402
R 571
0
9
10
11
12
R 595
10K
DNI
オプションのアンプ入力
R1を使用するときは、R3、R4、R6を削除します。
R5を0.1µFのコンデンサに置き換えます。
C1、C2を0Ωの抵抗に置き換えます。
3 ETC1-1-13 4
C503
.1U F
DNI
R 592
DNI
1
2
C1
.1UF
RC040 2
CC0402
RC0402
REV. A
R C040 2
R C040 2
RC0402
R53 6
R535
C502
.1U F
D NI
R 562
0
CML
R 561
0
HSMS281 2
0
0
D500
DN I
R 567
33
R C04 02
DNI
R C04 02
DNI
1
3
V IN+
R 574
DNI
R 566
33
RC0402
C 505
.1U F
D NI
C 504
.1U F
D NI
DU T A V DD
2
R C04 02
R C04 02
R 563
DNI
1
3
V IN -
A MPOUT -
2
V IN-
V IN+
DUT A V D D
C 529
20PF
D501
DNI
CC 0402
A MPO UT +
HSMS281 2
RC040 2
05492-058
ダブル・バラン／XFMR入力
AD9233
回路図
RC060 3
RC060 3
図61.
C 55 6
0.1UF
CML
― 32 ―
T P 5 00
T P 504
E 500
48
47
CC0 4 0 2
EXT_VREF
45
D0
46
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
DC O
J P 502
DN I
D1
CLK
CL K
J P 50 6
DNI
V IN-
V IN+
CC0 4 0 2
C 55 4
0.1UF
V RE F
S E NS E
DUT DR V DD
DUT A V DD
CC0 6 0 3
R 503
10K
RC060 3
チップの角
A V DD
A G ND
A V DD
A G ND
CSB
SCL K/DF S
SDIO/DCS
DRV DD
DRGND
OR
( MSB) D11
D10
C 5 55
0.1UF
DN I
J P 501
CC0 8 0 5
DN I
J P 500
3
C 553
1.0UF
D UT A V D D
2
J P 50 7
1
R 0402
DNI
R 501
V RE F
R 0402
DNI
R 500
SENSE
A D9233 L F CS P
D9
A G ND
D8
CL K+
EPA D
CL KD7
A V DD
D6
DRV DD
A GND
A V DD
DRGND
D5
OE B
D4
DCO
D3
NC
U
5
1
0
D2
NC
D1
DRGND
( L SB) D0
DRV DD
SENSE
V RE F
RE F B
RE F T
A GND
V IN+
V IN–
A GND
A V DD
CML
R B IA S
PDWN
1
2
3
4
5
6
7
8
9
10
11
12
D2
D3
D4
D5
D6
D7
D8
D9
D 10
D 11
D 12
D 13
14
13
DOR
T P 502
T P 5 01
T P 5 03
DUT DR V DD
DUT A V DD
15
16
17
18
19
20
21
22
23
24
8
10
9
9
R P 500 22
R P 50 1 2 2
R P 50 1 22
R P 50 2 22
1
7
8
8
DCO
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D 12
D13
DOR
7
6
5
16
15
14
13
12
11
16
15
14
13
12
11
10
R P 50 0 22
R P 50 0 22
R P 50 0 22
R P 501 22
R P 501 22
R P 501 22
R P 501 22
R P 501 22
R P 501 22
R P502 22
R P 502 22
R P 502 22
R P 502 22
R P 502 22
R P 502 22
R P 502 22
C SB _ D UT
2
3
4
1
2
3
4
5
6
1
2
3
4
5
6
7
1
JP1
V DL
2
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
3
OE2
I0
I1
2
JP2
U509
74V CX16224
1
3
OE1
O0
O1
G ND1
O2
O3
V CC1
O4
O5
G ND2
O6
O7
O8
O9
G ND3
O 10
O 11
V CC2
O 12
O 13
G ND4
O 14
O 15
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
S DIO_ ODM
OE4
DUT A V DD
出力バッファ
G ND8
I2
I3
V CC4
I4
I5
G ND7
I6
I7
I8
I9
G ND6
I10
I11
V CC3
I12
I13
G ND5
I14
I15
OE3
SC L K _ DT P
1
JP3
3
F DOR
F D0
F D1
F D2
F D3
F D4
F D5
F D6
F D7
F D8
F D9
F D10
F D 11
F D 12
F D 13
F IF OC L K
F IF OCL K
F D0
F D1
F D2
F D3
F D4
FD 5
F D6
F D7
F D8
F D9
F D 10
F D 11
F D 12
F D 13
F DOR
2
J 503
A1
A2
A3
A4
A5
A6
A7
A8
A9
A 10
A 11
A 12
A 13
A 14
A 15
A 16
A 17
A 18
A 19
A 20
S CL K _ CH A
S D O_ C H A
C S B 1_ C H A
S DI_ CHA
出力コネクタ
J 503
B1
B2
B3
B4
B5
B6
B7
B8
B9
B 10
B 11
B 12
B 13
B 14
B 15
B 16
B 17
B 18
B 19
B 20
J 5 03
C1
C2
C3
C4
C5
C6
C7
C8
C9
C10
C11
C12
C13
C14
C15
C16
C17
C18
C19
C20
05492-059
DUT
AD9233
評価用ボードの回路図（DUT、VREF、デジタル出力インターフェース）
REV. A
S MA E DGE
S 5 02
GN D; 3,4,5
GN D; 3,4,5
CL K /
CL K
S MA E DGE
S 5 01
R 5 05
49.9
DN I
C 53 0
0.1U F
C 53 1
0.1U F
DN I
CC0402
R C0 4 0 2
1
1
O PT_ CL K
O PT_ CL K
O PT_ CL K
R 50 4
49.9
CC0402
V CC
R 5 11
DN I
2
R C0603
2
R C0603
R 57 9
DN I
R 510
D NI
R 51 2
0
R C0603
R C0603
R 57 6
DN I
R 5 07
0
DN I
0
OE
OE
GN D
GN D
C B 3LV -3C
OUT
OUT
R 508
8
10
1 2 V CC
C 51 1
.1UF
R 581
D NI
R 5 77
D NI
5
3
2
R 509
0
R 506
0
R C0603
R C0603
D 502
HS MS 2812
2
1
3
C 53 3
0.1U F
C 53 2
0.1U F
CL K
CL K
A D 951 5
R C 0 40 2
DNI
OUT0B
OU T0
NC =27,28
OUT1B
OU T1
A V DD_ 3P3V ;1,4,17,20,21,24,26,29,30
S Y NCB
C LK B
C LK
D NI
U 500
R 58 6
4.12K
18
19
22
23
R 58 4
2 40
DNI
R 58 5
100
DN I
R 5 83
2 40
DNI
R 5 82
10 0
DNI
C 53 6
0.1U F
DNI
C 537
0.1UF
D NI
S0
S1
S2
S3
S4
S5
S6
S7
S8
S9
S10
RC060 3
C 53 4
0.1UF
D NI
C 53 5
0.1UF
DNI
E 5 03
E 5 02
CL K
CL K
AD9515（OPT_CLK）を使用する場合は、R507、R508、
C533、C532を削除します。
C531、R505＝0を実装します。
E 501
4
6
3
R 58 0
10K
DNI
T 5 03
R 58 8
10K
DN I
5
1
2
1
A V D D _ 3 P3 V
R 5 78
DN I
7
5
3
RC0402
R 57 5
0
DNI
RC0402
RC0402
2
RC0402
1
S7
DNI
S8
OS C500
S9
14
VREF
6
S0
7
S1
8
S2
9
S3
10
S4
11
S5
12
S6
13
評価用ボードの回路図（DUTクロック入力）
S10
RC060 3
14
RC060 3
15
D ISA B LE
RSET
16
RC0402
RC0402
CC0402
CC0402
RC0402
D N I J P 508
3 E N A B LE
RC0402
10K
DN I
GN D
25
CC0402
R C0 4 0 2
RC0402
A V D D _ 3P 3 V R 58 7
GND_PAD
RC0402
32
CC0402
31
CC0402
― 33 ―
RC0402
REV. A
33
CC0402
図62.
S 10
S9
S8
S7
S6
S5
S4
S3
S2
S1
S0
R 52 6
DNI
R 52 7
DNI
R 52 5
D NI
A V D D _ 3P 3 V R 5 1 4
D NI
R 53 2
DNI
R 53 3
DNI
R 53 4
DNI
R 52 9
DNI
R 52 8
DNI
R 53 0
DNI
R 53 1
DNI
0
0
0
0
0
0
0
0
0
0
0
R C0603
R C0603
R C0603
R C0603
R C0603
R C0603
R C0603
R C0603
R C0603
R C0603
R C0603
R 52 2
R 52 3
R 52 4
R 51 9
R 51 8
R 52 0
R 52 1
R 51 6
R 51 7
R 51 5
R 51 3
0
0
0
0
0
0
0
0
0
0
0
R C0603
DNI
R C 0603
DNI
R C 0603
DNI
R C 0603
DNI
R C 0603
DNI
R C 0603
DNI
R C0603
DNI
R C 0603
DNI
R C 0603
DNI
R C 0603
DNI
R C0603
DNI
AD9515 ロジック・
セットアップ
OPT_ CL K
XFMR/AD9515
クロック回路
AD9233
05492-057
2
1
S1
DNI
4
3
2
PICヘッダ
DNI
SOIC8
DNI
V SS
G P1
G P0
2
1
GP0
5
MCLR-GP3 7
9
― 34 ―
DNI
J 50 4
E 504
R559
D505
261
オプション
DNI
R C 0603
2
5
6
7
8
DNI
MCL R
G P2
PIC12F 629
G P4
G P5
V DD
U50 6
AMPVDD
3
ヘッダ上向き、オス
1
4
3
2
1
DNI
3
GP1
4
2
6
PICVCC
8
GP1
10
GP0
MC LR-GP3
R 547
4.7 K
DN I
R 5 45
4.7K
R C 0 6 03
PICSPI制御ポートを使用するときは、R545、R546、R547を追加します。
PICSPI制御ポートを使用するときは、R555、R556、R557を削除します。
FIFO制御ポートの場合は、R555、R556、R557を削除します。
RC060 3
JP509
C557 CC0603
0.1UF
DNI
R558
4.7K
1
PICVCC 1
DN I
R 54 6
4.7 K
R C 0 6 03
DN I
R C 0 6 03
R 55 5
0
R 5 57
0
R 5 56
0
R 5 49
10K
A V D D _ 3P 3V
R 5 54
0
RC0603
RC0603
図63.
R 5 48
10K
R 5 50
10K
RC0603
RC0603
AVDD_3P3V
U508
6
Y1
5
V CC
4
Y2
6
Y1
5
V CC
4
Y2
NC7WZ16
1
A1
2
GND
3
A2
U507
NC7WZ07
1
A1
2
GND
3
A2
R 5 52
1K
R 55 1
1K
R 553
1K
D U T A V D D A V D D _ 3 P3 V
RC0603
＋5V＝プログラミングのみ＝AMPVDD
＋3.3V＝通常の動作＝AVDD_3P3V
RC0603
SPI回路
SDO_CH A
CS B _ D U T
S CL K _ D T P
S D IO_ OD M
05492-056
PIC（U506）を使用またはプログラミングするときは削除
AD9233
RC0603
CSB1_CHA
SDI_CHA
SCLK_CH A
評価用ボードの回路図（SPI回路）
REV. A
RC0603
RC0603
RC0603
― 35 ―
1
10
P 10
9
P9
8
P8
7
P7
6
P6
5
P5
4
P4
3
P3
2
P2
P 501
1
P1
7.5V POW ER
C ON 005
2.5MM JA C K
P 500
3
2
D 504
S 2A _ R E CT
2A
DO-214A A
A MP V DDIN
評価用ボードの回路図（電源入力）
J502
J501
J 505
L C1 2 1 0
L 500
10UH
L C1 2 1 0
L 506
10UH
L C1 2 1 0
L 502
10UH
LC 1 2 1 0
L 507
10U H
LC 1 2 1 0
A C A SE
A C A SE
A C A SE
A CA S E
A C A SE
オプションの電源接続を使用するときは、
L501、L503、L504、L508、L509を
追加します。
GND
A V DD_ 3P3V IN
GND
V DL IN
GND
DUT DR V DDIN
GND
DUT A V DDIN
GND
L 505
10U H
オプションの電源接続
C 527
10U F
S MDC110F
C 548
1OUF
6.3V
C 552
1OUF
6.3V
C 551
1OUF
6.3V
C 550
1OUF
6.3V
C549
1OUF
6.3V
4
C512
0.1UF
A V D D _ 3P 3V
C517
0.1UF
DUTDR V DD
C516
0.1UF
DUTA V DD
C515
0.1UF
V DL
C 514
0.1UF
A MP V DD
3
DUTDR V DD
DUT A V DD
V DL
A MP V DD
PWR _ IN
C C 060 3
C C 060 3
C C 060 3
C C 060 3
C 573
0.1UF
C569
0.1UF
C564
0.1UF
C567
0.1UF
R 589
261
C 572
0.1UF
C 575
0.1UF
C 565
0.1UF
C C 0603
C C0 6 0 3
C C 0603
C C0 6 0 3
C 524
1U F
PWR _ IN
C 521
1U F
PWR _ IN
C 519
1U F
PWR _ IN
入力
U504
A DP3339A K C-3.3
入力
U503
A DP3339A K C-2.5
入力
U502
A DP3339A K C-1.8
C C0 6 0 3
0.1UF
C 566
0.1UF
C C0 6 0 3
C 559
C C 0603
C599
0.1UF
C C 0603
C558
C C0 6 0 3
0.1UF
C568
0.1UF
3
3
3
GND
1
F E R 500
CHOK E _ COIL
D503
3A
S HOT_ R E CT
DO-214A B
C 570
0.1UF
出力 4
出力 4
出力 4
4
4
4
C C0 6 0 3
2
出力 1
2
出力 1
2
出力 1
C 574
0.1UF
CC 0 4 0 2
C540
0.1UF
CC 0 4 0 2
C545
0.1UF
V DLIN
C C 0402
C C 0402
C513
1UF
PWR _ IN
C523
1UF
PWR _ IN
D UTDR V D D IN
D UTA V D D IN
T P 508
TP 505
A V D D _ 3P 3V
L C1 2 1 0
L 508
10UH
LC 1 2 1 0
L 503
10UH
A V D D _ 3P 3V
C526
1UF
C 520
1UF
C 518
1UF
L 504
10UH
LC 1 2 1 0
TP 506
C539
0.1UF
C544
0.1UF
出力 4
C C 0402
C C 0402
C542
0.1UF
C546
0.1UF
C C0 4 0 2
C C0 4 0 2
出力 4
U 505
A DP3339A K C-3.3
入力
3
入力
3
U 501
A DP3339A K C-5
C 538
0.1UF
C 543
0.1UF
出力1
出力1
DUTA V DD=1.8V
DUTDRV DD=2.5V
V DL =3.3V
A MPV DD=5V
A V DD_ 3.3V =3.3V
GND
1
GND
1
GND
1
GND
1
図64.
2
2
LC 1 2 1 0
L 509
10U H
LC 1 2 1 0
L 501
10UH
C 525
1U F
C 522
1U F
グラウンド
テスト・ポイント
4
4
TP510
2
TP512
REV. A
CR500
TP511
1
TP509
電源入力
6V、2A（max）F500
H 503
H 502
グラウンドに接続された
マウント穴
H500
H501
A V D D_ 3P3V
A MPV DD IN
T P513
T P 507
AD9233
05492-055
AD9233
05492-063
評価用ボードのレイアウト
評価用ボードのレイアウト（表面）
05492-062
図65.
図66.
評価用ボードのレイアウト（裏面、ミラー・イメージ）
― 36 ―
REV. A
05492-065
AD9233
評価用ボードのレイアウト（グラウンド・プレーン）
05492-064
図67.
図68.
REV. A
評価用ボードのレイアウト（電源プレーン）
― 37 ―
05492-061
AD9233
評価用ボードのレイアウト（表面シルクスクリーン）
05492-060
図69.
図70.
評価用ボードのレイアウト（裏面シルクスクリーン、ミラー・イメージ）
― 38 ―
REV. A
AD9233
部品表（BOM）
表16.
評価用ボードのBOM
未実装
（DNI） 参照番号
項目
数量
1
1
AD9246CE_REVA
デバイス
PCボード
パッケージ
説明
サプライヤ／製品番号
PCボード
アナログ・デバイセズ
2
24
C1、C2、C509、C510、C511、C512、
C514、C515、C516、C517、C528、C530、
C532、C533、C538、C539、C540、C542、
C543、C544、C545、C546、C554、C555
コンデンサ
0402
0.1µF
12
C3、C500、C502、C503、C504、C505、
C531、C534、C535、C536、C537、C557
3
1
C501
コンデンサ
0402
0.3pF
4
2
C4、C5
抵抗
0402
0Ω
5
10
C513、C518、C519、C520、C521、
C522、C523、C524、C525、C526
コンデンサ
0402
1.0µF
6
1
C527
コンデンサ
1206
10µF
7
1
C529
コンデンサ
0402
20pF
8
5
C548、C549、C550、C551、C552
コンデンサ
ACASE
10µF
9
1
C553
コンデンサ
0805
1.0µF
10
15
C556、C558、C559、C564、C565、
C566、C567、C568、C569、C570、
C572、C573、C574、C575、C599
コンデンサ
0603
0.1µF
11
1
CR500
LED
0603
緑
Panasonic
LNJ314G8TRA
12
1
D502
ダイオード
SOT-23
HSMS2812
D500、D501
ダイオード
30V、20mA、
デュアル・
ショットキ
13
1
D503
ダイオード
DO-214AB 3 A、30V、
SMC
Micro Commercial Group
SK33-TPMSCT-ND
14
1
D504
ダイオード
DO-214AA 2 A、50V、
SMC
Micro Commercial Group
S2A-TPMSTR-ND
D505
LED
LN1461C
AMB
Amber LED
F500
ヒューズ
1210
6.0V、2.2 A
Tyco, Raychem
NANO SMDC110F-2
2
15
16
1
1
トリップ電流
再設定可能な
ヒューズ
17
1
FER500
チョーク
2020
Murata
DLW5BSN191SQ2
18
1
J500
ジャンパ
ハンダ・ジャンパ
19
3
J501、J502、J505
ジャンパ
ハンダ・ジャンパ
J503
コネクタ
120ピン
オス・ヘッダ
Samtec
TSW-140-08-G-T-RA
J504
コネクタ
10ピン
オス、2×5
Samtec
20
1
21
1
22
3
JP1、JP2、JP3
ジャンパ
3ピン
オス、ストレート Samtec
23
4
JP500、JP501、JP502、JP506
ジャンパ
2ピン
オス、ストレート Samtec
24
1
JP507
ジャンパ
3ピン
オス、ストレート Samtec
TSW-103-07-G-S
TSW-102-07-G-S
TSW-103-07-G-S
2
25
10
JP508、JP509
L500、L501、L502、L503、L504、
L505、L506、L507、L508、L509
フェライト・ 3.2mm ×
ビーズ
2.5mm ×
Digi-Key P9811CT-ND
OSC500
発振器
SMT
125MHzまたは
105MHz
CTS Reeves CB3LV-3C
P500
コネクタ
PJ-102A
DC電源ジャック
Digi-Key CP-102A-ND
P501
コネクタ
10ピン
オス、ストレート PTMICRO10
1.6mm
26
27
28
REV. A
1
1
1
― 39 ―
AD9233
項目
数量
29
30
31
未実装
（DNI） 参照番号
説明
R1、R6、R563、R565、R574、R577
抵抗
0402
DNI
抵抗
抵抗
0402
0Ω
6
R2、R5、R561、R562、R571
R10、R11、R12、R535、R536、R575
R3、R4
抵抗
0402
25Ω
R7、R8、R9、R502、R510、R511
抵抗
0603
DNI
2
6
33
パッケージ
6
5
32
デバイス
R500、R501、R576、R578、R579、R581
抵抗
0402
DNI
34
4
6
R503、R548、R549、R550
抵抗
0603
10kΩ
35
1
R504
R505
抵抗
抵抗
0603
49.9Ω
R506、R508、R509、R512、R554、
R555、R556、R557、R560
抵抗
0603
0Ω
1
36
9
23
37
4
38
3
39
1
1
40
2
R507、R514、R513、R515、R516、R517、
R518、R519、R520、R521、R522、R523、
R524、R525、R526、R527、R528、R529、
R530、R531、R532、R533、R534
R545、R546、R547、R558
抵抗
0603
4.7kΩ
R551、R552、R553
抵抗
0603
1kΩ
R589
抵抗
0603
261Ω
R559
R566、R567
抵抗
0402
33Ω
41
3
R582、R585、R598
抵抗
0402
100Ω
42
2
R583、R584
抵抗
0402
240Ω
43
1
R586
抵抗
0402
4.12kΩ
44
3
R580、R587、R588
抵抗
0402
10kΩ
45
2
R590、R591
抵抗
0402
25Ω
46
1
R592
抵抗
0402
DNI
47
2
R593、R596
抵抗
0402
0Ω
48
2
R594、R595
抵抗
0402
10kΩ
49
1
R597
抵抗
0402
4.3kΩ
RP500
抵抗
RCA74204 22Ω
RP501、RP502
抵抗
RCA74208 22Ω
S1
スイッチ
S500、S501
コネクタ
SMAEDGE SMAエッジ
直角
50
1
51
2
52
53
1
2
54
55
S502、S503
2
S504、S505
コネクタ
SMA200UP SMA RF
5ピン
アップライト
T500、T501
トランス
SM-22
M/A-Com ETC1-1-13
トランス
CD542
Mini-Circuits ADT1-1WT
IC
32ピン
2
1
57
モメンタリ
Panasonic
（通常オープン） EVQ-PLDA15
2
1
56
T1
T503
1
T502
1
U500
クロック分配
アナログ・デバイセズ
電圧
レギュレータ
アナログ・デバイセズ
LFCSP
58
1
サプライヤ／製品番号
U501
IC
SOT-223
AD9515BCPZ
ADP3339AKCZ-5
59
1
U502
IC
SOT-223
電圧
レギュレータ
アナログ・デバイセズ
60
1
U503
IC
SOT-223
電圧
レギュレータ
アナログ・デバイセズ
61
2
U504、U505
IC
SOT-223
電圧
レギュレータ
アナログ・デバイセズ
― 40 ―
ADP3339AKCZ-1.8
ADP3339AKCZ-2.5
ADP3339AKCZ-3.3
REV. A
AD9233
項目
数量
62
未実装
（DNI） 参照番号
1
U506
デバイス
パッケージ
説明
IC
8ピンSOIC 8ビット・
サプライヤ／製品番号
Microchip PIC12F629
マイクロ
コントローラ
63
1
U507
IC
SC70
デュアル・
バッファ
Fairchild NC7WZ16
64
1
U508
IC
SC70
デュアル・
バッファ
Fairchild NC7WZ07
65
1
U509
IC
48ピン
TSSOP
バッファ／ライン・ Fairchild 74VCX162244
ドライバ
66
1
U510
67
合計
REV. A
1
128
U511（または Z500）
DUT
48ピン
（AD9233） LFCSP
IC
107
― 41 ―
16ピン
LFCSP
ADC
アナログ・デバイセズ
差動アンプ
アナログ・デバイセズ
AD9233BCPZ
AD8352ACPZ
AD9233
外形寸法
0.60 MAX
0.60 MAX
37
36
1番ピン
識別マーク
6.75
BSC SQ
上面図
1番ピン
識別マーク
1
4.25
4.10 SQ
3.95
（底面図）
25
24
12
13
0.25 MIN
5.50
REF
0.80 MAX
0.65 TYP
12° MAX
48
露出パッド
0.50
0.40
0.30
1.00
0.85
0.80
0.30
0.23
0.18
D05492-0-8/06(A)-J
7.00
BSC SQ
0.05 MAX
0.02 NOM
0.50 BSC
実装面
0.20 REF
平坦性
0.08
JEDEC規格MO-220-VKKD-2に準拠
図71.
48ピン・リード・フレーム・チップ・スケール・パッケージ［LFCSP_VQ］
7mm×7mmボディ、超薄型（CP-48-3）
寸法単位：mm
オーダー・ガイド
1
2
パッケージ
パッケージ・
オプション1
モデル
温度範囲
AD9233BCPZ-1252
−40∼＋85℃
48ピン・リード・フレーム・チップ・スケール・パッケージ
［LFCSP_VQ］
CP-48-3
AD9233BCPZRL7−1252
−40∼＋85℃
48ピン・リード・フレーム・チップ・スケール・パッケージ
［LFCSP_VQ］
CP-48-3
AD9233BCPZ-1052
−40∼＋85℃
48ピン・リード・フレーム・チップ・スケール・パッケージ
［LFCSP_VQ］
CP-48-3
AD9233BCPZRL7−1052
−40∼＋85℃
48ピン・リード・フレーム・チップ・スケール・パッケージ
［LFCSP_VQ］
CP-48-3
AD9233BCPZ-802
−40∼＋85℃
48ピン・リード・フレーム・チップ・スケール・パッケージ
［LFCSP_VQ］
CP-48-3
AD9233BCPZRL7−802
−40∼＋85℃
48ピン・リード・フレーム・チップ・スケール・パッケージ
［LFCSP_VQ］
CP-48-3
AD9233-125EB
評価用ボード
AD9233-105EB
評価用ボード
AD9233-80EB
評価用ボード
最適な電気的、熱的性能を得るには、露出パドルをAGNDプレーンにハンダ付けしてください。
Z＝鉛フリー製品
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REV. A