PSoC® 5LP：CY8C58LP 系列数据手册 可编程片上系统 （PSoC®） 概述 PSoC® 5LP 是真正的可编程嵌入式片上系统，它在单芯片中集成了可配置的模拟和数字外设、存储器以及微控制器。PSoC 5LP 架构 的性能通过以下特性得到质的提升： 带有工作频率高达 80 MHz 的 DMA 控制器、数字滤波处理器以及 32 位 ARM Cortex-M3 内核 超低功耗，拥有业界最宽的电压范围 带有支持用户自定义的可编程数字和模拟外设 任何模拟或数字外设端口可灵活路由至任意引脚 PSoC 器件是一个应用于嵌入式 （控制）系统设计的高度灵活的可配置系统级芯片。它集成了丰富的可配置模拟和数字资源以及片上 微控制器。单芯片可以实现高达上百种的模拟和数字外设功能。因此不仅可以缩短设计周期、减小电路板尺寸、降低系统功耗，还可 以在降低系统成本的基础上提升系统性能。 特性 工作特性 支持 32.768 kHz 的外部时钟晶振 12 个时钟分频器可路由到任何外设或 I/O 模拟外设 具有 8 至 20 位可配置 Delta-Sigma ADC 最多支持两个 12 位 SAR ADC 支持四个 8 位数模转换器 （DAC） 4 个电压比较器 4 个运算放大器 4 个可编程模拟模块，可用于创建： • 可编程增益放大器 （PGA） • 互阻放大器 （TIA） • 混频器 • 采样和保持电路 ® 支持 CapSense ，最多支持 62 个触摸传感器 1.024 V ± 0.1% 内部参考电压 电压范围：1.71 至 5.5 V，多达六个电压域 [1] （环境）温度范围：–40 至 85 °C 扩展的温度范围：–40 至 105 °C 工作频率范围：DC 至 80 MHz 功耗模式 • 在活动模式下，频率 6 MHz 电流 3.1 mA ；频率 48 MHz 电 流 15.4 mA • 在睡眠模式下，电流为 2 A • 在休眠模式下，电流为 300 nA （RAM 数据保持） 升压调节器 （最小输入电压 0.5 V，最大输出电压 5 V） 性能 32 位 ARM Cortex-M3 CPU， 32 个中断输入 24 通道直接存储器访问 （DMA）控制器 24 位 64 抽头定点数字滤波处理器 （DFB） 存储器 拥有缓存和安全特性的高达 256 KB 的编程闪存 高达 32 KB 的用于存储纠错码 （ECC）的闪存空间 高达 64 KB 的 RAM 高达 2 KB 的 EEPROM 数字外设 4 路 16 位定时器、计数器和 PWM 模块 （TCPWM） 2 一路硬件 I C 模块，总线速度 1 Mbps 已认证的 USB 2.0 （FS） 12 Mbps 外设接口 （TID#10840032），采用内部振荡器 [2] 全速 CAN 2.0b 接口、 16 个 Rx 缓冲区、 8 个 Tx 缓冲区 20 至 24 个通用数字模块（UDB），通过配置 UDB 模块，可以 创建有限数量的如下功能模块： • 8、 16、 24 和 32 位定时器、计数器和 PWM • I2C、 UART、 SPI、 I2S、 LIN 2.0 接口 • 循环冗余校验 （CRC）模块 • 伪随机序列 （PRS）发生器 • 正交解码器 • 门限逻辑功能 多功能 I/O 系统 46 到 72 个 I/O 引脚 — 多达 62 个通用 I/O （GPIO） 多达 8 个特殊功能 I/O （SIO）引脚 • 25 mA 灌电流 • 可编程的输入 / 输出阈值 • 可作为通用电压比较器使用 • 支持热插拔功能和过压容限 两个 USBIO 引脚可作为 GPIO 使用 任意数字或模拟外设信号可以路由至任意引脚 所有 GPIO 均支持段式 LCD 驱动，最多支持 46 Com x 16 Seg 所有 GPIO 均支持 CapSense 功能 接口电压范围为 1.2 V 至 5.5 V，多达 4 个电压域 编程、调试和跟踪 支持 4 线 JTAG、SWD、单线 SWV 以及 5 线 Traceport 接口 支持将 ARM 调试和跟踪模块嵌入式到 CPU 内核 2 支持通过 I C、 SPI、 UART、 USB 以及通信接口的 Bootloader 编程 封装选择：68-QFN、 100-TQFP 以及 99-ball WLCSP 支持使用免费的 PSoC Creator™ 工具进行开发 可编程时钟 3 至 74 MHz 内部高频振荡器， 3 MHz 输出精确度 1% 支持 4 至 25 MHz 外部晶振 内部 PLL 能够生成高达 80 MHz 的时钟 频率分别为 1 kHz、33 kHz 和 100 kHz 的低功耗内部振荡器 提供原理图和固件级别的设计支持 提供了上百个 PSoC Component™（PSoC 组件），相当于集 成了众多专有 IC 和系统接口。每个组件均可通过简单的拖放 添加到当前设计中。 包含免费的 GCC 编译器并支持 Keil/ARM MDK 编译器 注释： 1. 最大存放温度是 150°C，符合 JEDEC JESD22-A103 — 高温度存放使用寿命标准。 2. 此特性仅由特定器件提供。更多详细信息，请参考第 127 页上的订购信息 。 赛普拉斯半导体公司 文档编号：001-91764 版本 *B • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 修订日期 April 22, 2016 PSoC® 5LP：CY8C58LP 系列数据手册 更多有关的信息 在赛普拉斯的 www.cypress.com 网站上提供了大量资料，有助于选择符合您设计的 PSoC 器件，并能够快速有效地将该器件集成到 您的设计中。有关使用资源的完整列表，请参考知识库文章 KBA86521 — 如何使用 PSoC 3、 PSoC 4 和 PSoC 5LP 进行设计。下面 是 PSoC 5LP 的简要列表： 概况：PSoC 产品系列、 PSoC 路线图 开发套件： 产品选择器：PSoC 1、 PSoC 3、 PSoC 4、 PSoC 5LP。 CY8CKIT-001 为 PSoC 1、PSoC 3、PSoC 4 或 PSoC 5LP 器 件系列提供一个通用的开发平台。 CY8CKIT-050 是专门为模拟性能而设计的。通过该套件，您 可以评估、开发基于 PSoC 5LP 的高精度模拟、低功耗以及 低电压的各种应用。 这两种套件都支持连接 PSoC 扩展板套件。扩展套件可用于 CapSense、高精度温度测量和电源监控等多种应用。 此外， PSoC Creator 还包含一个器件选择工具。 应用笔记：赛普拉斯提供了大量 PSoC 应用笔记和代码示例，包 括了从基础到高级的广泛主题。下面列出了 PSoC 5LP 入门的 建议应用笔记： AN77759：PSoC 5LP 入门 AN77835： PSoC 3 至 PSoC 5LP 的移植指南 AN61290：硬件设计的注意事项 AN57821：混合信号电路板布局 AN58304：模拟设计的引脚选择 AN81623：数字设计的最佳实践 AN73854：Bootloader 简介 MiniProg3 编程工具可用于对 PSoC 器件的编程和调试（PSoC1 器件仅限编程）。 PSoC Creator PSoC Creator 是基于 Windows 的免费集成开发环境（IDE）。通过它可以同时在 PSoC 3、PSoC 4 和 PSoC 5LP 的系统中设计硬件 和固件。 PSoC Creator 通过基于原理图的经典方法设计系统架构，由上百个预验证可用于生产的 PSoC 组件给与支持。更多信息请 参考组件数据手册列表。使用 PSoC Creator，可以执行以下操作： 3. 使用配置工具配置各组件 1. 将组件图标施放到主要设计工作区中，以进行您的硬件系统 设计 4. 研究包含 100 多个组件的库 2. 使用 PSoC Creator 集成开发环境 C 编译器对您的应用固件和 5. 查看组件数据手册 PSoC 硬件进行协同设计 图 1. PSoC Creator 中多传感器的示例项目 1 2 3 4 5 文档编号：001-91764 版本 *B 页 2/136 PSoC® 5LP：CY8C58LP 系列数据手册 目录 1. 架构概述 .......................................................................... 4 2. 引脚分布 .......................................................................... 6 3. 引脚说明 ........................................................................ 12 4. CPU ............................................................................... 13 4.1 ARM Cortex-M3 CPU ...........................................13 4.2 缓存控制器 ...........................................................14 4.3 DMA 与 PHUB ......................................................14 4.4 中断控制器 ...........................................................17 5. 存储器 ............................................................................ 19 5.1 静态 RAM .............................................................19 5.2 闪存程序存储器 ....................................................19 5.3 闪存安全性 ...........................................................19 5.4 EEPROM ..............................................................19 5.5 非易失性锁存器 （NVL） ......................................20 5.6 外部存储器接口 ....................................................21 5.7 存储器映射情况 ....................................................22 6. 系统集成 ........................................................................ 23 6.1 时钟系统 ...............................................................23 6.2 供电系统 ...............................................................26 6.3 复位 ......................................................................31 6.4 I/O 系统与路由 ......................................................33 7. 数字子系统 ..................................................................... 40 7.1 外设示例 ...............................................................40 7.2 通用数字模块 ........................................................42 7.3 UDB 阵列说明 ......................................................44 7.4 DSI 路由接口说明 .................................................45 7.5 CAN ......................................................................47 7.6 USB ......................................................................48 7.7 定时器、计数器和 PWM .......................................49 7.8 I2C ........................................................................49 7.9 数字滤波器模块 ....................................................51 8. 模拟子系统 ..................................................................... 51 8.1 模拟路由 ...............................................................52 8.2 Delta-sigma ADC ..................................................54 8.3 逐次逼近 ADC ......................................................55 8.4 电压比较器 ...........................................................55 8.5 运算放大器 ...........................................................57 8.6 可编程 SC/CT 模块 ...............................................57 8.7 LCD 直接驱动程序 ................................................58 8.8 CapSense .............................................................59 8.9 温度传感器 ...........................................................59 8.10 模数转换器 .........................................................59 8.11 上变频 / 下变频混频器 ........................................60 8.12 采样和保持电路 ..................................................60 文档编号：001-91764 版本 *B 9. 编程、调试接口与资源 ................................................... 61 9.1 JTAG 接口 ............................................................61 9.2 SWD 接口 .............................................................63 9.3 调试功能 ...............................................................64 9.4 跟踪特性 ...............................................................64 9.5 SWV 和 TRACEPORT 接口 .................................64 9.6 编程功能 ...............................................................64 9.7 器件安全性 ...........................................................64 9.8 CSP 封装 Bootloader ............................................65 10. 开发支持 ...................................................................... 66 10.1 文档 ....................................................................66 10.2 在线资源 .............................................................66 10.3 工具 ....................................................................66 11. 电气规范 ...................................................................... 67 11.1 最大绝对额定值 ..................................................67 11.2 器件级规范 .........................................................68 11.3 电源调节器 .........................................................71 11.4 输入和输出 .........................................................76 11.5 模拟外设 .............................................................85 11.6 数字外设 ...........................................................111 11.7 存储器 ...............................................................116 11.8 PSoC 系统资源 .................................................120 11.9 时钟 ..................................................................123 12. 订购信息 .................................................................... 127 12.1 器件编号规范 ....................................................128 13. 封装 ........................................................................... 129 14. 缩略语 ........................................................................ 132 15. 参考文档 .................................................................... 133 16. 文档规范 .................................................................... 134 16.1 测量单位 ...........................................................134 文档修订记录 ................................................................... 135 销售、解决方案和法律信息 ............................................. 136 全球销售和设计支持 ................................................. 136 产品 ..........................................................................136 PSoC® 解决方案 .......................................................136 赛普拉斯开发者社区 .................................................136 技术支持 ...................................................................136 页 3/136 PSoC® 5LP：CY8C58LP 系列数据手册 1. 架构概述 CY8C58LP 系列的超低功耗闪存可编程片上系统（PSoC）器件是可扩展的 8 位 PSoC 3 和 32 位 PSoC 5LP 平台的一部分。CY8C58LP 系列围绕 CPU 子系统提供了多个的可配置的模拟、数字和互连电路模块。通过将 CPU 同高度灵活的模拟子系统、数字子系统、路由 及 I/O 相结合，可以在众多消费、工业和医疗应用场合实现高度集成。 图 1-1. 简化框图 Analog Interconnect Clock Tree IMO Digital System Quadrature Decoder UDB UDB UDB UDB I 2C Slave Sequencer Universal Digital Block Array (24 x UDB) 8- Bit Timer 16- Bit PWM UDB UDB UDB UDB UDB UDB UDB UDB UDB UDB UDB 22 UDB 8- Bit Timer Logic 8- Bit SPI UDB UDB UDB UDB UDB FS USB 2.0 4x Timer Counter PWM 12- Bit SPI UDB I2C Master/ Slave CAN 2.0 16- Bit PRS Logic UART UDB UDB USB PHY GPIOs 32.768 KHz ( Optional) GPIOs Xtal Osc SIO System Wide Resources Usage Example for UDB 4- 25 MHz ( Optional) GPIOs Digital Interconnect 12- Bit PWM RTC Timer Memory System WDT and Wake EEPROM SRAM CPU System Interrupt Controller Cortex M3CPU Program & Debug GPIOs System Bus Program GPIOs Debug & Trace EMIF FLASH ILO Cache Controller PHUB DMA Boundary Scan LCD Direct Drive Digital Filter Block POR and LVD 1.71 to 5.5 V Sleep Power 1.8 V LDO SMP 4 x SC / CT Blocks (TIA, PGA, Mixer etc) Temperature Sensor CapSense GPIOs Power Management System Analog System ADCs 2x SAR ADC + 4x Opamp - + 4x DAC 1x Del Sig ADC 4x CMP - 3 per Opamp GPIOs SIOs Clocking System 0. 5 to 5.5 V ( Optional) 图 1-1 显示了 CY8C58LP 系列的主要组件，它们分别为： ARM Cortex-M3 CPU 子系统 非易失性存储子系统 编程、调试和测试子系统 输入和输出 时钟 功耗 PSoC 具有独特的可配置性，其中有一半是由其数字子系统提供 的。数字子系统不仅能够通过数字系统互连 （DSI）将来自任意 外设的数字信号连接至任意引脚，而且还能够通过小而快的低功 耗 UDB 实现功能灵活性。PSoC Creator 提供了一个外设库，其 中包括经过测试并已映射至 UDB 阵列的标准预建数字外设，如 UART、SPI、LIN、PRS、CRC、定时器、计数器、PWM、AND、 OR 等。此外，您还可以通过图形设计输入的方式，使用布尔基 元轻松创建数字电路。每个 UDB 均包含可编程阵列逻辑（PAL） / 可编程逻辑器件 （PLD）功能和一个小型状态机引擎，用于支 持多种外设。 数字子系统 模拟子系统 文档编号：001-91764 版本 *B 页 4/136 PSoC® 5LP：CY8C58LP 系列数据手册 除了能够提高 UDB 阵列的灵活性之外，PSoC 还提供旨在实现特 定功能的可配置数字模块。对于 CY8C58LP 系列，这些模块包 括：四个 16 位定时器、计数器以及 PWM 模块； I2C 从、主和多 主接口；全速 USB 以及 Full CAN 2.0b。 有关外设的详细信息，请参见本数据手册的第 40 页上的外设示 例 。有关 UDB、 DSI 及其他数字模块的信息，请参见本数据手 册的第 40 页上的数字子系统 。 PSoC 独特可配置性的另外一半则来自于其模拟子系统。所有模 拟性能都基于高度精确的绝对电压参考（在有效工作温度和电压 下误差小于 0.1%）。可配置模拟子系统包括： 模拟复用器 比较器 模拟混频器 电压参考 模数转换器 （ ADC） 数模转换器 （ DAC） 数字滤波器模块 （DFB） 所有 GPIO 引脚都可以使用内部模拟总线将模拟信号输入和输出 器件。因此，器件可连接多达 62 个分立式模拟信号。模拟子系 统中包含一个快速、精确并具有以下特性的可配置 Delta-Sigma ADC： 偏移小于 100 V 增益误差为 0.2% 积分非线性度 （INL）小于 ±2 LSB 微分非线性度 （DNL）小于 ±1 LSB SINAD 在 16 位模式下优于 84 dB 该转换器能够满足多种高精度模拟应用的要求，其中包括一些要 求最为严格的传感器。 CY8C58LP 系列也提供了最多两个 SAR ADC。它可在高达 1M 的每秒采样率下实现 12 位转换，因此还能实现极低的非线性度 和偏移误差以及优于 70 dB 的 SNR。它们非常适合各种高速模拟 应用。 通过 DMA，可将可以选择任意 ADC 的输出提供给可编程 DFB， 而无需 CPU 的干预。通过配置 DFB，以执行 IIR 和 FIR 数字滤 波器以及某些用户定义的功能。 DFB 可以使用多达 64 个抽头实 现过滤。它可在一个时钟周期中执行 48 位乘累加（MAC）操作。 四个高速电压或电流 DAC 支持 8 位输出信号，其更新速率最高 可达 8 Msps。它们可以路由到任何 GPIO 引脚。您可以使用 UDB 阵列创建分辨率更高的电压 PWM DAC 输出。利用此方法，可以 在高达 48 kHz 的频率下创建高达 10 位的脉冲宽度调制（PWM） 文档编号：001-91764 版本 *B DAC。每个UDB中的数字DAC都支持PWM、PRS或delta-sigma 算法，其中，它们的宽度是可编程的。 除了 ADC、 DAC 和 DFB 以外，模拟子系统还提供： 电压比较器 多个未赋定运算放大器 多个可配置的开关电容 / 连续时间 （SC/CT）模块。这些模块 支持： 互阻放大器 可编程增益放大器 混频器 其他类似模拟组件 有关详细信息，请参见本数据手册中的第 51 页上的模拟子系统 一节。 PSoC 的 CPU 子系统是围绕工作频率高达 80 MHz 的 32 位三段 流水线式 ARM Cortex-M3 处理器构建的。 Cortex-M3 包含一个 高度集成的嵌套向量中断控制器 （NVIC）以及多个调试和跟踪 模块。整个CPU子系统配有一个DMA控制器、闪存缓存和RAM。 NVIC 提供低延迟、嵌套中断、中断的末尾连锁和其他功能，可 提高中断处理的效率。通过 DMA 控制器，外设能够在没有 CPU 干预的情况下交换数据。这样， CPU 就能够以较慢的速度运行 （降低功耗）或使用这些 CPU 周期来提高固件算法的性能。通过 降低闪存访问的频率，闪存缓存可以减少系统的功耗。 PSoC 的非易失性子系统由闪存、按字节写入的 EEPROM 以及 非易失性配置选项构成。它能够提供高达 256 KB 的片上闪存。 CPU 可以对闪存的各个区块进行重新编程，以使能引导加载程 序。您可以针对可靠性较高的应用使能纠错码。功能强大且非常 灵活的保护模型能够保护用户的敏感信息，并能够锁定选定的存 储器模块，以便实现读写保护。片上提供了 2 KB 的按字节写入 的 EEPROM，用于存储应用程序数据。此外，选定的配置选项 （如引导速度和引脚驱动模式）存储在非易失性存储器内，以便 在加电复位 （POR）后立即激活相关设置。 三种类型的 PSoC I/O 都非常灵活。所有 I/O 都具有多种可在上 电复位（POR）时设置的驱动模式。PSoC 还通过 VDDIO 引脚提 供多达四个 I/O 电压域。每个 GPIO 都具有模拟 I/O、LCD 驱动、 CapSense、灵活的中断生成、转换速率控制以及数字 I/O 功能。 PSoC 上的 SIO 在用作输出时可独立设置 VOH 和 VDDIO。SIO 在 输入模式下处于高阻抗状态。即使当器件不上电或引脚电压高于 供电电压时，亦是如此。这使得 SIO 非常适合在 I2C 总线上使 用，因为当该总线上的其他器件处于上电状态时， PSoC 可能不 上电。SIO 引脚还具有非常高的灌电流能力，适用于 LED 驱动等 应用。通过使用 SIO 的可编程输入阈值特性，可以将 SIO 用作通 用模拟电压比较器。此外，对于带全速 USB 的器件，还提供了 USB 物理接口 （USBIO）。当不使用 USB 时，这些引脚还可以 用于实现有限的数字功能和对器件进行编程。本数据手册的第 33 页上的 I/O 系统与路由 一节对 PSoC I/O 的所有特性进行了详细 说明。 页 5/136 PSoC® 5LP：CY8C58LP 系列数据手册 PSoC 器件集成了非常灵活的内部时钟生成器，能够实现高度的 稳定性和准度。内部主振荡器（IMO）是系统的主时钟，在 3 MHz 下的精度为 1%。可对 IMO 进行配置，使之在 3 MHz 至 24 MHz 的工作频率范围内运行。为了满足应用的要求，可将主时钟频率 分频成多个时钟。器件提供了一个 PLL，以便从 IMO、外部晶振 或外部参考时钟生成高达 80 MHz 的系统时钟频率。它还包含一 个单独的超低功耗内部低速振荡器 （ILO），以便供睡眠和看门 狗定时器使用。此外，在实时时钟 （RTC）应用中，还支持使用 32.768 KHz 的外部钟表晶体。时钟以及可编程时钟分频器具有高 度的灵活性，能够满足大多数时序要求。 CY8C58LP 系列能够在 1.71 V 到 5.5 V 的电压范围内工作。可以 采用 1.8 V ± 5%、2.5 V ± 10%、3.3 V ± 10% 或 5.0 V ± 10% 等 稳压电源，或直接采用多种不同类型的电池。此外，该系列还提 供了一个集成的高效同步升压转换器，能够采用低至 0.5 V 的供 电电压为器件供电。这样一来，便可以通过单个电池为器件直接 供电。不仅如此，您还可以使用升压转换器来生成器件所需的其 他电压，例如，驱动 LCD 显示屏所需的 3.3 V 电压。升压器的输 出引脚是 VBOOST，从而可以从 PSoC 为应用中的其他器件供 电。 2. 引脚分布 每一个 VDDIO 引脚为一组特殊的 I/O 引脚供电。（通过 VDDD 给 USBIO 供电。）通过使用 VDDIO 引脚，单个 PSoC 能够支持多 个接口电压并，无需使用片外电平转换器。图 2-3 和图 2-4 中引 脚分配框图内的黑线以及表 2-1 显示了每个 VDDIO 所供电的引 脚。 每个 VDDIO 总共可为相应 I/O 引脚提供高达 100 mA 的源电流， 如 图 2-1 所示。 图 2-1. VDDIO 电流限制 IDDIO X = 100 mA VDDIO X I/O Pins PSoC PSoC 支持多种低功耗模式，其中包括 300 nA 休眠模式 （RAM 保持数据）和 2 A 睡眠模式 （RTC 保持运行）。在第二种模式 下，可选的 32.768 kHz 监视晶振会连续运行，以保持精确的 RTC。 对所有主要功能模块（包括可编程数字和模拟外设）的供电可由 固件独立控制。因此，当未使用某些外设时，可以采用低功耗后 台处理模式。这样一来，当 CPU 在 6 MHz 下运行时，器件总电 流仅为 3.1 mA。 关于 PSoC 功耗模式的详细信息，请参见本数据手册中第 26 页 上的供电系统 一节。 反过来，对于 100 引脚和 68 引脚器件，可以将 100 mA 的总电 流灌入到与任意 VDDIO 相应的引脚组，如图 2-2 所示。 PSoC 采用 JTAG （4 线）接口或 SWD （2 线）接口进行编程、 调试和测试。借助这些标准接口，您能够利用赛普拉斯公司或第 三方供货商提供的众多硬件解决方案对 PSoC 进行调试或编程。 Cortex-M3 调试和跟踪模块包括：FPB、DWT、ETM 以及 ITM。 这些模块具有多项功能，有助于解决较难的调试和跟踪问题。有 关编程、测试和调试接口的详细信息，请参见本数据手册中的第 61 页上的编程、调试接口与资源 一节。 图 2-2. I/O 引脚电流限制 Ipins = 100 mA VDDIO X I/O Pins PSoC VSSD 文档编号：001-91764 版本 *B 页 6/136 PSoC® 5LP：CY8C58LP 系列数据手册 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 P2[5] (GPIO, TRACEDATA[1]) VDDIO2 P2[4] (GPIO, TRACEDATA[0]) P2[3] (GPIO, TRACECLK) P2[2] (GPIO) P2[1] (GPIO) P2[0] (GPIO) P15[5] (GPOI) P15[4] (GPIO) VDDD VSSD VCCD P0[7] (GPIO, IDAC2) P0[6] (GPIO, IDAC0) P0[5] (GPIO, OPAMP2-) P0[4] (GPIO, OPAMP2+, SAR0 EXTREF) VDDIO0 图 2-3. 68-QFN 器件的引脚分布 [3] 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 51 50 Lines show VDDIO to I/O supply association QFN (TOP VIEW) 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 P0[3] (GPIO, OPAMP0-, EXTREF0) P0[2] (GPIO, OPAMP0+, SAR1 EXTREF) P0[1] (GPIO, OPAMP0OUT) P0[0] (GPIO, OPAMP2OUT) P12[3] (SIO) P12[2] (SIO) VSSD VDDA VSSA VCCA P15[3] (GPIO, KHZ XTAL: XI) P15[2] (GPIO, KHZ XTAL: XO) P12[1] (SIO, I2C1: SDA) P12[0] (SIO, 12C1: SCL) P3[7] (GPIO, OPAMP3OUT) P3[6] (GPIO, OPAMP1OUT) VDDIO3 (GPIO) P1[6] (GPIO) P1[7] (SIO) P12[6] (SIO) P12[7] [4] (USBIO, D+, SWDIO) P15[6] [4] (USBIO, D-, SWDCK) P15[7] VDDD VSSD VCCD (MHZ XTAL: XO, GPIO) P15[0] (MHZ XTAL: XI, GPIO) P15[1] (IDAC1, GPIO) P3[0] (IDAC3, GPIO) P3[1] (OPAMP3-, EXTREF1, GPIO) P3[2] (OPAMP3+, GPIO) P3[3] (OPAMP1-, GPIO) P3[4] (OPAMP1+, GPIO) P3[5] 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 (TRACEDATA[2], GPIO) P2[6] (TRACEDATA[3], GPIO) P2[7] (I2C0: SCL, SIO) P12[4] (I2C0: SDA, SIO) P12[5] VSSB IND VBOOST VBAT VSSD XRES (TMS, SWDIO, GPIO) P1[0] (TCK, SWDCK, GPIO) P1[1] (Configurable XRES, GPIO) P1[2] (TDO, SWV, GPIO) P1[3] (TDI, GPIO) P1[4] (NTRST, GPIO) P1[5] VDDIO1 注释： 3. 应将 QFN 封装上的中心焊盘连接到数字接地 （VSSD），以获得最佳机械、热和电气性能。如果未接地，则该中心焊盘应处于电气悬空状态，而不能连接到任何其 他信号。更多有关信息，请参见 AN72845 — QFN 器件的设计指南。 4. 在不带 USB 的器件上，引脚处于 “ 请勿使用 ” （DNU） 状态。这些引脚必须保持悬空状态。 文档编号：001-91764 版本 *B 页 7/136 PSoC® 5LP：CY8C58LP 系列数据手册 P4[5] (GPIO) P4[4] (GPIO) P4[3] (GPIO) P4[2] (GPIO) P0[7] (GPIO, IDAC2) P0[6] (GPIO, IDAC0) P0[5] (GPIO, OPAMP2-) P0[4] (GPIO, OPAMP2+, SAR0 EXTREF) P15[4] (GPIO) P6[3] (GPIO) P6[2] (GPIO) P6[1] (GPIO) P6[0] (GPIO) VDDD VSSD VCCD P4[7] (GPIO) P4[6] (GPIO) 75 74 Lines show VDDIO to I/O supply association TQFP 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 VDDIO0 P0[3] (GPIO, OPAMP0-, EXTREF0) P0[2] (GPIO, OPAMP0+, SAR1 EXTREF) P0[1] (GPIO, OPAMP0OUT) P0[0] (GPIO, OPAMP2OUT) P4[1] (GPIO) P4[0] (GPIO) P12[3] (SIO) P12[2] (SIO) VSSD VDDA VSSA (OPAMP1+, GPIO) P3[5] VDDIO3 VCCA NC NC NC NC NC NC P15[3] (GPIO, KHZ XTAL: XI) P15[2] (GPIO, KHZ XTAL: XO) P12[1] (SIO, I2C1: SDA) P12[0] (SIO, I2C1: SCL) P3[7] (GPIO, OPAMP3OUT) P3[6] (GPIO, OPAMP1OUT) [6] [6] (USBIO, D-, SWDCK) P15[7] VDDD VSSD VCCD NC NC (MHZ XTAL: XO, GPIO) P15[0] (MHZ XTAL: XI, GPIO) P15[1] (IDAC1, GPIO) P3[0] (IDAC3, GPIO) P3[1] (OPAMP3-, EXTREF1, GPIO) P3[2] (OPAMP3+, GPIO) P3[3] (OPAMP1-, GPIO) P3[4] 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 VDDIO1 (GPIO) P1[6] (GPIO) P1[7] (SIO) P12[6] (SIO) P12[7] (GPIO) P5[4] (GPIO) P5[5] (GPIO) P5[6] (GPIO) P5[7] (USBIO, D+, SWDIO) P15[6] (TRACEDATA[1], GPIO) P2[5] (TRACEDATA[2], GPIO) P2[6] (TRACEDATA[3], GPIO) P2[7] (I2C0: SCL, SIO) P12[4] (I2C0: SDA, SIO) P12[5] (GPIO) P6[4] (GPIO) P6[5] (GPIO) P6[6] (GPIO) P6[7] VSSB IND VBOOST VBAT VSSD XRES (GPIO) P5[0] (GPIO) P5[1] (GPIO) P5[2] (GPIO) P5[3] (TMS, SWDIO, GPIO) P1[0] (TCK, SWDCK, GPIO) P1[1] (Configurable XRES, GPIO) P1[2] (TDO, SWV, GPIO) P1[3] (TDI, GPIO) P1[4] (NTRST, GPIO) P1[5] 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 VDDIO2 P2[4] (GPIO, TRACEDATA[0]) P2[3] (GPIO, TRACECLK) P2[2] (GPIO) P2[1] (GPIO) P2[0] (GPIO) P15[5] (GPIO) 图 2-4. 100-TQFP 器件的引脚分布 表 2-1. VDDIO 和端口引脚的分配 VDDIO 端口引脚 VDDIO0 P0[7:0]、 P4[7:0]、 P12[3:2] VDDIO1 P1[7:0]、 P5[7:0]、 P12[7:6] VDDIO2 P2[7:0]、 P6[7:0]、 P12[5:4]、 P15[5:4] VDDIO3 P3[7:0]、 P12[1:0]、 P15[3:0] VDDD P15[7:6] （USB D+、 D-） 注释： 5. 在不带 USB 的器件上，引脚处于 “ 请勿使用 ” （DNU） 状态。该引脚必须保留悬空。 文档编号：001-91764 版本 *B 页 8/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 2-2 显示的是 99-ball WLCSP 封装的引脚分布。由于共有 4 个 VDDIO 引脚，因此，与 100 引脚和 68 引脚器件相同，可以将 100 mA 的总电流灌入到与 VDDIO 相应的 I/O 引脚组。 表 2-2. CSP 引脚分布 球型焊盘 E5 名称 P2[5] 球型焊盘 L2 名称 VIO1 球型焊盘 B2 名称 P3[6] 球型焊盘 C8 名称 VIO0 G6 P2[6] K2 P1[6] B3 P3[7] D7 P0[4] G5 P2[7] C9 P4[2] C3 P12[0] E7 P0[5] H6 P12[4] E8 P4[3] C4 P12[1] B9 P0[6] K7 P12[5] K1 P1[7] E3 P15[2] D8 P0[7] L8 P6[4] H2 P12[6] E4 P15[3] D9 P4[4] J6 P6[5] F4 P12[7] A1 NC F8 P4[5] H5 P6[6] J1 P5[4] A9 NC F7 P4[6] J5 P6[7] H1 P5[5] L1 NC E6 P4[7] L7 VSSB F3 P5[6] L9 NC E9 VCCD K6 Ind G1 P5[7] A3 VCCA F9 VSSD L6 VBOOST G2 P15[6] A4 VSSA G9 VDDD K5 VBAT F2 P15[7] B7 VSSA H9 P6[0] L5 VSSD E2 VDDD B8 VSSA G8 P6[1] L4 XRES F1 VSSD C7 VSSA H8 P6[2] J4 P5[0] E1 VCCD A5 VDDA J9 P6[3] K4 P5[1] D1 P15[0] A6 VSSD G7 P15[4] K3 P5[2] D2 P15[1] B5 P12[2] F6 P15[5] L3 P5[3] C1 P3[0] A7 P12[3] F5 P2[0] H4 P1[0] C2 P3[1] C5 P4[0] J7 P2[1] J3 P1[1] D3 P3[2] D5 P4[1] J8 P2[2] H3 P1[2] D4 P3[3] B6 P0[0] K9 P2[3] J2 P1[3] B4 P3[4] C6 P0[1] H7 P2[4] G4 P1[4] A2 P3[5] A8 P0[2] K8 VIO2 G3 P1[5] B1 VIO3 D6 P0[3] 第 10 页上的图 2-5 和第 11 页上的图 2-6 显示的是 100-TQFP 器件的原理图和 PCB 布局图示例，展示了如何在两层电路板上获得最 佳模拟性能。 两个标有 VDDD 的引脚必须连接在一起。 两个标记VCCD的引脚必须连接在一起，并且必须连接电容，如图2-5和第26页上的供电系统 所示。两个VCCD引脚之间的走线越短 越好。 两个标有 VSSD 的引脚必须连接在一起。 有关混合信号电路板布局问题的相关信息，请参考应用笔记 AN57821 — PSoC® 3 与 PSoC 5 混合信号电路板布局的注意事项。 注释： 6. 在不带 USB 的器件上，引脚处于 “ 请勿使用 ” （DNU） 状态。这些引脚必须保持悬空状态。 文档编号：001-91764 版本 *B 页 9/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 2-5. 100-TQFP 器件通电时的原理图示例 VDDD VDDD C1 1 UF VDDD C2 0.1 UF VDDD 100 99 98 97 96 95 94 93 92 91 90 89 88 VDDD VSSD 87 86 85 84 83 82 81 80 79 78 77 76 VCCD C6 0.1 UF VSSD VSSD VDDIO0 OA0-, REF0, P0[3] OA0+, SAR1REF, P0[2] OA0OUT, P0[1] OA2OUT, P0[0] P4[1] P4[0] SIO, P12[3] SIO, P12[2] VSSD VDDA VSSA VCCA NC NC NC NC NC NC KHZXIN, P15[3] KHZXOUT, P15[2] SIO, P12[1] SIO, P12[0] OA3OUT, P3[7] VSSD VSSD VDDD C12 0.1 UF VDDA VDDD C8 0.1 UF C17 1 UF VSSD VSSA VSSD VSSD VDDA VSSA VCCA VDDA C9 1 UF C10 0.1 UF VSSA VDDIO3 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 VDDD C11 0.1 UF VCCD VDDD OA1OUT, P3[6] P3[5], OA1+ VDDIO1 P1[6] P1[7] P12[6], SIO P12[7], SIO P5[4] P5[5] P5[6] P5[7] USB D+, P15[6] USB D-, P15[7] VDDD VSSD VCCD NC NC P15[0], MHZXOUT P15[1], MHZXIN P3[0], IDAC1 P3[1], IDAC3 P3[2], OA3-, REF1 P3[3], OA3+ P3[4], OA1- P2[5] P2[6] P2[7] P12[4], SIO P12[5], SIO P6[4] P6[5] P6[6] P6[7] VSSB IND VBOOST VBAT VSSD XRES P5[0] P5[1] P5[2] P5[3] P1[0], SWDIO, TMS P1[1], SWDCK, TCK P1[2] P1[3], SWV, TDO P1[4], TDI P1[5], NTRST 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 VSSD 1 2 3 4 5 6 7 8 9 10 11 12 13 VSSD 14 15 16 17 18 19 20 21 22 23 24 25 VDDIO2 P2[4] P2[3] P2[2] P2[1] P2[0] P15[5] P15[4] P6[3] P6[2] P6[1] P6[0] VDDD VSSD VCCD P4[7] P4[6] P4[5] P4[4] P4[3] P4[2] IDAC2, P0[7] IDAC0, P0[6] OA2-, P0[5] OA2+, SAR0REF, P0[4] VSSD VSSD C15 1 UF C16 0.1 UF VSSD 注意：两个 VCCD 引脚必须连接在一起，并且它们之间的走线越短越好。建议在器件下方连接走线，如图 2-6 所示。 文档编号：001-91764 版本 *B 页 10/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 2-6. 100-TQFP 器件获得最佳模拟性能的 PCB 布局示例 VSSA VDDD VSSD P lan e 文档编号：001-91764 版本 *B VSSD VDDA VSSA P lan e 页 11/136 PSoC® 5LP：CY8C58LP 系列数据手册 3. 引脚说明 TRACECLK : Cortex-M3 TRACEPORT 连接，给 TRACEDATA 引脚提供脉冲。 IDAC0、 IDAC1、 IDAC2、 IDAC3 : 高电流 DAC （IDAC）的 低电阻输出引脚。 TRACEDATA[3:0] : Cortex-M3 TRACEPORT 连接引脚，用于输 出数据。 Opamp0out、 Opamp1out、 Opamp2out、 Opamp3out : 未 连接运算放大器的高电流输出。 [7] SWV : SWV 输出。 Extref0、 Extref1. 模拟系统的外部参考输入引脚。 SAR0 EXTREF、 SAR1 EXTREF : SAR ADC 的外部参考 USBIO、 D+ : 提供直接到 USB 2.0 总线的 D+ 连接。可作为一 个数字 I/O 引脚使用；由 VDDD 供电，并非由 VDDIO 供电。在 不带 USB 的器件上，引脚处于 “ 请勿使用 ” （DNU）状态。 Opamp0-、 Opamp1-、 Opamp2-、 Opamp3- : 未 连 接 运 算 放大器的反相输入引脚。 USBIO、 D- : 提供直接到 USB 2.0 总线的 D- 连接。可作为数字 I/O 引脚使用；由 VDDD 供电，并非由 VDDIO 供电。在不带 USB 的器件上，引脚处于 “ 请勿使用 ” （DNU）状态。 Opamp0+、 Opamp1+、 Opamp2+、 Opamp3+ : 未 连 接 运 算放大器的同相输入引脚。 VBOOST : 升压器的供电传感连接引脚。 GPIO : 为 CPU、数字外设、模拟外设、中断、 LCD 段驱动和 CapSense 提供了接口。 [7] I2C0: SCL、 I2C1: SCL : I2C SCL 线路提供在地址匹配时从睡 眠模式唤醒的功能。如果不需要从睡眠模式唤醒，则任意 I/O 引 脚都可用于 I2C SCL。 I2C0: SDA、 I2C1: SDA : I2C SDA 线路提供在地址匹配时从睡 眠模式唤醒的功能。如果不需要从睡眠模式唤醒，则任意 I/O 引 脚都可用于 I2C SDA。 Ind : 升压器的电感连接引脚。 kHz XTAL: Xo、 kHz XTAL: Xi : 32.768 kHz 晶振引脚。 MHz XTAL: Xo、 MHz XTAL: Xi: 4 至 25 MHz 晶振引脚。 nTRST : 可选的 JTAG 测试复位编程与调试端口连接引脚，用于 复位 JTAG 连接。 SIO : 提供了用于连接 CPU、数字外设和中断的接口，并能够提 供可编程的高阈值电压、模拟电压比较器和较高的灌电流，当器 件未上电时处于高阻态。 VBAT : 升压器的电池供电引脚。 VCCA : 模拟系统内核调节器的输出引脚或模拟系统内核的输入 引脚。需要一个与 VSSA 连接的 1 F 电容。电压调节器输出不 适用于驱动外部电路。请注意，如果您使用具有外部内核调节器 的器件 （外部调节模式），供给该引脚的电压不能超过允许范围 （1.71 V 至 1.89 V）。使用内部内核调节器 （内部调节模式，即 默认模式）时，不要给该引脚供电。有关详细信息，请参见第 26 页上的供电系统 。 VCCD : 数字内核调节器的输出引脚或数字内核的输入引脚。两 个 VCCD 引脚必须短接在一起，引脚之间的走线越短越好，并将 1 F电容连接到VSSD。电压调节器输出不适用于驱动外部电路。 请注意，如果您使用具有外部内核调节器的器件 （外部调节模 式），供给该引脚的电压不能超过允许范围（1.71 V 至 1.89 V）。 使用内部内核调节器 （内部调节模式，即默认模式）时，不要供 电给该引脚。有关详细信息，请参见第 26 页上的供电系统 。 VDDA : 所 有 模 拟 外 设 和 模 拟 内 核 电 压 调 节 器 的 供 电 引 脚。 VDDA 必须是器件上的最高电压。所有其他供电引脚必须小于或 等于 VDDA。 VDDD : 所有数字外设和数字系统内核电压调节器的供电引脚。 VDDD 必须小于或等于 VDDA。 SWDCK : SWD 时钟编程与调试端口连接引脚。 VSSA : 所有模拟外设的接地引脚。 SWDIO : SWD 输入和输出编程与调试端口连接引脚。 VSSB : 升压器的接地引脚。 TCK : JTAG 测试时钟编程与调试端口连接引脚。 VSSD : 所有数字逻辑和 I/O 引脚的接地引脚。 TDI : JTAG 测试数据输入编程与调试端口连接引脚。 TDO : JTAG 测试数据输出编程与调试端口连接引脚。 VDDIO0、 VDDIO1、 VDDIO2、 VDDIO3 : I/O 引脚的供电引 脚。每个 VDDIO 都必须连接到有效的工作电压 （1.71 V 至 5.5 V），并且必须小于或等于 VDDA。 TMS : JTAG 测试模式选择编程与调试端口连接引脚。 XRES : 外部复位引脚。内部上拉，低电平有效。 注释： 7. 连接到运算放大器输出的 GPIO 引脚不建议用作 CapSense 功能。 文档编号：001-91764 版本 *B 页 12/136 PSoC® 5LP：CY8C58LP 系列数据手册 4. CPU 4.1 ARM Cortex-M3 CPU CY8C58LP 系列器件拥有 ARM Cortex-M3 CPU 内核。Cortex-M3 是一种低功耗 32 位三段流水线式 Harvard 架构 CPU，可提供 1.25 DMIPS/MHz。它适用于深度嵌入且需要高速中断处理功能的应用。 图 4-1. ARM Cortex-M3 框图 Nested Vectored Interrupt Controller (NVIC) Interrupt Inputs I-Bus JTAG/SWD D-Bus Embedded Trace Module (ETM) Instrumentation Trace Module (ITM) S-Bus Trace Pins: Debug Block (Serial and JTAG) Flash Patch and Breakpoint (FPB) Trace Port 5 for TRACEPORT or Interface Unit 1 for SWV mode (TPIU) Cortex M3 Wrapper C-Bus AHB 32 KB SRAM Data Watchpoint and Trace (DWT) Cortex M3 CPU Core AHB Bus Matrix Bus Matrix 1 KB Cache 256 KB ECC Flash AHB 32 KB SRAM Bus Matrix AHB Bridge & Bus Matrix DMA PHUB AHB Spokes GPIO & EMIF Prog. Digital Prog. Analog Special Functions Peripherals Cortex-M3 CPU 子系统具有下列特性： 4.1.1 Cortex-M3 特性 ARM Cortex-M3 CPU Cortex-M3 CPU 的特性包括： 可编程嵌套向量中断控制器 （NVIC），与 CPU 内核紧密集成 4 GB 地址空间。指的是代码、数据和外设的预定义地址范围。 多条总线，用于高效、同时访问指令、数据和外设。 功能齐全的调试模块和跟踪模块，与 CPU 内核紧密集成 Thumb®-2 指令集，可在 Thumb 级代码密度的条件下实现 ARM 最高 256 KB 的闪存，2 KB 的 EEPROM，以及 64 KB 的 SRAM 级性能。其中包括 16 位指令和 32 位指令。高级指令包括： 位域控制 硬件乘法和除法 饱和 If-Then 等待事件和中断 独占访问和障碍 特殊寄存器访问 Cortex-M3 不支持 ARM 指令集。 缓存控制器 外设集线器 （PHUB） DMA 控制器 外部存储器接口 （EMIF） 文档编号：001-91764 版本 *B 页 13/136 PSoC® 5LP：CY8C58LP 系列数据手册 SRAM 区的位绑定支持。用于 SRAM 地址的位读写操作。 表 4-2. Cortex M3 CPU 寄存器 非对齐的数据存储和访问。连续存储字节长度不同的数据。 寄存器 xPSR 在两种特权级别（特权级别和用户级别）和两种模式（线程模 式和处理程序模式）下运行。有些指令只能在特权级别下执 行。有两个堆栈指针，即：主指针（MSP）和进程指针（PSP）。 这些特性使多任务操作系统能够运行一个或多个用户级进程。 表 4-1. 运行级别 特权级别 用户级别 运行异常 处理程序模式 未使用 运行主程序 线程模式 线程模式 在用户级别，禁止使用特定指令、特殊寄存器、配置寄存器和调 试组件。尝试访问这些组件会导致故障。在特权级别，允许访问 所有指令和寄存器。 在处理异常时，处理器运行于处理程序模式 （始终在特权级别 下）；否则，处理器运行于线程模式。 4.1.3 CPU 寄存器 表 4-2 列出了 Cortex-M3 CPU 寄存器。寄存器 R0-R15 的宽度都 是 32 位。 表 4-2. Cortex M3 CPU 寄存器 说明 通用寄存器 R0-R12 在架构方面尚未定义专门用途。 大多数指令指定的通用寄存器都是 R0-R12。 低位寄存器：所有指定通用寄存器的指令都可以访 问寄存器 R0-R7。 高位寄存器：指定通用寄存器的所有 32 位指令均 R14 R15 程序执行状态位，例如：0、进位、负向位。 前异常编号。 4.1.2 Cortex-M3 工作模式 R13 应用程序状态寄存器（APSR）在位 [27:31] 中保留 执行程序状态寄存器 （EPSR）在 [10:15] 位和 Cortex-M3 可在特权级别或用户级别运行，也可以在线程模式或 处理程序模式下运行。由于处理程序模式只能在特权级别下使 用，因此实际上有三种状态，如表 4-1 所示。 寄存器 R0-R12 说明 程序状态寄存器被分为三个状态寄存器，可以同时 访问或单独访问这三个寄存器： 中断程序状态寄存器（IPSR）在位 [0:8] 中保留当 全面的中断和系统异常支持。 条件 （续） 可访问寄存器 R8-R12 ；任何 16 位指令都不可访 问这些寄存器。 R13 是堆栈指针寄存器。这是一个编组寄存器，并 在主堆栈指针 （MSP）和进程堆栈指针 （PSP）的 两个 32 位堆栈指针之间进行切换。仅当 CPU 在用 户级别的线程模式下运行时，才会使用 PSP。 MSP 可在其他所有权限级别和模式下使用。SP 的位 [0:1] 被忽略，并被当作 0，因此 SP 始终与字 （4 字节） 边界相对齐。 R14 是链接寄存器（LR）。调用子程序时，LR 会存 储返回地址。 R15 是程序计数器 （PC）。 PC 的位 0 被忽略，并 被当作 0，因此指令始终与半字（2 字节）边界相对 齐。 [25:26] 位中保留中断可持续指令和 IF-THEN 指令 的控制位。位 24 始终被设为 1，用于指示 Thumb 模式。尝试清除该位会导致故障。 PRIMASK 1 位中断屏蔽寄存器。设置该寄存器后，它仅允许不 可屏蔽的中断 （NMI）和硬故障。所有其他异常和 中断都被屏蔽。 FAULTMASK 1 位中断屏蔽寄存器。设置后，它仅允许 NMI。 所有其他异常和中断都被屏蔽。 BASEPRI 最多可达 9 位的寄存器，用于定义屏蔽优先级别。设 置后，它将禁用具有同等的或更高优先级别的中断。 如果将其设为 0，则会禁用屏蔽功能。 CONTROL 2 位寄存器，用于控制工作模式。 位 0：0 表示特权级别，并在线程模式下运行； 1 表示用户级别，并在线程模式下运行。 位 1：0 表示使用默认堆栈 （MSP）； 1 表示使用替换堆栈。如果在线程模式下或在用户级 别运行，则替换堆栈为 PSP。处理程序模式没有替 换堆栈，在处理程序模式下，此位必须为 0。 4.2 缓存控制器 CY8C58LP 系列带有一个 1 KB 的四路组关联的指令缓存，该缓 存位于 CPU 和闪存存储器之间。这样能够提高指令的执行速度， 并且由于降低了闪存访问的频率，因此可以减少系统功耗。 4.3 DMA 与 PHUB PHUB 和 DMA 控制器负责 CPU 和外设之间的数据传输，以及外 设之间的数据传输，此外还控制引导期间的器件配置。PHUB 包 括： 一个中央集线器，其中包括 DMA 控制器、仲裁器和路由器 从集线器向外辐射到大多数外设的多个并行访问路径 有两个 PHUB 主设备：即 CPU 和 DMA 控制器。这两个主设备 都可以启动总线上的数据操作。DMA 通道可以处理外设通信，而 无需 CPU 干预。如果有多个请求，中央集线器中的仲裁器将决 定哪个 DMA 通道具有最高优先级。 4.3.1 PHUB 特性 CPU 与 DMA 控制器都是 PHUB 的总线主设备 八个多层 AHB 总线并行访问路径 （辐轮），用于外设访问 对位于不同辐轮上的外设进行同步 CPU 和 DMA 访问 在不同并行访问路径上进行同步 DMA 源和目的地突发 （Burst）数据操作 支持 8、 16、 24 和 32 位寻址和数据 文档编号：001-91764 版本 *B 页 14/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 4-3. PHUB 多层并行访问路径 （Spoke）和外设 PHUB 并行 访问路径 0 外设 SRAM 较小）的 DMA 通道可以中断当前的 DMA 传输。在这种情况下， 系统会允许当前传输完成其当前数据操作。当多个 DMA 访问请 求同时发生时，为了确保延迟限制，公平算法会在优先级别 2 至 7 之间进行调度，以确保最低总线带宽的交错百分比。优先级别 0 和 1 不会参与公平算法，并且可以使用 100% 的总线带宽。如 果具有相同优先级别的两个 DMA 请求同时发生，则会使用简单 的轮循算法来平等地使用所分配的带宽。可以禁用每个 DMA 通 道的轮循分配，从而使相应通道始终位于行开头。在满足了 CPU 和 DMA 优先级别 0 和 1 的要求之后，系统会保证优先级别 2 至 7 可以分配到表 4-4 中所示的最低总线带宽。 1 IO、 PICU、 EMIF 2 PHUB 局 部 配 置、电 源 管 理 器、时 钟、 IC、 SWV、 EEPROM、闪存编程接口 3 模拟接口与调制，抽取滤波器 4 5 USB、 CAN、 I2C、定时器、计数器和 PWM DFB 6 UDB 组 1 优先级 0 总线带宽百分比 100.0 7 UDB 组 2 1 100.0 4.3.2 DMA 特性 2 50.0 24 个 DMA 通道 3 25.0 4 12.5 5 6.2 6 3.1 7 1.5 表 4-4. 优先级 每个通道有一个或多个数据操作描述符 （TD），用于配置通道 行为。总共可以定义多达 128 个 TD 可动态更新 TD 每个通道具有八个优先级别 任何数字路由信号、CPU 或其他 DMA 通道均可触发数据操作 每个通道在每次传输时最多可以生成两个中断 如果禁用公平算法，则仅根据优先级别为 DMA 访问分配资源； 而不会提供任何总线带宽保障。 可以停止或取消数据操作 4.3.4 支持的数据操作模式 支持任意大小 （即 1 至 64k 字节）的数据操作 大型数据操作可能会被分为 1 到 127 字节的小型突发数据操作 由于可以灵活地配置每个 DMA 通道并能够链接多个通道，因此 既可以创建简单的使用实例，也可以创建复杂的使用实例。一般 用例包括 （但不限于）： 可以嵌套和 / 或链接 TD，以进行复杂的数据操作 4.3.4.1 简单 DMA 4.3.3 优先级别 在简单 DMA 中，使用单个 TD 在来源和接收器 （外设或存储器 位置）之间传输数据。DMA 读 / 写周期的基本时序图如图 4-2 所 示。有关其他传输模式的更多说明，请参考技术参考手册。 当 CPU 访问和 DMA 控制器访问需要相同的总线资源时， CPU 的优先级始终高于 DMA 控制器的。不过，由于所采用的系统架 构，CPU 不会阻止 DMA 的操作。具有较高优先级（优先级编号 图 4-2. DMA 时序图 ADDRESS Phase DATA Phase ADDRESS Phase CLK ADDR 16/32 DATA Phase CLK A ADDR 16/32 B A B WRITE WRITE DATA (A) DATA DATA DATA (A) READY READY Basic DMA Write Transfer without wait states Basic DMA Read Transfer without wait states 4.3.4.2 自动重复 DMA 4.3.4.3 交替 DMA 当从系统存储器重复读取静态样本，并将其写入到外设内时，通 常使用自动重复 DMA。重复操作是通过与其自身相链接的单个 TD 来实现的。 通过采用双缓冲技术，交替 DMA 允许一个客户在向一个缓冲区 存入数据的同时，另一个客户使用另一个缓冲区中先前收到的数 据。在最简单的情况下，这可以通过以下方法来实现 ：将两个 TD 链接在一起，以便每个 TD 在完成后调用另一个 TD。 文档编号：001-91764 版本 *B 页 15/136 PSoC® 5LP：CY8C58LP 系列数据手册 4.3.4.4 循环 DMA 循环 DMA 与交替 DMA 类似，只不过它包含两个以上的缓冲区。 这种用例包含多个TD；最后一个TD完成后会链回到第一个TD。 4.3.4.5 索引 DMA 在索引 DMA 情况下，外部主控需要访问系统总线上的位置，就像 这些位置在共享存储器中一样。例如，某个外设可以配置为 SPI 或 I2C 从设备，且外部主控将收到其地址。该地址变为内部系统 总线存储空间中的索引或偏移。这是通过最初的“地址提取”TD 实现的，该 TD 从外设读取目标地址位置，并将该值写到链中后 续 TD 内。这将随时修改 TD 链。当 “ 地址提取 ”TD 完成时， 它将继续移动到下一个 TD，该 TD 嵌入了新的地址信息。随后， 该 TD 将利用外部主控所需的地址位置执行数据传输。 4.3.4.6 分散 / 聚集 DMA 在分散 / 聚集 DMA 中，需要有多个非连续的来源或目的地，以便 有效地执行整个 DMA 数据操作。例如，可能需要将某个数据包 发送到器件之外，而该数据包中的各个元素 （包括数据包的开 头、负载和结尾）位于存储器中不同的非连续位置上。分散 / 聚 集 DMA 允许使用链中的多个 TD 将各个 segment 连接在一起。 链会聚集多个位置中的数据。类似方法也适用于在器件上接收数 据。在收到的数据时，某些部分可能需要分散到存储器中的不同 文档编号：001-91764 版本 *B 位置，以便软件进行处理。链中的每个 TD 用于指定链中每个离 散元素的位置。 4.3.4.7 数据包排队 DMA 数据包排队 DMA 与分散 / 聚集 DMA 类似，但明确引用数据包协 议。借助这些协议，发送或接收数据包可以采用单独的配置、数 据和状态阶段。 例如，要发送数据包，可以将存储器映射配置寄存器的内容写入 到外设中，并指定后续数据阶段的总长度。CPU 可以在系统存储 器中的任意位置设置此配置信息，并将其与简单 TD 一起复制到 外设。配置相位后面便是一个或一系列的数据相位 TD （可能会 使用分散 / 聚集）。数据相位 TD 完成后，可以调用状态相位 TD， 以便从外设读取某些存储器映射状态信息，并将其复制到CPU指 定的系统存储器中某个位置上，便于稍后进行检查。可以将多组 配置、数据和状态相位 “ 子链 ” 连接成一条更长的链，便于按 照这种方式传送多个数据包。接收数据包采用了类似方法。 4.3.4.8 嵌套 DMA 一个 TD 可以修改另一个 TD，因为与任何其他外设一样，TD 配 置空间也已进行存储器映射。例如，第一个 TD 加载第二个 TD 的配置，然后调用第二个 TD。第二个 TD 按应用要求传输数据。 完成后，第二个 TD 调用第一个 TD，第一个 TD 再次更新第二个 TD 的配置。该过程可以根据需要重复任意数次。 页 16/136 PSoC® 5LP：CY8C58LP 系列数据手册 4.4 中断控制器 Cortex-M3 NVIC 支持来自外设的 16 个系统异常和 32 个中断，如表 4-5 所示。 表 4-5. Cortex-M3 异常与中断 异常编号 异常类型 优先级 2 复位 NMI -3 （最高级） -2 3 硬故障 4 1 异常表的地址偏移 0x00 R13/MSP 的起始值 0x04 复位 功能 0x08 不可屏蔽的中断 -1 0x0C 指的是所有种类的故障 （当相应的故障处理程序由于被 禁用或被屏蔽而不能激活时产生的硬故障） 存储器管理 可编程 0x10 存储器管理故障，例如，从不可执行的区域读取指令 5 总线故障 可编程 0x14 从总线系统收到的错误响应；此错误是由指令预读取被 中止或数据访问错误导致的 6 使用故障 – 可编程 – 0x18 通常由无效指令或尝试切换到 ARM 模式导致的 7–10 0x1C–0x28 保留 11 SVC 可编程 0x2C 通过 SVC 指令的系统服务调用 12 可编程 – 0x30 调试监控器 13 调试监控器 – 0x34 保留 14 PendSV 可编程 0x38 系统服务的延迟请求 15 SYSTICK 可编程 0x3C 系统计时定时器 16–47 IRQ 可编程 0x40–0x3FC 外设中断请求 0 到 31 每个异常向量的位 0 都指示该异常是使用 ARM 指令执行的还是 使用 Thumb 指令执行的。由于 Cortex-M3 仅支持 Thumb 指令， 因此此位必须始终为 1。 Cortex-M3 不可屏蔽的中断 （NMI）输 入可通过 DSI 路由到任何引脚，也可从所有引脚断开。请参见 第 45 页上的 DSI 路由接口说明 。 嵌套向量中断控制器 （NVIC）处理来自外设的中断，并将中断 向量传递到 CPU。它与 CPU 紧密集成，可实现低延迟的中断处 理。特性包括： 32 个中断。每个中断具有多个源。 八个优先级，带有动态优先级控制。 优先级分组。这样便可以选择优先和非优先的中断级别。 文档编号：001-91764 版本 *B 支持中断的末尾连锁和迟到机制。这样便可以实现连续的中断 处理。即：两次中断之间不需保留和调用状态。 处理器状态在中断进入时会自动保存，并在中断退出时自动恢 复，并且不会占用指令。 如果为两个或多个中断指定了相同的优先级级别，则首先执行向 量编号较低的中断。每个中断向量有三个中断源可供选择，即： 固定函数、 DMA 以及 UDB。固定函数中断是直接连接到最常见 的中断源，这种连接的资源成本最低。如果使用 DMA 中断源， 将直接连接到每个 DMA 通道所提供的两个 DMA 中断源。第三个 向量中断源来自 UDB 数字路由阵列。在这种情况下， UDB 阵列 可用的任意数字信号都可用作中断源。通过使用 UDB 中断源连 接，所有中断源可以路由至任意中断向量。 页 17/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 4-6. 中断向量表 中断编号 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Cortex-M3 异常编号 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 文档编号：001-91764 版本 *B 固定函数 低压检测 （LVD） 缓存 /ECC 保留 睡眠 （电源管理） PICU[0] PICU[1] PICU[2] PICU[3] PICU[4] PICU[5] PICU[6] PICU[12] PICU[15] 比较器共用 开关电容共用 I2C CAN 定时器 / 计数器 0 定时器 / 计数器 1 定时器 / 计数器 2 定时器 / 计数器 3 USB SOF 中断 USB 仲裁器中断 USB 总线中断 USB 端点 [0] USB 端点数据 保留 LCD DFB Int 抽取滤波器中断 phub_err_int eeprom_fault_int DMA phub_termout0[0] phub_termout0[1] phub_termout0[2] phub_termout0[3] phub_termout0[4] phub_termout0[5] phub_termout0[6] phub_termout0[7] phub_termout0[8] phub_termout0[9] phub_termout0[10] phub_termout0[11] phub_termout0[12] phub_termout0[13] phub_termout0[14] phub_termout0[15] phub_termout1[0] phub_termout1[1] phub_termout1[2] phub_termout1[3] phub_termout1[4] phub_termout1[5] phub_termout1[6] phub_termout1[7] phub_termout1[8] phub_termout1[9] phub_termout1[10] phub_termout1[11] phub_termout1[12] phub_termout1[13] phub_termout1[14] phub_termout1[15] UDB udb_intr[0] udb_intr[1] udb_intr[2] udb_intr[3] udb_intr[4] udb_intr[5] udb_intr[6] udb_intr[7] udb_intr[8] udb_intr[9] udb_intr[10] udb_intr[11] udb_intr[12] udb_intr[13] udb_intr[14] udb_intr[15] udb_intr[16] udb_intr[17] udb_intr[18] udb_intr[19] udb_intr[20] udb_intr[21] udb_intr[22] udb_intr[23] udb_intr[24] udb_intr[25] udb_intr[26] udb_intr[27] udb_intr[28] udb_intr[29] udb_intr[30] udb_intr[31] 页 18/136 PSoC® 5LP：CY8C58LP 系列数据手册 5. 存储器 5.1 静态 RAM CY8C58LP 静态 RAM （SRAM）用于临时存储数据。可以从 SRAM 中的代码空间所在部分全速执行代码。对于地址 0x20000000 以上的 SRAM 空间，代码执行速度会稍慢。该器 件最多提供 64 KB 的 SRAM。 CPU 或 DMA 控制器可访问所有 SRAM。只要这两个组件访问的不是同一个 32 KB 区块，SRAM 便可以同时被 Cortex-M3 CPU 和 DMA 控制器访问。 5.2 闪存程序存储器 PSoC 器件中的闪存旨在为用户固件、用户配置数据、批量数据 存储和可选 ECC 数据提供非易失性存储空间。主闪存区包含多 达 256 KB 的用户程序存储空间。 此外，还有多达 32 KB 的闪存空间用于存储纠错码（ECC）。如 果未使用 ECC，则此空间可以存储器件配置数据和批量用户数 据。不能在 ECC 闪存空间之外执行用户代码。 ECC 能够以固件 存储器的每 8 个字节为一个单位，来纠正一位错误并检测两位错 误；如果检测到错误，则会生成中断。闪存输出宽度为9个字节， 其中有 8 个字节为数据， 1 个字节为 ECC 数据。 CPU 或 DMA 控制器均通过缓存控制器读取位于闪存中的用户代 码和批量数据。这可以实现更高的 CPU 性能。如果启用 ECC， 缓存控制器也会执行错误检查和校正。 闪存编程通过专用接口来执行，在此期间不允许在闪存之内执行 代码。闪存编程过程中，可以在 SRAM 外执行代码。 闪存编程接口会执行闪存擦除、编程，并设置代码保护级别。闪 存系统内串行编程（ISSP）通常用于生产编程，可通过 SWD 和 JTAG 接口来实现。系统内编程通常用于 Bootloader，也可以通 过 I2C、USB、UART、SPI 等串行接口或任何通信协议来实现。 5.3 闪存安全性 所有 PSoC 器件均包括灵活的闪存保护模型，以防止访问和查看 片上闪存，从而防止对专有代码进行复制或逆向工程设计。闪存 划分为若干个模块，其中每个模块都包含 256 个字节的程序或数 据以及 32 个字节的 ECC 或配置数据。 器件允许为闪存的每一行指定四个保护级别中的其中一个保护级 别。表 5-1 列出了可用的保护模式。要更改闪存保护级别，必须 擦除整个闪存。全面保护和现场升级保护设置旨在禁用外部访问 （例如，通过 PSoC Creator 等调试工具）。如果应用程序需要通 过 Bootloader 进行代码更新，请使用现场升级保护设置。仅当应 用程序没有任何安全性方面的要求时，才能使用无保护设置。 PSoC 器件还提供了一项名为器件安全性的高级安全性功能，该 功能能够永久禁用所有测试、编程和调试端口，从而保护您的应 用程序不会遭到来自外部的访问 （请参见第 64 页上的器件安全 文档编号：001-91764 版本 *B 性一节）。有关如何充分利用 PSoC 安全性功能的详细信息，请 参见 PSoC 5 技术参考手册。 表 5-1. 闪存保护 保护设置 支持 不支持 无保护 外部读写操作 + 内部读 – 写操作 出厂升级 外部写操作 + 内部读写 外部读操作 操作 现场升级 内部读写操作 外部读写操作 全面保护 内部读操作 外部读写操作 + 内部写操作 免责声明 请注意下面同赛普拉斯器件的闪存代码保护功能有关的详细信 息。 赛普拉斯产品符合相应的赛普拉斯数据手册中所包含的规范。赛 普拉斯坚信，无论如何使用，其产品系列的安全性在目前市场上 的同类产品中始终名列前矛。目前可能存在一些赛普拉斯不了解 的，能够破坏代码保护功能的方法。据我们所知，任何此类方法 都是不正当的，甚至可能是违法的。不只是赛普拉斯，任何其他 半导体制造商都无法保证各自代码的安全性。代码保护并非意味 着我们保证产品 “ 坚不可摧 ”。 赛普拉斯非常希望能够与关注其代码完整性的客户通力合作。代 码保护技术正在不断发展。持续改进产品的代码保护功能是赛普 拉斯的不懈追求。 5.4 EEPROM PSoC EEPROM 存储器是按字节寻址的非易失性存储器。 CY8C58LP 提供了 2 KB 的 EEPROM 存储器来存储用户数据。 对 EEPROM 的读访问是按字节进行的随机访问。读访问直接进 行；写访问则通过向 EEPROM 编程接口发送写指令来进行。在 EEPROM 写访问期间，可以继续执行闪存中的 CPU 代码。 EEPROM 的擦除和写操作是以行为单位进行的。EEPROM 共有 128行，每行有16个字节。所有EEPROM字节出厂默认值均为0。 因为 EEPROM 被映射到 Cortex-M3 外设区域中， CPU 不能在 EEPROM 空间外执行代码。没有任何 ECC 硬件与 EEPROM 相 关联。如果需要 ECC，必须在固件中对其进行处理。 写入 EEPROM 或闪存可能需要 20 毫秒的时间。在这段时间内不 能复位器件，否则将导致 EEPROM 或闪存的意外更改。复位源 （请参见第 32 页上的复位源 ）包括 XRES 引脚、软件复位以及 看门狗；需要确保这些源不被无意激活。另外，低电压检测电路 可以配置为生成中断而不是导致复位。 页 19/136 PSoC® 5LP：CY8C58LP 系列数据手册 5.5 非易失性锁存器 （NVL） PSoC 具有一个 4 字节、用于复位时配置设备的非易失性锁存器 （NVL）阵列。 NVL 寄存器映射如表 5-3 所示。 表 5-2. 器件配置的 NVL 寄存器映射图 寄存器地址 0x00 7 0x01 0x02 6 5 4 3 2 PRT3RDM[1:0] PRT2RDM[1:0] PRT1RDM[1:0] PRT12RDM[1:0] PRT6RDM[1:0] PRT5RDM[1:0] XRESMEN 0x03 1 0 PRT0RDM[1:0] PRT4RDM[1:0] DBGEN PRT15RDM[1:0] DIG_PHS_DLY[3:0] ECCEN DPS[1:0] CFGSPEED 要想了解各个字段的详细信息及其出厂默认设置，请参考表 5-3。 表 5-3. 字段和出厂默认设置 字段 PRTxRDM[1:0] 说明 设置 用于控制相应 IO 端口的复位驱动模式。请参见第 39 页上 00b （默认） — 模拟高阻抗 的复位配置。端口的所有引脚都设为相同模式。 01b — 数字高阻抗 10b — 电阻上拉 11b — 电阻下拉 XRESMEN 用于控制将引脚 P1[2] 用作 GPIO 还是外部复位。 P1[2] 通常用作 GPIO，而不用作外部复位。 0 （默认值）— GPIO 1 — 外部复位 DBGEN 调试使能，允许访问调试系统，用于第三方编程器。 0 — 访问禁止 1 （默认值）— 访问使能 CFGSPEED 在器件启动过程中控制基于 IMO 的时钟的速度，以加快启 0 （默认值）— 12 MHz IMO 1 — 48 MHz IMO 动或实现低功耗运行 DPS[1:0] 用于控制将各 P1 引脚用作一个调试端口的使用情况。 请参见第 61 页上的编程、调试接口与资源。 ECCEN 用于控制 ECC 闪存是用于 ECC 还是用于通用配置和数据 0 — ECC 禁用 存储。请参见第 19 页上的闪存程序存储器。 1 （默认值）— ECC 使能 DIG_PHS_DLY[3:0] 选择数字时钟相位延迟。 00b — 5 线 JTAG 01b （默认值） — 4 线 JTAG 10b — SWD 11b — 调试端口禁用 有关详细信息，请参见 TRM。 虽然 PSoC Creator 支持对器件配置 NVL 进行修改，但是 NVL 擦除 / 写入的次数受限 — 请参考第 117 页上的非易失性锁存器（NVL）。 文档编号：001-91764 版本 *B 页 20/136 PSoC® 5LP：CY8C58LP 系列数据手册 5.6 外部存储器接口 CY8C58LP 提供了一个外部存储器接口 （EMIF），以便连接外 部存储器。采用这种连接方式时，可以对外部存储器进行读写访 问。 EMIF 将与 UDB、 I/O 端口以及其他硬件协同工作，以便生 成外部存储器地址和控制信号。在频率为 33 MHz 时，每个存储 器访问周期将需要四个总线时钟周期。 图 5-1 是 EMIF 框图。EMIF 支持同步和异步存储器。CY8C58LP 一次仅支持一种类型的外部存储器。 外部存储器位于 Cortex-M3 外部 RAM 空间中；它最多可使用 24 个地址位。请参见第 22 页上的存储器映射情况 。该存储器的宽 度可以是 8 位或 16 位。 可以从 16 位宽的外部存储器获取 Cortex-M3 指令。更多有关其 他限制情况，详情请参考 AN89610 — PSoC® 4 和 PSoC 5LP ARM Cortex 代码优化的应用笔记。外部存储器没有提供代码安 全功能。如果需要保护代码的安全性，需要将它放置在内部闪存 中。请参见第 19 页上的闪存安全性 和第 64 页上的器件安全性 。 图 5-1. EMIF 框图 Address Signals External_ MEM_ ADDR[23:0] I/O PORTs Data Signals External_ MEM_ DATA[15:0] I/O PORTs Control Signals I/O PORTs Data, Address, and Control Signals IO IF PHUB Data, Address, and Control Signals Control DSI Dynamic Output Control UDB DSI to Port Data, Address, and Control Signals EM Control Signals Other Control Signals EMIF 文档编号：001-91764 版本 *B 页 21/136 PSoC® 5LP：CY8C58LP 系列数据手册 5.7 存储器映射情况 表 5-5. 外设数据地址映射 （续） Cortex-M3 具有固定的地址映射，因此可通过简单的存储器访问 指令来访问外设。 地址范围 0x40004F00–0x40004FFF 固定定时器 / 计数器 /PWM 5.7.1 地址映射 0x40005000–0x400051FF I/O 端口控制 4 GB 地址空间被分成 6 个范围，如表 5-4 所示： 0x40005400–0x400054FF 外部存储器接口 （EMIF）控制寄 存器 表 5-4. 地址映射 地址范围 0x00000000– 0x1FFFFFFF 大小 0.5 GB 0x20000000– 0x3FFFFFFF 0.5 GB 用途 0x40005800–0x40005FFF 模拟子系统接口 使用说明 0x40006000–0x400060FF USB 控制器 编程代码。上电时，包括从地 址 0 开始的异常向量表。 0x40006400–0x40006FFF UDB 工作寄存器 0x40007000–0x40007FFF 0x40008000–0x400087FF PHUB 配置 EEPROM 0x4000A000–0x4000A400 CAN 0x4000C000–0x4000C800 数字滤波器模块 0x40010000–0x4001FFFF 数字互连配置 0x48000000–0x48007FFF 闪存 ECC 字节 静态 RAM。包括从 0x20000000 开始的 1 MB 位 带区域和从 0x22000000 开 始的 32 MB 位带别名区域。 0x40000000– 0x5FFFFFFF 0.5 GB 外设。 0x60000000– 0x9FFFFFFF 1 GB 外部 RAM。 0xA0000000– 0xDFFFFFFF 1 GB 外部的外设。 0xE0000000– 0xFFFFFFFF 0.5 GB 内部的外设，包括 NVIC、 调试模块和跟踪模块。 表 5-5. 外设数据地址映射 地址范围 0x00000000–0x0003FFFF 用途 256 KB 的闪存 0x1FFF8000–0x1FFFFFFF 位于代码区域中的 32 KB SRAM 0x20000000–0x20007FFF 位于SRAM区域中的32 KB SRAM 0x60000000–0x60FFFFFF 外部存储器接口 （EMIF） 0xE0000000–0xE00FFFFF Cortex-M3 PPB 寄存器，包括 NVIC、调试和跟踪 位绑定特性使得 SRAM 内的每个位都可以作为原子操作进行读 写。这是通过读写位绑定别名区域内的相应字的位 0 来实现的。 例如，要设置地址 0x20000000 处的字的位 3，只需向地址 0x2200000C 写入 1。要测试该位的值，请读取地址 0x2200000C，其结果为 0 或 1，具体取决于该位的值。 大多数由 Cortex-M3 执行的存储器访问操作都是对齐的，也就是 说，在字 （4 字节）边界地址处执行。也可以在非字边界地址处 对字和 16 位半字进行非对齐访问，但是这种访问的效率较低。 0x40004000–0x400042FF 时钟、 PLL 和振荡器 5.7.2 地址映射和 Cortex-M3 总线 0x40004300–0x400043FF 电源管理 0x40004500–0x400045FF 端口中断控制 ICode 和 DCode 总线仅用于访问代码地址范围内部： 0–0x1FFFFFFF。 0x40004700–0x400047FF 闪存编程接口 0x40004800–0x400048FF 缓存控制器 0x40004900–0x400049FF I2C 控制器 0x40004E00–0x40004EFF 抽取滤波器 文档编号：001-91764 版本 *B 系统总线用于在 0x20000000–0xDFFFFFFF 以及 0xE0100000–0xFFFFFFFF 范围内进行数据访问和调试访问。 也可以在 0x20000000–0x3FFFFFFF 范围内执行指令提取，但 是这些操作比通过 ICode 总线执行指令提取要慢。 专用外设总线（PPB）在 Cortex-M3 中用于访问系统控制寄存器 以及调试和跟踪模块寄存器。 页 22/136 PSoC® 5LP：CY8C58LP 系列数据手册 6. 系统集成 6.1 时钟系统 用于看门狗定时器（WDT）和睡眠定时器的 1 kHz、33 kHz、 100 kHz ILO 用于实时时钟的 32.768 kHz 外部晶振 （ECO） 时钟系统负责整个 PSoC 系统内的时钟生成、分频和分配工作。 对于大多数系统，均不需要额外的外部晶振。结合使用 IMO 和 PLL，可以生成高达 80 MHz 的时钟，且在有效工作电压和温度 下，该时钟的准确度为 ±1%。通过使用额外的内部和外部时钟 源，可以根据设计需要优化精度、功耗和成本。所有系统时钟源 都可以用于在 16 位时钟分频器和 UDB 中为用户所需的任何器件 （例如 UART 波特率生成器）生成其他时钟频率。 IMO 具有 USB 模式，在该模式下，无需对 USB 使用任何外部晶 时钟生成和分配是根据整个系统的要求，通过 PSoC Creator IDE 图形界面自动配置。这是基于完整的系统要求而定的。它能够极 大地加快设计进程。利用 PSoC Creator，设计人员只需进行极少 的输入，即可构建时钟系统。设计人员可以指定所需的时钟频率 和精度，软件将定位或 构建符 合所需规 范的时 钟。这得益于 PSoC 固有的可编程性。 用于模拟系统的四个 16 位时钟分频器 振，即可自动锁定到 USB 总线时钟。（仅限于配备有 USB 的 器件） 所有时钟分频器中的时钟源都是独立的 用于数字系统的八个 16 位时钟分频器 用于 CPU 总线和 CPU 时钟的专用 16 位分频器 在 PSoC Creator 中自动进行时钟配置 时钟系统的关键特性包括： 七个通用时钟源 频率为 3 至 74 MHz 的 IMO，在 3 MHz 下容限为 ±1% 频率为 4 至 25 MHz 的外部晶振 （MHzECO） 时钟倍频器能够为 USB 模块提供双倍时钟频率输出，请参见 第 26 页上的 USB 时钟域 。 来自外部 I/O 引脚或其他逻辑的 DSI 信号 源自 IMO、 MHzECO 或 DSI 的 24 至 80 MHz 分频锁相环 （PLL） 表 6-1. 振荡器汇总 时钟源 最低频率 最低频率容限 IMO 3 MHz 有效工作电压和温度下，容限为 ±1% 74 MHz ±7% 最大值 13 s MHzECO 4 MHz 取决于晶振 25 MHz 取决于晶振 典型值为 5 ms， 最大值取决于晶振 DSI 0 MHz 取决于输入 33 MHz 取决于输入 取决于输入 PLL 24 MHz 取决于输入 80 MHz 取决于输入 最大值 250 s 倍频器 48 MHz 取决于输入 48 MHz 取决于输入 最大值为 1 s ILO 1 kHz –50%、 +100% 100 kHz –55%、 +100% 在最低功耗模式下， 最大值为 15 ms kHzECO 32 kHz 取决于晶振 32 kHz 取决于晶振 典型值为 500 ms， 最大值取决于晶振 文档编号：001-91764 版本 *B 最高频率 最高频率容限 启动时间 页 23/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 6-1. 时钟子系统 3-74 MHz IMO 4-25 MHz ECO External IO or DSI 0-33 MHz 32 kHz ECO 1,33,100 kHz ILO CPU Clock 48 MHz Doubler for USB 24-80 MHz PLL System Clock Mux Bus Clock Bus Clock Divider 16 bit Digital Clock Divider 16 bit Digital Clock Divider 16 bit Analog Clock Divider 16 bit s k e w Digital Clock Divider 16 bit Digital Clock Divider 16 bit Analog Clock Divider 16 bit s k e w 7 Digital Clock Divider 16 bit Digital Clock Divider 16 bit Analog Clock Divider 16 bit s k e w Digital Clock Divider 16 bit Digital Clock Divider 16 bit Analog Clock Divider 16 bit s k e w 7 文档编号：001-91764 版本 *B 页 24/136 PSoC® 5LP：CY8C58LP 系列数据手册 6.1.1 内部振荡器 图 6-1 显示了两个内部振荡器。它们可以被直接路由或分频。这 些直接路由的时钟可能没有 50% 的占空比周期。而分频的时钟具 有 50% 的占空比周期。 6.1.1.1 内部主振荡器 由于 IMO 的精度可以达到 ±1%，因此，在大多数设计中，只需要 这一个时钟源即可。 IMO 工作时不需要任何外部组件，并能够输 出稳定的时钟。各频率范围的出厂预设值存储在器件中。使用出 厂预设值时，容限介于 ±1%（在 3 MHz 下）到 ±7%（在 74 MHz 下）之间。IMO 与 PLL 结合使用时，可以生成达到器件最高频率 的 CPU 和系统时钟 （请参见第 26 页上的 USB 时钟域 ）。 IMO 可提供 3、 6、 12、 24、 48 和 74 MHz 的时钟输出。 6.1.1.2 时钟倍频器 时钟倍频器能够输出频率是输入时钟频率两倍的时钟。倍频器能 够处理 24 MHz 的输入频率，且使用 USB 时可达 48 MHz。它可 以配置为使用来自 IMO、MHzECO 或 DSI（外部引脚）的时钟。 6.1.1.3 锁相环 借助 PLL，可将低频率、高精度时钟倍增至频率更高的时钟。 这是高时钟频率和精度以及高功耗和较长启动时间之间的博弈。 PLL 模块提供了基于各种输入源生成时钟频率的机制。PLL 输出 的时钟频率范围为 24 ~ 80 MHz。其输入和反馈分频器提供了 4032 个离散率，几乎能够生成任何所需的系统时钟频率。 PLL 输出的精度取决于 PLL 输入源的精度。最常见的 PLL 用法是在 3 MHz 下倍增 IMO 时钟，因为在该频率下生成的 CPU 和系统时 钟准确度最高，并能够达到器件的最大频率。 唤醒。需要精确时序的系统应采用实时时钟 RTC 功能，而非中 央时轮。 100 kHz 时钟（CLK100K）可作为低功耗系统时钟来运行 CPU。 它也可以生成使用快速时轮的时间间隔。 快速时轮是一个 5 位计数器，它的源为 100 kHz 时钟。它的设置 是可编程的，当计数结束时将自动复位。每当计数结束时可以生 成一个可选中断。从而能够以高于使用中央时轮时所能达到的频 率灵活地定期生成 CPU 中断。 33 kHz 时钟 （CLK33K）是对 CLK100K 进行三分频后获得的。 该输出可用作低精度版 32.768 kHz ECO 时钟（无需使用晶振）。 6.1.2 外部振荡器 图 6-1 显示了两个外部振荡器。它们可以被直接路由或分频。这 些直接路由的时钟可能没有 50% 的占空比周期。而分频的时钟具 有 50% 的占空比周期。 6.1.2.1 MHz 外部晶振 通过采用外部晶体，MHzECO 能够提供高频率、高精度时钟（请 参见图 6-2）。它支持大量的晶体类型，频率范围介于 4 到 25 MHz 之间。与 PLL 结合使用时，它可以生成达到器件最高频率的 CPU 和系统时钟 （请参见第 25 页上的锁相环 ）。连接到外部晶振和 电容的 GPIO 引脚是固定的。MHzECO 的精度取决于所选择的晶 振。 图 6-2. MHzECO 逻辑框图 PLL 能够在 250 s 内实现相位锁定（通过位设置进行验证）。它 可以配置为使用来自 IMO、 MHzECO 或 DSI （外部引脚）的时 钟。在锁定完成并发出锁定位信号之前，可以一直使用 PLL 时钟 源。锁定信号可通过 DSI 路由，以便生成中断。在进入低功耗模 式之前请禁用 PLL。 4 - 25 MHz Crystal Osc XCLK_MHZ 6.1.1.4 内部低速振荡器 ILO 能够提供可实现低功耗的时钟频率，包括为看门狗定时器和 睡眠定时器提供时钟频率。 ILO 能够生成多达三个不同的时钟， 即：1 kHz、 33 kHz 和 100 kHz。 1 kHz 时钟 （CLK1K）通常用于后台 “ 心跳式 ” 定时器。该时 钟旨在进行低功耗监控操作，例如，采用中央时轮 （CTW）的 看门狗定时器和长睡眠间隔。 中央时轮是一个以 1 kHz 频率自由运行的 13 位计数器，其时钟 由 ILO 提供。除非处于休眠模式或在片上调试模式期间 CPU 处 于停止状态，否则中央时轮始终处于使能状态。它可用于生成定 期中断以便提供时序，也可用于从低功耗模式唤醒系统。通过固 件可以复位中央时轮。 Xi (Pin P15[1]) External Components Xo (Pin P15[0]) 4 – 25 MHz crystal Capacitors 可对中央时轮进行编程，周期性唤醒系统，并且可以选择发出中 断。这样可以实现从低功耗模式或粗放的定时应用中灵活地定期 文档编号：001-91764 版本 *B 页 25/136 PSoC® 5LP：CY8C58LP 系列数据手册 总线时钟 16 位分频器采用系统时钟来生成系统的总线时钟，以 6.1.2.2 32.768 kHz ECO 通过使用外部 32.768 kHz 时钟晶振，32.768 kHz 外部晶振（32 kHz ECO）能够以非常低的功耗提供精确时序（请参见图 6-3）。32 kHz ECO 还直接连接到睡眠定时器，并为实时时钟提供时钟源。RTC 通 过使用 1 秒长的中断在固件中实现 RTC 功能。 该振荡器能够采用两种不同的功耗模式，以便用户在功耗和抗周 围电路噪声之间进行权衡。连接到外部晶振和电容的 GPIO 引脚 是固定的。 图 6-3. 32 kHz ECO 逻辑框图 32 kHz Crystal Osc Xi (Pin P15[3]) XCLK32K 八个完全可编程的 16 位时钟分频器能够按照设计需求，为数字 系统生成通用的数字系统时钟。数字系统时钟可以针对任何用 途生成由七个时钟源中的任何一个时钟源派生而来的定制时 钟，例如用于波特率生成器、精确的 PWM 周期、定时器时钟 等。如果需要八个以上的数字时钟分频器， UDB 和固定功能 定时器 / 计数器 /PWM 也可以生成时钟。 有四个 16 位时钟分频器负责为需要时钟的模拟系统组件 （如 ADC 和混频器）生成时钟。模拟时钟分频器包括时滞 （Skew）控制功能，用于确保关键模拟事件不会与数字切换 事件同时发生。其目的是为了减少模拟系统噪声。 每个时钟分频器均包含一个 8 输入复用器、一个 16 位时钟分频 器（二分频或更高分频，能够生成占空比约为 50% 的时钟）、系 统时钟重新同步逻辑，以及抗尖峰脉冲逻辑。每个数字时钟树的 输出均可路由至数字系统互连，然后再作为输入返回到时钟系 统，从而实现高达 32 位的时钟链。 Xo (Pin P15[2]) External Components 用于数据传输和 CPU。 CPU 时钟直接从总线时钟派生而来。 32 kHz crystal Capacitors 6.1.4 USB 时钟域 USB 时钟域的独特性在于，它在工作时与主时钟网络存在很大程 度的异步。USB 逻辑包含连接到芯片的同步总线接口，但会采用 异步时钟来运行，以便处理 USB 数据。 USB 逻辑需要 48 MHz 的频率。该频率可以使用不同的时钟源生成，其中包括由内部振 荡器、 DSI 信号或晶振生成的 48 MHz （或 24 MHz 的双倍值） 的 DSI 时钟。 6.2 供电系统 建议将外部 32.768 kHz 时钟晶振的负载电容（CL）设置为 6 pF 或 12.5 pF。请查看晶振制造商的数据手册。两个外部电容器 CL1 和 CL2 通常具有相同值，其总计电容 CL1CL2/（CL1 + CL2）应 等于晶振 CL 的值，其中包含引脚和走线电容。更多有关信息， 请参见应用笔记 AN54439：PSoC 3 和 PSoC 5 外部振荡器。另 请参见第 76 页上的 GPIO 一节中的引脚电容规范。 6.1.2.3 数字系统互连 对于来自与 I/O 相连的外部时钟振荡器的时钟， DSI 能够为其提 供路由。这些振荡器也可以在数字系统和 UDB 内生成。 供电系统包含单独的模拟、数字和 I/O 供电引脚，这些引脚分别 标有 VDDA、VDDD 和 VDDIOX。此外，还包含两个电压为 1.8 V 的内部电压调节器，以便为内部内核逻辑提供数字 （VCCD）和 模拟（VCCA）电源。电压调节器的输出引脚（VCCD 和 VCCA） 和 VDDIO 引脚必须连接电容，如图 6-4 所示。两个 VCCD 引脚 必须连接在一起，引脚之间的走线越短越好，并连接到一个 1 F ±10% X5R 电容器上。供电系统还包含睡眠电压调节器、 I2C 电 压调节器和休眠电压调节器。 虽然主要 DSI 时钟输入提供对所有时钟资源的访问，但有多达八 个其他 DSI 时钟（在内部或外部生成）可直接连接到八个数字时 钟分频器。不过，这需要有多个高精度时钟源才能实现。 6.1.3 时钟分配 所有七个时钟源都是中央时钟分配系统的输入。分配系统旨在创 建多个高精度时钟。这些时钟是针对设计需求定制的，能够避免 在连接到外设的低分辨率预分频器上经常遇到的一些问题。时钟 分配系统能够生成多种类型的时钟树。 系统时钟用于选择和提供系统中频率最大的时钟，以满足一般 的系统时钟要求，并使 PSoC 器件实现时钟同步。 文档编号：001-91764 版本 *B 页 26/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 6-4. PSoC 供电系统 1 µF VDDIO2 VDDD VDDD I/O Supply VSSD VCCD VDDIO 2 VDDIO0 0.1 µF 0.1 µF I/O Supply VDDIO0 0.1 µF I2C Regulator Sleep Regulator Digital Domain VDDA VDDA Analog Regulator Digital Regulators VSSB VCCA 0.1 µF 1 µF . VSSA Analog Domain I/O Supply 0.1 µF VDDIO3 VDDD VSSD I/O Supply VCCD VDDIO1 Hibernate Regulator 0.1 µF 0.1 µF VDDIO1 VDDD VDDIO3 注释： 两个 VCCD 引脚必须连接在一起，并且它们之间的走线越短越好。建议在器件下方连接线路，如图 2-6 所示。 您可以在内部调节模式下供电给器件，其中，VDDx 引脚的电压为 5.5 V，并且内部调节器提供了内核电压。在该模式中，请勿给 VCCx 引脚供电，并且请勿将 VDDx 引脚连接至 VCCx 引脚。 您也可以为 VCCD 和 VCCA 直接提供电压，从而能够在外部调节模式下供电给器件。在该配置中，VDDD 引脚短接 VCCD 引脚，则 VDDA 引脚短接 VCCA 引脚。该配置中的允许供电电压范围为 1.71 V 至 1.89 V。在该配置中上电后，默认使能内部调节器，因此需要禁用 该调节器以便减少功耗。 查看数据手册要求的旁路电容值是一个好的习惯，特别是工作电压和直流偏置规范。对于某些电容器，如果直流偏置电压 （图 6-4 中所显示的 VDDX 或 VCCX）占额定工作电压的比例越大，那么实际电容会明显降低。 文档编号：001-91764 版本 *B 页 27/136 PSoC® 5LP：CY8C58LP 系列数据手册 6.2.1 功耗模式 休眠模式 PSoC 5LP 器件具有四个不同的功耗模式，如表 6-2 和表 6-3 所 示。借助这些功耗模式，设计能够轻松提供所需的功能和处理能 力，同时最大限度地减小低功耗便携器件的功耗并提高其电池寿 命。 活动模式是主要处理模式。其功能是可配置的。通过使用单独的 功耗配置样本寄存器，可以使能或禁用每个功耗可控子系统。在 备用活动模式下，会使能较少的子系统，从而能够降低功耗。在 睡眠模式下，无论采用什么样的样本设置，大多数资源都将处于 禁用状态。睡眠模式已经过优化，能够提供定时睡眠间隔和实时 时钟 （RTC）功能。功耗最低的是休眠模式，该模式会保留寄存 器和 SRAM 状态，但会关闭时钟，并且只能通过 I/O 引脚唤醒。 图 6-5 显示了在各种功耗模式之间允许进行的切换。不应进入睡 眠和休眠模式，直到所有 VDDIO 达到有效电压时为止。 旨在降低功耗的 PSoC 5LP 功耗模式包括： 活动模式 备用活动模式 睡眠模式 表 6-2. 功耗模式 功耗模式 说明 进入条件 唤醒源 活动时钟 电压调节器 活动模式 主要的工作模式，所有外设均可 唤醒、复位、 任意中断 用 （可编程） 通过寄存器手动 进入 任意 （可编程） 所有电压调节器均可用。如 果采用了外部电压调节，则 可以禁用数字和模拟电压调 节器。 备用活动模式 与活动模式相似，配置为此模式 通过寄存器手动 任意中断 通常是为了让更少的外设处于活 进入 动状态，以便降低功耗。可以如 下配置：关闭 CPU，并使用 UDB 进行处理 任意 （可编程） 所有电压调节器均可用。如 果采用了外部电压调节，则 可以禁用数字和模拟电压调 节器。 睡眠模式 会自动禁用所有子系统 休眠模式 会自动禁用所有子系统最低功耗 通过寄存器手动 PICU 模式、所有外设和内部调压器均 进入 处于禁用状态，仅启用休眠调压 器保存配置和存储器内容 通过寄存器手动 电 压 比 较 器、 ILO/kHzECO 进入 PICU、I2C、 RTC、CTW、 LVD 数字和模拟电压调节器均处 于 BUZZ 状态。 如果采用了外部电压调节， 则可以禁用数字和模拟电压 调节器。 只有休眠电压调节器处于活 动状态。 表 6-3. 各功耗模式下唤醒时间和功耗 睡眠模式 电流 唤醒时间 （典型值） 代码执行 数字资源 模拟资源 可用时钟源 唤醒源 复位源 活动模式 – 3.1 mA[8] 支持 全部 全部 全部 – 全部 备用活动 模式 – – 由用户定义 全部 全部 全部 – 全部 < 25 s 2 A 不支持 I2C 电压比较器 ILO/kHzECO < 200 s 300 nA 不支持 无 无 无 睡眠模式 休眠模式 电压比较器、 XRES、 LVD、 WDR PICU、 I2C、 RTC、 CTW、 LVD PICU XRES 注释： 8. 总线时钟关闭。 CPU 指令缓冲区以 6 MHz 的频率执行。请参见第 68 页上的表 11-2。 文档编号：001-91764 版本 *B 页 28/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 6-5. 功耗模式切换 度来切换 GPIO。在低功耗模式下，如果需要以高速度进行切换， 需要选择睡眠模式。 6.2.1.5 唤醒事件 Active Manual Sleep Hibernate 唤醒事件是可以配置的，并且可以来自中断或器件复位。唤醒事 件会将系统恢复到活动模式。固件使能的中断源包括内部生成的 中断、功耗监控器、中央时轮和 I/O 中断。内部中断源可以来自 各种外设，如模拟电压比较器和 UDB。中央时轮会提供定期中 断，以便唤醒系统、轮询外设或执行实时功能。复位事件源包括 外部复位引脚 （XRES）、 WDT 和精密复位 （PRES）。 6.2.2 升压转换器 Alternate Active 6.2.1.1 活动模式 活动模式是器件的主要工作模式。当处于活动模式时，活动配置 样本位将控制使能或禁用哪些可用资源。当某个资源处于禁用状 态时，系统会关断数字时钟，禁用模拟偏置电流，并相应地减少 漏电流。通过在活动配置样本中设置和清除相应的位，用户固件 可以动态控制子系统的功耗。 CPU 可以自我禁用，在这种情况 下，发生下一个唤醒事件时会自动重新使能 CPU。 在发生唤醒事件时，全局模式始终会返回到活动模式，并且会自 动使能 CPU，而不管它采用什么样的样本设置。活动模式是引导 时的默认全局功耗模式。 6.2.1.2 备用活动模式 备用活动模式与活动模式非常类似。在备用活动模式下，会使能 较少的子系统，以便降低功耗。一种可能的配置是 ：关闭 CPU 和闪存，并使外设全速运行。 6.2.1.3 睡眠模式 如果可以接受 15 s 的恢复时间，则可以采用睡眠模式来降低功 耗。唤醒时间用于确保电压调节器的输出足够稳定，以便直接进 入活动模式。 6.2.1.4 休眠模式 在休眠模式下，几乎所有内部功能都将处于禁用状态。内部电压 会降至使关键系统保持活动状态所需的最低水平。在休眠模式 下，会保留配置状态和 SRAM 存储器的内容。配置为数字输出的 GPIO 将保留其先前的值，并且外部 GPIO 引脚中断设置也将保 留。器件处于休眠模式时，只能通过外部 I/O 中断唤醒。从休眠 模式恢复的时间不会超过 100 s。 为了实现极低的电流，休眠调节器的性能有所限制。输入引脚上 的所有信号频率被限制；在休眠模式下不会以高于 10 kHz 的速 文档编号：001-91764 版本 *B 采用 1.71 V 以下供电电压（例如，太阳能供电或单个电池供电） 的应用可以使用片上升压转换器以生成最小值为 1.8 V 的供电电 压。升压转换器还可以用于所需工作电压高于供电电压的任何系 统，如在 3.3 V 系统中驱动 5.0 V LCD 显示屏。通过额外的电感、 肖特基二极管以及电容，它可以生成一个可选输出电压，以便提 供足够的电流来运行 PSoC 及其他板上组件。 升压转换器可以接受介于 0.5 V 到 3.6 V 之间的输入电压（VBAT）， 可使用低至 0.5 V 的 VBAT 进行启动，并能够提供介于 1.8 到 5.0 V 之间、可由用户配置的输出电压 （VOUT） ，其步长为 100 mV。 VBAT 通常小于 VOUT ；如果 VBAT 大于或等于 VOUT，那么 VOUT 会略小于 VBAT （由于升压转换器的电阻损耗）。该模块可以提供 高达 50 mA （IBOOST）的电流，具体取决于 PSoC 器件和外部组 件的配置。设计中所有灌电流（包括 PSoC 器件、PSoC I/O 引脚 负载 电 流和 外 部 组 件 负 载电 流）的和 必须 小于 特定 最 大 电 流 IBOOST。 有 四 个 与 升 压 转 换 器 相 关 的 引 脚，分 别 为：VBAT、 VSSB、 VBOOST 以及 IND。提升后的输出电压通过 VBOOST 引脚输出， 并且必须直接连接到芯片的供电输入；如果用于为 PSoC 器件供 电，那么必须连接至 VDDA、 VDDD 和 VDDIO。 除了非升压设计中所需的组件，升压转换器还需要四个组件，如 第 30 页上的图 6-6 中所示。大小为 22 F 的电容 （CBAT）要安 装在靠近 VBAT 引脚的位置，对电池电压起缓冲和滤波稳定作用。 电池输出与 VBAT 引脚之间不要添加其它器件，例如反向极性保 护二极管，因为二极管正向电压下降会降低 VBAT 电压。在 VBAT 和 IND 引脚间需要 4.7 H、 10 H 或 22 H 的电感。根据输入 电压、输出电压、温度和电流来，可以优化电感值，以提高升压 转换器的效率。按照本节中的设计指南和电气规范来决定电感器 尺寸。电感器必须放置在离 VBAT 和 IND 引脚间 1 cm 的范围内， 其饱和电流的最小值为 750 mA。在离 IND 和 VBOOST 引脚 1 cm 的范围内连接一个肖特基二极管。该肖特基二极管正向电流最小 额定值为 1.0 A， 反向电压最小值为 20 V。另外，需要将大小为 22 F 的大容量电容（CBOOST）接近到靠近 VBOOST 的位置，以 提供稳定的输出电压。需要确定 VBOOST 引脚上连接的总电容， 并确保该值不能超过最大的 CBOOST 规格。所有电容的最小额定 值为 10 V，这样能够尽量减少由电压降低所造成的电容损耗。 页 29/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 6-6. 为 PSoC 器件供电的升压转换器应用 PSoC VDDA External Load VDDD VDDD 0.1 µF 1.0 µF 0.1 µF 1.0 µF 0.1 µF 1.0 µF VBOOST Schottky, 1A IND VDDIO0 4.7 µH 10 µH 22 µH 0.1 µF Boost VDDIO2 Logic VDDIO1 VBAT 22 µF 0.1 µF 0.1 µF VDDIO3 VSSB 0.1 µF 0.5–3.6 V VSSA 22 µF VSSD All components and values are required 升压调节器也可以用于为其他的外部组件供电。下图是将一个 1.8 V 电源升压到 4.0 V，用于驱动一个白色的 LED，便是一个示 例。如果升压转换器没有为 PSoC 器件 VDDA、VDDD 和 VDDIO 供 电，那么它必须符合为 PSoC 器件供电时同一个规则，但对输出 端的电容有不通的要求。Vout 电源需要安装 22 F、1.0 F 和 0.1 F 的电容器，这些电容器必须被放置在离 VBOOST 引脚 1 cm 范围内，以确保电压调节器的稳定性。 图 6-7. 升压转换器的应用 （未给 PSoC 器件供电） VOUT External Load PSoC VDDA VDDD 22 µF 1.0 µF 0.1 µF VDDD VBOOST Schottky, 1A IND 4.7 µH 10 µH 22 µH VBAT VDDIO0 VDDA, VDDD, and VDDIO connections per section 6.2 Power System. Boost VDDIO2 Logic VDDIO1 22 µF VSSB VDDIO3 0.5–3.6 V VSSA VSSD All components and values are required 文档编号：001-91764 版本 *B 页 30/136 PSoC® 5LP：CY8C58LP 系列数据手册 使用升压转换器中的振荡器将切换频率设为 400 kHz。升压转换 器可以在两种不同模式下工作：即活动模式和待机模式。活动模 式是正常工作模式，在该模式下，升压调节器会主动生成稳压输 出电压。在待机模式下，大多数升压功能都将处于禁用状态，以 便降低升压电路的功耗。待机模式下，升压器仅提供最低的输出 功耗，通常低于 5 A。升压转换器在活动模式下消耗的电流通常 为 250 A，在待机模式下则为 25 A。升压工作模式必须与芯片 功耗模式结合使用，以便最大限度地降低芯片总功耗。表 6-4 列 出了在不同芯片功耗模式下可用的升压功耗模式。 表 6-4. 芯片功耗模式与升压功耗模式兼容表 芯片功耗模式 升压功耗模式 芯片活动或备用活动 升压器必须在活动模式下运行。 模式 芯片睡眠模式 芯片休眠模式 升压器可以在活动模式或待机模式下运 行。在升压待机模式中，芯片必须定期唤 醒，以实现升压活动模式刷新。 升压器可以在活动模式下运行。但由于 升压活动模式下的电流消耗较高，所以 不建议在芯片休眠模式下使用升压器。 6.2.2.1 升压固件的要求 要想确保启动升压浪涌电流符合规范，在 PSoC Creator IDE 中 不要选中 Enable Fast IMO During Startup（启动期间使能快速 IMO）值。Enable Fast IMO During Startup 选项会显示在 PSoC Creator 的设计范围资源（cydwr）文件 System（系统）选项卡 中。如果未选中该选项，器件启动时的运行速度会被配置为 12 MHz，而不是默认的 48 MHz。时钟速度越慢，芯片启动时升压 电路的电流消耗越少。 内。如果不在输出电流范围内，需要修改工作条件，然后返回 到第二步或使用一个外部升压调节器。 5. 根据 VBAT 与 VOUT 图表（第 74 页上的图 11-10）上的 LBOOST 值，查找所允许的电感值。 6. 根据所允许的电感值、电感器尺寸、电感器成本、升压效率以 及 VRIPPLE，选择系统最佳电感值。效率与 VBAT、VRIPPLE 与 VBAT 图表 （第 75 页上的图 11-11 到第 75 页上的图 11-14） 中提供了升压效率和 VRIPPLE 的典型值。通常，如果高效率和 低 VRIPPLE 是两个最重要的因素，那么应该使用允许的最大电 感值。如果电感成本低、尺寸小是最重要因 素，则应该使用 其中一个允许的最小电感值如果应用不适合所允许的电感器 效率、 VRIPPLE、成本或尺寸，那么应该使用一个外部升压调 节器。 6.3 复位 CY8C58LP 有多个可用的内部和外部复位源，其中包括： 电源监控 — 在加电、活动模式，以及睡眠模式（繁忙）期间， 在多种不同模式下监控模拟和数字供电电压 VDDA、 VDDD、 VCCA 和 VCCD。如有任何电压超出预定范围，则会生成复位。 可以对监控器进行编程，以便在到达复位阈值之前可在特定条 件下生成处理器中断。 外部源 — 通过拉低复位引脚 （XRES），可以从外部源复位器 件。XRES 引脚包含一个被上拉到 VDDIO1 的内部电阻。在器 件退出复位状态前，必须给所有的 VDDD、 VDDA 和 VDDIO1 通电。 看门狗定时器 — 看门狗定时器负责监控处理器执行指令的情 况。如果看门狗定时器在特定时间段内未通过固件复位，则会 生成一个复位。 软件 — 可通过程序控制来复位器件。 6.2.2.2 升压设计流程 升压转换器的外部器件选型需要遵守特定的规范。CBAT 电容器、 电感器、肖特基二极管以及 CBOOST 电容器的选择都要遵守电气 规范 （第 74 页上的表 11-7）中所指定的值。 LBOOST 是唯一的 变量组件，选择合适的升压电感不仅可以改善升压转换器的运行 状态，还可以提高转换效率。此外，VOUT、VBAT、IOUT 和 TA 之 间还存在限制关系。 必须按照以下各步骤进行操作，以确保升压转换器工作参数和 LBOOST 值。 1. 选择应用所需要的 VBAT、VOUT、TA 以及 IOUT 工作条件范围。 2. 根据 VBAT 与 VOUT 图表上（第 74 页上的图 11-8）的 TA 值， 确定 VBAT 与 VOUT 的范围是否位于升压工作范围内。如果不 在工作范围内，需要修改工作条件或使用一个外部升压调节 器。 3. 根据 VBAT 与 VOUT 图表中 （第 74 页上的图 11-8）的 TA 范 围，确定所需环境温度 （TA）范围是否位于环境温度工作范 围内。如果不在温度范围内，需要修改工作条件，然后返回到 第二步或使用一个外部升压调节器。 4. 根据 VBAT 与 VOUT 图表 （第 74 页上的图 11-9）上的 IOUT， 确定所需输出电流 （IOUT）范围是否位于输出电流工作范围 文档编号：001-91764 版本 *B 页 31/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 6-7. 复位源 表 6-5. 模拟 / 数字低电压中断，模拟高电压中断 VDDD VDDA Power Voltage Level Monitors Processor Interrupt Reset Pin External Reset Reset Controller System Reset Watchdog Timer Software Reset Register 系统复位的是处理器、模拟和数字外设以及寄存器都复位。 复位状态寄存器显示了某些复位或供电电压的监控中断。程序可 能会检查该寄存器，以检测并报告异常情况。加电复位后，会清 空该寄存器。有关详细信息，请参见技术参考手册。 6.3.1 复位源 6.3.1.1 供电电压电平监控器 IPOR — 初次上电复位 在初次上电复位时，IPOR 会监控电源电压 VDDD、VDDA、VCCD 和 VCCA。触发电平不是精确电压，它的值约为 1 V （0.75 V ~ 1.45 V）。该值低于指定的最低工作电压，但足以使内部电路复 位并保持复位状态。监控器能够生成宽度至少为 150 ns 的复位 脉冲。如果有一个或多个电压缓慢上升，那么生成的脉冲可能 会更宽。 启动后， IPOR 电路将被禁用，并且电压监控工作将移交给精 密低电压复位 （PRES）电路。 PRES — 精密低电压复位 该电路负责在加电后监控模拟系统和数字系统内部电压调节器 的 输 出。调 压 器 的 输 出是 相 对 于 精 确参 考 电 压 的 电 压。对 PRES 触发的响应与对 IPOR 复位的响应相同。 在正常工作模式下，程序无法禁用数字 PRES 电路。可以禁用 模拟系统的稳压器，但这会同时禁用 PRES 的模拟部分。在睡 眠和休眠模式下，PRES 电路自动被禁用，但是也有例外，即： 在睡眠模式下，会定期激活电压调节器（使其处于活动状态）， 以便提供监控服务，并缩短唤醒时间。与此同时， PRES 电路 也将处于活动状态，以便定期进行电压监控。 ALVI、DLVI、AHVI — 模拟 / 数字低电压中断，模拟高电压中断 中断电路可用于检测 VDDA 和 VDDD 超出电压范围的情况。对 于 AHVI，VDDA 是相对于某个固定触发电平的电压。对于 ALVI 和 DLVI， VDDA 和 VDDD 是相对于可编程触发电平的电压， 如表 6-5 中所列。ALVI 和 DLVI 也可以被配置为生成器件复位， 而不是生成中断。 文档编号：001-91764 版本 *B 中断 DLVI 电源 VDDD ALVI VDDA AHVI VDDA 正常电压范围 可用的触发设置 1.71 V 至 5.5 V 1.70 V 至 5.45 V， 增量为 250 mV 1.71 V 至 5.5 V 1.70 V 至 5.45 V， 增量为 250 mV 1.71 V 至 5.5 V 5.75 V 在 IPOR 之前，监控器将一直处于禁用状态。在睡眠模式下， 会定期激活这些电路（使其处于繁忙状态）。在繁忙状态期间， 如有中断发生，系统会首先进入唤醒过程。然后，系统会识别 中断，并可能会处理中断。 Buzz（活动）频率是可调整的，并且需要设置该频率低于任一 电压超出允许范围的最短时间。有关如何调整繁忙频率的信 息，请参见技术参考手册。 6.3.1.2 其他复位源 XRES — 外部复位 PSoC 5LP 有一个专用的 XRES 引脚，在该引脚处于低电平有 效状态时，可将其用于复位。对 XRES 的响应与对 IPOR 复位 的响应相同。外部复位是低电平有效复位。它包含一个内部上 拉电阻。在睡眠模式和休眠模式下， XRES 将处于活动状态。 禁用 XRES 时，至少 10 s 后才可重新启用它。 SRES — 软件复位 通过在软件复位寄存器中设置一个位，可以在程序控制下发出 复位指令。这可以通过程序直接进行，也可以通过 DMA 访问 间接进行。对 SRES 的响应与对 IPOR 复位的响应相同。 此外还有另外一个寄存器位，用于禁用此功能。 WRES — 看门狗定时器复位 看门狗复位会检测软件程序不正常执行的情况。为了向看门狗 定时器表明程序当前工作正常，它必须定期复位该定时器。如 果在经过用户指定的时间后未复位该定时器，则会生成复位。 注意：IPOR 会禁用看门狗功能。程序必须通过设置寄存器位， 在代码中的某个适当点使能看门狗功能。设置寄存器位后，将 无法再将其清除，除非发生 IPOR 加电复位事件。 页 32/136 PSoC® 5LP：CY8C58LP 系列数据手册 6.4 I/O 系统与路由 PSoC I/O 具有高度的灵活性。每个 GPIO 都具有模拟和数字 I/O 功能。所有 I/O 都具有多种可在 POR 时设置的驱动模式。PSoC 还通过 VDDIO 引脚提供多达四个 I/O 电压域。 每个器件上都有两种 I/O 引脚；带 USB 的器件则有三种 I/O 引 脚。通用 I/O（GPIO）和特殊 I/O（SIO）提供类似的数字功能， 主要区别在于模拟能力和驱动强度。带 USB 的器件还提供两个 USBIO 引脚，可支持特定的 USB 功能，以及有限的 GPIO 功能。 所有 I/O 引脚均可作为 CPU 与数字外设的数字输入和输出使用。 此外，所有 I/O 引脚均可生成中断。PSoC I/O 具有灵活的高级功 能，再加上任意信号均可连接至任意引脚，从而大大简化了电路 设计 和 电 路 板 布 局。所 有 GPIO 引 脚 均 可 用 于 模拟输入、 CapSense[9] 以及 LCD segment 驱动，而 SIO 引脚用于超出 VDDA 的电压和可编程输出电压。 下面列出了 GPIO 和 SIO 均支持的特性： 用户可编程端口复位状态 为多达四组 I/O 提供单独的 I/O 供电和电压 数字外设使用 DSI 连接引脚 用于 CPU 和 DMA 的输入和 / 或输出 八种驱动模式 每个引脚都可以是一个被配置为上升沿和 / 或下降沿的中断 源。如有必要， DSI 可支持电平触发型中断 每个端口都有专用的端口中断向量 受数字输出驱动模式控制的转换速率 基于端口或引脚的访问端口控制和配置寄存器 单独的端口读 （PS）和写 （DR）数据寄存器，能够避免发 生 “ 读取修改写作 ” 错误 基于各个引脚的特殊功能 仅在 GPIO 引脚上提供的其他功能： 带 LCD 的器件上的 LCD segment 驱动 CapSense[9] 模拟输入和输出功能 连续 100 A 钳位电流能力 标准驱动强度降至 1.71 V 仅在 SIO 引脚上提供的其他功能： 比 GPIO 更高的驱动强度 热插拔功能 （在任意工作 VDD 下容限均为 5 V） 可编程高电平输入阈值，输出驱动电平低至 1.2 V 无模拟输入、 CapSense 或 LCD 功能 过压容限高达 5.5 V SIO 可作为通用模拟电压比较器使用 USBIO 特性： 符合 USB 2.0 标准的全速 I/O 最大的驱动强度设置可用于一般用途 用于 CPU 和 DMA 的输入和 / 或输出 数字外设的输入和 / 或输出 数字输出 （CMOS）驱动模式 每个引脚都可配置为上升沿和 / 或下降沿的中断源 注释： 9. 连接到运算放大器输出的 GPIO 引脚不建议用作 CapSense 功能。 文档编号：001-91764 版本 *B 页 33/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 6-8. GPIO 框图 Digital Input Path Naming Convention ‘x’ = Port Number ‘y’ = Pin Number PRT[x]CTL PRT[x]DBL_SYNC_IN PRT[x]PS Digital System Input PICU[x]INTTYPE[y] Input Buffer Disable PICU[x]INTSTAT Interrupt Logic Pin Interrupt Signal PICU[x]INTSTAT Digital Output Path PRT[x]SLW PRT[x]SYNC_OUT Vddio Vddio PRT[x]DR 0 In Digital System Output 1 Vddio PRT[x]BYP Drive Logic PRT[x]DM2 PRT[x]DM1 PRT[x]DM0 Bidirectional Control PRT[x]BIE Analog Slew Cntl PIN OE 1 0 1 Capsense Global Control 0 1 CAPS[x]CFG1 Switches PRT[x]AG Analog Global PRT[x]AMUX Analog Mux LCD Display Data PRT[x]LCD_COM_SEG Logic & MUX PRT[x]LCD_EN LCD Bias Bus 文档编号：001-91764 版本 *B 5 页 34/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 6-9. SIO 输入 / 输出框图 Digital Input Path PRT[x]SIO_HYST_EN PRT[x]SIO_DIFF Reference Level PRT[x]DBL_SYNC_IN Naming Convention ‘x’ = Port Number ‘y’ = Pin Number Buffer Thresholds PRT[x]PS Digital System Input PICU[x]INTTYPE[y] Input Buffer Disable PICU[x]INTSTAT Interrupt Logic Pin Interrupt Signal PICU[x]INTSTAT Digital Output Path Reference Level PRT[x]SIO_CFG PRT[x]SLW PRT[x]SYNC_OUT Driver Vhigh PRT[x]DR 0 In Digital System Output 1 PRT[x]BYP Drive Logic PRT[x]DM2 PRT[x]DM1 PRT[x]DM0 Bidirectional Control PRT[x]BIE Slew Cntl PIN OE 图 6-10. GPIO 框图 Digital Input Path Naming Convention ‘y’ = Pin Number USB Receiver Circuitry PRT[15]DBL_SYNC_IN PRT[15]PS[6,7] USBIO_CR1[0,1] Digital System Input PICU[15]INTTYPE[y] PICU[15]INTSTAT Interrupt Logic Pin Interrupt Signal PICU[15]INTSTAT Digital Output Path PRT[15]SYNC_OUT USBIO_CR1[5] USB or I/O USBIO_CR1[2] Vddd USB SIE Control for USB Mode PRT[15]DR1[7,6] Digital System Output PRT[15]BYP 文档编号：001-91764 版本 *B In 1 Drive Logic D+ Open Drain PRT[15]DM0[7] D- Open Drain PRT[15]DM1[6] Vddd Vddd Vddd 0 PRT[15]DM0[6] PRT[15]DM1[7] D+ pin only D+ 1.5 k 5k 1.5 k PIN D+ 5 k D- 5 k 页 35/136 PSoC® 5LP：CY8C58LP 系列数据手册 6.4.1 驱动模式 每个 GPIO 和 SIO 引脚都可单独配置成表 6-6 中所列的八种驱动 模式中的某一种。三个配置位可用于每个引脚（DM[2:0]），并在 PRTxDM[2:0] 寄存器中设置。图 6-11 显示了基于每种驱动模式 （共八种）的引脚简图。表 6-6 显示了端口数据寄存器值或数字 阵列信号 （如果选择了旁路模式）对应的 I/O 引脚的驱动状态。 请注意，实际的 I/O 引脚电压是由所选驱动模式和引脚负载共同 决定的。例如，如果某个 GPIO 引脚被配置为电阻上拉模式，并 在引脚悬空时被驱动为高电平，则在引脚处测得的电压会处于高 电平的逻辑状态。如果同一个 GPIO 引脚在外部接地，则引脚未 经测定的电压会处于低电平的逻辑状态。 图 6-11. 驱动模式 VDD Out In Pin Out In Pin Out In VDD Pin Out In Pin An An An An 0. High Impedance Analog 1. High Impedance Digital 2. Resistive Pull-Up 3. Resistive Pull-Down VDD Out In Pin Out In VDD Pin Out In VDD Pin Out In Pin An An An An 4. Open Drain, Drives Low 5. Open Drain, Drives High 6. Strong Drive 7. Resistive Pull-Up and Pull-Down The ‘Out’ connection is driven from either the Digital System (when the Digital Output terminal is connected) or the Data Register (when HW connection is disabled). The ‘In’ connection drives the Pin State register, and the Digital System if the Digital Input terminal is enabled and connected. The ‘An’ connection connects to the Analog System. 表 6-6. 驱动模式 框图 0 1 驱动模式 PRTxDM2 PRTxDM1 PRTxDM0 PRTxDR = 1 PRTxDR = 0 高阻模拟驱动模式 0 0 0 高阻态 高阻态 高阻数字驱动模式 0 0 1 高阻态 高阻态 2 电阻上拉驱动模式 [10] 0 1 0 电阻上拉 （5K） 强驱动低 3 电阻下拉驱动模式 [10] 0 1 1 强驱动高 电阻下拉 （5K） 4 开漏，低驱动模式 1 0 0 高阻态 强驱动低 5 开漏，高驱动模式 1 0 1 强驱动高 高阻态 6 强驱动模式 1 1 0 强驱动高 强驱动低 7 电阻上拉 / 下拉驱动模式 [10] 1 1 1 电阻上拉 （5K） 电阻下拉 （5K） 注释： 10. 在稳压输出模式的 SIO 上不能使用电阻上拉和下拉。 文档编号：001-91764 版本 *B 页 36/136 PSoC® 5LP：CY8C58LP 系列数据手册 当针对 I/O 模式使能了 USBIO 引脚 （P15[7] 和 P15[6]）时，会限制驱动模式控制。使用 PRT15.DM0[7, 6] 寄存器设置驱动模式。也 可针对 USBIO 引脚选择电阻上拉选项，可使用 PRT15.DM1[7, 6] 寄存器使能该选项。在 USB 模式下使能了驱动模式控制后，不会对 USB 引脚的配置产生影响。与 GPIO 和 SIO 配置不同，端口宽配置寄存器不配置 USB 驱动模式位。表 6-7 显示的是 USBIO 引脚的 驱动模式配置。 表 6-7. USBIO 驱动模式 （P15[7] 和 P15[6]） PRT15.DM1[7， 6] 上拉电阻被使能 PRT15.DM0[7， 6] 驱动模式被使能 0 0 1 1 0 1 0 1 PRT15.DR[7， 6] = 1 PRT15.DR[7， 6] = 0 高阻态 强驱动高电平 电阻上拉 （5K） 强驱动高电平 模拟高阻抗 指的是默认的复位状态，输出驱动器和数字输入缓冲区均关 闭。这样可以防止因电压浮动导致任何电流流入到 I/O 的数字 输入缓冲区中。对于悬空引脚或支持模拟电压的引脚，建议使 用该状态。模拟高阻抗引脚不提供数字输入功能。 要在睡眠模式下最大限度地降低芯片电流，所有 I/O 都必须被 配置为模拟高阻抗模式，或通过 PSoC 器件或外部电路将其引 脚驱至供电轨。 数字高阻抗 会针对数字信号输入使能输入缓冲区。这是建议用于数字输入 的标准高阻抗 （HiZ）状态。 电阻上拉或电阻下拉 电阻上拉或下拉都是在一种数据状态下提供串联电阻，在另一 种数据状态下提供强驱动。在这两种模式下，引脚可用于数字 输入和输出。这两种模式的一个常见应用是连接机械开关。在 稳压输出模式的 SIO 中不能使用电阻上拉和下拉。 开漏驱动高和开漏驱动低 开漏模式是在某种数据状态下提供高阻抗并在另一种数据状态 下提供强驱动。在这两种模式下，引脚可用于数字输入和输 出。这两种模式的一个常见应用是驱动 I2C 总线信号线。 强驱动模式 无论是在高状态还是低状态，均提供强 CMOS 输出驱动。这是 引脚的标准输出模式。一般情况下，采用强驱动模式的引脚不 能用作输入。这种模 式通常 用于 驱动数 字输 出信号或外部 FET。 电阻上拉和下拉 与电阻上拉模式和电阻下拉模式类似，只不过引脚始终与电阻 串联。在高数据状态下是上拉，而在低数据状态下是下拉。当 文档编号：001-91764 版本 *B 强驱动低电平 强驱动低电平 强驱动低电平 强驱动低电平 说明 漏极开路，强驱动低电平 强驱动输出 电阻上拉，强驱动低电平 强驱动输出 其他可能会导致短路的信号可以驱动总线时，通常会采用该模 式。在稳压输出模式的 SIO 中不能使用电阻上拉和下拉。 6.4.2 引脚寄存器 用于配置引脚并与引脚交互的寄存器有两种形式，并可以互换使 用。 所有 I/O 寄存器均可采用标准端口形式，即寄存器的每个位对应 于一个端口引脚。这种寄存器形式能够快速有效地同时重新配置 多个端口引脚。 I/O 寄存器也可以采用引脚形式，即针对每个引脚，将八个最常 用的端口寄存器位合并到单个寄存器中，以便通过单次寄存器写 操作来快速更改各个引脚的配置。 6.4.3 双向模式 借助高速双向功能，引脚可以根据辅助控制总线信号的状态，为 输入信号提供数字高阻抗驱动模式，并为同一引脚上的输出信号 提 供 用 户 选 择 的 另 一 种 驱 动 模 式，例 如 强 驱 动 （使 用 PRTxDM[2:0] 寄存器进行设置）。对于需要对输出缓冲区进行动 态硬件控制的处理器总线和通信接口，例如 SPI Slave MISO 引 脚，双向功能非常有用。 辅助控制总线能够将多达 16 个由 UDB 或数字外设生成的输出使 能信号连接至一个或多个引脚。 6.4.4 转换速率受限模式 GPIO 和 SIO 引脚针对强驱动和开漏驱动模式提供了快速输出转 换速率和低速输出转换速率选项 （不适用于电阻驱动模式）。由 于低速转换速率选项会降低 EMI，因此建议对速度不是很关键 （通常小于 1 MHz）的信号使用该选项。快速转换速率适用于频 率介于 1 MHz 到 33 MHz 之间的信号。转换速率可以针对每个引 脚单独配置，并通过 PRTxSLW 寄存器进行设置。 页 37/136 PSoC® 5LP：CY8C58LP 系列数据手册 6.4.5 引脚中断 所有 GPIO 和 SIO 引脚都能生成系统中断。每个端口接口上的所 有八个引脚均连接到其各自的端口中断控制单元 （PICU）及关 联的中断向量。端口的每个引脚都可单独配置，以检测上升沿和 / 或下降沿中断，或不生成中断。 根据为每个引脚配置的模式，每次引脚上发生中断事件时，中断 状态寄存器中对应的状态位都会被设为 “1”，并且系统会向中 断控制器发送中断请求。每个 PICU 在中断控制器和引脚状态寄 存器中都有各自的中断向量，以便轻松确定中断源、引脚电平 等。 在所有睡眠模式下，端口引脚中断均保持活动状态，以便通过由 外部生成的中断唤醒 PSoC 器件。尽管不直接支持电平触发型中 断，但在需要时，可以通过通用数字模块 （UDB）为系统提供该 功能。 6.4.6 输入缓冲区模式 可以针对默认的 CMOS 输入阈值或可选的 LVTTL 输入阈值在端 口级别配置 GPIO 和 SIO 输入缓冲区。所有输入缓冲区都能够与 施密特触发器一起实现输入迟滞。此外，在任何驱动模式下，均 可禁用各个引脚输入缓冲区。 6.4.7 I/O 供电电源 可以提供多达四个 I/O 引脚供电电源，具体取决于器件和封装。 每个 I/O 供电电源必须小于或等于芯片模拟 （VDDA）引脚的电 压。该功能允许用户为器件上的各个引脚提供不同的 I/O 电压电 平。要确定给定端口和引脚的 VDDIO 功能，请参见具体的器件 封装引脚分布图。SIO 端口引脚支持其他 “ 稳压高输出 ” 功能， 如可调输出电平中所述。 6.4.8 模拟连接 这些连接仅适用于 GPIO 引脚。所有 GPIO 引脚都可以作为模拟 输入或输出使用。引脚上的模拟电压不能超过 GPIO 对应的 VDDIO 供电电压。每个 GPIO 都可连接到其中一条模拟全局总线 或模拟复用器总线，以便将任意引脚连接到任意内部模拟资源， 例如 ADC 或电压比较器。此外，某些引脚能够直接连接到特定 的模拟功能，例如高电流 DAC 或运算放大器。 6.4.9 CapSense 本部分内容仅适用于 GPIO 引脚。所有 GPIO 引脚均可用于创建 CapSense 按键和滑条 [11]。有关详细信息，请参考第 59 页上的 CapSense 一节中介绍的内容。 6.4.12 可调输入电平 本部分内容仅适用于 SIO 引脚。默认情况下，SIO 引脚不仅支持 标准 CMOS 和 LVTTL 输入电平，而且还支持采用可编程电平的 差分模式。 SIO 引脚按对分组。每对引脚共享一个参考电压发生 器模块，该模块用于为电压与 VDDIO 不同的外部信号接口设置 数字输入缓冲区参考电平。参考电压会用来设置高逻辑电平的引 脚电压阈值 （请参见图 6-12）。可用的输入阈值包括： 0.5 VDDIO 0.4 VDDIO 0.5 VREF VREF 通常会使用电压 DAC （VDAC）来生成 VREF 参考电压。第 59 页上的模数转换器 详细介绍了 VDAC 的用法以及路由至 SIO 引 脚的参考电压。 图 6-12. 输入和输出的 SIO 参考 Input Path Digital Input Vinref Reference Generator SIO_Ref PIN Voutref Output Path Driver Vhigh Digital Output Drive Logic 6.4.10 LCD segment 驱动 本部分内容仅适用于 GPIO 引脚。所有 GPIO 引脚均可用于生成 segment 驱动和 common 驱动信号，以便直接驱动 LCD 显示屏。 有关详细信息，请参考第 58 页上的 LCD 直接驱动程序一节中介 绍的内容。 6.4.11 可调输出电平 本部分内容仅适用于 SIO 引脚。 SIO 端口引脚支持为电压低于 SIO 对应 VDDIO 的外部信号接口提供稳压的高电平输出。根据 内部生成的参考电压，各个 SIO 引脚可单独配置为标准 VDDIO 电平输出或稳压输出。通常会使用电压 DAC （VDAC）来生成 参考电压 （请参见图 6-12）。第 59 页上的模数转换器一节详细 介绍了 VDAC 的用法以及如何将参考电压连接至 SIO 引脚。电阻 上拉和下拉驱动模式不适用于稳压输出模式下的 SIO。 注释： 11. 运算放大器的固定输出引脚不建议用作 CapSense 功能 文档编号：001-91764 版本 *B 页 38/136 PSoC® 5LP：CY8C58LP 系列数据手册 6.4.13 SIO 作为电压比较器 6.4.16 复位配置 本部分内容仅适用于 SIO 引脚。如第 38 页上的可调输入电平 所 述，可以使用 SIO 的可调输入电平功能来构建电压比较器。电压 比较器的阈值由 SIO 的参考电平发生器提供。参考电平发生器包 含一个选项，用于将通过模拟全局总线连接的模拟信号设为电压 比较器阈值。请注意，一对 SIO 引脚共享同一个阈值。 当复位有效时，所有 I/O 都会复位并保持在模拟高阻抗状态。复 位释放之后，可根据各个端口将状态重新编程为下拉或上拉。为 了确保正确的复位操作，端口复位配置数据会存储在专用的非易 失性寄存器中。发出复位信号后，存储的复位数据会自动传输到 端口复位配置寄存器。 第 35 页上的图 6-9 中的数字输入路径说明了该功能。在该图 中，‘ 参考电平 ’ 是通过模拟全局总线路由过来的模拟信号。 还可以为 SIO 的输入缓冲区使能迟滞功能，以便增强电压比较器 的抗噪能力。 6.4.17 低功耗功能 6.4.14 热插拔 本部分内容仅适用于 SIO 引脚。 SIO 引脚支持 “ 热插拔 ” 功 能，无需加载连接到 SIO 引脚的信号即可插入到应用中，即便在 PSoC 器件未通电时亦是如此。这样一来，未通电的 PSoC 就可 以保持对外部器件的高阻抗负载，同时防止 PSoC 被通过 SIO 引 脚的保护二极管的电流加电。 与正在运行的 I2C 总线相连时，给该器件供电或断电会导致 SIO 引脚上的瞬变状态。因此，请在进行 I2C 总线的整体设计时考虑 这一点。 6.4.15 过压容限 所有 I/O 引脚在任意工作 VDD 下都能够提供过压容限功能。 SIO 引脚没有电流限制，因为它们对外部电路存在高阻抗负载。 必须使用电流电阻将GPIO引脚电流限制为100 A。GPIO引脚 会将引脚电压钳制在约为 VDDIO+ 一个二极管的电压。 如果 GPIO 引脚被配置为模拟输入 / 输出，则引脚上的模拟电压 不得超过 GPIO 对应的 VDDIO 供电电压。 该功能的一个常见应用是连接到 I2C 等总线，其中不同的器件在 不同的供电电压下运行。连接到 I2C 时，会针对 SIO 引脚将 PSoC 芯片配置为开漏驱动低模式。这样就可以通过外部上拉电阻将 I2C 总线电压拉到 PSoC 引脚供电电压以上。例如， PSoC 芯片 可以在 1.8 V 下运行，外部器件可以在 5 V 下运行。请注意，SIO 引脚的 VIH 和 VIL 电平由关联的 VDDIO 供电引脚决定。 在所有低功耗模式下， I/O 引脚都会保持其状态，直到器件被唤 醒并被更改或复位。要唤醒器件，请使用引脚中断，因为在所有 低功耗模式下，端口中断逻辑会继续发挥作用。 6.4.18 特殊引脚功能 器件上的某些引脚除了具有 GPIO 或 SIO 功能以外，还具有其他 特殊功能。第 6 页上的引脚分布中列出了具体的特殊功能引脚。 这些特殊功能包括： 数字 频率为 4 至 25 MHz 的晶振 频率为 32.768 kHz 的晶振 2 I C 地址匹配时从睡眠模式唤醒。如果不需要从睡眠模式唤 醒，则任意引脚都可用于 I2C。 JTAG 接口引脚 SWD 接口引脚 SWV 接口引脚 TRACEPORT 接口引脚 外部复位 模拟 运算放大器输入和输出 高电流 IDAC 输出 外部参考输入 6.4.19 JTAG 边界扫描 器件支持所有引脚上的标准 JTAG 边界扫描链，以便进行板级测 试。 SIO 引脚必须处于下列模式之一：0 （模拟高阻抗）、 1 （数字 高阻抗）或 4（开漏驱动低电平）。有关详细信息，请参考图 6-11 中介绍的内容。必须针对所有 I/O 引脚监控器件的最大绝对额定 值。 文档编号：001-91764 版本 *B 页 39/136 PSoC® 5LP：CY8C58LP 系列数据手册 7. 数字子系统 Creator 来创建自己的组件，以便在其组织内重复使用 （如传感 器接口、专有算法，和显示界面）。 可编程数字系统能够针对具体的应用创建标准数字外设、高级数 字外设的组合，并创建定制逻辑功能。然后，这些外设和逻辑将 互连，并与器件上的任意引脚相连，从而提供高度的设计灵活性 和 IP 安全性。 PSoC Creator 提供了大量的组件，我们无法在数据手册中一一列 出，而且这些组件的数量还在不断增加。 UART 组件便是一个示 例，它可用于 CY8C58LP 系列但在本数据手册中没有提到的。 下面列出了可编程数字系统的功能，以便用户对这些功能和架构 有一个大概的了解。设计人员不需要通过硬件和寄存器级别同可 编程数字系统直接交互。PSoC Creator 提供了一个与 PLD 类似 的高级电路图输入图形界面，以便自动放置和连接资源。 7.1.1 数字组件示例 可编程数字系统的主要组件包括： 以下是 PSoC Creator 中可用于 CY8C58LP 系列的一个数字组件 示例。组件使用的硬件资源 （UDB、路由、 RAM、闪存）的确 切数量会有所不同，具体取决于在 PSoC Creator 中为组件选择 的功能。 通用数字模块 （UDB） — 这些模块构成了可编程数字系统的 通信 核心功能。 UDB 是未赋定逻辑 （PLD）和结构化逻辑 （数据 路径）的组合，已经过优化，能够针对应用或设计创建所有常 用嵌入式外设和定制功能。 通用数字模块阵列 — UDB 模块排列在一个可编程互连矩阵 内。 UDB 阵列结构具有一致性，有助于将数字功能灵活地映 射到阵列上。该阵列支持在 UDB 与数字系统互连之间进行广 泛而灵活的路由互连。 数字系统互连 （DSI） — 来自通用数字模块 （UDB）、固定功 能外设、 I/O 引脚、中断和 DMA 的信号以及其他系统内核信 号会连接到数字系统互连，以实现全功能器件连通性。与通用 数字模块阵列结合使用时， DSI 允许将任意数字功能路由至任 意引脚或其他组件。 图 7-1. CY8C58LP 可编程数字架构 I2C UART SPI 功能 EMIF PWM 定时器 计数器 逻辑 NOT OR XOR AND 7.1.2 模拟组件示例 IO Port UDB UDB UDB UDB UDB UDB UDB UDB UDB UDB UDB UDB UDB UDB UDB UDB UDB UDB UDB UDB UDB UDB UDB UDB IO Port 放大器 TIA PGA 运算放大器 ADC Delta-Sigma 逐次逼近 （SAR） DAC 电流 电压 PWM UDB Array UDB Array DSI Routing Interface DSI Routing Interface IO Port IO Port Digital Core System and Fixed Function Peripherals 下面提供了 PSoC Creator 中可用于 CY8C58LP 系列的一个模拟 组件示例。组件使用的硬件资源 （SC/CT 模块、路由、 RAM、 闪存）的确切数量会有所不同，具体取决于在 PSoC Creator 中 为组件选择的功能。 Digital Core System and Fixed Function Peripherals 7.1 外设示例 CY8C58LP 系列的 UDB 和模拟模块具有高度的灵活性，可让用 户创建众多组件 （外设）。赛普拉斯开发了一些最常用的外设， 具体请参考 PSoC Creator 组件目录。此外，用户还可以使用 PSoC Creator 创建自己的定制组件。用户还可以使用 PSoC 电压比较器 混频器 7.1.3 系统功能组件示例 以下是 PSoC Creator 中可用于 CY8C58LP 系列的一个系统功能 组件示例。组件使用的硬件资源 （UDB、 DFB 抽头、 SC/CT 模 块、路由、RAM、闪存）的确切数量会有所不同，具体取决于在 PSoC Creator 中为组件选择的功能。 CapSense LCD 驱动 LCD 控制 滤波器 文档编号：001-91764 版本 *B 页 40/136 PSoC® 5LP：CY8C58LP 系列数据手册 7.1.4 使用 PSoC Creator 进行设计 一个成功的设计工具应该能够快速进行开发，并能够展开简单和 复杂的设计。这样可缩短甚至消除学习过程，并使新设计直接融 入到生产流程中。 时器、计数器和 PWM，再到模拟组件 （例如 ADC、 DAC 和滤 波器）以及通信协议（例如 I2C、USB 和 CAN），应有尽有。有 关可用外设的更多详细信息，请参考第 40 页上的外设示例 中介 绍的内容。所有内容已被完全特性表征化，并在数据手册中进行 了详细地记录，同时附带了代码示例、交流 / 直流规范以及已编 好的用户代码 API。 PSoC Creator 就是这样的设计工具。 7.1.4.3 设计重复使用 PSoC Creator 是一个功能齐全的集成开发环境 （IDE），可用于 硬件和软件的设计。该工具已针对 PSoC 器件进行优化，并将功 能强大的新型软件开发平台与先进的图形化设计工具结合在一 起。这种独特的工具组合使得 PSoC Creator 成为目前灵活性最 高的嵌入式设计平台。 符号编辑器可让您开发能够重复使用的组件，从而大大缩短日后 进行设计所需的时间。您只需绘制符号，并使其与经过验证的设 计相关联即可。PSoC Creator 允许将新符号与赛普拉斯提供的内 容一起放在组件目录中的任意位置。然后，您就可以在任意数量 的项目中不限次数地重复使用您的内容，而无需重复查看其详细 的实现信息。 7.1.4.1 优于典型 IDE 图形化设计输入有助于简化特定器件的配置。您可以从内容丰富 的组件目录中选择所需的功能，并将其放入到自己的设计中。所 有组件都实现了参数化，并具有编辑器对话框，您可以根据自己 的需求来定制功能。 PSoC Creator 会自动配置时钟，并将 I/O 连接至选定的引脚，随 后生成 API，以便应用程序能够对硬件进行全面控制。要更改 PSoC 器件配置，只需添加一个新组件，设置其参数并重建项目 即可。 在开发过程的任何阶段，您都可以自由更改硬件配置乃至目标处 理器。要将应用 （硬件和软件）重新定位到新器件 （即使是从 8 位系列到 32 位系列），只需选择新器件并重建即可。 您还可以更改 C 编译器并评估备选方案。组件具有高度的便携 性，并针对所有系列的所有器件以及支持的所有工具链进行了验 证。要切换编译器，只需编辑项目选项，并使用生成的 API 或引 导代码正确地重建应用即可。 7.1.4.2 组件目录 组件目录是一个由可重复使用的设计元素组成的资料库，能够帮 助您选择器件功能并定制 PSoC 器件。组件目录中包含大量实用 的内容：从简单的基元 （例如逻辑门和器件寄存器），到数字定 文档编号：001-91764 版本 *B 7.1.4.4 软件开发 该工具拥有时尚且高度可定制的用户界面。它不仅包括项目管理 功能以及适用于 C 语言和汇编语言源代码的集成编辑器，而且还 包括设计输入工具。项目构建控制功能采用了由 ARM® Limited、 Keil™ 和 CodeSourcery （GNU）等顶级商业供应商所提供的 编译器技术。该工具随附有适用于 ARM 的免费版 Keil C51 和 GNU C 编译器 （GCC），这些编译器对代码规模或最终产品分 发没有任何限制。该工具支持专业的 Keil C51 产品和 ARM RealView™ 编译器，能够轻松升级到更多优化编译器。 7.1.4.5 非侵入式调试 由于所有器件均提供 JTAG （4 线）和 SWD （2 线）调试连接， 因此 PSoC Creator 调试器只需很少的干预，即可全面控制目标 器件。断点和代码执行指令都可通过工具栏按键直接调用，一系 列实用的窗口 （寄存器、局部、监控、调用堆栈、存储器和外 设）有助于实现无与伦比的系统可视性。PSoC Creator 包含完成 设计，以及日后维护和扩展设计所需的所有工具。设计流程的所 有步骤都经过了仔细整合和优化，不仅简单易用，而且能最大限 度地提高效率。 页 41/136 PSoC® 5LP：CY8C58LP 系列数据手册 Status and Control Datapath Datapath Chaining PT7 Clock and Reset Control PLD 12C4 (8 PTs) PLD 12C4 (8 PTs) PT6 PLD Chaining PT5 图 7-2. UDB 框图 PT4 图 7-3. PLD 12C4 结构 PT3 为了实现这一点，UDB 包含了未赋定逻辑（PLD）、结构化逻辑 （数据路径）与灵活路由方案的组合，以便在这些元素、I/O 连接 以及其他外设之间提供互连能力。UDB 具有丰富的功能，从在一 个 UDB 甚至是 UDB 的一部分 （未使用的资源可供其他功能使 用）中实现的简单自包含功能，到需要多个 UDB 的更为复杂的 功能，应有尽有。基本功能的示例为定时器、计数器、CRC 发生 器、 PWM、死区发生器和通信功能，如 UART、 SPI 和 I2C。另 外，PLD 模块和连接在可用的资源上提供功能齐全的通用可编程 逻辑。 PT2 PLD 模块的主要用途是实现逻辑表达式、状态机、序列发生器、 查询表和解码器。在最简单的使用模型中，可将 PLD 模块视为单 独的资源，通用 RTL 会综合并映射到此资源。更为常见且有效的 使用模型是通过组合使用 PLD 和数据路径模块创建数字功能。其 中，PLD 仅实现功能的随机逻辑和状态部分，而数据路径（ALU） 则实现更多结构化元素。 PT1 7.2.1 PLD 模块 通用数字模块（UDB）标志着向下一代 PSoC 嵌入式数字外设功 能迈出了具有革命意义的一步。第一代 PSoC 数字模块的架构提 供了粗糙的可编程性，其中仅包含一些具有少量选项的固定功 能。新型 UDB 架构在配置精细程度和高效实现两者之间取得了 最佳平衡。这种方法的核心是提供根据应用需求定制器件数字操 作的能力。 PT0 7.2 通用数字模块 IN0 TC TC TC TC TC TC TC TC IN1 TC TC TC TC TC TC TC TC IN2 TC TC TC TC TC TC TC TC IN3 TC TC TC TC TC TC TC TC IN4 TC TC TC TC TC TC TC TC IN5 TC TC TC TC TC TC TC TC IN6 TC TC TC TC TC TC TC TC IN7 TC TC TC TC TC TC TC TC IN8 TC TC TC TC TC TC TC TC IN9 TC TC TC TC TC TC TC TC IN10 TC TC TC TC TC TC TC TC IN11 TC TC TC TC TC TC TC TC Carry In T T T T T T T T MC0 OUT0 T T T T T T T T MC1 OUT1 T T T T T T T T MC2 OUT2 T T T T T T T T MC3 OUT3 OR Array Routing Channel UDB 的主要组件模块包括： PLD模块 — 每个UDB有两个小型PLD。这些模块从路由阵列获 取输入，并构成寄存或组合 “ 乘积和 ” 逻辑。PLD 用于实现 状态机、状态位和组合逻辑方程。PLD 配置是从图元自动生成 的。 数据路径模块 — 这 8 位宽的数据路径包含结构化逻辑，能够实 现可动态配置的 ALU （该 ALU 包含各种比较配置和条件生 成）。该模块还包含输入 / 输出 FIFO，这些 FIFO 是 CPU/DMA 系统与 UDB 之间的主要并行数据接口。 状态和控制模块 — 该模块的主要作用是为 CPU 固件提供与 UDB 操作进行交互和同步的方式。 时钟和复位模块 — 该模块能够提供 UDB 时钟以及复位选择和 控制功能。 文档编号：001-91764 版本 *B AND Array Carry Out 图 7-3 显示的是一个 12C4 PLD 模块。该 PLD 的 12 个输入能够 带动八个乘积项。每个乘积项 （AND 函数）的宽度可以是 1 到 12 个输入，并且在给定的乘积项中，可以选择每个输入的真值 （T）或补码 （C）。对乘积项求和（OR 函数）即可创建 PLD 输 出。总和的宽度可以是 1 到 8 个乘积项。 12C4 中的 ‘C’ 表示 OR 门的宽度（在本例中为 8）在所有输出中都不变（而在 22V10 器件中是可变的）。这种类似于 PLA 的结构能够实现最大的灵活 性，并确保所有输入和输出都是可交换的，以便通过软件工具轻 松地进行分配。每个 UDB 中有两个 12C4 PLD。 7.2.2 数据路径模块 数据路径包含一个 8 位的单周期 ALU，该 ALU 具有关联的比较 配置和条件生成逻辑。此数据路径模块经过了优化，能够实现嵌 入式功能，如定时器、计数器、积分器、 PWM、 PRS、 CRC、 移位器、死区生成器等。 页 42/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 7-4. 数据路径最高级别 PHUB System Bus R/W Access to All Registers F0 A0 A1 D0 D1 D1 Data Registers D0 To/From Previous Datapath A1 Conditions: 2 Compares, 2 Zero Detect, 2 Ones Detect Overflow Detect 6 FIFOs Datapath Control Input from Programmable Routing Input Muxes Dynamic Configuration RAM 8 Word X 16 Bit F1 Output Muxes Chaining 6 Output to Programmable Routing To/From Next Datapath Accumulators A0 PI Parallel Input/Output (To/From Programmable Routing) PO ALU Shift Mask 7.2.2.1 工作寄存器 ALU 数据路径包含六个主要工作寄存器，在正常操作的期间可通过 CPU 固件或 DMA 访问这些寄存器。 ALU 能够执行八种通用功能。其中包括： 表 7-1. 工作数据路径寄存器 名称 功能 说明 A0 和 A1 累加器 这些寄存器是 ALU 的源和库，也 是比较器的源。 D0 和 D1 数据寄存器 这些寄存器是 ALU 的源，也是比 较器的源。 F0 和 F1 FIFO 这些寄存器是系统总线的主要接 口。它们可当做数据寄存器和累 加器的数据源，或者从累加器或 ALU 捕获数据。每个 FIFO 的深 度为四个字节。 递增 递减 加 减 逻辑 AND 逻辑 OR 逻辑 XOR 传输，用于通过 ALU 将某值传输到移位寄存器、掩码寄存器或 其他 UDB 寄存器 除了 ALU 运算之外，还能够提供以下功能： 7.2.2.2 动态配置 RAM 向左移位 动态配置指的是在序列发生器的控制下，按周期更改数据路径功 能和内部配置的能力。这是使用 8 字 x 16 位配置 RAM 实现的， 该 RAM 存储有八个独特的 16 位宽配置。此 RAM 的地址输入用 于控制序列，可以来自与 UDB 路由矩阵相连的任何模块 （最典 型的是 PLD 逻辑、 I/O 引脚），或来自此数据路径模块或其他数 据路径模块的输出。 向右移位 文档编号：001-91764 版本 *B 半字节交换 按位 OR 屏 页 43/136 PSoC® 5LP：CY8C58LP 系列数据手册 7.2.2.3 条件 每个数据路径包含两个比较操作，并具有位掩码选项。比较操作 数包括由两个累加器和两个数据寄存器组成的各种配置。其他条 件包括零检测、全一检测和溢出。这些条件是主要的数据路径输 出，其中有些可输出到 UDB 路由矩阵中。条件计算可以使用连 接到相邻 UDB 的内置链路，以在较宽的数据宽度上进行运算，而 无需使用路由资源。 7.2.2.4 变量 MSB 算术和移位功能的最高有效位可通过编程方式指定。可变 MSB 支持可变宽度 CRC 和 PRS 功能，而且通过与 ALU 输出掩码相 结合，可实现任意宽度的定时器、计数器和移位模块。 7.2.2.5 内置 CRC/PRS 数据路径包含对以下内容的内置支持：任意宽度和任意多项式的 单周期循环冗余校验 （CRC）计算和伪随机序列 （PRS）生成。 长度超过 8 位的 CRC/PRS 功能可通过结合使用 PLD 逻辑来实 现，而内置链路可用于将该功能扩展至相邻 UDB。 进位和移出数据会被寄存起来，并可在后续周期中选作输入。这 样一来，便可以在一个 （8 位）数据路径中支持 16 位功能。 7.2.2.9 数据路径 I/O 有六个输入和六个输出用于将数据路径连接到路由矩阵。来自路 由的输入能够为在每个周期中执行的数据路径操作提供配置，此 外还能够提供串行数据输入。输入可以来自其他 UDB 模块、其 他器件外设、器件 I/O 引脚等。走线的输出可从生成的条件和串 行数据输出中选择。输出可以连接到其他 UDB 模块、器件外设、 中断和 DMA 控制器、 I/O 引脚等。 7.2.3 状态和控制模块 该模块的主要用途是协调CPU固件与内部UDB操作之间的交互。 图 7-6. 状态和控制寄存器 System Bus 8-bit Status Register (Read Only) 7.2.2.6 输入 / 输出 FIFO 每个数据路径包含两个 4 字节深的 FIFO，这些 FIFO 可单独配置 为输入缓冲区（系统总线写入到 FIFO，数据路径内部读取FIFO） 或输出 缓 冲 区 （数 据路 径 内 部 写 入 到 FIFO，系 统 总线读取 FIFO）。FIFO 能够生成状态，这些状态可被选为数据路径输出， 且可以备驱动到路由中，以便与序列发生器、中断或 DMA 进行 交互。 图 7-5. FIFO 配置示例 System Bus System Bus F0 F0 D0/D1 A0/A1/ALU A0/A1/ALU A0/A1/ALU F1 F0 F1 System Bus System Bus TX/RX Dual Capture D0 A0 8-bit Control Register (Write/Read) Routing Channel 控制寄存器的位（可由系统总线对其进行写操作）用于驱动到路 由矩阵中，从而使固件能够控制 UDB 处理的状态。状态寄存器 是只读寄存器，允许将内部 UDB 状态从内部路由直接读出到系 统总线中。因此，固件能够监控 UDB 处理的状态。这些寄存器 的每个位都具有至路由矩阵的可编程连接，并且根据应用要求建 立这些走线连接。 F1 7.2.3.1 用法示例 D1 A1 作为控制输入的示例，可以将控制寄存器中的某个位分配为功能 使能位。有多种方法可以使能功能。其中一种方法中，控制位输 出会连接到一个或多个UDB中的时钟控制模块，并作为所选UDB 模块的时钟使能位使用。PLD 或数据路径模块生成了某个条件后 的情况便是一个状态示例。例如，由状态寄存器捕获并锁存，随 后由 CPU 固件读取 （并清除）的 “ 比较结果为真 ” 条件。 7.2.3.2 时钟生成 Dual Buffer UDB 的每个子组件模块 （包含两个 PLD、数据路径、以及状态 和控制模块）都有一个时钟选择和控制模块。这不仅能够提升为 UDB 组件模块分配时钟资源的精细程度，并且允许其他功能使用 未使用的 UDB 资源来最大限度地提高系统效率。 7.3 UDB 阵列说明 7.2.2.7 链路 数据路径可被配置为将条件和信号（例如进位和移位数据）同相 邻数据路径进行链接，以便创 建准确度 更高的 算术、移位和 CRC/PRS 功能。 7.2.2.8 时间复用 在过采样或不需要高时钟频率的应用中，可以与两组寄存器和条 件生成器有效地分享数据路径中的单个 ALU 模块。来自 ALU 的 文档编号：001-91764 版本 *B 图 7-7 显示了一个由 16 个 UDB 组成的阵列示例。除了阵列内核 之外，在阵列的顶端和底端还有 DSI 路由接口。其他未明确显示 出来的接口包括用于总线和时钟分配的系统接口。UDB 阵列包含 多个横向和纵向路由通道，每个通道由 96 条线组成。这些通往 UDB 的线连接在横向 / 纵向交叉点和 DSI 接口处具有高度的可交 换性，能够在 PSoC Creator 中提供高效的自动布线。此外，这 种路由方式还允许通过沿着竖向和横向的线分段进行连接，因此 可以进一步提升路由的灵活性和性能。 页 44/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 7-8. 一组 UDB 中的功能映射示例 8-Bit Timer System Connections Quadrature Decoder UDB HV B HV A HV B UDB HV A HV A UDB UDB HV A UDB HV B Sequencer 图 7-7. 数字系统接口结构 16-Bit PWM 16-Bit PYRS UDB HV B UDB HV A UDB HV A HV B UDB UDB UDB 8-Bit Timer Logic UDB 8-Bit SPI UDB UDB UDB I2C Slave UDB 12-Bit SPI UDB UDB UDB HV B UDB HV A HV B UDB UDB UDB UDB HV B HV B HV A HV A HV B HV A Logic UDB UDB UDB UDB UDB UDB UART HV A HV B HV A UDB UDB 12-Bit PWM HV B 7.4 DSI 路由接口说明 System Connections 7.3.1 UDB 阵列可编程资源 图 7-8 显示了将功能映射到一组 UDB （16 个 UDB）的示例。 UDB 的主要可编程资源包括两个 PLD、一个数据路径和一个状 态 / 控制寄存器。这些资源都是独立分配的，因为它们拥有可独 立选择的时钟，所以未使用的模块可分配给其他不相关的功能。 例如阵列左上角的 8 位定时器。该功能仅需要使用 UDB 中的一 个数据路径，因此 PLD 资源可分配给其他功能。对于正交解码器 等功能，一个 UDB 所提供的 PLD 逻辑可能无法满足其需求，在 这种情况下，可以利用 8 位定时器 UDB 中未使用的 PLD 模块。 UDB 阵列中的可编程资源通常是同质资源，因此功能可映射到阵 列中的任意边界。 DSI 路由接口是横向和纵向走线通道在 UDB 阵列内核顶端和底 端的延伸。它能够在器件外设 （包括 UDB、 I/O、模拟外设、中 断、 DMA 和固定功能外设）之间提供通用的可编程路由。 图 7-9 说明了数字系统互连的概念，数字系统互连能够将 UDB 阵 列路由矩阵与其他器件外设相连。任何需要可编程路由的数字系 统内核或固定功能外设都会连接到此接口。 属于此类别的信号包括： 来自系统中所有数字外设的中断请求。 来自系统中所有数字外设的 DMA 请求。 需要灵活路由到 I/O 的数字外设数据信号。 需要连接至 UDB 的数字外设数据信号。 至中断和 DMA 控制器的连接。 至 I/O 引脚的连接。 至模拟系统数字信号的连接。 文档编号：001-91764 版本 *B 页 45/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 7-9. 数字系统互连 Timer Counters CAN Interrupt Controller I2C DMA Controller IO Port Pins Global Clocks 双同步选项。同步时钟是系统时钟 （请参见图 6-1）。通常，来 自引脚的所有输入都会被同步，以便 CPU 同该信号以及由该信 号派生的任何信号进行交互。很少使用异步输入。例如，通过组 合的 PLD 逻辑将信号从输入引脚传输到输出引脚。 图 7-11. I/O 引脚同步路由 DO Digital System Routing I/F DI UDB ARRAY 图 7-12. I/O 引脚输出连接 8 IO Data Output Connections from the UDB Array Digital System Interface Digital System Routing I/F Global Clocks IO Port Pins EMIF DeltaSigma ADC SAR ADC SC/CT Blocks DACS Comparators 在 CY8C58LP 可编程架构中，中断和 DMA 路由非常灵活。除了 可以生成中断请求的众多固定功能外设之外，UDB 阵列路由中的 任何数据信号也都能用来生成请求。单个外设可以生成多个独立 的中断请求，从而可简化系统和固件设计。图7-10显示了IDMUX （中断 DMA 复用器）的结构。 DO PIN 0 DO PIN1 DO PIN2 DO PIN3 DO PIN4 DO PIN5 DO PIN6 DO PIN7 Port i 图 7-10. IDMUX 中的中断和 DMA 处理 Interrupt and DMA Processing in IDMUX Fixed Function IRQs 此外，还有 4 个 DSI 走线连接至给定的 I/O 端口，以便实现引脚 的动态输出使能控制。这种连接提供了一系列选项，其中包括由 一个信号控制且完全组合的 8 位，以及多达四个单独控制的引 脚。输出使能信号对创建三态双向引脚和总线非常有用。 0 1 Interrupt Controller IRQs UDB Array 2 Edge Detect 图 7-13. I/O 引脚输出使能连接 4 IO Control Signal Connections from UDB Array Digital System Interface 3 DRQs DMA termout (IRQs) 0 Fixed Function DRQs 1 Edge Detect DMA Controller 2 7.4.1 I/O 端口路由 共有 20 个连接至典型 8 位 I/O 端口的 DSI 走线，其中 16 个用于 数据布线， 4 个用于驱动强度控制。 当 I/O 引脚连接至路由中时，会提供两个主要连接，即输入和输 出连接。如与驱动强度控制相结合，这样可以实现双向 I/O 引脚。 数据输出信号具有单同步 （流水线式）选项，数据输入信号具有 文档编号：001-91764 版本 *B OE PIN 0 OE PIN1 OE PIN2 OE PIN3 OE PIN4 OE PIN5 OE PIN6 OE PIN7 Port i 页 46/136 PSoC® 5LP：CY8C58LP 系列数据手册 7.5 CAN CAN 外设是功能齐全的控制器区域网络 （CAN），支持高达 1 Mbps 的通信波特率。 CAN 控制器符合 Bosch 规范中定义的 CAN2.0A 和 CAN2.0B 规范，并符合 ISO-11898-1 标准。CAN 协 议最初是针对汽车应用设计的，侧重于高阶的故障检测。能够确 保以较低的成本实现高度的通信可靠性。由于在汽车应用中取得 了巨大成功，CAN 被用作运动机械控制网络（CANOpen）和工 厂自动化应用（DeviceNet）的标准通信协议。CAN 控制器具有 丰富的功能，能够高效实现更高级的协议，而不会影响微控制器 CPU 的性能。 PSoC Creator 中提供了全面的配置支持。 图 7-14. CAN 总线系统实现 CAN Node 1 CAN Node 2 CAN Node n PSoC CAN Drivers CAN Controller En Tx Rx CAN Transceiver CAN_H CAN_L CAN_H CAN_L CAN_H CAN_L CAN Bus 7.5.1 CAN 功能 CAN2.0A/B 协议实现 — 符合 ISO 11898 标准 标准帧和扩展帧，每帧具有多达 8 个字节的数据 消息过滤功能 远程传输请求 （RTR）支持 高达 1 Mbps 的可编程比特率 “ 仅侦听 ” 模式 接收路径 16 个接收缓冲区，每个都具有自己的消息过滤器 增强型硬件消息过滤器实现，涵盖 ID、 IDE 和 RTR DeviceNet 寻址支持 多个接收缓冲区，可链接在一起以构建更大的接收消息阵列 自动传输请求 （RTR）响应处理程序 “ 收到的消息丢失 ” 通知 传送路径 SW 可读取的错误计数器和指示器 睡眠模式：通过 Rx 引脚上的活动将器件从睡眠模式唤醒 支持连接外部收发器的两线或三线接口（Tx、Rx 和使能）。这 种三线接口与 Philips PHY 兼容； PHY 未包含在芯片上。三条 线均可以路由到任意 I/O 增强型中断控制器 CAN 能够接收和发送缓冲区状态 CAN 控制器错误状态，包括 BusOff 八个传送缓冲区 可编程传送优先级 轮循 固定优先级 消息传输中止功能 7.5.2 软件工具支持 集成在 PSoC Creator 中的 CAN 控制器配置： CAN 配置指南，带位定时分析器 接收滤波器设置 文档编号：001-91764 版本 *B 页 47/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 7-15. CAN 控制器框图 TxMessage0 TxReq TxAbort Tx Buffer Status TxReq Pending TxMessage1 TxReq TxAbort Bit Timing Priority Arbiter TxMessage6 TxReq TxAbort TxInterrupt Request (if enabled) TxMessage7 TxReq TxAbort RxMessage0 Acceptance Code 0 Acceptance Mask 0 RxMessage1 Acceptance Code 1 Acceptance Mask 1 Rx RxMessage Handler RxInterrupt Request (if enabled) RxMessage14 Acceptance Code 14 Acceptance Mask 14 RxMessage15 Acceptance Code 15 Acceptance Mask 15 ErrInterrupt Request (if enabled) 7.6 USB PSoC 包含专用的全速 （12 Mbps） USB 2.0 收发器，支持所有 四种 USB 传输类型：即控制传输、中断传输、批量传输和同步 传输。 PSoC Creator 提供全面的配置支持。 USB 通过两个专用 的 USBIO 引脚与主机连接。有关详细信息，请参考第 33 页上的 I/O 系统与路由 中介绍的内容。 USB 包含以下特性： 不带 DMA 访问的手动存储器管理功能 带手动 DMA 访问的手动存储器管理功能 带自动 DMA 访问的自动存储器管理功能 用于收发器的内部 3.3 V 电压调节器 文档编号：001-91764 版本 *B WakeUp Request Error Detection CRC Form ACK Bit Stuffing Bit Error Overload Arbitration 外部晶振 （仅限配备 USB 的器件） USB 复位、暂停和恢复操作 总线供电和自供电模式 图 7-16. USB Arbiter System Bus 三种存储器模式 CRC Check 在总线上及每次发生端点事件时生成中断，带器件唤醒 一个双向控制端点 0 （EP0） EP0 专用的 8 字节缓冲区 Rx CAN Framer 自动锁定到 USB 总线时钟的内部 48 MHz 振荡器，USB 不需要 八个单向数据端点 由八个数据端点共享的 512 字节缓冲区 CRC Generator Error Status Error Active Error Passive Bus Off Tx Error Counter Rx Error Counter RTR RxMessages 0-15 Rx Buffer Status RxMessage Available Tx Tx CAN Framer 512 X 8 SRAM D+ SIE (Serial Interface Engine) Interrupts External 22 Resistors USB I/O D– 48 MHz IMO 页 48/136 PSoC® 5LP：CY8C58LP 系列数据手册 7.7 定时器、计数器和 PWM 7.8 I2C 定时器 / 计数器 /PWM 外设是一种 16 位的专用外设，能够提供 三种最常用的嵌入式外设功能。几乎所有嵌入式系统都会使用定 时器、计数器和 PWM 的某种组合。该 PSoC 器件系列中包含四 个定时器、计数器和 PWM 实例，此外，还可以根据要求在通用 数字模块 （UDB）中实例化更多、更高级的定时器、计数器和 PWM。 PSoC Creator 允许设计人员选择他们所需要的定时器、 计数器和PWM功能。该工具集能够利用大多数可用的最优资源。 PSoC 包含一个固定功能 I2C 外设。在 PSoC Creator 中，可以 根据需要使用通用数字模块 （UDB）来实例化更多 I2C 接口。 借助通过 DSI 路由连接的输入和输出信号，定时器 / 计数器 /PWM 外设可从多个时钟源中进行选择。借助 DSI 路由，可以通过 DSI 访问至任何器件引脚及任何内部数字信号的输入和输出连接。四 个实例中的每一个都具有比较输出、终端计数输出（可选互补比 较输出）和可编程中断请求线。定时器 / 计数器 /PWM 可配置为 自由运行、单触发或受 “ 使能 ” 输入控制。该外设具有定时器 复位和捕获输入，以及控制比较器输出的 ‘kill’ 输入。该外设 全面支持 16 位捕获。 定时器 / 计数器 /PWM 功能包括： 16 位定时器 / 计数器 /PWM （仅限递减计数） 可选时钟源 PWM 比较器（可针对 LT、LTE、EQ、GTE、GT 进行配置） 在启动、复位和到达终端计数时重新加载周期 在到达终端计数、比较结果为真或捕获时生成中断 I2C 能够提供 7 位的硬件地址检测，而无需 CPU 干预。此外，器 件还可以在 7 位硬件地址匹配时从低功耗模式唤醒。如果需要唤 醒功能， I2C 引脚只能连接到两组特殊的 SIO 引脚中的一组。请 参考第 12 页上的引脚说明 中的 SCL 和 SDA 引脚说明。 I2C 特性包括： 从设备与主控、发射器，以及接收器操作 中断或轮循 CPU 接口 定时器捕获模式 “ 确认 Enable 信号时进行计数 ” 模式 支持高达 1 Mbps 的总线速度 7 位或 10 位寻址 （10 位寻址需要固件支持） 自由运行模式 单触发模式 （在设定的时间长度结束后停止） SMBus 操作 （通过固件支持 — UDB 中的硬件支持 SMBus） 7 位硬件地址比较 带死区的互补 PWM 输出 在地址匹配时从低功耗模式唤醒 PWM 输出停止 毛刺过滤 （仅针对活动模式和备用活动模式） 图 7-17. 定时器 / 计数器 /PWM Timer / Counter / PWM 16-bit 为了消除过多的 CPU 干预和开销，针对状态检测和帧划分位生 成提供了 I2C 相关支持。 I2C 可以充当一个从设备、主控或多主 控 （从设备和主控）模式 [13]。在从设备模式下，该单元始终侦 听开始发送或接收数据的 “ 开始 ” 条件。主控模式能够生成 “ 开始 ” 和 “ 停止 ” 条件并启动数据操作。多主设备模式能够提 供时钟同步和仲裁功能，允许同一个总线上存在多个主设备。如 果主控模式处于启用状态而从设备模式未处于启用状态，则该模 块不会在发生外部生成的 “ 开始 ” 条件时生成中断。 I2C 通过 DSI 路由进行连接，并允许直接连接到任何 GPIO 或 SIO 引脚。 字节处理，只需很少的 CPU 开销 动态计数器读操作 Clock Reset Enable Capture Kill I2C 外设提供了一个同步的两线接口，可用于将 PSoC 器件与两 线 I2C 串行通信总线相连。它与 NXP I2C 总线规范和用户手册 （UM10204）定义的 I2C 标准模式、快速模式和超快速模式的设 备兼容 [13]。可以使用处于开漏模式的 GPIO 或 SIO 来实现 I2C 总线 I/O。 IRQ TC / Compare! Compare 数据传输所遵循的格式如图 7-18 所示。在 START 条件 （S）发 生之后，将发送一个从设备地址。该地址的长度为 7 位，后面跟 随的第 8 位为数据方向位 （R/W） — ‘0’ 表示传输 （写），而 ‘1’ 则表示数据请求 （读）。数据传输总是以一个由主设备生 成的 STOP 条件作为终止标志。 注释： 12. I2C 外设在以下场合不符合 NXP I2C 规范：模拟瞬时脉冲滤波器， I/O VOL/IOL 和 I/O 迟滞。 I2C 模块带有数字短时脉冲滤波器（在睡眠模式下无效）。通过将各个 I/O 设置为慢速模式可以满足在快速模式下的最小下降时间规范。更多详细信息，请参考第 76 页上的输入和输出 节中的 I/O 电气规范。 13. 固定模块 I2C 不支持未定义的总线条件，也不支持从设备模式中的重复启动操作。应避免这些条件，或使用基于 UDB 的 I2C 组件替代它。 文档编号：001-91764 版本 *B 页 49/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 7-18. I2C 完整的传输时序 SDA 1-7 SCL START Condition ADDRESS 8 9 R/W ACK 1-7 8 9 DATA 7.8.1 外部电气连接 ACK 1-7 8 DATA 9 ACK STOP Condition 公式 1： 如图 7-19 所示，I2C 总线上要有外部上拉电阻（RP）。这些电阻 主要由供电电压、总线速度和总线电容确定。要想了解如何 为您 的设计计算最佳上拉电阻值，建议您使用 UM10204 I2C 总线规 范和用户版本 6 或更新的版本 （在 NXP 网址 www.nxp.com 提 供）。 R PMIN = V DD max – V OL max I OL min 公式 2： 图 7-19. 器件与 I2C 总线连接情况 R PMAX = T R max 0.8473 C B max 公式 3： R PMAX = V DD min – V IH min + V NH min I IH max 公式参数： VDD = I2C 总线额定供电电压 VOL = 总线器件最大输出低电压 IOL= I2C 规范中的低电平输出电流 TR = I2C 规范中的总线上升时间 CB = 每个总线的电容，包含引脚和 PCB 导线 对于大多数设计，表 7-20 中的默认值将提供最佳的性能，而不需 要任何计算。这些默认值介于最小与最大限制间的标准电阻值。 表 7-20 中所列的值符合于 VDD 电压为 1.8 V 到 5.0 V 的设计， 即：小于 200 pF 的总线电容 （CB），高达 25 A 的总输入漏电 流 （IIL），高达 0.4 V 输出电压电平 （VOL）以及最大值为 0.7 * VDD 的 VIH。标准模式和快速模式可以使用 GPIO 引脚或 SIO 的 PSoC 引脚。增强快速模式需要使用 SIO 引脚，这样能够在电流 为 20 mA 时满足 VOL 规范。自定义上拉电阻值的计算是必要的 ；如果您的设计不符合默认的假设，那么可以使用串行电阻 （RS）来限制注入噪声，或需要最大化该电阻值以获得低功耗。 表 7-20. 推荐的上拉电阻默认值 RP 标准模式 — 100 kbps 4.7 k， 5% 快速模式 — 400 kbps 1.74 k， 1% 620, 5% 快速模式 Plus — 1 Mbps 单位 计算理想的上拉电阻值会需要各限制的值，通过 NXP I2C 规范中 详细介绍的三个公式来设置这些限制。这些公式分别为： 文档编号：001-91764 版本 *B VIH = 所有总线器件的最小高电平输入电压 VNH = I2C 规范中所提供的最小高电平输入噪声容限 IIH = 总线上所有器件的总输入漏电流 由于总线器件最大的低输出电压（VOL）规范，供电电压（VDD） 将限制最小上拉电阻值。更低上拉电阻将使各引脚的电流增加， 因此将超过 VOH 的规范。在给定的 VDD 的条件下，公式 1 是使用 欧姆定律来确定在电流为 3 mA（对于标准和快速模式）和 20 mA （对于增强快速模式）下满足 VOL 规范的最低电阻。 公式 2 用于确定由总线电容形成的最大上拉电阻。总线的总电容 是由总线上的所有引脚、导线和线电容组成的。总线电容越大， 符合总线速度规定的由 RC 延迟导致的上升时间所需的上拉电阻 会越低。选择超过规范许可的上拉电阻值可能引起时序要求违 规，从而导致通信故障。具有 5 个或更少 I2C 器件以及长达 20 厘米的总线线长的几乎所有设计的总线电容均低于 100 pF。 影响到最大上拉电阻值的第二个因素是公式3中计算的总线总漏 电流。漏电流的主要来源是连接到总线的 I/O 引脚 。如果漏电流 过高，上拉电阻将难得保持允许的 VIH 平级，这会引起通信故 障。对于总线上有 5 个或更少 I2C 器件的设计，总漏电流均低于 10 A。 页 50/136 PSoC® 5LP：CY8C58LP 系列数据手册 7.9 数字滤波器模块 8. 模拟子系统 CY8C58LP 系列中的某些器件具有专用的硬件加速器模块，用于 进行数字滤波。DFB 具有专用的乘法器和累加器，可计算一个系 统时钟周期内的 24 位 x 24 位的乘累加。这样一来，可映射直接 形式 FIR 滤波器，达到每个时钟周期一个 FIR 抽头的计算率。 MCU 可实现由该时钟执行的任意功能，但速率较慢，且消耗较 多的 MCU 带宽。 可编程模拟系统能够针对应用创建标准和高级模拟信号处理模块 的组合。这些模块随后将互连，并与器件上的任意引脚相连，从 而提供高度的设计灵活性和 IP 安全性。下面列出了模拟子系统的 功能，以便用户对这些功能和架构有一个大概的了解。 模拟全局总线、模拟复用器总线和模拟局部总线提供灵活、可 配置的模拟路由架构 PSoC Creator 界面提供向导，以利用 LPF、BPF、HPF、陷波和 任意形滤波器的系数实施 FIR 和 IIR 数字滤波器。存储了 64 对数 据和系数。这样一来，可使用 FIR 或 IIR 公式的 64 抽头 FIR 滤 波器或多达 4 个 16 抽头的滤波器。 高分辨率 Delta-Sigma ADC 图 7-20. DFB 应用图 （pwr/gnd 未显示） 四个 8 位 DAC，能够提供电压或电流输出 两个逐次逼近 （SAR） ADC 四个电压比较器，包含至可配置 LUT 输出的可选连接 BUSCLK read_data Data Source (PHUB) write_data Digital Routing addr System Bus Digital Filter Block 四个可配置的开关电容 / 连续时间（SC/CT）模块，能够实现运 算放大器、单位增益缓冲区、可编程增益放大器、互阻放大器、 混频器等功能 四个供内部使用的运算放大器，可连接到可用作高电流输出缓 Data Dest (PHUB) DMA Request 冲区的 GPIO CapSense 子系统，用于使能电容式触摸传感 高精度电压参考，用于为内部模拟模块生成精确的模拟电压 DMA CTRL 典型的使用模型是通过系统总线将数据从另一个片上系统数据源 （如 ADC）提供给 DFB。数据通常通过主存储器进行传输，或通 过 DMA 直接从另一个芯片资源进行传输。 DFB 处理此数据，并 通过系统总线上的 DMA 将结果传给另一个片上资源（如 DAC 或 主存储器）。 数据在 DFB 中的进出通常由系统 DMA 控制器控制，但也可直接 由 MCU 移动。 文档编号：001-91764 版本 *B 页 51/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 8-1. 模拟子系统框图 DAC Precision Reference Op Amp DAC DAC SC/CT Block SC/CT Block SC/CT Block SC/CT Block Op Amp Comparators CMP CMP Op Amp R O U T I N G DAC Op Amp GPIO Port SAR ADC DelSig ADC A N A L O G SAR ADC CMP A N A L O G R O U T I N G GPIO Port CMP CapSense Subsystem Analog Interface DSI Array PSoC Creator 软件程序提供了一个易于使用的界面，以便配置 GPIO 与各种模拟资源之间的连接以及从一个模拟资源到另一个 模拟资源的连接。PSoC Creator 还提供了组件库，这些组件库允 许您配置各种模拟模块，以执行特定于应用的功能（PGA、互阻 放大器、电压 DAC、电流 DAC 等）。该工具还能够生成 API 接 口库，以便对允许在模拟外设与 CPU/ 存储器之间进行通信的固 件进行写操作。 8.1 模拟路由 PSoC 5LP 器件系列拥有灵活的模拟走线架构，能够连接 GPIO 和不同的模拟模块，并可以在不同的模拟模块之间路由信号。这 种灵活的路由架构拥有众多优势，其中之一是允许将输入和输出 连接动态走线到不同的模拟模块。 有关如何选择引脚以实现最佳模拟路由的信息，请参考AN58304 — PSoC® 3 和 PSoC® 5 应用笔记中 “ 模拟设计的引脚选择 ” 章节的内容。 8.1.1 特性 灵活、可配置的模拟路由架构 16 个模拟全局总线 （AG）和两个模拟复用器总线 （AMUXBUS），用于连接通用 I/O 和模拟模块 每个 GPIO 都连接到一个模拟全局总线和一个模拟复用器总线 文档编号：001-91764 版本 *B Config & Status Registers Clock Distribution PHUB CPU Decimator 8 个模拟局部总线（ABUS），用于在不同的模拟模块之间连接 信号 复用器和开关，用于模拟模块的输入和输出选择 8.1.2 功能说明 模拟全局总线 （AG）和模拟复用器总线 （AMUXBUS）能够在 GPIO 与各种模拟模块之间提供模拟连接。 PSoC 5LP 系列中有 16 个 AG。模拟路由架构分为四个象限，如图 8-2 所示。每个象 限拥有四个模拟全局总线 （AGL[0..3]、 AGL[4..7]、 AGR[0..3]、 AGR[4..7]）。每个 GPIO 都通过模拟开关连接到相应的模拟全局 总线。模拟复用器总线是共享的路由资源，通过模拟开关连接到 每个 GPIO。PSoC 5LP 中有两个 AMUXBUS 走线，其中一个在 左半部分（AMUXBUSL），另一个在右半部分（AMUXBUSR）， 如图 8-2 所示。 模拟局部总线 （ABUS）是位于模拟子系统中的路由资源，用于 在不同的模拟模块之间路由信号。PSoC 5LP 中有 8 个 ABUS 路 由，其中 4 个在左半部分 （abusl [0:3），另外 4 个在右半部分 （abusr [0:3），如图 8-2 所示。通过使用 ABUS，在互连模拟模 块时可省去模拟全局总线和模拟复用器总线。 复用器和开关位于各种总线上，用于将信号输入和输出模拟模 块。复用器在任意时间都只能有一个连接，而开关可以同时有多 个连接。在图 8-2 中，复用器用灰色的椭圆形表示，开关用透明 的椭圆形表示。 页 52/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 8-2. CY8C58LP 模拟互连 * * * * AGL[6] AGL[7] opamp2 swinp 3210 76543210 swinn * swfol swfol swfol GPIO P3[5] GPIO swinp P3[4] GPIO swinn P3[3] GPIO P3[2] GPIO P3[1] GPIO P3[0] GPXT *P15[1] GPXT *P15[0] opamp1 opamp3 01 2 34 56 7 0123 swfol swinn * + - comp2 comp3 + - refbufr out ref in refbuf_vref1 (1.024V) refbuf_vref2 (1.2V) refsel[1:0] refsel[1:0] sc0 Vin Vref out vssa sc0_bgref (1.024V) sc2_bgref (1.024V) Vin Vref out sc3 v0 DAC0 i0 DAC1 v1 i1 v2 DAC2 i2 + DSM0 - vssa DAC3 v3 i3 USB IO * P15[6] GPIO P5[7] GPIO P5[6] GPIO P5[5] GPIO P5[4] SIO P12[7] SIO P12[6] GPIO *P1[7] GPIO *P1[6] DSM vcm refs qtz_ref vref_vss_ext dsm0_qtz_vref2 (1.2V) dsm0_qtz_vref1 (1.024V) Vdda/3 Vdda/4 ExVrefL ExVrefR refmux[2:0] Vp (+) Vn (-) SAR0 Vrefhi_out refs SAR_vref1 (1.024V) SAR_vref2 (1.2V) SAR_vref1 (1.024V) SAR_vref2 (1.2V) ExVrefL1 Vdda Vdda/2 ExVrefL2 01 23456 7 0123 3210 76543210 LPF * * Vbat Vboost Vssd * * Ind * * Large ( ~200 Ohms) * Switch Resistance Small ( ~870 Ohms ) Vssb GPIO P2[5] GPIO P2[6] GPIO P2[7] SIO P12[4] SIO P12[5] GPIO P6[4] GPIO P6[5] GPIO P6[6] GPIO P6[7] * * Connection Vddio1 * Mux Group Switch Group XRES * AGL[1] AGL[0] AMUXBUSL AGR[3] AGR[2] AGR[1] AGR[0] AMUXBUSR * AGL[3] AGL[2] AGR[0] AMUXBUSR AGR[3] AGR[2] AGR[1] VBE Vss ref * TS ADC AMUXBUSR ANALOG ANALOG BUS GLOBALS GPIO P5[0] GPIO P5[1] GPIO P5[2] GPIO P5[3] GPIO P1[0] GPIO P1[1] GPIO P1[2] GPIO P1[3] GPIO P1[4] GPIO P1[5] AGL[1] AGL[2] AGL[3] AMUXBUSL AGL[0] ANALOG ANALOG GLOBALS BUS * AMUXBUSL : en_resvda refmux[2:0] refmux[2:0] * en_resvda (+) Vp SAR1 (-) Vn Vrefhi_out refs SAR ADC Vdda Vdda/2 Vddd USB IO dac_vref (0.256V) vssd dsm0_vcm_vref1 (0.8V) dsm0_vcm_vref2 (0.7V) Vssd * P15[7] VIDAC vcmsel[1:0] Vccd ABUSR0 ABUSR1 ABUSR2 ABUSR3 ABUSL0 ABUSL1 ABUSL2 ABUSL3 * * Vddio2 sc1_bgref (1.024V) sc3_bgref (1.024V) * * Vddd SC/CT Vin Vref out sc2 Vssa sc1 Vin Vref out AGR[4] AMUXBUSR CAPSENSE out ref in refbufl refbuf_vref1 (1.024V) refbuf_vref2 (1.2V) GPIO P6[0] GPIO P6[1] GPIO P6[2] GPIO P6[3] GPIO P15[4] GPIO P15[5] GPIO P2[0] GPIO P2[1] GPIO P2[2] GPIO P2[3] * GPIO P2[4] * i1 bg_vda_swabusl0 Vdda Vdda/2 Vssd cmp0_vref (1.024V) cmp1_vref bg_vda_res_en Vccd i3 refbufr_ cmp refbufl_ cmp vref_cmp1 (0.256V) comp1 + - COMPARATOR cmp_muxvn[1:0] ExVrefR swin AGR[7] AGR[6] AGR[5] GPIO P4[2] GPIO P4[3] GPIO P4[4] GPIO P4[5] GPIO P4[6] GPIO P4[7] cmp1_vref cmp0_vref (1.024V) abuf_vref_int (1.024V) out1 comp0 + - swout in1 out0 swin i2 * LPF in0 abuf_vref_int (1.024V) cmp1_vref swout i0 * * * opamp0 * * ExVrefL2 * * * * AGL[4] AGL[5] * * * * * AGR[4] AGR[5] AGR[6] AGR[7] AGL[7] ExVrefL ExVrefL1 Vddio3 GPIO P3[6] GPIO P3[7] SIO P12[0] SIO P12[1] GPIO P15[2] GPIO P15[3] AMUXBUSL Vssd AMUXBUSR AMUXBUSL AGL[4] AGL[5] AGL[6] swinp GPIO P0[4] GPIO P0[5] GPIO P0[6] GPIO P0[7] Vcca Vssa Vdda SIO P12[2] SIO P12[3] GPIO P4[0] GPIO P4[1] GPIO P0[0] GPIO P0[1] GPIO P0[2] GPIO P0[3] Vddio0 swinp swinn Notes: * Denotes pins on all packages LCD signals are not shown. Rev #60 10-Feb-2012 为了保留该图的细节，请最好使用 PDF 显示程序查看或使用尺寸为 11” × 17” 的纸张来打印。 文档编号：001-91764 版本 *B 页 53/136 PSoC® 5LP：CY8C58LP 系列数据手册 8.2 Delta-sigma ADC CY8C58LP 器件包含一个 Delta Sigma ADC。此 ADC 能够提供 差分输入、高分辨率和卓越的线性度，是音频信号处理和测量应 用的绝佳 ADC 选择。转换器的正常操作是 16 位，48 ksps。ADC 可配置为在高达 187 sps 的数据速率下输出 20 位分辨率。如果 时钟频率固定，那么可通过降低分辨率来实现更快的数据速率， 如表 8-1 和图 8-3 所示。 最大采样率 （sps） 187 图 8-4. Delta-sigma 模数转换器框图 Positive Input Mux (Analog Routing) Input Buffer Negative Input Mux 表 8-1. Delta-sigma ADC （模数转换器）性能 位数 20 高速串行数据流转换成并行 ADC 结果。调制器 / 抽取滤波器频率 响应为 [(sin x)/x]4。 SINAD （dB） – 16 48 k 84 12 192 k 66 8 384 k 43 Delta Sigma Modulator Decimator 12 to 20 Bit Result EOC SOC 分辨率和采样率由抽取滤波器控制。数据会传送到抽取滤波器， 而输出由最后四个样本决定。切换输入复用器时，所有输出数据 都无效，直到切换后的第四个样本为止。 8.2.2 工作模式 图 8-3. Delta-sigma 模数转换器采样率，范围 = ±1.024 V 用户可以将 ADC 配置为下列四种模式之一：单样本采样模式、多 样本采样模式、连续采样模式或多样本 （加速）采样模式。所有 四种模式都通过写入到控制寄存器中的开始位或发出开始转换 （SOC）信号启动。转换完成后，会设置状态位，输出信号结束 转换（EOC）将置为高电平，并且在该值被 DMA 控制器或 CPU 读取之前将一直保持高电平。 1000000 Sample e Rate, sps 100000 10000 8.2.2.1 单样本采样模式 1000 100 10 1 6 8 10 12 14 16 18 20 22 Resolution, bits Continuous Multi-Sample Multi-SampleTurbo 8.2.1 功能说明 模 数转 换 器 能 够 连 接 和 配 置 三 个 基 本 组 件，即 输 入缓 冲区、 delta-sigma 调制器和抽取滤波器。基本框图如图 8-4 所示。来自 输入复用器的信号会直接或通过输入缓冲区传输到 delta-sigma 调制器。 Delta-sigma 调制器用于执行实际的模数转换。调制器 会对输入进行过采样，并生成串行数据流输出。如果不经过一定 的后期处理，这种高速数据流对大多数应用而言都毫无用处，因 此它们会通过模拟接口模块传送到抽取滤波器。抽取滤波器会将 文档编号：001-91764 版本 *B 在单样本采样模式下，ADC 在触发时执行一次样本转换。在这种 模式下， ADC 会保持待机状态，以等待发出 SOC 信号。当发出 SoC 信号时， ADC 将执行四次连续转换。前三次转换将启动抽 取滤波器。经过第 4 次转换之后，ADC 结果有效且可用，在此期 间将生成 EoC 信号。为了检测转换是否结束，系统可能会轮循控 制寄存器的状态或配置外部EoC信号，以便生成中断或调用DMA 请求。传输完成后，ADC 会重新进入待机状态，并且直到发生下 一个 SoC 事件之前将一直保持该状态。 8.2.2.2 连续采样模式 连续采样模式用于对单个输入信号实施多次连续采样。不应在这 种模式下完成多路输入的复用。在第一个转换结果可用之前，有 三个转换时间的延迟。该时间为抽取滤波器启动所需时间。第一 个结果出来后，便可按照所选采样速率进行连续转换。 8.2.2.3 多样本采样模式 除了需要在采样之间复位 ADC 之外，多样本采样模式与连续采 样模式类似。输入在多个信号间切换时，该模式非常有用。在每 个样本之间会对抽取滤波器进行重新启动，因此之前的样本不会 影响当前的转换。每次采样完成之后，会自动开始下一个采样。 可以使用固件轮询、中断或 DMA 的方式传输结果。 页 54/136 PSoC® 5LP：CY8C58LP 系列数据手册 8.2.2.4 多样本 （加速） 对于 8 至 16 位分辨率，多样本 （加速）模式与多样本采样模式 的运行速度一致。对于 17 位到 20 位分辨率，性能约比多样本采 样模式快四倍，因为 ADC 仅在转换结束时才重置一次。 有关输出格式的更多信息，请参考 《技术参考手册》中介绍的内 容。 8.2.3 开始转换输入 SoC 信号用于开始 ADC 转换。数字时钟或 UDB 输出可用于驱动 该输入。它适用于采样周期必须长于 ADC 转换时间或者 ADC 必 须与其他硬件同步的应用场合。该信号是可选的，如果 ADC 采 用连续采样模式，则不需要连接该信号。 8.2.4 结束转换输出 结束转换（EoC）信号在每次 ADC 转换结束时都会变为高电平。 此信号可用于触发中断或 DMA 请求。 8.3 逐次逼近 ADC CY8C58LP 系列器件提供了两个逐次逼近 （SAR） ADC。这些 ADC 是 12 位的，最高可支持 1 Msps，且具有单端或差分输入， 因此适用于广泛的采样和控制应用。 8.3.1 功能说明 输入连接到模拟全局总线和模拟总线。时钟的频率是采样率的 18 倍；它的取值范围为 1 到 18 MHz。 8.3.2 转换信号 写起始位或置为帧起始 （SOF）信号，即可开始转换。 SOF 适 用于采样周期长于转换时间或者 ADC 需要与其他硬件同步的应 用。此信号是可选的，如果 SAR ADC 采用连续采样模式，则不 需要连接此信号。数字时钟或 UDB 输出可用于驱动此输入。当 SAR 首次加电或从任何睡眠模式唤醒时，在其开始第一次转换之 前，会有 10 s 的加电等待时间。 转换完成后，会设置状态位，输出信号帧结束 （EOF）置为有效 电平，并且在该值被 DMA 控制器或 CPU 读取之前将一直保持有 效电平。 EOF 信号可用于触发中断或 DMA 请求。 8.3.3 工作模式 ONE_SHOT 控制位用于将 SAR ADC 转换模式设置为连续转换 或每个 SOF 信号执行一次转换。支持对连续样本进行 DMA 传 输，而无需 CPU 干预。 8.4 电压比较器 CY8C58LP 系列器件包含四个电压比较器。电压比较器具有以下 特性： 输入偏移出厂预设值小于 5 mV 在 SAR ADC 中，对模拟输入信号进行采样，并与 DAC 的输出 进行比较。对 DAC 应用二进制搜索算法，该算法随后还用于确 定从 MSB 到 LSB 的输出位。图 8-5 显示了 SAR ADC 的框图。 轨至轨共模输入范围 （VSSA 到 VDDA） 可使用以下三种模式中的一种在速度和功耗之间进行平衡： 快、慢或超低功耗 图 8-5. SAR ADC 框图 比较器输出可以布线到查询表，以便执行简单的逻辑功能， vrefp vrefn S/H DAC array D0:D11 vin comparator power filtering 然后还可以连接到数字模块 D0:D11 可以选择使比较器的正向输入通过低通滤波器。提供了两个滤 波器 autozero reset clock clock POWER GROUND SAR digital vrefp vrefn 文档编号：001-91764 版本 *B 电压比较器输入可以连接到 GPIO、 DAC 输出和 SC 模块输出 8.4.1 输入和输出接口 来自于模拟全局总线、模拟复用器总线、模拟局部总线以及高精 度参考电压的信号经过复用器后输入到 比较器的正端和负端。每 个电压比较器的输出都可以路由到两个输入 LUT 中的任意一个。 该 LUT 的输出路由至 UDB DSI。 页 55/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 8-6. 模拟电压比较器 From Analog Routing From Analog Routing ANAIF + comp0 _ + comp1 _ + _ comp3 + _ From Analog Routing From Analog Routing comp2 4 4 LUT0 4 4 4 LUT1 4 LUT2 4 4 LUT3 UDBs 8.4.2 LUT CY8C58LP 系列器件包含四个 LUT。 LUT 是一个双输入、单输 出的查询表，它由芯片中的任何一个或两个电压比较器驱动。任 何 LUT 的输出都会连接到 UDB 阵列的数字系统接口。这些信号 可以从 UDB 阵列的数字系统接口连接到 UDB、DMA 控制器、I/O 或中断控制器。 写入寄存器的 LUT 控制字能够设置输出上的逻辑功能。可用的 LUT 函数和相关的控制字如表 8-2 所示。 文档编号：001-91764 版本 *B 表 8-2. LUT 函数与编程字和输入 控制字 0000b 0001b 0010b 0011b 0100b 0101b 0110b 0111b 1000b 1001b 1010b 1011b 1100b 1101b 1110b 1111b 输出 （A 和 B 都是 LUT 的输入） FALSE (‘0’) A AND B A AND (NOT B) A (NOT A) AND B B A XOR B A OR B A NOR B A XNOR B NOT B A OR (NOT B) NOT A (NOT A) OR B A NAND B TRUE (‘1’) 页 56/136 PSoC® 5LP：CY8C58LP 系列数据手册 8.5 运算放大器 时，轨对轨输出电压只能在轨对轨电压各減 / 加 500 mV 范围內 摆动。 CY8C58LP 系列器件包含两个通用运算放大器。 8.6 可编程 SC/CT 模块 图 8-7. Opamp （运算放大器） CY8C58LP 系列中的每个器件都包含多达 4 个开关电容 / 连续时 间 （SC/CT）模块。每个开关电容 / 连续时间模块都是围绕单个 轨对轨高带宽运算放大器构建的。 GPIO Analog Global Bus Opamp Analog Global Bus VREF Analog Internal Bus GPIO = Analog Switch GPIO 运算放大器是未赋定运算放大器，可配置为外部或内部信号的增 益级或电压跟随器。 请参见图 8-8。在任何配置中，输入和输出信号都可以连接到内 部全局信号，并使用 ADC 或电压比较器进行监控。配置是使用 信号和 GPIO 引脚之间的开关实现的。 图 8-8. 运算放大器配置 开关电容是一种电路设计技术，使用电容和开关而非电阻来创建 模拟功能。这些电路的工作方式是通过打开和关闭不同的开关， 在电容之间移动电荷。相位时钟信号的非交叠部分负责控制这些 开关，以避免所有开关同时打开。 PSoC Creator 工具提供了易于使用的界面，借助该界面，您可以 轻松地对 SC/CT 模块进行编程。开关控制和时钟相位控制配置由 PSoC Creator 完成，因此用户只需确定应用使用的参数即可，例 如增益、放大器极性、 VREF 连接等。 上述运算放大器和模块接口也可以连接到电阻阵列，从而构造各 种连续时间功能。 可对运算放大器和电阻阵列进行编程，以便执行各种模拟功能， 其中包括： 裸运算放大器 — 连续模式 单位增益缓冲区 — 连续模式 a) Voltage Follower 可编程增益放大器 （PGA） — 连续模式 互阻放大器 （TIA） — 连续模式 Opamp Vout to Pin 上变频 / 下变频混频器 — 连续模式 采样和保持混频器 （NRZ S/H） — 开关电容模式 Vin 一阶模数调制器 — 开关电容模式 b) External Uncommitted Opamp Opamp 8.6.1 裸运算放大器 Vout to GPIO 裸运算放大器表示连接到内部或外部信号的输入和输出。该运算 放大器的单位增益带宽高于 6.0 MHz，并且输出驱动电流高达 650 A。这对于缓冲内部信号（例如 DAC 输出）和驱动高于 7.5 千欧的外部负载来说已经足够了。 8.6.2 单位增益 Vp to GPIO Vn to GPIO 单位增益缓冲区是一种输出直接连接到反相输入的裸运算放大 器，增益为 1.00，并拥有高于 6.0 MHz 的 -3 dB 带宽。 8.6.3 PGA c) Internal Uncommitted Opamp Vn To Internal Signals Opamp Vout to Pin Vp GPIO Pin 运算放大器具有三种速度模式，即低速、中速和快速。低速模式 的静态功耗最低，而快速模式的功耗最高。输入具有轨对轨摆动 能力。在低电流输出条件下，输出摆动能够实现轨对轨操作 （轨 对轨电压各減 / 加 50 mV）。当驱动高电流负载 （约为 25 mA） 文档编号：001-91764 版本 *B PGA 用于放大外部或内部信号。 PGA 可以被配置为在反相或同 相模式下工作。可分别针对正增益和负增益将 PGA 功能配置为 高达 50 和 49。通过更改 R1 和 R2 的值可以调整增益，如图 8-9 所示。图 8-9 中的原理图显示 PGA 的配置和可能的电阻设置。通 过更改两个输入复用器的共享选择值，可以在反相和同相之间切 换增益。表 8-3 中列出每种增益情况的带宽。 表 8-3. 带宽 增益 1 24 48 50 带宽 6.0 MHz 340 kHz 220 kHz 215 kHz 页 57/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 8-9. PGA 电阻设置 Vin 0 Vref 1 R1 电压 DAC 输出可连接到 VREFTIA 输入，以便通过调整电压 DAC 输出电压来校准外部传感器的偏置电流。 R2 8.7 LCD 直接驱动程序 20 k to 980 k 20 k or 40 k S Vref 0 Vin 1 在输入信号不够大，无法达到 ADC 所需的分辨率或其他 SC/CT 模块 （例如混频器）的动态范围时，可以使用 PGA。在运行时 可以调整增益，包括在每次 ADC 采样之前更改 PGA 的增益。 8.6.4 TIA 互阻放大器（TIA）用于将内部或外部电流转换为输出电压。TIA 在连续时间配置中使用内部反馈电阻将输入电流转换为输出电 压。对于输入电流 Iin，输出电压为 VREF - Iin x Rfb，其中 VREF 是 置于同相输入上的值。反馈电阻 Rfb 可通过配置寄存器在 20 K 到 1 M 之间进行设置。表 8-4 显示了 Rfb 的可能值和相关的配 置设置。 表 8-4. 反馈电阻设置 配置字 000b 001b 010b 011b 100b 101b 110b 111b 额定 Rfb （K） 20 30 40 60 120 250 500 1000 PSoC 液晶显示屏（LCD）驱动器系统是一种高度可配置的外设， 能够使 PSoC 直接驱动众多 LCD 显示屏。所有电压都在芯片上 生成，从而消除了对外部组件的需求。借助高达 1/16 的复用率， CY8C58LP系列LCD驱动器系统可以驱动多达736个sengment。 此外，PSoC LCD 驱动器模块在设计时还充分考虑了便携器件的 省电要求，能够采用不同的 LCD 驱动模式和断电模式来达到省电 的目的。 PSoC Creator 提供了一个 LCD segment 驱动组件。通过使用组 件向导，您可以轻松便利地配置 LCD 资源。您可以指定 segment 引脚和 common 引脚以及其他选项。软件能够根据所需的规范对 器件进行配置。这得益于 PSoC 器件固有的可编程性。 PSoC LCD segment 系统的关键特性包括： LCD 显示屏直接驱动 支持 A 型 （标准）和 B 型 （低功耗）波形 支持 LCD 显示屏的较宽工作电压范围 （2 V 到 5 V） 支持静态、 1/2、 1/3、 1/4、 1/5 偏置电压电平 通过内部电阻梯可生成内部偏置电压 总计多达 62 个 common 和 segment 输出 高达 1/16 的复用率，最多能够实现 16 个背板 /common 输出 多达 62 个前面板 /segment 输出，能够实现直接驱动 总计能够驱动多达 736 个 segment（16 个背板 x 46 个前面板） 最多 64 级可由软件控制的对比度 能够通过DMA将显示数据从存储器缓冲区移至LCD驱动器（无 需 CPU 的干预） 范围为 10 Hz 到 150 Hz 的可调整 LCD 刷新率 能够反转 LCD 显示屏以显示负像 支持三种可优化功耗的 LCD 驱动器驱动模式 图 8-11. LCD 系统 LCD DAC Global Clock 图 8-10. 连续时间 TIA 原理图 R fb UDB LCD Driver Block I in V ref V out TIA 配置用于以下应用场合：外部传感器的输出是电流，且由温 度、光线、磁通量等某些类型的激励因素决定。在常见的应用中， 文档编号：001-91764 版本 *B DMA PIN Display RAM PHUB 页 58/136 PSoC® 5LP：CY8C58LP 系列数据手册 8.7.1 LCD segment 引脚驱动器 每个 GPIO 引脚均包含一个 LCD 驱动器电路。 LCD 驱动器能够 缓冲 LCD DAC 的相应输出，以便直接驱动 LCD 的显示屏。寄存 器设置决定引脚是 common 引脚还是 segment 引脚。然后，引 脚的 LCD 驱动器会根据显示数据，选择六种偏置电压中的一种电 压来驱动 I/O 引脚。 8.7.2 显示数据流 LCD segment 驱动器系统会读取显示数据，并为 LCD 显示屏生 成适当的输出电压，以便产生所需的图像。显示数据会储存在系 统 SRAM 的存储器缓冲区中。每次需要更改 common 和 segment 驱动器电压时，下一组像素数据都会通过 DMA 从存储器缓冲区 移至端口数据寄存器。 8.7.3 UDB 和 LCD segment 控制 配置 UDB 以生成全局 LCD 控制信号和时钟。这组信号会通过一 组专用的 LCD 全局路由通道，布线到每个 LCD 引脚驱动器。除 了生成全局 LCD 控制信号以外， UDB 还会生成 DMA 请求，以 便启动下一帧 LCD 数据的传输。 资源使用情况在 PSoC Creator 中的 CapSense 组件内提供了详 细说明。 它采用了一种使用 Delta-Sigma 调制器（CSD）的电容式感测方 法，即通过使用开关电容技术和 delta-sigma 调制器来提供电容 式感测功能，从而将感应电流转换为数字代码。 8.9 温度传感器 裸片（die）的温度用于建立对闪存进行写操作所需的编程参数。 Die 温度是使用基于正向偏置晶体管的专用传感器测量得出的。 该温度传感器有自己的辅助模数转换器。 8.10 模数转换器 CY8C58LP 器件包括 4 个数模转换器 （DAC）。每个 DAC 都为 8 位，可针对电压或电流输出进行配置。 DAC 支持 CapSense、 电源供电调节和波形生成。每个 DAC 都具有以下特性。 可在 255 个步长范围内调节的电压或电流输出 可编程的步长大小 （范围选择） 八位校准，能够更正 ±25% 的增益误差 8.7.4 LCD DAC LCD DAC 能够为 LCD 系统生成对比度控制和偏置电压，并能够 基于所选的偏置率生成多达五个 LCD 驱动电压和接地电压。偏置 电压可根据需要被输出到专用 LCD 偏置总线上的 GPIO 引脚。 8.8 CapSense 针对电流输出的供应和接收器选项 电流输出的转换速率为 8 Msps 电压输出的转换速率为 1 Msps 本质上是单调的 CapSense 系统为在触摸感应按键、滑条、接近检测等应用中测 量电容提供了一种通用而高效的方式。CapSense 系统使用一组 系统资源 （包括一些主要供给 CapSense 的硬件功能）。具体的 数据和探针输入可由 CPU 或 DMA 提供，或从 DSI 直接路由 高电流模式的专用低电阻输出引脚 图 8-12. DAC 框图 I source Range 1x , 8x , 64x Reference Source Scaler Vout R Iout 3R I sink Range 1x , 8x , 64x 8.10.1 电流 DAC 8.10.2 电压 DAC 电流 DAC（IDAC）可针对以下范围进行配置：0 到 31.875 A、 0到255 A，以及0到2.04 mA。IDAC可配置为源电流或灌电流。 对于电压 DAC （VDAC） ，电流 DAC 输出会通过电阻路由。 VDAC 可以使用两个范围，即 0 到 1.02 V 以及 0 到 4.08 V。在 电压模式下，连接到 DAC 输出的任何负载都应该是纯容性负载 （VDAC 的输出不会被缓冲）。 文档编号：001-91764 版本 *B 页 59/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 8-14. 采样和保持拓扑 （1 和 2 是时钟的两个对立相位） 8.11 上变频 / 下变频混频器 在连续时间模式下，SC/CT 模块组件用于构建上变频或下变频混 频器。任何混频应用都会包含输入信号频率和本地振荡器频率。 时钟的极性 Fclk 用于在反相或同相增益之间切换放大器。输出由 以下因素决定：输入、本地振荡器的开关函数、本地振荡器的频 率分量加减信号频率 （Fclk + Fin 和 Fclk - Fin），以及在本地振 荡器频率奇数倍时的折算频率分量。本地振荡器频率由混频器的 选定时钟源提供。 连续时间上变频和下变频混频适用于具有输入信号并且本地振荡 器频率最高为 1 MHz 的应用场合。 图 8-13. 混频器配置 1 Vi C1 C2 1 V ref n 1 2 V out 2 2 1 2 1 1 V ref 2 C3 C4 2 Vref C2 = 1.7 pF 8.12.1 下变频混频器 S+H 可用作混频器，以便对输入信号进行下变频转换。此电路是 一种高带宽被动采样网络，可对频率高达 14 MHz 的输入信号进 行采样。然后，采样的值会使用最高时钟频率为 4 MHz 的运算放 大器予以保持。输出频率为以下两者之差：输入频率与小于输入 的本机振荡器频率的最大整数倍数。 C1 = 850 fF Rmix 0 20 k or 40 k sc_clk Rmix 0 20 k or 40 k 8.12.2 一阶调制器 — SC 模式 Vin 0 Vref Vout 1 sc_clk 8.12 采样和保持电路 采样和保持的主要应用是在ADC执行转换时使某个值保持稳定。 有些应用需要同时对多个信号进行采样，例如进行功耗计算时 （V 和 I）。 PSoC Creator 提供一个采样和保持组件来支持该功 能。 文档编号：001-91764 版本 *B 一阶调制器是通过以下方式构建的：将开关电容模块置于积分器 模式并使用电压比较器为输入提供 1 位反馈。根据此位，会在输 入信号中减去或加上参考电压。在调制器中，模块输出是电压比 较器的输出，而不是积分器的输出。信号会下变频并缓冲，然后 由抽取滤波器进行处理来生成 delta-sigma 转换器，或者由计数 器处理来生成递增转换器。来自一阶调制器的采样数据的精度由 多种因素决定。该调制器的主要应用是高精度低频率 ADC。应用 包括应变计、热电偶、高精度电压和电流测量。 页 60/136 PSoC® 5LP：CY8C58LP 系列数据手册 9. 编程、调试接口与资源 Cortex-M3 具有内部调试组件，这些组件与 CPU 紧密集成， 提供了以下特性： JTAG 或 SWD 访问 闪存修补和断点 （FPB）模块，用于实现断点和代码修补 数据观察点和触发器（DWT）模块，用于实现观察点、触发器 资源和系统配置 嵌入式跟踪宏单元 （ETM），用于跟踪指令 仪器化跟踪宏单元 （ITM），用于支持 printf 式的调试 PSoC 器件能够为硬件和固件的编程、测试、调试和跟踪提供广 泛的支持。共有四种接口：JTAG、SWD、SWV 和 TRACEPORT。 JTAG 和 SWD 支持器件的所有编程和调试特性。JTAG 还支持用 于板级测试的标准 JTAG 扫描链路，以及将多个 JTAG 器件链接 至单个 JTAG 连接。 SWV 和 TRACEPORT 从 DWT、 ETM 和 ITM 提供跟踪输出。TRACEPORT 速度较快，但是使用的引脚也 较多。 SWV 速度较慢，但是仅使用一个引脚。 更多有关 PSoC 5 编程的信息，请参考 PSoC 5 器件编程规范。 借助 Cortex-M3 调试和跟踪功能，可以使用标准生产器件在最终 系统中进行全面的器件调试。它不需要特殊的接口、调试转接 板、模拟器或仿真器。只需要标准的编程连接，即可全面支持调 试。 文档编号：001-91764 版本 *B PSoC Creator IDE 软件能够为 PSoC 器件提供全面集成的编程 和调试支持。低成本的 MiniProg3 编程器和调试器的目的是与 PSoC Creator IDE 结合使用，为 PSoC 器件提供全面的编程和 调试支持。 PSoC JTAG、 SWD 和 SWV 接口均与工业标准的第 三方工具全面兼容。 所有 Cortex-M3 调试和跟踪模块在默认情况下都被禁用，并且只 能在固件中使能。如果未使能，唯一的重启方法是擦除整个器 件，清除闪存保护，然后用对应的新固件对器件进行重新编程。 PSoC 器件提供禁用调试和跟踪特性、强大的闪存保护以及隐藏 定制模拟和数字功能，因此能实现多芯片应用解决方案不可能达 到的安全级别。此外，对于担心恶意重新编程的器件导致欺诈性 攻击的应用，可以永久禁用所有器件接口 （器件安全）。在大多 数应用中，不建议永久禁用接口，因为这样一来，设计人员将无 法对器件进行访问。由于在使能器件安全 （Device Security）之 后，会禁用所有编程、调试和测试接口，因此已使能器件安全的 PSoC 将不能退回以进行失效分析。 9.1 JTAG 接口 符合 IEEE 1149.1 标准的 JTAG 接口位于四个或五个引脚上 （nTRST 引脚是可选的）。 JTAG 时钟频率最高可以达到以下 3 者中的较小者：12 MHz，或 CPU 时钟频率的 1/3 （8 位和 16 位 传输），或 CPU 时钟频率的 1/5 （32 位传输）。默认情况下，新 器件上的 JTAG 引脚处于使能状态，但可以禁用 JTAG 接口，以 便将这些引脚作为通用 I/O （GPIO）使用。JTAG 接口用于闪存 编程、调试、 I/O 扫描链路和 JTAG 器件链接。 页 61/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 9-1. PSoC 5LP 和编程器之间的 JTAG 接口连接 VDD 主机编程器 PSoC 5 VDD VDDD, VDDA, VDDIO0, VDDIO1, VDDIO2, VDDIO3 1, 2, 3, 4 TCK TCK (P1[1] TMS 5 TMS (P1[0]) 5 TDO TDI (P1[4]) TDI TDO (P1[3]) nTRST 6 nTRST (P1[5]) 6 XRES XRES or P1[2] 4 GND VSSD, VSSA GND 1 主机编程器的电压电平需要位于编程PSoC 5时所涉及到的电压范围内。端口1 JTAG引脚和XRES引脚均由VDDIO1供电。 因此，PSoC 5的VDDIO1要等于主机的电压电平VDD。PSoC 5的其他电压范围（VDDD、VDDA、VDDIO0、VDDIO2、VDDIO3）无需 等于主机编程器的电压。 2 Vdda必须不小于PSoC 5中所有其他电源电压（Vddd、Vddio）。 3 在电源循环模式下进行编程时，则不需要XRES引脚。但是主机编程器必须能够为PSoC 5切换电源( Vddd、Vdda、所有 Vddio的）。通常会需要使用外部接口电路来切换电源，具体情况取决于编程的设置。供电电源可以按照任意序列上电， 但稳定后，VDDA必须不小于所有其他电源。 4 对于JTAG编程，通过使用PSoC 5的TMS、TCK、TDI、TDO引脚并将其写入到特定的寄存器内，也可以复位器件而不需 要连接到XRES引脚或电源周期模式。但是，NVL中的DPS设置不能等于“Debug Ports Disabled”（调试端口禁用）的 设置。 5 除非用户更改了DPS设置，否则在默认情况下，PSoC 5被配置为4线JTAG模式。因此，TMS引脚是单向的。但如果DPS 不被配置为JTAG模式，则JTAG中的TMS引脚是双向的，因为需要使用SWD协议才能得到原始的PSoC 5器件。从SWD 模式切换为JTAG模式后，TMS引脚变为单向的。此时，TMS线上不能使用单向缓冲区。 6 由于默认设置为4线JTAG（nTRST被禁用），所以首次编程PSoC 5期间，不能使用nTRST JTAG引脚（P1[5]) 来复位 JTAG TAP控制器。 文档编号：001-91764 版本 *B 页 62/136 PSoC® 5LP：CY8C58LP 系列数据手册 9.2 SWD 接口 SWD 接口是 JTAG 接口的首选替代接口。该接口只需要两个引 脚，而 JTAG 接口需要四个或五个引脚。SWD 能够提供 JTAG 接 口的所有编程和调试特性，并且运行速度相同。但 SWD 没有提 供对扫描链或器件链路的访问功能。 SWD 时钟频率最高可以达 到 CPU 时钟频率的 1/3。 SWD 使用两个引脚，可以是两个 JTAG 引脚 （TMS 和 TCK）， 也可以是 USBIO D+ 和 D- 引脚。 USBIO 引脚对于 USB 解决方 案的系统编程非常有用，如果没有 USBIO 引脚，则需要使用单 独的编程连接器。其中一个引脚用于数据时钟，另一个用于数据 输入和输出。 在任意时间都只能在一个引脚对上使能 SWD。引脚对（JTAG 或 USB）必须在复位后的 8 s （“ 关键窗口 ” 时间）内收到一个 1 s 和 0 s 的预定获取序列时，才会使能 SWD。如果 SWD 已经 设置好 NVL 锁存器 （请参考节 5.5），那么 JTAG 引脚对将不需 实现该序列。一般情况下，必须将获取的序列应用于 USB 引脚 对。 SWD 用于调试或编程闪存存储器。 可以通过 JTAG 接口来使能 SWD 接口，也可以禁用 SWD 接口， 以便将其引脚作为 GPIO 使用。与 JTAG 接口不同， SWD 接口 可以在 “ 关键窗口 ” 时间内随时从任意器件上重新获取。随后， 即可用于重新使能 JTAG 接口 （若需要）。将 SWD 或 JTAG 引 脚作为标准 GPIO 使用时，请确保 GPIO 功能和 PCB 电路不会 对 SWD 和 JTAG 的使用造成干扰。 图 9-2. PSoC 5LP 和编程器之间的 SWD 接口连接 VDD 主机编程器 PSoC 5 VDDD, VDDA, VDDIO0, VDDIO1, VDDIO2, VDDIO3 1, 2, 3 VDD SWDCK SWDCK (P1[1] or P15[7]) SWDIO SWDIO (P1[0] or P15[6]) XRES or P1[2] 3 XRES GND GND VSSD, VSSA 1 主机编程器的电压电平需要位于编程PSoC 5时所涉及到的电压范围内。XRES引脚由VDDIO1供电。USB SWD引脚由VDDD供电。因此，使用USB SWD引脚和XRES引脚进行编程时，PSoC 5的VDDD、VDDIO1要 等于主机的电压电平VDD。PSoC 5的其他电压（VDDA、VDDIO0、VDDIO2、VDDIO3）无需等于主机编程器的 电压。端口1 SWD引脚都由VDDIO1供电。因此，使用端口1 SWD进行编程时，PSoC 5的VDDIO1需要等于 主机的VDD电压。PSoC 5的其他电压（VDDD、VDDA、VDDIO0、VDDIO2、VDDIO3）无需等于主机编程器的电 压。 2 Vdda必需不小于PSoC 5中所有其他电源电压（Vddd、Vddio）。 3 如果在电源循环模式下进行编程，则不需要使用XRES引脚。但主机编程器必需能够为PSoC 5切换电源 （Vddd、Vdda、所有Vddio的）。通常需要使用外部接口电路来切换电源，具体情况取决于编程的设置。 供电电源可以按照任意序列上电，但稳定后，VDDA 必须不小于所有其他电源电压。 文档编号：001-91764 版本 *B 页 63/136 PSoC® 5LP：CY8C58LP 系列数据手册 9.3 调试功能 9.6 编程功能 CY8C58LP 支持以下调试特性： 暂停和单步执行 CPU 查看并更改 CPU 和外设寄存器，以及 RAM 地址 六个编程地址断点和两个文字访问断点 传送到 CPU 的数据观察点事件 从闪存到 SRAM 的修补和重新映射指令 全速调试 CPU 同 PSoC Creator 和 MiniProg3 编程器和调试器兼容 标准的 JTAG 编程和调试接口使得 CY8C58LP 能够与其他流行 的第三方工具 （如 ARM/Keil）兼容 JTAG 和 SWD 接口提供全面的编程支持。可以对整个器件进行 擦除、编程和验证。设计人员可以通过提高闪存保护级别来保护 固件 IP。只有在擦除整个器件后，才能重置闪存保护。如果模块 的安全设置允许，可以对个别闪存模块进行擦除、编程和验证。 9.4 跟踪特性 支持以下的跟踪特性： 指令跟踪 在访问数据地址、地址范围或数据值时的数据观察点 在数据观察点处触发跟踪 调试异常触发器 代码配置 用于测量时钟周期、折叠指令、加载 / 存储操作、睡眠周期、每 个指令的周期数、中断开销的计数器 中断事件跟踪 软件事件监视，“printf” 式的调试 9.5 SWV 和 TRACEPORT 接口 SWV 和 TRACEPORT 接口通过赛普拉斯 MiniProg3 向调试主 机，或者向外部跟踪端口分析器提供跟踪数据。 5 个引脚的 TRACEPORT 用于快速传输大量跟踪数据流。可以使用单个引脚 的 SWV 模式来减少跟踪引脚数量。SWV 与 JTAG 共享引脚。如 果调试和跟踪操作同时完成，则SWD可与SWV或TRACEPORT 结合使用，或者 JTAG 可与 TRACEPORT 结合使用，如表 9-1 所 示。 表 9-1. 调试配置 调试与跟踪配置 所有调试和跟踪均被禁用 GPIO 占用数 0 JTAG 4或5 SWD 2 SWV 1 TRACEPORT 5 JTAG + TRACEPORT 9 或 10 SWD + SWV 3 SWD + TRACEPORT 7 文档编号：001-91764 版本 *B 9.7 器件安全性 PSoC 5LP 提供名为器件安全的高级功能。通过该功能可以永久 禁用所有测试、编程和调试端口，从而阻止应用程序的外部访 问。通过将 32 位密钥 （0x50536F43）设置为一次性写锁存器 （WOL），可激活器件安全性。 WOL 是一种非易失性锁存器（NVL）。该单元本身是一种带附加 逻辑的 NVL。每个 WOL 器件包含四个字节（32 位）的数据。如 果包装器的绝大多数位 （32 位中的 28 位）与预定模式 （0x50536F43）匹配，则它会输出 “1” ；如果达不到绝大多 数，则会输出 “0”。输出为 1 时，一次性写非易失性锁存器会 锁定未处于调试和测试模式的器件；此外，它还会永久禁用擦除 或更改锁存器内容的功能。由于不需要刻意匹配所有位，因此单 个或少数位不匹配不会把WOL输出置为无效。晶圆处理后的NVL 位的状态是完全随机的，不会集中趋向 1 或 0。 只有将正确的 32 位密钥 （0x50536F43）加载到 NVL 的易失性 存储器中，编程到 NVL 的非易失性单元中，并将部件复位后， WOL 才能锁定部件。WOL 的输出仅在复位时被采样，并用于禁 用访问。此预防措施能够防止任何人读、擦除或更改内部存储器 的数据。 仅当未设置闪存保护时，用户才可以将密钥写入到 WOL 中，从 而禁止外部访问（请参见第 19 页上的闪存安全性一节）。不过， 在设置 WOL 中的值以后，用户在器件复位前仍可以对其进行访 问。因此，用户可以将密钥写入到 WOL 中，编程闪存保护数据， 然后复位器件以将其锁定。 如果器件受某种 WOL 设置的保护，赛普拉斯将无法执行失效分 析，从而无法接受来自客户的 RMA。 WOL 可通过 SWD 端口来 读取，从而以电气方式识别受保护的器件。仅当未设置闪存保护 时，用户才可以将密钥写入到 WOL 中，从而禁止外部访问。有 关如何充分利用 PSoC 安全性特性的详细信息，请参考 PSoC 5 技术参考手册。 免责声明 请注意下面同赛普拉斯器件的闪存代码保护功能有关的详细信 息。 赛普拉斯产品符合相应的赛普拉斯数据手册中所包含的规范。赛 普拉斯坚信，无论如何使用，其产品系列的安全性在目前市场上 的同类产品中始终名列前矛。目前可能存在一些赛普拉斯不了解 的，能够破坏代码保护功能的方法。据我们所知，任何此类方法 都是不正当的，甚至可能是违法的。不只是赛普拉斯，任何其他 半导体制造商都无法保证各自代码的安全性。代码保护并非意味 着我们保证产品 “ 坚不可摧 ”。 赛普拉斯非常希望能够与关注其代码完整性的客户通力合作。代 码保护技术正在不断发展。持续改进产品的代码保护功能是赛普 拉斯的不懈追求。 页 64/136 PSoC® 5LP：CY8C58LP 系列数据手册 9.8 CSP 封装 Bootloader 所有具备 CSP 封装的器件都包含一个在工厂预装的 Bootloader 程序。Bootloader 与 PSoC Creator 3.0 bootloadable 项目文件相 兼容，并具有以下特性： 其他 bootloader 选项都是 PSoC Creator 3.0 所设置的 Bootloader 组件的默认值 基于 I2C 占用闪存底部大小的 9 K 如需更多有关 bootloader 的信息，请查阅以下的赛普拉斯应用笔 记： SCLK 和 SDAT 信号分别位于 P1[6] 和 P1[7] 引脚上 AN73854 — PSoC 3 和 PSoC 5 LP Bootloader 说明 需要使用外部上拉电阻 AN60317 — PSoC 3 和 PSoC 5 LP I2C Bootloader 请注意，一个 PSoC Creator Bootloadable 项目必须与一个 Bootloader 项目的 .hex 和 .elf 文件相联系，该 Bootloader 项目 已设定为目标器件。“Bootloader .hex” 和 “.elf” 文件可在 www.cypress.com/go/PSoC5LPdatasheet 网站上找到。 可以使用 JTAG 或 SWD 编程来覆盖工厂安装的 bootloader。 I2C 从设备、地址 4、数据速率为 100 kbps 单个应用 等待 2 秒后才执行引导加载指令 文档编号：001-91764 版本 *B 页 65/136 PSoC® 5LP：CY8C58LP 系列数据手册 10. 开发支持 CY8C58LP 系列具有一系列丰富的文档、开发工具和在线资源， 能够在开发过程中为您提供帮助。要了解更多信息，请访问 psoc.cypress.com/getting-started。 应用笔记：PSoC 应用笔记深入讨论了 PSoC 的特定应用，例如 无刷直流电机控制和片上滤波。除了应用笔记文档之外，应用笔 记通常还包括示例项目。 10.1 文档 技术参考手册：利用 PSoC Creator，只需将外设拖放到原理图 上，就能完成 PSoC 设计。但是如果需要获得 PSoC 器件的深入 细节，请使用技术参考手册 （TRM）作为您的指南。 注意：有关 Cortex-M3 CPU 的详细文档，请访问 www.arm.com。 指的是一套文档，可为 CY8C58LP 系列提供支持，确保您可以快 速找到问题的答案。本节列出了部分关键文档。 软件用户指南：介绍了有关使用 PSoC Creator 的流程。该指南 详细介绍了 PSoC Creator 的构建流程、如何使用 PSoC Creator 的资源控件等信息。 组件数据手册：PSoC 非常灵活，在投入生产很长时间后依然可 以创建新的外设 （组件）。组件数据手册提供了选择和使用特定 组件所需的全部信息，其中包括功能说明、 API 文档、示例代码 以及交流 / 直流规范。 文档编号：001-91764 版本 *B 10.2 在线资源 除了印刷文档之外，您还可以随时通过赛普拉斯 PSoC 论坛，与 世界各地的 PSoC 用户和专家互相联系。 10.3 工具 CY8C58LP 系列具备行业标准的内核、编程和调试接口，是开 发工具体系的组成部分。有关易于使用的创新型 PSoC Creator IDE、所支持的第三方编译器、编程器、调试器和开发工具包的 最新信息，请访问我们的网站 www.cypress.com/go/psoccreator。 页 66/136 PSoC® 5LP：CY8C58LP 系列数据手册 11. 电气规范 除非另有说明，否则这些规范的适用条件是 –40 °C TA 105 °C 且 TJ 120 °C。除非另有说明，否则这些规范的适用范围为 1.71 V ~ 5.5 V。 PSoC UDB 和模拟模块具有独特的灵活性，这使得许多功能都可以在 PSoC Creator 组件中实现。有关各个功能的完整直流 / 交流规范，请参考组件数据手册。有关 PSoC Creator 组件的进一步说明，请参考第 40 页上的外设示例 中介绍的内容。 11.1 最大绝对额定值 表 11-1. 最大绝对额定值直流规范 [14] 参数 最小值 典型值 最大值 单位 相对于 VSSA 的模拟供电电压 –0.5 – 6 V VDDD 相对于 VSSD 的数字供电电压 –0.5 – 6 V VDDIO 相对于 VSSD 的 I/O 供电电压 –0.5 – 6 V VCCA 直接模拟内核电压输入 –0.5 – 1.95 V VCCD 直接数字内核输入电压 –0.5 – 1.95 V VSSA 模拟地电压 VSSD – 0.5 – VSSD + 0.5 V VGPIO[15] GPIO 的直流输入电压 包括来自VDDA 并内部路由到引脚的信号。 VSSD – 0.5 – VDDIO + 0.5 V VSIO SIO 的直流输入电压 输出禁用 VSSD – 0.5 – 7 V 输出使能 VSSD – 0.5 – 6 V 0.5 – 5.5 V VSSD – 0.5 – 5.5 V – – 100 mA VDDA 说明 条件 VIND 升压器输入端电压 VBAT 升压器供电电压 IVDDIO 每个 VDDIO 供电引脚上的电流 IGPIO GPIO 电流 –30 – 41 mA ISIO SIO 电流 –49 – 28 mA IUSBIO USBIO 电流 –56 – 59 mA VEXTREF ADC 外部参考输入 – – 2 V LU 闩锁电流 [16] –140 – 140 mA ESDHBM 静电放电电压 人体模型 2000 – – V ESDCDM ESD 电压 充电器件模型 500 – – V 引脚 P0[3]、 P3[2] 注释： 14. 器件在高于表 11-1 中所列出的最大绝对值工作可能会造成永久性损害。长期使用最大绝对值工作可能会影响器件的可靠性。最大存放温度是 150°C，符合 JEDEC JESD22-A103 — 高温度存放使用寿命标准。如果采用的值低于最大绝对值但高于正常值，则器件不能正常工作。 15. VDDIO 供电电压必须大于相关的 GPIO 引脚上的最大电压。 GPIO 引脚上的最大电压 VDDIO VDDA。 16. 满足或超过 JEDEC 规范 EIA/JESD78 IC 锁存测试。 文档编号：001-91764 版本 *B 页 67/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.2 器件级规范 除非另有说明，否则这些规范的适用条件是 –40 °C TA 105 °C 且 TJ 120 °C。除非另有说明，否则这些规范的适用范围为 1.71 V ~ 5.5 V。除非另有说明，否则所有图表中的值均为典型值。 表 11-2. 直流规范 参数 VDDA VDDA 说明 模拟供电电压和模拟内核电压调节器的输入 模拟供电电压 （旁路模拟电压调节器） 条件 模拟内核电压调节器被使能 模拟内核电压调节器被禁用 VDDD 相对于 VSSD 的数字供电电压 数字内核电压调节器被使能 VDDD 数字供电电压 （旁路数字电压调节器） 数字内核电压调节器被禁用 VDDIO[18] 相对于 VSSIO 的 I/O 供电电压 VCCA VCCD IDD[20] 直接模拟内核输入电压 （旁路模拟电压调节器） 直接数字内核输入电压 （旁路数字电压调节器） 活动模式 数字和模拟电流的总和：IDDD + IDDA。不包含 I/O 的 IDDIOX。使能了 IMO、总线时钟和 CPU 时钟。 CPU 执行闪存中的复杂程序。 模拟内核电压调节器被禁用 数字内核电压调节器被禁用 VDDX = 2.7 V 至 5.5 V ； FCPU = 3 MHz[21] T = –40°C T = 25°C T = 85°C T = 105°C T = –40°C VDDX = 2.7 至 5.5 V ； FCPU = 6 MHz T = 25°C T = 85°C T = 105°C T = –40°C VDDX = 2.7 V 至 5.5 V ； FCPU = 12 MHz[21] T = 25°C T = 85°C T = 105°C T = –40°C VDDX = 2.7 V 至 5.5 V ； FCPU = 24 MHz[21] T = 25°C T = 85°C T = 105°C T = –40°C VDDX = 2.7 V 至 5.5 V ； FCPU = 48 MHz[21] T = 25°C T = 85°C T = 105°C T = –40°C VDDX = 2.7 V 至 5.5 V ； FCPU = 62 MHz T = 25°C T = 85°C T = 105°C T = –40°C VDDX = 2.7 V 至 5.5 V ； FCPU = 74 MHz T = 25°C T = 85°C T = 105°C T = –40°C VDDX = 2.7 V 至 5.5 V ； T = 25°C FCPU = 80 MHz， IMO = 3 MHz （与 PLL 一起使用） T = 85°C T = 105°C 最小值 1.8 1.71 1.8 – 1.71 1.71 – 1.71 1.71 典型值 – 1.8 – – 1.8 – – 1.8 1.8 最大值 5.5 1.89 VDDA[17] VDDA + 0.1[19] 1.89 VDDA[17] VDDA + 0.1[19] 1.89 1.89 – – – – – – – – – – – – – – – – – – – – – – – – – – – – – – – – 1.9 1.9 2 2 3.1 3.1 3.2 3.2 5.4 5.4 5.6 5.6 8.9 8.9 9.1 9.1 15.5 15.4 15.7 15.7 18 18 18.5 19 26.5 26.5 27 27 22 22 22.5 22.5 3.8 3.8 3.8 3.8 5 5 5 5 7 7 7 7 10.5 10.5 10.5 10.5 17 17 17 17.25 19.5 19.5 19.5 21 30 30 30 30 25.5 25.5 25.5 25.5 单位 V V V V V V V mA 注释： 17. 供电电源可以任意序列上电。但稳定之后， VDDA 必须大于或等于所有其他电源。 18. VDDIO 供电电压必须大于相关的 GPIO 引脚上的最大电压。 GPIO 引脚上的最大电压 ≤ VDDIO ≤ VDDA。 19. 由设计保证，未经过生产测试。 20. 对于仅在已编程逻辑模块中实现的附加外设，其电流消耗可以在它们各自的数据手册（位于集成设计环境 PSoC Creator 中）中查到。可以从器件数据手册和组件数据 手册中查找相应频率下的 CPU 电流，然后加上特定系统的外设电流，这样便可以估算出总电流。 21. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 68/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 11-2. 直流规范 （续） 参数 IDD[22] 说明 条件 最小值 典型值 最大值 单位 VDD = VDDIO = 4.5 – 5.5 V T = –40°C T = 25 °C T = 85°C T = 105°C VDD = VDDIO = 2.7–3.6 V T = –40°C T = 25°C T = 85°C T = 105°C VDD = VDDIO = 1.71–1.95 V T = –40°C T = 25°C T = 85°C T = 105°C VDD = VDDIO = 2.7–3.6 V[25] T = 25°C – – – – – – – – – – – – – 1.9 2.4 5 5 1.7 2 4.2 4.2 1.6 1.9 4.2 4.2 3 3.1 3.6 16 16 3.1 3.6 16 16 3.1 3.6 16 16 4.2 A VDD = VDDIO = 2.7–3.6 V[25] T = 25°C – 1.7 3.6 A 睡眠模式 [23] CPU = 关闭 RTC = 开启 （= ECO32K 开启，处于低功耗模式） 睡眠定时器 = 开启 （= 在 1 kHz 频率下， ILO 开启，） [24] WDT = 关闭 I2C 唤醒 = 关闭 比较器 = 关闭 POR = 开启 升压 = 关闭 SIO 引脚处于 “ 单端输入、非稳压输出 ” 模式 比较器 = 开启 CPU = 关闭 RTC = 关闭 睡眠定时器 = 关闭 WDT = 关闭 I2C 唤醒 = 关闭 POR = 开启 升压 = 关闭 SIO 引脚处于 “ 单端输入，非稳压输出 ” 模式 I2C 唤醒 = 开启 CPU = 关闭 RTC = 关闭 睡眠定时器 = 关闭 WDT = 关闭 比较器 = 关闭 POR = 开启 升压 = 关闭 SIO 引脚处于 “ 单端输入，非稳压输出 ” 模式 A 注释： 22. 对于仅在已编程逻辑模块中实现的附加外设，其电流消耗可以在它们各自的数据手册 （位于集成设计环境 PSoC Creator 中）中查到。可以从设备数据手册和组件数 据手册中查找相应频率下的 CPU 电流，然后加上特定系统的外设电流，这样便可以估算出总电流。 23. 如果对 VCCD 和 VCCA 进行外部稳压调节，则 VCCD 与 VCCA 之间的电压差必须小于 50 mV。 24. 睡眠定时器会生成定期中断，以唤醒 CPU。此规范仅适用于 CPU 处于关闭状态的时间段。 25. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 69/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 11-2. 直流规范 （续） 参数 IDD[26] 说明 条件 最小值 典型值 最大值 单位 VDD = VDDIO = 4.5 ~ 5.5 V T = –40°C T = 25°C T = 85°C T = 105°C VDD = VDDIO = 2.7 ~ 3.6 V T = –40°C T = 25 °C T = 85°C T = 105°C T = –40°C VDD = VDDIO = 1.71 ~ 1.95 V T = 25°C T = 85°C T = 105°C VDDA ≤ 3.6 V VDDA > 3.6 V VDDD ≤ 3.6 V VDDD > 3.6 V – – – – – – – – – – – – – – – – – 0.2 0.24 2.6 2.6 0.11 0.3 2 2 0.9 0.11 1.8 1.8 0.3 1.4 1.1 0.7 15 2 2 15 15 2 2 15 15 2 2 15 15 0.6 3.3 3.1 3.1 21 A 休眠模式 休眠模式电流 所有电压调节器和振荡器均被关闭 SRAM 保持数据 GPIO 中断处于活动状态 升压 = 关闭 SIO 引脚处于 “ 单端输入、非稳压输出 ” 模式 IDDAR[27] 器件复位时的模拟电流消耗 IDDDR[27] 器件复位时的数字电流消耗 IDD_PROG[27] 器件编程期间的电流消耗。数字电流、模拟电流与各 I/O 电流的总量为：IDDD + IDDA + IDDIOX 图 11-1. 活动模式电流与 FCPU， VDD = 3.3 V，温度 = 25 °C mA mA mA mA mA 图 11-2. 25 °C 时的 IDD 和频率 0.7 25 0.6 0.5 IDD, mA A/MHz Curren nt, mA 20 15 10 0.4 0.3 0.2 ϮϰD,njŶŽŶͲh^ŵŽĚĞ 5 0.1 0 0 0 20 40 60 0 80 20 图 11-3. 活动模式电流与温度和 FCPU， VDD = 3.3 V 60 80 图 11-4. 活动模式电流与 VDD 和温度， FCPU = 24 MHz 10 25 8 20 105 °C Current, mA 80 MHz Current, mA 40 Bus Clock, MHz CPU Frequency, MHz 24 MHz 15 6 MHz MH 10 6 25 °C -40 °C 4 2 5 0 0 1.5 -40 -20 0 20 40 60 80 100 2 2.5 3 3.5 4 4.5 5 5.5 VDD, V Temperature, °C 注释： 26. 对于仅在已编程逻辑模块中实现的附加外设，其电流消耗可以在它们各自的数据手册 （位于集成设计环境 PSoC Creator 中）中查到。可以从器件数据手册和组件数 据手册中查找相应频率下的 CPU 电流，然后加上特定系统的外设电流，这样便可以估算出总电流。 27. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 70/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 11-3. 交流规范 参数 说明 条件 CPU 频率 1.71 V ≤ VDDD ≤ 5.5 V 总线频率 1.71 V ≤ VDDD ≤ 5.5 V 最小值 典型值 最大值 单位 直流 – 80.01 MHz 直流 – 80.01 MHz VDD 升降速率 – – 0.066 V/s 从 VDDD/VDDA/VCCD/VCCA IPOR 到 I/O 端口被设为复位状态的时间 – – 10 s 从VDDD/VDDA/VCCD/VCCA PRES到CPU VCCA/VDDA = VDDA/VDDD 调压后的值， 执行复位向量处的代码的时间 未使用 PLL，高速 IMO 引导模式（典型 值为 48 MHz） – – 33 s VCCA/VCCD = VDDA/VDDD 调压后的值， 未使用 PLL，低速 IMO 引导模式（典型 值为 12 MHz）。 – – 66 s 从睡眠模式唤醒 — 发生非 LVD 中断到开 始执行下一条 CPU 指令的时间 – – 25 s THIBERNATE[28] 从休眠模式唤醒 — 应用外部中断，以开始 执行下一条 CPU 指令 – – 150 s FCPU FBUSCLK SVDD[28] TIO_INIT[28] TSTARTUP[28] TSLEEP[28] 11.3 电源调节器 除非另有说明，否则这些规范的适用条件是 –40 °C TA 105 °C 且 TJ 120 °C。除非另有说明，否则这些规范的适用范围为 1.71 V ~ 5.5 V。 11.3.1 数字系统内核电压调节器 表 11-4. 数字内核电压调节器直流规范 参数 VDDD VCCD 说明 输入电压 输出电压 电压调节器输出电容 条件 ±10%，X5R陶瓷或性能更好的电容。两个 VCCD 引脚必须短接相连，并且它们之间的走线越短 越好，请参见第 26 页上的供电系统一节 图 11-5. 模拟系统和数字系统电压调节器， VCC 与 VDD， 10 mA 负载 最小值 典型值 最大值 1.8 – 5.5 – 1.80 – 0.9 1 1.1 单位 V V F 图 11-6. 数字系统电压调节器 PSRR 与频率和 VDD 100 PSRR R, dB 80 60 Vdd=4.5V 40 Vdd=3.6V 20 Vdd=2.7V 0 0.1 1 10 100 1000 Frequency, kHz 注释： 28. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 71/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.3.2 模拟系统内核电压调节器 表 11-5. 模拟内核电压调节器直流规范 参数 VDDA VCCA 说明 输入电压 输出电压 电压调节器输出电容 条件 最小值 1.8 – 0.9 ±10%， X5R 陶瓷或性能更好的电容 典型值 – 1.80 1 最大值 5.5 – 1.1 单位 V V F 图 11-7. 模拟系统电压调节器 PSRR 与频率和 VDD 100 PSRR R, dB 80 60 40 Vdd=4.5V Vdd=3.6V 20 Vdd=2.7V 0 0.1 1 10 100 1000 Frequency, KHz 11.3.3 感应升压调节器 除非另有说明，否则这些规范的工作条件是：VBAT = 0.5 V ~ 3.6 V， VOUT = 1.8 V ~ 5.0 V， IOUT = 0 mA ~ 50 mA， LBOOST = 4.7 H ~ 22 H， CBOOST = 22 F || 3 × 1.0 F || 3 × 0.1 F， CBAT = 22 F， IF = 1.0 A （99-ball WLCSP 封装除外）。 有关 99-ball WLCSP 封装中采用升压功能的信息，请联系赛普拉斯以得到支持。除非另有说明，否则所有图表中的值均为典型值。 表 11-6. 电感升压调节器直流规范 参数 VOUT 说明 升压器输出电压 [29] VBAT 升压器输入电压 [30] 文档编号：001-91764 版本 *B 条件 在 BOOST_CR0 寄存器中， vsel = 1.8 V 在 BOOST_CR0 寄存器中， vsel = 1.9 V 在 BOOST_CR0 寄存器中， vsel = 2.0 V 在 BOOST_CR0 寄存器中， vsel = 2.4 V 在 BOOST_CR0 寄存器中， vsel = 2.7 V 在 BOOST_CR0 寄存器中， vsel = 3.0 V 在 BOOST_CR0 寄存器中， vsel = 3.3 V 在 BOOST_CR0 寄存器中， vsel = 3.6 V 在 BOOST_CR0 寄存器中， vsel = 5.0 V IOUT = 0 mA ~ 5 mA vsel = 1.8 V ~ 2.0 V， TA = 0°C ~ 70°C 最小值 1.71 1.81 1.90 2.16 2.43 2.70 2.97 3.24 4.50 0.5 典型值 1.8 1.90 2.00 2.40 2.70 3.00 3.30 3.60 5.00 – 最大值 1.89 2.00 2.10 2.64 2.97 3.30 3.63 3.96 5.50 0.8 单位 V V V V V V V V V V IOUT = 0 mA–25 mA vsel = 1.8 V ~ 5.0 V[31]， TA = –10°C ~ 85°C 1.6 – 3.6 V IOUT = 0 mA–25 mA vsel = 1.8 V ~ 2.7 V， TA = –10°C ~ 85°C 0.8 – 1.6 V IOUT = 0 mA–50 mA vsel = 1.8 V ~ 3.3 V[31]， TA = –40°C ~ 85°C 1.8 – 2.5 V vsel = 1.8 V ~ 3.3 V[31]， TA = –10°C ~ 85°C 1.3 – 2.5 V vsel = 2.5 V ~ 5.0 V[31]， TA = –10°C ~ 85°C 2.5 – 3.6 V 页 72/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 11-6. 电感升压调节器直流规范 （续） 参数 IOUT 说明 输出电流 条件 电感峰值电流 IQ 静态电流 典型值 最大值 单位 TA = 0°C ~ 70°C VBAT = 0.5 V ~ 0.8 V 0 – 5 mA TA = –10°C ~ 85°C VBAT = 1.6 V ~ 3.6 V 0 – 15 mA VBAT = 0.8 V ~ 1.6 V 0 – 25 mA VBAT = 1.3 V ~ 2.5 V 0 – 50 mA VBAT = 2.5 V ~ 3.6 V 0 – 50 mA TA = –40°C ~ 85°C ILPK 最小值 VBAT = 1.8 V ~ 2.5 V 0 – 50 mA – – 700 mA 升压活动模式 – 250 – A 升压睡眠模式， IOUT < 1 A – 25 – A RegLOAD 负载调节 – – 10 % RegLINE 线路调节 – – 10 % 注释： 29. 中列出的 vsel 选项被特性化表示。其他 vsel 选项均有效，并由设计保证。 30. 在所有有效的 VBAT 条件下 （包括 VBAT 下降至 0.5 V），升压器会启动。 31. 如果 VBAT 大于或等于 VOUT 升压设置，则 VOUT 将小于 VBAT （这是因为升压电路中的电阻损耗）。 文档编号：001-91764 版本 *B 页 73/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 11-7. 升压电路的推荐外部组件 参数 LBOOST 说明 条件 升压电感 额定值为 4.7 H 最小值 3.7 典型值 4.7 最大值 5.7 单位 H 额定值为 10 H 8.0 10.0 12.0 H 17.0 22.0 27.0 H 17.0 26.0 31.0 F 电池滤波电容 17.0 22.0 27.0 F 肖特基 （Schottky）二极管的正向电 流平均值 1.0 – – A 肖特基反向电压 20.0 – – V 额定值为 22 H CBOOST VDDD、VDDA、VDDIO 的电容总和 CBAT IF VR [32] 图 11-8. 在 VBAT 与 VOUT 范围内的 TA 值 图 11-9. 在 VBAT 与 VOUT 范围内的 IOUT 值 ± µ& ± & P$ ± ± & & 9%$79 9%$79 P$ P$ 1R%RRVW P$ ±& 1R%RRVW 92879 P$ 92879 图 11-10. 在 VBAT 与 VOUT 范围内的 LBOOST 值 + + ,287 P$++ ,287 P$+ 9%$79 + + + + + + + 1R%RRVW + 92879 注释： 32. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 74/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 11-11. 效率与 VBAT， LBOOST = 4.7 µH [33] 图 11-12. 效率与 VBAT， LBOOST = 10 µH [33] 100% 95% Vout = 1.8 V 95% 90% Vout = 2.4 V 90% 85% Vout = 3.3 V 85% 80% % Efficiency % Efficiency 100% Vout = 5.0 V 80% 75% Vout = 1.8 V 70% Vout = 2.4 V 65% 65% Vout = 3 3.3 3V 60% 60% Vout = 5.0 V 55% 55% 75% 70% 50% 50% 0 0.5 1 1.5 2 2.5 3 3.5 0 4 0.5 1 1.5 2 2.5 3 3.5 4 VBAT, V VBAT, V 图 11-13. 效率与 VBAT， LBOOST = 22 µH [33] 图 11-14. VRIPPLE 与 VBAT [33] 100% 300 95% 250 90% 200 VRIPPLE, mV % Efficiency 85% 80% Vout = 1.8 V 75% Vout = 2.4 V 70% 150 Lboost = 4.7 uH 100 Lboost = 10 uH Vout = 3.3 V 65% Lboost = 22 uH 50 60% 55% 0 0 50% 0 0.5 1 1.5 2 2.5 3 3.5 4 0.5 1 1.5 2 2.5 3 3.5 4 VBAT, V VBAT, V 注释： 33. 典型示例。根据外部组件的选择、 PCB 布局以及其它设计参数的不同，实际的值也不一样。 文档编号：001-91764 版本 *B 页 75/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.4 输入和输出 除非另有说明，否则这些规范的适用条件是 –40 °C TA 105 °C 且 TJ 120 °C。除非另有说明，否则这些规范的适用范围为 1.71 V ~ 5.5 V。除非另有说明，否则所有图表中的值均为典型值。 当电源上升时，各个 GPIO 引脚及其 VDDIO 电源之间有低阻抗连接。这导致引脚电压跟踪 VDDIO，直至 VDDIO 和 VDDA 都达到 IPOR 电压，最高可达 1.45 V。当达到 IPOR 电压时，低阻抗连接不再存在，且引脚更改为其正常 NVL 设置。 另外，如果VDDA 小于VDDIO，GPIO和VDDA 间会存在一个低阻抗路径。因此，GPIO一直跟踪VDDA，直到VDDA 大于或等于VDDIO 为止。 11.4.1 GPIO 表 11-8. GPIO 直流规范 参数 VIH 输入高电平阈值 说明 CMOS 输入， PRT[x]CTL = 0 条件 VIL 输入低电平阀值 CMOS 输入， PRT[x]CTL = 0 VIH 输入高电平阈值 VIH 最小值 典型值 0.7 VDDIO – 最大值 – 单位 V – – 0.3 VDDIO V LVTTL 输入， PRT[x]CTL = 1， VDDIO < 2.7 V 0.7 VDDIO – – V 输入高电平阀值 LVTTL 输入， PRT[x]CTL = 1， VDDIO 2.7 V 2.0 – – V VIL 输入低电平阀值 LVTTL 输入， PRT[x]CTL = 1， VDDIO < 2.7 V – – 0.3 VDDIO V VIL 输入低电平阀值 LVTTL 输入， PRT[x]CTL = 1， VDDIO 2.7 V – – 0.8 V VOH 输出高电平电压 当 VDDIO = 3.3 V 时， IOH = 4 mA VDDIO – 0.6 – – V 当 VDDIO = 1.8 V 时， IOH = 1 mA VDDIO – 0.5 – – V 当 VDDIO = 3.3 V 时， IOL = 8 mA – – 0.6 V 当 VDDIO = 3.3 V 时， IOL = 3 mA – – 0.4 V VOL 输出低电平电压 当 VDDIO = 1.8 V 时， IOL = 4 mA – – 0.6 V 3.5 5.6 8.5 k 3.5 5.6 8.5 k 25 °C， VDDIO = 3.0 V – – 2 nA P0.0、 P0.1、 P0.2、 P3.6、 P3.7 – 17 20 pF P0.3、 P0.4、 P3.0、 P3.1、 P3.2 – 10 15 pF – 7 12 pF – 5 9 pF VH 输入电压迟滞 （施密特触发器） [34] – 40 – mV Idiode 通过保护二极管到达 VDDIO 和 VSSIO 的导通电流 – – 100 A Rglobal 连接到模拟全局总线的电阻引脚 25 °C， VDDIO = 3.0 V – 320 – Rmux 连接到模拟复用器总线的电阻引脚 25 °C， VDDIO = 3.0 V – 220 – 上拉电阻 Rpulldown 下拉电阻 IIL 输入漏电流 （绝对值） [34] Rpullup CIN 输入电容 [34] P0.6、 P0.7、 P15.0、 P15.6、 所有其他 GPIO P15.7[35] 注释： 34. 基于器件特性 （未经过生产测试）。 35. 有关 PSoC 振荡器的设计信息，请参考应用笔记 AN54439 — PSoC® 3 和 PSoC 5 外部振荡器。 文档编号：001-91764 版本 *B 页 76/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 11-15. GPIO 输出高电平和电流 图 11-16. GPIO 输出低电压和电流 表 11-9. GPIO 交流规范 [36] 条件 最小值 典型值 最大值 单位 TriseF 参数 快速强驱动模式下的上升时间 说明 VDDIO = 3.3 V，Cload = 25 pF – – 6 ns TfallF 快速强驱动模式下的下降时间 VDDIO = 3.3 V，Cload = 25 pF – – 6 ns TriseS 低速强驱动模式下的上升时间 VDDIO = 3.3 V，Cload = 25 pF – – 60 ns TfallS 低速强驱动模式下的下降时间 VDDIO = 3.3 V，Cload = 25 pF – – 60 ns 2.7 V < VDDIO < 5.5 V，快速强驱动模式 90/10% VDDIO，Cload = 25 pF – – 33 MHz 1.71 V < VDDIO < 2.7 V，快速强驱动模式 90/10% VDDIO，Cload = 25 pF – – 20 MHz 3.3 V < VDDIO < 5.5 V，低速强驱动模式 90/10% VDDIO，Cload = 25 pF – – 7 MHz 1.71 V < VDDIO < 3.3 V，低速强驱动模式 90/10% VDDIO，Cload = 25 pF – – 3.5 MHz GPIO 输入工作频率 90/10% VDDIO – – 33 MHz GPIO 输出工作频率 Fgpioout Fgpioin 注释： 36. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 77/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.4.2 SIO 表 11-10. SIO 直流规范 参数 说明 Vinmax 最大输入电压 Vinref 输入参考电压 （差分输入模式） 条件 最小值 典型值 最大值 单位 有关 Vddio 和 VDDD 的所有容限值信 息，请参见第 67 页上的最大绝对额 定值 – – 5.5 V 0.5 – 0.52 VDDIO V 输出参考电压 （稳压输出模式） Voutref VDDIO > 3.7 1 – VDDIO – 1 V VDDIO < 3.7 1 – VDDIO – 0.5 V CMOS 输入 0.7 VDDIO – – V SIO_ref + 0.2 – – V CMOS 输入 – – 0.3 VDDIO V 禁用迟滞 – – SIO_ref – 0.2 V VDDIO – 0.4 – – V IOH = 1 mA SIO_ref – 0.65 – SIO_ref + 0.2 V IOH = 0.1 mA SIO_ref – 0.3 – SIO_ref + 0.2 V 无负载， IOH = 0 SIO_ref – 0.1 – SIO_ref + 0.1 V VDDIO = 3.30 V， IOL = 25 mA – – 0.8 V VDDIO = 3.30 V， IOL = 20 mA – – 0.4 V VDDIO = 1.80 V， IOL = 4 mA – – 0.4 V 输入高电平阈值 VIH GPIO 模式 差分输入模式 [37] 禁用迟滞 输入低电平阈值 VIL GPIO 模式 差分输入模式 [37] 输出高电平电压 非稳压模式 VOH VOL 稳压模式 IOH = 4 mA， VDDIO = 3.3 V [37] 输出低电平电压 上拉电阻 3.5 5.6 8.5 k Rpulldown 上拉电阻 3.5 5.6 8.5 k Rpullup IIL CIN VH Idiode 输入漏电流 （绝对值） [38] VIH < Vddsio 25 °C，Vddsio = 3.0 V，VIH = 3.0 V – – 14 nA VIH > Vddsio 25 °C， Vddsio = 0 V， VIH = 3.0 V – – 10 A – – 9 pF 单端模式 （GPIO 模式） – 115 – mV 差分模式 – 50 – mV – – 100 A 输入电容 [38] 输入电压迟滞 （施密特触发器） [38] 通过保护二极管到达VSSIO的导通电流 注释： 37. 有关 SIO 参考电压的更多信息，请参见第 35 页上的图 6-9 和第 38 页上的图 6-12。 38. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 78/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 11-17. SIO 输出高电压和电流，非稳压模式 图 11-18. SIO 输出低电压和电流，非稳压模式 图 11-19. SIO 输出高电平和电流，稳压模式 文档编号：001-91764 版本 *B 页 79/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 11-11 SIO 交流规范 [39] 参数 TriseF 快速强驱动模式下的上升时间 （90/10%） Cload = 25 pF， VDDIO = 3.3 V 说明 条件 最小值 – 典型值 – 最大值 12 单位 ns TfallF 快速强驱动模式下的下降时间 （90/10%） Cload = 25 pF， VDDIO = 3.3 V – – 12 ns TriseS 慢速强驱动模式下的上升时间 （90/10%） Cload = 25 pF， VDDIO = 3.0 V – – 75 ns TfallS 慢速强驱动模式下的下降时间 （90/10%） Cload = 25 pF， VDDIO = 3.0 V – – 60 ns SIO 输出工作频率 Fsioout Fsioin 2.7 V < VDDIO < 5.5 V，非稳压输出 （GPIO）模式，快速强驱动模式 90/10% VDDIO， Cload = 25 pF – – 33 MHz 1.71 V < VDDIO < 2.7 V，非稳压输出 （GPIO）模式，快速强驱动模式 90/10% VDDIO， Cload = 25 pF – – 16 MHz 3.3 V < VDDIO < 5.5 V，非稳压输出 （GPIO）模式，慢速强驱动模式 90/10% VDDIO， Cload = 25 pF – – 5 MHz 1.71 V < VDDIO < 3.3 V，非稳压输出 （GPIO）模式，慢速强驱动模式 90/10% VDDIO， Cload = 25 pF – – 4 MHz 2.7 V < VDDIO < 5.5 V，稳压输出模式， 快速强驱动模式 输出电压连续切换到 25 pF 电容器内 – – 20 MHz 1.71 V < VDDIO < 2.7 V，稳压输出模式， 输出电压连续切换到 25 pF 电容器内 快速强驱动模式 – – 10 MHz 1.71 V < VDDIO < 5.5 V，稳压输出模式， 输出电压连续切换到 25 pF 电容器内 慢速强驱动模式 – – 2.5 MHz – – 33 MHz SIO 输入工作频率 1.71 V < VDDIO < 5.5 V 90/10% VDDIO 注释： 39. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 80/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 11-20. SIO 输出上升和下降时间，快速强驱动模式， VDDIO = 3.3 V， 25 pF 负载 图 11-21. SIO 输出上升和下降时间，低速强驱动模式， VDDIO = 3.3 V， 25 pF 负载 表 11-12. SIO 比较器规范 [40] 参数 Vos 说明 偏移电压 TCVos 随着温度变化的偏移电压漂移 CMRR 共模抑制比 Tresp 响应时间 文档编号：001-91764 版本 *B 条件 最小值 典型值 最大值 单位 mV VDDIO = 2 V – – 68 VDDIO = 2.7 V – – 72 VDDIO = 5.5 V – – 82 – – 250 V/°C VDDIO = 2 V 30 – – dB VDDIO = 2.7 V 35 – – VDDIO = 5.5 V 40 – – – – 30 ns 页 81/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.4.3 USBIO 在 GPIO 模式下操作时，使用 VDDD 的标准范围，请参考第 68 页上的器件级规范 。 表 11-13. USBIO 直流规范 参数 Rusbi USB D+ 上拉电阻 [40] 总线空闲 最小值 0.900 典型值 – 最大值 1.575 单位 k Rusba USB D+ 上拉电阻 [40] 接收通信时 1.425 – 3.090 k Vohusb 静态输出高电平电压 [40] 15 k ±5% 到 VSS，内部上拉电阻使能 Volusb 静态输出低电平电压 [40] Vihgpio Vilgpio Vohgpio Volgpio 说明 条件 2.8 – 3.6 V – – 0.3 V 1.5 – – V 2 – – V VDDD = 5.0 V 2 – – V 输入低电平电压， GPIO 模式 [40] VDDD = 1.8 V VDDD = 3.3 V – – 0.8 V – – 0.8 V VDDD = 5.0 V – – 0.8 V 输出高电平电压， GPIO 模式 [40] IOH = 4 mA， VDDD = 1.8 V 1.6 – – V IOH = 4 mA， VDDD = 3.3 V 3.1 – – V IOH = 4 mA， VDDD = 5.0 V 15 k ±5% 到 Vss，内部上拉电阻处于使能状态 [40] VDDD = 1.8 V 输入高电平电压， GPIO 模式 VDDD = 3.3 V 4.2 – – V 输出低电平电压， GPIO 模式 [40] IOL = 4 mA， VDDD = 1.8 V – – 0.3 V IOL = 4 mA， VDDD = 3.3 V – – 0.3 V IOL = 4 mA， VDDD = 5.0 V |(D+)–(D–)| – – 0.3 V – – 0.2 V 0.8 – 2.5 V Vdi 差分输入灵敏度 Vcm 差分共模输入范围 Vse 单端接收器阈值 Rps2 PS/2 上拉电阻 [40] 处于 PS/2 模式，且 PS/2 上拉电阻使能 Rext 外部 USB 串联电阻 [40] 与每个 USB 引脚串联 Zo USB 驱动器输出阻抗 [40] 包括 Rext CIN USB 收发器输入电容 IIL[40] 输入漏电流 （绝对值） [40] 25 °C， VDDD = 3.0 V 0.8 – 2 V 3 – 7 k 21.78 （–1%） 28 22 – 22.22 （+1%） 44 – – 20 pF – – 2 nA 注释： 40. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 82/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 11-22. USBIO 输出高电平和电流， GPIO 模式 图 11-23. USBIO 输出上升和下降时间， GPIO 模式， VDDD = 3.3 V， 25 pF 负载 表 11-14. USBIO 直流规范 [41] 参数 Tdrate 全速数据速率平均比特率 Tjr1 下一次跃变的接收器数据抖动容限 –8 – 8 ns Tjr2 成对跃变的接收器数据抖动容限 –5 – 5 ns Tdj1 下一次跃变的驱动器差分抖动 –3.5 – 3.5 ns Tdj2 成对跃变的驱动器差分抖动 –4 – 4 ns Tfdeop 差分跃变与 SE0 跃变的源抖动 –2 – 5 ns Tfeopt EOP 的源 SE0 间隔时间 160 – 175 ns Tfeopr EOP 的接收器 SE0 间隔时间 82 – – ns Tfst 差分跃变期间 SE0 间隔的时间 – – 14 ns Fgpio_out GPIO 模式下的输出工作频率 3 V ≤ VDDD ≤ 5.5 V – – 20 MHz VDDD = 1.71 V – – 6 MHz Tr_gpio 说明 条件 上升时间，GPIO 模式，10%/90% VDDD VDDD > 3 V， Cload = 25 pF VDDD = 1.71 V， Cload = 25 pF Tf_gpio 下降时间，GPIO 模式，90%/10% VDDD VDDD > 3 V， Cload = 25 pF VDDD = 1.71 V， Cload = 25 pF 最小值 12 – 0.25% 典型值 最大值 12 12 + 0.25% 单位 MHz – – 12 ns – – 40 ns – – 12 ns – – 40 ns 注释： 41. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 83/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 11-24. USBIO 输出低电平和电流， GPIO 模式 表 11-15. USB 驱动器交流规范 [42] 参数 说明 Tr 转换上升时间 Tf 转换下降时间 TR 上升 / 下降时间匹配 Vcrs 输出信号交叉的电压 条件 最小值 – 典型值 – 最大值 20 单位 ns – VUSB_5， VUSB_3.3，请参见第 114 页上的 USB 直流规范 90% – 20 ns – 111% 1.3 – 2 V 典型值 – 最大值 – 单位 V 11.4.4 XRES 表 11-16. XRES 直流规范 参数 说明 VIH 输入高电平阈值 最小值 0.7 VDDIO VIL 输入低电平阈值 – – 0.3 VDDIO V 3.5 5.6 8.5 kΩ – 3 Rpullup 上拉电阻 CIN 输入电容 [42] 条件 （施密特触发器） [42] VH 输入电压迟滞 Idiode 通过保护二极管到达 VDDIO 和 VSSIO 的 导通电流 pF – 100 – mV – – 100 A 最小值 1 典型值 – 最大值 – 单位 s 表 11-17. XRES 交流规范 [42] 参数 TRESET 说明 复位脉冲宽度 条件 注释： 42. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 84/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.5 模拟外设 除非另有说明，否则这些规范的适用条件是 –40 °C TA 105 °C 且 TJ 120 °C。除非另有说明，否则这些规范的适用范围为 1.71 V ~ 5.5 V。 11.5.1 运算放大器 表 11-18. 运算放大器直流规范 参数 VI Vos 说明 条件 输入电压范围 最小值 VSSA 典型值 – 最大值 VDDA 单位 V 输入偏移电压 – – 2.5 mV – – 2 mV – – ±30 V / °C – – ±0.1 % 工作温度范围为 –40 °C 至 70 °C Ge1 温度与输入偏移电压漂移 功耗模式 = 高 Rload = 1 k 增益误差，单位增益缓冲区模式 Cin 输入电容 Vo 输出电压范围 Iout TCVos 从引脚路由 – – 18 pF VSSA + 0.05 – VDDA –0.05 V 输出电流功能，源电流或灌电流 VSSA + 500 mV ≤ VOUT ≤ VDDA –500 mV， VDDA > 2.7 V 25 – – mA VSSA + 500 mV VOUT VDDA –500 mV， 1.7 V = VDDA 2.7 V 16 – – mA 功耗模式 = 最低 – 250 400 A 功耗模式 = 低 – 250 400 A 功耗模式 = 中等 – 330 950 A 功耗模式 = 高 – 1000 2500 A 1 mA，源电流或灌电流， 功耗模式 = 高 静态电流 [43] Idd CMRR 共模抑制比 [43] PSRR 电源抑制比 [43] IIB 输入偏置电流 [43] 80 – – dB VDDA 2.7 V 85 – – dB VDDA < 2.7 V 70 – – dB 25°C – 10 – pA 图 11-25. 运算放大器 Vos 柱状图， 7020 个样本 /1755 器件， 30 °C， VDDA = 3.3 V 图 11-26. 运算放大器 Vos 与温度， VDDA = 5 V 0.2 20 18 0.1 16 Vos, mV 14 % 12 10 8 0 -0.1 6 -0.2 4 2 -0.3 0.5 0.4 0.3 0.2 0.1 0 -0.1 -0.2 -0.3 -0.4 -0.5 0 -40 -20 0 20 40 60 80 100 Temperature, °C Vos, mV 注释： 43. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 85/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 11-27. 运算放大器 Vos 与 Vcommon 和 VDDA， 25 °C 图 11-28. 运算放大器输出电压与负载电流和温度，高功耗模式， Vdda = 2.7 V 3 0.3 2.5 0.25 2 Vdda = 5 5.5 5V 0 15 0.15 Vdda = 2.7 V 0.1 Vdda = 1.7 V 0.05 Vo out, V Vos, mV 0.2 Vin = 2.7 V 1.5 Vin = 0 V 1 0.5 0 0 1 2 3 4 5 6 Vcommon, V 0 0 5 10 15 Iload, Source / Sink, mA 20 25 图 11-29. 运算放大器工作电流与 Vdda 和功耗模式 1 Current, mA 0.8 0.6 0.4 0.2 0 1 2 High Power Mode 文档编号：001-91764 版本 *B 3 VDDA, V Medium 4 5 Low, Minimum 页 86/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 11-19. 运算放大器交流规范 [44] 参数 GBW 说明 增益带宽积 SR 转换速率， 20% - 80% en 输入噪声密度 条件 功耗模式 = 最低， Cload = 15 pF 功耗模式 = 低， Cload = 15 pF 功耗模式 = 中等， Cload = 200 pF 功耗模式 = 高， Cload = 200 pF 功耗模式 = 最低， Cload = 15 pF 功耗模式 = 低， Cload = 15 pF 功耗模式 = 中等， Cload = 200 pF 功耗模式 = 高， Cload = 200 pF 功耗模式 = 高， Vdda = 5 V， 频率 = 100 kHz 图 11-30. 运算放大器噪声与频率，功耗模式 = 高， Vdda = 5 V 典型值 最大值 单位 – – MHz – – MHz – – MHz – – MHz – – V/s – – V/s – – V/s – – V/s 45 – nV/sqrtHz 图 11-31. 运算放大器阶跃响应，上升 1000 1.2 Input and Outp put Signals, V nV/sq qrtHz 最小值 1 2 1 3 1.1 1.1 0.9 3 – 100 1 0.8 06 0.6 Input 0.4 Output 0.2 10 0.01 0.1 1 10 100 1000 0 -1 Frequency, kHz -0.5 0 Time, μs 0.5 1 图 11-32. 运算放大器阶跃响应，下降 Input and Outpu ut Signals, V 1.2 1 0.8 Input p 06 0.6 Output 0.4 0.2 0 -1 -0.5 0 Time, μs 0.5 1 注释： 44. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 87/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.5.2 Delta-Sigma 模数转换器 除非另有指定，否则运行条件均为： 在连续采样模式下运行 分辨率 = 16 至 20 位，则 fclk = 3.072 MHz ；分辨率 = 8 至 15 位，则 fclk = 6.144 MHz 参考电压 = 1.024 V 的内部参考在 P3.2 或 P0.3 上设有旁路 除非另有指定，否则所有图表中的值均为典型值 表 11-20. 20 位 Delta-Sigma ADC 的直流规范 参数 说明 条件 分辨率 通道数量 （单端） 最小值 8 典型值 – 最大值 20 单位 – – GPIO 数量 位 – – 通道数量 （差分） 差分对由一对 GPIO 组成 – – 单调性 有 – – GPIO 数量 /2 – Ge 增益误差 已缓冲，缓冲器增益 = 1， 范围 = ±1.024 V， 16 位模式， 25 °C – – ±0.4 % Gd 增益漂移 已缓冲，缓冲器增益 = 1， 范围 = ±1.024 V， 16 位模式 – – 50 ppm/° C 已缓冲， 16 位模式，全压范围 – – ±0.2 mV Vos 输入偏移电压 已缓冲， 16 位模式， VDDA = 1.8 V ±5%，温度 = 25 °C – – ±0.1 mV TCVos 温度系数，输入偏移电压 缓冲区增益 = 1， 16 位模式， 范围 = ±1.024 V – – 1 V/°C 输入电压范围，单端 [45] VSSA – VDDA V 输入电压范围，差分，未缓冲 [45] VSSA – VDDA V VSSA – VDDA – 1 V 90 – – dB 85 – – 80 – – 输入电压范围，差分，已缓冲 [45] PSRRb 电源抑制比，已缓冲 [45] 缓冲器增益 = 1， 16 位模式， 范围 = ±1.024 V CMRRb 共模抑制比，已缓冲 [45] 缓冲区增益 = 1， 16 位模式， 范围 = ±1.024 V TA ≤ 105 °C – dB 积分非线性 [45] 范围 = ±1.024 V，未缓冲 – – ±32 LSB DNL20 微分非线性 [45] 范围 = ±1.024 V，未缓冲 – – ±1 LSB INL16 积分非线性 [45] 范围 = ±1.024 V，未缓冲 – – ±2 LSB DNL16 微分非线性 [45] 范围 = ±1.024 V，未缓冲 – – ±1 LSB INL12 积分非线性 [45] 范围 = ±1.024 V，未缓冲 – – ±1 LSB DNL12 微分非线性 [45] 范围 = ±1.024 V，未缓冲 – – ±1 LSB INL8 积分非线性 [45] 范围 = ±1.024 V，未缓冲 – – ±1 LSB DNL8 微分非线性 [45] 范围 = ±1.024 V，未缓冲 – – ±1 LSB Rin_Buff ADC 输入电阻 使用输入缓冲区 10 – – M 旁路输入缓冲器， 16 位模式， 范围 = ±1.024 V – 74[46] – k INL20 Rin_ADC16 ADC 输入电阻 注释： 45. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 88/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 11-20. 20 位 Delta-Sigma ADC 的直流规范 （续） 参数 说明 条件 旁路输入缓冲器， 12 位模式， 范围 = ±1.024 V Rin_ADC12 ADC 输入电阻 Rin_ExtRef ADC 外部参考输入电阻 Vextref 电流消耗 IDD_20 IDD_16 IDD_12 ADC 外部参考输入电压，另请参见 引脚 P0[3]、 P3[2] 中的内部参考 第93页上的电压参考 最小值 典型值 最大值 单位 – 148[46] – k – 70[46、 47] – k 0.9 – 1.3 V 1.5 mA IDDA + IDDD 电流消耗， 20 位 [48] 187 sps，未缓冲 – – 位 [48] 48 ksps，未缓冲 – – 1.5 mA 192 ksps，未缓冲 – – 1.95 mA 384 ksps，未缓冲 – – 1.95 mA – – 2.5 mA 最小值 – 典型值 – 最大值 4 单位 – – 0.0032 样本 % IDDA + IDDD 电流消耗， 16 IDDA + IDDD 电流消耗， 12 位 IDD_8 IDDA + IDDD 电流消耗， 8 位 IBUFF 缓冲器电流消耗 [48] [48] [48] 表 11-21. Delta-Sigma ADC 的交流规范 参数 说明 条件 启动时间 THD 总谐波失真 [48] 缓冲区增益 = 1， 16 位模式， 范围 = ±1.024 V 20 位分辨率模式 SR20 采样率 [48] 范围 = ±1.024 V，未缓冲 7.8 – 187 sps 范围 = ±1.024 V，未缓冲 – 40 – Hz 范围 = ±1.024 V，未缓冲 2 – 48 ksps 下的输入带宽 范围 = ±1.024 V，未缓冲 SINAD16int 信噪比， 16 位，内部参考电压 [48] 范围 = ±1.024 V，未缓冲 TA ≤ 105 °C – 11 – kHz 81 – – dB 77 – – SINAD16ext 信噪比， 16 位，外部参考电压 [48] 范围 = ±1.024 V，未缓冲 84 – – dB 12 位分辨率模式 SR12 采样率，连续采样，高功耗 [48] 范围 = ±1.024 V，未缓冲 4 – 192 ksps 范围 = ±1.024 V，未缓冲 SINAD12int 信噪比， 12 位，内部参考电压 [48] 范围 = ±1.024 V，未缓冲 – 44 – kHz 66 – – dB 8 位分辨率模式 SR8 采样率，连续采样，高功耗 [48] 8 – 384 ksps 范围 = ±1.024 V，未缓冲 – 88 – kHz 范围 = ±1.024 V，未缓冲 43 – – dB BW20 最大采样率 [48] 下的输入带宽 16 位分辨率模式 SR16 采样率 [48] BW16 BW12 BW8 SINAD8int 最大采样率 [48] 最大采样率下的输入带宽 [48] 最大采样率下的输入带宽 信噪比， 8 [48] 位，内部电压参考 [48] 范围 = ±1.024 V，未缓冲 注释： 46. 通过在 ADC 输入上使用开关电容，可建立有效的输入电阻。如果增益和位数量保持不变，电阻将与时钟频率成反比。该值是通过计算得出的，而不是测量得出。 有关更多信息，请参见 《技术参考手册》。 47. 建议使用带有小于 100 的输出阻抗的外部参考器件，如 LM185/285/385 系列。建议使用一个 1 µF 的电容。更多有关信息，请参考 AN61290 — PSoC® 3 和 PSoC 5LP 硬件设计注意事项。 48. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 89/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 11-22. Delta-sigma 模数转换器采样率，范围 = ±1.024 V 连续采样 分辨率 （单位为位） 多样本采样 最小值 8000 8 最大值 384000 最小值 1911 最小值 1829 最大值 87771 9 6400 307200 1543 74024 1489 71441 10 5566 267130 1348 64673 1307 62693 11 4741 227555 1154 55351 1123 53894 12 4000 192000 978 46900 956 45850 13 3283 157538 806 38641 791 37925 14 2783 133565 685 32855 674 32336 15 2371 113777 585 28054 577 27675 16 2000 48000 495 11861 489 11725 17 500 12000 124 2965 282 6766 18 125 3000 31 741 105 2513 19 16 375 4 93 15 357 20 8 187.5 2 46 8 183 图 11-33. Delta-sigma ADC IDD 与 sps，范围 = ±1.024 V， 连续采样模式，旁路输入缓冲区 图 11-34. Delta-sigma ADC 噪声柱状图，1000 件样本，20 位， 187 sps，外部参考， VIN = VREF/2，范围 = ±1.024 V 15 2 10 % 1.5 1 5 16 bit 1 10 100 Sample Rate, Ksps 1000 图 11-35. Delta-Sigma ADC 噪声柱状图， 1000 个样本， 16 位， 48 ksps，外部基准， VIN = VREF/2，范围 = ±1.024 V 264614 264612 264610 264608 264606 264604 264602 264600 264598 264596 264588 0 264594 0 12 bit 264592 0.5 264590 Curren nt, mA 多样本 （加速）采样 最大值 91701 Code, 20bit 图 11-36. Delta-Sigma ADC 噪声柱状图， 1000 个样本， 16 位， 48 ksps，内部基准， VIN = VREF/2，范围 = ±1.024 V 30 25 25 20 20 % Counts, 16 bit 文档编号：001-91764 版本 *B 16172 16171 16170 16169 16168 16167 16166 16165 16164 16163 16162 16161 16160 16159 16169 16168 16167 16166 16165 16164 16163 16162 16161 16160 16159 0 16158 0 16157 5 16156 5 16158 10 10 16157 % 15 15 Counts, 16 bit 页 90/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 11-23. 16 位、内部参考、单端模式下 Delta-sigma ADC RMS 噪声对相应输入范围和采样率的计数 采样率 （SPS） 输入电压范围 2000 0 到 VREF 1.52 0 至 2xVREF 0.80 0 至 VDDA 1.57 0 至 6xVREF 1.38 3000 1.63 0.87 1.64 1.43 6000 1.59 0.88 1.65 1.42 12000 1.59 0.85 1.62 1.40 24000 1.60 0.84 1.60 1.39 48000 1.57 0.83 1.57 1.36 表 11-24. 16 位、内部参考、差分模式下 Delta-sigma ADC RMS 噪声对相应输入范围和采样率的计数 采样率 （SPS） 输入电压范围 ± VREF ± VREF/2 ± VREF/4 ± VREF/8 ± VREF/16 2000 0.81 1.01 1.15 1.38 2.55 4000 0.84 1.05 1.17 1.42 2.76 8000 0.83 1.04 1.18 1.48 2.83 15625 0.85 1.08 1.18 1.50 2.87 32000 0.84 1.05 43750 0.83 1.06 48000 0.82 表 11-25. 20 位，外部参考，单端模式下 Delta-sigma ADC RMS 噪声在相应输入范围和采样率变化时的计数 采样率 VSSA_to_VREF 输入电压范围 VSSA_to_2*VREF VSSA_to_VDDA VSSA_to_6*VREF 8 1.53 1.00 1.63 1.62 23 1.84 0.99 2.14 1.52 45 1.82 0.96 1.91 1.57 90 1.83 0.99 1.98 1.76 187 1.87 0.98 1.92 1.61 文档编号：001-91764 版本 *B 页 91/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 11-26. 20 位、外部参考、差分 [49] 模式下 Delta-sigma ADC RMS 噪声对相应输入范围和采样率的计数 采样率 （SPS） ± VREF 输入电压范围 ± VREF/4 ± VREF/2 ± VREF/16 8 1.01 1.03 1.31 1.78 3.57 12 0.99 1.21 1.45 1.80 3.61 23 0.94 1.26 1.69 2.91 3.92 45 1.06 1.35 1.70 2.07 3.83 0.95 2.20 3.96 187 0.96 图 11-38. Delta-sigma ADC INL 与输出代码，16 位，48 ksps， 25 °C VDDA = 3.3 V 1 0.25 0.5 INL, LSB 0.5 0 0 -1 Code, 16 bit 32768 -0.5 0 -0.5 -32768 -0.25 Code, 16 bit 32768 1.35 1.36 0 1.08 1.02 -32768 61 170 图 11-37. Delta-sigma ADC DNL 与输出代码， 16 位， 48 ksps， 25 °C VDDA = 3.3 V DNL, LSB ± VREF/8 注释： 49. RMS 噪声 （单位为伏）等于输入范围 （单位为伏）乘以噪声值 （单位为计数），然后除以 2^ 位数。 RMS 噪声 = （输入范围 × 噪声计数 ) / 2^ 位数。 文档编号：001-91764 版本 *B 页 92/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.5.3 电压参考 表 11-27. 参考电压规范 请在第 88 页上的 Delta-Sigma 模数转换器 中参见 ADC 外部参考电压的规范。 参数 说明 [50] 高精度参考电压 VREF 条件 最小值 初始调整， 25°C 典型值 最大值 1.023 1.024 1.025 （–0.1%） （+0.1%） 单位 V 芯片装配到典型的 PCB 后， 典型 （非优化）的电路板布局和 250°C –40°C 经过回流焊。 回流焊。执行汇编后，可能对器件进行 25°C 校准，以提高其性能。 85°C – ±0.5 – % – ±0.2 – % – ±0.2 – % 105°C – ±0.3 – % – – 30 ppm/°C – 100 – ppm/Khr – 100 – ppm 温度漂移 [51] 长期漂移 [51] 热循环漂移 （稳定性） [51] 图 11-39. Vref 与温度 图 11-40. Vref 长期漂移 1025 Vref, m mV 1024.5 1024 1.95V 1023.5 1.8V 1.71V 1023 -40 -20 0 20 40 60 80 100 Temperature, °C 注释： 50. 封装后才测量 VREF，因此，该值包含了基板和贴片的应力。 51. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 93/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.5.4 SAR ADC 表 11-28. SAR ADC 直流规范 参数 说明 条件 最小值 – 典型值 – 最大值 12 – – GPIO 数量 差分对由一对相邻的 GPIO 组成 – – – GPIO 数量 /2 – 外部参考电压 有 – – ±0.1 % – – ±2 mV 分辨率 通道数量 — 单端 通道数量 — 差分 单调性 [52] Ge 增益误差 [53] VOS 输入偏移电压 IDD 电流消耗 [52] – – 1 mA VSSA – VDDA V [52] VSSA – VDDA V 70 – – dB 电源抑制比 [52] CMRR 共模抑制比 INL 积分非线性 [52] DNL RIN 位 输入电压范围 — 单端 [52] 输入电压范围 — 差分 PSRR 单位 微分非线性 [52] 输入电阻 [52] 70 – – dB VDDA 的范围为 1.71 至 5.5 V， 采样率为 1 Msps，VREF 的范围为 1 至 5.5 V，在 ExtRef 引脚旁路 – – +2/–1.5 LSB VDDA 的范围为 2.0 至 3.6 V， 采样率为 1 Msps，VREF 的范围为 2 至 VDDA，在 ExtRef 引脚旁路 – – ±1.2 LSB VDDA 的范围为 1.71 至 5.5 V， 采样率为 500 ksps，VREF 的范围 为 1 至 5.5 V，在 ExtRef 引脚旁路 – – ±1.3 LSB VDDA 的范围为 1.71 至 5.5 V， 采样率为 1 Msps，VREF 的范围为 1 至 5.5 V，在 ExtRef 引脚旁路 – – +2/–1 LSB VDDA 的范围为 2.0 至 3.6 V， 采样率为 1 Msps，VREF 的范围为 2 至 VDDA，在 ExtRef 引脚旁路 无遗漏代码 – – 1.7/–0.99 LSB VDDA 的范围为 1.71 至 5.5 V， 采样率为 500 ksps，VREF 的范围 为 1 至 5.5 V，在 ExtRef 引脚旁路 无遗漏代码 – – +2/–0.99 LSB – 180 – k 注释： 52. 基于器件特性 （未经过生产测试）。 53. 在模拟系统总电流 Idd < 5 mA 的情况下，该值取决于所使用的封装。如果模拟系统总电流更高，建议在差分模式下使用 SAR ADC。 文档编号：001-91764 版本 *B 页 94/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 11-42. SAR ADC INL 与输出代码，旁路内部参考模式 1 1 0.5 0.5 INL, L LSB DNL, LSB 图 11-41. SAR ADC DNL 与输出代码，旁路内部参考模式 0 -0.5 0 -0.5 -1 -2048 0 2048 Code (12 bit) -1 -2048 0 2048 Code (12 bit) 图 11-43. SAR ADC IDD 与 sps， VDDA = 5 V，连续采样模式， 外部参考模式 0.5 Current, mA 0.4 0.3 0.2 0.1 0 0 250 500 750 1000 Sample Rate, ksps 文档编号：001-91764 版本 *B 页 95/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 11-29. SAR ADC 交流规范 [54] 参数 说明 条件 最小值 典型值 最大值 单位 A_SAMP_1 使用外部参考旁路电容时的采样率 – – 1 Msps A_SAMP_2 不使用旁路电容时的采样率。 参考电压 = VDD – – 500 Ksps A_SAMP_3 不使用旁路电容时的采样率。 内部参考电压 – – 100 Ksps 启动时间 – – 10 s SINAD 信噪比 68 – – dB THD 总谐波失真 – – 0.02 % 图 11-44. SAR ADC 噪声柱状图，速率为 100 ksps，无旁路的 内部参考 图 11-45. SAR ADC 噪声柱状图，速率为 1 msps，旁路内部 参考 100 100 80 80 60 % % 60 40 40 20 20 1026 1025 1024 1023 1025 1024 1023 1022 1021 Counts, 12 bit 1022 0 0 Counts, 12 bit 图 11-46. SAR ADC 噪声柱状图，速率为 1 msps，外部基准 100 80 % 60 40 20 1024 1023 1022 1021 1020 0 Counts, 12 bit 注释： 54. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 96/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.5.5 模拟全局总线 表 11-30. 模拟全局总线直流规范 参数 Rppag 说明 条件 P2[4]、AGL0、DSM INP、AGL1、 VDDA = 3.0 V P2[5][55、 57] 的引脚到引脚电阻 V = 1.71 V DDA Rppmuxbus P2[3]、amuxbusL、P2[4][55、57] 引脚到引脚电阻 的 VDDA = 3.0 V VDDA = 1.71 V 最小值 – 典型值 1500 最大值 2200 单位 – 1200 1700 – 700 1100 – 600 900 最小值 106 典型值 – 最大值 – 单位 dB – 26 – MHz 表 11-31. 模拟全局总线交流规范 参数 说明 条件 模拟走线工具的对间串扰 [56] BWag 模拟全局总线的 3 dB 带宽 [56] VDDA = 3.0 V， 25°C 注释： 55. 基于器件特性 （未经过生产测试）。 56. 从引脚 P6[4] 到 delta-sigma ADC 输入；通过计算得出的，而不是测量得出。 57. 如果 VDDA 2.7 V，且芯片处于睡眠或休眠模式，则模拟全局总线和模拟复用器总线的电阻为高。建议不要在这些情况下使用模拟全局总线和模拟复用器总线。 文档编号：001-91764 版本 *B 页 97/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.5.6 电压比较器 表 11-32. 比较器直流规范 [58] 参数 说明 快速模式下的输入偏移电压 VOS VOS 条件 出厂预设值， Vdda > 2.7 V， Vin 0.5 V 最小值 – 慢速模式下的输入偏移电压 出厂预设值， Vin 0.5 V – 快速模式下的输入偏移电压 [59] 自定义调整 – 低速模式下的输入偏移电压 [59] 自定义调整 VOS 超低功耗模式下的输入偏移电压 TCVos 温度系数，输入偏移电压 典型值 最大值 10 单位 mV 9 mV – 4 mV – – 4 mV – ±12 – mV VCM = VDDA / 2，快速模式 – 63 85 V/°C VCM = VDDA / 2，低速模式 – 15 20 VHYST 迟滞 迟滞使能模式 – 10 32 mV VICM 输入共模电压 高电流 / 快速模式 VSSA – VDDA V 低电流 / 低速模式 VSSA – VDDA V 超低功耗模式 VSSA – VDDA – 1.15 V CMRR 共模抑制比 – 50 – dB ICMP 高电流模式 / 快速模式 – – 400 A 低电流模式 / 低速模式 – – 100 A 超低功耗模式 – 6 – A 表 11-33. 比较器交流规范 [58] 参数 TRESP 响应时间，高电流模式 [59] 说明 过阈值为 50 mV，引脚到引脚测量 条件 最小值 – 典型值 75 最大值 110 单位 ns 响应时间，低电流模式 [59] 过阈值为 50 mV，引脚到引脚测量 – 155 200 ns 响应时间，超低功耗模式 [59] 过阈值为 50 mV，引脚到引脚测量 – 55 – s 注释： 58. TRM 中可以找到将自定义调节值，用于片上比较器的建议过程。 59. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 98/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.5.7 电流数模转换器 （IDAC） 所有规范都基于低阻抗 IDAC 输出引脚的使用 （参考第 12 页上的引脚说明 以了解详细信息）。有关完整的电气规范和 API，请参考 PSoC Creator 中的 IDAC 组件数据手册。 除非另有指定，否则所有图表中的值均为典型值。 表 11-34. IDAC 直流规范 参数 说明 条件 最小值 – 典型值 – 最大值 8 范围 = 2.04 mA，代码 = 255， VDDA ≥ 2.7 V， Rload = 600 – 2.04 – 位 mA 范围 = 2.04 mA，高电平模式， 代码 = 255， VDDA 2.7 V， Rload = 300 – 2.04 – mA 范围 = 255 A，代码 = 255， Rload = 600 – 255 – A 范围 = 31.875 A，代码 = 255， Rload = 600 – 31.875 – A – – LSB 分辨率 IOUT 代码 = 255 时的输出电流 单调性 Ezs 零范围误差 Eg 增益误差 TC_Eg INL 增益误差的温度系数 积分非线性 单位 – 0 有 ±1 范围 = 2.04 mA – – ±2.5 % 范围 = 255 A – – ±2.5 % 范围 = 31.875 A – – ±3.5 % 范围 = 2.04 mA – – 0.045 % / °C 范围 = 255 A – – 0.045 % / °C 范围 = 31.875 A – – 0.05 % / °C 灌电流模式，范围 = 255 A， 代码：8–255， Rload = 2.4 k， Cload = 15 pF – ±0.9 ±1 LSB 源电流模式，范围 = 255 A， 代码：8–255， Rload = 2.4 k， Cload = 15 pF – ±1.2 ±1.6 LSB 源电流模式，范围 = 31.875 A， 代码：8–255， Rload = 20 k， Cload = 15 pF[60] – ±0.9 ±2 LSB 灌电流模式，范围 = 31.875 A， 代码：8–255， Rload = 20 k， Cload = 15 pF[60] – ±0.9 ±2 LSB 源电流模式，范围 = 2.04 mA， 代码：8–255， Rload = 600 ， Cload = 15 pF[60] – ±0.9 ±2 LSB 灌电流模式，范围 = 2.04 mA， 代码：8–255， Rload = 600 ， Cload = 15 pF[60] – ±0.6 ±1 LSB 注释： 60. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 99/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 11-34. IDAC 直流规范 （续） 参数 DNL 说明 微分非线性 条件 最小值 – 典型值 ±0.3 最大值 ±1 单位 LSB 源电流模式，范围 = 255 A， Rload = 2.4 k， Cload = 15 pF – ±0.3 ±1 LSB 源电流模式，范围 = 31.875 A， Rload = 20 k， Cload = 15 pF[61] – ±0.2 ±1 LSB 灌电流模式，范围 = 31.875 A， Rload = 20 k， Cload = 15 pF[61] – ±0.2 ±1 LSB 源电流模式，范围 = 2.0 4 mA， Rload = 600 ， Cload = 15 pF[61] – ±0.2 ±1 LSB 灌电流模式，范围 = 2.0 4 mA， Rload = 600 ， Cload = 15 pF[61] – ±0.2 ±1 LSB 灌电流模式，范围 = 255 A， Rload = 2.4 k， Cload = 15 pF Vcompliance 压差电压、源电流或灌电流模式 电流最大时， Rload 与 VDDA 或 Rload与VSSA、VDIFF、VDDA 的压差 1 – – V IDD 工作电流，代码 = 0 低速模式，源电流模式， 范围 = 31.875 A – 44 100 A 低速模式，源电流模式， 范围 = 255 A – 33 100 A 低速模式，源电流模式， 范围 = 2.04 mA – 33 100 A 低速模式，灌电流模式， 范围 = 31.875 A – 36 100 A 低速模式，灌电流模式， 范围 = 255 A – 33 100 A 低速模式，灌电流模式， 范围 = 2.04 mA – 33 100 A 快速模式，源电流模式， 范围 = 31.875 A – 310 500 A 快速模式，源电流模式， 范围 = 255 A – 305 500 A 快速模式，源电流模式， 范围 = 2.04 mA – 305 500 A 快速模式，灌电流模式， 范围 = 31.875 A – 310 500 A 快速模式，灌电流模式， 范围 = 255 A – 300 500 A 快速模式，灌电流模式， 范围 = 2.04 mA – 300 500 A 注释： 61. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 100/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 11-48. IDAC INL 与输入代码，范围 = 255 µA，灌电流模式 1 1 0.5 0.5 INL, L LSB INL, L LSB 图 11-47. IDAC INL 与输入代码，范围 = 255 µA，源电流模式 0 0 -0.5 -0.5 -1 -1 0 32 64 96 128 160 192 224 256 0 32 64 96 Code, 8-bit 图 11-49. IDAC DNL 与输入代码，范围 = 255 µA，源电流模式 0.25 DNL, LSB 0.25 DNL, LSB 0.5 0 -0.25 -0.5 -0.5 64 96 128 160 192 224 0 256 32 64 224 256 96 128 160 192 224 256 Code, 8-bit Code, 8-bit 图 11-51. IDAC INL 与温度，范围 = 255 µA，快速模式 图 11-52. IDAC DNL 与温度，范围 = 255 µA，快速模式 1 0.5 Source mode 0.75 Source mode 0.4 Sink mode Sink mode DNL, LSB INL, L LSB 192 0 -0.25 32 160 图 11-50. IDAC DNL 与输入代码，范围 = 255 µA，灌电流模式 0.5 0 128 Code, 8-bit 05 0.5 0.3 0.2 0.25 0.1 0 0 -40 -20 0 20 40 Temperature, °C 文档编号：001-91764 版本 *B 60 80 100 -40 -20 0 20 40 60 80 100 Temperature, °C 页 101/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 11-54. IDAC 全量程误差与温度，范围 = 255 µA，灌电流模式 1.5 1.5 1 1 Full Scale Error, % Full Scale Error, % 图 11-53. IDAC 全量程误差与温度，范围 = 255 µA，源电流模式 0.5 0 -0.5 0.5 0 -0.5 -1 -1 -1.5 -1.5 -40 -20 0 20 40 60 80 -40 100 -20 0 图 11-55. IDAC 工作电流与温度，范围 = 255 µA，代码 = 0， 源电流模式 40 60 80 100 图 11-56. IDAC 工作电流与温度，范围 = 255 µA，代码 = 0， 灌电流模式 350 350 300 300 Operating C Current, μA Operating C Current, μA 20 Temperature, °C Temperature, °C 250 Fast Mode 200 Slow Mode 150 100 50 250 Fast Mode 200 Slow Mode 150 100 50 0 0 -40 -20 0 20 40 Temperature, °C 文档编号：001-91764 版本 *B 60 80 100 -40 -20 0 20 40 60 80 100 Temperature, °C 页 102/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 11-35. IDAC 交流规范 [62] 参数 FDAC TSETTLE 说明 条件 最小值 – 更新速率 – 达到标准差（0.5 LSB）所需的建立时间 范围 = 31.875 A，全量程跃变， 快速模式， Rload = 600 ， Cload = 15 pF – 范围 = 255 A，全量程跃变， 快速模式， Rload = 600 ， Cload =15 pF – 电流噪声 范围 = 255 A，拉电流模式， 快速模式， Vdda = 5 V， 频率 = 10 kHz 图 11-57. IDAC 阶跃响应，代码 0x40 - 0xC0， 255 µA 模式，源电流模式，快速模式， VDDA = 5 V 典型值 – – 最大值 8 125 单位 Msps ns – 125 ns 340 – pA/sqrtHz 图 11-58. IDAC 短脉冲响应，代码 0x7F - 0x80， 255 µA 模式，源电流模式，快速模式， VDDA = 5 V 134 250 132 200 Iout, μA Iout, μA 130 150 100 128 126 124 50 122 120 0 0 0.5 1 1.5 0 2 0.5 图 11-59. IDAC PSRR 与频率 1.5 2 图 11-60. IDAC 电流噪声， 255 µA 模式，源电流模式，快速模 式， VDDA = 5 V 60 10000 50 40 1000 30 pA / sq qrtHz PSRR, dB P 1 Time, μs Time, μs 20 10 0 100 10 0.1 1 10 100 1000 10000 Frequency, kHz 1 255 ȝA, code 0x7F 255 ȝA, code 0xFF 0.01 0.1 1 Frequency, kHz 10 100 注释： 62. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 103/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.5.8 电压数模转换器 （VDAC） 有关完整的电气规范和 API，请参考 PSoC Creator 中的 VDAC 组件数据手册。 除非另有说明，否则所有图表中的值均为典型值。 表 11-36. VDAC 直流规范 参数 说明 条件 分辨率 最小值 – 典型值 8 最大值 – 单位 INL1 积分非线性 1 V 输出范围 – ±2.1 ±2.5 位 LSB INL4 积分非线性 [63] 4 V 输出范围 – ±2.1 ±2.5 LSB DNL1 微分非线性 1 V 输出范围 – ±0.3 ±1 LSB DNL4 微分非线性 [63] 4 V 输出范围 – ±0.3 ±1 LSB Rout 输出电阻 1 V 输出范围 – 4 – k 4 V 输出范围 – 16 – k VOUT 输出电压范围，代码 = 255 1 V 输出范围 – 1.02 – V 4 V 输出范围， Vdda = 5 V – 4.08 – V – – – LSB % 单调性 – 0 有 ±0.9 1 V 输出范围 – – ±2.5 4 V 输出范围 – – ±2.5 % 1 V 输出范围 – – 0.03 %FSR / °C – – 0.03 %FSR / °C – – 100 A – 500 A VOS 零范围误差 Eg 增益误差 TC_Eg 温度系数，增益误差 4 V 输出范围 IDD 工作电流 [63] 低速模式 快速模式 – 图 11-62. VDAC DNL 与输入代码， 1 V 模式 1 0.5 0.5 0.25 DNL, LSB INL, L LSB 图 11-61. VDAC INL 与输入代码， 1 V 模式 0 -0.5 0 -0.25 -1 -0.5 0 32 64 96 128 Code, 8-bit 160 192 224 256 0 32 64 96 128 160 192 224 256 Code, 8-bit 注释： 63. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 104/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 11-63. VDAC INL 与温度， 1 V 模式 图 11-64. VDAC DNL 与温度， 1 V 模式 1 0.5 0.4 DNL, LSB INL, L LSB 0.75 05 0.5 0.3 0.2 0.25 0.1 0 0 -40 -20 0 20 40 60 80 100 -40 -20 0 20 Temperature, °C 60 80 100 图 11-66. VDAC 全量程误差与温度， 4 V 模式 1 2 0.75 1.5 Full Scale Error, % Full Scale Error, % 图 11-65. VDAC 全量程错误与温度， 1 V 模式 05 0.5 0.25 1 0.5 0 0 -40 -20 0 20 40 60 80 -40 100 -20 0 20 40 60 80 100 Temperature, °C Temperature, °C 图 11-67. VDAC 工作电流与温度， 1 V 模式，慢速模式 图 11-68. VDAC 工作电流与温度， 1 V 模式，快速模式 50 400 40 Operating C Current, μA Operating C Current, μA 40 Temperature, °C 30 20 10 0 300 200 100 0 -40 -20 0 20 40 Temperature, °C 文档编号：001-91764 版本 *B 60 80 100 -40 -20 0 20 40 60 80 100 Temperature, °C 页 105/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 11-37. VDAC 交流规范 [64] 参数 说明 条件 更新速率 FDAC 1 V 输出范围 最小值 – 典型值 – 最大值 1000 单位 ksps 4 V 输出范围 – – 250 ksps 0.45 1 s TsettleP 达到标准差 0.1% 所需的建立时间， 1 V 输出范围， Cload = 15 pF 步长为 25% 到 75% – 4 V 输出范围， Cload = 15 pF – 0.8 3.2 s TsettleN 达到标准差 0.1% 所需的建立时间， 1 V 输出范围， Cload = 15 pF 步长为 75% 到 25% – 0.45 1 s 4 V 输出范围， Cload = 15 pF – 0.7 3 s 范围 = 1 V，快速模式， Vdda = 5 V， 10 kHz – 750 – nV/sqrtHz 电压噪声 图 11-69. VDAC 阶跃响应，代码 0x40 - 0xC0， 1 V 模式， 快速模式， Vdda = 5 V 图 11-70. VDAC 脉冲响应，代码 0x7F - 0x80， 1 V 模式， 快速模式， Vdda = 5 V 0.54 1 0.75 Voutt, V Voutt, V 0.52 05 0.5 0.5 0.25 0.48 0 0 0.5 1 1.5 0 2 0.5 1 1.5 2 Time, μs Time, μs 图 11-71. VDAC PSRR 与频率 图 11-72. VDAC 电压噪声， 1 V 模式，快速模式， Vdda = 5 V 50 100000 10000 30 nV/sq qrtHz PSRR, dB P 40 20 10 1000 100 0 0.1 1 10 Frequency, kHz 4 V, code 0x7F 100 4 V, code 0xFF 1000 10 0.01 0.1 1 10 100 Frequency, kHz 注释： 64. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 106/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.5.9 混频器 混频器是由 SC/CT 模拟模块创建的。有关完整的电气规范和 API，请参考 PSoC Creator 中的混频器组件数据手册。 表 11-38. 混频器直流规范 参数 说明 最小值 – 典型值 – 最大值 15 单位 mV 静态电流 – 0.9 2 mA 增益 – 0 – dB 输入偏移电压 VOS G 条件 高功耗模式， VIN = 1.024 V， VREF = 1.024 V 表 11-39. 混频器交流规范 [65] fLO 参数 本地振荡器频率 说明 下变频混频器模式 条件 最小值 – 典型值 – 最大值 4 单位 MHz fin 输入信号频率 下变频混频器模式 – – 14 MHz fLO 本地振荡器频率 上变频混频器模式 – – 1 MHz fin 输入信号频率 上变频混频器模式 – – 1 MHz SR 转换速率 3 – – V/s 最大值 10 单位 mV 11.5.10 互阻放大器 TIA 是由 SC/CT 模拟模块创建的。有关完整的电气规范和 API，请参考 PSoC Creator 中的 TIA 组件数据手册。 表 11-40. 互阻放大器 （TIA）的直流规范 参数 VIOFF 说明 输入偏移电压 Rconv 转换电阻 [66] 条件 最小值 – 典型值 – R = 20K ； Cload = 40 pF –25 – +35 % R = 30K ； Cload = 40 pF –25 – +35 % R = 40K ； Cload = 40 pF –25 – +35 % R = 80K ； Cload = 40 pF –25 – +35 % R = 120K ； Cload = 40 pF –25 – +35 % – +35 % R = 250K ； Cload = 40 pF –25 R = 500K ； Cload = 40 pF –25 – +35 % R = 1M ； Cload = 40 pF –25 – +35 % – 1.1 2 mA R = 20K ； –40 pF 负载 最小值 1200 典型值 – 最大值 – 单位 kHz R = 120K ； –40 pF 负载 240 – – kHz R = 1M ； –40 pF 负载 25 – – kHz 静态电流 [65] 表 11-41. 互阻放大器 （TIA）交流规范 [65] 参数 BW 说明 输入带宽 （–3 dB） 条件 注释： 65. 基于器件特性 （未经过生产测试）。 66. 转换电阻值未经过校准。有关校准值以及校准操作的详细信息，请参见 PSoC Creator 组件数据手册。也可以使用外部高精度电阻。 文档编号：001-91764 版本 *B 页 107/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.5.11 可编程增益放大器 PGA 是由 SC/CT 模拟模块创建的。有关完整的电气规范和 API，请参考 PSoC Creator 中的 PGA 组件数据手册。 除非另有说明，否则运行条件均为： 工作温度 = 25 °C （典型值） 除非另有说明，否则所有图表中的值均为典型值。 表 11-42. PGA 直流规范 参数 说明 条件 最小值 Vssa 典型值 – 最大值 Vdda 单位 V 10 mV Vin 输入电压范围 功耗模式 = 最低 Vos 输入偏移电压 功耗模式 = 高，增益 = 1 – – TCVos 温度与输入偏移电压漂移 功耗模式 = 高，增益 = 1 – – ±30 V/°C Ge1 增益误差，增益 = 1 – – ±0.15 % Ge16 增益误差，增益 = 16 – – ±2.5 % Ge50 增益误差，增益 = 50 – – ±5 % Vonl 直流输出非线性 – – ±0.01 FSR 的 % Cin 输入电容 – – 7 pF Voh 输出电压摆幅 – – V Vol 输出电压摆幅 – VSSA + 0.15 V Vsrc 欠载的输出电压 – 300 mV Idd 工作电流 [67] 1.5 1.65 mA PSRR 电源抑制比 – – dB 增益 = 1 功耗模式 = 高，增益 = 1， VDDA – 0.15 Rload = 100 k 至 VDDA / 2 – 功耗模式 = 高，增益 = 1， Rload = 100 k 至 VDDA / 2 – Iload = 250 A， Vdda 2.7 V，功耗模式 = 高 – 功耗模式 = 高 48 图 11-73. PGA 偏移柱状图， 4096 个采样 /1024 个器件 注释： 67. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 108/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 11-43. PGA 交流规范 [68] 参数 BW1 说明 条件 –3 dB 带宽 功耗模式 = 高，增益 = 1， 峰 - 峰值的输入电压 = 100 mV TA ≤ 105 °C SR1 转换速率 功耗模式 = 高， 增益 = 1， 20% 至 80% en 输入噪声密度 功耗模式 = 高， Vdda = 5 V， 频率 = 100 kHz 图 11-74. 不同增益设置下的带宽与温度；功耗模式 = 高 典型值 8 最大值 – 单位 MHz 6 8 – 3 – – V/s – 43 – nV/sqrtHz 图 11-75. 噪声与频率， Vdda = 5 V，功耗模式 = 高 1000 nV/sq qrtHz 10 BW,, MHz 最小值 6.7 1 100 0.1 -40 -20 0 20 40 60 80 100 Temperature, °C Gain = 1 Gain = 24 10 0.01 Gain = 48 0.1 1 10 Frequency, kHz 100 1000 注释： 68. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 109/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.5.12 温度传感器 表 11-44. 温度传感器规范 参数 说明 温度传感器的精度 条件 最小值 – 典型值 ±5 最大值 – 最小值 – 器件从睡眠模式在 400 Hz 的频率下唤 醒以刷新 LCD，总线时钟 = 3 MHz， Vddio = Vdda = 3 V，8 个 common，16 个 segment，1/5 占空比，40 Hz 帧率， 无连接玻璃显示屏 – 强驱动模式 典型值 81 最大值 – 单位 mA 260 – A 5 V 范围：–40°C 至 +105°C 单位 °C 11.5.13 LCD 直接驱动程序 表 11-45. LCD 直接驱动器直流规范 [69] 参数 说明 条件 ICC LCD 模块 （无玻璃显示屏） ICC_SEG 每个 segment 驱动器的电流 VBIAS LCD 偏压范围 （VBIAS 指的是 LCD VDDA 3 V 和 VDDA VBIAS DAC 的主要输出电压 （V0）） 2 – VDDA 3 V 和 VDDA VBIAS – 9.1 × VDDA – mV – 500 5000 pF – – 20 mV 355 – 710 A 典型值 50 最大值 150 单位 Hz LCD 偏压步长大小 每个 segment/common 驱动器的 LCD 驱动器可以组合使用 电容 最大 segment 直流偏移 IOUT VDDA 3 V 和 VDDA VBIAS 每个 segment 驱动器的输出驱动电流 VDDIO = 5.5 V，强驱动模式 表 11-46. LCD 直接驱动器交流规范 [69] 参数 fLCD 说明 LCD 帧率 条件 最小值 10 注释： 69. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 110/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.6 数字外设 除非另有说明，否则这些规范的适用条件是 –40 °C TA 105 °C 且 TJ 120 °C。除非另有说明，否则这些规范的适用范围为 1.71 V ~ 5.5 V。 11.6.1 定时器 下列规范适用于采用定时器模式的定时器 / 计数器 /PWM 外设。可以通过 UDB 实现定时器。有关更多信息，请参考 PSoC Creator 中 的定时器组件数据手册。 表 11-47. 定时器直流规范 [70] 参数 说明 模块的电流消耗 3 MHz 12 MHz 48 MHz 80 MHz 条件 16位定时器，在所列的输入时钟频率下 最小值 – – – – – 典型值 – 15 60 260 360 最大值 – – – – – 单位 A A A A A 条件 最小值 DC 15 30 15 15 30 15 30 典型值 – – – – – – – – 最大值 80.01 – – – – – – – 单位 MHz ns ns ns ns ns ns ns 表 11-48. 定时器交流规范 [70] 参数 说明 工作频率 捕获脉冲宽度 （内部） [71] 捕获脉冲宽度 （外部） 定时器分辨率 [71] 使能脉冲宽度 [71] 使能脉冲宽度 （外部） 复位脉冲宽度 [71] 复位脉冲宽度 （外部） 注释： 70. 基于器件特性 （未经过生产测试）。 71. 为了正常操作，定时器 / 计数器 /PWM 输入的最小脉冲宽度要等于总线时钟周期。 文档编号：001-91764 版本 *B 页 111/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.6.2 计数器 下列规范适用于采用计数器模式的定时器 / 计数器 /PWM 外设。可以通过 UDB 实现计数器。有关更多信息，请参考 PSoC Creator 中 的计数器组件数据手册。 表 11-49. 计数器直流规范 [72] 参数 说明 模块的电流消耗 3 MHz 条件 16 位计数器，在所列的输入时钟频率下 最小值 – 典型值 – 最大值 – 单位 A – 15 – A 12 MHz – 60 – A 48 MHz – 260 – A 80 MHz – 360 – A 最小值 DC 15 15 15 30 15 30 15 30 典型值 – – – – 最大值 80.01 – – – – – – – – – – – 单位 MHz ns ns ns ns ns ns ns ns 表 11-50. 计数器交流规范 [72] 参数 说明 工作频率 捕获脉冲 [73] 分辨率 [73] 脉冲宽度 [73] 脉冲宽度 （外部） 使能脉冲宽度 [73] 使能脉冲宽度 （外部） 复位脉冲宽度 [73] 复位脉冲宽度 （外部） 条件 注释： 72. 基于器件特性 （未经过生产测试）。 73. 为了确保正常操作，定时器 / 计数器 /PWM 输入的最小脉冲宽度要大于等于总线时钟周期。 文档编号：001-91764 版本 *B 页 112/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.6.3 脉冲宽度调制 下列规范适用于采用 PWM 模式的定时器 / 计数器 /PWM 外设。可以通过 UDB 实现 PWM。更多有关信息，请参考 PSoC Creator 中 的 PWM 组件数据手册。 表 11-51. PWM 直流规范 [74] 参数 说明 条件 模块的电流消耗 3 MHz 16 位 PWM，在所列的输入时钟频率下 最小值 – 典型值 – 最大值 – 单位 A – 15 – A 12 MHz – 60 – A 48 MHz – 260 – A 80 MHz – 360 – A 表 11-52. PWM 交流规范 [74] 参数 说明 条件 工作频率 脉冲宽度 [75] 脉冲宽度 （外部） 停止 （kill）信号脉冲宽度 [75] 最小值 DC 典型值 – 最大值 80.01 单位 MHz 15 – – ns 30 – – ns 15 – – ns 停止 （kill）信号脉冲宽度 （外部） 30 – – ns 使能脉冲宽度 [75] 15 – – ns 使能脉冲宽度 （外部） 30 – – ns 复位脉冲宽度 [75] 15 – – ns 复位脉冲宽度 （外部） 30 – – ns 最小值 – – 典型值 – – 最大值 250 260 单位 A A 条件 最小值 – 典型值 – 最大值 1 单位 Mbps 条件 最小值 – 典型值 – 最小值 – 典型值 – 11.6.4 I2C 表 11-53. 固定 I2C 直流规范 [74] 参数 说明 模块的电流消耗 条件 已使能，针对 100 kbps 进行配置 已使能，针对 400 kbps 进行配置 表 11-54. 固定 I2C 交流规范 [76] 参数 说明 比特率 11.6.5 控制器区域网络 表 11-55. CAN 直流规范 [74、 77] 参数 说明 模块的电流消耗 IDD 最大值 200 单位 A 表 11-56. CAN 交流规范 [74、 77] 参数 说明 比特率 条件 时钟的最低频率为 8 MHz 最大值 1 单位 Mbit 注释： 74. 基于器件特性 （未经过生产测试）。 75. 为了正常操作，定时器 / 计数器 /PWM 输入的最小脉冲宽度要等于总线时钟周期。 76. 不保证上升 / 下降时间 （TR）匹配，请参见第 84 页上的表 11-15。 77. 有关详细信息，请参见 ISO 11898 规范。 文档编号：001-91764 版本 *B 页 113/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.6.6 数字滤波器模块 表 11-57. DFB 直流规范 [78] 参数 说明 DFB 工作电流 条件 最小值 典型值 最大值 单位 64 抽头的 FIR 滤波器在 FDFB 频率下运行。 500 kHz （6.7 ksps） – 0.16 0.27 mA 1 MHz （13.4 ksps） – 0.33 0.53 mA 10 MHz （134 ksps） – 3.3 5.3 mA 48 MHz （644 ksps） – 15.7 25.5 mA 80 MHz （1.07 Msps） – 26.0 42.5 mA 条件 最小值 DC 典型值 – 最大值 80.01 单位 MHz 条件 最小值 4.35 典型值 – 最大值 5.25 单位 V 3.15 – 3.6 V 2.85 – 3.6 V – 10 – mA – 8 – mA – 0.5 – mA VDDD = 5 V，断开与 USB 主机的连接 – 0.3 – mA VDDD = 3.3 V，被连接到USB主机，PICU 被配置为在有 USB 恢复信号时唤醒 – 0.5 – mA VDDD = 3.3 V，断开与 USB 主机的连接 – 0.3 – mA 表 11-58. DFB 交流规范 [78] 参数 FDFB 说明 DFB 的工作频率 11.6.7 USB 表 11-59. USB 直流规范 参数 VUSB_5 VUSB_3.3 说明 用于 USB 操作的器 件供电电压 配置了 USB，使能了 USB 电压调节器 （VDDD） 配置了 USB 并旁路了 USB 电压调节器 VUSB_3 配置了 USB，并且不使用 USB 电压调节 器 [78] IUSB_Configured 器件活动模式下的器件供电电流， VDDD = 5 V， FCPU = 1.5 MHz 总线时钟和 IMO = 24 MHz VDDD = 3.3 V， FCPU = 1.5 MHz IUSB_Suspended 在器件睡眠模式下的器件供电电流 VDDD = 5 V，连接到 USB 主机， PICU 被配置为在有 USB 恢复信号时唤醒 注释： 78. 不保证上升 / 下降时间 （TR）匹配，请参见第 84 页上的表 11-15。 文档编号：001-91764 版本 *B 页 114/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.6.8 通用数字模块 （UDB） PSoC Creator 提供了一个映射至 UDB 阵列，并经过预建和测试标准的数字外设库 （如 UART、 SPI、 LIN、 PRS、 CRC、定时器、 计数器、 PWM、 AND、 OR 等等）。有关完整的交流 / 直流规范、 API 和示例代码，请参考 PSoC Creator 中的组件数据手册。 表 11-5. UDB 交流规范 [79] 参数 说明 条件 数据路径性能 FMAX_TIMER 在 UDB 对中 16 位定时器的最高频率 FMAX_ADDER 在 UDB 对中 16 位加法器的最高频率 FMAX_CRC 在 UDB 对中 16 位 CRC/PRS 的最高频率 PLD 性能 FMAX_PLD 在 UDB 对中双通 PLD 功能的最高频率 时钟输入到数据输出的性能 tCLK_OUT 从时钟输入到数据输出的传输延迟，请 25 °C，VDDD 2.7 V 参见图 11-76。 tCLK_OUT 从时钟输入到数据输出的传输延迟，请 最差情况下的放置、路由和引脚选择 参见图 11-76。 最小值 典型值 最大值 单位 – – 67.01 MHz – – 67.01 MHz – – 67.01 MHz – – 67.01 MHz – 20 25 ns – – 55 ns 图 11-76. 时钟输入至数据输出方面的性能 注释： 79. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 115/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.7 存储器 除非另有说明，否则这些规范的适用条件是 –40 °C TA 105 °C 且 TJ 120 °C。除非另有说明，否则这些规范的适用范围为 1.71 V ~ 5.5 V。 11.7.1 闪存大小 表 11-61. 闪存直流规范 参数 说明 擦除和编程电压 条件 VDDD 引脚 最小值 1.71 典型值 – 最大值 5.5 单位 V 最小值 – 典型值 15 最大值 20 单位 ms – 10 13 ms 表 11-62. 闪存交流规范 参数 说明 TWRITE 行编写时间 （擦除 + 编程） TERASE 行擦除时间 TBULK 条件 行编程时间 – 5 7 ms 批量擦除时间 （256 KB） – – 140 ms – – 15 ms – 5 7.5 秒 20 – – 年 环境温度。TA 85 °C，擦除 / 编程 周期次数为 10 K 10 – – 环境温度。 TA ≤ 105 °C 时， 擦除 / 编程周期次数为 10 K ； TA ≥ 75 °C [81] 时， 擦除 / 编程周期 ≤ 一年 10 – – 条件 最小值 1.71 典型值 – 最大值 5.5 单位 V 条件 最小值 – 典型值 10 最大值 20 单位 ms 20 – – 年 环境温度， TA 55 °C， 擦除 / 编程周期次数为 100K 20 – – 环境温度。 TA 85 °C， 擦除 / 编程周期次数为 10K 10 – – 环境温度。 TA 105 °C， 擦除 / 编程周期次数为 10K， TA ≥ 75 °C [81] 时， 擦除 / 编程周期 一年 10 – – 扇区擦除时间 （16 KB） TPROG 无开销 [80] 器件总编程时间 闪存数据保持时间，即从最后一个擦除 环境温度。 TA 55 °C， 循环测量的保持时间 擦除 / 编程周期次数为 100 K 11.7.2 EEPROM 表 11-63. EEPROM 直流规范 参数 说明 擦除和编程电压 表 11-64. EEPROM 交流规范 参数 TWRITE 说明 单行擦除 / 写入周期时间 EEPROM 数据保持时间，即从最后一个 环境温度， TA 25 °C， 擦除 / 编程周期次数为 1M 擦除周期开始测量的保持时间 注释： 80. 有关编程 PSoC 5 闪存的低开销方法的更多信息，请参见 PSoC 5 器件编程规范。 81. 赛普拉斯提供了一个保持计算器，用于在环境温度为-40°C至+105°C的情况下，根据客户的个人温度配置文件来计算保持时间。请联系 [email protected]。 文档编号：001-91764 版本 *B 页 116/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.7.3 非易失性锁存器 （NVL） 表 11-65. NVL 直流规范 参数 说明 擦除和编程电压 条件 最小值 典型值 最大值 单位 1.71 – 5.5 V 最小值 1K 典型值 – 最大值 – 单位 在温度为 0°C 到 70°C 条件下编程 100 – – 编程 / 擦除周期 环境温度。 TA 55 °C 20 – – 年 环境温度。 TA 85 °C 10 – – 环境温度。 TA 105 °C ； TA ≥ 75 °C [82] 时， NVL 数据保持时间 一年 10 – – 条件 最小值 1.2 典型值 – 最大值 – 单位 V 条件 最小值 典型值 – 最大值 80.01 单位 MHz VDDD 引脚 表 11-66. NVL 交流规范 参数 说明 NVL 耐久性 条件 在 25°C 下编程 NVL 数据保持时间 编程 / 擦除周期 11.7.4 SRAM 大小 表 11-67. SRAM 直流规范 参数 VSRAM 说明 SRAM 保持电压 [83] 表 11-68. SRAM 交流规范 参数 FSRAM 说明 SRAM 工作频率 直流 注释： 82. 赛普拉斯提供了一个保持计算器，用于在环境温度为 -40°C 至 +105°C 的情况下，根据客户的个人温度配置文件来计算保持时间。请联系 [email protected]。 83. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 117/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.7.5 外部存储器接口 图 11-77. 异步写入和读周期时序，无等待状态 Tbus_clock Bus Clock EM_Addr EM_CE EM_WE EM_OE Twr_setup Trd_hold Trd_setup EM_Data Write Cycle Read Cycle Minimum of 4 bus clock cycles between successive EMIF accesses 表 11-69. 异步写与读时序的规范 [84] 参数 Fbus_clock 总线时钟频率 [85] Tbus_clock 总线时钟周期 [86] Twr_Setup 说明 EM_data 有效到 EM_WE 和 EM_CE 的上升沿的时间 条件 最小值 – 典型值 – 最大值 33 单位 MHz 30.3 – – ns Tbus_clock – 10 – – ns Trd_setup EM_OE 的上升沿之前 EM_data 必须有效的时间 5 – – ns Trd_hold EM_OE 的上升沿之后 EM_data 必须有效的时间 5 – – ns 注释： 84. 基于器件特性 （未经过生产测试）。 85. EMIF 信号时序受 GPIO 频率的限制。请参见第 76 页上的 GPIO 一节。 86. EMIF 输出信号通常与总线时钟同步，因此 EMIF 信号时序取决于总线时钟频率。 文档编号：001-91764 版本 *B 页 118/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 11-78. 同步写入和读周期时序，无等待状态 Tbus_clock Bus Clock EM_Clock EM_Addr EM_CE EM_ADSC EM_WE EM_OE Twr_setup Trd_hold Trd_setup EM_Data Write Cycle Read Cycle Minimum of 4 bus clock cycles between successive EMIF accesses 表 11-70. 异步写与读时序规范 [87] 参数 Fbus_clock 总线时钟频率 [88] Tbus_clock 总线时钟周期 [89] 说明 条件 最小值 – 典型值 – 最大值 33 单位 MHz 30.3 – – ns Tbus_clock – 10 – – ns Twr_Setup 从 EM_data 有效到 EM_Clock 的上升沿到来的时间 Trd_setup EM_OE 的上升沿之前 EM_data 必须有效的时间 5 – – ns Trd_hold EM_OE 的上升沿之后 EM_data 必须有效的时间 5 – – ns 注释： 87. 基于器件特性 （未经过生产测试）。 88. EMIF 信号时序受 GPIO 频率的限制。请参见第 76 页上的 GPIO 一节。 89. EMIF 输出信号通常与总线时钟同步，因此 EMIF 信号时序取决于总线时钟频率。 文档编号：001-91764 版本 *B 页 119/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.8 PSoC 系统资源 除非另有说明，否则这些规范的适用条件是 –40 °C TA 105 °C 且 TJ 120 °C。除非另有说明，否则这些规范的适用范围为 1.71 V ~ 5.5 V。 11.8.1 带掉电的 POR 要在稳压模式下进行欠压检测， VDDD 和 VDDA 必须 2.0 V。在外部稳压模式下，不能进行欠压检测。 表 11-71. 带掉电检测特性的精确低压复位 （PRES）电路直流规范 参数 PRESR 上升触发电压 说明 PRESF 下降触发电压 条件 出厂预设值 最小值 1.64 典型值 – 最大值 1.68 单位 V 1.62 – 1.66 V 最小值 典型值 最大值 单位 – – 0.5 s – 5 – V/sec 表 11-72. 带掉电检测特性的加电复位 （POR）电路交流规范 [90] 参数 说明 条件 PRES_TR[91] 响应时间 VDDD/VDDA 下降率 睡眠模式 11.8.2 电压监控器 表 11-73. 电压监控器直流规范 参数 LVI HVI 最小值 典型值 最大值 单位 触发电压 LVI_A/D_SEL[3:0] = 0000b 说明 条件 1.68 1.73 1.77 V LVI_A/D_SEL[3:0] = 0001b 1.89 1.95 2.01 V LVI_A/D_SEL[3:0] = 0010b 2.14 2.20 2.27 V LVI_A/D_SEL[3:0] = 0011b 2.38 2.45 2.53 V LVI_A/D_SEL[3:0] = 0100b 2.62 2.71 2.79 V LVI_A/D_SEL[3:0] = 0101b 2.87 2.95 3.04 V LVI_A/D_SEL[3:0] = 0110b 3.11 3.21 3.31 V LVI_A/D_SEL[3:0] = 0111b 3.35 3.46 3.56 V LVI_A/D_SEL[3:0] = 1000b 3.59 3.70 3.81 V LVI_A/D_SEL[3:0] = 1001b 3.84 3.95 4.07 V LVI_A/D_SEL[3:0] = 1010b 4.08 4.20 4.33 V LVI_A/D_SEL[3:0] = 1011b 4.32 4.45 4.59 V LVI_A/D_SEL[3:0] = 1100b 4.56 4.70 4.84 V LVI_A/D_SEL[3:0] = 1101b 4.83 4.98 5.13 V LVI_A/D_SEL[3:0] = 1110b 5.05 5.21 5.37 V LVI_A/D_SEL[3:0] = 1111b 5.30 5.47 5.63 V 触发电压 5.57 5.75 5.92 V 最小值 典型值 最大值 单位 – – 1 s 表 11-74. 电压监控器交流规范 参数 LVI_tr[91] 说明 响应时间 条件 注释： 90. 基于器件特性 （未经过生产测试）。 91. 此值是通过计算得出的，而不是测量得出。 文档编号：001-91764 版本 *B 页 120/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.8.3 中断控制器 表 11-75. 中断控制器的交流规范 参数 说明 条件 从中断信号输入到执行 main 函数代码行 的 ISR 代码的延迟 [92] 从输入中断信号到执行 ISR 代码（尾链） 的延迟 [92] 最小值 典型值 最大值 单位 – – 12 Tcy CPU – – 6 Tcy CPU 11.8.4 JTAG 接口 图 11-79. JTAG 接口时序 (1/f_TCK) TCK T_TDI_setup T_TDI_hold TDI T_TDO_valid T_TDO_hold TDO T_TMS_setup T_TMS_hold TMS 表 11-76. JTAG 接口的交流规范 [93] 参数 f_TCK 说明 TCK 频率 条件 最小值 典型值 最大值 [94] 单位 3.3 V ≤ VDDD ≤ 5 V – – 12 1.71 V ≤ VDDD < 3.3 V – – 7[94] MHz ns T_TDI_setup TCK 为高电平之前的 TDI 建立时间 (T/10) – 5 – – T_TMS_setup TCK 为高电平之前的 TMS 建立时间 T/4 – – T_TDI_hold TCK 为高电平之后的 TDI、 TMS 保持时间 T = 1/f_TCK 最大值 T/4 – – T_TDO_valid TCK 为低电平到 TDO 有效的时间 T = 1/f_TCK 最大值 – – 2T/5 T_TDO_hold TCK 为高电平之后的 TDO 保持时间 T = 1/f_TCK 最大值 T/4 – – T_nTRST nTRST 脉冲的最小宽度 f_TCK = 2 MHz 8 – – MHz ns 注释： 92. ARM Cortex-M3 NVIC 规范。有关 Cortex-M3 CPU 的详细文档，请访问 www.arm.com。 93. 基于器件特性 （未经过生产测试）。 94. 此外， f_TCK 也必须不超过 CPU 时钟频率的 1/3。 文档编号：001-91764 版本 *B 页 121/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.8.5 SWD 接口 图 11-80. SWD 接口时序 (1/f_S W D C K ) SWDCK T _SW D I_setup T_SW D I_hold S W D IO (P S oC input) T_SW D O _valid T_SW D O _hold S W D IO (P S oC output) 表 11-77. SWD 接口交流规范 [95] 参数 f_SWDCK 说明 条件 3.3 V ≤ VDDD ≤ 5 V SWDCLK 频率 最小值 – 典型值 最大值 单位 – 12[96] MHz MHz MHz 1.71 V ≤ VDDD < 3.3 V – – 7[96] 1.71 V ≤ VDDD < 3.3 V， SWD 在 USBIO 引脚上 – – 5.5[96] T_SWDI_setup SWDCK 为高电平之前的 SWDIO 输入建立时间 T = 1/f_SWDCK 最大值 T/4 – – SWDCK 为高电平之后的 SWDIO 输入保持时间 T = 1/f_SWDCK 最大值 T/4 – – T = 1/f_SWDCK 最大值 – – T/2 T_SWDO_hold SWDCK 为高电平之后的 SWDIO 输出保持时间 T = 1/f_SWDCK 最大值 1 – – T_SWDI_hold T_SWDO_valid SWDCK 为高电平到 SWDIO 输出的时间 ns 11.8.6 TPIU 接口 表 11-78. TPIU 接口的交流规范 [95] 参数 说明 条件 最小值 TRACEPORT （TRACECLK）频率 – SWV 比特率 – 典型值 最大值 单位 – 33[97] MHz – 33[97] Mbit 注释： 95. 基于器件特性 （未经过生产测试）。 96. 此外， f_SWDCK 不得超过 CPU 时钟频率的 1/3。 97. TRACEPORT 信号频率和比特率受 GPIO 输出频率的限制，请参见第 77 页上的表 11-9。 文档编号：001-91764 版本 *B 页 122/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.9 时钟 除非另有说明，否则这些规范的适用条件是 –40 °C TA 105 °C 且 TJ 120 °C。除非另有说明，否则这些规范的适用范围为 1.71 V ~ 5.5 V。除非另有指定，否则所有图表中的值均为典型值 11.9.1 内部主振荡器 表 11-79. IMO 直流规范 [98] 参数 说明 条件 典型值 最大值 单位 供电电流 74.7 MHz – – 730 A 62.6 MHz – – 600 A 48 MHz – – 500 A – – 500 A 24 MHz — USB 模式 Icc_imo 最小值 振荡器锁定到 USB 总线 24 MHz — 非 USB 模式 12 MHz – – 300 A – – 200 A 6 MHz – – 180 A 3 MHz – – 150 A 图 11-81. IMO 电流与频率 700 600 Curren nt, μA 500 400 300 200 100 0 0 10 20 30 40 50 Frequency, MHz 60 70 80 表 11-80. IMO 交流规范 参数 FIMO[99] 说明 IMO 频率的稳定性 （采用出厂预设值） 74.7 MHz 62.6 MHz 48 MHz 条件 最小值 典型值 最大值 –7 –7 –5 –4 24 MHz — 非 USB 模式 –0.25 24 MHz — USB 模式 振荡器锁定到 USB 总线 12 MHz –3 6 MHz –2 3 MHz –1 0°C 至 70°C –1.5 –40°C 至 105°C – 芯片经过回流焊装配到典型 PCB 板 典型 （非优化）的电路板布局和 250 °C 回流 后， IMO 3MHz 输出频率的稳定性 焊。装配后，可能需要对器件的 IMO 进行校准， 以提高其性能。 – – – – – – – – – ±2% 7 7 5 4 0.25 3 2 1 1.5 – 单位 % % % % % % % % % % 注释： 98. 基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 123/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 11-80. IMO 交流规范 （续） 参数 说明 Tstart_imo 启动时间 [100] 抖动 （峰峰值） [100] F = 24 MHz Jp-p F = 3 MHz 条件 从时钟使能 （系统正常工作期间）的时间 抖动 （长期） [101] F = 24 MHz F = 3 MHz Jperiod 图 11-82. IMO 频率变化与温度 最小值 典型值 最大值 – – 13 单位 s – – 0.9 1.6 – – ns ns – – 0.9 12 – – ns ns 图 11-83. IMO 频率变化与 VCC 0.5 62.6 MHz 24 MHz 3 MHz % Variation 0.25 0 -0.25 -0.5 -40 -20 0 20 40 60 Temperature, °C 80 100 注释： 99. 封装好后才测量 FIMO，因此，该值包含了基板和贴片的压力。 100.基于器件特性 （未经过生产测试）。 101.基于器件特性 （未经过生产测试）。 USBIO 引脚已接地 （VSSD）。 文档编号：001-91764 版本 *B 页 124/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.9.2 内部低速振荡器 表 11-81. ILO 直流规范 参数 说明 工作电流 条件 [102] ICC 漏电流 [102] FOUT = 1 kHz 最小值 – 典型值 – 最大值 1.7 单位 A FOUT = 33 kHz – – 2.6 A FOUT = 100 kHz – – 2.6 A 掉电模式 – – 15 nA 最小值 – 典型值 – 最大值 2 单位 ms 表 11-82. ILO 交流规范 [103] 参数 Tstart_ilo 启动时间，针对所有频率 说明 条件 FILO ILO 频率 100 kHz 45 100 200 kHz 1 kHz 0.5 1 2 kHz 加速模式 图 11-84. ILO 频率变化与温度 图 11-85. ILO 频率变化与 VDD 20 50 10 % Variiation % Variation 25 0 100 kHz -25 0 100 kHz -10 1 kHz 1 kHz -20 -50 -40 -20 0 20 40 Temperature, °C 60 80 100 1.5 2.5 3.5 4.5 5.5 VDDD, V 注释： 102.此值是通过计算得出的，而不是测量得出。 103.基于器件特性 （未经过生产测试）。 文档编号：001-91764 版本 *B 页 125/136 PSoC® 5LP：CY8C58LP 系列数据手册 11.9.3 MHz 外部晶振 有关 MHzECO 的晶振或陶瓷谐振器的更多信息，请参考 AN54439：PSoC 3 和 PSoC 5 外部振荡器应用笔记中介绍的内容。 表 11-83. MHzECO 直流规范 参数 说明 工作电流 [104] ICC 条件 13.56 MHz 晶振 最小值 – 典型值 3.8 最大值 – 单位 mA 最小值 4 典型值 – 最大值 25 单位 MHz 最小值 – – 典型值 0.25 – 最大值 1.0 1 单位 A W 最小值 – 典型值 32.768 最大值 – 单位 kHz – 1 – s 表 11-84. MHzECO 交流规范 参数 说明 条件 晶振频率范围 F 11.9.4 kHz 外部晶振 表 11-85. kHzECO 直流规范 [104] 参数 说明 工作电流 驱动电平 ICC DL 条件 低功耗模式； CL = 6 pF 表 11-86. kHzECO 交流规范 [104] 参数 说明 F 频率 TON 启动时间 条件 高功耗模式 11.9.5 外部时钟参考 表 11-87. 外部时钟参考的交流规范 [104] 参数 说明 条件 外部频率范围 最小值 0 典型值 – 最大值 33 单位 MHz 输入占空比范围 在 VDDIO/2 时进行测量 30 50 70 % 输入边沿速率 VIL 到 VIH 0.5 – – V/ns 典型值 650 400 200 最大值 – – – 单位 µA µA µA 典型值 – – – – – 最大值 48 3 80 250 250 单位 MHz MHz MHz s ps 11.9.6 锁相环 表 11-88. PLL 直流规范 参数 IDD 说明 PLL 的工作电流 条件 最小值 – 输入频率 = 3 MHz，输出频率 = 80 MHz – 输入频率 = 3 MHz，输出频率 = 67 MHz – 输入频率 = 3 MHz，输出频率 = 24 MHz 表 11-89. PLL 交流规范 参数 Fpllin 说明 PLL 输入频率 [105] PLL 中间频率 [106] Fpllout PLL 输出频率 [105] 启动时的锁定时间 Jperiod-rms 抖动时间 （rms） [104] 条件 预分频器的输出 最小值 1 1 24 – – 注释： 104.基于器件特性 （未经过生产测试）。 105.该规范通过以下方式予以保证：使用 IMO 作为 PLL 的源，在指定范围内对 PLL 进行测试。 106.必须设置 PLL 输入分频器 （Q），以便将输入频率向下分频到中间频率范围内。 Q 的值介于 1 到 16 之间。 文档编号：001-91764 版本 *B 页 126/136 PSoC® 5LP：CY8C58LP 系列数据手册 12. 订购信息 除了表 12-1 中列出的特性外，所有 CY8C58LP 器件都包含：256 KB 闪存、 64 KB SRAM、 2 KB EEPROM、高精度片上电压参考、 高精度振荡器、闪存、ECC、DMA、固定功能 I2C、JTAG/SWD 编程和调试、外部存储器接口、升压等。除了这些功能以外，灵活的 UDB 和模拟子系统还支持广泛的外设。为了帮助您选择理想的器件， PSoC Creator 在您选择应用所需的组件后会提供器件建议。在 所有 CY8C58LP 派生器件中，用户可以选择器件安全和闪存安全等级别；有关详细信息，请参考器件的技术参考手册 . 表 12-1. 具有 ARM Cortex-M3 CPU 的 CY8C58LP 系列 I/O[109] 运算放大器 DFB FS USB CAN 2.0B TOTAL I/O GPIO SIO USBIO 4 4 4 4 ✔ ✔ 24 4 – – 70 62 8 0 100-TQFP 0x2E11F069 CY8C5868AXI-LP032 67 256 64 2 ✔ 1x20-bit Del-Sig 2x12-bit SAR 4 4 4 4 ✔ ✔ 24 4 ✔ – 72 62 8 2 100-TQFP 0x2E120069 CY8C5868AXI-LP035 67 256 64 2 ✔ 1x20-bit Del-Sig 2x12-bit SAR 4 4 4 4 ✔ ✔ 24 4 ✔ ✔ 72 62 8 2 100-TQFP 0x2E123069 CY8C5868LTI-LP036 67 256 64 2 ✔ 1x20-bit Del-Sig 2x12-bit SAR 4 4 4 4 ✔ ✔ 24 4 – – 46 38 8 0 68-QFN 0x2E124069 CY8C5868LTI-LP038 67 256 64 2 ✔ 1x20-bit Del-Sig 2x12-bit SAR 4 4 4 4 ✔ ✔ 24 4 ✔ – 48 38 8 2 68-QFN 0x2E126069 CY8C5868LTI-LP039 67 256 64 2 ✔ 1x20-bit Del-Sig 2x12-bit SAR 4 4 4 4 ✔ ✔ 24 4 ✔ ✔ 48 38 8 2 68-QFN 0x2E127069 CY8C5867AXI-LP023 67 128 32 2 ✔ 1x20-bit Del-Sig 1x12-bit SAR 4 4 4 4 ✔ ✔ 24 4 – – 70 62 8 0 100-TQFP 0x2E117069 CY8C5867AXI-LP024 67 128 32 2 ✔ 1x20-bit Del-Sig 1x12-bit SAR 4 4 4 4 ✔ ✔ 24 4 ✔ – 72 62 8 2 100-TQFP 0x2E118069 CY8C5867LTI-LP025 67 128 32 2 ✔ 1x20-bit Del-Sig 1x12-bit SAR 4 4 4 4 ✔ ✔ 24 4 – – 46 38 8 0 68-QFN 0x2E119069 CY8C5867LTI-LP028 67 128 32 2 ✔ 1x20-bit Del-Sig 1x12-bit SAR 4 4 4 4 ✔ ✔ 24 4 ✔ – 48 38 8 2 68-QFN 0x2E11C069 CY8C5866AXI-LP020 67 64 16 2 ✔ 1x20-bit Del-Sig 1x12-bit SAR 4 4 4 4 ✔ ✔ 20 4 ✔ ✔ 72 62 8 2 100-TQFP 0x2E114069 CY8C5866AXI-LP021 67 64 16 2 ✔ 1x20-bit Del-Sig 1x12-bit SAR 4 4 4 4 ✔ ✔ 20 4 ✔ – 72 62 8 2 100-TQFP 0x2E115069 CY8C5866LTI-LP022 67 64 16 2 ✔ 1x20-bit Del-Sig 1x12-bit SAR 4 4 4 4 ✔ ✔ 20 4 ✔ – 48 38 8 2 68-QFN 0x2E116069 CY8C5888AXI-LP096 80 256 64 2 ✔ 1x20-bit Del-Sig 2x12-bit SAR 4 4 4 4 ✔ ✔ 24 4 ✔ ✔ 72 62 8 2 100-TQFP 0x2E160069 CY8C5888AXQ-LP096 80 256 64 2 ✔ 1x20-bit Del-Sig 2x12-bit SAR 4 4 4 4 ✔ ✔ 24 4 ✔ ✔ 72 62 8 2 100-TQFP 0x2E160069 CY8C5888LTI-LP097 80 256 64 2 ✔ 1x20-bit Del-Sig 2x12-bit SAR 4 4 4 4 ✔ ✔ 24 4 ✔ ✔ 48 38 8 2 68-QFN 0x2E161069 CY8C5888LTQ-LP097 80 256 64 2 ✔ 1x20-bit Del-Sig 2x12-bit SAR 4 4 4 4 ✔ ✔ 24 4 ✔ ✔ 48 38 8 2 68-QFN 0x2E161069 CY8C5888FNI-LP210 80 256 64 2 ✔ 4 4 4 4 ✔ ✔ 24 4 ✔ ✔ 72 62 8 2 99-WLCSP 0x2E1D2069 CY8C5888FNI-LP214 80 256 64 2 ✔ 1x20-bit Del-Sig 2x12-bit SAR 1x20-bit Del-Sig 2x12-bit SAR 4 4 4 4 ✔ ✔ 24 4 ✔ – 8 2 99-WLCSP 0x2E1D6069 UDBS[108] SC/CT 模拟模块 [107] 1x20-bit Del-Sig 2x12-bit SAR CAPSENSE 比较器 ✔ ADCS 2 SRAM （KB） 67 256 64 闪存 （KB） CY8C5868AXI-LP031 器件型号 CPU 速度 DAC 16 位定时器 /PWM 数字 段式 LCD 驱动 模拟 EEPROM （KB） MCU 内核 72 62 封装 JTAG ID[110] 注释： 107.模拟模块支持多种功能，其中包括 TIA、 PGA 和混频器等。有关使用模拟模块的更多信息，请参见第 40 页上的外设示例 。 108.UDB 支持多种功能，其中包括 SPI、 LIN、 UART、定时器、计数器、 PWM、 PRS 等。各种功能既可以使用一个 UDB 的一部分，也可以使用多个 UDB。多个功能可 以共享一个 UDB。有关如何使用 UDB 的更多信息，请参见第 40 页上的外设示例 。 109.I/O 值包括所有数字 I/O 的类型，即：GPIO、 SIO 和两个 USB I/O。有关每一种 I/O 功能的详细信息，请参见第 33 页上的 I/O 系统与路由一节。 110.JTAG ID 具有三个主要字段。最高有效半字节 （左边的数字）的版本，随后的 2 个字节是器件编号，最后 3 个半字节是制造商 ID。 文档编号：001-91764 版本 *B 页 127/136 PSoC® 5LP：CY8C58LP 系列数据手册 12.1 器件编号规范 PSoC 5LP 器件遵循下面所述的器件编号约定。除非另有声明，否则所有字段都是单字符字母数字（0、1、2、…、9、A、B、…、Z）。 CY8Cabcdefg-LPxxx a：架构 ef：封装代码 两个字符的字母数字 AX：TQFP LT：QFN PV：SSOP FN：CSP 3：PSoC 3 5：PSoC 5 b：架构中的系列组 2：CY8C52LP 系列 4：CY8C54LP 系列 6：CY8C56LP 系列 8：CY8C58LP 系列 g：温度范围 C：商业级 I：工业级 Q：扩展型 A：汽车级 c：速度等级 6：67 MHz 8：80 MHz xxx：外设集 d：闪存容量 5：32 KB 6：64 KB 7：128 KB 8：256 KB Examples 三个字符的数字 这三个字符没有任何含义 CY8C 5 8 8 8 AX/PV I - LPx x x Cypress Prefix 5: PSoC 5 8: CY8C58LP Family Architecture Family Group within Architecture 8: 80 MHz Speed Grade 8: 256 KB Flash Capacity AX: TQFP, PV: SSOP Package Code I: Industrial Temperature Range Peripheral Set 这些器件均有盘带封装版本，并在器件编号末尾使用 “T” 标出。 PSoC 5LP CY8C58LP 系列中的所有器件都符合 RoHS-6 规范，是赛普拉斯致力于提供无铅产品的有力证明。铅 （Pb）是焊接中使 用的一种合金元素，由于其潜在的毒性，已导致环境方面的问题。赛普拉斯的大部分基于引脚框架的封装都采用了镍钯金（NiPdAu） 技术。 有关对赛普拉斯无铅立场的高级审核，请访问我们的网站。此外，您还可以在我们的网站上找到具体的封装信息。封装材料声明数据 手册 （PMDD）标出了赛普拉斯封装中包含的所有物质。 PMDD 还确认其中不包含被禁止使用的物质。 PMDD 中的信息将有助于赛 普拉斯的客户针对回收和其他报废要求进行规划。 文档编号：001-91764 版本 *B 页 128/136 PSoC® 5LP：CY8C58LP 系列数据手册 13. 封装 表 13-1. 封装特性 参数 说明 条件 最小值 –40 典型值 25 最大值 105 单位 °C –40 – 120 °C – 15 – °C/Watt TA 工作环境温度 TJ 工作结温 TJA 封装 JA （68-QFN） TJA 封装 JA （100-TQFP） – 34 – °C/Watt TJC 封装 JC （68-QFN） – 13 – °C/Watt TJC 封装 JC （100-TQFP） TA 工作环境温度 TJ 工作结温 TJA 封装 JA （99-ball WLCSP） TJc 封装 JC （99-ball WLCSP） – 10 – °C/Watt 对于 CSP 器件 –40 25 85 °C 对于 CSP 器件 –40 – 100 16.5 – 0.1 °C °C/Watt – °C/Watt 表 13-2. 回流焊峰值温度 封装 68-QFN 最高峰值温度 260°C 峰值温度的最长时间 100-TQFP 260°C 30 秒 99-ball WLCSP 255°C 30 秒 30 秒 表 13-3. 封装温敏等级 （MSL）， IPC/JEDEC J-STD-2 封装 68-QFN MSL 3 100-TQFP MSL 3 99-ball WLCSP MSL1 文档编号：001-91764 版本 *B MSL 页 129/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 13-1. 间距为 0.4 mm 的 68-QFN 8x8 封装外形 （Sawn 版本） 001-09618 *E 图 13-2. 100-TQFP （14 x 14 x 1.4 mm）封装外形 51-85048 *J 文档编号：001-91764 版本 *B 页 130/136 PSoC® 5LP：CY8C58LP 系列数据手册 图 13-3. WLCSP 封装 （5.192 × 5.940 × 0.6 mm）的封装外形 001-88034 *B 文档编号：001-91764 版本 *B 页 131/136 PSoC® 5LP：CY8C58LP 系列数据手册 14. 缩略语 表 14-1. 本文档中使用的缩略语 （续） 缩略语 表 14-1. 本文档中使用的缩略语 缩略语 描述 abus 模拟局部总线 ADC 模数转换器 AG 模拟全局总线 AHB AMBA（先进的微控制器总线结构）高性能总线， 它是一种 ARM 数据传输总线 描述 GPIO 通用输入 / 输出，适用于 PSoC 引脚 HVI 高电压中断，另请参见 LVI、 LVD IC 集成电路 IDAC 电流 DAC，另请参见 DAC、 VDAC IDE 集成开发环境 I2C 或 IIC 互联集成电路，它是一种通信协议 ALU 算术逻辑单元 IIR 无限脉冲响应，另请参见 FIR AMUXBUS 模拟复用器总线 ILO 内部低速振荡器，另请参见 IMO API 应用编程接口 IMO 内部主振荡器，另请参见 ILO APSR 应用程序状态寄存器 INL 积分非线性，另请参见 DNL ARM® 高级 RISC 机器，它是一种 CPU 架构 I/O 输入 / 输出，另请参见 GPIO、DIO、SIO、USBIO ATM 自动 Thump 模式 IPOR 初次上电复位 BW 带宽 IPSR 中断程序状态寄存器 CAN 控制器区域网络，它是一种通信协议 IRQ 中断请求 CMRR 共模抑制比 ITM 仪表跟踪宏单元 CPU 中央处理单元 LCD 液晶显示屏 CRC 循环冗余校验，它是一种校验错误的协议 LIN 本地互联网络，它是一种通信协议 DAC 数模转换器，另请参见 IDAC、 VDAC LR 链接寄存器 DFB 数字滤波器模块 LUT 查找表 DIO 数字输入 / 输出，GPIO 只有数字功能，无模拟功 能。请参见 GPIO LVD 低压检测，另请参见 LVI LVI 低压中断，另请参见 HVI DMA 直接存储器访问，另请参见 TD LVTTL 低电压晶体管 - 晶体管逻辑 DNL 微分非线性，另请参见 INL MAC 乘法累加器 DNU 请勿使用 MCU 微控制器单元 DR 端口写入数据寄存器 MISO 主入从出 DSI 数字系统互连 NC 无连接 DWT 数据观察点和跟踪 NMI 不可屏蔽中断 ECC 纠错码 NRZ 非归零 ECO 外部晶体振荡器 NVIC 嵌套向量中断控制器 EEPROM 电可擦除可编程只读存储器 NVL 非易失性锁存器，另请参见 WOL EMI 电磁干扰 opamp 运算放大器 EMIF 外部存储器接口 PAL 可编程阵列逻辑，另请参见 PLD EOC 转换结束 PC 程序计数器 EOF 帧结束 PCB 印刷电路板 EPSR 执行程序状态寄存器 PGA 可编程增益放大器 ESD 静电放电 PHUB 外设集线器 ETM 嵌入式跟踪宏单元 PHY 物理层 FIR 有限脉冲响应，另请参见 IIR PICU 端口中断控制单元 FPB 闪存修补和断点 PLA 可编程逻辑阵列 FS 全速 PLD 可编程逻辑器件，另请参见 PAL 文档编号：001-91764 版本 *B 页 132/136 PSoC® 5LP：CY8C58LP 系列数据手册 表 14-1. 本文档中使用的缩略语 （续） 缩略语 表 14-1. 本文档中使用的缩略语 （续） 描述 缩略语 描述 锁相环 SPI 串行外设接口，它是一种通信协议 封装材料声明数据手册 SR 转换速率 POR 上电复位 SRAM 静态随机存取存储器 PRES 精密低电压复位 SRES 软件复位 PRS 伪随机序列 SWD 串行线调试，它是一种测试协议 PS 端口读取数据寄存器 SWV 单线浏览器 PSoC 可编程片上系统 TD 传输描述符，另请参见 DMA PSRR 电源抑制比 THD 总谐波失真 PWM 脉宽调制器 TIA 互阻放大器 RAM 随机存取存储器 TRM 技术参考手册 RISC 精简指令集计算 TTL 晶体管 - 晶体管逻辑 RMS 均方根 TX 发送 RTC 实时时钟 UART 通用异步发送器接收器，它是一种通信协议 RTL 寄存器传输语言 UDB 通用数字模块 RTR 远程发送请求 USB 通用串行总线 RX 接收 USBIO SAR 逐次逼近寄存器 USB 输入 / 输出，用于连接至 USB 端口的 PSoC 引脚 SC/CT 开关电容 / 连续时间 VDAC 电压数模转换器，另请参见 DAC、 IDAC SCL I2C 串行时钟 WDT 看门狗定时器 I2C 串行数据 WOL 一次性写锁存器，另请参见 NVL WRES 看门狗定时器复位 XRES 外部复位引脚 XTAL 晶体 PLL PMDD ® SDA S/H 采样和保持 SINAD 信噪和失真比 SIO 特殊输入 / 输出，带高级功能的 GPIO 请参见 GPIO。 SOC 开始转换 15. 参考文档 SOF 帧的起始 PSoC® 3、 PSoC® 5 体系架构技术参考手册 PSoC® 5 寄存器技术参考手册 文档编号：001-91764 版本 *B 页 133/136 PSoC® 5LP：CY8C58LP 系列数据手册 16. 文档规范 16.1 测量单位 表 16-1. 测量单位 符号 测量单位 °C 摄氏度 dB 分贝 fF 飞法 Hz 赫兹 KB 1024 字节 kbps 千比特每秒 Khr 千小时 kHz 千赫兹 k 千欧 ksps 千次采样每秒 LSB 最低有效位 Mbps 兆比特每秒 MHz 兆赫兹 M 兆欧 Msps 兆次采样每秒 A 微安 F 微法 H 微亨 s 微秒 V 微伏 W 微瓦 mA 毫安 ms 毫秒 mV 毫伏 nA 纳安 ns 纳秒 nV 纳伏 欧姆 pF 皮法 ppm 百万分率 ps 皮秒 s 秒 sps 每秒采样数 sqrtHz 赫兹平方根 V 伏特 文档编号：001-91764 版本 *B 页 134/136 PSoC® 5LP：CY8C58LP 系列数据手册 文档修订记录 标题说明：PSoC® 5LP：CY8C58LP 系列数据手册可编程片上系统 （PSoC®） 文档编号：001-91764 ECN 版本 变更者 提交日期 ** 4322107 *A 4769264 *B 5232280 变更说明 03/26/2014 本文档版本号为 Rev**，译自英文版 001-84932 Rev*E。 XZNG 06/11/2015 本文档版本号为 Rev*A，译自英文版 001-84932 Rev*H。 XZNG 04/22/2016 本文档版本号为 Rev*B，译自英文版 001-84932 Rev*J。 XZNG 文档编号：001-91764 版本 *B 页 135/136 PSoC® 5LP：CY8C58LP 系列数据手册 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司具有一个由办事处、解决方案中心、厂商代表和经销商组成的全球性网络。要想找到离您最近的办事处，请访问赛普拉 斯所在地。 PSoC® 解决方案 产品 汽车级产品 时钟与缓冲区 接口 照明与电源控制 存储器 PSoC 触摸感应产品 USB 控制器 无线 / 射频 cypress.com/go/automotive cypress.com/go/clocks cypress.com/go/interface cypress.com/go/powerpsoc cypress.com/go/memory cypress.com/go/psoc cypress.com/go/touch psoc.cypress.com/solutions PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP 赛普拉斯开发者社区 社区 | 论坛 | 博客 | 视频 | 培训 技术支持 cypress.com/go/support cypress.com/go/USB cypress.com/go/wireless © 赛普拉斯半导体公司， 2012-2016。此处所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品内嵌的电路外，赛普拉斯半导体公司不对任何其他电路的使用承担任何责任。也不会根据专 利权或其他权利以明示或暗示方式授予任何许可。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯不保证产品能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于可 能发生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的 所有风险，并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可 者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支 持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。除上述指定的用途外，未经赛普拉斯明确的书面许可，不得对此类源代码进行任何复制、修改、转换、编译或演 示。 免责声明：赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括 （但不限于）针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的权 利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于发生故障 （包括运转异常）或失效可能会对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统 的关键组件。若将赛普拉斯产品使用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保赛普拉斯免于因此而受到任何指控。 产品使用可能受赛普拉斯软件许可协议的限制。 文档编号：001-91764 版本 *B 修订日期 April 22, 2016 页 136/136 从赛普拉斯或某个获得赛普拉斯从属许可证的联营公司处购买的 I2C 组件，即可根据飞利浦 （Philips） I2C 专利权获得一份许可，以便在 I2C 系统中使用这些组建，但前提要保证该系统符合飞利浦定 义的 I2C 标准规范。 CapSense®、PSoC® 3、PSoC® 5 和 PSoC® Creator™ 是赛普拉斯半导体公司的商标，PSoC® 是赛普拉斯半导体公司的注册商标。ARM 是 ARM 有限公司的注册商标，Keil 和 RealView 是 ARM 有 限公司的商标。本文件中所介绍的所有产品和公司名称均为其各自所有者的商标。