PSoC® 3：CY8C36 系列数据手册
®
可编程片上系统 （PSoC ）
概述
PSoC® 3 是 一种真正的可编程嵌入片上系统，它在单芯片中集成了可配置的模拟和数字外设、存储器以及微控制器。PSoC 3 架构的
性能通过以下特性得到质的提升：
带有工作频率高达 67 MHz 的 DMA 控制器、数字滤波处理器以及 8051 内核
超低功耗，拥有业界最宽的工作电压范围
带有支持用户自定义的可编程数字和模拟外设
任何模拟或数字外设端口可灵活路由至任意引脚
PSoC 器件是一个应用于嵌入式 （控制）系统设计的高度灵活的可配置系统级芯片。它集成了丰富的可配置模拟和数字资源以及片上
微控制器。单芯片可以实现高达上百种的模拟和数字外设功能。因此不仅可以缩短设计周期、减小电路板尺寸、降低系统功耗，还可
以在降低系统成本的基础上提升系统性能。
特性
工作特性
电压范围：1.71 至 5.5 V，多达六个电压域
[1]
（环境）温度范围：–40 至 85°C
工作频率范围：DC 至 67 MHz
功耗模式
• 在活动模式下，频率 6 MHz 电流 1.2 mA, 频率 48 MHz 电
流 12 mA
• 在睡眠模式下，电流为 1 µA
• 在休眠模式下，电流为 200 nA （RAM 数据保持）
升压调节器 （ 最小输入电压 0.5 V，最大输出电压 5 V）
8 至 12 位可配置 Delta-Sigma ADC
多达四个 8 位 DAC
多达四个比较器
多达四个运算放大器
多达四个可编程模拟模块，可用于创建：
• 可编程的增益放大器 （PGA）
• 跨阻放大器 （TIA）
• 混频器
• 采样和保持电路
®
支持 CapSense ，最多支持 62 个触摸传感器
1.024 V ±0.1% 内部电压参考
多功能 I/O 系统
29 至 72 个 I/O 引脚 — 多达 62 个通用 I/O （GPIOs）
多达八个特殊功能 I/O （SIO）引脚
• 25 mA 灌电流
• 可编程输入 / 输出阀值
• 可作为通用比较器使用
• 支持热插拔功能和过压容限
两个 USBIO 引脚可作为 GPIO 使用
任意数字或模拟外设信号可以路由至任意引脚
所有 GPIO 均支持段式 LCD 驱动，最多支持 46 Com x 16 Seg
所有 GPIO 均支持 CapSense 功能
接口电压范围为 1.2 V 至 5.5 V，多达四个电压域
性能
8 位 8051 CPU， 32 个中断输入
24 通道直接存储器访问 （DMA）控制器
24 位 64 抽头定点数字滤波处理器 （ DFB）
存储器
拥有缓存和安全特性的高达 64 KB 的编程闪存
高达 8KB 的用于存储纠错码 （ECC）的闪存空间
高达 8 KB 的 RAM
高达 2 KB 的 EEPROM
数字外设
4 路 16 位定时器、计数器或 PWM 模块 （TCPWM）
1 路硬件 I2C 模块，总线速度 1 Mbps
已认证的 USB 2.0 （FS）12 Mbps 外设接口
（TID#40770053），采用内部振荡器 [2]
全速 CAN 2.0b 接口、 16 个 Rx 缓冲区、 8 个 Tx 缓冲区
16 至 24 个通用数字模块（UDB），通过配置 UDB 模块，可
以创建有限数量的如下功能模块：
• 8、 16、24 和 32 位定时器 ‘ 计数器和 PWM
• I2C、 UART、SPI、I2S、LIN 2.0 接口
• 循环冗余校验 （CRC）模块
• 伪随机序列 （PRS）发生器
• 正交解码器
• 门限逻辑功能
编程和调试
支持 4 线 JTAG、 SWD 以及 SWV 接口
支持通过 I2C、 SPI、UART、USB 以及通信接口的
Bootloader 编程
封装选择：：48-SSOP、 48-QFN、 68-QFN、100-TQFP 以及
72-WLCSP 封装
支持使用免费的 PSoC Creator™ 工具进行开发
可编程时钟
12 个时钟分频器可路由到任何外设或 I/O
模拟外设
3 到 62 MHz 内部高频振荡器（IMO），3 MHz 输出精确度 1%
支持 4 到 25 MHz 外部晶振
67 MHz 内部 PLL 最高输出频率
1 KHz 或 33/100 KHz 低功耗内部低频振荡器 （ILO）
32.768 kHz 的外部时钟晶振
提供原理图和固件设计支持
提供了上百个 PSoC Component （PSoC 组件），相当于集
成了众多专有 IC 和系统接口。每个组件均可通过简单的拖放
添加到当前设计中。
包含免费的 Keil 8051 编译器
支持器件的编程和调试
注释：
1. 最大存放温度是 150°C，符合 JEDEC JESD22-A103 — 高温度存放使用寿命标准。
2. 该特性仅在特定器件上提供。更多信息请参考第 120 页上的订购信息。
赛普拉斯半导体公司
文档编号：001-92989 版本 *A
•
198 Champion Court
•
San Jose, CA 95134-1709
•
408-943-2600
修订日期 May 28, 2015
PSoC® 3：CY8C36 系列数据手册
更多信息
赛普拉斯网站 www.cypress.com 上提供了大量资料，有助于选择符合您设计的 PSoC 器件，并能够快速有效地将该器件集成到您的
设计中。有关使用资源的完整列表，请参考知识库文章 KBA86521 — 如何使用 PSoC 3、 PSoC 4、 PSoC 5LP 进行设计。 下面是
PSoC 3 的简要列表：
概况：PSoC 产品系列， PSoC 路线图
产品选择：PSoC 1、 PSoC 3、 PSoC 4、 PSoC 5LP
另外， PSoC Creator 还包含一个器件选择工具。
应用笔记：赛普拉斯提供了大量 PSoC 应用笔记，包括从基本到
高级的广泛主题。下面提供了入门 PSoC 3 的推荐应用笔记：
AN54181：入门 PSoC 3
AN61290：硬件设计的注意事项
AN57821：混合信号电路板布局
AN58304：模拟设计的引脚选择
AN81623：数字设计的最佳实践
AN73854：Bootloaders 的简介
开发套件：
CY8CKIT-001：为 PSoC 1、PSoC 3、PSoC 4 或 PSoC 5LP
器件系列提供了一个通用的开发平台。
CY8CKIT-030：是专门为模拟性能而设计的。通过该套件，
您可以评估、开发基于 PSoC3 的高精度模拟、低功耗以及低
电压的各种应用。
这两种套件都支持连接 PSoC 扩展板套件。扩展套件可用于
CapSense、高精度温度测量和电源监控等多种应用。
MiniProg3 编程工具可用于对 PSoC 器件的编程和调试（PSoC1
器件仅限编程）。
PSoC Creator
PSoC Creator 是一个免费的基于 Window 的集成设计环境 （IDE）。通过它能够同时在 PSoC 3、 PSoC 4 和 PSoC 5LP 系统中设计
硬件和固件。 PSoC Creator 通过基于原理图的经典方法设计系统架构，由上百个预验证可可用于生产的 PSoC Component tm 给与
支持。 更多信息请参考组件数据手册列表。使用 PSoC Creator，可以执行以下操作：
3. 使用配置工具配置各组件
1. 将组件图标施放到主要设计工作区中，以进行您的硬件系统
设计。
4. 研究包含 100 多个组件的库
2. 使用 PSoC Creator 集成开发环境编译器对您的应用固件和
5. 查看组件数据手册
PSoC 硬件进行协同设计。
图 1. PSoC Creator 内的多传感器的示例项目
文档编号：001-92989 版本 *A
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PSoC® 3：CY8C36 系列数据手册
目录
1. 架构概述 .............................................................................. 4
2. 引脚分布 .............................................................................. 6
3. 引脚说明 ............................................................................ 12
4. CPU ................................................................................... 13
4.1 8051 CPU ................................................................. 13
4.2 寻址模式 ................................................................... 13
4.3 指令集 ....................................................................... 13
4.4 DMA 与 PHUB .......................................................... 17
4.5 中断控制器 ............................................................... 19
5. 存储器 ................................................................................ 22
5.1 静态 RAM ................................................................. 22
5.2 闪存程序存储器 ........................................................ 22
5.3 闪存安全性 ............................................................... 22
5.4 EEPROM .................................................................. 22
5.5 非易失性锁存器 （NVL） .......................................... 23
5.6 外部存储器接口 ........................................................ 24
5.7 存储器映射 ............................................................... 25
6. 系统集成 ............................................................................ 27
6.1 时钟系统 ................................................................... 27
6.2 供电系统 ................................................................... 30
6.3 复位 .......................................................................... 34
6.4 I/O 系统与布线 .......................................................... 35
7. 数字子系统 ......................................................................... 41
7.1 外设示例 ................................................................... 41
7.2 通用数字模块 ............................................................ 44
7.3 UDB 阵列说明 .......................................................... 46
7.4 DSI 走线接口说明 ..................................................... 47
7.5 CAN .......................................................................... 48
7.6 USB .......................................................................... 51
7.7 定时器、计数器和 PWM ........................................... 51
7.8 I2C ............................................................................ 52
7.9 数字滤波器模块 ........................................................ 54
8. 模拟子系统 ......................................................................... 54
8.1 模拟布线 ................................................................... 55
8.2 Delta-sigma 模数转换器 ........................................... 57
8.3 比较器 ....................................................................... 58
8.4 运算放大器 ............................................................... 59
8.5 可编程 SC/CT 模块 ................................................... 59
8.6 LCD 直接驱动器 ....................................................... 60
8.7 CapSense ................................................................. 61
8.8 温度传感器 ............................................................... 61
文档编号：001-92989 版本 *A
8.9 DAC .......................................................................... 62
8.10 上变频 / 下变频混频器 ............................................ 62
8.11 采样和保持电路 ...................................................... 63
9. 编程、调试接口与资源 ....................................................... 63
9.1 JTAG 接口 ................................................................ 64
9.2 串行线调试接口 ........................................................ 65
9.3 调试功能 ................................................................... 66
9.4 跟踪特性 ................................................................... 66
9.5 单线浏览器接口 ........................................................ 66
9.6 编程功能 ................................................................... 66
9.7 器件安全性 ............................................................... 66
9.8 CSP 封装 Bootloader ................................................ 67
10. 开发支持 .......................................................................... 68
10.1 文档 ........................................................................ 68
10.2 在线资源 ................................................................. 68
10.3 工具 ........................................................................ 68
11. 电气规范 .......................................................................... 69
11.1 最大绝对额定值 ...................................................... 69
11.2 芯片级规范 ............................................................. 70
11.3 电源调节器 ............................................................. 74
11.4 输入和输出 ............................................................. 78
11.5 模拟外设 ................................................................. 86
11.6 数字外设 ............................................................... 103
11.7 存储器 ................................................................... 107
11.8 PSoC 系统资源 ..................................................... 113
11.9 时钟 ...................................................................... 116
12. 订购信息 ........................................................................ 120
12.1 器件编号约定 ........................................................ 121
13. 封装 ............................................................................... 122
14. 缩略语 ............................................................................ 126
15. 参考文档 ........................................................................ 127
16. 文档规范 ........................................................................ 128
16.1 测量单位 ............................................................... 128
17. 修订记录 ........................................................................ 129
18. 销售、解决方案和法律信息 ........................................... 130
全球销售和设计支持 ......................................................130
产品 .............................................................................. 130
PSoC® 解决方案 ...........................................................130
赛普拉斯开发者社区 ..................................................... 130
技术支持 ....................................................................... 130
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PSoC® 3：CY8C36 系列数据手册
1. 架构概述
CY8C36 系列的超低功耗闪速可编程片上系统（PSoC®）器件是可扩展的 8 位 PSoC 3 和 32 位 PSoC 5 平台的一部分。CY8C36 系
列提供了与 CPU 子系统相关的可配置模拟块、数字和互连电路模块。通过将 CPU 同高度灵活的模拟子系统、数字子系统、布线及
I/O 相结合，可以在众多消费、工业和医疗应用场合实现高度集成。
图 1-1. 简化框图
Analog Interconnect
Quadrature Decoder
UDB
UDB
UDB
UDB
Sequencer
Usage Example for UDB
Universal Digital Block Array ( 24 x UDB)
8- Bit
Timer
16- Bit
PWM
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
22
UDB
UDB
Logic
UDB
FS USB
2.0
4x
Timer
Counter
PWM
12- Bit SPI
UDB
Master/
Slave
UDB
UDB
8- Bit
Timer
UDB
8- Bit SPI
I2C Slave
UDB
I2C
CAN
2.0
16- Bit PRS
Logic
UDB
UDB
UART
UDB
UDB
USB
PHY
GPIOs
GPIOs
IMO
Clock Tree
32.768 KHz
( Optional)
Digital System
System Wide
Resources
Xtal
Osc
SIO
4 to 25 MHz
( Optional)
GPIOs
Digital Interconnect
12- Bit PWM
RTC
Timer
System Bus
WDT
and
Wake
EEPROM
SRAM
CPU System
8051 or
Cortex M3 CPU
Interrupt
Controller
Program &
Debug
GPIOs
Memory System
Program
GPIOs
Debug &
Trace
EMIF
PHUB
DMA
FLASH
ILO
Boundary
Scan
Power Management
System
LCD Direct
Drive
Digital
Filter
Block
POR and
LVD
1.8 V LDO
SMP
Temperature
Sensor
Analog System
ADC
+
4x
Opamp
-
3 per
Opamp
Del Sig
ADC
+
4 x DAC
4x
CMP
-
GPIOs
1.71 to
5.5 V
Sleep
Power
4 x SC/ CT Blocks
(TIA, PGA, Mixer etc)
GPIOs
SIOs
Clocking System
CapSense
0. 5 to 5.5V
( Optional)
图 1-1 显示了 CY8C36 系列的主要组件，其中包括：
8051 CPU 子系统
非易失性存储子系统
编程、调试和测试子系统
输入和输出
时钟
功耗
PSoC 具有独特的可配置性，其中有一半是由其数字子系统提供
的。数字子系统不仅能够通过数字系统互连 （DSI）将来自任意
外设的数字信号连接至任意引脚，而且还能够通过小而快的低功
耗 UDB 实现功能灵活性。PSoC Creator 提供了一个外设库，其
中包括经过测试并已映射至 UDB 阵列的标准预建数字外设，如
UART、SPI、LIN、PRS、CRC、定时器、计数器、PWM、AND、
OR 等。此外，您还可以通过图形设计输入的方式，使用底层逻
辑元件库轻松创建数字电路。每个 UDB 均包含可编程阵列逻辑
（PAL）/ 可编程逻辑器件（PLD）功能，以及支持众多外设的小
型状态机引擎。
数字子系统
模拟子系统
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PSoC® 3：CY8C36 系列数据手册
除了能够提高 UDB 阵列的灵活性之外，PSoC 还提供旨在实现特
定功能的可配置数字模块。对于 CY8C36 系列，这些模块可包括
四个 16 位定时器、计数器和 PWM 模块、 I2C 从、主和多主接
口、全速 USB 以及全速 CAN 2.0b。
有关外设的详细信息，请参见本数据手册的第 41 页上的外设示
例。有关 UDB、DSI 及其他数字模块的信息，请参见本数据手册
的第 41 页上的数字子系统一节。
PSoC 独特可配置性的另外一半则来自于其模拟子系统。所有模
拟性能都基于高度精确的绝对电压参考（在有效工作温度和电压
下误差小于 0.1%）。可配置模拟子系统包括：
模拟复用器
电压比较器
电压参考
模数转换器 （ ADC）
数模转换器 （ DAC）
数字滤波器模块 （ DFB）
所有 GPIO 引脚都可以使用内部模拟总线将模拟信号输入和输出
器件。因此，器件可接多达 62 个分立模拟信号。模拟子系统中
包含 一 个 快 速、精 确并 具 有 以 下 特 性 的 可 配 置 Delta-Sigma
ADC：
偏移小于 100 µV
增益误差为 0.2%
INL 小于 ±1 LSB
DNL 小于 ±1 LSB
SINAD 优于 66 dB
该转换器能够满足众多高精度模拟应用的需求，其中包括一些要
求最为严苛的传感器。
可以通过 DMA 选择任意 ADC 的输出提供给可编程 DFB，而没
有 CPU 的干预。可配置 DFB 以执行 IIR 和 FIR 数字滤波器以及
某些用户定义的功能。 DFB 可用最大 64 个抽头实现过滤。它可
在一个时钟周期中执行 48 位乘累加 （MAC）操作。
四个高速电压 DAC 或电流 DAC 支持 8 位输出信号，其更新速率
最高可达 8 Msps。它们可以路由到任何 GPIO 引脚。您可以使用
UDB 阵列创建分辨率更高的电压 PWM DAC 输出。利用此方法，
可以在高达 48 kHz 的频率下创建高达 10 位的 PWM DAC。每个
UDB 中的数字 DAC 都支持 PWM、PRS 或 delta-sigma 算法，并
且宽度可编程。
除了 ADC、 DAC 和 DFB 以外，模拟子系统还提供：
多个运算放大器
多个可配置的开关电容 / 连续时间（SC/CT）模块。这些模块支
持：
互阻放大器
可编程增益放大器
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混频器
其他类似模拟组件
有关详细信息，请参见本数据手册的第 54 页上的模拟子系统。
PSoC 的 8051 CPU 子系统是围绕工作频率高达 67 MHz 的单周
期流水线 8051 8 位处理器构建的。CPU 子系统包括可编程的嵌
套向量中断控制器、 DMA 控制器和 RAM。 PSoC 的嵌套向量中
断控制器可让 CPU 直接前进到中断服务例程的第一个地址，而
无需在其他架构中使用的跳转指令，因此具有较低的延迟。DMA
控制器使外设能够在没有 CPU 干预的情况下交换数据。这样一
来，CPU 就能够以较慢的速度运行（降低功耗）或使用这些 CPU
周期来提高固件算法的性能。单周期 8051 CPU 的运行速度比标
准 8051 处理器快十倍。处理器速度本身是可以配置的，从而能
够针对特定应用调整运行功耗。
PSoC 的非易失性子系统由闪存、按字节写入的 EEPROM 以及
非易失性配置选项构成。它能够提供高达 64 KB 的片上闪存。
CPU 可以对闪存的各个区块重新进行编程，以便使能
Bootloader。您可以针对可靠性较高的应用使能纠错码。功能强
大且非常灵活的保护模型能够保护用户的敏感信息，并能够锁定
选定的存储器模块，以便实现读写保护。片上提供了高达 2 KB
的按字节写入的 EEPROM，用于存储应用程序数据。此外，选
定的配置选项 （如引导速度和引脚驱动模式）存储在非易失性
存储器中，以便在加电复位 （POR）后立即激活相关设置。
三种类型的 PSoC I/O 都非常灵活。所有 I/O 都具有多种可在上
电复位时设置的驱动模式。 PSoC 还通过 VDDIO 引脚提供多达
四个 I/O 电压域。每个 GPIO 都具有模拟 I/O、 LCD 驱动 [3]、
CapSense[4]、灵活的中断生成、转换速率控制以及数字 I/O 功
能。PSoC 上的 SIO 允许在用作输出时独立设置 VOH 和 VDDIO。
SIO 在输入模式下处于高阻抗状态。即使当器件未加电或引脚电
压高于供电电压时，亦是如此。这使得 SIO 非常适合在 I2C 总线
上使用，因为当该总线上的其他器件处于加电状态时， PSoC 可
能未加电。SIO 引脚还具有非常高的灌电流能力，适用于 LED 驱
动等应用。通过使用 SIO 的可编程输入阈值特性，可以将 SIO 用
作通用模拟电压比较器。此外，对于带全速 USB 的器件，还提
供了 USB 物理接口 （USBIO）。当不使用 USB 时，这些引脚还
可以用于实现有限的数字功能和进行器件编程。本数据手册的第
35 页上的 I/O 系统与布线对 PSoC I/O 的所有特性进行了详细说
明。
PSoC 器件集成了非常灵活的内部时钟生成器，能够实现高度的
稳定和精度。内部主振荡器（IMO）是系统的时基，在 3 MHz 下
的精度为 1%。可对 IMO 进行配置，使之在 3 MHz 至 62 MHz 的
工作频率范围内运行。为满足应用的要求，可将主时钟频率分频
成多个时钟。器件提供了一个 PLL，以便从 IMO、外部晶振或外
部参考时钟生成高达 67 MHz 的时钟频率。器件还包含一个单独
的超低功耗内部低速振荡器 （ILO） ，以便供睡眠和看门狗定时
器使用。此外，在实时时钟（Real Time Clock，RTC）应用中，
还支持使用 32.768 kHz 的外部时钟晶体。时钟以及可编程时钟
分频器具有高度的灵活性，能够满足大多数时序要求。
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PSoC® 3：CY8C36 系列数据手册
CY8C36 系列能够在 1.71 至 5.5 V 的电压范围内工作。这样，可
以采用 1.8 V ± 5%、 2.5 V ±10%、 3.3 V ± 10% 或 5.0 V ± 10%
等稳压电源，或直接采用多种不同类型的电池。此外，该系列还
提供了一个集成的高效同步升压器，能够采用低至 0.5 V 的供电
电压为器件供电。这样一来，便可以通过单个电池或太阳能电池
为器件直接供电。不仅如此，您还可以使用升压转换器来生成器
件所需的其他电压，例如，驱动 LCD 显示屏所需的 3.3 V 电压。
升压器的输出引脚是 VBOOST，从而可以从 PSoC 为应用中的其
他器件供电。
PSoC 支持多种低功耗模式，其中包括 200 nA 休眠模式 （RAM
保留数据）和 1 µA 睡眠模式 （RTC 保持运行）。在第二种模式
下，可选的 32.768 kHz 时钟晶体会连续运行，以保持精确的
RTC。
对所有主要功能模块（包括可编程数字和模拟外设）的供电可由
固件独立控制。因此，当某些外设未被使用时，可以采用低功耗
后台处理模式。这样一来， CPU 在 6 MHz 下运行时，器件总电
流仅为 1.2 mA，或者在 3 MHz 下则仅为 0.8 mA。
关于 PSoC 功耗模式的详细信息，请参见本数据手册的第 30 页
上的供电系统。 PSoC 采用 JTAG （4 线）接口或 SWD （2 线）
接口进行编程、调试和测试。单线查看器 （SWV）也可用于进
行 “printf” 式调试。通过结合使用 SWD 和 SWV，您只需三个
引脚，即可实现全功能调试接口。借助这些标准接口，您能够利
用赛普拉斯公司或第三方供货商提供的众多硬件解决方案对
PSoC 进行调试或编程。PSoC 支持片上断点以及 4 KB 的指令和
数据竞争存储器，以便进行调试。有关编程、测试和调试接口的
详细信息，请参见本数据手册的第 63 页上的编程、调试接口与
资源。
2. 引脚分布
每个 VDDIO 引脚会供电给一组特殊的 I/O 引脚。（通过 VDDD 供
电给 USBIO。）通过使用 VDDIO 引脚，单个 PSoC 即可支持多
个接口电压电平，而无需片外电平转换器。图 2-3 到图 2-6 中引
脚分配框图内的黑线显示了每个 VDDIO 所供电的引脚。
每个 VDDIO 总共可为相应 I/O 引脚提供高达 100 mA 的拉电流，
如图 2-1 所示。
图 2-1. VDDIO 电流限制
IDDIO X = 100 mA
VDDIO X
I/O Pins
PSoC
反过来，对于 100 引脚和 68 引脚器件，也可以将 100 mA 的总
电流灌入到与任意 VDDIO 相应的引脚组，如图 2-2 所示。
图 2-2. I/O 引脚电流限制
Ipins = 100 mA
VDDIO X
I/O Pins
PSoC
VSSD
对于 48 引脚器件，可以将 100 mA 的总电流灌入到与 VDDIO0
和 VDDIO2 相应的所有 I/O 引脚组。可以将 100 mA 的总电流灌
入到与 VDDIO1 和 VDDIO3 相应的所有 I/O 引脚组。
注释：
3. 此特性仅在特定器件上提供。有关详细信息，请参见第 120 页上的订购信息。
4. Opamp 的固有输出引脚不建议用作 CapSense 功能。
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PSoC® 3：CY8C36 系列数据手册
图 2-3. 48-SSOP 器件的引脚分布图
(SIO) P12[2]
(SIO) P12[3]
(Opamp2OUT, GPIO) P0[0]
(Opamp0OUT, GPIO) P0[1]
(Opamp0+, GPIO) P0[2]
(Opamp0-/EXTREF0, GPIO) P0[3]
VDDIO0
(Opamp2+, GPIO) P0[4]
(Opamp2-, GPIO) P0[5]
(IDAC0, GPIO) P0[6]
(IDAC2, GPIO) P0[7]
VCCD
VSSD
VDDD
(GPIO) P2[3]
(GPIO) P2[4]
VDDIO2
(GPIO) P2[5]
(GPIO) P2[6]
(GPIO) P2[7]
VSSB
IND
VBOOST
VBAT
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
Lines show 46
VDDIO to
45
I/O supply
association 44
43
42
41
40
39
38
SSOP 37
36
35
34
33
32
31
30
29
28
27
26
25
VDDA
VSSA
VCCA
P15[3] (GPIO, KHZ XTAL: XI)
P15[2] (GPIO, KHZ XTAL: XO)
P12[1] (SIO, I2C1: SDA)
P12[0] (SIO, I2C1: SCL)
VDDIO3
P15[1] (GPIO, MHZ XTAL: XI)
P15[0] (GPIO, MHZ XTAL: XO)
VCCD
VSSD
VDDD
[5]
P15[7] (USBIO, D-, SWDCK)
P15[6] (USBIO, D+, SWDIO) [5]
P1[7] (GPIO)
P1[6] (GPIO)
VDDIO1
P1[5] (GPIO, NTRST)
P1[4] (GPIO, TDI)
P1[3] (GPIO, TDO, SWV)
P1[2] (GPIO, CONFIGURABLE XRES)
P1[1] (GPIO, TCK, SWDCK)
P1[0] (GPIO, TMS, SWDIO)
48 P2[5] (GPIO)
47 VDDIO2
46 P2[4] (GPIO)
45 P2[3] (GPIO)
44 VDDD
43 VSSD
42 VCCD
41
P0[7] (IDAC2, GPIO)
40
P0[6] (IDAC0, GPIO)
39
P0[5] (Opamp2-, GPIO)
38
P0[4] (Opamp2+, GPIO)
37 VDDIO0
图 2-4. 48-QFN 器件的引脚分布图 [6]
(GPIO) P2[6]
(GPIO) P2[7]
1
2
VSSB
IND
VB
VBAT
(GPIO, TMS, SWDIO) P1[0]
(GPIO, TCK, SWDCK) P1[1]
(GPIO, Configurable XRES) P1[2]
(GPIO, TDO, SWV) P1[3]
(GPIO, TDI) P1[4]
(GPIO, nTRST) P1[5]
3
4
5
6
Lines show
VDDIO to I/O
supply association
QFN
(Top View)
VDDIO1
(GPIO) P1[6]
(GPIO) P1[7]
[5]
(USBIO, D+, SWDIO) P15[6]
[5] (USBIO, D-, SWDCK) P15[7]
VDDD
VSSD
VCCD
(GPIO, MHZ XTAL: XO) P15[0]
(GPIO, MHZ XTAL: XI) P15[1]
VDDIO3
(SIO, I2C1: SCL) P12[0]
13
14
15
16
17
18
19
20
21
22
23
24
7
8
9
10
11
12
36 P0[3] (Opamp0-/Extref0, GPIO)
35 P0[2] (Opamp0+, GPIO)
34 P0[1] (Opamp0OUT, GPIO)
33 P0[0] (Opamp2OUT, GPIO)
32 P12[3] (SIO)
31 P12[2] (SIO)
30 VDDA
29 VSSA
28 VCCA
27 P15[3] (GPIO, KHZ XTAL: XI)
26 P15[2] (GPIO, KHZ XTAL: XO)
25 P12[1] (SIO, I2C1: SDA)
注释：
5. 在不带 USB 的器件上，引脚的状态为 “NDU” （即请勿使用）。该引脚必须悬空。
6. QFN 封装上的中心焊盘应连接到数字接地 （VSSD），以获得最佳机械、热学和电气性能。如果未接地，则应处于电气悬空状态，而不能连接到任何其他信号。
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67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
P2[5] (GPIO)
VDDIO2
P2[4] (GPIO)
P2[3] (GPIO)
P2[2] (GPIO)
P2[1] (GPIO)
P2[0] (GPIO)
P15[5] (GPOI)
P15[4] (GPIO)
VDDD
VSSD
VCCD
P0[7] (GPIO, IDAC2)
P0[6] (GPIO, IDAC0)
P0[5] (GPIO, Opamp2-)
P0[4] (GPIO, Opamp2+)
VDDIO0
图 2-5. 68-QFN 器件的引脚分布图 [9]
(GPIO) P2[6]
(GPIO) P2[7]
(I2C0: SCL, SIO) P12[4]
(I2C0: SDA, SIO) P12[5]
VSSB
IND
51
50
Lines show VDDIO
to I/O supply
association
QFN
(Top View)
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
P0[3] (GPIO, Opamp0-/EXTREF0)
P0[2] (GPIO,Opamp0+)
P0[1] (GPIO, Opamp0OUT)
P0[0] (GPIO, Opamp2OUT)
P12[3] (SIO)
P12[2] (SIO)
VSSD
VDDA
VSSA
VCCA
P15[3] (GPIO, KHZ XTAL: XI)
P15[2] (GPIO, KHZ XTAL: XO)
P12[1] (SIO, I2C1: SDA)
P12[0] (SIO, 12C1: SCL)
[8]
P3[7] (GPIO, Opamp3OUT)
[8]
P3[6] (GPIO, Opamp1OUT)
VDDIO3
(GPIO) P1[6]
(GPIO) P1[7]
(SIO) P12[6]
(SIO) P12[7]
[7]
(USBIO, D+, SWDIO) P15[6]
[7] (USBIO, D-, SWDCK) P15[7]
VDDD
VSSD
VCCD
(MHZ XTAL: XO, GPIO) P15[0]
(MHZ XTAL: XI, GPIO) P15[1]
(IDAC1, GPIO) P3[0]
(IDAC3, GPIO) P3[1]
[8]
(OPAMP3-/EXTREF1, GPIO) P3[2]
[8] (OPAMP3+, GPIO) P3[3]
(OPAMP1-, GPIO) P3[4]
[8]
(OPAMP1+, GPIO) P3[5]
[8]
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
VBOOST
VBAT
VSSD
XRES
(TMS, SWDIO, GPIO) P1[0]
(TCK, SWDCK, GPIO) P1[1]
(CONFIGURABLE XRES, GPIO) P1[2]
(TDO, SWV, GPIO) P1[3]
(TDI, GPIO) P1[4]
(NTRST, GPIO) P1[5]
VDDIO1
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
注释：
7. 在不带 USB 的器件上，引脚处于 “ 请勿使用 ” （DNU） 状态。该引脚必须悬空。
8. 此特性仅在特定器件上提供。更多有关信息，请参考第 120 页上的订购信息。
9. QFN 封装上的中心焊盘应连接到数字接地 （VSSD），以获得最佳机械、热和电气性能。如果未接地，则应处于电气悬空状态，而不能连接到任何其他信号。更多有
关信息，请参考 AN72845， QFN 器件的设计指南。
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70
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63
62
61
60
59
58
57
56
55
LINES SHOW
VDDIO TO I/O
SUPPLY
ASSOCIATION
TQFP
54
53
52
51
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
VDDIO0
P0[3] (GPIO, Opamp0-/EXTREF0)
P0[2] (GPIO, Opamp0+)
P0[1] (GPIO, Opamp0OUT)
P0[0] (GPIO, Opamp2OUT)
P4[1] (GPIO)
P4[0] (GPIO)
P12[3] (SIO)
P12[2] (SIO)
VSSD
VDDA
VSSA
VCCA
NC
NC
NC
NC
NC
NC
P15[3] (GPIO, KHZ XTAL: XI)
P15[2] (GPIO, KHZ XTAL: XO)
P12[1] (SIO, I2C1: SDA)
P12[0] (SIO, I2C1: SCL)
P3[7] (GPIO, Opamp3OUT)
P3[6] (GPIO, Opamp1OUT)
[11]
[11]
VDDIO1
(GPIO) P1[6]
(GPIO) P1[7]
(SIO) P12[6]
(SIO) P12[7]
(GPIO) P5[4]
(GPIO) P5[5]
(GPIO) P5[6]
(GPIO) P5[7]
[10]
(USBIO, D+, SWDIO) P15[6]
[10
(USBIO, D-, SWDCK) P15[7]
]
VDDD
VSSD
VCCD
NC
NC
(MHZ XTAL: XO, GPIO) P15[0]
(MHZ XTAL: XI, GPIO) P15[1]
(IDAC1, GPIO) P3[0]
(IDAC3, GPIO) P3[1]
(OPAMP3-/EXTREF1, GPIO) P3[2]
[11]
(Opamp3+, GPIO) P3[3]
[11]
(Opamp1-, GPIO) P3[4]
[11] (Opamp1+, GPIO) P3[5]
[11]
VDDIO3
(GPIO) P2[5]
(GPIO) P2[6]
(GPIO) P2[7]
(I2C0: SCL, SIO) P12[4]
(I2C0: SDA, SIO) P12[5]
(GPIO) P6[4]
(GPIO) P6[5]
(GPIO) P6[6]
(GPIO) P6[7]
VSSB
IND
VBOOST
VBAT
VSSD
XRES
(GPIO) P5[0]
(GPIO) P5[1]
(GPIO) P5[2]
(GPIO) P5[3]
(TMS, SWDIO, GPIO) P1[0]
(TCK, SWDCK, GPIO) P1[1]
(CONFIGURABLE XRES, GPIO) P1[2]
(TDO, SWV, GPIO) P1[3]
(TDI, GPIO) P1[4]
(NTRST, GPIO) P1[5]
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
VDDIO2
P2[4] (GPIO)
P2[3] (GPIO)
P2[2] (GPIO)
P2[1] (GPIO)
P2[0] (GPIO)
P15[5] (GPIO)
P15[4] (GPIO)
P6[3] (GPIO)
P6[2] (GPIO)
P6[1] (GPIO)
P6[0] (GPIO)
VDDD
VSSD
VCCD
P4[7] (GPIO)
P4[6] (GPIO)
P4[5] (GPIO)
P4[4] (GPIO)
P4[3] (GPIO)
P4[2] (GPIO)
P0[7] (GPIO, IDAC2)
P0[6] (GPIO, IDAC0)
P0[5] (GPIO, Opamp2-)
P0[4] (GPIO, Opamp2+)
图 2-6. 100 TQFP 器件的引脚分布图
表 2-1 显示的是 72-CSP 封装的引脚分布。由于共有 4 个 VDDIO 引脚，因此，与 100 引脚和 68 引脚器件相同，将 100 mA 的总电流
灌入到与 VDDIO 相应的 I/O 引脚组。
表 2-1. CSP 引脚分布
球形焊盘
G6
名称
P2[5]
球形焊盘
F1
名称
VDDD
球形焊盘
A5
名称
VDDA
E5
P2[6]
E1
VSSD
A6
VSSD
F5
P2[7]
E2
VCCD
B6
P12[2]
J7
P12[4]
C1
P15[0]
C6
P12[3]
H6
P12[5]
C2
P15[1]
A7
P0[0]
J6
VSSB
D2
P3[0]
B7
P0[1]
J5
Ind
D3
P3[1]
B5
P0[2]
H5
VBOOST
D4
P3[2]
C5
P0[3]
J4
VBAT
D5
P3[3]
A8
VIO0
注释：
10. 在不带 USB 的器件上，引脚的状态为 “NDU” （即请勿使用）。该引脚必须悬空。
11. 此特性仅在特定器件上提供。更多有关信息，请参考第 120 页上的订购信息。
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PSoC® 3：CY8C36 系列数据手册
表 2-1. CSP 引脚分布 （续）
球形焊盘
H4
名称
VSSD
球形焊盘
B4
名称
P3[4]
球形焊盘
D6
名称
P0[4]
J3
XRES_N
B3
P3[5]
D7
P0[5]
H3
P1[0]
A1
VIO3
C7
P0[6]
G3
P1[1]
B2
P3[6]
C8
P0[7]
H2
P1[2]
A2
P3[7]
E8
VCCD
J2
P1[3]
C3
P12[0]
F8
VSSD
G4
P1[4]
C4
P12[1]
G8
VDDD
G5
P1[5]
E3
P15[2]
E7
P15[4]
J1
VIO1
E4
F4
P1[6]
P15[3]
F7
P15[5]
B1
[12]
NC
G7
P2[0]
[12]
F3
P1[7]
B8
NC
H7
P2[1]
H1
P12[6]
D1[12]
NC
H8
P2[2]
G1
P12[7]
[12]
NC
F6
P2[3]
G2
P15[6]
A3
VCCA
E6
P2[4]
F2
P15[7]
A4
VSSA
J8
VIO2
D8
图 2-7 和第 12 页上的图 2-8 所示为 100-TQFP 器件的原理图和 PCB 布局图示例，展示了如何在两层电路板上获得最佳模拟性能。
两个标有 VDDD 的引脚必须连接在一起。
两个标有 Vccd 的引脚必须连接在一起，并且必须连接电容，如图 2-7 和第 30 页上的供电系统所示。两个 Vccd 引脚之间的线路越短越
好。
两个标有 VSSD 的引脚必须连接在一起。
有关混合信号电路板布局问题的详细信息，请参考应用手册 AN57821 — PSoC® 3 与 PSoC 5LP 混合信号电路板布局的注意事项。
注释：
12. 在不带 USB 的器件上，引脚的状态为 “NDU” （即请勿使用）。该引脚必须悬空。
13. 此特性仅在特定器件上提供。更多有关信息，请参考第 120 页上的订购信息。
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图 2-7. 100-TQFP 器件的原理图示例 （包含供电连接）
VDDD
C1
1uF
VDDD
VSSD
VSSD
VDDD
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
VDDA
C8
0.1uF
VSSD
VSSD
VDDA
VSSA
VCCA
C17
1uF
VSSA
VDDA
C9
1uF
C10
0.1uF
VSSA
VDDD
C11
0.1uF
VCCD
VDDD
VSSD
C12
0.1uF
VSSD
VDDD
VDDIO0
OA0-, REF0, P0[3]
OA0+, P0[2]
OA0OUT, P0[1]
OA2OUT, P0[0]
P4[1]
P4[0]
SIO, P12[3]
SIO, P12[2]
VSSD
VDDA
VSSA
VCCA
NC
NC
NC
NC
NC
NC
KHZXIN, P15[3]
KHZXOUT, P15[2]
SIO, P12[1]
SIO, P12[0]
OA3OUT, P3[7]
OA1OUT, P3[6]
VDDIO1
P1[6]
P1[7]
P12[6], SIO
P12[7], SIO
P5[4]
P5[5]
P5[6]
P5[7]
P15[6], USB D+
P15[7], USB DVDDD
VSSD
VCCD
NC
NC
P15[0], MHZXOUT
P15[1], MHZXIN
P3[0], IDAC1
P3[1], IDAC3
P3[2], OA3-, REF1
P3[3], OA3+
P3[4], OA1P3[5], OA1+
VDDIO3
P2[5]
P2[6]
P2[7]
P12[4], SIO
P12[5], SIO
P6[4]
P6[5]
P6[6]
P6[7]
VSSB
IND
VBOOST
VBAT
VSSD
XRES
P5[0]
P5[1]
P5[2]
P5[3]
P1[0], SWIO, TMS
P1[1], SWDIO, TCK
P1[2]
P1[3], SWV, TDO
P1[4], TDI
P1[5], NTRST
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
VSSD
VCCD
VSSD
VDDIO2
P2[4]
P2[3]
P2[2]
P2[1]
P2[0]
P15[5]
P15[4]
P6[3]
P6[2]
P6[1]
P6[0]
VDDD
VSSD
VCCD
P4[7]
P4[6]
P4[5]
P4[4]
P4[3]
P4[2]
IDAC2, P0[7]
IDAC0, P0[6]
OA2-, P0[5]
OA2+, P0[4]
VSSD
VSSD
C2
0.1uF
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
C6
0.1uF
VDDD
VDDD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
VDDD
C15
1uF
C16
0.1uF
VSSD
VSSD
注意：两个 Vccd 引脚必须连接在一起，并且之间的线路越短越好。建议在器件下方连接线路，如第 12 页上的图 2-8 所示。
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图 2-8. 100-TQFP 器件获得最佳模拟性能的 PCB 布局示例
Vssa
Vddd
Vssd
Vssd
Plane
Vdda
Vssa
Plane
MHz XTAL: Xo、 MHz XTAL: Xi. 4 - 25 MHz 晶振引脚。
3. 引脚说明
IDAC0、 IDAC1、 IDAC2、 IDAC3. 大电流 DAC（IDAC）的低
电阻输出引脚。
Opamp0out、 Opamp1out[15]、 Opamp2out、 Opamp3out[15].
运算放大器的大电流输出。 [14]
Extref0、 Extref1. 模拟系统的外部参考输入引脚。
Opamp0–、 Opamp1–[15]、 Opamp2–、 Opamp3–[15]. 运算放
大器的反相输入引脚。
Opamp0+、 Opamp1+[15]、 Opamp2+、 Opamp3+[15]. 运 算
放大器的同相输入引脚。
GPIO. 通用 I/O 引脚为 CPU、数字外设、模拟外设、中断、LCD
段驱动和 CapSense 提供了接口。 [14]
nTRST. 可选的 JTAG 测试复位编程与调试端口连接引脚，用于
复位 JTAG 连接。
SIO. 专用 I/O 提供用于连接 CPU、数字外设和中断的接口，并能
够提供可编程的高阈值电压、模拟电压比较器和非常高的灌电
流，当器件未加电时处于高阻抗状态。
SWDCK. 串行线调试时钟编程与调试端口连接引脚。
SWDIO. 串行线调试输入和输出编程与调试端口连接引脚。
SWV. 单线查看器调试输出引脚。
TCK. JTAG 测试时钟编程与调试端口连接引脚。
TDI. JTAG 测试数据输入编程与调试端口连接引脚。
TDO. JTAG 测试数据输出编程与调试端口连接引脚。
TMS. JTAG 测试模式选择编程与调试端口连接引脚。
I2C SCL 线路提供在地址匹配时从睡眠
I2C0: SCL、 I2C1: SCL.
模式唤醒的功能。如果不需要从睡眠模式唤醒，则任意 I/O 引脚
都可用于 I2C SCL。
USBIO、 D+. 提供与 USB 2.0 总线的直接 D+ 连接。可用作数字
I/O引脚。在不带USB的器件上，引脚处于“请勿使用”（DNU）
状态。
I2C0: SDA、 I2C1: SDA. I2C SDA 线路提供在地址匹配时从睡
眠模式唤醒的功能。如果不需要从睡眠模式唤醒，则任意 I/O 引
脚都可用于 I2C SDA。
USBIO、 D-. 提供与 USB 2.0 总线的直接 D– 连接。可用作数字
I/O引脚。在不带USB的器件上，引脚处于“请勿使用”（DNU）
状态。
Ind. 升压器的电感连接引脚。
VBOOST. 升压转换器的供电传感连接引脚。
kHz XTAL: Xo、 kHz XTAL: Xi. 32.768 kHz 晶振引脚。
VBAT. 升压转换器的电池供电引脚。
注释：
14. 运算放大器的固定输出引脚不建议用作 CapSense 功能
15. 此特性仅在特定器件上提供。更多有关信息，请参考第 120 页上的订购信息。
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VCCA. 模拟系统内核调压器的输出引脚或模拟系统内核的输入
引脚。 需要为 VSSA 连接 1 µF 电容。电压调节器输出不适用于
驱动外部电路。注意，如果您使用具有外部内核电压调节器的器
件（外部调制模式），供给该引脚的电压不能超过允许范围（1.71
V 至 1.89 V）。使用内部内核电压调节器 （内部调制模式，即默
认模式）时，不要供电给该引脚。有关详细信息，请参见第 30 页
上的供电系统。
VCCD. 数字系统内核电压调节器的输出引脚或数字系统内核的
输入引脚。两个 VCCD 引脚必须连接在一起，引脚之间的线路越
短越好，并将 1 µF 电容连接到 VSSD。电压调节器输出不适用于
驱动外部电路。注意，如果您使用具有外部内核电压调节器的器
件（外部调制模式），供给该引脚的电压不能超过允许范围（1.71
V 至 1.89 V）。使用内部内核电压调节器 （内部调制模式，即默
认模式）时，不要供电给该引脚。有关详细信息，请参见第 30 页
上的供电系统。
VDDA. 所有模拟外设和模拟系统内核电压调节器的供电引脚。
VDDA 必须是器件上的最高电压。所有其他供电引脚必须小于或
等于 VDDA。
VDDD. 所有数字外设和数字系统内核电压调节器的供电引脚。
VDDD 必须小于或等于 VDDA。
VSSA. 所有模拟外设的接地引脚。
VSSB. 升压器的接地引脚。
VSSD. 所有数字逻辑和 I/O 引脚的接地引脚。
VDDIO0、 VDDIO1、 VDDIO2、 VDDIO3. I/O 引 脚 的供电引
脚。有关特定 I/O 引脚至 VDDIO 的映射，请参见引脚分布。每个
VDDIO 都必须连接到有效的工作电压 （1.71 V 至 5.5 V），并且
必须小于或等于 VDDA。
XRES （与可配置的 XRES） . 外部复位引脚。内部上拉，低电
平有效。可将引脚 P1[2] 配置为一个 XRES 引脚；请参见第 23
页上的非易失性锁存器 （NVL）。
DMA 控制器
外设集线器 （PHUB）
外部存储器接口 （EMIF）
4.2 寻址模式
8051 支持下列寻址模式：
直接寻址：通过 8 位直接地址字段指定操作数。使用此模式只能
访问内部 RAM 和 SFR。
间接寻址：通过指令指定包含操作数地址的寄存器。寄存器 R0
或 R1 用于指定 8 位地址，数据指针 （DPTR）寄存器用于指
定 16 位地址。
寄存器寻址：通过特定指令访问指定寄存器组中的其中一个寄
存器 （R0 至 R7）。这些指令无需地址字段，因此更为有效。
寄存器专用指令：有些指令是特定寄存器的专用指令。例如，
有些指令始终在累加器中执行。在这种情况下，无需指定操作
数。
立即常量：有些指令直接使用常量值，而不是地址。
索引寻址：此类寻址只能用于读取程序存储器。该模式采用数
据指针作为基址，并采用累加器的值作为偏移量，来读取程序
存储器。
位寻址：在此模式下，操作数是 256 位中的其中一位。
4.3 指令集
8051 指令集已经过高度优化，能够进行 8 位处理和 Boolean 运
算。支持的指令类型包括：
算术指令
逻辑指令
4. CPU
数据传输指令
4.1 8051 CPU
Boolean 指令
CY8C36器件采用与原来MCS-51指令集完全兼容的单周期8051
CPU。CY8C36 系列采用流水线 RISC 架构，在执行大多数指令
时都能在 1 到 2 个周期内完成，能够提供高达 33 MIPS 的峰值性
能，并且每个指令平均需要两个周期。单周期 8051 CPU 的运行
速度比标准 8051 处理器快十倍。
8051 CPU 子系统包括下列特性：
单周期 8051 CPU
程序分支指令
4.3.1 指令集摘要
4.3.1.1 算术指令
算术指令支持以下寻址模式：直接寻址、间接寻址、寄存器寻址、
立即常量寻址和寄存器专用指令寻址。算术模式用于执行加、
减、乘、除、递增和递减运算。第 14 页上的表 4-1 列出了不同
的算术指令。
高达 64 KB 的闪存存储器，高达 2 KB 的 EEPROM，以及高达 8
KB 的 SRAM
CPU 与闪存之间的 512 字节指令缓存
可编程的嵌套向量中断控制器
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PSoC® 3：CY8C36 系列数据手册
表 4-1. 算术指令
助记符
说明
字节
周期
ADD
A,Rn
将寄存器的值加到累加器
1
1
ADD
A,Direct
将直接访问字节的值加到累加器
2
2
ADD
A,@Ri
将间接访问 RAM 的数据加到累加器
1
2
ADD
A,#data
将立即数加到累加器
2
2
ADDC A,Rn
将寄存器值带进位加到累加器
1
1
ADDC A,Direct
将直接访问字节的值带进位加到累加器
2
2
ADDC A,@Ri
将间接访问 RAM 的数据带进位加到累加器
1
2
ADDC A,#data
将立即数带进位加到累加器
2
2
SUBB A,Rn
从累加器带借位减去寄存器值
1
1
SUBB A,Direct
从累加器带借位减去直接访问字节
2
2
SUBB A,@Ri
从累加器带借位减去 RAM 内的间接值
1
2
SUBB A,#data
从累加器带借位减去立即数
2
2
INC
A
累加器值加 1
1
1
INC
Rn
寄存器值加 1
1
2
INC
Direct
直接访问字节加 1
2
3
INC
@Ri
RAM 内的间接值加 1
1
3
DEC
A
累加器的值减 1
1
1
DEC
Rn
寄存器值减 1
1
2
DEC
Direct
直接访问字节的值减 1
2
3
DEC
@Ri
RAM 内的间接值减 1
1
3
INC
DPTR
数据指针加 1
1
1
MUL
累加器的值乘以 B
1
2
DIV
累加器的值除以 B
1
6
DAA
对累加器的值进行十进制调整
1
3
4.3.1.2 逻辑指令
逻辑指令用于对字节执行 AND、OR、XOR 等 Boolean 运算，对累加器的内容执行循环移位，以及交换累加器中的半字节。针对字节
的 Boolean 运算是按位执行的。第 14 页上的表 4-2 列出了逻辑指令及其说明。
表 4-2. 逻辑指令
助记符
说明
字节
周期
ANL
A,Rn
累加器与寄存器相 “ 与 ” （AND）
1
1
ANL
A,Direct
累加器与直接访问字节相 “ 与 ” （AND）
2
2
ANL
A,@Ri
累加器与 RAM 内的间接值相 “ 与 （AND）
1
2
ANL
A,#data
累加器与立即数相 “ 与 ” （AND）
2
2
ANL
Direct, A
直接访问字节与累加器相 “ 与 ” （AND）
2
3
ANL
Direct, #data
直接访问字节与立即数相 “ 与 ” （AND）
3
3
ORL
A,Rn
累加器与寄存器相 “ 或 ” （OR）
1
1
ORL
A,Direct
累加器与直接访问字节相 “ 或 ” （OR）
2
2
ORL
A,@Ri
累加器与 RAM 内的间接值相 “ 或 ” （OR）
1
2
ORL
A,#data
累加器与立即数相 “ 或 ” （OR）
2
2
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表 4-2. 逻辑指令 （续）
助记符
字节
周期
直接访问字节与累加器相 “ 或 ” (OR)
2
3
Direct, #data
直接访问字节与立即数相 “ 或 ” （OR）
3
3
A,Rn
累加器与寄存器相 “ 异或 ” （XOR）
1
1
XRL
A,Direct
累加器与直接访问字节相 “ 异或 ” （XOR）
2
2
XRL
A,@Ri
累加器与 RAM 内的间接值相 “ 异或 ” （XOR）
1
2
XRL
A,#data
累加器与立即数相 “ 异或 ” （XOR）
2
2
XRL
Direct, A
直接访问字节与累加器相 “ 异或 ” （XOR）
2
3
XRL
Direct, #data
直接访问字节与立即数相 “ 异或 ” （XOR）
3
3
CLR
A
累加器清零
1
1
CPL
A
实现累加器的补码
1
1
RL
A
累加器循环左移
1
1
RLC
A
累加器带进位循环左移
1
1
RR
A
累加器循环右移
1
1
RRC A
累加器带进位循环右移
1
1
SWAP A
交换累加器中的半字节
1
1
ORL
Direct, A
ORL
XRL
说明
4.3.1.3 数据传输指令
4.3.1.4 Boolean 指令
数据传输指令有三种类型：内核 RAM、外部数据 RAM 以及查询
表。内核 RAM 传输包括任意两个内核 RAM 地址或 SFR 之间的
传输。这些指令可以采用直接寻址、间接寻址、寄存器寻址和立
即寻址模式。外部数据 RAM 传输仅包括累加器和外部数据 RAM
地址之间的传输。它只能采用间接寻址模式。除了使用索引寻址
模式读取程序存储器之外，查询表不涉及任何其他内容。表 4-3
列出了各种可用数据传输指令。
8051 内核具有一个单独的位寻址存储器地址，其中包括 128 位
的位寻址RAM以及一组位寻址SFR。指令集包括所有的位运算，
如传输、置位、清零、求反、或 （OR）、与 （AND）指令，以
及条件跳转指令。第16页上的表4-4列出了可用的Boolean指令。
表 4-3. 数据传输指令
助记符
说明
字节
周期
MOV
A,Rn
将寄存器的值传输到累加器中
1
1
MOV
A,Direct
将直接访问字节传输到累加器中
2
2
MOV
A,@Ri
将间接访问 RAM 的数据传输到累加器中
1
2
MOV
A,#data
将立即数传输到累加器中
2
2
MOV
Rn,A
将累加器的值传输到寄存器中
1
1
MOV
Rn,Direct
将直接访问字节传输到寄存器中
2
3
MOV
Rn, #data
将立即数传输到寄存器中
2
2
MOV
Direct, A
将累加器的值传输到直接访问字节
2
2
MOV
Direct, Rn
将寄存器的值传输到直接访问字节中
2
2
MOV
Direct, Direct
将直接访问字节的值传输到直接访问字节中
3
3
MOV
Direct, @Ri
将间接访问 RAM 的数据传输到直接访问字节中
2
3
MOV
Direct, #data
将立即数传输到直接访问字节中
3
3
MOV
@Ri, A
将累加器的数据传输到间接 RAM 中
1
2
MOV
@Ri, Direct
将直接访问字节传输到间接 RAM 中
2
3
MOV
@Ri, #data
将立即数传输到间接 RAM 中
2
2
MOV
DPTR, #data16
将 16 位常量加载到数据指针的地址
3
3
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表 4-3. 数据传输指令 （续）
助记符
字节
周期
将相对于 DPTR 的代码字节传输到累加器中
1
5
MOVC A, @A + PC
将 PC 的代码字节传输到累加器
1
4
MOVX A,@Ri
将外部 RAM （8 位）的值传输到累加器
1
4
MOVX A, @DPTR
MOVC A, @A+DPTR
说明
将外部 RAM （8 位）的值传输到累加器
1
3
MOVX @Ri, A
将累加器的值传输到外部 RAM （8 位）
1
5
MOVX @DPTR, A
将累加器的值传输到外部 RAM （16 位）
1
4
PUSH Direct
将直接访问字节推入堆栈
2
3
POP
Direct
弹出堆栈中的直接访问字节
2
2
XCH
A, Rn
交换寄存器与累加器的值
1
2
XCH
A, Direct
交换直接访问字节与累加器的值
2
3
XCH
A, @Ri
交换间接 RAM 与累加器的值
1
3
交换低位间接数字 RAM 与累加器的值
1
3
字节
周期
1
XCHD A, @Ri
表 4-4. 布尔指令
助记符
说明
CLR
C
进位清零
1
CLR
bit
直接位清零
2
3
SETB C
设置进位
1
1
SETB bit
设置直接位
2
3
CPL
C
实现进位的补码
1
1
CPL
bit
实现直接位的补码
2
3
ANL
C, bit
进位与直接位相 “ 与 ” （AND）
2
2
ANL
C, /bit
进位与直接位的补码相 “ 与 ” （AND）
2
2
ORL C, bit
进位与直接位相 “ 或 （OR）”
2
2
ORL C, /bit
进位与直接位的补码相 “ 或 ” （OR）
2
2
MOV C, bit
将直接位传输到进位
2
2
MOV bit, C
将进位传输到直接位
2
3
rel
如果置位了进位，则跳转
2
3
JNC rel
如果未置位进位，则跳转
2
3
JB
bit, rel
如果置位了直接位，则跳转
3
5
JNB bit, rel
如果未置位直接位，则跳转
3
5
如果置位了直接位，则跳转，并使该位清零
3
5
JC
JBC bit, rel
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4.3.1.5 程序分支指令
8051 支持一组条件和无条件跳转指令，用于帮助修改程序执行流程。表 4-5 列出了这些跳转指令。
表 4-5. 跳转指令
助记符
ACALL addr11
说明
绝对调用子程序
LCALL addr16
字节
2
周期
4
长调用子程序
3
4
RET
从子程序返回
1
4
RETI
从中断返回
1
4
AJMP addr11
绝对跳转
2
3
LJMP addr16
长跳转
3
4
SJMP rel
短跳转 （相对地址）
2
3
JMP @A + DPTR
相对于 DPTR 间接跳转
1
5
JZ rel
如果累加器值为零，则跳转
2
4
JNZ rel
如果累加器值不为零，则跳转
2
4
CJNE A,Direct, rel
直接访问字节与累加器进行比较，如果不相等则跳转
3
5
CJNE A, #data, rel
比较立即数与累加器，不相等则跳转
3
4
CJNE Rn, #data, rel
比较立即数与寄存器，不相等则跳转
3
4
CJNE @Ri, #data, rel
比较立即数与间接访问 RAM 的值，不相等则跳转
3
5
DJNZ Rn,rel
寄存器值减 1，结果不为零则跳转
2
4
DJNZ Direct, rel
直接访问字节减 1，结果不为零则跳转
3
5
无操作
1
1
NOP
4.4 DMA 与 PHUB
在不同并行访问路径上进行同步DMA源和目的地突发（Burst）
PHUB 和 DMA 控制器负责 CPU 和外设之间的数据传输，以及外
设之间的数据传输，此外还控制引导期间的器件配置。PHUB 包
括：
支持 8、 16、 24 和 32 位寻址和数据
一个中央集线器，其中包括 DMA 控制器、仲裁器和路由器
从集线器向外辐射到大多数外设的多个并行访问路径
有两个 PHUB 主设备：即 CPU 和 DMA 控制器。这两个主设备
都可以启动总线上的数据操作。DMA 通道可以处理外设通信，而
无需 CPU 干预。如果有多个请求，中央集线器中的仲裁器将决
定哪个 DMA 通道具有最高优先级。
4.4.1 PHUB 特性
CPU 与 DMA 控制器都是 PHUB 的总线主设备
八个多层 AHB 总线并行访问路径，用于外设访问
对位于不同并行访问路径上的外设进行同步 CPU 和 DMA 访问
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数据操作
表 4-6. PHUB 多层并行访问路径 （Spoke）和外设
PHUB 多层
外设
并行访问路径
0
SRAM
1
IO、 PICU、 EMIF
2
PHUB 局部配置、电源管理器、时钟、 IC、
SWV、 EEPROM、闪存编程接口
3
模拟接口与 Trim， 抽取滤波器
4
USB、 CAN、 I2C、定时器、计数器和 PWM
5
DFB
6
UDB 组 1
7
UDB 组 2
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4.4.2 DMA 特性
表 4-7. 优先级
24 个 DMA 通道
优先级
0
1
2
3
4
5
6
7
每个通道有一个或多个数据操作描述符 （TD），以便配置通
道行为。总共可以定义多达 128 个 TD
可动态更新 TD
每个通道具有八个优先级别
任何数字路由信号、CPU 或其他 DMA 通道均可触发数据操作
每个通道在每次传输时最多可以生成两个中断
可以停止或取消数据操作
支持任意大小 （即 1 至 64 KB）的数据操作
可以嵌套和 / 或链接 TD，以进行复杂的数据操作
总线带宽百分比
100.0
100.0
50.0
25.0
12.5
6.2
3.1
1.5
如果禁用公平算法，则仅根据优先级别为 DMA 访问分配资源；
而不会提供任何总线带宽保障。
4.4.3 优先级别
当 CPU 访问和 DMA 控制器访问需要相同的总线资源时， CPU
的优先级始终高于 DMA 控制器。不过，所采用的系统架构决定
了 CPU 永远都不会独占资源，而让 DMA 一直等待。具有较高优
先级 （优先级编号较小）的 DMA 通道可以中断当前的 DMA 传
输。在这种情况下，系统会允许当前传输完成其当前数据操作。
当多个 DMA 访问请求同时发生时，为了确保延迟限制，公平算
法会在优先级别 2 至 7 之间进行调度，以确保最低总线带宽的交
错百分比。优先级别 0 和 1 不会参与公平算法，并且可以使用
100% 的总线带宽。如果具有相同优先级别的两个 DMA 请求同
时发生，则会使用简单的轮循算法来平等地使用所分配的带宽。
可以针对每个 DMA 通道禁用轮循分配，以便使相应通道始终位
于队列的开头。在满足了 CPU 和 DMA 优先级别 0 和 1 的要求之
后，系统会保证优先级别 2 至 7 可以分配到表 4-7 中所示的最低
总线带宽。
4.4.4 支持的数据操作模式
由于可以灵活地配置每个 DMA 通道并能够链接多个通道，因此
既可以创建简单的用例，也可以创建复杂的用例。一般用例包括
（但不限于）：
4.4.4.1 简单 DMA
在简单 DMA 中，使用单个 TD 在来源和接收器 （外设或存储器
位置）之间传输数据。 DMA 读 / 写周期的基本时序图，如图 4-1
所示。有关其他传输模式的更多说明，请参考技术参考手册。
图 4-1. DMA 时序图
ADDRESS Phase
DATA Phase
ADDRESS Phase
CLK
ADDR 16/32
DATA Phase
CLK
A
B
ADDR 16/32
WRITE
A
B
WRITE
DATA (A)
DATA
READY
DATA (A)
DATA
READY
Basic DMA Read Transfer without wait states
Basic DMA Write Transfer without wait states
4.4.4.2 自动重复 DMA
4.4.4.4 循环 DMA
当从系统存储器重复读取静态样本，并将其写入到外设中时，通
常会使用自动重复DMA。重复操作是通过与其自身相链接的单个
TD 来实现的。
循环 DMA 与交替 DMA 类似，只不过它包含两个以上的缓冲区。
这种用例包含多个TD；最后一个TD完成后会链回到第一个TD。
4.4.4.3 交替 DMA
在分散 / 聚集 DMA 中，需要有多个非连续的来源或目的地，以便
有效地执行整个 DMA 数据操作。例如，可能需要将某个数据包
发送到器件之外，而该数据包的各个元素 （包括包头、包体和包
尾）位于存储器中不同的非连续位置。分散 / 聚集 DMA 允许使用
链中的多个 TD 将各个段连接在一起。链会聚集多个位置中的数
据。类似概念也适用于在器件上接收数据。在收到的数据中，某
些部分可能需要分散到存储器中的不同位置，以便软件进行处
理。链中的每个 TD 用于指定链中每个离散元素的位置。
通过采用双缓冲技术，交替 DMA 允许一个客户在向一个缓冲区
存入数据的同时，另一个客户使用另一个缓冲区中先前收到的数
据。在最简单的情况下，这可以通过以下方法来实现：将两个 TD
链接在一起，以便每个 TD 在完成后调用另一个 TD。
文档编号：001-92989 版本 *A
4.4.4.5 分散 / 聚集 DMA
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PSoC® 3：CY8C36 系列数据手册
4.4.4.6 数据包排队 DMA
4.5 中断控制器
数据包排队 DMA 与分散 / 聚集 DMA 类似，但明确引用数据包协
议。借助这些协议，发送或接收数据包可以采用单独的配置、数
据和状态阶段。
借助中断控制器，硬件资源可以独立于主代码正在执行的当前任
务，使程序执行流程跳转到新的地址处。该中断控制器具备原来
的 8051 中断控制器所不具备的增强功能：
例如，要发送数据包，可以将存储器映射配置寄存器的内容写入
到外设中，并指定后续数据阶段的总长度。CPU 可以在系统存储
器中的任意位置设置此配置信息，并将其与简单 TD 一起复制到
外设。配置阶段结束后，即可开始一个或一系列数据阶段 TD（可
能会使用分散 / 聚集）。数据阶段 TD 结束后，可以调用状态阶段
TD，以便从外设读取某些存储器映射状态信息，并将其复制到
CPU 指定的系统存储器中的某个位置，以便稍后进行检查。可以
将多组配置、数据和状态阶段 “ 子链 ” 连成一条更长的链，以
便按此方式传送多个数据包。反向接收数据包采用了类似概念。
32 个中断向量
4.4.4.7 嵌套 DMA
八级嵌套中断
一个 TD 可以修改另一个 TD，因为与任何其他外设一样，TD 配
置空间也已进行存储器映射。例如，第一个 TD 加载第二个 TD
的配置，然后调用第二个 TD。第二个 TD 按应用要求传输数据。
完成后，第二个 TD 调用第一个 TD，第一个 TD 再次更新第二个
TD 的配置。该过程可以根据需要重复任意多次。
直接跳转到代码空间中具有动态向量地址的 ISR 任意位置
每个向量有多个源可供选择
灵活中断，以执行向量匹配
能够独立使能或禁用每个中断向量
可以为每个中断动态指定八个优先级中的其中一个优先级
多个 I/O 中断向量
软件可以发送中断
软件可以清除待处理中断
当有待处理中断时，当前指令完成后，程序计数器的内容会被推
入到堆栈中。然后，代码执行流程会跳转到向量提供的程序地址
处。在 ISR 完成后，会执行 RETI 指令，以便返回到先前被中断
指令之后的下一条指令处。为此， RETI 指令会从堆栈中弹出程
序计数器的内容。
如果为两个或多个中断指定了相同的优先级别，则首先执行向量
编号较低的中断。每个中断向量有三个中断源可供选择，即：固
定函数、 DMA 以及 UDB。固定函数中断是直接连接到最常见的
中断源，这种连接的资源成本最低。如果使用 DMA 中断源，则
直接连接到每个 DMA 通道所提供的两个 DMA 中断源。第三个向
量中断源来自 UDB 数字路由阵列。在这种情况下， UDB 阵列可
用的任意数字信号都可用作中断源。通过使用 UDB 中断源连接，
固定函数中断和所有中断源可以连接至任意中断向量。
第 20 页上的图 4-2 代表中断触发时的典型事件流。第 21 页上的
图 4-3 显示了中断结构和优先级轮询。
文档编号：001-92989 版本 *A
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图 4-2. 中断处理时序图
1
2
3
4
5
6
7
8
9
10
11
S
CLK
Arrival of new Interrupt
INT_INPUT
S
Pend bit is set on next clock active edge
POST and PEND bits cleared after IRQ is sleared
PEND
S
Interrupt is posted to ascertain the priority
POST
S
Interrupt request sent to core for processing
IRQ
ACTIVE_INT_NUM
(#10)
NA
NA
INT_VECT_ADDR
0x0010
IRQ cleared after receiving IRA
S
S
The active interrupt
number is posted to core
The active interrupt ISR
address is posted to core
0x0000
S
S
NA
S
IRA
S
IRC
Interrupt generation and posting to CPU
CPU Response
Int. State
Clear
S
Completing current instruction and branching to vector address
Complete ISR and return
TIME
注意：
1：触发的中断与时钟异步
2：PEND 位将在下一活跃时钟沿进行设置，以指示中断到达
3：POST 位将在 PEND 位之后进行设置
4：中断请求和中断编号将在评估优先级之后发往 CPU 内核 （需要 3 个时钟循环次数）
5：ISR 地址被发送到 CPU 内核用于分支
6：CPU 应答中断请求
7：ISR 被 CPU 读取用于分支
8、 9：从内核收到 IRA 之后， PEND 和 POST 位将分别清除
10：完成当前指令并开始从 ISR 位置执行指令之后清除 IRA 位 （需要 7 个时钟循环次数）
11：设置 IRC 表明 ISR 完成，活跃中断状态被恢复成先前的状态
中断的总延迟 （ISR 执行）
= POST + PEND + IRQ + IRA + 完成当前指令及分支
= 1+1+1+2+7 周期
= 12 个周期
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图 4-3. 中断结构
Interrupt Polling logic
Interrupts form Fixed
function blocks, DMA and
UDBs
Highest Priority
Interrupt Enable/
Disable, PEND and
POST logic
Interrupts 0 to 31
from UDBs
0
Interrupts 0 to 31
from Fixed
Function Blocks
1
IRQ
8 Level
Priority
decoder
for all
interrupts
Polling sequence
Interrupt
routing logic
to select 32
sources
Interrupt 2 to 30
Interrupts 0 to
31 from DMA
Individual
Enable Disable
bits
0 to 31
ACTIVE_INT_NUM
[15:0]
INT_VECT_ADDR
IRA
IRC
31
Global Enable
disable bit
Lowest Priority
表 4-8. 中断向量表
序号
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
固定功能
LVD
缓存 /ECC
预留
睡眠 （电源管理）
PICU[0]
PICU[1]
PICU[2]
PICU[3]
PICU[4]
PICU[5]
PICU[6]
PICU[12]
PICU[15]
比较器共用
开关电容共用
I2C
CAN
定时器 / 计数器 0
定时器 / 计数器 1
定时器 / 计数器 2
定时器 / 计数器 3
USB SOF 中断
USB 仲裁器中断
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DMA
phub_termout0[0]
phub_termout0[1]
phub_termout0[2]
phub_termout0[3]
phub_termout0[4]
phub_termout0[5]
phub_termout0[6]
phub_termout0[7]
phub_termout0[8]
phub_termout0[9]
phub_termout0[10]
phub_termout0[11]
phub_termout0[12]
phub_termout0[13]
phub_termout0[14]
phub_termout0[15]
phub_termout1[0]
phub_termout1[1]
phub_termout1[2]
phub_termout1[3]
phub_termout1[4]
phub_termout1[5]
phub_termout1[6]
UDB
udb_intr[0]
udb_intr[1]
udb_intr[2]
udb_intr[3]
udb_intr[4]
udb_intr[5]
udb_intr[6]
udb_intr[7]
udb_intr[8]
udb_intr[9]
udb_intr[10]
udb_intr[11]
udb_intr[12]
udb_intr[13]
udb_intr[14]
udb_intr[15]
udb_intr[16]
udb_intr[17]
udb_intr[18]
udb_intr[19]
udb_intr[20]
udb_intr[21]
udb_intr[22]
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表 4-8. 中断向量表 （续）
序号
23
24
25
26
27
28
29
30
31
固定功能
USB 总线中断
USB Endpoint[0]
USB 端点数据
预留
LCD
DFB Int
抽取滤波器中断
PHUB 错误中断
EEPROM 故障中断
DMA
phub_termout1[7]
phub_termout1[8]
phub_termout1[9]
phub_termout1[10]
phub_termout1[11]
phub_termout1[12]
phub_termout1[13]
phub_termout1[14]
phub_termout1[15]
5. 存储器
5.1 静态 RAM
UDB
udb_intr[23]
udb_intr[24]
udb_intr[25]
udb_intr[26]
udb_intr[27]
udb_intr[28]
udb_intr[29]
udb_intr[30]
udb_intr[31]
表 5-1. 闪存保护
保护设置
支持
不支持
CY8C36 静态 RAM （SRAM）用于临时存储数据。提供了高达
8 KB 的 SRAM，该 SRAM 能够通过 8051 或 DMA 控制器进行访
问。请参见第 25 页上的存储器映射。 8051 和 DMA 控制器可以
同时访问 SRAM （前提是访问不同的 4 KB 模块）。
无保护
外部读写访问 + 内部读
写访问
–
工厂升级
外部写访问 + 内部读写
访问
外部读访问
5.2 闪存程序存储器
现场升级
内部读写访问
外部读写访问
PSoC 器件中的闪存旨在为用户固件、用户配置数据、批量数据
存储和可选 ECC 数据提供非易失性存储空间。主闪存区包含多
达 64 KB 的用户程序存储空间。
完全保护
内部读访问
外部读写访问 +
内部写访问
此外，还有高达 8 KB 的闪存空间用于存储纠错码 （ECC）。如
果未使用 ECC，则此空间可以存储器件配置数据和批量用户数
据。用户代码可能无法用完 ECC 闪存存储空间。 ECC 能够以固
件存储器的每 8 个字节为一个单位，来纠正一位错误并检测两位
错误；如果检测到错误，则会生成中断。
CPU 通过缓存控制器读取位于闪存中的指令。这样能够提高指令
的执行速度，并且因降低了闪存访问的频率而可以减少系统功
耗。缓存包括 8 行，每行包含 64 个字节，总共有 512 个字节。
它可以完全与其他组件结合，并自动控制闪存功耗，以及可以被
使能或禁用。如果使能 ECC，缓存控制器也会执行错误检查和校
正，以及生成中断。
闪存编程通过专用接口来执行，在此期间不允许在闪存之内执行
代码。闪存编程接口会执行闪存擦除、编程，并设置代码保护级
别。闪存系统内串行编程 （ISSP）通常用于生产编程，可通过
SWD 和 JTAG 接口来实现。系统内编程通常用于 Bootloaders，
也可以通过 I2C、USB、UART、SPI 等串行接口或任何通信协议
来实现。
5.3 闪存安全性
所有 PSoC 器件均包括灵活的闪存保护模型，以防止访问和查看
片上闪存，从而防止对专有代码进行复制或逆向工程设计。闪存
划分为若干个模块，其中每个模块都包含 256 个字节的程序或数
据以及 32 个字节的 ECC 或配置数据。64 KB 的闪存器件总共提
供多达 256 个模块。
器件允许用户为闪存的每一行指定四个保护级别中的其中一个。
表 5-1 列出了可用的保护模式。要更改闪存保护级别，必须擦除
整个闪存。完全保护和现场升级保护设置旨在禁用外部访问（例
如，通过 PSoC Creator 等调试工具）。如果应用程序需要通过
Bootloader 进行代码更新，请使用现场升级保护设置。仅当应用
程 序 没 有 任 何 安 全 性 方 面 的 要 求 时，才 能 使 用 无 保护 设置。
PSoC 提供名为器件安全的高级功能。通过该功能可以永久禁用
所有测试、编程和调试端口，从而阻止应用程序的外部访问 （请
参见第 66 页上的器件安全性）。有关如何充分利用 PSoC 安全性
功能的详细信息，请参见 PSoC 3 TRM。
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免责声明
请注意以下与赛普拉斯器件上的闪存代码保护功能有关的详细信
息。
赛普拉斯产品符合相应的赛普拉斯数据手册中所包含的规范。塞
普拉斯坚信，不论如何使用，其产品系列的安全性在目前市场上
的同类产品中始终名列前矛。目前可能存在一些赛普拉斯不了解
的，能够破坏代码保护功能的方法。据我们所知，任何此类方法
都是不正当的，并且可能是违法的。不只是赛普拉斯，任何其他
半导体制造商都无法保证各自代码的安全性。代码保护并非意味
着我们保证产品 “ 坚不可摧 ”。
赛普拉斯非常希望能够与关注其代码完整性的客户通力合作。代
码保护技术正在不断发展。持续改进产品的代码保护功能是赛普
拉斯的不懈追求。
5.4 EEPROM
PSoC EEPROM 存储器是一种按字节寻址的非易失性存储器。
CY8C36 提供了高达 2 KB 的 EEPROM 存储器来存储用户数据。
对 EEPROM 的读访问是按字节进行的随机访问。读访问直接进
行；写访问则通过向 EEPROM 编程接口发送写指令来进行。在
EEPROM 写 访问期间，可以继续从闪存执行 CPU 代码。
EEPROM 的擦除和写操作是以行为单位进行的。EEPROM 共有
128 行，每行有 16 个字节。所有 EEPROM 字节的出厂默认值均
为 0。
因为 EEPROM 将被映射到 8051 外部空间中，所以 CPU 不能在
EEPROM 空间内执行代码。没有任何 ECC 硬件与 EEPROM 相
关联。如果需要 ECC，必须在固件中对其进行处理。
写入 EEPROM 或闪存可能需要 20 毫秒的时间。在这个时间内不
能复位器件，否则将导致 EEPROM 或闪存的意外更改。复位源
（请参见第 6.3.1 节）包括 XRES 引脚、软件复位以及看门狗；
需要确保这些源不被无意激活。另外，低电压检测线路可以配置
为生成中断而不是复位。
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5.5 非易失性锁存器 （NVL）
PSoC 具有一个 4 字节、用于复位时配置设备的非易失性锁存器
（NVL）阵列。 NVL 寄存器映射如表 5-2 所示。
表 5-2. 设备配置 NVL 寄存器映射
寄存器地址
0x00
PRT3RDM[1:0]
PRT2RDM[1:0]
PRT1RDM[1:0]
PRT0RDM[1:0]
0x01
PRT12RDM[1:0]
PRT6RDM[1:0]
PRT5RDM[1:0]
PRT4RDM[1:0]
0x02
7
XRESMEN
0x03
6
5
4
3
2
1
DBGEN
0
PRT15RDM[1:0]
DIG_PHS_DLY[3:0]
ECCEN
DPS[1:0]
CFGSPEED
有关各个字段的详细信息及其出厂默认设置如表 5-3 所示。
表 5-3. 字段和出厂默认设置
字段
PRTxRDM[1:0]
说明
设置
用于控制相应 IO 端口的复位驱动模式。请参见第 41 页上 00b （默认） — 模拟高阻抗
的复位配置。端口的所有引脚都设为相同模式。
01b — 数字高阻抗
10b — 电阻上拉
11b — 电阻下拉
XRESMEN
用于控制引脚 P1[2] 被用作 GPIO 还是外部复位。请参见 0（68 引脚和 100 引脚器件的默认设置）— GPIO
第 12 页上的引脚说明以便了解 XRES 说明。
1 （48 引脚器件的默认设置）— 外部复位
DBGEN
调试使能，允许访问调试系统，用于第三方编程器。
CFGSPEED
在器件启动过程中控制基于 IMO 的时钟的速度，以加快启 0 （默认值）— 12 MHz IMO
1 — 48 MHz IMO
动或实现低功耗运行
DPS{1:0]
用于控制多个用作调试端口 P1 引脚的使用情况。请参见 00b — 5 线 JTAG
第 63 页上的编程、调试接口与资源。
01b （默认） — 4 线 JTAG
10b — SWD
11b — 调试端口禁用
ECCEN
控制ECC闪存是用于ECC还是用于常规配置和数据存储。 0 — ECC 禁用
请参见第 22 页上的闪存程序存储器。
1 （默认）— ECC 使能
DIG_PHS_DLY[3:0]
选择数字时钟相位延迟。
0 — 访问禁止
1 （默认值）— 访问使能
有关详细信息，请参见 TRM。
虽然 PSoC Creator 为修改设备配置 NVL 提供了支持，但 NVL 擦 / 写循环的次数仍然有限 — 请参见第 108 页上的非易失性锁存器
（NVL）。
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5.6 外部存储器接口
CY8C36 提供一个外部存储器接口（EMIF），用于连接外部存储
器。采用这种连接方式时，可以对外部存储器进行读写访问。
EMIF 将与 UDB、 I/O 端口以及其他硬件协同工作，以便生成外
部存储器地址和控制信号。在频率为 33 MHz 时，每个存储器访
问周期将需要四个总线时钟周期。
图 5-1 是 EMIF 框图。EMIF 支持同步和异步存储器。CY8C36 一
次仅支持一种类型的外部存储器。
可以通过 8051 外部数据（xdata）空间来访问外部存储器；可以
使用多达 24 个地址位。请参见第 26 页上的外部数据空间。该存
储器的宽度可以是 8 位或 16 位。
图 5-1. EMIF 框图
Address Signals
External_ MEM_ ADDR[23:0]
IO
PORTs
Data Signals
External_ MEM_ DATA[15:0]
IO
PORTs
Control Signals
IO
PORTs
Data,
Address,
and Control
Signals
IO IF
PHUB
Data,
Address,
and Control
Signals
Control
DSI Dynamic Output
Control
UDB
DSI to Port
Data,
Address,
and Control
Signals
EM Control
Signals
Other
Control
Signals
EMIF
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5.7 存储器映射
图 5-2. 8051 内部数据空间
CY8C36 8051 存储器映射与 MCS-51 存储器映射非常类似。
0x00
0x1F
5.7.1 代码空间
4 Banks, R0-R7 Each
0x20
0x2F
0x30
CY8C36 8051 代码空间为 64 KB。该空间中仅包含主闪存。请参
见第 22 页上的闪存程序存储器。
Bit-Addressable Area
Lower Core RAM Shared with Stack Space
(direct and indirect addressing)
5.7.2 内部数据空间
0x7F
0x80
CY8C36 8051 内部数据空间为 384 个字节，压缩在 256 个字节
的空间内。该空间包括 256 个字节的 RAM（除了第 22 页上的静
态 RAM 中所述的 SRAM 之外）和用于特殊功能寄存器 （SFR）
的 128 个字节空间。请参见图 5-2。32 个最低位字节用于 4 组寄
存器 R0-R7。接下来的 16 个字节是位寻址。
0xFF
Upper Core RAM Shared
with Stack Space
(indirect addressing)
SFR
Special Function Registers
(direct addressing)
除了 48 个低位字节采用寄存器或位寻址模式之外，可以采用直
接或间接寻址模式访问 128 个低位字节。采用直接寻址模式时，
128 个高位字节会映射至 SFR。采用间接寻址模式时，128 个高
位字节会映射至 RAM。堆栈操作采用间接寻址模式； 8051 堆栈
空间为 256 个字节。请参见第 13 页上的寻址模式。
5.7.3 SFR
特殊功能寄存器 （SFR）空间可让用户访问频繁访问的寄存器。表 5-4 显示了 SFR 存储器空间的存储器映射。
表 5-4. SFR 映射
地址
0×F8
0/8
SFRPRT15DR
1/9
SFRPRT15PS
2/A
SFRPRT15SEL
3/B
–
4/C
–
5/D
–
6/E
–
7/F
–
0×F0
B
–
SFRPRT12SEL
–
–
–
–
–
0×E8
SFRPRT12DR
SFRPRT12PS
MXAX
–
–
–
–
–
0×E0
ACC
–
–
–
–
–
–
_
0×D8
SFRPRT6DR
SFRPRT6PS
SFRPRT6SEL
–
–
–
–
–
0×D0
PSW
–
–
–
–
–
–
–
0×C8
SFRPRT5DR
SFRPRT5PS
SFRPRT5SEL
–
–
–
–
–
0×C0
SFRPRT4DR
SFRPRT4PS
SFRPRT4SEL
–
–
–
–
–
0×B8
–
–
–
–
–
–
–
–
0×B0
SFRPRT3DR
SFRPRT3PS
SFRPRT3SEL
–
–
–
–
–
0×A8
IE
–
–
–
–
–
–
–
0×A0
P2AX
–
SFRPRT1SEL
–
–
–
–
–
0×98
SFRPRT2DR
SFRPRT2PS
SFRPRT2SEL
–
–
–
–
–
0×90
SFRPRT1DR
SFRPRT1PS
–
DPX0
–
DPX1
–
–
0×88
–
SFRPRT0PS
SFRPRT0SEL
–
–
–
–
–
0×80
SFRPRT0DR
SP
DPL0
DPH0
DPL1
DPH1
DPS
–
CY8C36 系列提供行业标准 8051 器件上使用的一组标准寄存器。此外， CY8C36 器件还添加了 SFR，以便直接访问器件上的 I/O 端
口。以下章节对 CY8C36 系列中添加的 SFR 进行了介绍。
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PSoC® 3：CY8C36 系列数据手册
5.7.3.1 外部数据空间访问 SFR
表 5-5. XDATA 数据地址映射
8051 内核采用了双 DPTR 寄存器，能够更快地进行数据传输操
作。数据指针选择 SFR （即 DPS）用于选择下列指令所使用的
数据指针寄存器 （DPTR0 或 DPTR1）：
地址范围
0×00 0000 – 0×00 1FFF
SRAM
0×00 4000 – 0×00 42FF
时钟、 PLL 和振荡器
0×00 4300 – 0×00 43FF
电源管理
0×00 4400 – 0×00 44FF
中断控制器
0×00 4500 – 0×00 45FF
端口中断控制
JMP @A+DPTR
0×00 4700 – 0×00 47FF
闪存编程接口
INC DPTR
0×00 4800 - 0×00 48FF
缓存控制器
MOV DPTR, #data16
0×00 4900 – 0×00 49FF
I2C 控制器
扩展数据指针 SFR （即 DPX0、 DPX1、 MXAX 和 P2AX）用于
在访问外部数据空间期间，保留存储器地址的高位部分。这些
SFR 仅适用于 MOVX 指令。
0×00 4E00 – 0×00 4EFF
抽取滤波器
0×00 4F00 – 0×00 4FFF
固定定时器 / 计数器 /PWM
0×00 5000 – 0×00 51FF
I/O 端口控制
0×00 5400 – 0×00 54FF
外部存储器接口 （EMIF）控制
寄存器
0×00 5800 – 0×00 5FFF
模拟子系统接口
0×00 6000 – 0×00 60FF
USB 控制器
MOVX @DPTR, A
MOVX A, @DPTR
MOVC A, @A+DPTR
在使用 DPTR0/DPTR1 寄存器执行 MOVX 指令期间，地址高位
字节的内容始终等于 DPX0/DPX1 的内容。
在使用 R0 或 R1 寄存器执行 MOVX 指令期间，地址高位字节的
内容始终等于 MXAX 的内容，下一个高位字节的内容始终等于
P2AX 的内容。
用途
5.7.3.2 I/O 端口 SFR
0×00 6400 – 0×00 6FFF
UDB 工作寄存器
I/O 端口提供数字输入传感、输出驱动、引脚中断、模拟输入和
输出连接、 LCD、通过 DSI 访问外设等功能。有关 I/O 端口的完
整信息，请参见第 35 页上的 I/O 系统与布线。
0×00 7000 – 0×00 7FFF
0×00 8000 – 0×00 8FFF
PHUB 配置
EEPROM
0×00 A000 – 0×00 A400
CAN
0×00 C000 - 0×00 C800
数字滤波器模块
0×01 0000 – 0×01 FFFF
数字互连配置
支持 SFR 的每个 I/O 端口都提供三个 SFR：
0×05 0220 – 0×05 02F0
调试控制器
SFRPRTxDR用于设置端口的输出数据状态（其中x为端口号，
0×08 0000 – 0×08 1FFF
闪存 ECC 字节
0×80 0000 – 0×FF FFFF
外部存储器接口
I/O 端口通过 PHUB 同 CPU 相连，并且还可以通过 SFR 访问。
使用 SFR 能够更快地访问部分 I/O 端口寄存器，而使用 PHUB 则
能够引导配置并访问所有 I/O 端口寄存器。
包括端口 0 至 6、 12 和 15）。
SFRPRTxSEL 用于选择是由 PHUB
PRTxDR 寄存器还是
SFRPRTxDR 控制端口内每个引脚的输出缓冲区。如果某个
SFRPRTxSEL[y] 位为高，则对应的 SFRPRTxDR[y] 位会设置
该引脚的输出状态。如果某个 SFRPRTxSEL[y] 位为低，则对
应的 PRTxDR[y] 位会设置该引脚的输出状态（其中，y 介于 0
到 7 之间）。
SFRPRTxPS 是包含端口引脚状态值的只读寄存器。
5.7.4 外部数据空间
8051 外部数据空间为 24 位，大小为 16 MB。该空间的绝大部分
都不是 “ 外部 ” 空间，而是供片上组件使用。请参见表 5-5。
外部 （即片外）存储器可以使用 EMIF 进行访问。请参见第 24
页上的外部存储器接口。
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6. 系统集成
时钟系统的关键特性包括：
七个通用时钟源
6.1 时钟系统
时钟系统负责整个 PSoC 系统内的时钟生成、分频和分配工作。
对于大多数系统，均不需要额外的外部晶振。结合使用 IMO 和
PLL，可以生成高达 66 MHz 的时钟，且在有效工作电压和温度
下，该时钟的精度为 ±1%。通过使用额外的内部和外部时钟源，
可以根据设计需要优化准确度、功耗和成本。所有系统时钟源都
可以用于在 16 位时钟分频器和 UDB 中为用户所需的任何部件
（例如 UART 波特率生成器）生成其他时钟频率。
时钟生成和分配是根据整个系统的要求，通过 PSoC Creator IDE
图形界面自动配置。这是基于完整的系统要求而定的，能够极大
地加快设计进程。利用 PSoC Creator，您只需进行极少的输入，
即可构建时钟系统。您可以指定所需的时钟频率和精度，软件将
定位或构建符合所需规范的时钟。这得益于 PSoC 固有的可编程
性。
3 至 62 MHz IMO，在 3 MHz 下精度为 ±1%
4 至 25 MHz 外部晶振 （MHzECO）
时钟倍频器能够为 USB 模块提供双倍时钟频率输出，请参见
第 29 页上的 USB 时钟域。
来自外部 I/O 引脚或其他逻辑的 DSI 信号
源自 IMO、MHzECO 或 DSI 的 24 至 67 MHz 小数分频锁相环
用于 WDT 和睡眠定时器的 1 kHz、 33 kHz、 100 kHz ILO
用于实时时钟的 32.768 kHz 外部晶体或晶振 （kHzECO）
IMO 具有 USB 模式，在该模式下，无需对 USB 使用任何外部晶
振，即可自动锁定到 USB 总线时钟（仅限于配备 USB 的器件）
所有时钟分频器中的时钟源都是独立的
用于数字系统的八个 16 位时钟分频器
用于模拟系统的四个 16 位时钟分频器
用于总线时钟的专用 16 位分频器
用于总线时钟的专用 4 位分频器
在 PSoC Creator 中自动进行时钟配置
图 6-1. 时钟子系统
3-62 MHz
IMO
4-25 MHz
ECO
External IO
or DSI
0-66 MHz
32 kHz ECO
1,33,100 kHz
ILO
CPU Clock Divider
4 bit
48 MHz
Doubler for
USB
24-67 MHz
PLL
Master
Mux
Bus
Clock
Bus Clock Divider
16 bit
7
Digital Clock
Divider 16 bit
Digital Clock
Divider 16 bit
Analog Clock
Divider 16 bit
s
k
e
w
Digital Clock
Divider 16 bit
Digital Clock
Divider 16 bit
Analog Clock
Divider 16 bit
s
k
e
w
Digital Clock
Divider 16 bit
Digital Clock
Divider 16 bit
Analog Clock
Divider 16 bit
s
k
e
w
Digital Clock
Divider 16 bit
Digital Clock
Divider 16 bit
Analog Clock
Divider 16 bit
s
k
e
w
7
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CPU
Clock
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表 6-1. 振荡器汇总
时钟源
IMO
MHzECO
最低频率
3 MHz
4 MHz
最低频率容限
有效工作电压和温度下，精度为 ±1%
取决于晶振
最高频率
62 MHz
25 MHz
最高频率容限
DSI
PLL
0 MHz
24 MHz
66 MHz
67 MHz
倍频器
ILO
48 MHz
1 kHz
取决于输入
取决于输入
取决于输入
–50%、 +100%
48 MHz
100 kHz
取决于输入
取决于输入
取决于输入
–55%、 +100%
kHzECO
32 kHz
取决于晶振
32 kHz
取决于晶振
±7%
取决于晶振
启动时间
最大值 13 µs
典型值 5 ms，最大值
取决于晶振
取决于输入
最大值 250 µs
最大值 1 µs
在最低功耗模式下的
最大值为 15 ms
典型值 500 ms，最
大值取决于晶振
6.1.1 内部振荡器
6.1.1.4 内部低速振荡器
图 6-1 显示了两个内部振荡器。它们可以被直接路由或分频。这
些直接路由可能没有50%的占空比周期，而分频的时钟具有50%
的占空比周期。
ILO 能够提供可实现低功耗的时钟频率，包括为看门狗定时器和
睡眠定时器提供时钟频率。 ILO 能够生成多达三个不同的时钟，
即：1 kHz、 33 kHz 和 100 kHz。
6.1.1.1 内部主振荡器
1 kHz 时钟 （CLK1K）通常用于后台 “ 心跳式 ” 定时器。该时
钟旨在进行低功耗监控操作，例如，采用中央时轮 （CTW）的
看门狗定时器和长睡眠间隔。
由于 IMO 的精度可以达到 ±1%，因此，在大多数设计中，只需
要这一个时钟源即可。IMO 工作时不需要任何外部组件，并能够
输出稳定的时钟。各频率范围的出厂预设值存储在器件中。使用
出厂预设值时，容差介于 ±1% （在 3 MHz 下）到 ±7% （在 62
MHz 下）之间。 IMO 与 PLL 结合使用时，可以生成达到器件最
高频率的其他时钟 （请参见锁相环）。
IMO 可提供 3、 6、 12、 24、 48 和 62 MHz 的时钟输出。
6.1.1.2 时钟倍频器
时钟倍频器能够输出频率为输入时钟频率两倍的时钟。倍频器能
够处理 24 MHz 的输入频率，且使用 USB 时可达 48 MHz。 它可
以配置为使用来自 IMO、MHzECO 或 DSI（外部引脚）的时钟。
6.1.1.3 锁相环
借助 PLL，可将低频率、高准确度时钟倍增至频率更高的时钟。
这是高时钟频率和准确度以及高功耗和较长启动时间之间的博
弈。
PLL 模块提供了基于各种输入源生成时钟频率的机制。PLL 输出
的时钟频率介于 24 到 67 MHz 之间。其输入和反馈分频器提供
了 4032 个离散率，能够生成几乎任何所需的时钟频率。 PLL 输
出的精度取决于 PLL 输入源的精度。最常见的 PLL 用法是在 3
MHz 下倍增 IMO 时钟，因为在该频率下生成的其他时钟精度最
高，并能够达到器件的最大频率。
PLL 能够在 250 µs 内实现相位锁定（通过位设置进行验证）。它
可以配置为使用来自 IMO、 MHzECO 或 DSI （外部引脚）的时
钟。在锁定完成并发出锁定位信号之前，可以一直使用 PLL 时钟
源。锁定信号可通过 DSI 连接，以便生成中断。在进入低功耗模
式之前请禁用 PLL。
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中央时轮是一个以 1 kHz 频率自由运行的 13 位计数器，其时钟
由 ILO 提供。除非处于休眠模式或在片上调试模式期间 CPU 处
于停止状态，否则中央时轮始终处于使能状态。它可用于生成定
期中断以便提供时序，也可用于从低功耗模式唤醒系统。通过固
件可以复位中央时轮。需要精确时序的系统应采用实时时钟 RTC
功能，而非中央时轮。
100 kHz 时钟（CLK100K）可作为低功耗主设备时钟。它也可以
生成使用快速时轮的时间间隔。
快速时轮是一个 5 位计数器，它的源为 100 kHz 时钟。它的设置
是可编程的，当计数结束时将自动复位。每当计数结束时可以生
成一个可选中断。从而能够以高于使用中央时轮时所能达到的频
率灵活地定期生成 CPU 中断。
33 kHz 时钟 （CLK33K）是对 CLK100K 进行三分频后获得的。
该输出可用作低准确度版 32.768 kHz ECO 时钟 （无需使用晶
振）。
6.1.2 外部振荡器
图 6-1 还显示了两个外部振荡器。可以将它们直接传输或分频。
直接传输时的占空比不会超过 50%。分频时钟则具有 50% 的占
空比。
6.1.2.1 MHz 外部晶振
通过采用外部晶体， MHzECO 能够提供高频率、高准确度时钟
（请参见图 6-2）。它支持大量的晶体类型，频率范围介于 4 到 25
MHz 之间。与 PLL 结合使用时，它可以生成达到器件最高频率
的其他时钟 （请参见锁相环）。连接到外部晶振和电容的 GPIO
引脚是固定的。 MHzECO 的准确度取决于所选择的晶振。
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图 6-2. MHzECO 逻辑框图
XCLK_MHZ
4 – 25 MHz
Crystal Osc
建议外部 32.768 kHz 时钟晶振的负载电容（CL）为 6 pF 或 12.5
pF。查看晶振制造商的数据手册。两个外部电容器 CL1 和 CL2
通常具有相同值，其总计电容 CL1CL2/(CL1 + CL2) 应等于晶振
CL 的值，其中包含引脚和走线电容。更多有关信息，请参见应
用笔记 AN54439：PSoC 3 和 PSoC 5 外部振荡器。另请参见第
78 页上的 GPIO 中的引脚电容规范。
6.1.2.3 数字系统互连
对于来自与 I/O 相连的外部时钟振荡器的时钟， DSI 能够为其提
供路由。这些振荡器也可以在数字系统和 UDB 内生成。
Xi
(Pin P15[1])
External
Components
Xo
(Pin P15[0])
4 – 25 MHz
crystal
Capacitors
6.1.2.2 32.768 kHz ECO
通过使用外部 32.768 kHz 时钟晶振， 32.768 kHz 外部晶振
（32kHzECO）能够以非常低的功耗提供精确时序 （请参见图
6-3）。32kHzECO 还直接连接到睡眠定时器，并为实时时钟提供
时钟源。 RTC 通过使用 1 秒中断在固件中实现 RTC 功能。
该振荡器能够采用两种不同的功耗模式，以便用户在功耗和抗周
围电路噪声之间进行权衡。连接到外部晶振和电容的 GPIO 引脚
是固定的。
图 6-3. 32kHzECO 逻辑框图
XCLK32K
32 kHz
Crystal Osc
Xi
(Pin P15[3])
External
Components
Xo
(Pin P15[2])
32 kHz
crystal
Capacitors
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虽然主要 DSI 时钟输入提供对所有时钟资源的访问，但有多达八
个其他 DSI 时钟（在内部或外部生成）可直接连接到八个数字时
钟分频器。不过，这需要有多个高准确度时钟源才能实现。
6.1.3 时钟分配
所有七个时钟源都是中央时钟分配系统的输入。分配系统旨在创
建多个高准确度时钟。这些时钟是针对设计需求定制的，能够避
免在连接到外设的低分辨率预分频器上经常遇到的一些问题。时
钟分配系统能够生成多种类型的时钟树。
主设备时钟用于选择和提供系统中的最快时钟，以满足一般的
时钟要求，并使 PSoC 器件实现时钟同步。
总线时钟 16 位分频器采用系统时钟来生成总线时钟，以用于数
据传输。总线时钟是 CPU 时钟分频器的源时钟。
八个完全可编程的 16 位时钟分频器能够按照设计需求，为数字
系统生成通用的数字系统时钟。数字系统时钟可以针对任何用
途生成由七个时钟源中的任何一个时钟源派生而来的定制时
钟，例如用于波特率生成器、精确的 PWM 周期、定时器时钟
等。如 果 需 要 八 个 以 上 的 数 字 时 钟 分 频 器，通用 数 字 模 块
（UDB）和固定功能定时器 / 计数器 /PWM 也可以生成时钟。
四个 16 位时钟分频器负责为需要时钟的模拟系统组件 （如
ADC 和混频器）生成时钟。模拟时钟分频器包括时滞（Skew）
控制功能，用于确保关键模拟事件不会与数字切换事件同时发
生。其目的是为了减少模拟系统噪声。
每个时钟分频器均包含一个 8 输入复用器、一个 16 位时钟分频
器（二分频或更高分频，能够生成占空比约为 50% 的时钟）、主
设备时钟重新同步逻辑，以及抗尖峰脉冲逻辑。每个数字时钟树
的输出均可连接至数字系统互连，然后再作为输入返回到时钟系
统，从而实现高达 32 位的时钟链。
6.1.4 USB 时钟域
USB 时钟域的独特性在于，它在工作时与主时钟网络存在很大程
度的异步。USB 逻辑包含连接到芯片的同步总线接口，但会采用
异步时钟来运行，以便处理 USB 数据。 USB 逻辑需要 48 MHz
的频率。该频率可以使用不同的时钟源生成，其中包括由内部振
荡器、 DSI 信号或晶振生成的 48 MHz （或 24 MHz 的双倍值）
的 DSI 时钟。
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VDDIO 引脚必须连接电容，如图 6-4 所示。两个 VCCD 引脚必
须连接在一起，引脚之间的线路越短越好，并连接到一个 1 µF
±10% ×5R 电容器上。供电系统还包含睡眠电压调节器、 I2C 电
压调节器和休眠电压调节器。
6.2 供电系统
供电系统包含单独的模拟、数字和 I/O 供电引脚，标记分别为
VDDA、 VDDD 和 VDDIO×。此外，还包含两个内部 1.8 V 电压
调 节 器，以 便 为 内 部 内 核 逻 辑 提 供 数 字 （VCCD）和 模 拟
（VCCA）供电。电压调节器的输出引脚 （VCCD 和 VCCA）和
图 6-4. PSoC 供电系统
VDDD
1 µF
VDDIO2
VDDD
VSSD
I/O Supply
VCCD
VDDIO2
VDDIO0
0.1 µF
0.1µF
I/O Supply
VDDIO0
0.1 µF
I2C
Regulator
Sleep
Regulator
Digital
Domain
VDDA
VDDA
Digital
Regulators
VSSB
VCCA
Analog
Regulator
0.1µF
1 µF
VSSA
Analog
Domain
0.1 µF
I/O Supply
VDDIO3
VDDD
VSSD
I/O Supply
VCCD
VDDIO1
Hibernate
Regulator
0.1 µF
0.1 µF
VDDIO1
VDDD
VDDIO3
注意：
两个 Vccd 引脚必须连接在一起，并且之间的线路越短越好。建议在器件下方连接线路，如第 12 页上的图 2-8。
查看数据手册要求的旁路电容值是一个好的习惯，特别是工作电压和直流偏置规范。对于一些电容器，如果直流偏置电压 （ 图 6-4
中的 VDDX 或 VCCX）占额定工作电压的比例比较大，那么实际电容则明显降低。
您可以在内部调节模式下供电给器件，其中，VDDx 引脚的电压为 5.5 V，并且内部调节器提供了内核电压。在该模式下，不要供电
给 VCCx 引脚，并且不要将 VDDx 引脚连接至 VCCx 引脚。
您也可以为 VCCD 和 VCCA 直接提供电压，从而能够在外部调节模式下供电给器件。在该配置中，VDDD 引脚短接 VCCD 引脚，则
VDDA 引脚短接 VCCA 引脚。该配置中的允许供电电压范围为 1.71 V 至 1.89 V。在该配置中上电后，默认使能内部调节器，因此
需要禁用该调节器以便减少功耗。
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6.2.1 功耗模式
PSoC 3 器件具有四种不同的功耗模式，如表 6-2 和表 6-3 所示。
借助这些功耗模式，设计能够轻松提供所需的功能和处理能力，
同时最大限度地减小低功耗便携器件的功耗并提高其电池寿命。
旨在降低功耗的 PSoC 3 功耗模式包括：
活动模式
备用活动模式
睡眠模式
活动模式是主要处理模式。其功能是可配置的。通过使用单独的
功耗配置样本寄存器，可以使能或禁用每个功耗可控子系统。在
备用活动模式模式下，会使能较少的子系统，从而能够降低功
耗。在睡眠模式下，无论采用什么样的样本设置，大多数资源都
将处于禁用状态。睡眠模式已经过优化，能够提供定时睡眠间隔
和实时时钟 （RTC）功能。功耗最低的是休眠模式，该模式会保
留寄存器和 SRAM 状态，但会关闭时钟，并且只能通过 I/O 引脚
唤醒。图 6-5 显示了在各种功耗模式之间允许进行的切换。不应
进入睡眠和休眠模式，直到所有 VDDIO 达到有效电压时为止。
休眠模式
表 6-2. 功耗模式
功耗模式
说明
进入条件
唤醒源
活动时钟
电压调节器
活动模式
主要的工作模式，所有外设均可用（可 唤醒、复位、通过寄 任意中断
编程）
存器手动进入
任意 （可编程）
所有电压调节器均可用。如果采
用了外部电压调节器，则可以禁
用数字和模拟电压调节器。
备用活动
模式
与活动模式相似，配置为此模式通常 通 过 寄 存 器 手 动 进 任意中断
是为了让更少的外设处于活动状态， 入
以 便 降 低 功 耗。可 以 配 置 为：关 闭
CPU，并使用 UDB 进行处理
任意 （可编程）
所有电压调节器均可用。如果采
用外部电压调节器，则可以禁用
内部数字和模拟电压调节器。
睡眠模式
会自动禁用所有子系统
休眠模式
自动禁用所有子系统。
通 过 寄 存 器 手 动 进 PICU
最低功耗模式，所有外设和内部电压 入
调节器均处于禁用状态，仅使能休眠
电压调节器。
保持配置和存储器的内容
通过寄存器手动
进入
比 较 器、 ILO/kHzECO
PICU、 I 2 C、
RTC、CTW、
LVD
–
数字和模拟统电压调节器均处
于 BUZZ 状态 （周期性激活）。
如果采用外部电压调节器，则可
以禁用数字和模拟电压调节器。
只有休眠电压调节器被激活。
表 6-3. 功耗模式唤醒时间和功耗
睡眠模式
唤醒
时间
电流
（典型值）
代码执行
数字资源
模拟资源
可用
时钟源
活动模式
–
1.2 mA[16]
是
全部
全部
备用活动
模式
–
–
用户定义
全部
<15 µs
1 µA
否
<100 µs
200 nA
否
唤醒源
复位源
全部
–
全部
全部
全部
–
全部
I2C
比较器
ILO/kHzECO
比较器、 PICU、
I2C、 RTC、
CTW、 LVD
XRES、
LVD、 WDR
无
无
无
PICU
XRES
睡眠模式
休眠模式
注释：
16. 总线时钟关闭。在 6 MHz 频率下从缓存中执行。请参见第 70 页上的表 11-2。
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于 10 kHz。在低功耗模式下，如果需要以高速度进行切换，需
要选择睡眠模式。
图 6-5. 功耗模式切换
6.2.1.5 唤醒事件
Active
Manual
Sleep
Hibernate
唤醒事件是可以配置的，并且可以来自中断或器件复位。唤醒事
件会将系统恢复到活动模式。固件使能的中断源包括内部生成的
中断、功耗监控器、中央时轮和 I/O 中断。内部中断源可以来自
各种外设，如模拟电压比较器和 UDB。中央时轮会提供定期中
断，以便唤醒系统、轮询外设或执行实时功能。复位事件源包括
外部复位 I/O 引脚 （XRES）、 WDT 和精密复位 （PRES）。
6.2.2 升压转换器
Alternate
Active
6.2.1.1 活动模式
活动模式是器件的主要工作模式。当处于活动模式时，活动配置
样本位将控制使能或禁用哪些可用资源。当有资源处于禁用状态
时，系统会关断数字时钟，禁用模拟偏置电流，并相应地减少漏
电流。通过在活动配置样本中设置和清除相应的位，用户固件可
以动态控制子系统的功耗。CPU 可以自我禁用，在这种情况下，
发生下一个唤醒事件时会自动重新使能 CPU。
在发生唤醒事件时，全局模式始终会返回到活动模式，并且会自
动使能 CPU，而不管它采用什么样的样本设置。活动模式是引导
时的默认全局功耗模式。
6.2.1.2 备用活动模式
备用活动模式与活动模式非常类似。在备用活动模式下，会使能
较少的子系统，以便降低功耗。一种可能的配置是：关闭 CPU 和
闪存，并使外设全速运行。
6.2.1.3 睡眠模式
如果可以接受 15 µs 的恢复时间，则可以采用睡眠模式来降低功
耗。唤醒时间用于确保电压调节器的输出足够稳定，以便直接进
入活动模式。
6.2.1.4 休眠模式
在休眠模式下，几乎所有内部功能都将处于禁用状态。内部电压
会降至使关键系统保持活动状态所需的最低水平。在休眠模式
下，会保留配置状态和 SRAM 存储器的内容。配置为数字输出的
GPIO 将保留其先前的值，并且外部 GPIO 引脚中断设置也将保
留。器件处于休眠模式时，只能通过外部 I/O 中断唤醒。从休眠
模式恢复的时间不会超过 100 µs。
为了实现极低的电流，休眠调节器的性能有所限制。输入引脚上
的所有信号频率被限制；在休眠模式下切换 GPIO 的频率不会高
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采用 1.71 V 以下供电电压（例如，太阳能供电或单个电池供电）
的应用可以使用片上升压转换器。升压转换器还可以用于所需工
作电压高于供电电压的任何系统。例如，在 3.3 V 系统中驱动 5.0
V LCD 显示屏。升压器可以接受的最低输入电压为 0.5 V。通过
一个低成本电感，它可以生成一个可选输出电压，以便提供足够
的电流来运行 PSoC 及其他板上组件。
升压转换器可以接受介于 0.5 V 到 3.6 V 之间的输入电压
（VBAT），可使用低至 0.5 V 的 VBAT 进行启动，并能够提供介
于 1.8 到 5.0 V 之间、可由用户配置的输出电压 （VOUT），其
步长为 100 mV。 VBAT 通常小于 VOUT ；如果 VBAT 大于或等
于 VOUT，那么 VOUT 会略小于 VBAT（由于升压器中的电阻损
耗）。该模块可以提供高达 75 mA （IBOOST）的电流，具体取
决于配置。
有 四 个 与 升 压 转 换 器 相 关 联 的 引 脚，即：VBAT、 VSSB、
VBOOST 以及 IND。提升后的输出电压通过 VBOOST 引脚输出，
并且如果使用该电压供电给 PSoC 器件，那么必须直接连接到芯
片的供电输入：VDDA、 VDDD 和 VDDIO。
除了非升压设计中所需的组件，该升压转换器还需要添加四个
组，如第 33 页上的图 6-6 所示。需要将一个 22 µF 的电容（CBAT）
靠近 VBAT 引脚，对电池电压起缓冲和滤波稳定作用。电池输出
与 VBAT 引脚之间不要添加其它器件，例如反向极性保护二极
管。因为二极管正向电压下降将使 VBAT 电压下降。 在 VBAT 和
IND 引脚间需要 4.7 µH、 10 µH 或 22 µH 的电感。根据输入电
压、输出电压、温度和电流，可以优化电感值以提高升压转换器
的效率。按照本节中的设计指南和电气规范来决定电感尺寸。电
感必须被放置在离 VBAT 和 IND 引脚 1 cm 范围内，其饱和电流
的最小值为 750 mA。在 IND 和 VBOOST 引脚间 1 cm 范围内，
放置一个肖特基二极管。该肖特基二极管的正向电流最小额定值
为 1.0 A，反向电压最小值为 20 V。将大小为 22 µF 的大容量电
容 （CBOOST）连接到靠近 VBOOST 的位置，以便提供稳定的
输出电压。需要计算连接至 VBOOST 引脚的电容总和并确保该
值不超过最大 CBOOST 规范。所有电容的最小额定值必须为 10
V 以最大限度降低电压降额带来的电容损失。
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PSoC® 3：CY8C36 系列数据手册
图 6-6. 升压转换器的应用 （为 PSoC 器件供电）
PSoC
VDDA
External
Load
VDDD
VDDD
0.1 µF
1.0 µF
0.1 µF
1.0 µF
0.1 µF
1.0 µF
VBOOST
Schottky, 1A
IND
4.7 µH
10 µH
22 µH
VBAT
VDDIO0
0.1 µF
Boost VDDIO2
Logic
VDDIO1
22 µF
0.1 µF
0.1 µF
VDDIO3
VSSB
0.1 µF
0.5–3.6 V
VSSA
22 µF
VSSD
All components and values are required
升压调节器也可以用于为其它的外部器件供电，下图是一个将 1.8 V 的电源升压到 4.0，用于驱动一个白色 LED 便是这种情况的一个
示例 。如果升压转换器不为 PSoC 器件的 VDDA、 VDDD 和 VDDIO 引脚供电，那么它必须符合为 PSoC 器件供电的同一个设计规则，
但对于输出端的电容有不同的要求。Vout 电源需要安装 22 µF、1.0 µF 和 0.1 µF 等电容器，这些电容器必须被放置在离 VBOOST 引
脚 1 厘米的范围内，以确保电压调节器的稳定性。
图 6-7. 升压转换器的应用 （未给 PSoC 器件供电）
VOUT
External
Load
PSoC
VDDA
VDDD
22 µF 1.0 µF 0.1 µF
VDDD
VBOOST
Schottky, 1A
4.7 µH
10 µH
22 µH
IND
VBAT
VDDIO0
VDDA, VDDD, and
VDDIO connections
per section 6.2
Power System.
Boost VDDIO2
Logic
VDDIO1
22 µF
VSSB
VDDIO3
0.5–3.6 V
VSSA
VSSD
All components and values are required
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使用升压器模块中的振荡器将切换频率设为 400 kHz。VBOOST
被限定为 4 × VBAT。
升压转换器可以在两种不同模式下工作：即活动模式和待机模
式。活动模式是正常工作模式，在此模式下，升压调节器会主动
生成稳压输出电压。在待机模式下，大多数升压功能都将处于禁
用状态，以便降低升压电路的功耗。待机模式下，升压器仅提供
最低的输出功耗，通常 < 5 µA。
升压转换器在活动模式下消耗的电流通常为 250 µA，在待机模式
下则为 25 µA。升压工作模式必须与芯片功耗模式结合使用，以
便最大限度地降低芯片总功耗。表 6-4 列出了在不同芯片功耗模
式下可用的升压功耗模式。
表 6-4. 芯片功耗模式与升压功耗模式兼容表
芯片功耗模式
升压功耗模式
5. 根据与 VBAT 和 VOUT 相比的 LBOOST 值图表 （第 76 页上的
图 11-10）查找可用电感值。
6. 根据可用电感值、电感尺寸、电感成本、升压效率和 VRIPPLE
选择系统的最佳电感值。升压效率和 VRIPPLE 典型值将分别显
示在效率与 VBAT 和 VRIPPLE 与 VBAT 图表 （第 79 页上的图
11-15 和第 81 页上的图 11-18）中。通常，如果高效率和低
VRIPPLE 是两个最重要的因素，因此应该使用允许的最大电感
值。如果电感成本低、尺寸小是最重要因素，则应该使用其中
一个允许的最小电感值。 如果对于应用，电感的允许效率、
VRIPPLE、电感成本或尺寸都不可接受，那么需要使用一个外
部升压调节器。
6.3 复位
CY8C36 有多个内部和外部复位源可用。其中包括：
芯片 — 活动模式或备
用活动模式
升压转换器必须采用活动模式。
电源监控 — 在加电、活动模式以及睡眠模式 （间歇性唤醒）
芯片 — 睡眠模式
升压转换器既可以采用活动模式，也可
以采用待机模式。在升压待机模式中，
芯片必须定期唤醒，以刷新升压活动模
式。
外部 — 通过拉低复位引脚 （XRES） ，可以从外部源复位器
芯片 — 休眠模式
升压转换器只能在活动模式下运行。不
过，由于在升压活动模式下的电流消耗
非常高，因此不建议在芯片休眠模式下
使用升压。
6.2.2.1 升压固件的要求
要想确保启动时升压浪涌电流符合规范，在 PSoC Creator IDE
中不要选中 Enable Fast IMO During Startup（启动期间使能快
速 IMO）值。 Enable Fast IMO During Startup 选项会显示在
PSoC Creator 的设计 范围资源（cydwr）文件 System（系统）
选项卡中。 如果未选中该选项会配置器件启动时的运行速度为
12 MHz 而不是默认的 48 MHz。时钟速度越慢，芯片启动时升压
电路的电流消耗越少。
期间，在多种不同模式下监控模拟和数字供电电压 VDDA、
VDDD、 VCCA 和 VCCD。如有任何电压超出预定范围，则会
生成复位。可以对监控器进行编程，以便在到达复位阈值之
前，在特定条件下生成处理器中断。
件。XRES 引脚包含一个上拉到 VDDIO1 的内部电阻。VDDD、
VDDA 和 VDDIO1 必须都通电，器件才能退出复位状态。
看门狗定时器 — 看门狗定时器负责监控处理器执行指令的情
况。如果看门狗定时器在特定时间段内未通过固件复位，则会
生成一个复位。
软件 — 器件可以在程序控制下复位。
图 6-8. 复位
VDDD VDDA
Power
Voltage
Level
Monitors
6.2.2.2 升压设计过程
升压转换器的外部器件选型需要遵守特定的规范。CBAT 电容器、
电感、肖特基二极管和 CBOOST 电容器的选择都需要遵守规范
（第 76 页上的表 11-7）中指定的值。 LBOOST 是唯一的变量组
件，选择合适的升压电感不仅可以改善升压转换器的运行状态，
还可以提高转换效率。此外，VOUT、VBAT、IOUT 和 TA 之间还存
在特定的限制关系。
Reset
Pin
External
Reset
Processor
Interrupt
Reset
Controller
System
Reset
必须按照以下各步骤进行操作，以确定升压转换器的操作参数和
LBOOST 值。
1. 选择应用所需的 VBAT、 VOUT、 TA 和 IOUT 等工作条件。
2. 根据与 VBAT 和 VOUT 相比的 TA 范围图表 （第 76 页上的图
11-8）确定 VBAT 和 VOUT 规范是否符合升压转换器的工作范
围。如果不符合工作范围，则更改工作条件或使用一个外部
升压调节器。
3. 根据与 VBAT 和 VOUT 相比的 TA 范围图表 （第 76 页上的图
11-8）确定所需环境温度 （TA）范围是否符合环境温度工作
范围。如果不符合温度范围，则更改工作条件并返回步骤 2，
或使用一个外部升压调节器。
4. 根据与 VBAT 和 VOUT 相比的 IOUT 范围图表 （第 76 页上的
图 11-9）确定所需输出电流 （IOUT）范围是否满足输出电流
工作范围。如果不符合输出电流范围，则更改工作条件并返
回步骤 2，或使用一个外部升压调节器。
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Watchdog
Timer
Software
Reset
Register
器件复位一词指处理器以及模拟和数字外设与寄存器都复位。
复位状态寄存器显示了某些复位或供电电压的监控中断。程序可
能会检查该寄存器，以检测并报告异常情况。加电复位后，会清
空该寄存器。有关详细信息，请参见 《技术参考手册》。
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PSoC® 3：CY8C36 系列数据手册
6.3.1 复位源
6.3.1.1 供电电压电平监控器
IPOR — 初始 POR
在初次上电复位时， IPOR 会监控电源电压 VDDD、 VDDA、
VCCD 以及 VCCA。触发电平并不精确。该电平被设为约 1 V，
低于指定的最低工作电压，但足以使内部电路复位并保持复位
状态。监控器能够生成宽度至少为 150 ns 的复位脉冲。如果有
一个或多个电压缓慢上升，生成的脉冲可能会更宽。
如果 IPOR 触发任一 VDDX 后，电压又降落并低于触发点，那
么必须以非单调格式至少在 10 µs 时间内保持这个电压水平。
IPOR 触发点的迟滞通常为 100 mV。
启动后， IPOR 电路被禁用，并且电压监控工作将移交给精密
低电压复位 （PRES）电路。
PRES — 精密低电压复位
此电路负责在加电后监控模拟系统和数字系统内部电压调节器
的输出。电压调节器的输出是相对于精确参考电压的电压。对
PRES 激发的响应与对 IPOR 复位的响应相同。
禁用 PRES 时，至少 10 µs 后才可重新使能它。
在正常工作模式下，程序无法禁用数字 PRES 电路。可以禁用
模拟系统电压调节器，但这会同时禁用 PRES 的模拟部分。在
睡眠和休眠模式下， PRES 电路自动被禁用，但是也有例外，
即：在睡眠模式下，会定期激活电压调节器 （使其处于繁忙状
态），以便提供监控服务，并缩短唤醒时间。与此同时，PRES
电路也将处于繁忙状态，以便定期进行电压监控。
ALVI、DLVI、AHVI — 模拟 / 数字低电压中断，模拟高电压中断
中断电路可用于检测 VDDA 和 VDDD 超出电压范围的情况。对
于 AHVI，VDDA 是相对于某个固定触发电平的电压。对于 ALVI
和 DLVI， VDDA 和 VDDD 是相对于可编程触发电平的电压，
如表 6-5 中所列。ALVI 和 DLVI 也可以被配置为生成器件复位，
而不是生成中断。
表 6-5. 模拟 / 数字低电压中断，模拟高电压中断
中断
DLVI
供电源
正常电压范围
VDDD 1.71 V – 5.5 V
ALVI
VDDA 1.71 V – 5.5 V
AHVI
VDDA 1.71 V – 5.5 V
可用的触发设置
1.70 V–5.45 V，最小增量
为 250 mV
1.70 V–5.45 V，最小增量
为 250 mV
5.75 V
在 IPOR 之前，监控器将一直处于禁用状态。在睡眠模式下，
会定期激活这些电路 （使其处于繁忙状态）。在繁忙状态期间
如有中断发生，系统会首先进入唤醒过程。然后，系统会识别
中断，并可能会处理中断。
Buzz（繁忙）频率是可调整的，并且需要设置该频率低于任一
电压超出允许范围的最短时间。有关如何调整繁忙频率的信
息，请参见 《技术参考手册》。
6.3.1.2 其他复位源
XRES — 外部复位
PSoC 3 具有一个被配置为外部复位的 GPIO 引脚或一个专用
XRES 引脚。无论是专用 XRES 引脚还是 GPIO 引脚，配置后，
都会使部件处于复位状态，同时保持低电平有效。对 XRES 的
响应与对 IPOR 复位的响应相同。
禁用 XRES 时，至少 10 µs 后才可重新使能它。
外部复位是低电平有效复位。它包含一个内部上拉电阻。在睡
眠模式和休眠模式下， XRES 将处于活动状态。
SRES — 软件复位
通过在软件复位寄存器中设置一个位，可以在程序控制下发出
复位指令。这可以通过程序直接进行，也可以通过 DMA 访问
间接进行。对 SRES 的响应与对 IPOR 复位的响应相同。
此外还有另外一个寄存器位，用于禁用此功能。
WRES — 看门狗定时器复位
看门狗复位会检测软件程序不再正常执行的情况。为了向看门
狗定时器表明它正在正常工作，程序必须定期复位该定时器。
如果在经过用户指定的时间后未复位该定时器，则会生成复
位。
注意：IPOR 会禁用看门狗功能。程序必须通过设置寄存器位，
在代码中的某个适当点使能看门狗功能。设置寄存器位后，将
无法再将其清除，除非发生 IPOR 加电复位事件。
6.4 I/O 系统与布线
PSoC I/O 具有高度的灵活性。每个 GPIO 都具有模拟和数字 I/O
功能。所有 I/O 都具有多种可在 POR 时设置的驱动模式。PSoC
还通过 VDDIO 引脚提供多达四个 I/O 电压域。
每个器件上都有两种 I/O 引脚；带 USB 的器件则有三种 I/O 引
脚。通用 I/O（GPIO）和特殊 I/O（SIO）提供类似的数字功能，
主要区别在于模拟能力和驱动强度。带 USB 的器件还提供两个
USBIO 引脚，可支持特定的 USB 功能，以及有限的 GPIO 功能。
所有 I/O 引脚均可作为 CPU 与数字外设的数字输入和输出使用。
此外，所有 I/O 引脚均可生成中断。PSoC I/O 具有灵活的高级功
能，再加上任意信号均可连接至任意引脚，从而大大简化了电路
设计和电路板布局。所有 GPIO 引脚均可用于模拟输入、
CapSense[17] 以及 LCD 段驱动，而 SIO 引脚用于超出 VDDA 的
电压和可编程输出电压。
GPIO 和 SIO 均支持的特性：
用户可编程端口复位状态
为多达四组 I/O 提供单独的 I/O 供电和电压
数字外设使用 DSI 连接引脚
用于 CPU 和 DMA 的输入和 / 或输出
八种驱动模式
每个引脚都可以是一个被配置为上升沿和 / 或下降沿的中断
源。如有必要，可通过 DSI 支持电平敏感型中断
每个端口都有专用的端口中断向量
斜率受控数字输出驱动模式
基于端口或引脚访问端口控制和配置寄存器
单独的端口读 （PS）和写 （DR）数据寄存器，能够避免发
生 “ 读操作修改写操作 ” 错误
基于各个引脚的特殊功能
仅在 GPIO 引脚上提供的其他特性：
带 LCD 的器件上的 LCD 段驱动
[17]
CapSense
模拟输入和输出功能
连续 100 µA 钳位电流能力
标准驱动强度降至 1.7 V
仅在 SIO 引脚上提供的其他功能：
比 GPIO 更高的驱动强度
热交换功能 （在任意工作 VDD 下容差均为 5 V）
可编程高电平输入阀值，输出驱动电平低至 1.2 V
无模拟输入、 CapSense 或 LCD 功能
过压容限高达 5.5 V
SIO 可作为通用模拟电压比较器使用
注释：
17. Opamp 的固有输出引脚不建议用作 CapSense 功能。
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USBIO 特性：
数字外设的输入和 / 或输出
数字输出 （CMOS）驱动模式
每个引脚都可以是一个被配置为上升沿和 / 或下降沿的中断
源
符合 USB 2.0 标准的全速 I/O
最大的驱动强度设置可用于一般用途
用于 CPU 和 DMA 的输入和 / 或输出
图 6-9. GPIO 框图
Digital Input Path
Naming Convention
‘x’ = Port Number
‘y’ = Pin Number
PRT[x]CTL
PRT[x]DBL_SYNC_IN
PRT[x]PS
Digital System Input
PICU[x]INTTYPE[y]
Input Buffer Disable
PICU[x]INTSTAT
Interrupt
Logic
Pin Interrupt Signal
PICU[x]INTSTAT
Digital Output Path
PRT[x]SLW
PRT[x]SYNC_OUT
Vddio Vddio
PRT[x]DR
0
Digital System Output
In
1
Vddio
PRT[x]BYP
Drive
Logic
PRT[x]DM2
PRT[x]DM1
PRT[x]DM0
Bidirectional Control
PRT[x]BIE
Analog
Slew
Cntl
PIN
OE
1
Capsense Global Control
0
1
0
1
CAPS[x]CFG1
Switches
PRT[x]AG
Analog Global
PRT[x]AMUX
Analog Mux
LCD
Display
Data
PRT[x]LCD_COM_SEG
Logic & MUX
PRT[x]LCD_EN
LCD Bias Bus
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图 6-10. SIO 输入 / 输出框图
Digital Input Path
PRT[x]SIO_HYST_EN
PRT[x]SIO_DIFF
Reference Level
PRT[x]DBL_SYNC_IN
Naming Convention
‘x’ = Port Number
‘y’ = Pin Number
Buffer
Thresholds
PRT[x]PS
Digital System Input
PICU[x]INTTYPE[y]
Input Buffer Disable
PICU[x]INTSTAT
Interrupt
Logic
Pin Interrupt Signal
PICU[x]INTSTAT
Digital Output Path
Reference Level
PRT[x]SIO_CFG
PRT[x]SLW
PRT[x]SYNC_OUT
PRT[x]DR
Digital System Output
Driver
Vhigh
0
In
1
PRT[x]BYP
Drive
Logic
PRT[x]DM2
PRT[x]DM1
PRT[x]DM0
Bidirectional Control
PRT[x]BIE
Slew
Cntl
PIN
OE
图 6-11. GPIO 框图
Digital Input Path
Naming Convention
‘y’ = Pin Number
USB Receiver Circuitry
PRT[15]DBL_SYNC_IN
PRT[15]PS[6,7]
USBIO_CR1[0,1]
Digital System Input
PICU[15]INTTYPE[y]
PICU[15]INTSTAT
Interrupt
Logic
Pin Interrupt Signal
PICU[15]INTSTAT
Digital Output Path
PRT[15]SYNC_OUT
USBIO_CR1[5]
USB or I/O
USBIO_CR1[2]
Vddd
USB SIE Control for USB Mode
PRT[15]DR1[7,6]
Digital System Output
PRT[15]BYP
1
In
Drive
Logic
D+ Open
Drain
PRT[15]DM0[7]
D- Open
Drain
PRT[15]DM1[6]
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0
PRT[15]DM0[6]
PRT[15]DM1[7]
D+ pin only
D+ 1.5 k
Vddd
5k
Vddd Vddd
1.5 k
PIN
D+ 5 k
D- 5 k
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6.4.1 驱动模式
每个 GPIO 和 SIO 引脚都可单独配置成表 6-6 中所列的八种驱动模式中的其中一种。三个配置位可用于每个引脚 （DM[2:0]），并在
PRTxDM[2:0] 寄存器中设置。图 6-12 显示了基于每种驱动模式 （共八种）的引脚简图。表 6-6 显示了端口数据寄存器值或数字阵列
信号 （如果选择了旁路模式）对应的 I/O 引脚的驱动状态。请注意，实际的 I/O 引脚电压是由所选驱动模式和引脚负载共同决定的。
例如，如果某个 GPIO 引脚被配置为电阻上拉模式，并在引脚悬空时被驱动为高电平，则在引脚处测得的电压会处于高电平的逻辑状
态。如果同一个 GPIO 引脚在外部接地，则引脚处未经测量的电压会处于低电平的逻辑状态。
图 6-12. 驱动模式
Vddio
DR
PS
0.
Pin
High Impedance
Analog
DR
PS
Pin
1. High Impedance
Digital
DR
PS
Pin
4. Open Drain,
Drives Low
DR
PS
Pin
2. Resistive
Pull-Up
Vddio
DR
PS
Vddio
DR
PS
Pin
3. Resistive
Pull-Down
Vddio
Pin
5. Open Drain,
Drives High
DR
PS
Vddio
Pin
6. Strong Drive
DR
PS
Pin
7. Resistive
Pull-Up and Pull-Down
表 6-6. 驱动模式
框图
0
驱动模式
PRTxDM2
PRTxDM1
PRTxDM0
PRTxDR = 1
PRTxDR = 0
高阻态
高阻态
模拟高阻抗
0
0
0
1
数字高阻抗
0
0
1
高阻态
高阻态
2
电阻上拉 [17]
0
1
0
电阻上拉 （5K）
强驱动低
3
电阻下拉 [17]
0
1
1
强驱动高
电阻下拉 （5K）
4
开漏低驱动
1
0
0
高阻态
强驱动低
5
开漏高驱动
1
0
1
强驱动高
高阻态
6
强驱动
1
1
0
强驱动高
强驱动低
7
电阻上拉 / 下拉 [17]
1
1
1
电阻上拉 （5K） 电阻下拉 （5K）
注释：
17. 在稳压输出模式的 SIO 中不能使用电阻上拉和下拉。
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当针对 I/O 模式使能了 USBIO 引脚 （P15[7] 和 P15[6]）时，会限制驱动模式控制。使用 PRT15.DM0[7, 6] 寄存器设置驱动模式。也
可针对 USBIO 引脚选择电阻上拉选项，可使用 PRT15.DM1[7, 6] 寄存器使能此选项。在 USB 模式下使能了驱动模式控制后，不会对
USB 引脚的配置产生影响。与 GPIO 和 SIO 配置不同，端口宽配置寄存器不配置 USB 驱动模式位。表 6-7 显示 USBIO 引脚的驱动
模式配置。
表 6-7. USBIO 驱动模式 （P15[7] 和 P15[6]）
PRT15.DM1[7,6]
上拉电阻被使能
PRT15.DM0[7,6]
驱动模式被使能
0
说明
PRT15.DR[7,6] = 1
PRT15.DR[7,6] = 0
0
高阻态
强驱动低
漏极开路，强驱动低
0
1
强驱动高
强驱动低
强输出
1
0
电阻上拉 （5K）
强驱动低
电阻上拉，强驱动低
1
1
强驱动高
强驱动低
强输出
高阻抗模拟驱动
默认的复位状态，输出驱动器和数字输入缓冲区均关闭。这可
以防止因电压浮动导致任何电流流入到 I/O 的数字输入缓冲区
中。对于悬空引脚或支持模拟电压的引脚，建议使用该状态。
模拟高阻抗引脚不提供数字输入功能。
要在睡眠模式下最大限度地降低芯片电流，所有 I/O 都必须被
配置为模拟高阻抗模式，或通过 PSoC 器件或外部电路将其引
脚驱至供电轨。
高阻抗数字驱动
会针对数字信号输入使能输入缓冲区。这是建议用于数字输入
的标准高阻抗 （HiZ）状态。
电阻上拉或电阻下拉
电阻上拉或下拉都是在一种数据状态下提供串联电阻，在另一
种数据状态下提供强驱动。在这两种模式下，引脚可用于数字
输入和输出。这两种模式的一个常见应用是连接机械开关。在
稳压输出模式的 SIO 中不能使用电阻上拉和下拉。
开漏驱高 （Open Drain, Drives High） 和开漏驱低 （Open
Drain, Drives Low）
开漏模式是在一种数据状态下提供高阻抗，在另一种数据状态
下提供强驱动。在这两种模式下，引脚可用于数字输入和输
出。这两种模式的一个常见应用是驱动 I2C 总线信号线。
强驱动
无论是在高状态还是低状态，均提供强 CMOS 输出驱动。这是
引脚的标准输出模式。一般情况下，采用强驱动模式的引脚不
能用作输入。这种模 式通常 用于 驱动数 字输 出信号或外部
FET。
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电阻上拉和下拉
与电阻上拉模式和电阻下拉模式类似，只不过引脚始终与电阻
串联。在高数据状态下是上拉，而在低数据状态下是下拉。当
其他可能会导致短路的信号可以驱动总线时，通常会采用此模
式。在稳压输出模式的 SIO 中不能使用电阻上拉和下拉。
6.4.2 引脚寄存器
用于配置引脚并与引脚交互的寄存器有两种形式，并可以互换使
用。
所有 I/O 寄存器均可采用标准端口形式，即寄存器的每个位对应
于一个端口引脚。这种寄存器形式能够快速有效地同时重新配置
多个端口引脚。
I/O 寄存器也可以采用引脚形式，即针对每个引脚，将八个最常
用的端口寄存器位合并到单个寄存器中，以便通过单次寄存器写
操作来快速更改各个引脚的配置。
6.4.3 双向模式
借助高速双向功能，引脚可以根据辅助控制总线信号的状态，为
输入信号提供高阻抗数字驱动模式，并为同一引脚上的输出信号
提 供 用 户 选 择 的 另 一 种 驱 动 模 式，例 如 强 驱 动 （使 用
PRT×DM[2:0] 寄存器进行设置）。对于需要对输出缓冲区进行动
态硬件控制的处理器总线和通信接口，例如 SPI Slave MISO 引
脚，双向功能非常有用。
辅助控制总线能够将多达 16 个由 UDB 或数字外设生成的输出使
能信号连接至一个或多个引脚。
6.4.4 斜率受限模式
GPIO 和 SIO 引脚针对强驱动和开漏驱动模式提供了快速输出斜
率和慢速输出斜率选项 （不适用于电阻驱动模式）。由于慢速斜
率选项会降低 EMI，因此建议对速度不是很关键 （通常小于 1
MHz）的信号使用该选项。快速斜率适用于频率介于 1 MHz 到
33 MHz 之间的信号。斜率可以针对每个引脚单独配置，并通过
PRT×SLW 寄存器进行设置。
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PSoC® 3：CY8C36 系列数据手册
6.4.5 引脚中断
6.4.12 可调输入电平
所有 GPIO 和 SIO 引脚都能生成系统中断。每个端口接口上的所
有八个引脚均连接到其各自的端口中断控制单元 （PICU）及关
联的中断向量。端口的每个引脚都可单独配置，以检测上升沿和
/ 或下降沿中断，或不生成中断。
本部分内容仅适用于 SIO 引脚。默认情况下，SIO 引脚不仅支持
标准 CMOS 和 LVTTL 输入电平，而且还支持采用可编程电平的
差分模式。 SIO 引脚按对分组。每对引脚共享一个参考电压发生
器模块，该模块用于为电压与 VDDIO 不同的外部信号接口设置
数字输入缓冲区参考电平。参考电压会用来设置高逻辑电平的引
脚电压阈值 （请参见图 6-13）。可用的输入阈值包括：
根据为每个引脚配置的模式，每次引脚上发生中断事件时，中断
状态寄存器中对应的状态位都会被设为 “1”，并且系统会向中
断控制器发送中断请求。每个 PICU 在中断控制器和引脚状态寄
存器中都有各自的中断向量，以便轻松确定中断源、引脚电平
等。
在所有睡眠模式下，端口引脚中断均保持活动状态，以便通过由
外部生成的中断唤醒 PSoC 器件。
尽管不直接支持电平敏感中断，但在需要时，可以通过通用数字
模块 （Universal Digital Block, UDB）为系统提供该功能。
6.4.6 输入缓冲区模式
可以针对默认的 CMOS 输入阈值或可选的 LVTTL 输入阈值在端
口级别配置 GPIO 和 SIO 输入缓冲区。所有输入缓冲区都能够与
施密特触发器一起实现输入迟滞。此外，在任何驱动模式下，均
可禁用各个引脚输入缓冲区。
6.4.7 I/O 供电电源
可以提供多达四个 I/O 引脚供电电源，具体取决于器件和封装。
每个 I/O 供电电源必须小于或等于芯片模拟 （VDDA）引脚的电
压。利用此功能，用户可以为器件上的不同引脚提供不同的 I/O
电压电平。要确定给定端口和引脚的 Vddio 功能，请参见特定的
器件封装引脚分布图。
SIO 端口引脚支持其他 “ 稳压高输出 ” 功能，如可调输出电平
中所述。
0.5 × VDDIO
0.4 × VDDIO
0.5 × VREF
VREF
通常会使用电压 DAC （VDAC）来生成 VREF 参考电压。第 62
页上的 DAC 详细介绍了 VDAC 的用法以及连接至 SIO 引脚的参
考电压。
图 6-13. 输入和输出的 SIO 参考
Input Path
Digital
Input
Vinref
Reference
Generator
SIO_Ref
6.4.8 模拟连接
这些连接仅适用于 GPIO 引脚。所有 GPIO 引脚都可以作为模拟
输入或输出使用。引脚上的模拟电压不得超过 GPIO 对应的
VDDIO 供电电压。每个 GPIO 都可连接到其中一条模拟全局总线
或模拟复用器总线，以便将任意引脚连接到任意内部模拟资源，
例如 ADC 或电压比较器。此外，某些引脚能够直接连接到特定
的模拟功能，例如大电流 DAC 或运算放大器。
PIN
Voutref
Output Path
Driver
Vhigh
6.4.9 CapSense
本部分内容仅适用于 GPIO 引脚。所有 GPIO 引脚均可用于创建
CapSense 按键和滑动条 [18]。有关详细信息，请参考第 61 页上
的 CapSense 中介绍的内容。
Digital
Output
Drive
Logic
6.4.10 LCD 段驱动
本部分内容仅适用于 GPIO 引脚。所有 GPIO 引脚均可用于生成
段驱动和共模驱动信号，以便直接驱动 LCD 显示屏。有关详细信
息，请参考第 60 页上的 LCD 直接驱动器中介绍的内容。
6.4.11 可调输出电平
本部分内容仅适用于 SIO 引脚。 SIO 端口引脚支持为电压低于
SIO 对应 VDDIO 的外部信号接口提供经稳压的高电平输出。根
据内部生成的参考电压，各个 SIO 引脚可单独配置为标准 VDDIO
电平输出或稳压输出。通常会使用电压 DAC （VDAC）来生成
参考电压 （请参见图 6-13） 。第 62 页上的 DAC 详细介绍了
VDAC 的用法以及如何将参考电压连接至 SIO 引脚。电阻上拉和
下拉驱动模式不适用于稳压输出模式下的 SIO。
6.4.13 SIO 作为电压比较器
本部分内容仅适用于 SIO 引脚。如可调输入电平一节所述，可以
使用 SIO 的可调输入电平功能来构建电压比较器。电压比较器的
阈值由 SIO 的参考电平发生器提供。参考电平发生器包含一个用
于将通过模拟全局总线连接的模拟信号设为电压比较器阈值的选
项。请注意，一对 SIO 引脚共享同一个阈值。
第 37 页上的图 6-10 中的数字输入路径阐释了此功能。在该图
中，“ 参考电平 ” 是通过模拟全局总线连接过来的模拟信号。
还可以为 SIO 的输入缓冲区使能迟滞功能，以便增强电压比较器
的抗噪能力。
注释：
18. Opamp 的固有输出引脚不建议用作 CapSense 功能。
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6.4.14 热插拔
本部分内容仅适用于 SIO 引脚。 SIO 引脚支持 “ 热插拔 ” 功
能，无需加载连接到 SIO 引脚的信号即可插入到应用中，即便在
PSoC 器件未通电时亦是如此。这样一来，未通电的 PSoC 就可
以保持对外部器件的高阻抗负载，同时防止 PSoC 被通过 SIO 引
脚的保护二极管的电流加电。
与正在运行的 I2C 总线相连时，给该器件供电或断电会导致 SIO
引脚上的瞬变状态。 I2C 总线的整体设计应该考虑这一点。
6.4.15 过压容限
所有 I/O 引脚在任意工作 VDD 下都能够提供过压容差功能。
SIO 引脚没有电流限制，因为它们对外部电路存在高阻抗负载，
其中 VDDIO < VIN < 5.5 V。
GPIO 引脚电流必须使用限流电阻限制为 100 µA。GPIO 引脚会
钳制引脚电压约为 VDDIO 加一个二极管电压，其中 VDDIO<
VIN < VDDA。
如果 GPIO 引脚被配置为用于模拟输入 / 输出，则引脚上的模拟
电压不得超过 GPIO 对应的 VDDIO 供电电压。
此功能的一个常见应用是连接到 I2C 等总线，其中不同的器件在
不同的供电电压下运行。连接到 I2C 时，会针对 SIO 引脚将 PSoC
大电流 IDAC 输出
外部参考输入
6.4.19 JTAG 边界扫描
器件支持所有 I/O 引脚上的标准 JTAG 边界扫描链，以便进行板
级测试。
7. 数字子系统
可编程数字系统能够针对应用创建标准数字外设、高级数字外设
与定制逻辑功能的组合。这些外设和逻辑随后将互连，并与器件
上的任意引脚相连，从而提供高度的设计灵活性和 IP 安全性。
下面列出了可编程数字系统的功能，以便用户对这些功能和架构
有一个大概的了解。设计人员不需要在硬件和寄存器级别同可编
程数字系统直接交互。PSoC Creator 提供了一个与 PLD 类似的
高级电路图输入图形界面，以便自动放置和连接资源。
可编程数字系统的主要组件包括：
通用数字模块 （UDB） — 这些模块构成了可编程数字系统的
核心功能。 UDB 是未赋定逻辑 （PLD）和结构化逻辑 （数据
路径）的组合，已经过优化，能够针对应用或设计创建所有常
用嵌入式外设和定制功能。
芯片配置为开漏驱低（Open Drain、Drives Low）模式。这样就
可以通过外部上拉电阻将 I2C 总线电压拉到 PSoC 引脚供电电压
以上。例如， PSoC 芯片可以在 1.8 V 下运行，外部器件可以在
5 V 下运行。请注意，SIO 引脚的 VIH 和 VIL 电平由关联的 Vddio
供电引脚决定。
通用数字模块阵列 — UDB 模块排列在一个可编程互连矩阵
SIO 引脚必须处于下列模式之一：0 （模拟高阻抗）、 1 （数字
高阻抗）或 4（开漏驱动低电平 )。有关详细信息，请参考图 6-12
中介绍的内容。必须针对所有 I/O 引脚监控器件的绝对最大额定
值。
能外设、I/O 引脚、中断和 DMA 的信号以及其他系统内核信号
会连接到数字系统互连，以实现全功能器件连通性。与通用数
字模块阵列（Universal Digital Block Array）结合使用时，DSI
允许将任意数字功能连接至任意引脚或其他组件。
图 7-1. CY8C36 可编程数字架构
DSI Routing Interface
器件上的某些引脚除了具有 GPIO 或 SIO 功能以外，还具有其他
特殊功能。第 6 页上的引脚分布中列出了具体的特殊功能引脚。
这些特殊功能包括：
数字
4 至 25 MHz 晶振
32.768 kHz 晶振
2
I C 地址匹配时从睡眠模式唤醒。如果不需要从睡眠模式唤
醒，则任意引脚都可用于 I2C。
JTAG 接口引脚
SWD 接口引脚
SWV 接口引脚
外部复位
UDB Array
IO Port
6.4.18 特殊引脚功能
运算放大器输入和输出
文档编号：001-92989 版本 *A
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
DSI Routing Interface
Digital Core System
and Fixed Function Peripherals
模拟
UDB
IO Port
6.4.17 低功耗功能
在所有低功耗模式下， I/O 引脚都会保持其状态，直到部件被唤
醒并被更改或复位。要唤醒部件，请使用引脚中断，因为在所有
低功耗模式下，端口中断逻辑会继续发挥作用。
IO Port
Digital Core System
and Fixed Function Peripherals
UDB Array
当复位有效时，所有 I/O 都会复位并保持在模拟高阻抗状态。复
位释放之后，可根据各个端口将状态重新编程为下拉或上拉。为
了确保正确的复位操作，端口复位配置数据会存储在专用的非易
失性寄存器中。发出复位信号后，存储的复位数据会自动传输到
端口复位配置寄存器。
数字系统互连 （DSI） — 来自通用数字模块 （UDB）、固定功
IO Port
6.4.16 复位配置
内。UDB 阵列结构具有一致性，有助于将数字功能灵活地映射
到阵列上。该阵列支持在 UDB 与数字系统互连之间进行广泛而
灵活的布线互连。
7.1 外设示例
CY8C36 系列的通用数字模块（UDB）和模拟模块具有高度的灵
活性，可以支持用户创建许多组件 （外设）。赛普拉斯开发了一
些最常用的外设，具体请参考 PSoC Creator 组件目录。此外，
用户还可以使用 PSoC Creator 创建自己的定制组件。利用 PSoC
Creator，用户还可以创建自己的组件，以便在其组织内重复使
用，例如传感器接口、专有算法，以及显示界面。
页 41/130
PSoC® 3：CY8C36 系列数据手册
PSoC Creator 提供了大量的组件，我们无法在数据手册中一一列
出，而且这些组件的数量还在不断增加。例如， UART 组件可用
于 CY8C36 系列但未在本数据手册中提到。
7.1.1 数字组件示例
以下是可用于 CY8C36 系列的 PSoC Creator 的一个数字组件采
样。组件使用的硬件资源 （UDB、布线、 RAM、闪存）的确切
数量会有所不同，具体取决于在 PSoC Creator 中为组件选择的
功能。
通信
I2C
UART
SPI
函数
EMIF
PWM
定时器
计数器
逻辑
NOT
OR
XOR
AND
7.1.2 模拟组件示例
以下是可用于 CY8C36 系列的 PSoC Creator 的一个模拟组件采
样。组件使用的硬件资源 （SC/CT 模块、布线、 RAM、闪存）
的确切数量会有所不同，具体取决于在 PSoC Creator 中为组件
选择的功能。
放大器
TIA
PGA
opamp
ADC
Delta-Sigma
DAC
电流
电压
PWM
7.1.4 使用 PSoC Creator 进行设计
7.1.4.1 优于典型 IDE
一个成功的设计工具应该能够快速开发并部署简单的和复杂的设
计，缩短甚至消除学习过程，并使新设计直接融入到生产流程
中。
PSoC Creator 就是这样的设计工具。
PSoC Creator 是一个功能齐全的集成开发环境 （IDE），可用于
硬件和软件的设计。该工具已针对 PSoC 器件进行优化，并将功
能强大的新型软件开发平台与先进的图形化设计工具结合在一
起。这种独特的工具组合使得 PSoC Creator 成为目前灵活性最
高的嵌入式设计平台。
图形化设计输入有助于简化特定部件的配置。您可以从内容丰富
的组件目录中选择所需的功能，并将其放入到自己的设计中。所
有组件都实现了参数化，并具有编辑器对话框，您可以根据自己
的需求来定制功能。
PSoC Creator 会自动配置时钟，并将 I/O 连接至选定的引脚，随
后生成 API，以便应用程序能够对硬件进行全面控制。要更改
PSoC 器件配置，只需添加一个新组件，设置其参数并重建项目
即可。
在开发过程的任何阶段，您都可以自由更改硬件配置乃至目标处
理器。要将应用 （硬件和软件）重新定位到新器件 （即使是从 8
位系列到 32 位系列），只需选择新器件并重建即可。
您还可以更改 C 编译器并评估备选方案。组件具有高度的便携
性，并针对所有系列的所有器件以及支持的所有工具链进行了验
证。要切换编译器，只需编辑项目选项，并使用生成的 API 或引
导代码正确地重建应用即可。
7.1.4.2 组件目录
组件目录是一个由可重复使用的设计元素组成的资料库，能够帮
助您选择器件功能并定制 PSoC 器件。组件目录中包含大量实用
的内容：从简单的基元 （例如逻辑门和器件寄存器），到数字定
时器、计数器和 PWM，再到模拟组件 （例如 ADC、 DAC 和滤
波器）以及通信协议（例如 I2C、USB 和 CAN），应有尽有。有
关可用外设的更多详细信息，请参考第 41 页上的外设示例中介
绍的内容。所有内容均已完全特性表征化，并在数据手册中进行
了详细记录，同时附有代码示例、交流 / 直流规范以及已编好用
户代码的 API。
7.1.4.3 设计重复使用
混频器
符号编辑器可让您开发能够重复使用的组件，从而大大缩短日后
进行设计所需的时间。您只需绘制符号，并将其与经过验证的设
计相关联即可。PSoC Creator 允许将新符号与赛普拉斯提供的内
容一起放在组件目录中的任意位置。然后，您就可以在任意数量
的项目中不限次数地重复使用您的内容，而无需重复查看其详细
的实现信息。
7.1.3 系统功能组件示例
7.1.4.4 软件开发
以下是可用于 CY8C36 系列的 PSoC Creator 的一个系统功能组
件采样。组件使用的硬件资源（UDB、DFB 抽头、SC/CT 模块、
布线、RAM、闪存）的确切数量会有所不同，具体取决于在 PSoC
Creator 中为组件选择的功能。
该工具拥有时尚且高度可定制的用户界面。它不仅包括项目管理
功能以及适用于 C 语言和汇编语言源代码的集成编辑器，而且还
包括设计输入工具。
电压比较器
CapSense
LCD 驱动
LCD 控制
项目构建控制功能采用了由 ARM® Limited、 Keil™
和 CodeSourcery （GNU）等顶级商业供应商所提供的编译
器技术。该工具随附有适用于 ARM 的免费版 Keil C51 和 GNU
C 编译器 （GCC），这些编译器对代码规模或最终产品分发没
有任何限制。该工具支持专业的 Keil C51 产品和 ARM
RealView™ 编译器，能够轻松升级到更多优化编译器。
滤波器
文档编号：001-92989 版本 *A
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PSoC® 3：CY8C36 系列数据手册
7.1.4.5 非侵入式调试
由于所有器件均提供 JTAG （4 线）和 SWD （2 线）调试连接，
因此 PSoC Creator 调试器只需很少的干预，即可全面控制目标
器件。断点和代码执行命令都可通过工具栏按键直接调用，一系
文档编号：001-92989 版本 *A
列实用的窗口 （寄存器、局部、监控、调用堆栈、存储器和外
设）有助于实现无与伦比的系统可视性。
PSoC Creator 包含完成设计，以及日后维护和扩展设计所需的所
有工具。设计流程的所有步骤都经过了仔细整合和优化，不仅简
单易用，而且能最大限度地提高效率。
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PSoC® 3：CY8C36 系列数据手册
时钟和复位模块 — 该模块能够提供 UDB 时钟以及复位选择和
7.2 通用数字模块
通用数字模块（UDB）标志着向下一代 PSoC 嵌入式数字外设功
能迈出了具有革命性意义的一步。第一代 PSoC 数字模块的架构
提供了粗糙的可编程性，其中仅包含一些具有少量选项的固定功
能。新型 UDB 架构在配置精细程度和高效实现两者之间取得了
最佳平衡。此方法的核心是提供根据应用需求定制器件数字操作
的能力。
PT4
PT5
PT6
PT7
PLD
12C4
(8 PTs)
PLD
12C4
(8 PTs)
PT3
Clock
and Reset
Control
图 7-3. PLD 12C4 结构
PT2
PLD
Chaining
PLD 模块的主要用途是实现逻辑表达式、状态机、序列发生器、
查询表和解码器。在最简单的使用模型中，可将 PLD 模块视为单
独的资源，通用 RTL 会综合并映射到此资源。更为常见且有效的
使用模型是通过组合使用 PLD 和数据路径模块创建数字功能。其
中，PLD 仅实现功能的随机逻辑和状态部分，而数据路径（ALU）
则实现更多结构化元素。
PT1
图 7-2. UDB 框图
7.2.1 PLD 模块
PT0
为了实现这一点，UDB 包含了未赋定逻辑（PLD）、结构化逻辑
（数据路径）与灵活布线方案的组合，以便在这些元素、I/O 连接
以及其他外设之间提供互连能力。UDB 具有丰富的功能，从在一
个 UDB 甚至是 UDB 的一部分 （未使用的资源可供其他功能使
用）中实现的简单自包含功能，到需要多个 UDB 的更为复杂的
功能，应有尽有。基本函数的示例为定时器、计数器、CRC 发生
器、PWM、死区发生器和通信函数如 UART、SPI 和 I2C。另外，
PLD 模块和连接在可用的资源上提供功能齐全的通用可编程逻
辑。
控制功能。
IN0
TC
TC
TC
TC
TC
TC
TC
TC
IN1
TC
TC
TC
TC
TC
TC
TC
TC
IN2
TC
TC
TC
TC
TC
TC
TC
TC
IN3
TC
TC
TC
TC
TC
TC
TC
TC
IN4
TC
TC
TC
TC
TC
TC
TC
TC
IN5
TC
TC
TC
TC
TC
TC
TC
TC
IN6
TC
TC
TC
TC
TC
TC
TC
TC
IN7
TC
TC
TC
TC
TC
TC
TC
TC
IN8
TC
TC
TC
TC
TC
TC
TC
TC
IN9
TC
TC
TC
TC
TC
TC
TC
TC
IN10
TC
TC
TC
TC
TC
TC
TC
TC
IN11
TC
TC
TC
TC
TC
TC
TC
TC
AND
Array
Carry In
Status and
Control
Datapath
Datapath
Chaining
Routing Channel
UDB 的主要组件模块包括：
PLD模块 — 每个UDB有两个小型PLD。这些模块从连接阵列获
取输入，并构成寄存或组合 “ 乘积和 ” 逻辑。PLD 用于实现
状态机、状态位和组合逻辑方程。PLD 配置是从图元自动生成
的。
数据路径模块 — 这一 8 位宽的数据路径包含结构化逻辑，能够
实现可动态配置的 ALU、各种比较配置，以及条件生成。该模
块还包含输入 / 输出 FIFO，这些 FIFO 是 CPU/DMA 系统与
UDB 之间的主要并行数据接口。
T
T
T
T
T
T
T
T
MC0
OUT0
T
T
T
T
T
T
T
T
MC1
OUT1
T
T
T
T
T
T
T
T
MC2
OUT2
T
T
T
T
T
T
T
T
MC3
OUT3
OR
Array
Carry Out
图 7-3 显示的是一个 12C4 PLD 模块。此 PLD 的 12 个输入能够
带动八个乘积项。每个乘积项 （AND 功能）的宽度可以是 1 到
12 个输入，并且在给定的乘积项中，可以选择每个输入的真值
（T）或补码 （C）。对乘积项求和（OR 功能）即可创建 PLD 输
出。总和的宽度可以是 1 到 8 个乘积项。 12C4 中的 “C” 表示
OR 门的宽度（在本例中为 8）在所有输出中都不变（而在 22V10
器件中是可变的）。这种类似于 PLA 的结构能够实现最大的灵活
性，并确保所有输入和输出都是可交换的，以便通过软件工具轻
松地进行分配。每个 UDB 中有两个 12C4 PLD。
状态和控制模块 — 该模块的主要作用是为 CPU 固件提供与
UDB 操作进行交互和同步的方式。
文档编号：001-92989 版本 *A
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PSoC® 3：CY8C36 系列数据手册
7.2.2 数据路径模块
数据路径包含一个 8 位的单周期 ALU，并具有关联的比较和条件生成逻辑。此数据路径模块经过了优化，能够实现嵌入式功能，如定
时器、计数器、积分器、 PWM、 PRS、 CRC、移位器、死区生成器等。
图 7-4. 数据路径最高级别
PHUB System Bus
R/W Access to All
Registers
F0
A0
A1
D0
D1
D1
Data Registers
D0
To/From
Previous
Datapath
A1
Conditions: 2 Compares,
2 Zero Detect, 2 Ones
Detect Overflow Detect
6
FIFOs
Datapath Control
Input from
Programmable
Routing
Input
Muxes
Dynamic Configuration RAM
8 Word X 16 Bit
F1
Output
Muxes
Chaining
6
Output to
Programmable
Routing
To/From
Next
Datapath
Accumulators
A0
PI
Parallel Input/Output
(To/From Programmable Routing)
PO
ALU
Shift
Mask
7.2.2.1 工作寄存器
数据路径包含六个主要工作寄存器，在正常操作的期间可通过
CPU 固件或 DMA 访问这些寄存器。
表 7-1. 工作数据路径寄存器
名称
功能
说明
入用于控制序列，可以来自与 UDB 布线矩阵相连的任何模块（最
典型的是 PLD 逻辑、 I/O 引脚），或来自此数据路径模块或其他
数据路径模块的输出。
ALU
ALU 能够执行八种通用功能，其中包括：
递增
A0 和 A1
累加器
这些寄存器是 ALU 的源和库
（sink），也是比较器的源。
递减
D0 和 D1
数据寄存器
这些寄存器是 ALU 的源，也是
比较器的源。
减
F0 和 F1
FIFO
这些寄存器是系统总线的主要接
口。它们可以是数据寄存器和累
加器的数据源，或者从累加器或
ALU 捕获数据。每个 FIFO 的深
度为四个字节。
逻辑 OR
加
逻辑 AND
逻辑 XOR
传输，用于通过 ALU 将某值传输到移位寄存器、掩码寄存器或
其他 UDB 寄存器
除了 ALU 运算之外，还能够提供以下功能：
7.2.2.2 动态数据路径配置 RAM
动态配置指的是在序列发生器的控制下，按周期更改数据路径功
能和内部配置的能力。这是使用 8 字 × 位配置 RAM 实现的，该
RAM 存储有八个具有唯一性的 16 位宽配置。此 RAM 的地址输
文档编号：001-92989 版本 *A
向左移位
向右移位
半字节交换
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PSoC® 3：CY8C36 系列数据手册
7.2.2.9 数据路径 I/O
按位 OR 掩码
7.2.2.3 条件
每个数据路径包含两个比较操作，并具有位掩码选项。比较操作
数包括由两个累加器和两个数据寄存器组成的各种配置。其他条
件包括零检测、全一检测和溢出。这些条件是主要的数据路径输
出，其中有些可输出到 UDB 走线矩阵中。条件计算可以使用连
接到相邻 UDB 的内置链路，以在较宽的数据宽度上进行运算，而
无需使用走线资源。
7.2.2.4 变量 MSB
算术和移位功能的最高有效位可通过编程方式指定。变量 MSB
支持可变宽度 CRC 和 PRS 功能，而且通过与 ALU 输出掩码相
结合，可实现任意宽度的定时器、计数器和移位模块。
有六个输入和六个输出用于将数据路径连接到走线矩阵。来自走
线的输入能够为在每个周期中执行的数据路径操作提供配置，此
外还能够提供串行数据输入。输入可以来自其他 UDB 模块、其
他器件外设、器件 I/O 引脚等。走线的输出可从生成的条件和串
行数据输出中选择。输出可以连接到其他 UDB 模块、器件外设、
中断和 DMA 控制器、 I/O 引脚等。
7.2.3 状态和控制模块
此布线的主要用途是协调 CPU 固件与内部 UDB 操作之间的交
互。
图 7-6. 状态和控制寄存器
System Bus
7.2.2.5 内置 CRC/PRS
数据路径包含对以下内容的内置支持：任意宽度和任意多项式的
单周期 CRC 计算和 PRS 生成。长度超过 8 位的 CRC/PRS 功能
可通过结合使用 PLD 逻辑来实现，而内置链路可用于将该功能扩
展至相邻 UDB。
8-bit Control Register
(Write/Read)
Routing Channel
7.2.2.6 输入 / 输出 FIFO
每个数据路径包含两个 4 字节深的 FIFO，这些 FIFO 可单独配置
为输入缓冲区（系统总线写入到 FIFO，数据路径内部读取FIFO）
或输出 缓 冲 区 （数 据路 径 内 部 写 入 到 FIFO，系 统 总线读取
FIFO）。FIFO 能够生成状态，这些状态可被选为数据路径输出，
从而可连接至走线，以便与序列发生器、中断或 DMA 进行交互。
图 7-5. FIFO 配置示例
System Bus
8-bit Status Register
(Read Only)
System Bus
控制寄存器的位（可由系统总线对其进行写操作）用于驱动到走
线矩阵中，从而使固件能够控制 UDB 处理的状态。状态寄存器
是只读寄存器，允许将内部 UDB 状态从内部走线直接读出到系
统总线中。因此，固件能够监控 UDB 处理的状态。这些寄存器
的每个位都具有至走线矩阵的可编程连接，并且根据应用要求建
立这些走线连接。
7.2.3.1 用法示例
F0
D0/D1
A0/A1/ALU
A0/A1/ALU
A0/A1/ALU
F1
F0
F1
System Bus
System Bus
TX/RX
Dual Capture
F0
F1
D0
A0
D1
A1
作为控制输入的示例，可以将控制寄存器中的某个位分配为功能
使能位。有多种方法可以使能功能。其中一种方法中，控制位输
出会连接到一个或多个UDB中的时钟控制模块，并作为所选UDB
模块的时钟使能位使用。一个状态示例是，PLD 或数据路径模块
生成了某个条件后的情况，例如由状态寄存器捕获并锁存，随后
由 CPU 固件读取 （并清除）的 “ 比较结果为真 ” 条件。
7.2.3.2 时钟生成
Dual Buffer
UDB 的每个子组件模块 （包含两个 PLD、数据路径，以及状态
和控制模块）都拥有一个时钟选择和控制模块。这不仅能够提升
为 UDB 组件模块分配时钟资源的精细程度，并且允许其他功能
使用未使用的 UDB 资源来最大限度地提高系统效率。
7.2.2.7 链路
7.3 UDB 阵列说明
数据路径可被配置为将条件和信号（例如进位和移位数据）同相
邻数据路径进行链接，以便创 建准确度 更高的 算术、移位和
CRC/PRS 功能。
图 7-7 显示一个由 16 个 UDB 阵列示例。除阵列内核外，在阵列
的顶端和底端还有 DSI 走线接口。其他未明确显示出来的接口包
括用于总线和时钟分配的系统接口。UDB 阵列包含多个横向和纵
向布线通道，每个通道由 96 条线路组成。这些通往 UDB 的线路
连接在横向 / 纵向交叉点和 DSI 接口处具有高度的可交换性，能
够在 PSoC Creator 中提供高效的自动布线。此外，走线还允许
按线路分段沿着纵向和横向连接，从而进一步提升走线的灵活性
和能力。
7.2.2.8 时间复用
在过采样或不需要高时钟频率的应用中，可以与两组寄存器和条
件生成器有效地分享数据路径中的单个 ALU 模块。来自 ALU 的
进位和移出数据会被寄存起来，并可在后续周期中选作输入。这
样一来，便可以在一个 （8 位）数据路径中支持 16 位功能。
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PSoC® 3：CY8C36 系列数据手册
图 7-8. 一组 UDB 中的功能映射示例
图 7-7. 数字系统接口结构
HV
B
UDB
HV
A
UDB
HV
A
8-Bit
Timer
HV
B
UDB
HV
B
HV
A
Quadrature Decoder
UDB
HV
A
UDB
HV
A
UDB
HV
B
Sequencer
System Connections
16-Bit PYRS
UDB
HV
B
UDB
HV
A
UDB
UDB
16-Bit
PWM
UDB
8-Bit
Timer Logic
UDB
8-Bit SPI
UDB
UDB
UDB
UDB
UDB
UDB
UDB
UDB
I2C Slave
12-Bit SPI
UDB
HV
B
HV
A
HV
B
UDB
HV
B
HV
A
HV
B
UDB
HV
A
UDB
HV
B
HV
A
Logic
UDB
UDB
HV
A
UDB
HV
B
UDB
HV
A
UDB
HV
B
System Connections
7.3.1 UDB 阵列可编程资源
图 7-8 显示了一个如何将功能映射到一组 UDB（16 个 UDB）的
示例。 UDB 的主要可编程资源包括两个 PLD、一个数据路径和
一个状态 / 控制寄存器。这些资源都是独立分配的，因为它们拥
有可独立选择的时钟，所以未使用的模块可分配给其他不相关的
功能。
例如阵列左上角的 8 位定时器。此功能仅需要使用 UDB 中的一
个数据路径，因此 PLD 资源可分配给其他功能。对于正交解码器
等功能，一个 UDB 所提供的 PLD 逻辑可能无法满足其需求，在
这种情况下，可以利用 8 位定时器 UDB 中未使用的 PLD 模块。
UDB 阵列中的可编程资源通常是同质资源，因此功能可映射到阵
列中的任意边界。
UDB
UART
UDB
UDB
12-Bit PWM
7.4 DSI 走线接口说明
DSI 走线接口是横向和纵向走线通道在 UDB 阵列内核顶端和底
端的延伸。它能够在器件外设 （包括 UDB、 I/O、模拟外设、中
断、 DMA 和固定功能外设）之间提供通用的可编程走线。
图 7-9 说明了数字系统互连的概念，数字系统互连能够将 UDB 阵
列走线矩阵与其他器件外设相连。任何需要可编程走线的数字系
统内核或固定功能外设都会连接到此接口。
属于此类别的信号包括：
来自系统中所有数字外设的中断请求。
来自系统中所有数字外设的 DMA 请求。
需要灵活布线到 I/O 的数字外设数据信号。
需要连接至 UDB 的数字外设数据信号。
至中断和 DMA 控制器的连接。
至 I/O 引脚的连接。
至模拟系统数字信号的连接。
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信号或由该信号派生的任何信号进行交互。异步输入很少使用。
例如，通过组合 PLD 逻辑从输入引脚向输出引脚进行的反馈。
图 7-9. 数字系统互连
Timer
Counters
CAN
Interrupt
Controller
I2C
DMA
Controller
IO Port
Pins
Global
Clocks
图 7-11. I/O 引脚同步走线
DO
DI
Digital System Routing I/F
图 7-12. I/O 引脚输出连接
UDB ARRAY
8 IO Data Output Connections from the
UDB Array Digital System Interface
Digital System Routing I/F
Global
Clocks
IO Port
Pins
EMIF
Del-Sig
SC/CT
Blocks
DACs
Comparators
在 CY8C36 可编程架构中，中断和 DMA 布线非常灵活。除了可
以生成中断请求的众多固定功能外设之外，UDB 阵列布线中的任
何数据信号也都能用来生成请求。单个外设可以生成多个独立的
中断请求，从而可简化系统和固件设计。图 7-10 显示了 IDMUX
（中断 DMA 复用器）的结构。
图 7-10. IDMUX 中的中断和 DMA 处理
0
1
IRQs
UDB Array
2
Edge
Detect
DO
PIN1
DO
PIN2
DO
PIN3
DO
PIN4
DO
PIN5
DO
PIN6
DO
PIN7
Port i
此外，还有 4 个 DSI 走线连接至给定的 I/O 端口，以便实现引脚
的动态输出使能控制。这种连接提供了一系列选项，其中包括由
一个信号控制且完全组合的 8 个位，以及多达四个单独控制的引
脚。输出使能信号对创建三态双向引脚和总线非常有用。
Interrupt and DMA Processing in IDMUX
Fixed Function IRQs
DO
PIN 0
图 7-13. I/O 引脚输出使能连接
Interrupt
Controller
4 IO Control Signal Connections from
UDB Array Digital System Interface
3
DRQs
DMA termout (IRQs)
0
Fixed Function DRQs
1
Edge
Detect
DMA
Controller
2
7.4.1 I/O 端口走线
OE
PIN 0
OE
PIN1
OE
PIN2
OE
PIN3
OE
PIN4
OE
PIN5
OE
PIN6
OE
PIN7
共有 20 个连接至典型 8 位 I/O 端口的 DSI 走线，其中 16 个用于
数据布线， 4 个用于驱动强度控制。
当 I/O 引脚连接至走线时，会提供两个主要连接，即输入和输出
连接。如与驱动强度控制相结合，这可以实现双向 I/O 引脚。数
据输出信号具有单同步 （流水线式）选项，数据输入信号具有双
同步选项。同步时钟是系统主设备时钟 （请参见第 27 页上的图
6-1）。通常，来自引脚的所有输入都会被同步，以便 CPU 同该
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Port i
7.5 CAN
CAN 外设是功能齐全的控制器区域网络 （CAN），支持高达 1
Mbps 的通信波特率。 CAN 控制器符合 Bosch 规范中定义的
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CAN2.0A 和 CAN2.0B 规范，并符合 ISO-11898-1 标准。CAN 协
议最初是针对汽车应用设计的，侧重于高阶的故障检测。能够确
保以较低的成本实现高度的通信可靠性。由于在汽车应用中取得
了巨大成功，CAN 被用作运动机械控制网络（CANOpen）和工
厂自动化应用（DeviceNet）的标准通信协议。CAN 控制器具有
丰富的功能，能够高效实现更高级的协议，而不会影响微控制器
CPU 的性能。 PSoC Creator 中提供了全面的配置支持。
图 7-14. CAN 总线系统实现
CAN Node 1
CAN Node 2
CAN Node n
PSoC
CAN
Drivers
CAN Controller
En
Tx Rx
CAN Transceiver
CAN_H
CAN_L
CAN_H
CAN_L
CAN_H
CAN_L
CAN Bus
7.5.1 CAN 功能
CAN2.0A/B 协议实现 — 符合 ISO 11898 标准
标准帧和扩展帧，每帧具有多达 8 个字节的数据
消息过滤功能
远程传输请求 （RTR）支持
高达 1 Mbps 的可编程比特率
“ 仅侦听 ” （Listen Only）模式
SW 可读取的错误计数器和指示器
睡眠模式：通过 Rx 引脚上的活动将器件从睡眠模式唤醒
支持连接外部收发器的两线或三线接口 （Tx、 Rx 和使能）。
三线接口与 Philips PHY 兼容； PHY 未包含在芯片上。三条
线路都可以连接到任意 I/O
增强型中断控制器
CAN 能够接收和发送缓冲区状态
CAN 控制器错误状态，包括 BusOff
文档编号：001-92989 版本 *A
接收路径
16 个接收缓冲区，每个都具有自己的消息过滤器
增强型硬件消息过滤器实现，涵盖 ID、 IDE 和 RTR
DeviceNet 寻址支持
多个接收缓冲区，可链接在一起以构建更大的接收消息阵列
自动传输请求 （RTR）响应处理程序
“ 收到的消息丢失 ” 通知
传送路径
八个传送缓冲区
可编程传送优先级
• 轮循
• 固定优先级
消息传输中止功能
7.5.2 软件工具支持
集成在 PSoC Creator 中的 CAN 控制器配置：
CAN 配置指南，带位定时分析器
接收滤波器设置
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PSoC® 3：CY8C36 系列数据手册
图 7-15. CAN 控制器框图
TxMessage0
TxReq
TxAbort
Tx Buffer
Status
TxReq
Pending
TxInterrupt
Request
(if enabled)
TxMessage1
TxReq
TxAbort
Bit Timing
Priority
Arbiter
TxMessage6
TxReq
TxAbort
TxMessage7
TxReq
TxAbort
RxInterrupt
Request
(if enabled)
RxMessage0
Acceptance Code 0
Acceptance Mask 0
RxMessage1
Acceptance Code 1
Acceptance Mask 1
RxMessage
Handler
RxMessage14
Acceptance Code 14
Acceptance Mask 14
RxMessage15
Acceptance Code 15
Acceptance Mask 15
ErrInterrupt
Request
(if enabled)
文档编号：001-92989 版本 *A
Tx
CRC
Generator
Error Status
Error Active
Error Passive
Bus Off
Tx Error Counter
Rx Error Counter
RTR RxMessages
0-15
Rx Buffer
Status
RxMessage
Available
Tx
CAN
Framer
Rx
CAN
Framer
Rx
CRC Check
Error Detection
CRC
Form
ACK
Bit Stuffing
Bit Error
Overload
Arbitration
WakeUp
Request
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7.6 USB
7.7 定时器、计数器和 PWM
PSoC 包含专用的全速 （12 Mbps） USB 2.0 收发器，支持所有
四种 USB 传输类型：即控制传输、中断传输、批量传输和同步
传输。 PSoC Creator 提供全面的配置支持。 USB 通过两个专用
的 USBIO 引脚与主机连接。有关详细信息，请参考第 35 页上的
I/O 系统与布线中介绍的内容。
定时器 / 计数器 /PWM 外设是一种 16 位的专用外设，能够提供
三种最常用的嵌入式外设功能。几乎所有嵌入式系统都会使用定
时器、计数器和 PWM 的某种组合。此 PSoC 器件系列中包含四
个定时器、计数器和 PWM 实例，此外，还可以根据需要在通用
数字模块 （UDB）中实例化更多、更高级的定时器、计数器和
PWM。 PSoC Creator 允许设计人员选择他们所需要的定时器、
计数器和PWM功能。该工具集能够利用大多数可用的最优资源。
USB 包含以下特性：
八个单向数据端点
一个双向控制端点 0 （EP0）
由八个数据端点共享的 512 字节缓冲区
EP0 专用的 8 字节缓冲区
三种存储器模式
不带 DMA 访问的手动存储器管理功能
带手动 DMA 访问的手动存储器管理功能
带自动 DMA 访问的自动存储器管理功能
用于收发器的内部 3.3 V 电压调节器
自动锁定到 USB 总线时钟的内部 48 MHz 主振荡器模式，USB
不需要外部晶振 （仅限配备 USB 的部件）
在总线上及每次发生端点事件时生成中断，带器件唤醒
USB 复位、暂停和恢复操作
总线供电和自供电模式
图 7-16. USB
System Bus
Arbiter
512 X 8
SRAM
D+
SI E
(Serial Interface
Engine)
External 22
Resistors
USB
I/O
Interrupts
48 MHz
IMO
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D–
借助通过 DSI 走线连接的输入和输出信号，定时器 / 计数器 /PWM
外设可从多个时钟源中进行选择。借助 DSI 走线，可以通过 DSI
访问至任何器件引脚及任何内部数字信号的输入和输出连接。四
个实例中的每一个都具有比较输出、终端计数输出（可选互补比
较输出）和可编程中断请求线。定时器 / 计数器 /PWM 可配置为
自由运行、单触发或受 “ 使能 ” 输入控制。该外设具有定时器
复位和捕获输入，以及控制比较器输出的 ‘kill’ 输入。该外设
全面支持 16 位捕获。
定时器 / 计数器 /PWM 功能包括：
16 位定时器 / 计数器 /PWM （仅限递减计数）
可选时钟源
PWM 比较器（可针对 LT、LTE、EQ、GTE、GT 进行配置）
在启动、复位和到达终端计数时重新加载周期
在到达终端计数、比较结果为真或捕获时生成中断
动态计数器读操作
定时器捕获模式
置为使能信号模式时开始计数
自由运行模式
单触发模式 （在设定的时间长度结束后停止）
带死区的互补 PWM 输出
PWM 输出非同步停止输入
图 7-17. 定时器 / 计数器 /PWM
Clock
Reset
Enable
Capture
Kill
Timer / Counter /
PWM 16-bit
IRQ
TC / Compare!
Compare
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PSoC® 3：CY8C36 系列数据手册
7.8 I2C
PSoC 包含一个固定功能的 I2C 外设。在 PSoC Creator 中，如
果需要可以根据需要使用通用数字模块 （ UDB）来创建更多 I2C
接口。
I2C 外设提供了一个同步的两线接口，旨在将 PSoC 器件与两线
I2C 串行通信总线相连。它与 NXP I2C 总线规范和用户手册
（UM10204）定义的 I2C 标准、快速和超快速模式的设备兼容
[19]
。可以使用处于开漏模式的 GPIO 或 SIO 来实现 I2C 总线 I/O。
在 PSoC Creator 中，可以根据需要使用通用数字模块 （UDB）
来实例化更多 I2C 接口。
为了消除过多的 CPU 干预和开销，针对状态检测和帧划分位生
成提供了 I2C 相关支持。I2C 可以充当一个从、主或多主设备（从
设备和主设备）模式 [20]。在从设备模式下，该单元始终侦听开
始发送或接收数据的 Start 条件。主设备模式能够提供生成 Start
和 Stop 条件并启动数据操作的功能。多主设备模式能够提供时
钟同步和仲裁功能，允许同一个总线上存在多个主设备。如果主
设备模式处于使能状态而从设备模式未处于使能状态，则该模块
不会在发生外部生成的 Start 条件时生成中断。I2C 通过 DSI 布线
进行连接，并允许直接连接到任何 GPIO 或 SIO 引脚。
I2C 能够提供对 7 位地址的硬件地址检测，而无需 CPU 干预。此
外，器件还可以在 7 位硬件地址匹配时从低功耗模式唤醒。如果
需要唤醒功能，I2C引脚只能连接到两组特殊的SIO引脚中之一。
请参考 第 12 页上的引脚说明部分中有关 SCL 和 SDA 引脚的描
述。
I2C 特性包括：
从设备与主设备、发射器，以及接收器操作
字节处理，只需很少的 CPU 开销
中断或轮循 CPU 接口
支持高达 1 Mbps 的总线速度
7 位或 10 位寻址 （10 位寻址需要固件支持）
SMBus 操作 （通过固件支持 — UDB 中的硬件支持 SMBus）
7 位硬件地址比较
在地址匹配时从低功耗模式唤醒
短时脉冲过滤 （仅针对活动模式和备用活动模式）
数据传输所遵循的格式如图 7-18 所示。在 START 条件 （S）发
生之后，将发送一个从设备地址。该地址的长度为 7 位，后面跟
随的第 8 位为数据方向位 （R/W）— ‘0’ 表示传输 （写），而 ‘1’
则表示数据请求 （读） 。数据传输总是以一个由主设备生成的
STOP 条件作为终止标志。
图 7-18. I2C 完整的传输时序
SDA
1-7
SCL
START
Condition
ADDRESS
8
9
R/W
ACK
1-7
8
DATA
7.8.1 外部电路连接
9
ACK
1-7
8
DATA
9
ACK
STOP
Condition
图 7-19. 器件与 I2C 总线的连接
如图 7-19 显示， I2C 总线需要使用外部上拉电阻 （RP）。这些
电阻主要由电源电压、总线速度和总线电容决定。要想了解如何
为您的设计计算最佳上拉电阻值，建议您使用 UM10204 I2C 总
线规范和用户版本 6 或更新的版本（在 NXP 网址 www.nxp.com
提供）。
注释：
19. I2C 外设在以下范围内不符合 NXP I2C 规范：模拟短时脉冲滤波器、 I/O VOL/IOL、 I/O 迟滞。 I2C 模块带有数字短时脉冲滤波器 （在睡眠模式下无效）。通过将各个
I/O 设置为慢速可以达到组件在快速工作模式下的最小下降时间。更多详细信息，请参考第 78 页上的输入和输出节中的 I/O 电气规范。
20. 固定模块 I2C 不支持未定义的总线条件，也不支持从设备模式中的重复启动操作。应避免这些条件，或使用基于 UDB 的 I2C 组件替代。
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PSoC® 3：CY8C36 系列数据手册
对于大多数的设计，表 7-2 中的默认值将提供最佳的性能，而不
需要任何计算。这些默认值被选择以使用介于最小与最大限制间
的标准电阻值。表 7-2 中所列的值符合于 VDD 电压为 1.8 V 至 5.0
V 的设计，即：低于 200 pF 的总线电容 （CB），高达 25 µA 的
总输入漏电流 （IIL），高达 0.4 V 的输出电压平级 （VOL）以及
最大值为 0.7 * VDD 的 VIH。标准模式和快速模式可以使用 GPIO
或 SIO 的 PSoC 引脚。其中，快速模式 和增强快速模式需要使
用 SIO 引脚以符合 VOL 规范的 20 mA。 自定义上拉电阻值的
公式参数：
VDD = I2C 总线的额定供电电压
VOL = 总线器件的最大输出低电压
IOL= I2C 规范中的低层输出电流
TR = I2C 规范中所提供的总线上升时间
CB = 每个总线的电容，包含各引脚和 PCB 导线
计算是必要的；如果您的设计不符合默认的假设，那么可
以使用串行电阻（RS）来限制注入噪声，或需要最大化该
电阻值以获得低功耗。
VIH = 所有总线器件的最小高层输入电压
表 7-2. 推荐的默认上拉电阻值
IIH = 总线上所有器件的总输入漏电流
标准模式 — 100 kbps
4.7 k， 5%
单位
快速模式 — 400 kbps
1.74 k，1%
620，5%
RP
增强快速模式 — 1 Mbps
理想的上拉电阻值的计算针对寻找介于由 NXP I2C 规范中提供的
三个公式所规定的限制的值。这些公式分别为：
公式 1：
R PMIN = V DD max – V OL max I OL min
公式 2：
R PMAX = T R max 0.8473 C B max
VNH = I2C 规范中所提供的最小高层输入噪声容限
由于总线器件最大的低输出电压（VOL）规范，供电电压（VDD）
将限制最小上拉电阻值。更低上拉电阻将通过各引脚递增电流，
因此将超过 VOH 的规范条件。在给定的 VDD 的条件下，公式 1
是使用欧姆定律来确定将仍满足 VOL 规范为 3 mA （对于标准和
快速模式）和 20 mA （对于增强快速模式）。
公式 2 用于确定由总线电容形成的最大上拉电阻。总线的总电容
是由总线上的所有引脚、导线和线电容组成的。总线电容越大，
符合总线速度规定的由 RC 延迟导致的上升时间所需的上拉电阻
会越低。选择超过规范许可的上拉电阻值可能引起错去的时序要
求，从而导致通信故障。具有 5 个或更少 I2C 器件以及长达 20
厘米的总线线长的几乎所有设计的总线电容均低于 10 pF。
影响到最大上拉电阻值的第二个因素是公式 3 中计算的总线总漏
电流。漏电流的主要来源是连接到总线的 I/O 引脚 。如果漏电流
过高，上拉电阻将难得保持允许的 VIH 平级，这会引起通信故障。
总线上有 5 个或更少 I2C 器件的设计的总漏电流均低于 10 µA 。
公式 3：
R PMAX = V DD min – V IH min + V NH min I IH max
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PSoC® 3：CY8C36 系列数据手册
7.9 数字滤波器模块
CY8C36 系列中的一些器件具有专用的硬件加速器模块，用于数
字滤波。DFB 具有专用的乘法器和累加器，可计算一个系统时钟
周期内的 24 位 x 24 位的乘累加。这样一来，可映射直接形式 FIR
滤波器，达到每个时钟周期一个 FIR 抽头的计算率。 MCU 可实
现由此时钟执行的任意功能，但速率较慢，且消耗 MCU 带宽。
DFB 的核心是一个数据路径 （DP）。这个数据路径是 DFB 的数
字计算单元。数据路径是 24 位定点数字处理器，包括 48 位乘累
加函数 （MAC）、一个多功能的算术逻辑单元 （ALU）、样例与
系数数据 RAM 以及包含数据布线、移位、保留和求整数功能。
在 MAC 中，两个 24 位的值可以相乘，然后在每个总线时钟周期
会将其结果添加到 48 位累加器。 MAC 是数据路径中超过 24 位
的唯一部分。 MAC 中的所有结果将以 24 位的值的形式传输到
ALU 中。 24 位表示累加器中由一个 （位 46:23）位移的高阶 24
位。 MAC 假设一个在最高有效后面的暗示二进制点。
数据路径还包括一个已优化，并支持加、减、比较、阈值、绝对
值、抑制、饱和等函数的 ALU。数据路径单元由总共为 18 位的
七个控制字段控制。它们都位于 DFB 控制器。更多信息，请参见
《技术参考手册》。
PSoC Creator 界面提供向导，以利用 LPF、BPF、HPF、陷波和
任意形滤波器的系数实施 FIR 和 IIR 数字滤波器。存储了 64 对数
据和系数。这样一来，可使用 FIR 或 IIR 公式的 64 抽头 FIR 滤
波器或多达 4 个 16 抽头的滤波器。
图 7-20. DFB 应用图 （pwr/gnd 未显示）
典型的使用模型是通过系统总线将数据从另一个片上系统数据源
（如 ADC）提供给 DFB。数据通常通过主存储器进行传输，或通
过 DMA 直接从另一个芯片资源进行传输。 DFB 处理此数据，并
通过系统总线上的 DMA 将结果传给另一个片上资源（如 DAC 或
主存储器）。
数据在 DFB 中的进出通常由系统 DMA 控制器控制，但也可直接
由 MCU 移动。
8. 模拟子系统
可编程模拟系统能够针对应用创建标准和高级模拟信号处理模块
的组合。这些模块随后将互连，并与器件上的任意引脚相连，从
而提供高度的设计灵活性和 IP 安全性。下面列出了模拟子系统的
功能，以便用户对这些功能和架构有一个大概的了解。
模拟全局总线、模拟复用器总线和模拟局部总线提供灵活、可
配置的模拟布线架构。
高分辨率 Delta-Sigma ADC。
多达四个 8 位 DAC，能够提供电压或电流输出。
四个电压比较器，包含至可配置 LUT 输出的可选连接。
多达四个可配置的开关电容 / 连续时间（SC/CT）模块，能够实
现运算放大器、单位增益缓冲区、可编程增益放大器、互阻放
大器、混频器等功能。
多达四个供内部使用的运算放大器，可连接到可用作高电流输
出缓冲区的 GPIO。
CapSense 子系统，用于使能电容式触摸传感。
高精度电压参考，用于为内部模拟模块生成精确的模拟电压。
BUSCLK
read_data
Data
Source
(PHUB)
write_data
Digital
Routing
Digital Filter
Block
addr
System
Bus
Data
Dest
(PHUB)
DMA
Request
DMA
CTRL
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图 8-1. 模拟子系统框图
DAC
DelSig
ADC
DAC
DAC
SC/CT Block
SC/CT Block
SC/CT Block
Comparators
CMP
CMP
CMP
Op
Amp
SC/CT Block
Op
Amp
Op
Amp
R
O
U
T
I
N
G
Precision
Reference
DAC
Op
Amp
GPIO
Port
A
N
A
L
O
G
CMP
A
N
A
L
O
G
GPIO
Port
R
O
U
T
I
N
G
CapSense Subsystem
Config &
Status
Registers
Analog
Interface
DSI
Array
Clock
Distribution
PSoC Creator 软件程序提供了一个易于使用的界面，以便配置
GPIO 与各种模拟资源之间的连接以及从一个模拟资源到另一个
模拟资源的连接。PSoC Creator 还提供了组件库，借助这些组件
库，您 可 以 配 置 各 种 模 拟 模 块，以 执 行 特 定 于 应 用 的 功 能
（PGA、互阻放大器、电压 DAC、电流 DAC 等）。该工具还能
够生成 API 接口库，以便对允许在模拟外设与 CPU/ 存储器之间
进行通信的固件进行写操作。
8.1 模拟布线
CY8C36 系列器件拥有灵活的模拟布线架构，能够连接将 GPIO
到不同的模拟模块，并可以在不同的模拟模块之间连接信号。这
种灵活的走线架构拥有众多优势，其中之一是允许将输入和输出
连接动态走线到不同的模拟模块。
有关如何为实现最佳模拟走线来选择引脚的相关信息，请参考应
用笔记， AN58304 — PSoC® 3 与 PSoC® 5 — 模拟设计的引脚
选择。
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PHUB
CPU
Decimator
8.1.1 特性
灵活、可配置的模拟布线架构
16
个模拟全局总线 （AG）和两个模拟复用器总线
（AMUXBUS），用于连接通用 I/O 和模拟模块
每个 GPIO 都连接到一个模拟全局总线和一个模拟复用器总线
8 个模拟局部总线（ABUS），用于在不同的模拟模块之间连接
信号
复用器和开关，用于模拟模块的输入和输出选择
8.1.2 功能说明
模拟全局总线 （AG）和模拟复用器总线 （AMUXBUS）能够在
GPIO 与各种模拟模块之间提供模拟连接。 CY8C36 系列中具有
16 个模拟全局总线。模拟走线架构分为四个象限，如图 8-2 所
示。每个象限拥有四个模拟全局总线 （AGL[0..3]、 AGL[4..7]、
AGR[0..3]、 AGR[4..7]）。每个 GPIO 都通过模拟开关连接到相
应的模拟全局总线。模拟复用器总线是共享的走线资源，通过模
拟开关连接到每个 GPIO。CY8C36 中有两个 AMUXBUS 路由，
其 中 一 个 在 左 半 部 分 （AMUXBUSL） ，另 一 个 在 右 半 部 分
（AMUXBUSR），如图 8-2 所示。
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PSoC® 3：CY8C36 系列数据手册
图 8-2. CY8C36 模拟子系统
*
*
*
ExVrefL2
opamp2
swinp
01 2 3 456 7 0123
3210 76543210
*
opamp1
swfol
swfol
GPIO
P3[5]
GPIO
swinp P3[4]
GPIO
swinn P3[3]
GPIO
P3[2]
GPIO
P3[1]
GPIO
P3[0]
GPXT
*P15[1]
GPXT
*P15[0]
swinn
swfol
swfol
opamp3
swinn
*
refbufl_
cmp
vref_cmp1
(0.256V)
bg_vda_res_en
+
- comp2
CAPSENSE
out
ref
in refbufl
refsel[1:0]
sc0
Vin
Vref
out
vssa
sc0_bgref
(1.024V)
sc2_bgref
(1.024V)
refbufr
refbuf_vref1 (1.024V)
refbuf_vref2 (1.2V)
refsel[1:0]
sc1
Vin
Vref
out
SC/CT
Vin
Vref
out
sc2
out
ref
in
Vssa
sc1_bgref
(1.024V)
sc3_bgref
(1.024V)
Vin
Vref
out
sc3
v0
DAC0
i0
DAC1
v1
i1
v2
DAC2
i2
DAC3
v3
i3
VIDAC
vssd
dsm0_vcm_vref1 (0.8V)
dsm0_vcm_vref2 (0.7V)
+
DSM0
-
vssa
USB IO
USB IO
* P15[6]
GPIO
P5[7]
GPIO
P5[6]
GPIO
P5[5]
GPIO
P5[4]
SIO
P12[7]
SIO
P12[6]
GPIO
* P1[7]
GPIO
* P1[6]
DSM
vcm
refs
qtz_ref
vref_vss_ext
dsm0_qtz_vref2 (1.2V)
dsm0_qtz_vref1 (1.024V)
Vdda/3
Vdda/4
ExVrefL
ExVrefR
refmux[2:0]
01 23456 7 0123
3210 76543210
AGL[3]
AGL[2]
*
*
*
Vbat
Vssd
Ind
Vssb
Vboost
*
*
*
Large ( ~200 Ohms)
*
Switch Resistance
Small ( ~870 Ohms )
GPIO
P5[0]
GPIO
P5[1]
GPIO
P5[2]
GPIO
P5[3]
GPIO
P1[0]
GPIO
P1[1]
GPIO
P1[2]
GPIO
P1[3]
GPIO
P1[4]
GPIO
P1[5]
GPIO
P2[5]
GPIO
P2[6]
GPIO
P2[7]
SIO
P12[4]
SIO
P12[5]
GPIO
P6[4]
GPIO
P6[5]
GPIO
P6[6]
GPIO
P6[7]
*
*
Connection
*
Mux Group
Switch Group
XRES
*
AGL[1]
AGL[0]
AMUXBUSL
AGR[3]
AGR[2]
AGR[1]
AGR[0]
AMUXBUSR
AGR[0]
AMUXBUSR
LPF
Vddio1
AGR[3]
AGR[2]
AGR[1]
VBE
Vss ref
*
TS
ADC
*
AGL[1]
AGL[2]
AGL[3]
:
AMUXBUSR
ANALOG ANALOG
BUS
GLOBALS
*
AMUXBUSL
AGL[0]
ANALOG ANALOG
GLOBALS
BUS
*
AMUXBUSL
Vssd
Vddd
* P15[7]
dac_vref (0.256V)
vcmsel[1:0]
Vccd
ABUSR0
ABUSR1
ABUSR2
ABUSR3
ABUSL0
ABUSL1
ABUSL2
ABUSL3
*
*
Vddio2
i1
*
*
Vddd
GPIO
P6[0]
GPIO
P6[1]
GPIO
P6[2]
GPIO
P6[3]
GPIO
P15[4]
GPIO
P15[5]
GPIO
P2[0]
GPIO
P2[1]
GPIO
P2[2]
GPIO
P2[3] *
GPIO
P2[4] *
+
-
i3
cmp0_vref
(1.024V)
AGR[4]
AMUXBUSR
bg_vda_swabusl0
refbuf_vref1 (1.024V)
refbuf_vref2 (1.2V)
Vssd
comp3
ExVrefR
cmp1_vref
Vdda
Vdda/2
Vccd
comp1 +
-
COMPARATOR
cmp_muxvn[1:0]
abuf_vref_int
(1.024V)
swin
AGR[7]
AGR[6]
AGR[5]
GPIO
P4[2]
GPIO
P4[3]
GPIO
P4[4]
GPIO
P4[5]
GPIO
P4[6]
GPIO
P4[7]
swout
out1
comp0
+
-
cmp1_vref
cmp0_vref
(1.024V)
in1
out0
swin
i2
*
LPF
in0
swout
abuf_vref_int
(1.024V)
refbufr_
cmp
i0
cmp1_vref
*
*
*
opamp0
*
*
AGL[6]
AGL[7]
AGR[4]
AGR[5]
AGR[6]
AGR[7]
*
*
*
*
AGL[4]
AGL[5]
*
*
*
*
*
ExVrefL
ExVrefL1
*
Vddio3
GPIO
P3[6]
GPIO
P3[7]
SIO
P12[0]
SIO
P12[1]
GPIO
P15[2]
GPIO
P15[3]
AMUXBUSL
Vssd
AMUXBUSR
AMUXBUSL
AGL[4]
AGL[5]
AGL[6]
AGL[7]
swinp
GPIO
P0[4]
GPIO
P0[5]
GPIO
P0[6]
GPIO
P0[7]
Vcca
Vssa
Vdda
SIO
P12[2]
SIO
P12[3]
GPIO
P4[0]
GPIO
P4[1]
GPIO
P0[0]
GPIO
P0[1]
GPIO
P0[2]
GPIO
P0[3]
Vddio0
swinp
swinn
Notes:
* Denotes pins on all packages
LCD signals are not shown.
Rev #60
13-Feb-2012
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PSoC® 3：CY8C36 系列数据手册
模拟局部总线 （ABUS）是位于模拟子系统中的走线资源，用于
在不同的模拟模块之间布线信号。 CY8C36 中有 8 个 ABUS 路
由，其中 4 个在左半部分 （ABUSL [0:3]），另外 4 个在右半部
分 （ABUSR [0:3]），如图 8-2 所示。通过使用 ABUS，在互连
模拟模块时可省去模拟全局总线和模拟复用器总线。
复用器和开关位于各种总线上，用于将信号输入和输出模拟模
块。复用器在任意时间都只能有一个连接，而开关可以同时有多
个连接。在图 8-2 中，复用器用灰色的椭圆形表示，开关用透明
的椭圆形表示。
图 8-4. Delta-sigma 模数转换器框图
Positive
Input Mux
(Analog Routing)
Input
Buffer
Negative
Input Mux
Delta
Sigma
Modulator
Decimator
12 to 20 Bit
Result
EOC
SOC
8.2 Delta-sigma 模数转换器
CY8C36 器件包含一个 Delta Sigma 模数转换器。此 ADC 能够
提供差分输入、高分辨率和卓越的线性度，是测量应用的绝佳模
数转换器选择。转换器可配置为输出 12 位的分辨率，而数据速
率高达 192 ksps。如果时钟频率固定，那么可通过降低分辨率来
实现更快的数据速率，如表 8-1 和图 8-3 所示。
表 8-1. Delta-sigma 模数转换器性能
位数
12
最大采样率 （sps）
192 k
SINAD （dB）
66
8
384 k
43
分辨率和采样率由抽取滤波器控制。数据会传送到抽取滤波器，
而输出由最后四个样本决定。当切换输入复用器时，直到切换后
的第四个样本为止，输出数据都无效。
8.2.2 工作模式
用户可以将 ADC 配置为下列四种模式之一：单样本采样模式、多
样本采样模式、连续采样模式或多样本 （加速）采样模式。所有
四种模式都通过写入到控制寄存器中的开始位或发出开始转换
（SOC）信号启动。转换完成后，会设置状态位，输出信号结束
转换（EOC）将置为高电平，并且在该值被 DMA 控制器或 CPU
读取之前将一直保持高电平。
8.2.2.1 单样本采样模式
在单样本采样模式下，ADC 在触发时执行一次样本转换。在此模
式下， ADC 会保持待机状态，以等待发出 SOC 信号。当发出
SoC 信号后， ADC 将执行四次连续转换。前三次转换将启动抽
取滤波器。经过第 4 次转换之后，ADC 结果有效且可用，在此期
间将生成 EoC 信号。为了检测转换是否结束，系统可能会轮循控
制寄存器的状态或配置外部 EOC 信号，以便生成中断或调用
DMA 请求。当传输完成后， ADC 会重新进入待机状态，并且直
到发生下一个 SOC 事件之前将一直保持该状态。
图 8-3. Delta-sigma 模数转换器采样率，范围 = ±1.024 V
1000000
Sample
e Rate, sps
100000
10000
1000
8.2.2.2 连续采样模式
连续采样模式用于对单个输入信号实施多次连续采样。不应在此
模式下完成多路输入的复用。在第一个转换结果可用之前，有三
个转换时间的延迟。该时间为抽取滤波器启动所需时间。第一个
结果出来后，便可按照所选采样速率进行转换。
100
10
1
6
8
10
12
14
16
18
20
22
Resolution, bits
Continuous
Multi-Sample
Multi-SampleTurbo
8.2.1 功能描述
模 数转 换 器 能 够 连 接 和 配 置 三 个 基 本 组 件，即 输 入缓 冲区、
delta-sigma 调制器和抽取滤波器。基本框图如图 8-4 所示。来自
输入复用器的信号会直接或通过输入缓冲区传输到 delta-sigma
调制器。delta-sigma 调制器用于执行实际的模数转换。调制器会
对输入进行过采样，并生成串行数据流输出。如果不经过一定的
后期处理，这种高速数据流对大多数应用而言都毫无用处，因此
它们会通过模拟接口模块传送到抽取滤波器。抽取滤波器会将高
速串行数据流转换成并行 ADC 结果。调制器 / 抽取滤波器频率响
应为 [(sin x)/x]4。
8.2.2.3 多样本采样模式
除了需要在采样之间复位 ADC 之外，多样本采样模式与连续采
样模式类似。输入在多个信号间切换时，该模式非常有用。在每
个样本之间会对抽取滤波器进行重新启动，因此之前的样本不会
影响当前的转换。每次采样完成之后，会自动开始下一个采样。
可以使用固件轮询、中断或 DMA 的方式传输结果。
有关输出格式的更多信息，请参考 《技术参考手册》中介绍的内
容。
8.2.3 开始转换输入
SoC 信号用于开始 ADC 转换。数字时钟或 UDB 输出可用于驱动
此输入。它适用于采样周期必须长于转换时间或者 ADC 必须与
其他硬件同步的应用场合。此信号是可选的，如果 ADC 采用连
续采样模式，则不需要连接此信号。
8.2.4 结束转换输出
结束转换 （EoC）信号在每次 ADC 转换结束时都会变为高电
平。此信号可用于触发中断或 DMA 请求。
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8.3 比较器
可以选择使电压比较器的正向输入通过低通滤波器。提供了两
CY8C36 系列中的每个器件都包含 4 个电压比较器。电压比较器
具有以下特性：
电压比较器输入可以连接到 GPIO、 DAC 输出和 SC 模块输出
个滤波器
8.3.1 输入和输出接口
比较器的正向和负向输入来自于模拟全局总线、模拟复用器总
线、模拟局部总线以及通过复用器的高准确度电压参考。每个比
较器的输出都可以连接到两个输入 LUT 中的任意一个。 LUT 的
输出会连接到 UDB 数字系统接口。
输入偏移出厂预设值小于 5 mV
轨至轨共模输入范围 （VSSA 到 VDDA）
可使用以下三种模式中的一种在速度和功耗之间进行平衡：
快、慢或超低功耗
电压比较器输出可以连接到查询表，以便执行简单的逻辑功
能，然后还可以连接到数字模块。
图 8-5. 模拟比较器
From
Analog
Routing
From
Analog
Routing
ANAIF
+
comp0
_
+
comp1
_
+
_
comp3
+
_
From
Analog
Routing
From
Analog
Routing
comp2
4
4
LUT0
4
4
4
LUT1
4
LUT2
4
4
LUT3
UDBs
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图 8-7. 运算放大器配置
8.3.2 LUT
CY8C36 系列器件包含 4 个 LUT。LUT 是一个双输入、单输出的
查询表，它由芯片中的任何一个或两个电压比较器驱动。任何
LUT 的输出都会连接到 UDB 阵列的数字系统接口。这些信号可
以从 UDB 阵列的数字系统接口连接到 UDB、 DMA 控制器、 I/O
或中断控制器。
写入寄存器的 LUT 控制字能够设置输出上的逻辑函数。可用的
LUT 函数和相关的控制字如表 8-2 所示。
a) Voltage Follower
Opamp
Vout to Pin
Vin
表 8-2. LUT 函数与编程字和输入
控制字
0000b
输出 （A 和 B 都是 LUT 的输入）
0001b
FALSE （‘0’）
A AND B
0010b
A AND (NOT B)
0011b
A
0100b
0101b
（NOT A） AND B
B
0110b
A XOR B
0111b
A OR B
A NOR B
1001b
A XNOR B
1010b
NOT B
1011b
A OR （NOT B）
NOT A
1101b
Opamp
Vout to GPIO
Vp to GPIO
Vn to GPIO
1000b
1100b
b) External Uncommitted
Opamp
1110b
（NOT A） OR B
A NAND B
1111b
TRUE （‘1’）
c) Internal Uncommitted
Opamp
Vn
To Internal Signals
Opamp
Vout to Pin
Vp
8.4 运算放大器
GPIO Pin
CY8C36 系列中的每个器件包含多达 4 个通用运算放大器。
图 8-6. 运算放大器
运算放大器具有三种速度模式，即慢速、中速和快速。慢速模式
的静态功耗最低，而快速模式的功耗最高。输入具有轨对轨摆动
能力。在低电流输出条件下，输出摆动能够实现轨对轨操作 （轨
对轨电压各減 / 加 50 mV）。当驱动大电流负载 （约为 25 mA）
时，轨对轨输出电压只能在轨对轨电压各減 / 加 500 mV 范围內
摆动。
GPIO
Analog
Global Bus
Analog
Global Bus
VREF
Analog
Internal Bus
GPIO
Opamp
GPIO
=
Analog Switch
运算放大器是未赋定运算放大器，可配置为增益级或电压跟随
器，或配置为外部或内部信号的输出缓冲区。
请参见图 8-7。在任何配置中，输入和输出信号都可以连接到内
部全局信号，并使用 ADC 或电压比较器进行监控。配置是使用
信号和 GPIO 引脚之间的开关实现的。
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8.5 可编程 SC/CT 模块
CY8C36 系列中的每个器件都包含多达 4 个开关电容 / 连续时间
（SC/CT）模块。每个开关电容 / 连续时间模块都是围绕单个轨
对轨高带宽运算放大器构建的。
开关电容是一种电路设计技术，使用电容和开关而非电阻来创建
模拟功能。这些电路的工作方式是通过打开和关闭不同的开关，
在电容之间移动电荷。相位时钟信号的非交叠部分负责控制这些
开关，以避免所有开关同时打开。
PSoC Creator 工具提供了易于使用的界面，借助该界面，您可以
轻松地对 SC/CT 模块进行编程。开关控制和时钟相位控制配置由
PSoC Creator 完成，因此用户只需确定应用使用的参数即可，例
如增益、放大器极性、 VREF 连接等。
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PSoC® 3：CY8C36 系列数据手册
上述运算放大器和模块接口也可以连接到电阻阵列，从而构造各
种连续时间功能。
可对运算放大器和电阻阵列进行编程，以便执行各种模拟功能，
其中包括：
裸运算放大器 — 连续模式
单位增益缓冲区 — 连续模式
可编程增益放大器 （PGA） — 连续模式
互阻放大器 （TIA） — 连续模式
上变频 / 下变频混频器 — 连续模式
采样和保持混频器 （NRZ S/H） — 开关电容模式
一阶模数调制器 — 开关电容模式
8.5.4 TIA
互阻放大器（TIA）用于将内部或外部电流转换为输出电压。TIA
在连续时间配置中使用内部反馈电阻将输入电流转换为输出电
压。对于输入电流 Iin，输出电压为 VREF - Iin x Rfb，其中 VREF 是
置于同相输入上的值。反馈电阻 Rfb 可通过配置寄存器在 20 K
到 1 M 之间进行设置。表 8-4 显示了 Rfb 的可能值和相关的配
置设置。
表 8-4. 反馈电阻设置
配置字
000b
额定 Rfb （K）
20
001b
30
8.5.1 裸运算放大器
010b
40
裸运算放大器表示输入和输出均连接到内部或外部信号。该运算
放大器的单位增益带宽高于 6.0 MHz，并且输出驱动电流高达
650 µA。这对于缓冲内部信号 （例如， DAC 输出）和驱动高于
7.5 k 的外部负载来说已经足够。
011b
60
100b
120
101b
250
8.5.2 单位增益
110b
500
单位增益缓冲区是一种输出直接连接到反相输入的裸运算放大
器，增益为 1.00，并拥有高于 6.0 MHz 的 –3 dB 带宽。
111b
1000
8.5.3 PGA
图 8-9. 连续时间 TIA 原理图
PGA 用于放大外部或内部信号。 PGA 可以被配置为在反相或同
相模式下工作。可分别针对正增益和负增益将 PGA 功能配置为
高达 50 和 49。通过更改 R1 和 R2 的值可以调整增益，如第 60
页上的图 8-8 所示。第 60 页上的图 8-8 中的原理图显示 PGA 的
配置和可能的电阻设置。通过更改两个输入复用器的共享选择
值，可以在反相和同相之间切换增益。表 8-3 中列出每种增益情
况的带宽。
R fb
I in
V ref
V out
表 8-3. 带宽
增益
1
带宽
6.0 MHz
24
340 kHz
48
220 kHz
50
215 kHz
TIA 配置用于以下应用场合：外部传感器的输出是电流，且由温
度、光线、磁通量等某些类型的激励因素决定。在常见的应用中，
电压 DAC 输出可连接到 VREFTIA 输入，以便通过调整电压 DAC
输出电压来校准外部传感器的偏置电流。
8.6 LCD 直接驱动器
图 8-8. PGA 电阻设置
Vin
0
Vref
1
R1
20 k or 40 k
R2
20 k to 980 k
S
Vref
0
Vin
1
PSoC 液晶显示屏（LCD）驱动器系统是一种高度可配置的外设，
能够使 PSoC 直接驱动众多 LCD 显示屏。所有电压都在芯片上
生成，从而消除了对外部组件的需求。借助高达 1/16 的复用率，
CY8C36 系列 LCD 驱动器系统可以驱动多达 736 个段。此外，
PSoC LCD 驱动器模块在设计时还充分考虑了便携器件的省电要
求，能够采用不同的 LCD 驱动模式和断电模式来达到省电的目
的。
PSoC Creator 提供了一个 LCD 段驱动组件。借助组件向导，能
够轻松灵活地配置 LCD 资源。您可以指定段引脚和共模引脚以及
其他选项。软件能够根据必要的规范对器件进行配置。这得益于
PSoC 器件固有的可编程性。
PSoC LCD 段系统的关键特性包括：
LCD 屏幕直接驱动
在输入信号不够大，无法达到 ADC 所需的分辨率或其他 SC/CT
模块 （例如混频器）的动态范围时，可以使用 PGA。在运行时
可以调整增益，包括在每次 ADC 采样之前更改 PGA 的增益。
A 型 （标准）和 B 型 （低功耗）波形支持
能够针对 LCD 屏幕支持宽广的工作电压范围 （2 V 到 5 V）
静态、 1/2、 1/3、 1/4、 1/5 偏置电压电平
通过内部电阻梯生成内部偏置电压
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PSoC® 3：CY8C36 系列数据手册
总计多达 62 个共模输出和段输出
8.6.2 显示数据流
高达 1/16 的复用率，最多能够实现 16 个背板 / 共模输出
LCD 段驱动器系统会读取显示数据，并为 LCD 显示屏生成适当
的输出电压，以便产生所需的图像。显示数据会储存在系统
SRAM 的存储器缓冲区中。每次需要更改共模和段驱动器电压
时，下一组像素数据都会通过 DMA 从存储器缓冲区移至端口数
据寄存器。
多达 62 个前面板 / 段输出，能够实现直接驱动
总计能够驱动多达 736 个段 （16 个背板 x 46 个前面板）
最多 64 级可由软件控制的对比度
能够通过 DMA 将显示数据从存储器缓冲区移至 LCD 驱动器
（无需 CPU 干预）
可调整的 LCD 刷新率，范围介于 10 Hz 到 150 Hz 之间
能够反转 LCD 显示屏，从而显示负像
LCD DAC 能够为 LCD 系统生成对比度控制和偏置电压，并能够
基于所选的偏置率生成多达五个 LCD 驱动电压加接地。偏置电压
可根据需要输出到专用 LCD 偏置总线上的 GPIO 引脚。
图 8-10. LCD 系统
LCD
DAC
UDB
LCD Driver
Block
DMA
配置 UDB 以生成全局 LCD 控制信号和时钟。这组信号会通过一
组专用的 LCD 全局走线通道，布线到每个 LCD 引脚驱动器。除
了生成全局 LCD 控制信号以外， UDB 还会生成 DMA 请求，以
便启动下一帧 LCD 数据的传输。
8.6.4 LCD DAC
三种 LCD 驱动器驱动模式，能够优化功耗
Global
Clock
8.6.3 UDB 和 LCD 段控制
8.7 CapSense
PIN
Display
RAM
CapSense 系统为在触摸感应按键、滑动条、接近检测等应用中
测量电容提供了一种通用而高效的方式。CapSense 系统使用一
组系统资源 （包括一些主要针对 CapSense 的硬件功能）。具体
的资源使用情况在 PSoC Creator 中的 CapSense 组件内进行了
详细说明。它采用了一种使用 Delta-Sigma 调制器（CSD）的电
容式感测方法，使用开关电容技术以及 delta-sigma 调制器来提
供电容式感测功能，从而将感应电流转换为数字代码。
8.8 温度传感器
PHUB
Die 温度用于建立对闪存进行写操作所需的编程参数，并使用专
用的传感器根据正向偏置晶体管测量得出的。温度传感器有自己
的辅助 ADC。
8.6.1 LCD 段引脚驱动器
每个 GPIO 引脚均包含一个 LCD 驱动器电路。 LCD 驱动器能够
缓存 LCD DAC 的相应输出，以便直接驱动 LCD 的显示屏。寄存
器设置决定引脚是共模引脚还是段引脚。然后，引脚的 LCD 驱动
器会根据显示数据，选择六种偏置电压中的一种电压来驱动 I/O
引脚。
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8.9 DAC
针对电流输出的源和接收器选项
CY8C36 器件包含 4 个数模转换器 （DAC）。每个 DAC 都为 8
位，可针对电压或电流输出进行配置。DAC 支持 CapSense、电
源供电调节和波形生成。每个 DAC 都具有以下特性：
高速和低速 / 功耗模式
电流输出的转换速率为 8 Msps
可在 255 个步长范围内调节的电压或电流输出
电压输出的转换速率为 1 Msps
本质上是单调的
可编程步长大小 （范围选择）
数据和探针输入可由 CPU 或 DMA 提供，或从 DSI 直接连接
大电流模式的专用低电阻输出引脚
八位校准，能够更正 ±25% 的增益误差
图 8-11. DAC 框图
I source Range 1x , 8x , 64x
Reference Source
Vout
Scaler
Iout
R
3R
I sink Range 1x , 8x , 64x
8.9.1 电流 DAC
电流 DAC （IDAC）可针对以下范围进行配置：0 到 31.875 µA、
0到255 µA，以及0到2.04 mA。IDAC可配置为源或接收器电流。
连续时间上变频和下变频混频适用于具有输入信号并且本机振荡
器频率最高为 1 MHz 的应用场合。
图 8-12. 混频器配置
8.9.2 电压 DAC
C2 = 1.7 pF
对于电压 DAC （VDAC），电流 DAC 输出会通过电阻进行布
线。 VDAC 可以使用两个范围，即 0 到 1.02 V 以及 0 到
4.08 V。在电压模式下，连接到 DAC 输出的任何负载都应该是
纯容性负载 （VDAC 的输出不会被缓冲）。
C1 = 850 fF
Rmix 0 20 k or 40 k
8.10 上变频 / 下变频混频器
在连续时间模式下， SC/CT 模块组件用于构建上变频或下变频
混频器。任何混频应用都会包含输入信号频率和本机振荡器频
率。时钟的极性 Fclk 用于在反相或同相增益之间切换放大器。
输出由以下因素决定：输入、本机振荡器的开关函数、本机振荡
器的频率分量加减信号频率 （Fclk + Fin 和 Fclk - Fin），以及在
本机振荡器频率奇数倍时的折算频率分量。本机振荡器频率由混
频器的选定时钟源提供。
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sc_clk
Rmix 0 20 k or 40 k
Vin
0
Vref
Vout
1
sc_clk
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PSoC® 3：CY8C36 系列数据手册
9. 编程、调试接口与资源
8.11 采样和保持电路
采样和保持的主要应用是在ADC执行转换时使某个值保持稳定。
有些应用需要同时对多个信号进行采样，例如进行功耗计算时
（V 和 I）。
图 8-13. 采样和保持拓扑 （1 和 2 是时钟的两个对立相）
1
Vi
C1
C2
1
n
1
2
有关 PSoC 3 编程的更多信息，请参阅 PSoC® 3 器件编程规范。
V ref
V out
2
2
2
1
借助完善的片上调试（Debug on Chip, DoC）功能，可以使用标
准的生产用器件在最终系统中进行全面的器件调试。它不需要特
殊的接口、调试转接板、模拟器或仿真器。只需要标准的编程连
接，即可全面支持调试。
PSoC Creator IDE 软件能够为 PSoC 器件提供全面集成的编程
和调试支持。低成本的 MiniProg3 编程器和调试器的目的是与
PSoC Creator IDE 结合使用，为 PSoC 器件提供全面的编程和
调试支持。 PSoC JTAG、 SWD 和 SWV 接口均与行业标准的第
三方工具完全兼容。
1
1
V ref
PSoC 器件能够为硬件和固件的编程、测试、调试和跟踪提供广
泛的支持。共有三种接口：JTAG、SWD 和 SWV。JTAG 和 SWD
支持器件的所有编程和调试功能。 JTAG 还支持用于板级测试的
标准 JTAG 扫描链路，以及将多个 JTAG 器件链接至单个 JTAG
连接。
SC/CT 模块可用作混频器，以便对输入信号进行下变频转换。此
电路是一种高带宽被动采样网络，可对频率高达 14 MHz 的输入
信号进行采样。然后，采样的值会使用最高时钟频率为 4 MHz 的
运算放大器予以保持。输出频率为以下两者之差：输入频率与小
于输入的本机振荡器频率的最大整数倍。
所有 DOC 电路在默认情况下均处于禁用状态，并且只能在固件
中被使能。如果未使能，唯一的使能方法是擦除整个器件，清除
闪存保护，然后用新固件对器件进行重新编程，以便使能这些功
能。禁用调试和跟踪功能、强大的闪存保护以及在 PSoC 器件中
隐藏定制模拟和数字功能，能实现多芯片应用解决方案不可能达
到的安全级别。此外，对于通过对器件恶意重新编程进行欺诈性
攻击的应用，可以永久禁用所有器件接口 （器件安全性）。在大
多数应用中，不建议永久禁用接口，因为这样一来，设计人员将
无 法 对 器 件 进 行 访 问。由 于 在 使 能 器 件 安 全 性 （Device
Security）之后，会禁用所有编程、调试和测试接口，因此已使
能器件安全性的 PSoC 将不能退回进行失效分析。
8.11.2 一阶调制器 — SC 模式
表 9-1. 调试配置
2
C3
C4
2
Vref
8.11.1 下变频混频器
一阶调制器是通过以下方式构建的：将 SC/CT 模块置于积分器模
式并使用电压比较器为输入提供 1 位反馈。根据此位，会在输入
信号中减去或加上参考电压。在调制器中，模块输出是电压比较
器的输出，而不是积分器的输出。信号会下变频并缓冲，然后由
抽取滤波器进行处理来生成 delta-sigma 转换器，或者由计数器
处理来生成递增转换器。来自一阶调制器的采样数据的精度由多
种因素决定。
此调制器的主要应用是高精度低频率 ADC。应用包括应变计、热
电偶、高精度电压和电流测量。
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调试与跟踪配置
所有调试和跟踪均被禁用
使用的 GPIO 引脚数
0
JTAG
4或5
SWD
2
SWV
1
SWD + SWV
3
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9.1 JTAG 接口
符合 IEEE 1149.1 标准的 JTAG 接口位于四个或五个引脚上
（nTRST 引脚是可选的）。JTAG 接口用于闪存编程、调试、I/O
扫描链路，以及 JTAG 器件链接。
PSoC 3 通过 JTAG 接口进入编程模式时，需要满足一些特定的
时序要求。由于这些时序要求，并不是所有标准 JTAG 编程器或
标准 JTAG 文件格式 （如 SVF 或 STAPL），都可以支持 PSoC
3 编程特性。支持 PSoC 3 编程的编程器系列可用于
http://www.cypress.com/go/programming 网站。
JTAG 时钟频率最高可达到 14 MHz，或 CPU 时钟频率的 1/3（8
位和 16 位传输），或 CPU 时钟频率的 1/5 （32 位传输）。默认
情况下，新器件上的 JTAG 引脚处于使能状态，但可以禁用 JTAG
接口，以便将这些引脚作为通用 I/O （GPIO）使用。
图 9-1. PSoC 3 和编程器之间的 JTAG 接口连接
VDD
Host Programmer
PSoC 3
VDD
VDDD, VDDA, VDDIO0, VDDIO1, VDDIO2, VDDIO3 1, 2, 3, 4
TCK
TCK (P1[1]
TMS 5
TMS (P1[0]) 5
TDO
TDI (P1[4])
TDI
TDO (P1[3])
nTRST 6
nTRST (P1[5]) 6
XRES
XRES or P1[2] 4, 7
GND
VSSD, VSSA
GND
1
The voltage levels of Host Programmer and the PSoC 3 voltage domains involved in Programming should be same. The
Port 1 JTAG pins, XRES pin (XRES_N or P1[2]) are powered by VDDIO1. So, VDDIO1 of PSoC 3 should be at same voltage
level as host VDD. Rest of PSoC 3 voltage domains ( VDDD, VDDA, VDDIO0, VDDIO2, VDDIO3) need not be at the same voltage level as
host Programmer.
2
Vdda must be greater than or equal to all other power supplies (Vddd, Vddio’s) in PSoC 3.
3
For Power cycle mode Programming, XRES pin is not required. But the Host programmer must have
the capability to toggle power (Vddd, Vdda, All Vddio’s) to PSoC 3. This may typically require external
interface circuitry to toggle power which will depend on the programming setup. The power supplies can
be brought up in any sequence, however, once stable, VDDA must be greater than or equal to all other
supplies.
4
For JTAG Programming, Device reset can also be done without connecting to the XRES pin or Power cycle mode by
using the TMS,TCK,TDI, TDO pins of PSoC 3, and writing to a specific register. But this requires that the DPS setting in
NVL is not equal to “Debug Ports Disabled”.
5
By default, PSoC 3 is configured for 4-wire JTAG mode unless user changes the DPS setting. So the TMS pin is
unidirectional. But if the DPS setting is changed to non-JTAG mode, the TMS pin in JTAG is bi-directional as the SWD
Protocol has to be used for acquiring the PSoC 3 device initially. After switching from SWD to JTAG mode, the TMS pin
will be uni-directional. In such a case, unidirectional buffer should not be used on TMS line.
6
nTRST JTAG pin (P1[5]) cannot be used to reset the JTAG TAP controlller during first time programming of PSoC 3 as
the default setting is 4-wire JTAG (nTRST disabled). Use the TMS, TCK pins to do a reset of JTAG TAP controller.
7
If XRES pin is used by host, P1[2] will be configured as XRES by default only for 48-pin devices (without dedicated XRES
pin). For devices with dedicated XRES pin, P1[2] is GPIO pin by default. So use P1[2] as Reset pin only for 48-pin
devices, but use dedicated XRES pin for rest of devices.
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PSoC® 3：CY8C36 系列数据手册
9.2 串行线调试接口
SWD 接口是 JTAG 接口的首选替代接口。该接口只需要两个引
脚，而 JTAG 接口需要四个或五个引脚。SWD 能够提供 JTAG 接
口的所有编程和调试特性，并且运行速度相同。但 SWD 没有提
供对扫描链或器件链路的访问功能。 SWD 时钟频率最高可以达
到 CPU 时钟频率的 1/3。
SWD 使用两个引脚，可以是两个 JTAG 引脚 （TMS 和 TCK），
也可以是 USBIO D+ 和 D- 引脚。 USBIO 引脚对于 USB 解决方
案的系统编程非常有用，如果没有 USBIO 引脚，则需要使用单
独的编程连接器。其中一个引脚用于数据时钟，另一个用于数据
输入和输出。在任意时间都只能在一个引脚对上使能 SWD。引
脚对（JTAG 或 USB）必须在复位后的 8 µs（“ 关键窗口 ” 时
间）内收到一个 1s 和 0s 的预定序列时，才会使能 SWD。 SWD
用于调试或编程闪存存储器。
可以通过 JTAG 接口来使能 SWD 接口，也可以禁用 SWD 接口，
以便将其引脚作为 GPIO 使用。与 JTAG 接口不同， SWD 接口
可以在 “ 关键窗口 ” 时间内随时从任意器件上重新获取。随后，
即可用于重新使能 JTAG 接口 （如果需要）。将 SWD 或 JTAG
引脚作为标准 GPIO 使用时，请确保 GPIO 功能和 PCB 电路不
会对 SWD 和 JTAG 的使用造成干扰。
图 9-2. PSoC 3 和编程器之间的 SWD 接口连接
VDD
Host Programmer
VDDD, VDDA, VDDIO0, VDDIO1, VDDIO2, VDDIO3 1, 2, 3
VDD
SWDCK
SWDCK (P1[1] or P15[7])
SWDIO
SWDIO (P1[0] or P15[6])
XRES or P1[2] 3, 4
XRES
GND
PSoC 3
GND
VSSD, VSSA
1
The voltage levels of the Host Programmer and the PSoC 3 voltage domains involved in Programming
should be the same. XRES pin (XRES_N or P1[2]) is powered by VDDIO1. The USB SWD pins are
powered by VDDD. So for Programming using the USB SWD pins with XRES pin, the VDDD, VDDIO1 of
PSoC 3 should be at the same voltage level as Host VDD. Rest of PSoC 3 voltage domains ( VDDA, VDDIO0, VDDIO2, VDDIO3) need not be at the same voltage level as host Programmer. The Port 1 SWD pins are
powered by VDDIO1. So VDDIO1 of PSoC 3 should be at same voltage level as host VDD for Port 1 SWD
programming. Rest of PSoC 3 voltage domains ( VDDD, VDDA, VDDIO0, VDDIO2, VDDIO3) need not be at the same
voltage level as host Programmer.
2
Vdda must be greater than or equal to all other power supplies (Vddd, Vddio’s) in PSoC 3.
3
For Power cycle mode Programming, XRES pin is not required. But the Host programmer must have
the capability to toggle power (Vddd, Vdda, All Vddio’s) to PSoC 3. This may typically require external
interface circuitry to toggle power which will depend on the programming setup. The power supplies can
be brought up in any sequence, however, once stable, VDDA must be greater than or equal to all other
supplies.
4
P1[2] will be configured as XRES by default only for 48-pin devices (without dedicated XRES pin). For
devices with dedicated XRES pin, P1[2] is GPIO pin by default. So use P1[2] as Reset pin only for 48pin devices, but use dedicated XRES pin for rest of devices.
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PSoC® 3：CY8C36 系列数据手册
9.3 调试功能
9.6 编程功能
使用 JTAG 或 SWD 接口时， CY8C36 支持以下调试功能：
查看和更改 CPU 与外设寄存器，以及 RAM 地址
JTAG 和 SWD 接口提供全面的编程支持。可以对整个器件进行
擦除、编程和验证。可以通过提高闪存保护级别来保护固件 IP。
只有在擦除整个器件后，才能重置闪存保护。如果模块的安全设
置允许，可以对个别闪存模块进行擦除、编程和验证。
八个程序地址断点
9.7 器件安全性
暂停和单步执行 CPU
一个存储器访问断点 — 可打断任意存储器地址和数据值的读
写
打断断点序列 （非递归）
全速调试 CPU
同 PSoC Creator 和 MiniProg3 编程器和调试器相兼容
标准的 JTAG 编程和调试接口使得 CY8C36 器件能够与其他流
行的第三方工具 （如 ARM/Keil）兼容
9.4 跟踪特性
使用 JTAG 或 SWD 时， CY8C36 支持以下跟踪功能：
跟踪 8051 程序计数器 （PC）、累加器寄存器 （ACC）以及单
个 SFR/8051 内核 RAM 寄存器
如果跟踪所有寄存器，跟踪可达1000条指令；如果只跟踪PC，
则跟踪可达 2000 条指令 （在含跟踪存储器的器件上）
程序地址触发器，用于启动跟踪功能
跟踪范围设定，即仅当 PC 位于给定范围之内时进行跟踪
两种处理“跟踪缓冲区已满”情况的模式；当跟踪缓冲区已满
时，继续 （覆盖最早的跟踪数据）或中断跟踪
9.5 单线浏览器接口
SWV 接口与 SWD 紧密关联，但也可以独立使用。 SWV 数据是
JTAG 接口 TDO 引脚上的输出。如果使用 SWV，则必须针对
SWD 而非 JTAG 配置器件。 JTAG 接口不支持 SWV。
SWV 非常适合进行应用程序调试，有助于固件输出数据 （类似
于 PC 上的 “printf” 式调试）。此外， SWV 非常适合进行数据
监控，因为它只需要一个引脚，并且可以采用标准的 UART 格式
或 Manchester 编码格式输出数据。例如，在调整 PID 控制回路
时，把其中三个误差项输出和作绘图能够大大简化系数调整工
作。
SWV 支持以下功能：
32 个虚拟通道，每个通道的长度为 32 位
简单有效的打包和序列化协议
支持标准的 UART 格式 （N81）
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PSoC 3 提供了一项名为器件安全性的高级安全性功能，该功能
能够永久禁用所有测试、编程和调试端口，从而保护您的应用程
序不会遭到来自外部的访问。通过将 32 位密钥（0×50536F43）
设置为一次性写锁存器 （Write Once Latch，简称为 WOL），可
激活器件安全性。
WOL 是一种非易失性锁存器（NVL）。该单元本身是一种带附加
逻辑的 NVL。每个 WOL 器件包含四个字节（32 位）的数据。如
果包装器的绝大多数位 （32 位中的 28 位）与预定模式
（0×50536F43）匹配，则它会输出 “1” ；如果达不到绝大多
数，则会输出 “0”。输出为 1 时，一次性写非易失性锁存器会
锁定未处于调试和测试模式的器件；此外，它还会永久禁用擦除
或更改锁存器内容的功能。由于不需要刻意匹配所有位，因此单
个或少数位不匹配不会把WOL输出置为无效。晶圆处理后的NVL
位的状态是完全随机的，不会集中趋向 1 或 0。
只有将正确的 32 位密钥 （0x50536F43）负载到 NVL 的易失性
存储器中，编程到 NVL 的非易失性单元中，并将器件复位后，
WOL 才能锁定器件。WOL 的输出仅在复位时被采样，并用于禁
用访问。此预防措施能够防止任何人读、擦除或更改内部存储器
的内容。
仅当未设置闪存保护时，用户才可以将密钥写入到 WOL 中，从
而禁止外部访问 （请参见第 22 页上的闪存安全性）。不过，在
设置 WOL 中的值以后，用户在器件复位前仍可以对其进行访问。
因此，用户可以将密钥写入到 WOL 中，设置闪存保护数据，然
后将器件复位以将其锁定。
如果器件受某种 WOL 设置的保护，赛普拉斯将无法执行失效分
析，从而无法接受来自客户的 RMA。 WOL 可通过 SWD 端口来
读取，从而以电气方式识别受保护的器件。仅当未设置闪存保护
时，用户才可以将密钥写入到 WOL 中，从而禁止外部访问。有
关如何充分利用 PSoC 安全性功能的详细信息，请参见 PSoC 3
技术参考手册。
免责声明
请注意以下与赛普拉斯器件上的闪存代码保护功能有关的详细信
息。
赛普拉斯产品符合相应的赛普拉斯数据手册中所包含的规范。塞
普拉斯坚信，不论如何使用，其产品系列的安全性在目前市场上
的同类产品中始终名列前矛。目前可能存在一些赛普拉斯不了解
的，能够破坏代码保护功能的方法。据我们所知，任何此类方法
都是不正当的，并且可能是违法的。不只是赛普拉斯，任何其他
半导体制造商都无法保证各自代码的安全性。代码保护并非意味
着我们保证产品 “ 坚不可摧 ”。
赛普拉斯非常希望能够与关注其代码完整性的客户通力合作。代
码保护技术正在不断发展。持续改进产品的代码保护功能是赛普
拉斯的不懈追求。
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PSoC® 3：CY8C36 系列数据手册
9.8 CSP 封装 Bootloader
占用闪存底部大小的 9K
所有提供 CSP 封装的器件都包含一个在工厂安装的 Bootloader
程序。Bootloader 与 PSoC Creator 3.0 bootloadable 项目文件相
兼容，并具有以下特性：
如需更多有关 bootloader 的信息，请查阅以下的赛普拉斯应用笔
记：
基于 I2C
AN89611 — PSoC® 3 和 PSoC 5LP — CSP（芯片级）封装入门
AN73854 — PSoC 3 和 PSoC 5 LP Bootloader 说明
SCLK 和 SDAT 信号分别位于 P1[6] 和 P1[7] 引脚上
需要使用外部上拉电阻
AN60317 – PSoC 3 和 PSoC 5 LP I2C Bootloader
单个应用
请注意，一个 PSoC Creator bootloadable 项目必须与被配置给
目标器件的 bootloader 项目的 ‘.hex’ 和 ‘.elf’ 文件相关联。
可在下面网站上查找 Bootloader 的 ‘.hex’ 和 ‘.elf’ 文件：
www.cypress.com/go/PSoC3datasheet。
等待 2 秒后才执行引导加载指令
可以使用 JTAG 或 SWD 编程来覆盖工厂安装的 bootloader。
I2C 从设备、地址 4、数据速率 = 100 kbps
其他 bootloader 选项都是 PSoC
Bootloader 组件的默认值
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Creator
3.0 所设置的
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10. 开发支持
CY8C36 系列具有一系列富集文档、开发工具和在线资源，能够
在 开 发 过 程 中 为 您 提 供 帮 助。要 了 解 更 多 信 息，请 访 问
psoc.cypress.com/getting-started。
应用笔记：PSoC 应用笔记深入讨论了 PSoC 的特定应用，例如
无刷直流电机控制和片上滤波。除了应用笔记文档之外，应用笔
记通常还包括示例项目。
技术参考手册：技术参考手册 （TRM）包含使用 PSoC 器件所
需的全部技术细节，其中包括所有 PSoC 寄存器的完整说明。
10.1 文档
10.2 在线资源
通过为 CY8C36 系列提供说明的文档套，您可以快速找到问题的
答案。本节列出了部分关键文档。
除了印刷文档之外，您还可以随时通过赛普拉斯 PSoC 论坛，与
世界各地的 PSoC 用户和专家进行交流。
软件用户指南：介绍了有关使用 PSoC Creator 的流程。软件用
户指南详细介绍了 PSoC Creator 构建流程如何工作、如何将源
控件与 PSoC Creator 结合使用等信息。
10.3 工具
组件数据手册：PSoC 非常灵活，在投入生产很长时间后依然可
以创建新的外设 （组件）。组件数据手册提供了选择和使用特定
组件所需的全部信息，其中包括功能说明、 API 文档、示例代码
以及交流 / 直流规范。
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CY8C36 系列具备行业标准的内核、编程和调试接口，是开发工
具体系的组成部分。有关易于使用的创新型 PSoC Creator IDE、
所支持的第三方编译器、编程器、调试器和开发工具包的最新信
息，请访问我们的网站：www.cypress.com/go/psoccreator 。
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11. 电气规范
除非另有说明，否则这些规范的适用条件是 –40 °C TA 85 °C， TJ 100 °C 和供电电压范围为 1.71 V 至 5.5 V。 PSoC UDB 和模
拟模块具有独特的灵活性，这使得许多功能都可以在 PSoC Creator 组件中实现。有关各个功能的完整直流 / 交流规范，请参见组件数
据手册。有关 PSoC Creator 组件的进一步说明，请参考第 41 页上的外设示例中介绍的内容。
11.1 最大绝对额定值
表 11-1. 最大绝对额定值直流规范 [21]
参数
VDDA
相对于 VSSA 的模拟供电电压
最小值
–0.5
VDDD
相对于 VSSD 的数字供电电压
–0.5
VDDIO
相对于 VSSD 的 I/O 供电电压
–0.5
–
6
V
VCCA
直接模拟内核电压输入
–0.5
_
1.95
V
VCCD
直接数字内核电压输入
VSSA
模拟地电压
VGPIO[22]
GPIO 的直流输入电压
VSIO
SIO 的直流输入电压
VIND
升压转换器输入的电压
VBAT
升压转换器供电电压
IVDDIO
每个 VDDIO 供电引脚的电流
IGPIO
GPIO 电流
–30
–
41
mA
ISIO
SIO 电流
–49
–
28
mA
IUSBIO
USBIO 电流
–56
–
59
mA
VEXTREF
ADC 外部参考输入
–
–
2
V
LU
闩锁电流 [23]
–140
–
140
mA
2200
–
–
V
ESDHBM
ESDCDM
说明
静电放电电压，人体模型
条件
最大值
6
单位
V
–
6
V
–0.5
_
1.95
V
VSSD – 0.5
–
VSSD +
0.5
V
包括源自 VDDA 并内部连接至引脚
的信号
VSSD – 0.5
–
VDDIO +
0.5
V
输出禁用
VSSD – 0.5
–
7
V
输出使能
VSSD – 0.5
–
6
V
0.5
–
5.5
V
引脚 P0[3]、 P3[2]
VSSA 连接到 VSSD
VSSA 未连接到 VSSD
静电放电电压，充电器件模型
典型值
–
VSSD – 0.5
–
5.5
V
–
–
100
mA
750
–
–
V
500
–
–
V
注释：
21. 器件在高于表 11-1 中所列出的最大绝对值工作可能会造成永久性的损害。长期使用最大绝对值工作可能会影响器件的可靠性。最大存储温度是 150 °C，并与 JEDEC
标准 JESD22-A103、高温度存储寿命完全兼容。如果采用的值低于最大绝对值但高于正常值，则器件不能正常工作。
22. VDDIO 供电电压必须大于关联的 GPIO 引脚上的最大电压。 GPIO 引脚上的最大电压 VDDIO VDDA。
23. 符合或超过 JEDEC 规范 EIA/JESD78 IC 锁存测试。
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11.2 芯片级规范
除非另有说明，否则这些规范的适用条件是 –40 °C TA 85 °C， TJ 100 °C 和供电电压范围为 1.71 V 至 5.5 V。
11.2.1 器件级规范
表 11-2. 直流规范
模拟供电电压和模拟内核电压调节器的输入
VDDA
模拟供电电压 （旁路模拟电压调节器）
模拟内核电压调节器被禁用
1.71
VDDD
相对于 VSSD 的数字供电电压
数字内核电压调节器被使能
1.8
VDDD
数字供电电压 （旁路数字电压调节器）
数字内核电压调节器被禁用
1.71
VDDIO[25]
相对于 VSSIO 的 I/O 供电电压
1.71
VCCA
直接模拟内核电压输入 （旁路模拟电压调节器） 模拟内核电压调节器被禁用
VCCD
直接数字内核电压输入 （旁路数字电压调节器） 数字内核电压调节器被禁用
IDD
[26、 27]
说明
条件
最小值 典型值 [28]
1.8
–
参数
VDDA
最大值
5.5
单位
V
1.8
1.89
V
–
VDDA[24]
V
1.8
1.89
V
–
VDDA[24]
V
1.71
1.8
1.89
V
1.71
1.8
1.89
V
仅使能 IMO 和 CPU 时钟。 CPU 从指令缓冲区 VDDX = 2.7 V – 5.5 V ； T = –40 °C
FCPU = 6 MHz[29]
执行简单环路。
T = 25 °C
–
1.2
2.9
mA
–
1.2
3.1
T = 85 °C
–
4.9
7.7
VDDX = 2.7 V – 5.5 V ； T = –40 °C
FCPU = 3 MHz[29]
T = 25 °C
–
1.3
2.9
–
1.6
3.2
模拟内核电压调节器被使能
活动模式
使能了 IMO、总线时钟和 CPU 时钟。 CPU 执
行闪存中的程序。
T = 85 °C
–
4.8
7.5
VDDX = 2.7 V – 5.5 V ； T = –40 °C
FCPU = 6 MHz
T = 25 °C
–
2.1
3.7
–
2.3
3.9
T = 85 °C
–
5.6
8.5
VDDX = 2.7 V – 5.5 V ； T = –40 °C
FCPU = 12 MHz[29]
T = 25 °C
–
3.5
5.2
–
3.8
5.5
T = 85 °C
–
7.1
9.8
VDDX = 2.7 V – 5.5 V ； T = –40 °C
FCPU = 24 MHz[29]
T = 25 °C
–
6.3
8.1
–
6.6
8.3
T = 85 °C
–
10
13
VDDX = 2.7 V – 5.5 V ； T = –40 °C
FCPU = 48 MHz[29]
T = 25 °C
–
11.5
13.5
–
12
14
T = 85 °C
–
15.5
18.5
VDDX = 2.7 V – 5.5 V ； T = –40 °C
FCPU = 62 MHz
T = 25 °C
–
16
18
–
16
18
T = 85 °C
–
19.5
23
注释：
24. 供电电源可以任意序列上电，但稳定之后， VDDA 必须大于或等于所有其他电源。
25. VDDIO 供电电压必须大于关联的 GPIO 引脚上的最大模拟电压。 GPIO 引脚上的最大电压 VDDIO VDDA。
26. 所有电源范围的总电流：数字 （IDDD）、模拟 （IDDA），以及 I/O （IDDIO0, 1, 2, 3）。不包括升压 （Boost）。所有 I/O 均悬空。
27. 对于仅在已编程逻辑模块中实现的附加外设，其电流消耗可以在它们各自的数据手册 （位于集成设计环境 PSoC Creator 中）中查到。要估计总电流，请从设备数据
手册和组件数据手册中查找相应频率下的 CPU 电流，并加上特定系统的外设电流。
28. VDDX = 3.3 V。
29. 基于器件特性 （未经过生产测试）。
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PSoC® 3：CY8C36 系列数据手册
表 11-2. 直流规范 （续）
参数
说明
睡眠模式
最小值 典型值 [28]
条件
最大值
单位
µA
[30]
CPU = 关闭
RTC = 开启 （= ECO32K 开启，处于低功耗
模式）
睡眠定时器 = 开启 （= ILO 开启，频率为 1
kHz） [31]
WDT = 关闭
I2C 唤醒 = 关闭
电压比较器 = 关闭
POR = 开启
升压 = 关闭
SIO 引脚处于 “ 单端输入、非稳压输出 ” 模式
VDD = VDDIO =
4.5 V - 5.5 V
–
1.1
2.3
T = 25 °C
–
1.1
2.2
T = 85 °C
–
15
30
T = –40 °C
–
1
2.2
T = 25 °C
–
1
2.1
T = 85 °C
–
12
28
T = 25 °C
–
2.2
4.2
T = 25 °C
–
2.2
2.7
T = 25 °C
–
2.2
2.8
T = –40 °C
–
0.2
1.5
T = 25 °C
–
0.5
1.5
T = 85 °C
–
4.1
5.3
VDD = VDDIO =
2.7 V – 3.6 V
T = –40 °C
–
0.2
1.5
T = 25 °C
–
0.2
1.5
T = 85 °C
–
3.2
4.2
VDD = VDDIO =
1.71 V – 1.95 V[32]
T = –40 °C
–
0.2
1.5
T = 25 °C
–
0.3
1.5
T = 85 °C
–
3.3
4.3
VDDA 3.6 V
–
0.3
0.6
mA
VDDA > 3.6 V
–
1.4
3.3
mA
VDD = VDDIO =
2.7 V – 3.6 V
VDD = VDDIO =
1.71 V – 1.95 V[32]
VDD = VDDIO =
电压比较器 = 开启
2.7 V – 3.6 V[33]
CPU = 关闭
RTC = 关闭
睡眠定时器 = 关闭
WDT = 关闭
I2C 唤醒 = 关闭
POR = 开启
升压 = 关闭
SIO 引脚处于 “ 单端输入、非稳压输出 ” 模式
VDD = VDDIO =
I2C 唤醒 = 开启
2.7 V – 3.6 V[33]
CPU = 关闭
RTC = 关闭
睡眠定时器 = 关闭
WDT = 关闭
电压比较器 = 关闭
POR = 开启
升压 = 关闭
SIO 引脚处于 “ 单端输入、非稳压输出 ” 模式
T = –40 °C
休眠模式 [30]
休眠模式电流
所有调压器和振荡器均关闭
SRAM 保持数据
GPIO 中断处于活动状态
升压 = 关闭
SIO 引脚处于 “ 单端输入、非稳压输出 ” 模式
模式
IDDAR
IDDDR
器件复位时的模拟电流消耗
[34]
器件复位时的数字电流消耗 [34]
VDD = VDDIO =
4.5 V - 5.5 V
µA
VDDD 3.6 V
–
1.1
3.1
mA
VDDD > 3.6 V
–
0.7
3.1
mA
注释：
30. 如果对 VCCD 和 VCCA 进行外部稳压调节，则 VCCD 和 VCCA 之间的电压差必须小于 50 mV。
31. 睡眠定时器会生成定期中断，以便唤醒 CPU。此规范仅适用于 CPU 处于关闭状态的时间段。
32. 外部稳压模式。
33. 基于器件特性表征 （未经过生产测试）。
34. 基于器件特性表征 （未经过生产测试）。 USBIO 引脚已接地 （VSSD）。
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PSoC® 3：CY8C36 系列数据手册
图 11-1. 活动模式电流与 FCPU， VDD = 3.3 V，温度 = 25 °C
图 11-2. 活动模式电流与温度和 FCPU， VDD = 3.3 V
图 11-3. 活动模式电流与 VDD 和温度， FCPU = 24 MHz
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表 11-3. 交流规范 [35]
FCPU
参数
CPU 频率
说明
条件
1.71 V VDDD 5.5 V
最小值
DC
典型值
–
最大值
67.01
单位
MHz
FBUSCLK
总线频率
1.71 V VDDD 5.5 V
DC
–
67.01
MHz
Svdd
VDD 升降速率
–
–
0.066
V/µs
TIO_INIT
从 VDDD/VDDA/VCCD/VCCA IPOR
到 I/O 端口被设为复位状态经过的
时间
–
–
10
µs
TSTARTUP
从 VDDD/VDDA/VCCD/VCCA PRES VCCA/VDDA = VDDA/VDDD 调压后的
到 CPU 执行复位向量处的代码的 值，未使用 PLL，高速 IMO 引导
时间
模式 （典型值为 48 MHz）
–
–
40
µs
VCCA/VCCD = VDDA/VDDD 调压后的
值，未使用 PLL，低速 IMO 引导
模式 （典型值为 12 MHz）。
–
–
74
µs
TSLEEP
从睡眠模式唤醒 —
应用非 LVD 中断，以开始执行下一
条 CPU 指令
–
–
15
µs
THIBERNATE
从休眠模式唤醒 — 应用外部中断，
以开始执行下一条 CPU 指令
–
–
100
µs
图 11-4. FCPU 与 VDD
Vdd Voltage
5.5 V
Valid Operating Region
3.3 V
1.71 V
Valid Operating Region with SMP
0.5 V
0V
DC
1 MHz
10 MHz
67 MHz
CPU Frequency
注释：
35. 基于器件特性 （未经过生产测试）。
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11.3 电源调节器
除非另有说明，否则这些规范的适用条件是 –40 °C TA 85 °C， TJ 100 °C 且供电电压范围为 1.71 V 至 5.5 V。
11.3.1 数字系统内核电压调节器
表 11-4. 数字系统内核电压调节器直流规范
参数
VDDD
VCCD
说明
输入电压
输出电压
电压调节器输出电容
条件
± 10%，×5R陶瓷或性能更好的电容。两个VCCD
引脚必须短接相连，并且它们之间的走线越短
越好，请参见第 30 页上的供电系统
图 11-5. 电压调节器 VCC vs VDD
最小值
1.8
–
–
典型值
–
1.80
1
最大值
5.5
–
–
单位
V
V
µF
图 11-6. 数字系统电压调节器 PSRR 与频率和 VDD
11.3.2 模拟系统内核电压调节器
表 11-5. 模拟内核电压调节器直流规范
参数
VDDA
VCCA
说明
输入电压
输出电压
电压调节器输出电容
条件
± 10%， ×5R 陶瓷或性能更好的电容
最小值
1.8
–
–
典型值
–
1.80
1
最大值
5.5
–
–
单位
V
V
µF
图 11-7. 模拟系统电压调节器 PSRR 与频率和 VDD
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11.3.3 电感升压调节器。
除非另有指定，否则运行条件为 ：VBAT = 0.5 V–3.6 V， VOUT = 1.8 V–5.0 V， IOUT = 0 mA–50 mA， LBOOST = 4.7 µH–22 µH，
CBOOST = 22 µF || 3 × 1.0 µF || 3 × 0.1 µF， CBAT = 22 µF， IF = 1.0 A，不包括 72-CSP 封装。有关使用带有 72 - CSP 封装的升压
调节器的信息，请联系赛普拉斯技术支持。 除非另有指定，否则所有图表中的值均为典型值。
表 11-6. 电感升压调节器直流规范
参数
VOUT
VBAT
IOUT
说明
升压器输出电压 [36]
升压器输入电压 [37]
输出电流
条件
BOOST_CR0 寄存器中的 vsel = 1.8 V
最小值
1.71
典型值
1.8
最大值
1.89
单位
V
BOOST_CR0 寄存器中的 vsel = 1.9 V
1.81
1.90
2.00
V
BOOST_CR0 寄存器中的 vsel = 2.0 V
1.90
2.00
2.10
V
BOOST_CR0 寄存器中的 vsel = 2.4 V
2.16
2.40
2.64
V
BOOST_CR0 寄存器中的 vsel = 2.7 V
2.43
2.70
2.97
V
BOOST_CR0 寄存器中的 vsel = 3.0 V
2.70
3.00
3.30
V
BOOST_CR0 寄存器中的 vsel = 3.3 V
2.97
3.30
3.63
V
BOOST_CR0 寄存器中的 vsel = 3.6 V
3.24
3.60
3.96
V
BOOST_CR0 寄存器中的 vsel = 5.0 V
IOUT = 0 mA–5 mA
vsel = 1.8 V–2.0 V，
TA = 0 °C–70 °C
4.50
5.00
5.50
V
0.5
–
0.8
V
IOUT = 0 mA–15 mA
vsel = 1.8 V–5.0 V[38]，
TA = –10 °C–85 °C
1.6
–
3.6
V
IOUT = 0 mA–25 mA
vsel = 1.8 V–2.7 V，
TA = –10 °C–85 °C
0.8
–
1.6
V
IOUT = 0 mA–50 mA
vsel = 1.8 V–3.3 V[38]，
TA = –40 °C–85 °C
1.8
–
2.5
V
vsel = 1.8 V–3.3 V[38]，
TA = –10 °C–85 °C
1.3
–
2.5
V
vsel = 2.5 V–5.0 V[38]，
TA = –10 °C–85 °C
2.5
–
3.6
V
TA = 0 °C–70 °C
VBAT = 0.5 V–0.8 V
0
–
5
mA
TA = –10 °C–85 °C
VBAT = 1.6 V–3.6 V
0
–
15
mA
VBAT = 0.8 V–1.6 V
0
–
25
mA
VBAT = 1.3 V–2.5 V
0
–
50
mA
VBAT = 2.5 V–3.6 V
0
–
50
mA
VBAT = 1.8 V–2.5 V
0
–
50
mA
–
–
700
–
250
–
mA
µA
TA = –40 °C–85 °C
ILPK
电感峰值电流
IQ
静态电流
–
25
–
µA
RegLOAD
负载调整率
–
–
10
%
RegLINE
线路调整率
–
–
10
%
升压活动模式
升压睡眠模式， IOUT < 1 µA
注释：
36. 所列出的 vsel 选项均被特性化。 其他 vsel 选项均有效，并通过设计保证。
37. 在所有有效 VBAT 条件 （包括下降到 VBAT = 0.5 V）下，升压将会被启动。
38. 如果 VBAT 大于或等于所设置的 VOUT 升压值，那么由于升压电路中的电阻损耗， VOUT 将小于 VBAT。
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表 11-7. 推荐的升压电路外部组件
参数
LBOOST
说明
条件
4.7 µH 额定值
10 µH 额定值
22 µH 额定值
升压电感
VDDD、VDDA、VDDIO 的电容总和 [39]
电池滤波电容
肖特基二极管的
正向电流平均值
肖特基二极管的反向电压
CBOOST
CBAT
IF
VR
图 11-8. 与 VBAT 和 VOUT 相比的 TA 范围
最大值
5.7
12.0
27.0
31.0
27.0
–
单位
µH
µH
µH
µF
µF
A
20.0
–
–
V
P$
± µ&
± &
±
±
&
&
9%$79
9%$79
典型值
4.7
10.0
22.0
26.0
22.0
–
图 11-9. 与 VBAT 和 VOUT 相比的 IOUT 范围
P$
P$
P$
1R%RRVW
最小值
3.7
8.0
17.0
17.0
17.0
1.0
±&
1R%RRVW
92879
P$
92879
图 11-10. 与 VBAT 和 VOUT 相比的 LBOOST 范围
+
+
,287 P$++
,287 P$+
9%$79
+
+
+
+
+
+
+
1R%RRVW
+
92879
注释：
39. 基于器件特性 （未经过生产测试）。
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图 11-11. 效率与 VBAT， LBOOST = 4.7 µH [40]
图 11-12. 效率与 VBAT， LBOOST = 10 µH [40]
100%
95%
Vout = 1.8 V
95%
90%
Vout = 2.4 V
90%
85%
Vout = 3.3 V
85%
80%
% Efficiency
% Efficiency
100%
Vout = 5.0 V
80%
75%
Vout = 1.8 V
70%
Vout = 2.4 V
65%
65%
Vout = 3
3.3
3V
60%
60%
Vout = 5.0 V
55%
55%
75%
70%
50%
50%
0
0.5
1
1.5
2
2.5
3
3.5
0
4
0.5
1
1.5
2
2.5
3
3.5
4
VBAT, V
VBAT, V
图 11-13. 效率与 VBAT， LBOOST = 22 µH [40]
图 11-14. VRIPPLE 与 VBAT [40]
100%
300
95%
250
90%
200
VRIPPLE, mV
% Efficiency
85%
80%
Vout = 1.8 V
75%
Vout = 2.4 V
70%
150
Lboost = 4.7 uH
100
Lboost = 10 uH
Vout = 3.3 V
65%
Lboost = 22 uH
50
60%
55%
0
0
50%
0
0.5
1
1.5
2
2.5
3
3.5
4
0.5
1
1.5
2
2.5
3
3.5
4
VBAT, V
VBAT, V
注释：
40. 典型示例。实际值可能因外部组件选择、 PCB 布局和其他设计参数而异。
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11.4 输入和输出
除非另有说明，否则这些规范的适用条件是 –40 °C TA 85 °C，TJ 100 °C 且供电电压范围为 1.71 V 至 5.5 V。除非另有指定，否
则所有图表中的值均为典型值。
当电源上升时，各个 GPIO 引脚及其 VDDIO 电源之间有低阻抗连接。这导致引脚电压跟踪 VDDIO，直至 VDDIO 和 VDDA 都达到 IPOR
电压，最高可达 1.45 V。当达到 IPOR 电压时，低阻抗连接不再存在，且引脚更改为其正常 NVL 设置。
11.4.1 GPIO
表 11-8. GPIO 直流规范
参数
说明
条件
VIH
输入高电平阀值
CMOS 输入， PRT[×]CTL = 0
VIL
输入低电平阀值
CMOS 输入， PRT[×]CTL = 0
VIH
输入高电平阀值
VIH
最小值
典型值
–
0.7 × VDDIO
最大值
–
单位
V
–
–
0.3 VDDIO
V
LVTTL 输入， PRT[×]CTL = 1，
VDDIO < 2.7 V
0.7 × VDDIO
–
–
V
输入高电平阀值
LVTTL 输入， PRT[×]CTL = 1，
VDDIO 2.7 V
2.0
–
–
V
VIL
输入低电平阀值
LVTTL 输入， PRT[×]CTL = 1，
VDDIO < 2.7 V
–
–
0.3 × VDDIO
V
VIL
输入低电平阀值
LVTTL 输入， PRT[×]CTL = 1，
VDDIO 2.7 V
–
–
0.8
V
VOH
输出高电平
当 VDDIO = 3.3 V 时， IOH = 4 mA
VDDIO – 0.6
–
–
V
当 VDDIO = 1.8 V 时， IOH = 1 mA
VDDIO – 0.5
–
–
V
当 VDDIO = 3.3 V 时， IOL = 8 mA
–
–
0.6
V
当 VDDIO = 1.8 V 时， IOL = 4 mA
–
–
0.6
V
VOL
输出低电平
–
–
0.4
V
3.5
5.6
8.5
k
3.5
5.6
8.5
k
25 °C， VDDIO = 3.0 V
–
–
2
nA
GPIO 与运算放大器输出、 MHz
ECO 或 kHzECO 不共享引脚
–
4
7
pF
GPIO 与 MHz ECO 或 kHzECO 共享
引脚 [42]
–
5
7
pF
当 VDDIO = 3.3 V 时， IOL = 3 mA
Rpullup
上拉电阻
Rpulldown 下拉电阻
IIL
输入漏电流 （绝对值） [41]
CIN
输入电容 [41]
–
–
18
pF
VH
输入电压迟滞 （施密特触发器） [41]
–
40
–
mV
Idiode
通过保护二极管到达 VDDIO 和
VSSIO 的导通电流
–
–
100
µA
Rglobal
引脚到模拟全局总线的电阻
25 °C， VDDIO = 3.0 V
–
320
–
Rmux
引脚到模拟复用器总线的电阻
25 °C， VDDIO = 3.0 V
–
220
–
GPIO 与运算放大器输出共享引脚
注释：
41. 基于器件特性 （未经过生产测试）。
42. 有关 PSoC 3 振荡器的设计信息，请参考应用笔记 AN54439 — PSoC® 3 和 PSoC 5 外部振荡器。
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图 11-15. GPIO 输出高电平和电流
图 11-16. GPIO 输出低电压和电流
表 11-9. GPIO 交流规范
参数
TriseF
TfallF
TriseS
TfallS
Fgpioout
Fgpioin
说明
快速强驱动模式下的上升时间 [43]
快速强驱动模式下的下降时间 [43]
慢速强驱动模式下的上升时间 [43]
慢速强驱动模式下的下降时间 [43]
GPIO 输出工作频率
2.7 V < VDDIO < 5.5 V，快速强驱动模式
1.71 V < VDDIO < 2.7 V，快速强驱动
模式
3.3 V < VDDIO < 5.5 V，慢速强驱动模式
1.71 V < VDDIO < 3.3 V，慢速强驱动
模式
GPIO 输入工作频率
1.71 V < VDDIO < 5.5 V
条件
VDDIO = 3.3 V， Cload = 25 pF
VDDIO = 3.3 V， Cload = 25 pF
VDDIO = 3.3 V， Cload = 25 pF
VDDIO = 3.3 V， Cload = 25 pF
90/10% VDDIO， Cload = 25 pF
90/10% VDDIO， Cload = 25 pF
最小值
–
–
–
–
–
–
–
典型值
–
–
–
–
–
–
–
最大值
6
6
60
60
–
33
20
单位
ns
ns
ns
ns
–
MHz
MHz
90/10% VDDIO， Cload = 25 pF
90/10% VDDIO， Cload = 25 pF
–
–
–
–
7
3.5
MHz
MHz
90/10% VDDIO
–
–
66
MHz
注释：
43. 基于器件特性 （未经过生产测试）。
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11.4.2 SIO
表 11-10. SIO 直流规范
参数
Vinmax
Vinref
说明
最大输入电压
VIL
最小值
–
典型值
–
最大值
5.5
单位
V
0.5
–
0.52 × VDDIO
V
VDDIO > 3.7
VDDIO < 3.7
1
1
–
–
VDDIO – 1
VDDIO – 0.5
V
V
CMOS 输入
禁用迟滞
0.7 × VDDIO
SIO_ref + 0.2
–
–
–
–
V
V
CMOS 输入
禁用迟滞
–
–
–
–
0.3 × VDDIO
SIO_ref – 0.2
V
V
–
–
–
–
–
–
5.6
5.6
–
–
–
–
40
35
–
–
SIO_ref + 0.2
SIO_ref + 0.2
0.8
0.4
0.4
8.5
8.5
–
14
10
7
–
–
100
V
V
V
V
V
V
k
k
–
nA
µA
pF
mV
mV
µA
输入电压参考 （差分输入模式）
输出电压参考 （稳压输出模式）
Voutref
VIH
条件
有关 VDDIO 和 VDDD 的所有容许
值，请参见第 11.1 节
输入高电平阀值
GPIO 模式
差分输入模式 [44]
输入低电平阀值
GPIO 模式
差分输入模式 [44]
输出高电平
非稳压模式
稳压模式 [44]
稳压模式 [44]
输出低电平
VDDIO – 0.4
SIO_ref – 0.65
SIO_ref – 0.3
–
VDDIO = 3.30 V， IOL = 25 mA
VOL
–
VDDIO = 3.30 V， IOL = 20 mA
–
VDDIO = 1.80 V， IOL = 4 mA
Rpullup
3.5
上拉电阻
Rpulldown 下拉电阻
3.5
–
IIL
输入漏电流 （绝对值） [45]
VIH < Vddsio
–
25 °C，Vddsio = 3.0 V，VIH = 3.0 V
–
VIH > Vddsio
25 °C， Vddsio = 0 V， VIH = 3.0 V
–
CIN
输入电容 [45]
[45]
–
输入电压迟滞 （施密特触发器）
单端模式 （GPIO 模式）
VH
–
差分模式
–
通过保护二极管到达 VSSIO 的导通电
Idiode
流
VOH
IOH = 4 mA， VDDIO = 3.3 V
IOH = 1 mA
IOH = 0.1 mA
注释：
44. 有关 SIO 参考电压的更多信息，请参见第 37 页上的图 6-10 和第 40 页上的图 6-13。
45. 基于器件特性 （未经过生产测试）
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图 11-17. SIO 输出高电平和电流，非稳压模式
图 11-18. SIO 输出低电平和电流，非稳压模式
图 11-19. SIO 输出高电平和电流，稳压模式
表 11-11. SIO 交流规范
参数
TriseF
TfallF
TriseS
TfallS
说明
快速强 （Fast Strong）驱动模式下
的上升时间 （90/10%） [46]
快速强 （Fast Strong）驱动模式下
的下降时间 （90/10%） [46]
慢速强驱动模式下的上升时间
（90/10%） [46]
慢速强驱动模式下的下降时间
（90/10%） [46]
条件
Cload = 25 pF， VDDIO = 3.3 V
最小值
–
典型值
–
最大值
12
单位
ns
Cload = 25 pF， VDDIO = 3.3 V
–
–
12
ns
Cload = 25 pF， VDDIO = 3.0 V
–
–
75
ns
Cload = 25 pF， VDDIO = 3.0 V
–
–
60
ns
注释：
46. 基于器件特性 （未经过生产测试）。
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表 11-11. SIO 交流规范 （续）
参数
Fsioout
Fsioin
说明
SIO 输出工作频率
2.7 V < VDDIO < 5.5 V，非稳压输出
（GPIO）模式，快速强驱动模式
1.71 V < VDDIO < 2.7 V，非稳压输出
（GPIO）模式，快速强驱动模式
3.3 V < VDDIO < 5.5 V，非稳压输出
（GPIO）模式，慢速强驱动模式
1.71 V < VDDIO < 3.3 V，非稳压输出
（GPIO）模式，慢速强驱动模式
2.7 V < VDDIO < 5.5 V，稳压输出模
式，快速强驱动模式
1.71 V < VDDIO < 2.7 V，稳压输出模
式，快速强驱动模式
1.71 V < VDDIO < 5.5 V，稳压输出模
式，慢速强驱动模式
SIO 输入工作频率
1.71 V < VDDIO < 5.5 V
条件
最小值
典型值
最大值
单位
90/10% VDDIO， Cload = 25 pF
–
–
33
MHz
90/10% VDDIO， Cload = 25 pF
–
–
16
MHz
90/10% VDDIO， Cload = 25 pF
–
–
5
MHz
90/10% VDDIO， Cload = 25 pF
–
–
4
MHz
在 25 pF 负载时连续切换输出
–
–
20
MHz
在 25 pF 负载时连续切换输出
–
–
10
MHz
在 25 pF 负载时连续切换输出
–
–
2.5
MHz
90/10% VDDIO
–
–
66
MHz
图 11-20. SIO 输出上升和下降时间，快速强 （Fast Strong）驱
动模式， VDDIO = 3.3 V， 25 pF 负载
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图 11-21. SIO 输出上升和下降时间，快速强 （Slow Strong）
驱动模式， VDDIO = 3.3 V， 25 pF 负载
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PSoC® 3：CY8C36 系列数据手册
表 11-12. SIO 比较器规范 [47]
参数
Vos
说明
偏移电压
条件
最小值
典型值
最大值
单位
VDDIO = 2 V
–
–
68
mV
VDDIO = 2.7 V
–
–
72
VDDIO = 5.5 V
TCVos
温度与偏移电压漂移
CMRR
共模抑制比
Tresp
–
–
82
–
–
250
μV/°C
VDDIO = 2 V
30
–
–
dB
VDDIO = 2.7 V
35
–
–
VDDIO = 5.5 V
40
–
–
–
–
30
响应时间
ns
11.4.3 USBIO
在 GPIO 模式下操作时，适用 VDDD 的标准范围，请参考第 70 页上的器件级规范。
表 11-13. USBIO 直流规范
Rusbi
参数
USB D+ 上拉电阻
说明
总线空闲
条件
最小值
0.900
典型值
–
最大值
1.575
单位
k
Rusba
USB D+ 上拉电阻
接收通信时
1.425
–
3.090
k
–
3.6
V
Vohusb
静态输出高电平
15 k ±5% 到 Vss，内部上拉电阻处
于使能
2.8
Volusb
静态输出低电平
–
–
0.3
V
Vihgpio
输入高电平电压， GPIO 模式
15 k ±5% 到 Vss，内部上拉电阻处
于使能状态
VDDD 3 V
2
–
–
V
Vilgpio
输入低电平电压， GPIO 模式
VDDD 3 V
–
–
0.8
V
Vohgpio
输出高电平电压， GPIO 模式
IOH = 4 mA， VDDD 3 V
2.4
–
–
V
Volgpio
输出低电平电压， GPIO 模式
–
–
0.3
V
Vdi
差分输入灵敏度
IOL = 4 mA， VDDD 3 V
|(D+)–(D–)|
–
–
0.2
V
Vcm
差分共模输入范围
–
0.8
–
2.5
V
Vse
单端接收器阈值
–
0.8
–
2
V
Rps2
PS/2 上拉电阻
处于 PS/2 模式，并 PS/2 上拉电阻
处于使能状态
3
–
7
k
Rext
外部 USB 串联电阻
与每个 USB 引脚串联
22
–
22.22
（+1%）
44
包括 Rext
21.78
（–1%）
28
–
–
20
pF
–
–
2
nA
Zo
USB 驱动器输出阻抗
CIN
USB 收发器输入电容
IIL[47]
输入漏电流 （绝对值）
25 °C， VDDD = 3.0 V
注释：
47. 基于器件特性 （未经过生产测试）。
文档编号：001-92989 版本 *A
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图 11-22. USBIO 输出高电压和电流， GPIO 模式
图 11-23. USBIO 输出低电平和电流， GPIO 模式
表 11-14. USBIO 交流规范
参数
Tdrate
说明
条件
最小值
12 – 0.25%
典型值
12
最大值
12 +
0.25%
单位
MHz
全速数据速率平均比特率
Tjr1
Tjr2
到下一次跃变的接收器数据抖动容限
–8
–
8
ns
从接收器数据抖动容差到成对跃变的时间
–5
–
5
ns
Tdj1
Tdj2
驱动器差分抖动到下一次跃变的时间
–3.5
–
3.5
ns
从驱动器差分抖动到成对跃变的时间
–4
–
4
ns
Tfdeop
从差分跃变到 SE0 跃变的源抖动
–2
–
5
ns
Tfeopt
EOP 的源 SE0 间隔时间
160
–
175
ns
Tfeopr
EOP 的接收器 SE0 间隔时间
82
–
–
ns
Tfst
差分跃变期间中 SE0 间隔宽度
–
–
14
ns
Fgpio_out
GPIO 模式下的输出工作频率
Tr_gpio
Tf_gpio
上升时间， GPIO 模式， 10%/90% VDDD
下降时间， GPIO 模式， 90%/10% VDDD
文档编号：001-92989 版本 *A
3 V VDDD 5.5 V
–
–
20
MHz
VDDD = 1.71 V
–
–
6
MHz
VDDD > 3 V， Cload = 25 pF
–
–
12
ns
VDDD = 1.71 V， Cload = 25 pF
–
–
40
ns
VDDD > 3 V， Cload = 25 pF
–
–
12
ns
VDDD = 1.71 V， Cload = 25 pF
–
–
40
ns
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图 11-24. USBIO 输出上升和下降时间， GPIO 模式， VDDD =
3.3 V， 25 pF 负载
表 11-15. USB 驱动程序交流规范
参数
说明
Tr
跃变上升时间
最小值
–
Tf
跃变下降时间
–
–
20
TR
上升 / 下降时间匹配
90%
–
111%
Vcrs
输出信号交变电压
1.3
–
2
文档编号：001-92989 版本 *A
条件
VUSB_5， VUSB_3.3，请参见第 105
页上的 USB 直流规范
典型值
–
最大值
20
单位
ns
ns
V
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11.4.4 XRES
表 11-16. XRES 直流规范
参数
说明
条件
VIH
输入高电平阀值
最小值
0.7 VDDIO
VIL
输入低电平阀值
–
–
0.3 VDDIO
V
Rpullup
上拉电阻
3.5
5.6
8.5
k
CIN
输入电容 [48]
–
3
–
pF
–
100
–
mV
–
–
100
µA
最小值
1
典型值
–
最大值
–
[48]
VH
输入电压迟滞 （Schmitt 触发器）
Idiode
通过保护二极管到达 VDDIO 和 VSSIO
典型值
–
最大值
–
单位
V
的导通电流
表 11-17. XRES 交流规范
参数
TRESET
说明
条件
复位脉冲宽度
单位
µs
11.5 模拟外设
除非另有说明，否则这些规范的适用条件是 –40 °C TA 85 °C， TJ 100 °C 且供电电压范围为 1.71 V 至 5.5 V。
11.5.1 Opamp （运算放大器）
表 11-18. 运算放大器直流规范
参数
VIOFF
VOS
说明
条件
输入偏移电压
输入偏移电压
TCVOS
Ge1
CIN
VO
输入偏移电压温度漂移
增益误差，单位增益缓冲器模式
输入电容
输出电压范围
IOUT
输出电流功能，拉电流或灌电流
IDD
静态电流
CMRR
PSRR
共模抑制比
电源抑制比
IIB
输入偏置电流 [48]
工作温度：–40 °C 到 70 °C
功耗模式 = 高
Rload = 1 k
引脚到运放输入端
1 mA，拉电流或灌电流，功耗模
式=高
VSSA + 500 mV Vout VDDA
–500 mV， VDDA > 2.7 V
VSSA + 500 mV Vout VDDA
–500 mV， 1.7 V = VDDA 2.7 V
功耗模式 = 最低
功耗模式 = 低
功耗模式 = 中
功耗模式 = 高
VDDA 2.7 V
VDDA < 2.7 V
25 °C
最小值
典型值
最大值
单位
–
–
2
mV
–
–
2.5
mV
–
–
2
mV
–
–
±30
µV / °C
–
–
±0.1
%
–
–
18
pF
–
VDDA – 0.05
V
VSSA + 0.05
25
–
–
mA
16
–
–
mA
–
–
–
–
80
85
70
–
250
250
330
1000
–
–
–
10
400
400
950
2500
–
–
–
–
uA
uA
uA
uA
dB
dB
dB
pA
注释：
48. 基于器件特性 （未经过生产测试）。
文档编号：001-92989 版本 *A
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图 11-25. 运算放大器偏移柱状图， 3388 个采样 /847 个器件，
25 °C， VDDA = 5 V
图 11-26. 运算放大器偏移与温度，VDDA = 5 V
图 11-27. 运算放大器偏移与 Vcommon 和
VDDA， 25 °C
图 11-28. 运算放大器输出电压与负载电流和温度，高功耗模式，
25 °C， VDDA = 2.7 V
图 11-29. 运算放大器工作电流与 VDDA 和功耗模式
文档编号：001-92989 版本 *A
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表 11-19. 运算放大器交流规范 [49]
参数
GBW
说明
增益带宽积
SR
转换速率， 20% - 80%
en
输入噪声密度
条件
功耗模式 = 最低， Cload = 15 pF
功耗模式 = 低， Cload = 15 pF
功耗模式 = 中， Cload = 200 pF
功耗模式 = 高， Cload = 200 pF
功耗模式 = 低， Cload = 15 pF
功耗模式 = 中， Cload = 200 pF
功耗模式 = 高， Cload = 200 pF
功耗模式 = 高，
VDDA = 5 V，频率为 100 kHz
图 11-30. 运算放大器噪声与频率，功耗模式 = 高， VDDA = 5 V
最小值
1
2
1
3
1.1
0.9
3
–
典型值 最大值
–
–
–
–
–
–
–
–
_
–
–
–
–
–
45
–
单位
MHz
MHz
MHz
MHz
V/µs
V/µs
V/µs
nV/sqrtHz
图 11-31. 运算放大器阶跃响应，上升
图 11-32. 运算放大器阶跃响应，下降
注释：
49. 基于器件特性 （未经过生产测试）。
文档编号：001-92989 版本 *A
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11.5.2 Delta-Sigma 模数转换器
除非另有指定，否则运行条件均为：
在连续采样模式下运行
fclk = 6.144 MHz
参考 = 1.024 V 的内部参考在 P3.2 或 P0.3 上设有旁路
除非另有指定，否则所有图表中的值均为典型值
表 11-20. 12 位 Delta-Sigma ADC 直流规范
参数
说明
条件
分辨率
通道数量 （单端）
–
–
通道数量 （差分）
差分对由一对 GPIO 组成。
–
–
单调性
是
已缓冲，缓冲器增益 = 1，
范围 = ±1.024 V， 25 °C
已缓冲，缓冲器增益 = 1，
范围 = ±1.024V
已缓冲， 12 位模式
缓冲器增益 = 1， 12 位，
范围 = ±1.024 V
–
Ge
增益误差
Gd
增益漂移
Vos
输入偏移电压
TCVos
温度系数，输入偏移电压
输入电压范围，差分，未缓冲 [50]
输入电压范围，差分，已缓冲 [50]
积分非线性 [50]
微分非线性 [50]
积分非线性 [50]
微分非线性 [50]
ADC 输入电阻
Rin_ADC12 ADC 输入电阻
Vextref
ADC 外部参考输入电压，另请参见中的
内部参考 第 91 页上的参考电压
电流消耗
IDD_12
IBUFF
IDDA + IDDD 电流消耗， 12 位 [50]
缓冲器电流消耗 50
最大值
12
GPIO
数量
GPIO
单位
位
–
–
–
数量 /2
–
–
–
–
±0.2
%
–
–
50
ppm/°C
–
–
±0.1
mV
–
–
1
µV/°C
VSSA
VSSA
VSSA
–
–
–
–
10
–
–
–
–
–
–
–
–
VDDA
VDDA
VDDA – 1
±1
±1
±1
±1
–
V
V
V
LSB
LSB
LSB
LSB
M
–
148[51]
–
k
引脚 P0[3]、 P3[2]
0.9
–
1.3
V
192 ksps，未缓冲
–
–
–
–
1.95
2.5
mA
mA
输入电压范围，单端 [50]
INL12
DNL12
INL8
DNL8
Rin_Buff
最小值 典型值
8
–
范围 = ±1.024 V，未缓冲
范围 = ±1.024 V，未缓冲
范围 = ±1.024 V，未缓冲
范围 = ±1.024 V，未缓冲
使用输入缓冲器
旁路输入缓冲器， 12 位，
范围 = ±1.024 V
注释：
50. 基于器件特性 （未经过生产测试）。
51. 通过在 ADC 输入上使用开关电容，可建立有效的输入电阻。如果增益和位数量保持不变，电阻将与时钟频率成反比。此值是通过计算得出的，而非测量得出。有关
更多信息，请参见 《技术参考手册》。
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表 11-21. Delta-Sigma 模数转换器交流规范
参数
说明
条件
启动时间
总谐波失真 [52]
THD
12 位分辨率模式
SR12
采样率，连续，高功耗 [52]
BW12
最大采样率下的输入带宽
[52]
SINAD12int 信噪比， 12 位，内部参考电压
[52]
8 位分辨率模式
SR8
采样率，连续，高功耗 [52]
最大采样率下的输入带宽 [52]
BW8
SINAD8int
信噪比， 8 位，内部电压参考
[52]
最小值 典型值
–
–
最大值
4
单位
–
0.0032
样品
%
缓冲器增益 = 1， 12 位，
范围 = ±1.024 V
–
范围 = ±1.024 V，未缓冲
4
–
192
ksps
范围 = ±1.024 V，未缓冲
–
44
–
kHz
范围 = ±1.024 V，未缓冲
66
–
–
dB
范围 = ±1.024 V，未缓冲
8
–
384
ksps
范围 = ±1.024 V，未缓冲
–
88
–
kHz
范围 = ±1.024 V，未缓冲
43
–
–
dB
表 11-22. Delta-sigma ADC 采样速率，范围 = ±1.024 V
分辨率
（以单位为位）
连续
多样本采样
8
最小值
8000
最大值
384000
最小值
1911
最大值
91701
9
6400
307200
1543
74024
10
5566
267130
1348
64673
11
4741
227555
1154
55351
12
4000
192000
978
46900
图 11-33. Delta-sigma ADC IDD 与 sps，范围 = ±1.024 V，连续
采样模式，旁路输入缓冲区
注释：
52. 基于器件特性 （未经过生产测试）。
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11.5.3 参考电压
表 11-23. 参考电压的规范
另外，请参见第 11.5.2 节中的 ADC 外部参考规范。
参数
说明
VREF[53] 高精度参考电压
条件
初始调整， 25 °C
–40 °C
芯片装配到典型的 PCB 后，经 典型 （非优化）的电路板布局和
过回流焊。
250 °C 回流焊。芯片焊接完成后， 25 °C
可能需要重新校准，以提高其性能
85 °C
温度漂移 [54]
最小值
典型值 最大值
1.023
1.024
1.025
（–0.1%）
（+0.1%）
–
±0.5
–
单位
V
%
–
±0.2
–
%
–
±0.2
–
%
–
–
30
ppm/°C
长期漂移
–
100
–
ppm/khr
热循环漂移 （稳定性） [54、 55]
–
100
–
ppm
框的方式
图 11-34. 参考电压与温度和 VCCA
图 11-35. 参考电压长期漂移
11.5.4 模拟全局总线
表 11-24. 模拟全局总线规范
参数
Rppag
Rppmuxbus
说明
P2[4]、 AGL0、 DSM INP、 AGL1 VDDA = 3 V
以及 P2[5] 的引脚到引脚电阻 [56]
P2[3]、 amuxbusL、 P2[4] 的引脚 VDDA = 3 V
到引脚电阻 [56]
条件
最小值
–
典型值
1472
最大值
2200
单位
–
706
1100
注释：
53. 封装后才测量 VREF，因此，该值包含了基板和贴片的应力。
54. 基于器件特性 （未经过生产测试）。
55. 在 –40 °C 到 100 °C 之间的 8 个完整周期之后。
56. 如果 VDDA 2.7 V，且芯片处于睡眠或休眠模式，则模拟全局总线和模拟复用器总线的电阻为高。建议不要在这些情况下使用模拟全局总线和模拟复用器总线。
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11.5.5 比较器
表 11-25. 比较器直流规范
参数
VOS
VHYST
VICM
CMRR
ICMP
说明
快速模式下的输入偏移电压
条件
出厂预设值， VDDA > 2.7 V，
Vin 0.5 V
慢速模式下的输入偏移电压
快速模式下的输入偏移电压 [57]
慢速模式下的输入偏移电压 [57]
超低功耗模式下的输入偏移电压
迟滞
共模输入电压
出厂预设值， Vin 0.5 V
自定义调节
自定义调节
VDDA ≤ 4.6 V
共模抑制比
高电流模式 / 快速模式 [58]
低电流模式 / 慢速模式 [58]
超低功耗模式 [58]
迟滞使能模式
大电流 / 快速模式
低电流 / 慢速模式
超低功耗模式
VDDA ≤ 4.6 V
VDDA ≤ 4.6 V
最小值
–
最大值
10
单位
mV
VSSA
VSSA
VSSA
–
–
±12
10
–
–
–
9
4
4
–
32
VDDA
VDDA
VDDA – 1.15
mV
mV
mV
mV
mV
V
V
V
–
–
–
–
50
–
–
6
–
400
100
–
dB
µA
µA
µA
最小值
–
典型值
75
最大值
110
单位
ns
–
–
–
–
–
典型值
表 11-26. 比较器交流规范
参数
TRESP
说明
条件
响应时间，大电流模式 [58]
过阀值 50 mV ，引脚到引脚测量
响应时间，低电流模式 [58]
50 mV 超速，引脚到引脚测量
–
155
200
ns
响应时间，超低功耗模式 [58]
50 mV 超速，引脚到引脚测量，
VDDA ≤ 4.6 V
–
55
–
µs
11.5.6 电流数模转换器 （IDAC）
所有规范都基于低阻抗 IDAC 输出引脚的使用 （参考第 12 页上的引脚说明以了解详细信息）。有关完整的电气规范和 API，请参考
PSoC Creator 中的 IDAC 组件数据手册。
除非另有指定，否则所有图表中的值均为典型值。
表 11-27. IDAC 直流规范
参数
说明
条件
最小值
–
典型值
–
最大值
8
单位
位
范围 = 2.04 mA，代码 = 255，
VDDA 2.7 V， Rload = 600
–
2.04
–
mA
范围 = 2.04 mA，高速模式，代码
= 255， VDDA 2.7 V，
Rload = 300
–
2.04
–
mA
范围 = 255 µA，代码 = 255，
Rload = 600
–
255
–
µA
范围 = 31.875 µA，代码 = 255，
Rload = 600
–
31.875
–
µA
单调性
–
–
零范围误差
–
0
有
±1
LSB
分辨率
IOUT
Ezs
代码 = 255 时的输出电流
注释：
57. TRM 中可以找到将自定义调节值，用于片上比较器的建议过程。
58. 基于器件特性 （未经过生产测试）。
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表 11-27. IDAC 直流规范 （续）
参数
Eg
TC_Eg
INL
DNL
说明
增益误差
增益误差的温度系数
积分非线性
微分非线性
范围 = 2.04 mA， 25 °C
条件
最小值
–
典型值
–
最大值
±2.5
单位
%
范围 = 255 µA， 25 ° C
–
–
±2.5
%
范围 = 31.875 µA， 25 ° C
–
–
±3.5
%
范围 = 2.04 mA
–
–
0.04
% / °C
范围 = 255 µA
–
–
0.04
% / °C
范围 = 31.875 µA
–
–
0.05
% / °C
灌电流模式，范围 = 255 µA，
代码：8 – 255， Rload = 2.4 k
， Cload = 15 pF
–
±0.9
±1
LSB
拉电流模式，范围 = 255 µA，
代码：8 – 255， Rload = 2.4 k
， Cload = 15 pF
–
±1.2
±1.6
LSB
灌电流模式，范围 = 255 µA，
Rload = 2.4 k， Cload = 15 pF
–
±0.3
±1
LSB
拉电流模式，范围 = 255 µA，
Rload = 2.4 k， Cload = 15 pF
–
±0.3
±1
LSB
Vcompliance
压差电压、拉电流或灌电流模式
电流最大时， Rload 与 VDDA 或
Rload 与 VSSA、 VDIFF、 VDDA 的
压差
1
–
–
V
IDD
工作电流，代码 = 0
低速模式，拉电流模式，
范围 = 31.875 µA
–
44
100
µA
低速模式，拉电流模式，
范围 = 255 µA，
–
33
100
µA
低速模式，拉电流模式，
范围 = 2.04 mA
–
33
100
µA
低速模式，灌电流模式，
范围 = 31.875 µA
–
36
100
µA
低速模式，灌电流模式，
范围 = 255 µA
–
33
100
µA
低速模式，灌电流模式，
范围 = 2.04 mA
–
33
100
µA
高速模式，拉电流模式，
范围 = 31.875 µA
–
310
500
µA
高速模式，拉电流模式，
范围 = 255 µA
–
305
500
µA
高速模式，拉电流模式，
范围 = 2.04 mA
–
305
500
µA
高速模式，灌电流模式，
范围 = 31.875 µA
–
310
500
µA
高速模式，灌电流模式，
范围 = 255 µA
–
300
500
µA
高速模式，灌电流模式，
范围 = 2.04 mA
–
300
500
µA
文档编号：001-92989 版本 *A
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PSoC® 3：CY8C36 系列数据手册
图 11-36. IDAC INL 与输入代码，范围 = 255 µA，拉电流模式
图 11-37. IDAC INL 与输入代码，范围 = 255 µA，灌电流模式
图 11-38. IDAC DNL 与输入代码，范围 = 255 µA，拉电流模式
图 11-39. IDAC DNL 与输入代码，范围 = 255 µA，灌电流模式
图 11-40. IDAC INL 与温度，范围 = 255 µA，高速模式
图 11-41. IDAC DNL 与温度，范围 = 255 µA，高速模式
文档编号：001-92989 版本 *A
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PSoC® 3：CY8C36 系列数据手册
图 11-42. IDAC 全量程误差与温度，范围 = 255 µA，拉电流模式
图 11-43. IDAC 全量程误差与温度，范围 = 255 µA，灌电流模式
图 11-44. IDAC 工作电流与温度，范围 = 255 µA，代码 = 0，拉
电流模式
图 11-45. IDAC 工作电流与温度，范围 = 255 µA，代码 = 0，灌
电流模式
表 11-28. IDAC 交流规范
参数
说明
条件
最小值
–
典型值
–
最大值
8
单位
Msps
建立时间为 0.5 LSB
范围 = 31.875 µA 或 255 µA，全量
程转换，高速模式， 600 15 pF
负载
–
–
125
ns
电流噪声
范围 = 255 µA，拉电流模式，快速
模式，VDDA = 5 V，频率为 10 kHz
–
340
–
pA/sqrtHz
FDAC
更新速率
TSETTLE
文档编号：001-92989 版本 *A
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图 11-46. IDAC 阶跃响应，代码 0x40 - 0xC0，
255 µA 模式，拉电流模式，高速模式， VDDA = 5 V
图 11-47. IDAC 脉冲响应，代码 0x7F - 0x80，
255 µA 模式，拉电流模式，高速模式， VDDA = 5 V
图 11-48. IDAC PSRR 与频率
图 11-49. IDAC 当前噪声， 255 µA 模式，拉电流模式，高速模
式， VDDA = 5 V
60
PSRR, dB
P
50
40
30
20
10
0
0.1
1
10
100
1000
10000
Frequency, kHz
255 ȝA, code 0x7F
文档编号：001-92989 版本 *A
255 ȝA, code 0xFF
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PSoC® 3：CY8C36 系列数据手册
11.5.7 电压数模转换器 （VDAC）
有关完整的电气规范和 API，请参考 PSoC Creator 中的 IDAC 组件数据手册。
除非另有指定，否则所有图表中的值均为典型值。
表 11-29. VDAC 直流规范
参数
说明
条件
分辨率
最小值
–
典型值
8
最大值
–
单位
INL1
积分非线性
1 V 输出范围
–
±2.1
±2.5
位
LSB
INL4
积分非线性 [59]
4 V 输出范围
–
±2.1
±2.5
LSB
DNL1
微分非线性
1 V 输出范围
–
±0.3
±1
LSB
DNL4
微分非线性 [59]
4 V 输出范围
–
±0.3
±1
LSB
Rout
输出电阻
1 V 输出范围
–
4
–
k
4 V 输出范围
–
16
–
k
VOUT
输出电压范围，代码 = 255
1 V 输出范围
–
1.02
–
V
4 V 输出范围， VDDA = 5 V
–
4.08
–
V
–
–
–
LSB
%
单调性
VOS
零范围误差
Eg
增益误差
TC_Eg
温度系数，增益误差
IDD
工作电流
图 11-50. VDAC INL 与输入代码， 1 V 模式
–
0
有
±0.9
1 V 输出范围
–
–
±2.5
4 V 输出范围
–
–
±2.5
%
1 V 输出范围
–
–
0.03
%FSR / °C
4 V 输出范围
–
–
0.03
%FSR / °C
低速模式
–
–
100
µA
高速模式
–
–
500
µA
图 11-51. VDAC DNL 与输入代码， 1 V 模式
注释：
59. 基于器件特性 （未经过生产测试）。
文档编号：001-92989 版本 *A
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图 11-52. VDAC INL 与温度， 1 V 模式
图 11-53. VDAC DNL 与温度， 1 V 模式
图 11-54. VDAC 全量程错误与温度， 1 V 模式
图 11-55. VDAC 全量程误差与温度， 4 V 模式
图 11-56. VDAC 工作电流与温度， 1 V 模式，低速模式
图 11-57. VDAC 工作电流与温度， 1 V 模式，高速模式
文档编号：001-92989 版本 *A
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表 11-30. VDAC 交流规范
参数
FDAC
说明
条件
更新速率
TsettleP
TsettleN
输出电压的变动幅度为 0.1% 所需
要的建立时间，步长为 25% 到
75%
使输出电压的变动幅度为 0.1% 的
建立时间，步长为从 75% 到 25%
电压噪声
1 V 输出范围
最小值
–
典型值
–
最大值
1000
单位
ksps
4 V 输出范围
–
–
250
ksps
1 V 输出范围， Cload = 15 pF
–
0.45
1
µs
4 V 输出范围， Cload = 15 pF
–
0.8
3.2
µs
1 V 输出范围， Cload = 15 pF
–
0.45
1
µs
4 V 输出范围， Cload = 15 pF
–
0.7
3
µs
范围 = 1 V，快速模式，
VDDA = 5 V，频率为 10 kHz
–
750
–
nV/sqrtHz
图 11-58. VDAC 阶跃响应，代码 0x40 - 0xC0， 1 V 模式，高速
模式， VDDA = 5 V
图 11-59. VDAC 脉冲响应，代码 0x7F - 0x80， 1 V 模式，高速
模式， VDDA = 5 V
图 11-60. VDAC PSRR 与频率
图 11-61. VDAC 电压噪声， 1 V 模式，高速模式， VDDA = 5 V
50
PSRR, dB
P
40
30
20
10
0
0.1
1
10
Frequency, kHz
4 V, code 0x7F
文档编号：001-92989 版本 *A
100
1000
4 V, code 0xFF
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11.5.8 混频器
混频器是使用 SC/CT 模拟模块创建的。有关完整的电气规范和 API，请参见 PSoC Creator 中的混频器组件数据手册。
表 11-31. 混频器直流规范
参数
VOS
说明
条件
最小值
–
典型值
–
最大值
15
单位
mV
静态电流
–
0.9
2
mA
增益
–
0
–
dB
典型值
–
最大值
4
单位
MHz
输入偏移电压
G
表 11-32. 混频器交流规范 [60]
fLO
参数
说明
条件
本机振荡器频率
下变频混频器模式
最小值
–
fin
输入信号频率
下变频混频器模式
–
–
14
MHz
–
1
MHz
fLO
本机振荡器频率
上变频混频器模式
–
fin
输入信号频率
上变频混频器模式
–
–
1
MHz
3
–
–
V/µs
SR
转换速率
11.5.9 互阻放大器
TIA 是使用 SC/CT 模拟模块创建的。有关完整的电气规范和 API，请参见 PSoC Creator 中的 TIA 组件数据手册。
表 11-33. 互阻放大器 （TIA）直流规范
参数
VIOFF
Rconv
说明
输入偏移电压
转换电阻 [61]
条件
最小值
–
–25
–25
–25
–25
–25
–25
–25
–25
–
典型值
–
–
–
–
–
–
–
–
–
1.1
最大值
10
+35
+35
+35
+35
+35
+35
+35
+35
2
单位
mV
%
%
%
%
%
%
%
%
mA
条件
R = 20K ； Cload = –40 pF
最小值
1500
典型值
–
最大值
–
单位
kHz
R = 120K ； Cload = –40 pF
R = 1M ； Cload = –40 pF
240
25
–
–
–
–
kHz
kHz
R = 20 K ； Cload = 40 pF
R = 30K ； Cload = 40 pF
R = 40K ； Cload = 40 pF
R = 80K ； Cload = 40 pF
R = 120K ； Cload = 40 pF
R = 250K ； Cload = 40 pF
R= 500K ； Cload = 40 pF
R = 1M ； Cload = 40 pF
静态电流
表 11-34. 互阻放大器 （TIA）交流规范
参数
BW
说明
输入带宽 （–3 dB）
注释：
60. 基于器件特性 （未经过生产测试）。
61. 转换电阻值未经过校准。关于校准值以及如何校准的详细信息，请参见 PSoC Creator 组件数据手册。也可以使用外部高精度电阻。
文档编号：001-92989 版本 *A
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11.5.10 可编程增益放大器
PGA 是使用 SC/CT 模拟模块创建的。有关完整的电气规范和 API，请参见 PSoC Creator 中的 PGA 组件数据手册。
除非另有指定，否则运行条件均为：
工作温度 = 25 °C （典型值）
除非另有指定，否则所有图表中的值均为典型值
表 11-35. PGA 直流规范
参数
Vin
说明
条件
最小值
典型值
最大值
单位
功耗模式 = 最低
VSSA
–
VDDA
V
输入偏移电压
功耗模式 = 高，
增益 = 1
–
–
10
mV
TCVos
输入偏移电压温度漂移
功耗模式 = 高，
增益 = 1
–
–
±30
µV/°C
Ge1
增益误差，增益 = 1
–
–
±0.15
%
Ge16
Vos
输入电压范围
增益误差，增益 = 16
–
–
±2.5
%
Ge50
增益误差，增益 = 50
–
–
±5
%
Vonl
直流输出非线性
–
–
±0.01
FSR 的
%
Cin
输入电容
–
–
7
pF
Voh
输出电压摆幅
功耗模式 = 高，
增益 = 1，
Rload = 100 k 至 VDDA / 2
VDDA – 0.15
–
–
V
Vol
输出电压摆幅
功耗模式 = 高，
增益 = 1，
Rload = 100 k 至 VDDA / 2
–
–
VSSA + 0.15
V
Vsrc
带负载的输出电压
Iload = 250 µA，
VDDA 2.7 V，
功耗模式 = 高
–
–
300
mV
Idd
工作电流
功耗模式 = 高
–
1.5
1.65
mA
PSRR
电源抑制比
48
–
–
dB
增益 = 1
图 11-62. PGA 偏移柱状图， 4096 个采样 /1024 个器件
文档编号：001-92989 版本 *A
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表 11-36. PGA 交流规范
参数
BW1
说明
–3 dB 带宽
SR1
转换速率
en
输入噪声密度
条件
功耗模式 = 高，
增益 = 1，
峰峰值的输入电压 = 100 mV
功耗模式 = 高，
增益 = 1， 20% 至 80%
功耗模式 = 高，
VDDA = 5 V，频率为 100 kHz
图 11-63. 不同增益设置下的带宽与温度；功耗模式 = 高
最小值
6.7
典型值
8
最大值
–
单位
MHz
3
–
–
V/µs
–
43
–
nV/sqrtHz
图 11-64. 噪声与频率， VDDA = 5 V，功耗模式 = 高
BW, MHz
10
1
0.1
-40
-20
0
20
40
60
80
Temperature, °C
Gain = 1
Gain = 24
Gain = 48
11.5.11 温度传感器
表 11-37. 温度传感器规范
参数
说明
最大值
–
单位
°C
条件
最小值
典型值
最大值
–
38
–
器件从睡眠模式唤醒以 400 Hz 速率
刷新 LCD，总线时钟 = 3 Mhz，
VDDIO = VDDA = 3 V，
4 个共模信号，16 个段信号，1/4 占
空比， 50 Hz 帧率，无连接显示屏
–
260
–
每个段的驱动电流
强驱动模式
2
–
5
LCD 偏压范围 （VBIAS 指的是 LCD DAC VDDA 3 V 和 VDDA VBIAS
的主要输出电压 （V0））
–
9.1 × VDDA
–
LCD 偏压步长大小
VDDA 3 V 和 VDDA VBIAS
–
500
5000
每个 段 / 共模驱动器的 LCD 电容
驱动器可以组合使用
–
–
20
长期段偏移
355
–
710
每个段驱动器的输出驱动电流
VDDIO = 5.5 V，强驱动模式
单位
µA
温度传感器精度
条件
范围：–40 °C 至 +85 °C
最小值
–
典型值
±5
11.5.12 LCD 直接驱动器
表 11-38. LCD 直接驱动器直流规范
参数
ICC
ICC_SEG
VBIAS
IOUT
说明
LCD 系统工作电流
µA
V
mV
pF
mV
µA
表 11-39. LCD 直接驱动器交流规范
参数
fLCD
说明
LCD 帧率
文档编号：001-92989 版本 *A
条件
最小值
10
典型值
50
最大值
150
单位
Hz
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11.6 数字外设
除非另有说明，否则这些规范的适用条件是 –40 °C TA 85 °C， TJ 100 °C 且供电电压范为 1.71 V 至 5.5 V。
11.6.1 定时器
下列规范适用于采用定时器模式的定时器 / 计数器 /PWM 外设。定时器也可以 UDB 模式实现，有关更多信息，请参见 PSoC Creator
中的定时器组件数据手册。
表 11-40. 定时器直流规范
参数
说明
模块的电流消耗
条件
16 位定时器，在所列出的输入时
钟频率下
3 MHz
12 MHz
48 MHz
67 MHz
最小值
–
典型值
–
最大值
–
单位
µA
–
–
–
–
15
60
260
350
–
–
–
–
µA
µA
µA
µA
最小值
DC
15
30
15
15
30
15
30
典型值
–
–
–
–
–
–
–
–
最大值
67.01
–
–
–
–
–
–
–
单位
MHz
ns
ns
ns
ns
ns
ns
ns
表 11-41. 定时器交流规范
参数
说明
工作频率
捕获脉冲宽度 （内部时钟）
捕获脉冲宽度 （外部时钟）
定时器分辨率
使能脉冲宽度
使能脉冲宽度 （外部时钟）
复位脉冲宽度
复位脉冲宽度 （外部时钟）
条件
11.6.2 计数器
下列规范适用于采用计数器模式的定时器 / 计数器 /PWM 外设。计数器也可以 UDB 模式实现，有关更多信息，请参见 PSoC Creator
中的计数器组件数据手册。
表 11-42. 计数器直流规范
参数
说明
模块的电流消耗
条件
16 位计数器，在所列的输入时钟
频率下
3 MHz
12 MHz
48 MHz
67 MHz
最小值
–
典型值
–
最大值
–
单位
µA
–
–
–
–
15
60
260
350
–
–
–
–
µA
µA
µA
µA
最小值
DC
15
15
15
30
15
30
15
30
典型值
–
–
–
–
–
–
–
–
–
最大值
67.01
–
–
–
–
–
–
–
–
单位
MHz
ns
ns
ns
ns
ns
ns
ns
ns
表 11-43. 计数器交流规范
参数
说明
工作频率
捕捉脉冲
分辨率
脉冲宽度
脉冲宽度 （外部）
使能脉冲宽度
使能脉冲宽度 （外部）
复位脉冲宽度
复位脉冲宽度 （外部时钟）
文档编号：001-92989 版本 *A
条件
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PSoC® 3：CY8C36 系列数据手册
11.6.3 脉冲宽度调制
下列规范适用于采用了 PWM 模式的定时器 / 计数器 /PWM 外设。PWM 也可以 UDB 模式实现，有关更多信息，请参见 PSoC Creator
中的 PWM 组件数据手册。
表 11-44. PWM 直流电规范
参数
说明
条件
16 位 PWM，在所列出的输入时钟
频率下
模块电流消耗
最小值
–
典型值
–
最大值
–
单位
µA
3 MHz
–
15
–
µA
12 MHz
–
60
–
µA
48 MHz
–
260
–
µA
67 MHz
–
350
–
µA
工作频率
最小值
DC
典型值
–
最大值
67.01
单位
MHz
脉冲宽度
15
–
–
ns
脉冲宽度 （外部）
30
–
–
ns
Kill 信号脉冲宽度
15
–
–
ns
Kill 信号脉冲宽度 （外部）
30
–
–
ns
使能脉冲宽度
15
–
–
ns
使能脉冲宽度 （外部）
30
–
–
ns
复位脉冲宽度
15
–
–
ns
复位脉冲宽度 （外部时钟）
30
–
–
ns
已使能，针对 100 kbps 进行配置
最小值
–
典型值
–
最大值
250
单位
µA
已使能，针对 400 kbps 进行配置
–
–
260
µA
从睡眠模式唤醒
–
–
30
µA
表 11-45. 脉冲宽度调制 （PWM）交流规范
参数
说明
条件
11.6.4 I2C
表 11-46. 固定的 I2C 直流规范
参数
说明
模块电流消耗
条件
表 11-47. 固定功能 I2C 交流规范
参数
说明
条件
最小值
–
典型值
–
最大值
1
单位
Mbps
说明
条件
最小值
–
典型值
–
最大值
200
单位
µA
条件
最小值
–
典型值
–
最大值
1
单位
Mbit
比特率
11.6.5 控制器区域网络
表 11-48. CAN 直流规范 [62]
参数
IDD
模块电流消耗
表 11-49. CAN 交流规范 [62]
参数
说明
比特率
时钟的最低频率为 8 MHz
注释：
62. 有关详细信息，请参见 ISO 11898 规范。
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11.6.6 数字滤波器模块
表 11-50. DFB 直流规范
参数
说明
DFB 工作电流
条件
最小值
64 tap 的 FIR 滤波器在 FDFB 频率下运行。
–
500 kHz （6.7 ksps）
典型值
最大值
单位
0.16
0.27
mA
1 MHz （13.4 ksps）
–
0.33
0.53
mA
10 MHz （134 ksps）
–
3.3
5.3
mA
48 MHz （644 ksps）
–
15.7
25.5
mA
67 MHz （900 ksps）
–
21.8
35.6
mA
条件
最小值
DC
典型值
–
最大值
67.01
单位
MHz
条件
最小值
4.35
典型值
–
最大值
5.25
单位
V
表 11-51. DFB 交流规范
参数
FDFB
说明
DFB 的工作频率
11.6.7 USB
表 11-52. USB 直流规范
参数
VUSB_5
说明
用于 USB 操作的器件供电电压
配置了 USB，使能了 USB 电压调
节器
VUSB_3.3
配置了 USB，不使用 USB 电压调
节器
3.15
–
3.6
V
VUSB_3
配置了 USB，不使用 USB 电压调
节器 [63]
2.85
–
3.6
V
VDDD = 5 V， FCPU = 1.5 MHz
–
10
–
mA
VDDD = 3.3 V， FCPU = 1.5 MHz
–
8
–
mA
–
0.5
–
mA
VDDD = 5 V，与 USB 主机的连接
被断开
–
0.3
–
mA
VDDD = 3.3 V，连接到 USB 主机，
PICU 配置为在有 USB 恢复信号时
唤醒
–
0.5
–
mA
VDDD = 3.3 V，与 USB 主机的连接
被断开
–
0.3
–
mA
IUSB_Configured
在器件活动模式下，器件供电电
流，总线时钟和 IMO 频率 = 24
MHz
IUSB_Suspended 在器件睡眠模式下的器件供电电流 VDDD = 5 V，连接到 USB 主机，
PICU 配置为在有 USB 恢复信号时
唤醒
注释：
63. 不保证上升 / 下降时间 （TR）匹配，请参见第 85 页上的 USB 驱动程序交流规范。
文档编号：001-92989 版本 *A
页 105/130
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11.6.8 通用数字模块 （UDB）
PSoC Creator 提供了一个外设库，其中包括经过测试并已映射至 UDB 阵列的标准预建数字外设，如 UART、SPI、LIN、PRS、CRC、
定时器、计数器、PWM、AND、OR 等。有关完整的交流 / 直流规范以及 API 和示例代码，请参见 PSoC Creator 中的组件数据手册。
表 11-53. UDB 交流规范
参数
数据路径性能
FMAX_TIMER
说明
条件
最小值
典型值
最大值
单位
在 UDB 对中 16 位定时器的最高频率
–
–
67.01
MHz
FMAX_ADDER
在 UDB 对中 16 位加法器的最高频率
–
–
67.01
MHz
FMAX_CRC
在 UDB 对中 16 位 CRC/PRS 的最高
频率
–
–
67.01
MHz
在 UDB 对中双通 PLD 功能的最高频
率
–
–
67.01
MHz
25 °C，VDDD 2.7 V
–
20
25
ns
最差情况下的放置、布线和引脚
选择
–
–
55
ns
PLD 性能
FMAX_PLD
时钟输入至数据输出的性能
tCLK_OUT
从时钟输入到数据输出之间的传输延
迟，请参见图 11-65。
tCLK_OUT
从时钟输入到数据输出之间的传输延
迟，请参见图 11-65。
图 11-65. 时钟输入至数据输出方面的性能
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11.7 存储器
除非另有说明，否则规范的适用温度是 –40 °C TA 85 °C， TJ 100 °C 且供电电压范围为 1.71 V 至 5.5 V。
11.7.1 闪存
表 11-54. 闪存直流规范
参数
说明
条件
最小值
1.71
典型值
–
最大值
5.5
单位
V
说明
条件
最小值
–
行编写的时间 （擦除 + 编程）
–
行擦除的时间
–
行编程的时间
–
批量擦除时间 （16 KB 到 64 KB）
–
扇区擦除时间 （8 KB 到 16 KB）
–
器件总编程时间
无开销 [64]
20
闪存数据保留时间，即从最后一个擦除 平均环境温度。
循环开始测量的保留时长
TA 55 °C，100 K 擦除 / 编程循环
10
平均环境温度。
TA 85 °C， 10K 擦除 / 编程循环
典型值
15
10
5
–
–
1.5
–
最大值
20
13
7
35
15
2
–
单位
ms
ms
ms
ms
ms
–
–
最小值
1.71
典型值
–
最大值
5.5
单位
V
最小值
–
20
典型值
2
–
最大值
20
–
单位
ms
20
–
–
10
–
–
VDDD 引脚
擦除和编程电压
表 11-55. 闪存交流规范
参数
TWRITE
TERASE
TBULK
TPROG
秒
年
11.7.2 EEPROM
表 11-56. EEPROM 直流规范
参数
说明
条件
擦除和编程电压
表 11-57. EEPROM 交流规范
参数
TWRITE
说明
条件
单行擦除 / 写入循环时间
EEPROM 数据保留时间，即从最后一 平均环境温度， TA 25 °C，
个擦除循环开始测量的保留时间的长度 1M 擦除 / 编程循环
平均环境温度， TA 55 °C，
100 K 擦除 / 编程循环
平均环境温度。
TA 85 °C， 10K 擦除 / 编程循环
年
注释：
64. 有关编程 PSoC 3 闪存的低开销方法的更多信息，请参见 PSoC® 3 器件编程规范内容。
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11.7.3 非易失性锁存器 （NVL）
表 11-58. NVL 直流规范
参数
说明
擦除和编程电压
条件
VDDD 引脚
最小值
1.71
典型值
–
最大值
5.5
单位
V
条件
在 25 °C 下编程
最小值
1K
典型值
–
最大值
–
在温度为 0 °C 到 70°C 条件下编程
100
–
–
平均环境温度。 TA 55 °C
平均环境温度。 TA 85 °C
20
10
–
–
–
–
单位
编程 / 擦
除循环
编程 / 擦
除循环
年
年
表 11-59. NVL 交流规范
参数
说明
NVL 耐久性
NVL 数据保持时间
11.7.4 SRAM
表 11-60. SRAM 直流规范
参数
VSRAM
说明
条件
最小值
1.2
典型值
–
最大值
–
单位
V
说明
条件
最小值
DC
典型值
–
最大值
67.01
单位
MHz
SRAM 保持电压
表 11-61. SRAM 交流规范
参数
FSRAM
SRAM 工作频率
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11.7.5 外部存储器接口
图 11-66. 异步读周期时序
Tcel
EM_ CEn
Taddrv
Taddrh
EM_ Addr
Address
Toel
EM_ OEn
EM_ WEn
Tdoesu
Tdoeh
EM_ Data
Data
表 11-62. 异步读周期规范
参数
说明
时钟周期 [65]
T
EMIF
Tcel
EM_CEn 为低的时长
Taddrv
从 EM_CEn 为低到 EM_Addr 有效的时长
Taddrh
EM_Wen 为高后的地址保持时间
条件
VDDA 3.3 V
最小值
30.3
典型值
–
最大值
–
单位
ns
2T – 5
–
2T+ 5
ns
–
–
5
ns
T
–
–
ns
–
2T + 5
ns
Toel
EM_OEn 为低的时长
2T – 5
Tdoesu
从读取数据出现到 EM_OEn 为高的建立时长
T + 15
–
–
ns
3
–
–
ns
Tdoeh
EM_OEn 为高后的数据保持时长
注释：
65. 有关受通用 I/O 输出频率的限制的详细信息，请参见第 79 页上的表 11-9。
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图 11-67. 异步写周期时序
Taddrv
Taddrh
EM_ Addr
Address
Tcel
EM_ CEn
Twel
EM_ WEn
EM_ OEn
Tdweh
Tdcev
EM_ Data
Data
表 11-63. 异步写周期规范
参数
说明
T
EMIF 时钟周期 [66]
Tcel
EM_CEn 为低的时间
Taddrv
从 EM_CEn 为低到 EM_Addr 有效经过的
时间
Taddrh
EM_WEn 为高后的地址保持时间
条件
VDDA 3.3 V
最小值
30.3
典型值
–
最大值
–
单位
ns
T–5
–
T+5
ns
–
–
5
ns
T
–
–
ns
T–5
–
T+5
ns
从 EM_CEn 为低到数据有效经过的时间
–
–
7
ns
EM_WEn 为高后的数据保持时间
T
–
–
ns
Twel
EM_WEn 为低的时间
Tdcev
Tdweh
注释：
66. 有关受通用 I/O 输出频率的限制的详细信息，请参见第 79 页上的表 11-9。
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图 11-68. 同步读周期时序
Tcp/2
EM_ Clock
Tceld
Tcehd
EM_ CEn
Taddriv
Taddrv
EM_ Addr
Address
Toeld
Toehd
EM_ OEn
Tds
Data
EM_ Data
Tadscld
Tadschd
EM_ ADSCn
表 11-64. 同步读周期规范
参数
说明
时钟周期 [67]
T
EMIF
Tcp/2
EM_Clock 脉冲为高
条件
VDDA 3.3 V
最小值
30.3
典型值
–
最大值
–
单位
ns
T/2
–
–
ns
–
–
ns
Tceld
从 EM_CEn 为低到 EM_Clock 为高的
时长
5
Tcehd
从 EM_Clock 为高到 EM_CEn 为高的
时长
T/2 – 5
–
–
ns
Taddrv
从 EM_Addr 有效到 EM_Clock 为高的
时长
5
–
–
ns
Taddriv
从 EM_Clock 为高到 EM_Addr 无效的
时长
T/2 – 5
–
–
ns
Toeld
从 EM_OEn 为低到 EM_Clock 为高的
时长
5
–
–
ns
Toehd
从 EM_Clock 为高到 EM_OEn 为高的
时长
T
–
–
ns
Tds
EM_OEn 为高之前数据有效的时长
T + 15
–
–
ns
Tadscld
从 EM_ADSCn 为低到 EM_clock 为高
的时长
5
–
–
ns
Tadschd
从 EM_Clock 为高到 EM_ADSCn 为高
的时长
T/2 – 5
–
–
ns
注释：
67. 有关受通用 I/O 输出频率的限制的详细信息，请参见第 79 页上的表 11-9。
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图 11-69. 同步写周期时序
Tcp/2
EM_ Clock
Tceld
Tcehd
EM_ CEn
Taddriv
Taddrv
EM_ Addr
Address
Tweld
Twehd
EM_ WEn
Tdh
Tds
Data
EM_ Data
Tadschd
Tadscld
EM_ ADSCn
表 11-65. 同步写周期规范
参数
说明
时钟周期 [68]
T
EMIF
Tcp/2
EM_Clock 脉冲为高
条件
VDDA 3.3 V
最小值
30.3
典型值
–
最大值
–
单位
ns
T/2
–
–
ns
–
–
ns
Tceld
从 EM_CEn 为低到 EM_Clock 为高的
时长
5
Tcehd
从 EM_Clock 为高到 EM_CEn 为高的
时长
T/2 – 5
–
–
ns
Taddrv
从 EM_Addr 有效到 EM_Clock 为高的
时长
5
–
–
ns
Taddriv
从 EM_Clock 为高到 EM_Addr 无效的
时长
T/2 – 5
–
–
ns
Tweld
从 EM_WEn 为低到 EM_Clock 为高的
时长
5
–
–
ns
Twehd
从 EM_Clock 为高到 EM_WEn 为高的
时长
T/2 – 5
–
–
ns
Tds
EM_Clock 为高之前数据有效的时长
5
–
–
ns
Tdh
EM_Clock 为高后数据无效的时长
T
–
–
ns
Tadscld
从 EM_ADSCn 为低到 EM_clock 为高
的时长
5
–
–
ns
Tadschd
从 EM_Clock 为高到 EM_ADSCn 为高
的时长
T/2 – 5
–
16 位计数器，
在所列的输入
时钟频率下
ns
注释：
68. 有关受通用 I/O 输出频率的限制的详细信息，请参见第 79 页上的表 11-9。
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11.8 PSoC 系统资源
除非另有说明，否则规范的适用温度是 –40 °C TA 85 °C， TJ 100 °C 且供电电压范围为 1.71 V ~ 5.5 V。
11.8.1 带掉电的 POR
要在稳压模式下进行掉电检测， VDDD 和 VDDA 必须为 2.0 V。在外部稳压模式下，不能进行掉电检测。
表 11-66. 带掉电检测特性的精确低压复位 （PRES）电路直流规范
参数
PRESR
说明
上升触发电压
PRESF
下降触发电压
条件
出厂预设值
最小值
1.64
典型值
–
最大值
1.68
单位
V
1.62
–
1.66
V
最小值
–
典型值
–
最大值
0.5
单位
µs
–
5
–
V/sec
最小值
–
1.68
1.89
2.14
2.38
2.62
2.87
3.11
3.35
3.59
典型值
–
1.73
1.95
2.20
2.45
2.71
2.95
3.21
3.46
3.70
最大值
–
1.77
2.01
2.27
2.53
2.79
3.04
3.31
3.56
3.81
单位
–
V
V
V
V
V
V
V
V
V
3.84
4.08
4.32
4.56
4.83
5.05
5.30
5.57
3.95
4.20
4.45
4.70
4.98
5.21
5.47
5.75
4.07
4.33
4.59
4.84
5.13
5.37
5.63
5.92
V
V
V
V
V
V
V
V
最小值
–
典型值
–
最大值
1
单位
µs
表 11-67. 带掉电的加电复位 （POR）交流规范
参数
PRES_TR 响应时间
说明
VDDD/VDDA 下降率
条件
睡眠模式
11.8.2 电压监控器
表 11-68. 电压监控器直流规范
参数
LVI
说明
条件
触发电压
LVI_A/D_SEL[3:0] = 0000b
LVI_A/D_SEL[3:0] = 0001b
LVI_A/D_SEL[3:0] = 0010b
LVI_A/D_SEL[3:0] = 0011b
LVI_A/D_SEL[3:0] = 0100b
LVI_A/D_SEL[3:0] = 0101b
LVI_A/D_SEL[3:0] = 0110b
LVI_A/D_SEL[3:0] = 0111b
LVI_A/D_SEL[3:0] = 1000b
LVI_A/D_SEL[3:0] = 1001b
LVI_A/D_SEL[3:0] = 1010b
LVI_A/D_SEL[3:0] = 1011b
LVI_A/D_SEL[3:0] = 1100b
LVI_A/D_SEL[3:0] = 1101b
LVI_A/D_SEL[3:0] = 1110b
LVI_A/D_SEL[3:0] = 1111b
HVI
触发电压
表 11-69. 电压监控器交流规范
参数
说明
响应时间 [69]
条件
注释：
69. 基于器件特性 （未经过生产测试）。
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页 113/130
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11.8.3 中断控制器
表 11-70. 中断控制器交流规范
参数
说明
条件
从中断信号输入到 ISR 代码执行之间的 包括在最差情况下用 6 个周期完成
延迟
最长指令 DIV
最小值
–
典型值 最大值
单位
–
25
Tcy CPU
11.8.4 JTAG 接口
图 11-70. JTAG 接口时序
(1/f_TCK)
TCK
T_TDI_setup
T_TDI_hold
TDI
T_TDO_valid
T_TDO_hold
TDO
T_TMS_setup
T_TMS_hold
TMS
表 11-71. JTAG 接口交流规范 [70]
参数
f_TCK
说明
TCK 频率
条件
3.3 V VDDD 5 V
1.71 V VDDD < 3.3 V
T_TDI_setup
最小值
–
典型值 最大值
–
14[71]
单位
MHz
–
–
7[71]
MHz
ns
TCK 为高电平之前的 TDI 建立时间
(T/10) – 5
–
–
T_TMS_setup
TCK 为高电平之前的 TMS 建立时间
T/4
–
–
T_TDI_hold
TCK 为高电平后的 TDI、TMS 保持时间 T = 1/f_TCK 最大值
T/4
–
–
–
2T/5
–
–
T_TDO_valid
从 TCK 为低电平到 TDO 有效的时间
T = 1/f_TCK 最大值
–
T_TDO_hold
TCK 为高电平后的 TDO 保持时间
T = 1/f_TCK 最大值
T/4
注释：
70. 基于器件特性 （未经过生产测试）。
71. 此外， f_TCK 不得超过 CPU 时钟频率的 1/3。
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页 114/130
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11.8.5 SWD 接口
图 11-71. SWD 接口时序
(1 /f_S W D C K )
SW DCK
T _S W D I_setup T _S W D I_hold
S W D IO
(P S oC input)
T _S W D O _va lid
T _S W D O _hold
S W D IO
(P S oC output)
表 11-72. SWD 接口交流规范 [72]
参数
f_SWDCK
说明
SWDCLK 频率
条件
3.3 V VDDD 5 V
1.71 V VDDD < 3.3 V
1.71 V VDDD < 3.3 V，
SWD 在 USBIO 引脚上
T_SWDI_setup SWDCK 为高电平之前的 SWDIO 输入 T = 1/f_SWDCK 最大值
建立时间
T_SWDI_hold SWDCK 为高电平之后的 SWDIO 输入 T = 1/f_SWDCK 最大值
保持时间
T_SWDO_valid 从 SWDCK 为高电平到 SWDIO 输出的 T = 1/f_SWDCK 最大值
时间
最小值
–
典型值
–
最大值
14[73]
单位
MHz
–
–
7[73]
MHz
–
–
5.5[73]
MHz
T/4
–
–
–
T/4
–
–
–
–
–
2T/5
–
11.8.6 SWV 接口
表 11-73. SWV 接口交流规范 [72]
参数
说明
SWV 模式下的 SWV 比特率
条件
最小值
–
典型值
–
最大值
33
单位
Mbit
注释：
72. 基于器件特性 （未经过生产测试）。
73. 此外， f_SWDCK 不得超过 CPU 时钟频率的 1/3。
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11.9 时钟
除非另有说明，否则这些规范的适用条件是 –40 °C TA 85 °C， TJ 100 °C 且供电电压范围为 1.71 V 至 5.5 V。
11.9.1 内部主振荡器
表 11-74. IMO 直流规范
参数
说明
条件
供电电流
62.6 MHz
48 MHz
24 MHz — USB 模式
24 MHz — 非 USB 模式
12 MHz
6 MHz
3 MHz
振荡器锁定到 USB 总线
最小值
典型值
最大值
单位
–
–
–
–
–
–
–
–
–
–
–
–
–
–
600
500
500
300
200
180
150
µA
µA
µA
µA
µA
µA
µA
最小值
典型值
最大值
单位
图 11-72. IMO 电流与频率
表 11-75. IMO 交流规范
参数
说明
条件
IMO 频率的稳定性 （采用出厂预设值）
62.6 MHz
48 MHz
24 MHz — 非 USB 模式
FIMO[74]
24 MHz — USB 模式
12 MHz
振荡器锁定到 USB 总线
6 MHz
3 MHz
0 °C 至 70 °C
–40 °C 至 85 °C
–7
–
7
%
–5
–
5
%
–4
–
4
%
–0.25
–
0.25
%
–3
–
3
%
–2
–
2
%
–1
–
1
%
–1.5
–
1.5
%
芯片经过回流焊以后 3 MHz 的频率精
度。
典型 （非优化）的电路板布局和
250 °C 回流焊。装配后，可能需要
对器件的 IMO 进行校准，以提高其
性能。
–
±2
–
%
启动时间 [75]
从时钟使能 （系统正常工作期间）
的时间
–
–
13
µs
注释：
74. 封装后才测量 FIMO，因此，它包含了基板和贴片的应力。
75. 基于器件特性 （未经过生产测试）。
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表 11-75. IMO 交流规范 （续）
参数
Jp-p
说明
最小值
典型值
最大值
单位
–
0.9
–
ns
–
1.6
–
ns
抖动
F = 24 MHz
–
0.9
–
ns
F = 3 MHz
–
12
–
ns
抖动 （峰峰值） [76]
F = 24 MHz
F = 3 MHz
条件
（长期） [76]
Jperiod
图 11-73. IMO 频率变化与温度
图 11-74. IMO 频率变化与 VCC
注释：
76. 基于器件特性 （未经过生产测试）。
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PSoC® 3：CY8C36 系列数据手册
11.9.2 内部低速振荡器
表 11-76. ILO 直流规范
参数
说明
FOUT = 1 kHz
最小值
–
典型值
–
最大值
1.7
单位
µA
FOUT = 33 kHz
–
–
2.6
µA
FOUT = 100 kHz
–
–
2.6
µA
掉电模式
–
–
15
nA
最小值
–
典型值
–
最大值
2
单位
ms
ILO 频率
100 kHz
45
100
200
kHz
1 kHz
0.5
1
2
kHz
工作电流 [77]
ICC
漏电流 [77]
条件
表 11-77. ILO 交流规范
参数
说明
启动时间，针对所有频率
FILO
图 11-75. ILO 频率变化与温度
条件
加速模式
图 11-76. ILO 频率变化与 VDD
注释：
77. 此值是通过计算得出的，而不是测量得出。
文档编号：001-92989 版本 *A
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PSoC® 3：CY8C36 系列数据手册
11.9.3 MHz 外部晶振
表 11-78. MHzECO 交流规范
参数
F
说明
条件
最小值
4
典型值
–
最大值
25
单位
MHz
条件
最小值
–
典型值
0.25
最大值
1.0
单位
µA
_
–
1
µW
最小值
–
典型值
32.768
最大值
–
单位
kHz
–
1
–
s
晶振频率范围
11.9.4 kHz 外部晶振
表 11-79. kHzECO 直流规范 [78]
参数
说明
ICC
工作电流
DL
驱动电平
低功耗模式； CL= 6 pF
表 11-80. kHzECO 交流规范
参数
说明
F
频率
TON
启动时间
条件
高功耗模式
11.9.5 外部时钟参考
表 11-81. 外部时钟参考交流规范 [78]
参数
说明
条件
最小值
0
典型值
–
最大值
33
在 VDDIO/2 时测得
30
50
70
%
VIL 到 VIH
0.5
–
–
V/ns
最小值
–
典型值
400
最大值
–
单位
µA
–
200
–
µA
最小值
1
典型值
–
最大值
48
单位
MHz
外部频率范围
输入占空比范围
输入沿速率
单位
MHz
11.9.6 锁相环
表 11-82. PLL 直流规范
参数
IDD
说明
PLL 工作电流
条件
输入频率 = 3 MHz，
输出频率 = 67 MHz
输入频率 = 3 MHz，
输出频率 = 24 MHz
表 11-83. PLL 交流规范
参数
Fpllin
说明
PLL 中间频率 [80]
Fpllout
条件
PLL 输入频率 [79]
预分频器的输出
PLL 输出频率 [79]
启动时的锁定时间
Jperiod-rms 抖动时间 （rms） [78]
1
–
3
MHz
24
–
67
MHz
–
–
250
µs
–
–
250
ps
注释：
78. 基于器件特性 （未经过生产测试）。
79. 此规范通过以下方式予以保证：使用 IMO 作为 PLL 的源，在指定范围内对 PLL 进行测试。
80. 必须设置 PLL 输入分频器 （Q），以便将输入频率向下分频到中间频率范围内。 Q 的值介于 1 到 16 之间。
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PSoC® 3：CY8C36 系列数据手册
12. 订购信息
除表 12-1 中列出的功能外，每个 CY8C36 器件还包括：高精度片上电压参考、高精度振荡器、闪存、ECC、DMA、固定功能 I2C、4
KB 跟踪 RAM、 JTAG/SWD 编程和调试、外部存储器接口等。除了这些功能以外，灵活的 UDB 和模拟子系统还支持广泛的外设。为
了帮助您选择理想的器件， PSoC Creator 在您选择应用所需的组件后会提供器件建议。所有 CY8C36 派生器件均在由用户选择的安
全级别中包含器件和闪存安全策略；有关详细信息，请参见 TRM （技术参考手册）。
表 12-1. 带单周期 8051 的 CY8C36 系列
I/O[83]
DFB
CapSense
UDB[82]
16 位定时器 /PWM
FS USB
CAN 2.0b
4
4
2
✔
✔
20
4
–
– 29 25 4
0
48-SSOP
0×1E008069
✔ 1×12 bit Del-Sig 2
0
0
0
–
✔
16
0
–
–
8
0
100-TQFP
0x1E0C6069
CY8C3665LTI-044
67
32
4
1
✔ 1×12 bit Del-Sig 4
4
4
0
✔
✔
20
4
✔
– 48 38 8
2
68-QFN
0x1E02C069
CY8C3665LTI-199
67
32
8
1
✔ 1×12 bit Del-Sig 2
0
0
0
–
✔
16
0
–
– 46 38 8
0
68-QFN
0x1E0C7069
CY8C3665FNI-211
67
32
4
1
1×12 bit Del-Sig 4
4
4
4
✔
20
✔
–
2 72-WLCSP
0x1E0D3069
CY8C3666AXI-052
67
64
8
2
✔ 1×12 bit Del-Sig 4
4
4
4
✔
✔
24
4
–
– 70 62 8
0
100-TQFP
0×1E034069
CY8C3666AXI-036
67
64
8
2
✔ 1×12 bit Del-Sig 4
4
4
4
✔
✔
24
4
✔
–
8
2
100-TQFP
0×1E024069
CY8C3666LTI-027
67
64
8
2
✔ 1×12 bit Del-Sig 4
4
4
4
✔
✔
24
4
✔
– 48 38 8
2
68-QFN
0×1E01B069
CY8C3666LTI-050
67
64
8
2
✔ 1×12 bit Del-Sig 4
4
4
2
✔
✔
24
4
✔
– 31 25 4
2
48-QFN
0×1E032069
CY8C3666AXI-037
67
64
8
2
✔ 1×12 bit Del-Sig 4
4
4
4
✔
✔
24
4
–
✔ 70
8
0
100-TQFP
0×1E025069
CY8C3666AXI-200
67
64
8
2
✔ 1×12 bit Del-Sig 2
2
0
2
–
✔
20
2
–
– 70 62 8
0
100-TQFP
0x1E0C8069
CY8C3666LTI-201
67
64
8
2
✔ 1×12 bit Del-Sig 2
2
0
2
–
✔
20
2
–
– 46 38 8
0
68-QFN
0x1E0C9069
CY8C3666AXI-202
67
64
8
2
✔ 1×12 bit Del-Sig 4
2
2
2
–
✔
24
4
–
– 70 62 8
0
100-TQFP
0x1E0CA069
CY8C3666LTI-203
67
64
8
2
✔ 1×12 bit Del-Sig 4
2
2
2
–
✔
24
4
–
– 46 38 8
0
68-QFN
0x1E0CB069
JTAG ID[84]
USBIO
SIO
GPIO
封装
I/O 总数
DAC
✔ 1×12 bit Del-Sig 4
1
ADC
1
8
段式 LCD 驱动
4
32
EEPROM （KB）
32
67
SRAM （KB）
67
CY8C3665AXI-198
闪存 （KB）
CY8C3665PVI-008
芯片型号
CPU 速度
运算放大器
数字
SC/CT
模拟模块 [81]
模拟
比较器
MCU 内核
32 KB 闪存
✔
✔
4
70
48
62
38
8
64 KB 闪存
72
62
62
注释：
81. 模拟模块支持多种功能，其中包括 TIA、 PGA 和混频器。有关如何使用模拟模块的更多信息，请参见第 41 页上的外设示例。
82. UDB 支持广泛的功能，其中包括 SPI、 LIN、 UART、定时器、计数器、 PWM、 PRS 等等。各种功能既可以使用一个 UDB 的一部分，也可以使用多个 UDB。多个功
能可以共享一个 UDB。有关如何使用 UDB 的更多信息，请参见第 41 页上的外设示例。
83. I/O 值包括所有数字 I/O 的类型，即：GPIO、 SIO 和两个 USB I/O。有关每种 I/O 功能的详细信息，请参见第 35 页上的 I/O 系统与布线。
84. JTAG ID 有三个主要字段。最高有效半字节 （左边的数字）的是版本，随后的 2 个字节是器件型号，最后 3 个半字节是制造商 ID。
文档编号：001-92989 版本 *A
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PSoC® 3：CY8C36 系列数据手册
12.1 器件编号约定
PSoC 3 器件遵循此处所述的部件编号约定。除非另有声明，否则所有字段都是单字符字母数字（0、1、2、…、9、A、B、…、Z）。
CY8Cabcdefg-xxx
a：架构
ef：封装代码
3：PSoC 3
5：PSoC 5
两个字符的字母数字
AX：TQFP
LT：QFN
PV：SSOP
FN：CSP
b：架构中的系列组
4: CY8C34 系列
6: CY8C36 系列
8: CY8C38 系列
g：温度范围
C：商业级
I：工业级
A：汽车
c：速度等级
4：48 MHz
6：67 MHz
xxx：外设集
d：闪存容量
4：16 KB
5：32 KB
6：64 KB
三个字符的数字
这三个字符没有任何相关含义。
Example
CY8C
3 6 6 6 P V
I
-
x x x
Cypress Prefix
3: PSoC 3
6: CY8C36 Family
6: 67 MHz
Architecture
Family Group within Architecture
Speed Grade
6: 64 KB
Flash Capacity
PV: SSOP
Package Code
I: Industrial
Temperature Range
Peripheral Set
这些器件均有盘带封装版本，并在器件编号末尾使用 “T ” 标出。
PSoC 3 CY8C36 系列中的所有器件均符合 RoHS-6 规范，这是赛普拉斯致力于提供无铅产品的有力证明。铅 （Pb）是焊接中使用的
一种合金元素，由于其潜在的毒性，已导致环境方面的问题。赛普拉斯的大部分基于引脚框架的封装都采用了镍钯金（NiPdAu）技术。
有关对赛普拉斯无铅立场的高级审核，请访问我们的网站。此外，您还可以在我们的网站上找到具体的封装信息。封装材料声明数据
手册 （PMDD）标出了赛普拉斯封装中包含的所有物质。 PMDD 还确认其中不包含许多被禁止使用的物质。 PMDD 中的信息将有助
于赛普拉斯的客户针对回收和其他报废要求进行规划。
文档编号：001-92989 版本 *A
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PSoC® 3：CY8C36 系列数据手册
13. 封装
表 13-1. 封装特性
参数
说明
条件
最小值
–40
典型值
25.00
最大值
85
单位
°C
–40
–
100
°C
TA
工作环境温度
TJ
工作结温
TJA
封装 JA （48-SSOP）
–
49
–
°C/Watt
TJA
封装 JA （48-QFN）
–
14
–
°C/Watt
TJA
封装 JA （68-QFN）
–
15
–
°C/Watt
TJA
封装 JA （100-TQFP）
–
34
–
°C/Watt
TJC
封装 JC （48-SSOP）
–
24
–
°C/Watt
TJC
封装 JC （48-QFN）
–
15
–
°C/Watt
TJC
封装 JC （68-QFN）
–
13
–
°C/Watt
TJC
封装 JC （100-TQFP）
–
10
–
°C/Watt
TJA
封装 JA （72-CSP）
–
18
–
°C/Watt
TJC
封装 JC （72-CSP）
–
0.13
–
°C/Watt
表 13-2. 回流焊峰值温度
峰值温度下的最长时间
48-SSOP
最高峰值
温度
260 °C
48-QFN
260 °C
30 秒
68-QFN
260 °C
30 秒
100-TQFP
260 °C
30 秒
72-CSP
260 °C
30 秒
封装
30 秒
表 13-3. 封装潮敏等级 （MSL）， IPC/JEDEC J-STD-2
封装
48-SSOP
MSL 3
48-QFN
MSL 3
MSL
68-QFN
MSL 3
100-TQFP
MSL 3
72-CSP
MSL 1
文档编号：001-92989 版本 *A
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PSoC® 3：CY8C36 系列数据手册
图 13-1. 48 引脚 （300 mil） SSOP 封装外形
51-85061 *F
图 13-2. 48-QFN 封装外形
001- 45616 *E
文档编号：001-92989 版本 *A
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PSoC® 3：CY8C36 系列数据手册
图 13-3. 间距为 0.4 毫米的 68-QFN 8×8 封装外形 （Sawn 版本）
001-09618 *E
图 13-4. 100-TQFP （14 × 14 × 1.4 mm）封装外形
51-85048 *I
51-85048 *H
文档编号：001-92989 版本 *A
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PSoC® 3：CY8C36 系列数据手册
图 13-5. WLCSP 封装 （4.25 × 4.98 × 0.60 mm）
TOP VIEW
1
2
3
4
5
6
7
SIDE VIEW
8
A
BOTTOM VIEW
8
7
6
5
4
3
2
1
A
B
B
C
C
D
D
E
E
F
F
G
G
H
H
J
J
NOTES:
1. JEDEC Publication 95; Design Guide 4.18
2. ALL DIMENSIONS ARE IN MILLIMETERS
文档编号：001-92989 版本 *A
001-82897 **
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PSoC® 3：CY8C36 系列数据手册
14. 缩略语
表 14-1. 本文档中使用的缩略语 （续）
缩略语
表 14-1. 本文档中使用的缩略语
缩略语
说明
abus
模拟局部总线
ADC
模数转换器
AG
模拟全局总线
AHB
AMBA （先进微控制器总线结构）高性能总线，
即为一种 ARM 数据传输总线
ALU
算术逻辑单元
AMUXBUS
说明
GPIO
通用输入 / 输出，适用于 PSoC 引脚
HVI
高电压中断，另请参见 LVI、 LVD
IC
集成电路
IDAC
电流 DAC，另请参见 DAC、 VDAC
IDE
集成开发环境
I2C 或 IIC
内部集成电路，即为一种通信协议
IIR
无限脉冲响应，另请参见 FIR
内部低速振荡器，另请参见 IMO
模拟复用器总线
ILO
API
应用编程接口
IMO
内部主振荡器，另请参见 ILO
APSR
应用程序状态寄存器
INL
积分非线性，另请参见 DNL
ARM®
高级 RISC 机器，即为一种 CPU 结构
I/O
输入 / 输出，另请参见 GPIO、 DIO、 SIO、
USBIO
IPOR
初始上电复位
IPSR
中断程序状态寄存器
IRQ
中断请求
ITM
仪器化跟踪宏单元
LCD
液晶显示器
LIN
本地互联网络，即一种通信协议。
LR
链接寄存器
LUT
查询表
LVD
低电压检测，另请参见 LVI
ATM
自动 Thump 模式
BW
带宽
CAN
控制器区域网络，即为一种通信协议
CMRR
共模抑制比
CPU
中央处理单元
CRC
循环冗余校验，即为一种错误校验协议
DAC
数模转换器，另请参见 IDAC、 VDAC
DFB
数字滤波器模块
DIO
数字输入 / 输出， GPIO 仅具有数字功能，无模
拟功能。请参见 GPIO。
DMA
直接存储器访问，另请参见 TD
LVI
低电压中断，另请参见 HVI
DNL
微分非线性，另请参见 INL
LVTTL
低压晶体管 — 晶体管逻辑
DNU
请勿使用
MAC
乘法累加器
DR
端口写入数据寄存器
MCU
微控制器单元
DSI
数字系统互连
MISO
主入从出
DWT
数据观察点和跟踪
NC
无连接
ECC
纠错码
NMI
不可屏蔽的中断
ECO
外部晶体振荡器
NRZ
非归零
EEPROM
电可擦除可编程只读存储器
NVIC
嵌套向量中断控制器
EMI
电磁干扰
NVL
非易失性锁存器，另请参考 WOL
EMIF
外部存储器接口
opamp
运算放大器
EOC
转换结束
PAL
可编程阵列逻辑，另请参见 PLD
EOF
帧结束
PC
程序计数器
EPSR
执行程序状态寄存器
PCB
印刷电路板
ESD
静电放电
PGA
可编程增益放大器
ETM
嵌入式跟踪宏单元
PHUB
外设集线器
FIR
有限脉冲响应，另请参见 IIR
PHY
物理层
FPB
闪存修补和断点
PICU
端口中断控制单元
全速
PLA
可编程逻辑阵列
FS
文档编号：001-92989 版本 *A
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PSoC® 3：CY8C36 系列数据手册
表 14-1. 本文档中使用的缩略语 （续）
缩略语
PLD
PLL
表 14-1. 本文档中使用的缩略语 （续）
说明
缩略语
说明
可编程逻辑器件，另请参见 PAL
SPI
串行外设接口，一种通信协议
锁相环
SR
转换速率
PMDD
封装材料声明数据手册
SRAM
静态随机存取存储器
POR
加电复位
SRES
软件复位
PRES
精密低电压复位
SWD
串行线调试，一种测试协议
PRS
伪随机序列
SWV
单线查看器
PS
端口读取数据寄存器
TD
传输描述符，另请参见 DMA
PSoC®
可编程片上系统 （Programmable
System-on-Chip™）
THD
总谐波失真
PSRR
TIA
互阻放大器
电源抑制比
PWM
TRM
技术参考手册
脉冲宽度调制器
RAM
TTL
晶体管 — 晶体管逻辑
随机存取存储器
RISC
TX
传输
精简指令集计算
RMS
UART
通用异步发射器接收器，一种通信协议
均方根
RTC
UDB
通用数字模块
实时时钟
RTL
USB
通用串行总线
寄存器转换语言
RTR
USBIO
远程传输请求
USB 输入 / 输出，用于连接至 USB 端口的
PSoC 引脚
RX
接收
VDAC
电压数模转换器，另请参见 DAC、 IDAC
SAR
看门狗定时器
逐次逼近寄存器
WDT
SC/CT
开关电容 / 连续时间
WOL
一次性写锁存器，另请参见 NVL
SCL
I2C 串行时钟
WRES
看门狗定时器复位
SDA
I2C 串行数据
XRES
外部复位 I/O 引脚
S/H
采样和保持
XTAL
晶体
SINAD
信噪比和失真比
SIO
特别输入 / 输出，具有高级功能的通用 I/O。请
参见 GPIO。
SOC
开始转换
SOF
帧起始
文档编号：001-92989 版本 *A
15. 参考文档
PSoC® 3、 PSoC® 5 体系架构 TRM
PSoC® 3 寄存器 TRM
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PSoC® 3：CY8C36 系列数据手册
16. 文档规范
表 16-1. 测量单位 （续）
符号
16.1 测量单位
表 16-1. 测量单位
符号
测量单位
°C
摄氏度
dB
分贝
fF
飞法
Hz
赫兹
KB
1024 个字节
kbps
每秒千位数
Khr
千小时
kHz
千赫兹
k
千欧
ksps
每秒千次采样
LSB
最低有效位
Mbps
每秒兆位数
MHz
兆赫兹
M
兆欧
Msps
每秒兆次采样
µA
微安
µF
微法
µH
微亨
文档编号：001-92989 版本 *A
测量单位
µs
微秒
µV
微伏
µW
微瓦
mA
毫安
ms
毫秒
mV
毫伏
nA
纳安
ns
纳秒
nV
纳伏
欧姆
pF
皮法
ppm
百万分率
ps
皮秒
s
秒
sps
每秒采样数
sqrtHz
赫兹平方根
V
伏特
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PSoC® 3：CY8C36 系列数据手册
17. 修订记录
说明标题：PSoC® 3：CY8C36 系列数据手册可编程片上系统 （PSoC®）
文档编号 : 001-92989
ECN
修订版
提交日期
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变更说明
**
4509824 09/22/2014
XZNG
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*A
4769274 05/28/2015
XZNG
本文档版本号为 Rev*A，译自英文版 001-53413 Rev*V。
文档编号：001-92989 版本 *A
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PSoC® 3：CY8C36 系列数据手册
18. 销售、解决方案和法律信息
全球销售和设计支持
赛普拉斯公司拥有一个由办事处、解决方案中心、工厂代表和经销商组成的全球性网络。要找到离您最近的办事处，请访问赛普拉斯
所在地。
PSoC® 解决方案
产品
汽车用产品
cypress.com/go/automotive
cypress.com/go/clocks
时钟与缓冲器
cypress.com/go/interface
接口
照明与电源控制
cypress.com/go/powerpsoc
cypress.com/go/plc
存储器
PSoC
触摸感应产品
USB 控制器
无线 /RF
cypress.com/go/memory
cypress.com/go/psoc
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© 赛普拉斯半导体公司， 2009-2015。此处所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品内嵌的电路外，赛普拉斯半导体公司不对任何其他电路的使用承担任何责任。也不会根据专
利权或其他权利以明示或暗示的方式授予任何许可。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯产品不保证能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于
可能发生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致
的所有风险，并确保赛普拉斯免于因此而受到任何指控。
所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可
者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支
持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。除上述指定的用途外，未经赛普拉斯的明确书面许可，不得对此类源代码进行任何复制、修改、转换、编译或演
示。
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权利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于合理预计可能发生运转异常和故障，并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统
的关键组件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保赛普拉斯免于因此而受到任何指控。
产品使用可能受相应的赛普拉斯软件许可协议限制。
文档编号：001-92989 版本 *A
修订日期 May 28, 2015
CapSense®、 PSoC® 3、 PSoC® 5 和 PSoC® Creator™ 是赛普拉斯半导体公司的商标， PSoC® 是赛普拉斯半导体公司的注册商标。此处引用的所有其他商标或注册商标
归其各自所有者所有。
从赛普拉斯或其获得分许可的其中一个联营公司处购买 I2C 组件，即可根据 Philips I2C 专利权获得一份许可，以便在 I2C 系统中使用这些组件，但前提是
该系统符合 Philips 定义的 I2C 标准规范。
ARM 是 ARM Limited 的注册商标， Keil 和 RealView 是 ARM Limited 的商标。本文件中所介绍的所有产品和公司名称均为其各自所有者的商标。
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