注 文 コ ー ド No. N※6845 N※6845 D0500 LC87F52C8A CMOS LSI FROM128K FROM128K バ イ ト ,RAM4K ,RAM4K バ イ ト 内 蔵 8 ビット 1 チップマイクロコンピュータ 概要 ＬＣ８７Ｆ５２Ｃ８Ａは、最小バスサイクルタイム１００ｎｓで動作するＣＰＵ部を中心にして、１２８Ｋ バイトのフラッシュＲＯＭ（オンボード書き換え可能），４ＫバイトＲＡＭ，高機能１６ビットタイマ／カ ウンタ×２（８ビットタイマに分割可），プリスケーラ付き８ビットタイマ×４，時計用ベースタイマ，自 動転送機能付き同期式ＳＩＯ×２，非同期／同期式ＳＩＯ×１，１２ビットＰＷＭ×２，８ビット１２チャ ネルＡＤコンバータ，高速８ビットパラレルインタフェース，高速クロックカウンタ，システムクロック分 周機能， ２１要因１０ベクタ割り込み機能等を１チップに集積した８ビットマイクロコンピュータです。 特長 ■ フラッシュＲＯＭ ・５Ｖ単一電源でのオンボード書き込み可能。 ・１２８バイト単位でのブロック消去可能。 ・１３１０７１×８ビット（ＬＣ８７Ｆ５２Ｃ８Ａ） ■ 最小バスサイクルタイム ・１００ｎｓ（１０ＭＨｚ） （注）バスサイクルタイムはＲＯＭの読み出し速度を表します。 ■最小命令サイクルタイム ・３００ｎｓ（１０ＭＨｚ） ■ポート ・ノーマル耐圧入出力ポート １ビット単位で入出力指定可能 ２ビット単位で入出力指定可能 ４ビット単位で入出力指定可能 ・ノーマル耐圧入力ポート ・ノーマル耐圧出力ポート ・発振専用ポート ・リセット端子 ・電源端子 Ver.1.02 O1399 ６１（P1n, P2n, P3n, P70∼P73, P8n, PAn, PBn, PCn, S2Pn） １６（PEn, PFn） ８（P0n） ２（XT1, XT2） ２（PWM0, PWM1） ２（CF1, CF2） １（RES#） ８（VSS1∼4, VDD1∼4） D0500 HK IM ◎近藤 No.6845-1/24 LC87F52C8A ■タイマ ・タイマ０：キャプチャレジスタ付きの１６ビットのタイマ／カウンタ モード０：８ビットプログラマブルプリスケーラ付８ビットタイマ（８ビットキャプチャレ ジスタ付）×２チャネル モード１：８ビットプログラマブルプリスケーラ付８ビットタイマ（８ビットキャプチャレ ジスタ付）＋８ビットカウンタ（８ビットキャプチャレジスタ付） モード２：８ビットプログラマブルプリスケーラ付１６ビットタイマ（１６ビットキャプチャレジスタ付） モード３：１６ビットカウンタ（１６ビットキャプチャレジスタ付） ・タイマ１：ＰＷＭ／トグル出力可能な１６ビットのタイマ／カウンタ モード０：８ビットタイマ（トグル出力付）＋８ビットタイマ／カウンタ（トグル出力付） モード１：８ビットＰＷＭ×２チャネル モード２：１６ビットタイマ／カウンタ（トグル出力付）（下位８ビットからもトグル出力 可能） モード３：１６ビットタイマ（トグル出力付）（下位８ビットはＰＷＭとして使用可能） ・タイマ４：６ビットプリスケーラ付８ビットタイマ ・タイマ５：６ビットプリスケーラ付８ビットタイマ ・タイマ６：６ビットプリスケーラ付８ビットタイマ ・タイマ７：６ビットプリスケーラ付８ビットタイマ ・ベースタイマ ①クロックは、サブクロック（３２．７６８ｋＨｚ水晶発振），システムクロック，タイマ０の プリスケーラ出力から選択できる。 ②５種類の時間での割り込み発生が可能。 ■高速クロックカウンタ ① 最高２０ＭＨｚのクロックをカウントできる。（メインクロック１０ＭＨｚ使用時） ② リアルタイム出力 ■ＳＩＯ ・ＳＩＯ０：８ビット同期式シリアルインタフェース ①ＬＳＢ先頭／ＭＳＢ先頭切り替え可能 ②８ビットボーレートジェネレータ内蔵（最大転送クロック周期４／３Ｔｃｙｃ） ③連続自動データ通信（１∼２５６ビット） ・ＳＩＯ１：８ビット非同期／同期式シリアルインタフェース モード０：同期式８ビットシリアルＩＯ（２線式または３線式，転送クロック２∼５１２Ｔｃｙｃ） モード１：非同期シリアルＩＯ（半二重，データ８ビット，ストップビット１，ボーレート８∼２０４ ８ Ｔｃｙｃ） モード２：バスモード１（スタートビット，データ８ビット，転送クロック２∼５１２Ｔｃｙｃ） モード３：バスモード２（スタート検出，データ８ビット，ストップ検出） ・ＳＩＯ２：８ビット同期式シリアルインタフェース ①ＬＳＢ先頭 ②８ビットボーレートジェネレータ内蔵（最大転送クロック周期４／３Ｔｃｙｃ） ③連続自動データ通信（１∼３２バイト） ■ＡＤコンバータ：８ビット×１２チャネル ■ＰＷＭ：周期可変１２ビットＰＷＭ×２チャネル ■パラレルインタフェース ・ＲＳ，ＲＤ＃，ＷＲ＃，ＣＳ０＃∼ＣＳ２＃出力（極性切替可能） ・１Ｔｃｙｃでの読み出し／書き込み可能 ■リモコン受信回路（Ｐ７３／ＩＮＴ３／Ｔ０ＩＮ端子と共用） ・ノイズ除去機能（ノイズ除去フィルタの時定数選択１／３２／１２８Ｔｃｙｃ） ■ウォッチドッグタイマ ・ＲＣ外付けによるウォッチドッグタイマ ・割り込み，リセットの選択可能 No.6845-2/24 LC87F52C8A ■割り込み ・２１要因１０ベクタ ①割り込みは低レベル（Ｌ），高レベル（Ｈ），最高レベル（Ｘ）の３レベルの多重割り込み制御。割り 込み処理中に、同一レベルまたは下位のレベルの割り込み要求が入っても受け付けられません。 ②２つ以上のベクタアドレスへの割り込み要求が同時に発生した場合、レベルの高いものが優先されます。 また、同一レベルでは飛び先ベクタアドレスの小さい方の割り込みが優先されます。 No. ベクタ 選択レベル 割り込み要因 1 00003H X または L INT0 2 0000BH X または L INT1 3 00013H H または L INT2/T0L/INT4 4 0001BH H または L INT3/INT5/ベースタイマ 5 00023H H または L T0H 6 0002BH H または L T1L/T1H 7 00033H H または L SIO0 8 0003BH H または L SIO1/SIO2 9 00043H H または L ADC/T6/T7 10 0004BH H または L ポート 0/T4/T5/PWM0,1 ・優先レベル Ｘ＞Ｈ＞Ｌ ・同一レベルではベクタアドレスの小さいものが優先 ■サブルーチンスタックレベル：最大５１２レベル（スタックはＲＡＭの中に設定） ■高速乗除算命令 ・１６ビット×８ビット ・２４ビット×１６ビット ・１６ビット÷８ビット ・２４ビット÷１６ビット （実行時間： ５Ｔｃｙｃ） （実行時間：１２Ｔｃｙｃ） （実行時間： ８Ｔｃｙｃ） （実行時間：１２Ｔｃｙｃ） ■発振回路 ・ＲＣ発振回路（内蔵） ・ＣＦ発振回路 ・水晶発振回路 ：システムクロック用 ：システムクロック用，Ｒｆ内蔵 ：低速システムクロック用 ■システムクロック分周機能 ・ 低消費電流動作可能 ・ 最小命令サイクルで３００ｎｓ，６００ｎｓ，１．２mｓ，２．４mｓ，４．８m ｓ，９．６mｓ， １９．２mｓ，３８．４mｓ，７６．８mｓの選択が可能（メインクロック１０ＭＨｚ使用時） ■スタンバイ機能 ・ＨＡＬＴモード：命令実行停止，周辺回路動作継続 ①発振の停止は自動的には行いません。 ②システムリセットまたは割り込みの発生により解除。 ・ＨＯＬＤモード：命令実行停止，周辺回路動作停止 ①ＣＦ発振，ＲＣ発振，水晶発振のいずれも自動的に停止します。 ②ＨＯＬＤモードを解除するには次の３つの方法があります。 (1)リセット端子に「Ｌ」レベルを入力する。 (2)ＩＮＴ０，ＩＮＴ１，ＩＮＴ２，ＩＮＴ４，ＩＮＴ５の少なくとも１つの端子に指定されたレベ ルを入力する。 (3)ポート０で割り込み要因が成立する。 No.6845-3/24 LC87F52C8A ・Ｘ’ｔａｌ ＨＯＬＤモード：命令実行停止，ベースタイマ以外の周辺回路動作停止 ①ＣＦ発振，ＲＣ発振は自動的に停止します。 ②水晶発振は突入時の状態を維持します。 ③Ｘ’ｔａｌ ＨＯＬＤモードを解除するには次の４つの方法があります。 (1)リセット端子に「Ｌ」レベルを入力する。 (2)ＩＮＴ０，ＩＮＴ１，ＩＮＴ２，ＩＮＴ４，ＩＮＴ５の少なくとも１つの端子に指定されたレベ ルを入力する。 (3)ポート０で割り込み要因が成立する。 (4)ベースタイマ回路で割り込み要因が成立する。 ■出荷形態 ・ＱＦＰ１００Ｅ ・ＳＱＦＰ１００ ■開発ツール ・エバチップ ：ＬＣ８７６０９５ ・エミュレータ ：ＥＶＡ６２Ｓ＋ＥＣＢ８７６５００/６６００＋ＳＵＢ８７５２００＋ＰＯＤ１００ＱＦＰ ｏｒ ＰＯＤ１００ＳＱＦＰ２ No.6845-4/24 LC87F52C8A VSS2 VDD2 PWM0 PWM1 SI2P3/SCK20 SI2P2/SCK2 63 62 P00 64 P01 65 P02 66 61 60 59 58 57 56 55 54 53 52 51 P03 68 67 P04 71 70 69 P05 72 P06 P26/INT5/T1IN 74 73 P07 P27/INT5/T1IN 75 P20/INT4/T1IN P30 76 P21/INT4/T1IN P31 77 P22/INT4/T1IN P32 78 P23/INT4/T1IN P33 P24/INT5/T1IN P34 P25/INT5/T1IN P35 80 79 PB7/D7 P36 ピン配置図 PB6/D6 81 50 SI2P1/SI2/SB2 PB5/D5 82 49 SI2P0/SO2 PB4/D4 83 48 PF7 PB3/D3 84 47 PF6 PB2/D2 85 46 PF5 PB1/D1 86 45 PF4 PB0/D0 87 44 PF3 VSS3 88 43 PF2 VDD3 89 42 PF1 PC7/A7 90 41 PF0 PC6/A6 91 40 VDD4 PC5/A5 92 39 VSS4 PC4/A4 93 38 PE7 PC3/A3 94 37 PE6 PC2/A2 95 36 PE5 PC1/A1 96 35 PE4 PC0/A0 97 34 PE3 PA0/CS2# 98 33 PE2 PA1/CS1# 99 32 PE1 PA2/CS0# 100 31 PE0 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 PA4/RD# PA5/RS P70/INT0/T0LCP/AN8 P71/INT1/T0HCP/AN9 P72/INT2/T0IN P73/INT3/T0IN RES# XT1/AN10 XT2/AN11 VSS1 CF1 VDD1 P80/AN0 P81/AN1 P82/AN2 P84/AN4 P86/AN6 P87/AN7 P11/SI0/SB0 P12/SCK0 P13/SO1 P14/SI1/SB1 P16/T1PWML P17/T1PWMH/BUZ P15/SCK1 5 P10/SO0 4 P85/AN5 3 P83/AN3 2 CF2 1 PA3/WR# LC87F5200A QIP100 外形図 3151（unit : mm） SANYO : QIP100E No.6845-5/24 P33 P32 P31 P30 P27/INT5/T1IN P26/INT5/T1IN P24/INT5/T1IN P23/INT4/T1IN P22/INT4/T1IN P21/INT4/T1IN P20/INT4/T1IN P07 P06 P04 P03 P02 P01 P00 VSS2 VDD2 PWM0 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 P05 P34 P25/INT5/T1IN P35 LC87F52C8A P36 76 50 PWM1 PB7/D7 77 49 SI2P3/SCK20 PB6/D6 78 48 SI2P2/SCK2 PB5/D5 79 47 SI2P1/SI2/SB2 PB4/D4 80 46 SI2P0/SO2 PB3/D3 81 45 PF7 PB2/D2 82 44 PF6 PB1/D1 83 43 PF5 PB0/D0 84 42 PF4 VSS3 85 41 PF3 VDD3 86 40 PF2 PC7/A7 87 39 PF1 PC6/A6 88 38 PF0 PC5/A5 89 37 VDD4 PC4/A4 90 36 VSS4 PC3/A3 91 35 PE7 PC2/A2 92 34 PE6 PC1/A1 93 33 PE5 PC0/A0 94 32 PE4 PA0/CS2# 95 31 PE3 PA1/CS1# 96 30 PE2 PA2/CS0# 97 29 PE1 PA3/WR# 98 28 PE0 PA4/RD# 99 27 P17/T1PWMH/BUZ PA5/RS 100 26 P16/T1PWML RES# XT1/AN10 XT2/AN11 VSS1 CF1 CF2 VDD1 16 17 18 19 20 21 22 23 24 25 P15/SCK1 P73/INT3/T0IN 15 P14/SI1/SB1 P72/INT2/T0IN 14 P13/SO1 P71/INT1/T0HCP/AN9 13 P12/SCK0 11 12 P11/SI0/SB0 10 P10/SO0 9 P87/AN7 8 P86/AN6 7 P85/AN5 6 P84/AN4 5 P83/AN3 4 P82/AN2 3 P81/AN1 2 P80/AN0 1 P70/INT0/T0LCP/AN8 LC87F5200A SQFP100 外形図 3181B（unit : mm） SANYO : SQFP100 No.6845-6/24 LC87F52C8A QIP 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 NAME PA3/WR# PA4/RD# PA5/RS P70/INT0/T0LCP/AN8 P71/INT1/T0HCP/AN9 P72/INT2/T0IN P73/INT3/T0IN RES# XT1/AN10 XT2/AN11 VSS1 CF1 CF2 VDD1 P80/AN0 P81/AN1 P82/AN2 P83/AN3 P84/AN4 P85/AN5 P86/AN6 P87/AN7 P10/SO0 P11/SI0/SB0 P12/SCK0 P13/SO1 P14/SI1/SB1 P15/SCK1 P16/T1PWML P17/T1PWMH/BUZ PE0 PE1 PE2 PE3 PE4 PE5 PE6 PE7 VSS4 VDD4 PF0 PF1 PF2 PF3 PF4 PF5 PF6 PF7 SI2P0/SO2 SI2P1/SI2/SB2 SQFP 98 99 100 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 QIP 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 NAME SI2P2/SCK2 SI2P3/SCK20 PWM1 PWM0 VDD2 VSS2 P00 P01 P02 P03 P04 P05 P06 P07 P20/INT4/T1IN P21/INT4/T1IN P22/INT4/T1IN P23/INT4/T1IN P24/INT5/T1IN P25/INT5/T1IN P26/INT5/T1IN P27/INT5/T1IN P30 P31 P32 P33 P34 P35 P36 PB7/D7 PB6/D6 PB5/D5 PB4/D4 PB3/D3 PB2/D2 PB1/D1 PB0/D0 VSS3 VDD3 PC7/A7 PC6/A6 PC5/A5 PC4/A4 PC3/A3 PC2/A2 PC1/A1 PC0/A0 PA0/CS2# PA1/CS1# PA2/CS0# SQFP 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 No.6845-7/24 LC87F52C8A システムブロック図 割り込み制御 IR CF RC X’tal フラッシュ ROM クロック ジェネレータ スタンバイ制御 PLA PC SIO0 バスインタフェー ACC SIO1 ポート 0 B レジスタ SIO2 ポート 1 C レジスタ タイマ 0 ポート 3 ALU タイマ 1 ポート 7 タイマ 4 ポート 8 PSW タイマ 5 ADC RAR PWM0 INT0∼3 ノイズ除 RAM PWM1 ポート 2 ベースタイマ INT4,5 パラレルインタフェー スタックポインタ ウォッチドッグタイマ ス タイマ 6 ポート A ポート B タイマ 7 ポート E ポート F No.6845-8/24 LC87F52C8A 端子機能表 端子名 I/O VSS1,VSS2, VSS3,VSS4 VDD1,VDD2, VDD3,VDD4 ポート 0 P00∼P07 - 電源の−端子 なし - 電源の＋端子 なし ・8 ビットの入出力ポート ・4 ビット単位の入出力指定可能 ・4 ビット単位のプルアップ抵抗 ON／OFF 可能 ・HOLD 解除入力 ・ポート 0 割り込み入力 ・8 ビットの入出力ポート ・1 ビット単位の入出力指定可能 ・1 ビット単位のプルアップ抵抗 ON／OFF 可能 ・端子機能 P10 ： SIO0 データ出力 P11 ： SIO0 データ入力／バス入出力 P12 ： SIO0 クロック入出力 P13 ： SIO1 データ出力 P14 ： SIO1 データ入力／バス入出力 P15 ： SIO1 クロック入出力 P16 ： タイマ 1PWML 出力 P17 ： タイマ 1PWMH 出力／ブザー出力 ・8 ビットの入出力ポート ・1 ビット単位の入出力指定可能 ・1 ビット単位のプルアップ抵抗 ON／OFF 可能 ・端子機能 P20∼P23 ： INT4 入力／HOLD 解除入力／タイマ 1 イベント入力 ／タイマ 0L キャプチャ入力／タイマ 0H キャプチャ入力 P24∼P27 ： INT5 入力／HOLD 解除入力／タイマ 1 イベント入力 ／タイマ 0L キャプチャ入力／タイマ 0H キャプチャ入力 インタラプト受付形式 あり I/O ポート 1 P10∼P17 I/O ポート 2 P20∼P27 I/O 機能説明 オプション 立ち上がり 立ち下がり 立ち上がり 立ち下がり INT4 INT5 ポート 3 P30∼P36 I/O ポート 7 P70∼P73 I/O ○ ○ ○ ○ ○ ○ Ｈレベル Ｌレベル × × × × ・7 ビットの入出力ポート ・1 ビット単位の入出力指定可能 ・1 ビット単位のプルアップ抵抗 ON／OFF 可能 ・4 ビットの入出力ポート ・1 ビット単位の入出力指定可能 ・1 ビット単位のプルアップ抵抗 ON／OFF 可能 ・端子機能 P70 ： INT0 入力／HOLD 解除入力／タイマ 0L キャプチャ入力 ／ウォッチドッグタイマ用出力 P71 ： INT1 入力／HOLD 解除入力／タイマ 0H キャプチャ入力 P72 ： INT2 入力／HOLD 解除入力／タイマ 0 イベント入力 ／タイマ 0L キャプチャ入力 P73 ： INT3 入力（ノイズフィルタ付入力）／タイマ 0 イベント入力 ／タイマ 0H キャプチャ入力 インタラプト受付形式 立ち上がり 立ち下がり 立ち上がり 立ち下がり INT0 ○ ○ INT1 ○ ○ INT2 ○ ○ INT3 ○ ○ ・AD 変換入力ポート：AN8(P70)，AN9(P71) × × ○ ○ Ｈレベル Ｌレベル ○ ○ × × ○ ○ × × あり あり あり なし (次ページへ) No.6845-9/24 LC87F52C8A 端子名 I/O ポート 8 P80∼P87 I/O ポート A PA0∼PA5 I/O ポート B PB0∼PB7 I/O ポート C PC0∼PC7 I/O ポート E PE0∼PE7 I/O ポート F PF0∼PF7 I/O SIO2 ポート SI2P0 ∼SI2P3 I/O PWM0 PWM1 RES O O I XT1 I XT2 I/O CF1 CF2 I O 機能説明 ・8 ビットの入出力ポート ・1 ビット単位の入出力指定可能 ・兼用機能 P80∼P87 ： AD 変換入力ポート ・6 ビットの入出力ポート ・1 ビット単位の入出力指定可能 ・1 ビット単位のプルアップ抵抗 ON／OFF 可能 ・兼用機能 PA0 ： パラレルインタフェースの CS2#出力 PA1 ： パラレルインタフェースの CS1#出力 PA2 ： パラレルインタフェースの CS0#出力 PA3 ： パラレルインタフェースの WR#出力 PA4 ： パラレルインタフェースの RD#出力 PA5 ： パラレルインタフェースの RS 出力 ・8 ビットの入出力ポート ・1 ビット単位の入出力指定可能 ・1 ビット単位のプルアップ抵抗 ON／OFF 可能 ・兼用機能 PB0∼PB7 ： パラレルインタフェースのデータ入出力／アドレス出力 ・8 ビットの入出力ポート ・1 ビット単位の入出力指定可能 ・1 ビット単位のプルアップ抵抗 ON／OFF 可能 ・兼用機能 PC0∼PC7 ： パラレルインタフェースのアドレス出力 ・8 ビットの入出力ポート ・2 ビット単位の入出力指定可能 ・1 ビット単位のプルアップ抵抗 ON／OFF 可能 ・8 ビットの入出力ポート ・2 ビット単位の入出力指定可能 ・1 ビット単位のプルアップ抵抗 ON／OFF 可能 ・4 ビットの入出力ポート ・1 ビット単位の入出力指定可能 ・兼用機能 SI2P0 ： SIO2 データ出力 SI2P1 ： SIO2 データ入力／バス入出力 SI2P2 ： SIO2 クロック入出力 SI2P3 ： SIO2 クロック出力 PWM0 出力ポート PWM1 出力ポート リセット端子 ・32.768kHz 水晶発振子用入力端子 ・兼用機能 AN10 ： AD 変換入力ポート 汎用入力ポート 使用しない場合は VDD1 に接続してください。 ・32.768kHz 水晶発振子用出力端子 ・兼用機能 AN11 ： AD 変換入力ポート 汎用入力ポート 使用しない場合は発振仕様にして、オープンにしてください。 セラミック発振子用入力端子 セラミック発振子用出力端子 オプション なし あり あり あり なし なし なし なし なし なし なし なし なし なし No.6845-10/24 LC87F52C8A ポート出力形態 ポート出力形態とプルアップ抵抗の有無を以下に示します。 なお、入力ポートでのデータの読み込みは、ポートが出力モード時でも可能です。 オプション 切替単位 オプション 種類 P00∼P07 1 ビット単位 P10∼P17 P20∼P27 P30∼P36 PA0∼PA5 PB0∼PB7(注) PC0∼PC7 PE0∼PE7 PF0∼PF7(注) P70 P71∼P73 P80∼P87 SI2P0,SI2P2 SI2P3 PWM0,PWM1 SI2P1 1 ビット単位 1 2 1 2 CMOS Nch-オープンドレイン CMOS Nch-オープンドレイン プログラマブル（注１） なし プログラマブル プログラマブル 1 ビット単位 1 2 CMOS Nch-オープンドレイン プログラマブル プログラマブル - なし CMOS プログラマブル - なし なし なし なし Nch-オープンドレイン CMOS Nch-オープンドレイン CMOS プログラマブル プログラマブル なし なし - なし なし - なし なし CMOS(通常ポート選択時) Nch-オープンドレイン (SIO2 データ選択時) 入力専用 32.768kHz 水晶発振子用出力 ポート名 XT1 XT2 注１ 出力形式 プルアップ抵抗 なし なし ポート０のプログラマブルプルアップ抵抗は、４ビット単位（Ｐ００∼０３，Ｐ０４∼０７）の制御に なります。 （注）パラレルインタフェースモードの時、ＰＢ０∼ＰＢ７はオプションに関係なく、出力形式がＣＭＯＳと なります。 ※１ ＶＤＤ１端子に入るノイズを小さくし、バックアップ時間を長くするために、次のように接続してください。 ＶＳＳ１端子とＶＳＳ２端子とＶＳＳ３端子は必ず電気的にショートしてください。 （例１）ＨＯＬＤモードでバックアップ時、ポート出力の‘Ｈ’レベルはバックアップ用コンデンサより LSI 供給されます。 VDD1 電源 バックアップ VDD2 VDD3 VDD4 VSS1 VSS2 VSS3 VSS4 （例２）ＨＯＬＤモードバックアップ時、ポートの‘Ｈ’レベル出力は保持されず不定となります。 LSI VDD1 電源 バックアップ VDD2 VDD3 VDD4 VSS1 VSS2 VSS3 VSS4 No.6845-11/24 LC87F52C8A 1. 絶対最大定格／Ta=25℃，VSS1=VSS2=VSS3=VSS4=0V 項目 記号 最大電源電圧 VDDMAX 入力電圧 出力電圧 入出力電圧 VI(1) VO(1) VIO(1) 高レベル出力電流 ピーク出力 電流 合計出力 電流 低レベル出力電流 ピーク出力 電流 合計出力 電流 IOPH(1) IOPH(2) ΣIOAH(1) ΣIOAH(2) ΣIOAH(3) ΣIOAH(4) ΣIOAH(5) ΣIOAH(6) ΣIOAH(7) IOPL(1) IOPL(2) IOPL(3) ΣIOAL(1) ΣIOAL(2) ΣIOAL(3) 許容消費電力 ΣIOAL(4) ΣIOAL(5) ΣIOAL(6) ΣIOAL(7) ΣIOAL(8) Pdmax 動作周囲温度 保存周囲温度 Topg Tstg 適用端子・備考 VDD1,VDD2, VDD3,VDD4 XT1,XT2,CF1 PWM0,PWM1 ﾎﾟｰﾄ 0,1,2 ﾎﾟｰﾄ 3,7,8 ﾎﾟｰﾄ A,B,C,E,F SI2P0∼SI2P3 PWM0,PWM1 ﾎﾟｰﾄ 0,1,2,3 ﾎﾟｰﾄ A,B,C,E,F SI2P0∼SI2P3 PWM0,PWM1 P71∼P73 P71∼P73 ﾎﾟｰﾄ 1 PWM0,PWM1 ﾎﾟｰﾄ 3 SI2P0∼SI2P3 ﾎﾟｰﾄ 0,2 ﾎﾟｰﾄ B ﾎﾟｰﾄ A,C ﾎﾟｰﾄ E ﾎﾟｰﾄ F P02∼P07 ﾎﾟｰﾄ 1,2,3 ﾎﾟｰﾄ A,B,C,E,F SI2P0∼SI2P3 PWM0,PWM1 P00,P01 ﾎﾟｰﾄ 7,8 ﾎﾟｰﾄ 7 ﾎﾟｰﾄ 8 ﾎﾟｰﾄ 1 PWM0,PWM1 ﾎﾟｰﾄ 3 SI2P0∼SI2P3 ﾎﾟｰﾄ 0,2 ﾎﾟｰﾄ B ﾎﾟｰﾄ A,C ﾎﾟｰﾄ E ﾎﾟｰﾄ F QIP100E SQFP100 条件 VDD1=VDD2=VDD3 =VDD4 VDD[V] 規格 min. typ. max. unit -0.3 ∼ +6.5 V -0.3 -0.3 -0.3 ∼ ∼ ∼ VDD+0.3 VDD+0.3 VDD+0.3 CMOS 出力選択 適用 1 端子当り -10 適用 1 端子当り 適用全端子合計 適用全端子合計 -5 -5 -30 適用全端子合計 適用全端子合計 適用全端子合計 適用全端子合計 適用全端子合計 適用 1 端子当り -20 -20 -20 -20 -20 mA 20 適用 1 端子当り 適用 1 端子当り 適用全端子合計 適用全端子合計 適用全端子合計 30 5 15 15 50 適用全端子合計 適用全端子合計 適用全端子合計 適用全端子合計 適用全端子合計 Ta=-20∼+70℃ 70 40 40 40 40 350 -20 -55 ∼ ∼ 70 125 mW ℃ No.6845-12/24 LC87F52C8A 2. 許容動作条件／Ta=-20∼+70℃，VSS1=VSS2=VSS3=VSS4=0V 項目 記号 適用端子・備考 動作電源電圧 VDD(1) VDD1=VDD2=VDD3 =VDD4 メモリ保持 電源電圧 高レベル 入力電圧 VHD VDD1=VDD2=VDD3 =VDD4 ﾎﾟｰﾄ 1,2 SI2P0∼3 P71∼P73 P70 のポート入力 ／割り込み側 ﾎﾟｰﾄ 0,8,3 ﾎﾟｰﾄ A,B,C,E,F ﾎﾟｰﾄ 70 の ｳｫｯﾁﾄﾞｯｸﾞﾀｲﾏ側 XT1,XT2,CF1,RES# VIH(1) VIH(2) VIH(3) VIH(4) 低レベル 入力電圧 VIL(1) VIL(2) VIL(5) VIL(6) 命令サイクル タイム tCYC 外部システム クロック周波数 FEXCF(1) 条件 CF1 max. unit 5.5 5.5 V 2.0 5.5 2.5∼5.5 0.3VDD +0.7 VDD 2.5∼5.5 0.3VDD +0.7 0.9VDD VDD 2.5∼5.5 0.75VDD VDD 0.294ms≦tCYC≦200ms 0.588ms≦tCYC≦200ms FROM オンボート書き込 みは除く HOLD モード時 RAM,レジスタ保持 2.5∼5.5 ﾎﾟｰﾄ 1,2 SI2P0∼3 P71∼P73 P70 のポート入力 ／割り込み側 ﾎﾟｰﾄ 0,8,3 ﾎﾟｰﾄ A,B,C,E,F ﾎﾟｰﾄ 70 の ｳｫｯﾁﾄﾞｯｸﾞﾀｲﾏ側 XT1,XT2,CF1,RES# FROM オンボート書き込 みは除く ･CF2 端子オープン ･システムクロック 分周 1/1 ･外部システムクロック の DUTY50±5% ･CF2 端子オープン ･システムクロック 分周 1/1 ･外部システムクロック の DUTY50±5% ･CF2 端子オープン ･システムクロック 分周 1/2 ･CF2 端子オープン ･システムクロック 分周 1/2 規格 min. 4.5 2.5 VDD[V] typ. VDD 2.5∼5.5 VSS 0.1VDD +0.4 2.5∼5.5 VSS 2.5∼5.5 VSS 2.5∼5.5 VSS 0.15VDD +0.4 0.8VDD -1.0 0.25VDD 4.5∼5.5 2.5∼5.5 0.294 0.588 200 200 ms 4.5∼5.5 0.1 10 MHz 2.5∼5.5 0.1 5 4.5∼5.5 0.2 20.4 2.5∼5.5 0.1 10 （注１）発振定数は表１，２参照のこと。 （注２）フラッシュＲＯＭへのオンボード書き込みは、ＶＤＤ≧４．５Ｖとすること。 No.6845-13/24 LC87F52C8A 3. 電気的特性／Ta=-20∼+70℃，VSS1=VSS2=VSS3=VSS4=0V 項目 高レベル入力電流 低レベル入力電流 高レベル出力電圧 記号 IIH(1) 適用端子・備考 IIH(2) ﾎﾟｰﾄ 0,1,2 ﾎﾟｰﾄ 3,7,8 ﾎﾟｰﾄ A,B,C SI2P0∼SI2P3 RES# PWM0,PWM1 XT1,XT2 IIH(3) CF1 IIL(1) IIL(2) ﾎﾟｰﾄ 0,1,2 ﾎﾟｰﾄ 3,7,8 ﾎﾟｰﾄ A,B,C,E,F SI2P0∼SI2P3 RES# PWM0,PWM1 XT1,XT2 IIL(3) CF1 VOH(1) ﾎﾟｰﾄ 0,1,2,3 ﾎﾟｰﾄ B,C,E,F SI2P0∼SI2P3 PWM0,PWM1 ﾎﾟｰﾄ A VOH(2) VOH(3) VOH(4) 低レベル出力電圧 条件 VDD[V] 規格 min. typ. 出力ディセーブル 2.5∼5.5 プルアップ抵抗オフ VIN=VDD (出力 Tr.のオフリーク 電流を含む) 入力ポート仕様時 VIN=VDD VIN=VDD max. unit 1 mA 2.5∼5.5 1 2.5∼5.5 15 2.5∼5.5 出力ディセーブル プルアップ抵抗オフ VIN=VSS (出力 Tr.のオフリーク 電流を含む) -1 入力ポート仕様時 VIN=VSS VIN=VSS 2.5∼5.5 -1 2.5∼5.5 -15 IOH=-1.0mA 4.5∼5.5 VDD-1 IOH=-0.1mA 2.5∼5.5 VDD-0.5 IOH=-5.0mA 4.5∼5.5 VDD-1 IOH=-0.4mA 2.5∼5.5 VDD-0.5 VDD-1 V VOH(5) ﾎﾟｰﾄ 71,72,73 IOH=-0.4mA 4.5∼5.5 VOL(1) ﾎﾟｰﾄ 0,1,2,3 ﾎﾟｰﾄ B,C,E,F SI2P0∼SI2P3 PWM0,PWM1 IOL=10mA 4.5∼5.5 1.5 IOL=1.6mA 4.5∼5.5 0.4 IOL=1mA 2.5∼5.5 0.4 VOL(2) VOL(3) VOL(4) P00,P01 IOL=30mA 4.5∼5.5 1.5 VOL(5) ﾎﾟｰﾄ 7,8 IOL=1mA 2.5∼5.5 0.4 ﾎﾟｰﾄ A IOL=15mA 4.5∼5.5 1.5 IOL=2mA 2.5∼5.5 0.4 VOH=0.9VDD 2.5∼5.5 VOL(6) VOL(7) VOL(8) プルアップ抵抗 Rpu ヒステリシス電圧 VHIS 端子容量 CP ﾎﾟｰﾄ 0,1,2,3 ﾎﾟｰﾄ 7 ﾎﾟｰﾄ A,B,C,E,F RES# ﾎﾟｰﾄ 1 ﾎﾟｰﾄ 2 ﾎﾟｰﾄ 7 SIP0∼SIP3 全端子 被測定端子以外 VIN=VSS f=1MHz Ta=25℃ 15 40 70 kW 2.5∼5.5 0.1VDD V 2.5∼5.5 10 pF No.6845-14/24 LC87F52C8A 4. シリアル入出力特性／Ta=-20∼+70℃，VSS1=VSS2=VSS3=VSS4=0V 適用端子 ・備考 入力クロック シリアルクロック 規格 min. 2.5∼5.5 2 記号 周期 tSCK(1) 低レベル パルス幅 tSCKL(1) 1 tSCKLA(1) 1 tSCKH(1) 1 tSCKHA(1) 3(SIO0) 5(SIO2) 2 高レベル パルス幅 SCK0(P12), SI2P2 条件 VDD[V] 項目 図 6 参照 出力クロック 周期 tSCK(2) 低レベル パルス幅 高レベル パルス幅 周期 tSCKL(2) 1 tSCKH(2) 1 低レベル パルス幅 tSCKL(3) tSCK(3) SCK1(P15) SCK0(P12), SI2P2 SI2P3 ･CMOS 出力選択時 ･図 6 参照 2.5∼5.5 2.5∼5.5 unit tCYC 1/2 tSCK 3/4 1 tSCKH(3) 1/2 tSCKHA(2) SCK0(P12) SIO0 の場合 SI2P2,SI2P3 SIO2 の場合 ･CMOS 出力選択時 ･図 6 参照 2 7/4 シリアル入力 シリアル出力 周期 tSCK(4) 低レベル パルス幅 高レベル パルス幅 データセット アップ時間 tSCKL(4) 1/2 tSCKH(4) 1/2 デ ー タホールド 時間 thDI 出力遅延時間 tdD0 tsDI max. 4/3 SCK0(P12) SIO0 の場合 SI2P2,SI2P3 SIO2 の場合 tSCKLA(2) 高レベル パルス幅 図 6 参照 typ. SCK1(P15) 2.5∼5.5 SB0(P11), SB1(P14), SI2P1, SI0, SI1 ･SI0CLK の立ち上がり に対して規定する ･図 6 参照 2.5∼5.5 SO0(P10), SO1(P13), SB0(O11), SB1(P14), SI2P0, SI2P1 ･SI0CLK の立ち下がり 2.5∼5.5 に対して規定する ･オープンドレイン出力 時は出力変化開始まで の時間として規定する ･図 6 参照 2 tCYC tSCK ms 0.03 0.03 1/3tCYC +0.05 No.6845-15/24 LC87F52C8A 5. パラレル入出力特性／Ta=-20∼+70℃，VSS1=VSS2=VSS3=VSS4=0V 注意: ＲＳ，ＷＲ＃，ＲＤ＃，ＣＳ＃として使用するポートＡ端子は、オプションでＣ−ＭＯＳ形式を選択 してください。 パラレル入出力タイミング波形図８，図９を参照してください。 項目 ライトサイクル， リードサイクル アドレス セットアップ時間 記号 適用端子・備考 条件 tC(1) 規格 min. 2.5∼5.5 5 ns 2.5∼5.5 tCYC & ns 2.5∼5.5 1/6tCYC -15ns 1/6tCYC -15ns 1/3tCYC -15ns 1/3tCYC -15ns 2/3tCYC -15ns 0 2.5∼5.5 1/6tCYC 2.5∼5.5 0 tCYC & ns ns 2.5∼5.5 1/6tCYC 2.5∼5.5 0 WR#(PA3) 2.5∼5.5 tWRH(2) WR#(PA3) 2.5∼5.5 tWRL(1) WR#(PA3) 2.5∼5.5 tWRL(2) WR#(PA3) 2.5∼5.5 1/6tCYC -5ns 2/3tCYC -5ns 1/6tCYC -5ns 1/3tCYC -5ns 1/6 tCYC 2/3 tCYC 1/6 tCYC 1/3 tCYC tRDH(1) RD#(PA4) 2.5∼5.5 tRDH(2) RD#(PA4) 2.5∼5.5 tRDL(1) RD#(PA4) 2.5∼5.5 tRDL(2) RD#(PA4) 2.5∼5.5 1/6tCYC -5ns 1/3tCYC -5ns 1/3tCYC -5ns 1/2tCYC -5ns 1/6 tCYC 1/3 tCYC 1/3 tCYC 1/2 tCYC tdDT(1) RD#(PA4),PB0∼PB7 tdDT(2) RD#(PA4),PB0∼PB7 入力データ セットアップ時間 tsDTR(1) RD#(PA4),PB0∼PB7 入力データ ホールド時間 thDTR(1) RD#(PA4),PB0∼PB7 RS ホールド時間 RD#(PA4),PC0∼PC7 thA(2) WR#(PA3),PC0∼PC7 tsRS(1) tsRS(2) WR#(PA3),RS(PA5), CS#(PAX) RD#(PA4),RS(PA5) RD#の変化から アドレスの変化まで WR#の変化から アドレスの変化まで RS,CS#の変化から WR#の変化まで RS の変化から RD#の変化まで tsRS(3) RD#(PA4),RS(PA5) tsCS(1) RD#(PA4),CS#(PAX) tsCS(2) WR#(PA3),CS#(PAX) thRS(1) WR#(PA3),RS(PA5) thRS(2) thCS(1) RD#(PA4),RS(PA5), CS#(PAX) RD#(PA4),RS(PA5), CS#(PAX) RD#(PA4),RS(PA5) thCS(2) WR#(PA3),RS(PA5) tWRH(1) unit tCYC 2.5∼5.5 CS# セットアップ時間 thA(1) max. tCYC & ns RS セットアップ時間 アドレスの確定から 制御信号の変化まで tsA(2) ･WR#(PA3),PB0∼PB7 ･RD#(PA4),PC0∼PC7 RD#(PA4),PC0∼PC7 typ. 1 2.5∼5.5 1/3tCYC -30ns 2/3tCYC -30ns 1/6tCYC アドレス ホールド時間 tsA(1) VDD[V] thRS(3) CS# ホールド時間 WR# ’H’パルス幅 WR# ’L’パルス幅 RD# ’H’パルス幅 RD# ’L’パルス幅 ライトデータ 許容ディレイ 2.5∼5.5 2.5∼5.5 2.5∼5.5 2.5∼5.5 CS#の変化から RD#の変化まで CS#の変化から WR#の変化まで WR#の変化から RS の変化まで RD#の変化から RS,CS#の変化まで RD#の変化から CS#の変化まで WR#の変化から CS#の変化まで RD#の立ち下がりから 入力データの確定まで の許容時間 注1 入力データの確定から RD#の立ち上がりまで の時間 注2 RD#の立ち上がりから 入力データの保持必要 時間 2.5∼5.5 2.5∼5.5 ns tCYC & ns ns tCYC & ns 1/6tCYC -15ns 1/3tCYC -15ns 2.5∼5.5 2.5∼5.5 tCYC & ns 2.5∼5.5 40 ns 2.5∼5.5 0 ns (次ページへ) No.6845-16/24 LC87F52C8A 項目 記号 適用端子・備考 出力データ セットアップ時間 出力データ セットアップ時間 出力データ ホールド時間 tsDTW(1) RD#(PA4),PB0∼PB7 tsDTW(2) RD#(PA4),PB0∼PB7 thDTW(1) RD#(PA4),PB0∼PB7 thDTW(2) 条件 VDD[V] 出力データの確定から 2.5∼5.5 WR#の立ち上がりまで の時間 2.5∼5.5 WR#の立ち上がりから 2.5∼5.5 出力データの保持時間 規格 min. typ. max. unit tCYC & ns 1/3tCYC -30ns 1/3tCYC -30ns 0 ns 0 2.5∼5.5 注１：ＬＯＷの不正データがなくなるまでの時間 注２：ｔＲＤＬ（１）-ｔｄＤＴ（１）の期間は、ＬＯＷの不正データは出力されない。 6. パルス入力条件／Ta=-20∼+70℃，VSS1=VSS2=VSS3=VSS4=0V VDD[V] 規格 min. ･割り込み要因フラグを セットできる。 ･タイマ 0,1 へのイベント 入力ができる。 2.5∼5.5 1 ･割り込み要因フラグを セットできる。 ･タイマ 0 へのイベント 入力ができる。 ･割り込み要因フラグを セットできる。 ･タイマ 0 へのイベント 入力ができる。 ･割り込み要因フラグを セットできる。 ･タイマ 0 へのイベント 入力ができる。 リセットできる。 2.5∼5.5 2 2.5∼5.5 64 2.5∼5.5 256 2.5∼5.5 200 項目 記号 適用端子・備考 条件 高・低レベル パルス幅 tPIH(1) tPIL(1) INT0(P70), INT1(P71), INT2(P72), INT4(P20∼P23), INT5(P24∼P27) ノイズ除去フィルタ の時定数が 1/1 の 場合の INT3(P73) tPIH(2) tPIL(2) tPIH(3) tPIL(3) ノイズ除去フィルタ の時定数が 1/32 の 場合の INT3(P73) tPIH(4) tPIL(4) ノイズ除去フィルタ の時定数が 1/128 の 場合の INT3(P73) tPIL(5) RES# typ. max. unit tCYC ms 7. AD 変換特性／Ta=-20∼+70℃，VSS1=VSS2=VSS3=VSS4=0V 項目 分解能 絶対精度 変換時間 記号 N ET TCAD 適用端子 ・備考 AN0(P80) ∼AN8(P70) AN9(P71) AN10(XT1) AN11(XT2) 条件 (注 2) AD 変換時間=32×tCYC (ADCR2=0 の時) (注 3) AD 変換時間=64×tCYC (ADCR2=1 の時) (注 3) アナログ入力 電圧範囲 アナログポート 入力電流 VAIN IAINH IAINL VAIN=VDD VAIN=VSS VDD[V] 規格 min. 3.0∼5.5 3.0∼5.5 3.0∼5.5 max. 8 15.10 (tCYC= 0.588ms) 15.10 3.0∼5.5 (tCYC= 0.294ms) 3.0∼5.5 VSS 3.0∼5.5 3.0∼5.5 typ. ±1.5 97.92 (tCYC= 3.06ms) 97.92 (tCYC= 1.53ms) VDD 1 unit bit LSB ms V mA -1 （注３）絶対精度は量子化誤差（±１／２ＬＳＢ）を除く。 （注４）変換時間は変換をスタートさせる命令が出てからアナログ入力値に対する完全なデジタル変換値がレ ジスタに設定されるまでの時間をいう。 No.6845-17/24 LC87F52C8A 8. 消費電流特性／Ta=-20+70℃，VSS1=VSS2=VSS3=VSS4=0V 項目 通常動作時 消費電流 (注 4) 記号 IDDOP(1) 適用端子 ・備考 VDD1 =VDD2 =VDD3 =VDD4 IDDOP(2) IDDOP(3) IDDOP(4) IDDOP(5) IDDOP(6) IDDOP(7) HALT モード 消費電流 (注 4) IDDOP(8) IDDHALT(1) VDD1 =VDD2 =VDD3 =VDD4 IDDHALT(2) IDDHALT(3) IDDHALT(4) IDDHALT(5) IDDHALT(6) IDDHALT(7) HOLD モード 消費電流 IDDHALT(8) IDDHOLD(1) 時計 HOLD モード IDDHOLD(2) 消費電流 VDD1 VDD1 条件 規格 min. typ. max. unit 4.5∼5.5 18 35 mA 2.5∼5.5 18 35 4.5∼5.5 7 15 2.5∼4.5 4.5∼5.5 ･FmCF=0Hz（発振停止） ･FmX’tal=32.768kHz 水晶発振時 ･ｼｽﾃﾑｸﾛｯｸは内蔵 RC 発振 2.5∼4.5 ･FmCF=0Hz（発振停止） 4.5∼6.0 ･FmX’tal=32.768kHz 水晶発振時 ･ｼｽﾃﾑｸﾛｯｸは 32.768kHz 側 ･内蔵 RC 発振は停止 2.5∼4.5 6 6 11 9 3 5 6 7 4.5∼5.5 3 6 5 12 4.5∼5.5 7 14 4.5∼5.5 3.3 4 2.5∼4.5 ･HALT モード 4.5∼5.5 ･FmCF=0Hz（発振停止） ･FmX’tal=32.768kHz 水晶発振時 ･ｼｽﾃﾑｸﾛｯｸは内蔵 RC 発振 2.5∼4.5 ･HALT モード 4.5∼5.5 ･FmCF=0Hz（発振停止） ･FmX’tal=32.768kHz 水晶発振時 ･ｼｽﾃﾑｸﾛｯｸは 32.768kHz 側 ･内蔵 RC 発振は停止 2.5∼4.5 HOLD モード 2.5∼5.5 ･CF1=VDD またはオープン (外部クロック時) 時計 HOLD モード 2.5∼5.5 ･CF1=VDD またはオープン (外部クロック時) ･FmX’tal=32.768kHz 水晶発振時 1.2 1 3.2 1.5 0.4 60 1 150 16 0.01 72 25 mA 35 100 mA ･FmCF=10MHz セラミック発振時 ･FmX’tal=32.768kHz 水晶発振時 ･システムクロックは 10MHz 側 ･内蔵 RC 発振は停止 ･1/1 分周時 ･CF1=20MHz 外部クロック ･FmX’tal=32.768kHz 水晶発振時 ･システムクロックは CF1 側 ･内蔵 RC 発振は停止 ･1/2 分周時 ･FmCF=5MHz セラミック発振時 ･FmX’tal=32.768kHz 水晶発振時 ･ｼｽﾃﾑｸﾛｯｸは 5MHz 側 ･内蔵 RC 発振は停止 HALT モード ･FmCF=10MHz セラミック発振時 ･FmX’tal=32.768kHz 水晶発振時 ･システムクロックは 10MHz 側 ･内蔵 RC 発振は停止 ･1/1 分周時 ･CF1=20MHz 外部クロック ･FmX’tal=32.768kHz 水晶発振時 ･システムクロックは CF1 側 ･内蔵 RC 発振は停止 ･1/2 分周時 ･HALT モード ･FmCF=5MHz セラミック発振時 ･FmX’tal=32.768kHz 水晶発振時 ･ｼｽﾃﾑｸﾛｯｸは 5MHz 側 ･内蔵 RC 発振は停止 VDD[V] mA （注４）消費電流は出力Ｔｒ．および内蔵プルアップ抵抗に流れる電流を含まない。 No.6845-18/24 LC87F52C8A 9. F-ROM 書き込み特性／Ta=+10∼+55℃, VSS1=VSS2=VSS3=VSS4=0V 項目 オンボード 書き込み電流 書き込み時間 記号 IDDFW(1) tFW(1) 適用端子 ・備考 VDD1 条件 ･128 バイト書き込み ･消去電流も含む ･128 バイト書き込み ･消去動作も含む ･128 バイトのデータを そろえる時間は除く VDD[V] 規格 min. typ. max. unit 4.5∼5.5 30 65 mA 4.5∼5.5 4.2 7.0 mS No.6845-19/24 LC87F52C8A メイン・システム・クロック発振回路特性例 メイン・システム・クロック発振回路特性例は、弊社指定の発振特性評価用基板を用いて、発振子メーカに よって安定に発振することを確認された回路定数と、この回路定数を外付けしたときの特性例です。 表１ セラミック発振子を使用したメイン・システム・クロック発振回路特性例 公称周波数 メーカ名 回路定数 発振子名 C1 C2 Rd1 動作電圧 範囲 発振安定時間 typ 備考 max CSA10.0MTZ 33pF 33pF 0W 4.5∼6.0V 0.05ms 0.50ms CST10.0MTW (30pF) (30pF) 0W 4.5∼6.0V 0.05ms 0.50ms C1,C2 内蔵品 33pF 33pF 0W 4.5∼6.0V 0.05ms 0.50ms 京セラ KBR-10.0M CSA4.00MG 33pF 33pF 0W 2.5∼6.0V 0.05ms 0.50ms 村田製作所 4MHz CST4.00MGW (30pF) (30pF) 0W 2.5∼6.0V 0.05ms 0.50ms C1,C2 内蔵品 京セラ KBR-4.0MSA 33pF 33pF 0W 2.5∼6.0V 0.05ms 0.50ms 発振安定時間は、ＶＤＤが動作電圧下限を上回ってから、発振が安定するまでに必要な時間です。（図４参照） 村田製作所 10MHz サブ・システム・クロック発振回路特性例 サブ・システム・クロック発振回路特性例は、弊社指定の発振特性評価用基板を用いて、発振子メーカに よって安定に発振することを確認された回路定数と、この回路定数を外付けしたときの特性例です。 表２ 水晶発振子を使用したサブ・システム・クロック発振回路特性例 回路定数 公称周波数 メーカ名 発振子名 動作電圧範囲 発振安定時間 備考 C3 C4 Rf Rd2 typ max 32.768kHz ｾｲｺｰｴﾌﾟｿﾝ C-002Rx 12pF 15pF OPEN 360kW 2.5∼6.0V 1 3 発振安定時間は、サブクロック発振回路を開始させる命令を実行後、発振が安定するまでに必要な時間と、 ＨＯＬＤモードを解除後、発振が安定するまでに必要な時間です。（図４参照） (注意) ・ 回路パターンの影響を受けるので、発振に関わる部品はできるだけパターン長を伸ばさないように 近くに配置すること。 CF1 CF2 XT1 XT2 Rd1 CF C1 C2 Rf Rd2 C4 C3 X’tal 図１ ＣＦ発振回路 図２ ＸＴ発振回路 0.5VDD 図３ ＡＣタイミング測定点 No.6845-20/24 LC87F52C8A VDD 電源 動作 VDD 下限 0V リセット時間 RES# 内蔵 RC 発振 tmsCF CF1,CF2 tmsXtal XT1,XT2 動作モード 不定 リセット 命令実行 リセット時間と発振安定時間 HOLD 解除信号 HOLD 解除信号なし HOLD 解除信号 VALID 内蔵 RC 発振 tmsCF CF1,CF2 tmsXtal XT1,XT2 状態 HOLD HALT ＨＯＬＤ解除信号と発振安定時間 図４ 発振安定時間 No.6845-21/24 LC87F52C8A VDD RRES （注意） 電源が動作電圧の下限を上回ってから、 ２００ms の期間リセットがかかるように ＣＲＥＳ，ＲＲＥＳの値を決めること。 RES# CRES 図５ リセット回路 SI0CLK: DATAIN: DI0 DI1 DI2 DI3 DI4 DI5 DI6 DI7 DI8 DATAOUT: DO0 DO1 DO2 DO3 DO4 DO5 DO6 DO7 DO8 データ RAM 転送期間 (SIO0,2 のみ) tSCK tSCKL tSCKH SI0CLK: tsDI thDI DATAIN: tdDO DATAOUT: データ RAM 転送期間 (SIO0,2 のみ) tSCKLA tSCKHA SI0CLK: tsDI thDI DATAIN: tdDO DATAOUT: 図６ シリアル入出力波形 tPIL tPIH 図７ パルス入力タイミング波形 No.6845-22/24 LC87F52C8A ・パラレル入出力タイミング波形：間接指定リードモード tC(1) リードサイクル ADR/DATA: addr tsA(1) CS#: tsRS(1) thRS(1) RS: tWRH(1) tWRL(1) tsRS(2) tRDL(1) thRS(2) WR#: tRDH(1) tsDTR(1) RD#: Td DT(1) thDTR(1) H DATAin: data 注意：ＲＳ, ＷＲ＃, ＲＤ＃, ＣＳ＃として使用するポートＡ端子は、オプションでＣ−ＭＯＳ形式を 選択してください。 ・パラレル入出力タイミング波形：間接指定ライトモード tC(1) ライトサイクル ADR/DATA: data addr tsA(1) thDTW(1) CS#: tsRS(1) thRS(3) thRS(1) RS: tWRH(1) tWRL(1) tsRS(3) tsDTW(1) WR#: tWRL(2) RD#: DATAin: 注意：ＲＳ, ＷＲ＃, ＲＤ＃, ＣＳ＃として使用するポートＡ端子は、オプションでＣ−ＭＯＳ形式を 選択してください。 図８ 間接モードパラレル入出力タイミング波形 No.6845-23/24 LC87F52C8A ・パラレル入出力タイミング波形：直接指定リードモード tC(1) リードサイクル addr ADR: tsA(1) thA(1) tsCS(1) thCS(1) CS#: DATA: tRDL(2) WR#: tsDTR(1) tRDH(2) RD#: thDTR(1) tdDT(2) DATAin: H data 注意：ＲＳ, ＷＲ＃, ＲＤ＃, ＣＳ＃として使用するポートＡ端子は、オプションでＣ−ＭＯＳ形式を 選択してください。 ・パラレル入出力タイミング波形：直接指定ライトモード tC(1) ライトサイクル addr ADR: tsA(2) thA(2) tsCS(2) thCS(2) CS#: data DATA: tsDTW(2) thDTW(2) WR#: tWRH(2) tWRL(2) RD#: DATAin: 注意：ＲＳ, ＷＲ＃, ＲＤ＃, ＣＳ＃として使用するポートＡ端子は、オプションでＣ−ＭＯＳ形式を 選択してください。 図９ 直接モードパラレル入出力タイミング波形 PS No.6845-24/24