注文コードNo.N※5 9 2 5 No. 5925 20698 CMOS LSI LC87F51C8A FROM128Kバイト, RAM2048バイト内蔵 8ビット1チップマイクロコンピュータ 概要 ＬＣ８７Ｆ５１Ｃ８Ａは，最小バスサイクルタイム１００ｎｓで動作するＣＰＵ部を中心にして，１２８Ｋバ イトのフラッシュＲＯＭ（オンボード書き換え可能），２０４８バイトＲＡＭ，高機能１６ビットタイマ／カ ウンタ×２（８ビットタイマに分割可），プリスケーラ付き８ビットタイマ×２，時計用ベースタイマ，自動 転送機能付き同期式ＳＩＯ×２，非同期／同期式ＳＩＯ×１，１２ビットＰＷＭ×２，８ビット８チャネルＡ Ｄコンバータ，高速８ビットパラレルインタフェース，１９要因１０ベクタ割り込み機能等を１チップに集積 した８ビットマイクロコンピュータである。 特長 ■ フラッシュＲＯＭ ・５Ｖ単一電源でのオンボード書き込み可能。 ・１２８バイト単位でのブロック消去可能。 ・１３１０７１×８ビット（ＬＣ８７Ｆ５１Ｃ８Ａ） ■ 最小バスサイクルタイム ・１００ｎｓ（１０ＭＨｚ） （注）バスサイクルタイムはＲＯＭの読み出し速度を表す。 ■最小命令サイクルタイム ・３００ｎｓ（１０ＭＨｚ） ■出荷形態 ・ＱＩＰ80Ｅ ・ＳＱＦＰ80 ■ ポート ・ノーマル耐圧入出力ポート １ビット単位で入出力指定可能 ４ビット単位で入出力指定可能 ・ノーマル耐圧入力ポート ・ノーマル耐圧出力ポート ・発振専用ポート ・リセット端子 ・電源端子 外形図 3174 (unit : mm) 0.8 0.8 ５９ （P1n, P2n, P3n, P70∼P73, P8n, PAn, PBn, PCn, S2Pn） ８ （P0n） ２ （XT1, XT2） ２ （PWM0, PWM1） ２ （CF1, CF2） １ （RES#） ６ （VSS1∼3, VDD1∼3） 外形図 3220 (unit : mm) 23.2 20.0 0.35 1.6 0.15 1.25 41 1.0 64 14.0 12.0 0.5 60 65 40 0.135 1.25 41 40 14.0 12.0 0.5 1.25 15.6 17.2 14.0 1.25 0.8 61 0.2 20 21.6 0.8 SANYO : QIP80E 0.1 3.0max 2.70 1 1.4 21 80 24 0.8 1 1.6max 25 1.6 80 0.5 0.5 SANYO : SQFP80 〒370-0596 群馬県邑楽郡大泉町坂田一丁目1番1号 20698yk寿◎近藤 No.5925-1/22 LC87F51C8A ■タイマ ・タイマ０：キャプチャレジスタ付きの１６ビットのタイマ／カウンタ モード０：８ビットプログラマブルプリスケーラ付８ビットタイマ（８ビットキャプチャレ ジスタ付）×２チャネル モード１：８ビットプログラマブルプリスケーラ付８ビットタイマ（８ビットキャプチャレ ジスタ付）＋８ビットカウンタ（８ビットキャプチャレジスタ付） モード２：８ビットプログラマブルプリスケーラ付１６ビットタイマ（１６ビットキャプ チャレジスタ付） モード３：１６ビットカウンタ（１６ビットキャプチャレジスタ付） ・タイマ１：ＰＷＭ／トグル出力可能な１６ビットのタイマ／カウンタ モード０：８ビットタイマ（トグル出力付）＋８ビットタイマ／カウンタ（トグル出力付） モード１：８ビットＰＷＭ×２チャネル モード２：１６ビットタイマ／カウンタ（トグル出力付）（下位８ビットからもトグル出力 可能） モード３：１６ビットタイマ（トグル出力付）（下位８ビットはＰＷＭとして使用可能） ・タイマ４：６ビットプリスケーラ付８ビットタイマ ・タイマ５：６ビットプリスケーラ付８ビットタイマ ・ベースタイマ ①クロックは，サブクロック（３２．７６８ｋＨｚ水晶発振），システムクロック，タイマ０の プリスケーラ出力から選択できる。 ②５種類の時間での割り込み発生が可能。 ■ＳＩＯ ・ＳＩＯ０：８ビット同期式シリアルインタフェース ①ＬＳＢ先頭／ＭＳＢ先頭切り替え可能 ②８ビットボーレートジェネレータ内蔵（最大転送クロック周期４／３Ｔｃｙｃ） ③連続自動データ通信（１∼２５６ビット） ・ＳＩＯ１：８ビット非同期／同期式シリアルインタフェース モード０：同期式８ビットシリアルＩＯ（２線式または３線式，転送クロック２∼５１２Ｔｃｙｃ） モード１：非同期シリアルＩＯ（半二重，データ８ビット，ストップビット１，ボーレート８∼２０４ ８ Ｔｃｙｃ） モード２：バスモード１（スタートビット，データ８ビット，転送クロック２∼５１２Ｔｃｙｃ） モード３：バスモード２（スタート検出，データ８ビット，ストップ検出） ・ＳＩＯ２：８ビット同期式シリアルインタフェース ①ＬＳＢ先頭 ②８ビットボーレートジェネレータ内蔵（最大転送クロック周期４／３Ｔｃｙｃ） ③連続自動データ通信（１∼３２バイト） ■ＡＤコンバータ：８ビット×８チャネル ■ＰＷＭ：周期可変１２ビットＰＷＭ×２チャネル ■パラレルインタフェース ・ＲＳ，ＲＤ＃，ＷＲ＃，ＣＳ０＃∼ＣＳ２＃出力（極性切替可能） ・１Ｔｃｙｃでの読み出し／書き込み可能 ■リモコン受信回路（Ｐ７３／ＩＮＴ３／Ｔ０ＩＮ端子と共用） ・ノイズ除去機能（ノイズ除去フィルタの時定数選択１／３２／１２８Ｔｃｙｃ） ■ウォッチドッグタイマ ・ＲＣ外付けによるウォッチドッグタイマ ・割り込み，リセットの選択可能 No.5925-2/22 LC87F51C8A ■割り込み ・１９要因１０ベクタ ①割り込みは低レベル（Ｌ），高レベル（Ｈ），最高レベル（Ｘ）の３レベルの多重割り込み制御。割り 込み処理中に，同一レベルまたは下位のレベルの割り込み要求が入っても受け付けられない。 ②２つ以上のベクタアドレスへの割り込み要求が同時に発生した場合，レベルの高いものが優先される。 また，同一レベルでは飛び先ベクタアドレスの小さい方の割り込みが優先される。 No. ベクタ 選択レベル 割り込み要因 1 00003H X または L INT0 2 0000BH X または L INT1 3 00013H H または L INT2/T0L/INT4 4 0001BH H または L INT3/INT5/ベースタイマ 5 00023H H または L T0H 6 0002BH H または L T1L/T1H 7 00033H H または L SIO0 8 0003BH H または L SIO1/SIO2 9 00043H H または L ADC 10 0004BH H または L ポート 0/T4/T5/PWM0,1 ・優先レベル Ｘ＞Ｈ＞Ｌ ・同一レベルではベクタアドレスの小さいものが優先 ■サブルーチンスタックレベル：最大５１２レベル（スタックはＲＡＭの中に設定） ■高速乗除算命令 ・１６ビット×８ビット ・２４ビット×１６ビット ・１６ビット÷８ビット ・２４ビット÷１６ビット （実行時間： ５Ｔｃｙｃ） （実行時間：１２Ｔｃｙｃ） （実行時間： ８Ｔｃｙｃ） （実行時間：１２Ｔｃｙｃ） ■発振回路 ・ＲＣ発振回路（内蔵） ・ＣＦ発振回路 ・水晶発振回路 ：システムクロック用 ：システムクロック用，Ｒｆ内蔵 ：低速システムクロック用 ■スタンバイ機能 ・ＨＡＬＴモード：命令実行停止，周辺回路動作継続 ①発振の停止は自動的には行わない。 ②システムリセットまたは割り込みの発生により解除。 ・ＨＯＬＤモード：命令実行停止，周辺回路動作停止 ①ＣＦ発振，ＲＣ発振，水晶発振のいずれも自動的に停止する。 ②ＨＯＬＤモードを解除するには次の３つの方法がある。 (1)リセット端子に「Ｌ」レベルを入力する。 (2)ＩＮＴ０，ＩＮＴ１，ＩＮＴ２，ＩＮＴ４，ＩＮＴ５の少なくとも１つの端子に指定されたレベ ルを入力する。 (3)ポート０で割り込み要因が成立する。 ・Ｘ’ｔａｌ ＨＯＬＤモード：命令実行停止，ベースタイマ以外の周辺回路動作停止 ①ＣＦ発振，ＲＣ発振は自動的に停止する。 ②水晶発振は突入時の状態を維持する。 ③Ｘ’ｔａｌ ＨＯＬＤモードを解除するには次の４つの方法がある。 (1)リセット端子に「Ｌ」レベルを入力する。 (2)ＩＮＴ０，ＩＮＴ１，ＩＮＴ２，ＩＮＴ４，ＩＮＴ５の少なくとも１つの端子に指定されたレベ ルを入力する。 (3)ポート０で割り込み要因が成立する。 (4)ベースタイマ回路で割り込み要因が成立する。 ■開発ツール ・エバチップ ：ＬＣ８７６０９９ ・エミュレータ ：ＥＶＡ８７０００＋ＥＣＢ８７５１００＋ＰＯＤ８７５１００ No.5925-3/22 LC87F51C8A VDD2 PWM0 PWM1 SI2P3/SCK20 55 VSS2 P21/INT4/T1IN 56 P00 P22/INT4/T1IN 57 P01 P23/INT4/T1IN 58 P02 P24/INT5/T1IN 59 P03 P25/INT5/T1IN 60 P04 P26/INT5/T1IN 61 P05 P27/INT5/T1IN 62 P06 PB7/D7 63 P20/INT4/T1IN PB6/D6 64 P07 PB5/D5 ピン配置図 54 53 52 51 50 49 48 47 46 45 44 43 42 41 PB4/D4 65 40 SI2P2/SCK2 PB3/D3 66 39 SI2P1/SI2/SB2 PB2/D2 67 38 SI2P0/SO2 PB1/D1 68 37 P17/T1PWMH/BUZ PB0/D0 69 36 P16/T1PWML VSS3 70 35 P15/SCK1 VDD3 71 34 P14/SI1/SB1 PC7/A7 72 33 P13/SO1 PC6/A6 73 32 P12/SCK0 PC5/A5 74 31 P11/SI0/SB0 PC4/A4 75 30 P10/SO0 PC3/A3 76 29 P34 PC2/A2 77 28 P33 PC1/A1 78 27 P32 PC0/A0 79 26 P31 PA0/CS2# 80 25 P30 CF2 VDD1 P80/AN0 P81/AN1 P82/AN2 P83/AN3 P84/AN4 P85/AN5 P04 P03 P02 P01 P00 VSS2 VDD2 PWM0 60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41 24 P87/AN7 CF1 P86/AN6 VSS1 23 P05 22 P06 21 XT2 20 P07 19 XT1 18 P20/INT4/T1IN 17 RES# 16 P21/INT4/T1IN 15 P73/INT3/T0IN 14 P22/INT4/T1IN 13 P72/INT2/T0IN 12 P23/INT4/T1IN 11 P71/INT1/T0HCP 10 P24/INT5/T1IN 9 P70/INT0/T0LCP 8 P25/INT5/T1IN 7 PA5/RS 6 P26/INT5/T1IN 5 PA4/RD# 4 P27/INT5/T1IN PA2/CS0# 3 PA3/WR# 2 PB7/D7 1 PA1/CS1# LC87F51C8A QIP80 PB6/D6 61 40 PWM1 PB5/D5 62 39 SI2P3/SCK20 PB4/D4 63 38 SI2P2/SCK2 PB3/D3 64 37 SI2P1/SI2/SB2 PB2/D2 65 36 SI2P0/SO2 PB1/D1 66 35 P17/T1PWMH/BUZ PB0/D0 67 34 P16/T1PWML VSS3 68 33 P15/SCK1 VDD3 69 32 P14/SI1/SB1 PC7/A7 70 31 P13/SO1 PC6/A6 71 30 P12/SCK0 PC5/A5 72 29 P11/SI0/SB0 PC4/A4 73 28 P10/SO0 PC3/A3 74 27 P34 PC2/A2 75 26 P33 PC1/A1 76 25 P32 PC0/A0 77 24 P31 PA0/CS2# 78 23 P30 PA1/CS1# 79 22 P87/AN7 PA2/CS0# 80 21 P86/AN6 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 PA3/WR# PA4/RD# PA5/RS P70/INT0/T0LCP P71/INT1/T0HCP P72/INT2/T0IN P73/INT3/T0IN RES# XT1 XT2 VSS1 CF1 CF2 VDD1 P80/AN0 P81/AN1 P82/AN2 P83/AN3 P84/AN4 P85/AN5 LC87F51C8A SQFP80 No.5925-4/22 LC87F51C8A QIP 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 端 子名 PA1/CS1# PA2/CS0# PA3/WR# PA4/RD# PA5/RS P70/INT0/T0LCP P71/INT1/T0HCP P72/INT2/T0IN P73/INT3/T0IN RES# XT1 XT2 VSS1 CF1 CF2 VDD1 P80/AN0 P81/AN1 P82/AN2 P83/AN3 P84/AN4 P85/AN5 P86/AN6 P87/AN7 P30 P31 P32 P33 P34 P10/SO0 P11/SI0/SB0 P12/SCK0 P13/SO1 P14/SI1/SB1 P15/SCK1 P16/T1PWML P17/T1PWMH/BUZ SI2P0/SO2 SI2P1/SI2/SB2 SI2P2/SCK2 SQFP 79 80 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 QIP 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 端 子名 SI2P3/SCK20 PWM1 PWM0 VDD2 VSS2 P00 P01 P02 P03 P04 P05 P06 P07 P20/INT4/T1IN P21/INT4/T1IN P22/INT4/T1IN P23/INT4/T1IN P24/INT5/T1IN P25/INT5/T1IN P26/INT5/T1IN P27/INT5/T1IN PB7/D7 PB6/D6 PB5/D5 PB4/D4 PB3/D3 PB2/D2 PB1/D1 PB0/D0 VSS3 VDD3 PC7/A7 PC6/A6 PC5/A5 PC4/A4 PC3/A3 PC2/A2 PC1/A1 PC0/A0 PA0/CS2# SQFP 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 No.5925-5/22 LC87F51C8A システムブロック図 IR 割り込み制御 PLA ROM CF RC Xtal SIO0 クロック ジェネレータ スタンバイ制御 PC バスインタフェース ACC SIO1 ポート 0 B レジスタ SIO2 ポート 1 C レジスタ タイマ 0 ポート 3 ALU タイマ 1 ポート 7 タイマ 4 ポート 8 PSW タイマ 5 ADC RAR PWM0 INT0-3 ノイズ除去 RAM PWM1 ポート 2 INT4, 5 スタックポインタ ベースタイマ パラレルインタフェース ポート A ポート B ポート C ウォッチドッグタイマ No.5925-6/22 LC87F51C8A 端子機能表 端子名 VSS1 VSS2 VSS3 VDD1 VDD2 VDD3 ポート 0 P00∼P07 入出力 ポート 1 P10∼P17 I/O ポート 2 P20∼P27 I/O - 電源の−端子 オプション なし - 電源の＋端子 なし ・8 ビットの入出力ポート ・4 ビット単位の入出力指定可能 ・4 ビット単位のプルアップ抵抗 ON／OFF 可能 ・HOLD 解除入力 ・ポート 0 割り込み入力 ・8 ビットの入出力ポート ・1 ビット単位の入出力指定可能 ・1 ビット単位のプルアップ抵抗 ON／OFF 可能 ・端子機能 P10 ： SIO0 データ出力 P11 ： SIO0 データ入力／バス入出力 P12 ： SIO0 クロック入出力 P13 ： SIO1 データ出力 P14 ： SIO1 データ入力／バス入出力 P15 ： SIO1 クロック入出力 P16 ： タイマ 1PWML 出力 P17 ： タイマ 1PWMH 出力／ブザー出力 ・8 ビットの入出力ポート ・1 ビット単位の入出力指定可能 ・1 ビット単位のプルアップ抵抗 ON／OFF 可能 ・端子機能 P20∼P23 ： INT4 入力／HOLD 解除入力／タイマ 1 イベント入力 ／タイマ 0L キャプチャ入力／タイマ 0H キャプチャ入力 P24∼P27 ： INT5 入力／HOLD 解除入力／タイマ 1 イベント入力 ／タイマ 0L キャプチャ入力／タイマ 0H キャプチャ入力 インタラプト受付形式 あり I/O 機能説明 立ち上がり 立ち下がり 立ち上がり 立ち下がり INT4 INT5 ポート 3 P30∼P34 I/O ポート 7 P70∼P73 I/O ○ ○ ○ ○ ○ ○ Ｈレベル Ｌレベル × × × × ・5 ビットの入出力ポート ・1 ビット単位の入出力指定可能 ・1 ビット単位のプルアップ抵抗 ON／OFF 可能 ・4 ビットの入出力ポート ・1 ビット単位の入出力指定可能 ・1 ビット単位のプルアップ抵抗 ON／OFF 可能 ・端子機能 P70 ： INT0 入力／HOLD 解除入力／タイマ 0L キャプチャ入力 ／ウォッチドッグタイマ用出力 P71 ： INT1 入力／HOLD 解除入力／タイマ 0H キャプチャ入力 P72 ： INT2 入力／HOLD 解除入力／タイマ 0 イベント入力 ／タイマ 0L キャプチャ入力 P73 ： INT3 入力（ノイズフィルタ付入力）／タイマ 0 イベント入力 ／タイマ 0H キャプチャ入力 インタラプト受付形式 INT0 INT1 INT2 INT3 立ち上がり 立ち下がり 立ち上がり 立ち下がり Ｈレベル Ｌレベル ○ ○ ○ ○ ○ ○ ○ ○ × × ○ ○ ○ ○ × × ○ ○ × × あり あり あり なし (次ページへ) No.5925-7/22 LC87F51C8A 端子名 ポート 8 P80∼P87 入出力 ポート A PA0∼PA5 I/O ポート B PB0∼PB7 I/O ポート C PC0∼PC7 I/O SIO2 ポート SI2P0 ∼SI2P3 I/O PWM0 PWM1 I/O RES O O I XT1 I XT2 I/O CF1 CF2 I O 機能説明 ・8 ビットの入出力ポート ・1 ビット単位の入出力指定可能 ・兼用機能 P80∼P87 ： AD 変換入力ポート ・6 ビットの入出力ポート ・1 ビット単位の入出力指定可能 ・1 ビット単位のプルアップ抵抗 ON／OFF 可能 ・兼用機能 PA0 ： パラレルインタフェースの CS2#出力 PA1 ： パラレルインタフェースの CS1#出力 PA2 ： パラレルインタフェースの CS0#出力 PA3 ： パラレルインタフェースの WR#出力 PA4 ： パラレルインタフェースの RD#出力 PA5 ： パラレルインタフェースの RS 出力 ・8 ビットの入出力ポート ・1 ビット単位の入出力指定可能 ・1 ビット単位のプルアップ抵抗 ON／OFF 可能 ・兼用機能 PB0∼PB7 ： パラレルインタフェースのデータ入出力／アドレス出力 ・8 ビットの入出力ポート ・1 ビット単位の入出力指定可能 ・1 ビット単位のプルアップ抵抗 ON／OFF 可能 ・兼用機能 PC0∼PC7 ： パラレルインタフェースのアドレス出力 ・4 ビットの入出力ポート ・1 ビット単位の入出力指定可能 ・兼用機能 SI2P0 ： SIO2 データ出力 SI2P1 ： SIO2 データ入力／バス入出力 SI2P2 ： SIO2 クロック入出力 SI2P3 ： SIO2 クロック出力 PWM0 出力ポート PWM1 出力ポート リセット端子 ・32.768kHz 水晶発振子用入力端子 ・兼用機能 汎用入力ポート 使用しない場合は VDD1 に接続すること。 ・32.768kHz 水晶発振子用出力端子 ・兼用機能 汎用入力ポート 使用しない場合は発振仕様にして，オープンにすること。 セラミック発振子用入力端子 セラミック発振子用出力端子 オプション なし あり あり あり なし なし なし なし なし なし なし なし No.5925-8/22 LC87F51C8A ポート出力形態 ポート出力形態とプルアップ抵抗の有無を以下に示す。 なお，入力ポートでのデータの読み込みは，ポートが出力モード時でも可能である。 ポート名 P00∼P07 P10∼P17 P20∼P27 P30∼P34 PA0∼PA5 PB0∼PB7(注) PC0∼PC7 P70 P71∼P73 P80∼P87 SI2P0,SI2P2 SI2P3 PWM0,PWM1 SI2P1 XT1 XT2 注１ オプション 切替単位 1 ビット単位 オプション 種類 1 2 1 2 CMOS Nch-オープンドレイン CMOS Nch-オープンドレイン プログラマブル（注１） なし プログラマブル プログラマブル 1 ビット単位 1 2 CMOS Nch-オープンドレイン プログラマブル プログラマブル - なし なし なし なし Nch-オープンドレイン CMOS Nch-オープンドレイン CMOS プログラマブル プログラマブル なし なし 1 ビット単位 出力形式 プルアップ抵抗 なし CMOS(通常ポート選択時) Nch-オープンドレイン (SIO2 データ選択時) なし 入力専用 なし なし 32.768kHz 水晶発振子用出力 なし ポート０のプログラマブルプルアップ抵抗は，４ビット単位（Ｐ００∼０３，Ｐ０４∼０７）の制御に なる。 - なし （注）パラレルインタフェースモードの時，ＰＢ０∼ＰＢ７はオプションに関係なく，出力形式がＣＭＯＳと なる。 ※１ ＶＤＤ１端子に入るノイズを小さくし，バックアップ時間を長くするために，次のように接続すること。 ＶＳＳ１端子とＶＳＳ２端子とＶＳＳ３端子は必ず電気的にショートすること。 LSI VDD1 電源 バックアップ用 VDD2 VDD3 VSS1 VSS2 VSS3 No.5925-9/22 LC87F51C8A 1. 絶 対 最 大 定 格 ／ Ta=25℃ Ta=25 ℃ ， VSS1=VSS2=VSS3=0V 項目 記号 適用端子・備考 条件 VDD[V] max. +6.5 VDDMAX VDD1,VDD2,VDD3 入力電圧 VI(1) XT1,XT2,CF1 -0.3 ∼ VDD+0.3 出力電圧 VO(1) PWM0,PWM1 -0.3 ∼ VDD+0.3 入出力電圧 VIO(1) ∼ VDD+0.3 IOPH(1) IOPH(2) ﾎﾟｰﾄ0,1,2 ﾎﾟｰﾄ3,7,8 ﾎﾟｰﾄA,B,C SI2P00∼SI2P03 PWM0,PWM1 ﾎﾟｰﾄ0,1,2,3 ﾎﾟｰﾄA,B,C SI2P00∼SI2P03 PWM0,PWM1 P71∼P73 -0.3 高レベル出力電流 typ. ∼ 最大電源電圧 Σ IOAH(1) Σ IOAH(2) ピーク出力 電流 VDD1=VDD2=VDD3 規格 min. -0.3 mA CMOS 出力選択 適用 1 端子当り -10 適用 1 端子当り -5 P71∼P73 適用全端子合計 -5 適用全端子合計 -30 Σ IOAH(3) ﾎﾟｰﾄ1 PWM0,PWM1 ﾎﾟｰﾄ3 SI2P00∼SI2P03 ﾎﾟｰﾄ0,2 適用全端子合計 -20 Σ IOAH(4) ﾎﾟｰﾄB 適用全端子合計 -20 Σ IOAH(5) ﾎﾟｰﾄA,C 適用全端子合計 -20 IOPL(1) 適用 1 端子当り 20 IOPL(2) P02∼P07 ﾎﾟｰﾄ1,2,3 ﾎﾟｰﾄA,B,C SI2P00∼SI2P03 PWM0,PWM1 P00,P01 適用 1 端子当り 30 IOPL(3) ﾎﾟｰﾄ7,8 適用 1 端子当り 15 Σ IOAL(1) ﾎﾟｰﾄ7 適用全端子合計 5 Σ IOAL(2) ﾎﾟｰﾄ8 適用全端子合計 5 Σ IOAL(3) 適用全端子合計 50 Σ IOAL(4) ﾎﾟｰﾄ1 PWM0,PWM1 ﾎﾟｰﾄ3 SI2P00∼SI2P03 ﾎﾟｰﾄ0,2 適用全端子合計 70 Σ IOAL(5) ﾎﾟｰﾄB 適用全端子合計 40 Σ IOAL(6) ﾎﾟｰﾄA,C 適用全端子合計 40 許容消費電力 Pdmax QIP80E SQFP80 Ta=-20∼+70℃ 動作周囲温度 Topg -20 ∼ 評価後 決定 70 保存周囲温度 Tstg -55 ∼ 125 合計出力 電流 低レベル出力電流 ピーク出力 電流 合計出力 電流 unit V mW ℃ No.5925-10/22 LC87F51C8A 2. 許 容 動 作 条 件 ／ Ta=-20∼ Ta=-20 ∼ +70℃ +70℃ ， VSS1=VSS2=VSS3=0V 項目 記号 適用端子・備考 条件 VDD[V] 動作電源電圧 VDD(1) VDD1=VDD2=VDD3 0.294µs≦tCYC≦200µs メモリ保持 電源電圧 高レベル 入力電圧 VHD VDD1=VDD2=VDD3 HOLD モード時 RAM,レジスタ保持 VIH(1) ﾎﾟｰﾄ1,2 SI2P00∼03 P71∼P73 P70 のポート入力 ／割り込み側 ﾎﾟｰﾄ0,8 ﾎﾟｰﾄA,B,C ﾎﾟｰﾄ70 の ｳｫｯﾁﾄﾞｯｸﾞﾀｲﾏ側 XT1,XT2,CF1,RES# VIH(2) VIH(3) VIH(4) 低レベル 入力電圧 VIL(1) VIL(2) VIL(5) VIL(6) 命令サイクル タイム 外部システム クロック周波数 発振周波数範囲 （注 1） tCYC FEXCF(1) FmCF(1) CF1 CF1,CF2 FmRC 発振安定時間 （注 1） FsXtal XT1,XT2 TmsCF(1) CF1,CF2 TmsCF(2) CF1,CF2 TssXtal XT1,XT2 ･CF2 端子オープン ･システムクロック 分周 1/1 ･外部システムクロック の DUTY50±5% ･CF2 端子オープン ･システムクロック 分周 1/2 10MHz セラミック発振時 図 1 参照 内蔵 RC 発振 32.768kHz 水晶発振時 図 2 参照 10MHz セラミック発振時 図 4 参照 4MHz セラミック発振時 図 4 参照 32.768kHz 水晶発振時 図 4 参照 typ. max. 5.5 2.0 5.5 4.5∼5.5 0.3VDD +0.7 VDD 4.5∼5.5 0.3VDD +0.7 0.9VDD VDD VDD 4.5∼5.5 0.75VDD VDD 4.5∼5.5 ﾎﾟｰﾄ1,2 SI2P00∼03 P71∼P73 P70 のポート入力 ／割り込み側 ﾎﾟｰﾄ0,8 ﾎﾟｰﾄA,B,C ﾎﾟｰﾄ70 の ｳｫｯﾁﾄﾞｯｸﾞﾀｲﾏ側 XT1,XT2,CF1,RES# 規格 min. 4.5 unit V 4.5∼5.5 VSS 0.1VDD +0.4 4.5∼5.5 VSS 4.5∼5.5 VSS 4.5∼5.5 VSS 0.15VDD +0.4 0.8VDD -1.0 0.25VDD 4.5∼5.5 0.294 200 µs 4.5∼5.5 0.1 10 MHz 4.5∼5.5 0.2 20.4 4.5∼5.5 9.8 10 10.2 4.5∼5.5 0.3 1.0 2.0 4.5∼5.5 4.5∼5.5 32.768 MHz kHz ms 4.5∼5.5 4.5∼5.5 s （注１）発振定数は表１，２参照のこと。 No.5925-11/22 LC87F51C8A 3. 電 気 的 特 性 ／ Ta=-20∼ Ta=-20 ∼ +70℃ +70℃ ， VSS1=VSS2=VSS3=0V 項目 高レベル入力電流 低レベル入力電流 高レベル出力電圧 記号 IIH(1) 適用端子・備考 IIH(2) ﾎﾟｰﾄ0,1,2 ﾎﾟｰﾄ3,7,8 ﾎﾟｰﾄA,B,C SI2P00∼SI2P03 RES# PWM0,PWM1 XT1,XT2 IIH(3) CF1 IIL(1) IIL(2) ﾎﾟｰﾄ0,1,2 ﾎﾟｰﾄ3,7,8 ﾎﾟｰﾄA,B,C SI2P00∼SI2P03 RES# PWM0,PWM1 XT1,XT2 IIL(3) CF1 VOH(1) ﾎﾟｰﾄ0,1,2,3 ﾎﾟｰﾄB,C SI2P00∼SI2P03 PWM0,PWM1 ﾎﾟｰﾄA VOH(2) VOH(3) VOH(4) 低レベル出力電圧 条件 出力ディセーブル プルアップ抵抗オフ VIN=VDD (出力 Tr.のオフリーク 電流を含む) 入力ポート仕様時 VIN=VDD VIN=VDD VDD[V] 4.5∼5.5 規格 min. typ. max. 1 4.5∼5.5 1 4.5∼5.5 15 出力ディセーブル プルアップ抵抗オフ VIN=VSS (出力 Tr.のオフリーク 電流を含む) 4.5∼5.5 -1 入力ポート仕様時 VIN=VSS VIN=VSS 4.5∼5.5 -1 4.5∼5.5 -15 IOH=-1.0mA 4.5∼5.5 VDD-1 IOH=-0.1mA 4.5∼5.5 VDD-0.5 IOH=-5.0mA 4.5∼5.5 VDD-1 IOH=-0.4mA 4.5∼5.5 VDD-0.5 VDD-1 V VOH(5) ﾎﾟｰﾄ7 IOH=-0.4mA 4.5∼5.5 VOL(1) ﾎﾟｰﾄ0,1,2,3 ﾎﾟｰﾄB,C SI2P00∼SI2P03 PWM0,PWM1 IOL=10mA 4.5∼5.5 1.5 IOL=1.6mA 4.5∼5.5 0.4 VOL(4) P00,P01 IOL=30mA 4.5∼5.5 1.5 VOL(5) ﾎﾟｰﾄ7,8 IOL=1mA 4.5∼5.5 0.4 ﾎﾟｰﾄA IOL=15mA 4.5∼5.5 1.5 IOL=2mA 4.5∼5.5 0.4 VOH=0.9VDD 4.5∼5.5 被測定端子以外 VIN=VSS f=1MHz Ta=25℃ VOL(2) unit µA VOL(3) VOL(6) VOL(7) VOL(8) プルアップ抵抗 Rpu ヒステリシス電圧 VHIS ﾎﾟｰﾄ0,1,2,3 ﾎﾟｰﾄ7 ﾎﾟｰﾄA,B,C RES# 端子容量 CP 全端子 15 40 70 kΩ 4.5∼5.5 0.1 V 4.5∼5.5 10 pF No.5925-12/22 LC87F51C8A 4. シ リ ア ル 入 出 力 特 性 ／ Ta=-20∼ Ta=-20 ∼ +70℃ +70℃ ， VSS1=VSS2=VSS3=0V 項目 記号 入力クロック シリアルクロック 適用端子 ・備考 SCK0(P12), SI2P2 条件 VDD[V] 4.5∼5.5 規格 min. 2 周期 tSCK(1) 低レベル パルス幅 tSCKL(1) 1 tSCKLA(1) 1 tSCKH(1) 1 tSCKHA(1) 3(SIO0) 5(SIO2) 2 高レベル パルス幅 SCK1(P15) 図 6 参照 図 6 参照 4.5∼5.5 出力クロック 周期 tSCK(2) 低レベル パルス幅 高レベル パルス幅 周期 tSCKL(2) 1 tSCKH(2) 1 低レベル パルス幅 tSCK(3) tSCKL(3) SCK0(P12), SI2P2 SI2P3 tSCKLA(2) 高レベル パルス幅 ･オープンドレイン出力 時は 1k Ωのプルアッ プ抵抗を外付けする ･図 6 参照 SCK0(P12) SIO0 の場合 SI2P2,SI2P3 SIO2 の場合 4.5∼5.5 シリアル入力 低レベル パルス幅 高レベル パルス幅 データセット アップ時間 tSCKL(4) SCK1(P15) tSCKH(4) tsDI シリアル出力 データ ホール ド 時間 thDI 出力遅延時間 tdD0 unit tCYC 1/2 tSCK 3/4 1 1/2 tSCKHA(2) tSCK(4) max. 4/3 tSCKH(3) 周期 typ. SCK0(P12) SIO0 の場合 SI2P2,SI2P3 SIO2 の場合 ･ オ ー プ ン ド レ イ ン 出 4.5∼5.5 力 時は 1k Ωのプルアッ プ抵抗を外付けする ･図 6 参照 SB0(P11), SB1(P14), SI2P1, SI0, SI1 ･SI0CLK の立ち上がり に対して規定する ･図 6 参照 SO0(P10), SO1(P13), SB0(O11), SB1(P14), SI2P0, SI2P1 ･SI0CLK の立ち下がり に対して規定する ･オープンドレイン出力 時は 1k Ωのプルアッ プ抵抗を外付けする ･図 6 参照 4.5∼5.5 2 7/4 2 tCYC tSCK 1/2 1/2 µs 0.03 0.03 4.5∼5.5 1/3tCYC +0.05 No.5925-13/22 LC87F51C8A 5. パ ラ レ ル 入 出 力 特 性 ／ Ta=-20∼ Ta=-20 ∼ +70℃ +70℃ ， VSS1=VSS2=VSS3=0V 注意: ＲＳ，ＷＲ＃，ＲＤ＃，ＣＳ＃として使用するポートＡ端子は，オプションでＣ−ＭＯＳ形式を選択 すること。 パラレル入出力タイミング波形図８，図９を参照すること。 項目 ライトサイクル， リードサイクル アドレス セットアップ時間 記号 適用端子・備考 条件 VDD[V] 4.5∼5.5 tC(1) アドレスの確定から 制御信号の変化まで tsA(2) ･WR#(PA3),PB0∼PB7 ･RD#(PA4),PC0∼PC7 RD#(PA4),PC0∼PC7 thA(1) RD#(PA4),PC0∼PC7 thA(2) WR#(PA3),PC0∼PC7 tsRS(1) tsRS(2) WR#(PA3),RS(PA5), CS#(PAX) RD#(PA4),RS(PA5) RD#の変化から アドレスの変化まで WR#の変化から アドレスの変化まで RS,CS#の変化から WR#の変化まで RS の変化から RD#の変化まで tsRS(3) RD#(PA4),RS(PA5) tsCS(1) RD#(PA4),CS#(PAX) tsCS(2) WR#(PA3),CS#(PAX) thRS(1) WR#(PA3),RS(PA5) thRS(2) thCS(1) RD#(PA4),RS(PA5), CS#(PAX) RD#(PA4),RS(PA5), CS#(PAX) RD#(PA4),RS(PA5) thCS(2) WR#(PA3),RS(PA5) tWRH(1) max. unit tCYC tCYC & ns 4.5∼5.5 4.5∼5.5 5 ns 4.5∼5.5 tCYC & ns 4.5∼5.5 1/6tCYC -15ns 1/6tCYC -15ns 1/3tCYC -15ns 1/3tCYC -15ns 2/3tCYC -15ns 0 4.5∼5.5 1/6tCYC 4.5∼5.5 0 tCYC & ns ns 4.5∼5.5 1/6tCYC 4.5∼5.5 0 WR#(PA3) 4.5∼5.5 tWRH(2) WR#(PA3) 4.5∼5.5 tWRL(1) WR#(PA3) 4.5∼5.5 tWRL(2) WR#(PA3) 4.5∼5.5 tRDH(1) RD#(PA4) 4.5∼5.5 tRDH(2) RD#(PA4) 4.5∼5.5 tRDL(1) RD#(PA4) 4.5∼5.5 tRDL(2) RD#(PA4) 4.5∼5.5 1/6tCYC -5ns 2/3tCYC -5ns 1/6tCYC -5ns 1/3tCYC -5ns 1/6tCYC -5ns 1/3tCYC -5ns 1/3tCYC -5ns 1/2tCYC -5ns tdDT(1) RD#(PA4),PB0∼PB7 tdDT(2) RD#(PA4),PB0∼PB7 入力データ セットアップ時 間 tsDTR(1) RD#(PA4),PB0∼PB7 入力データ ホールド時間 thDTR(1) RD#(PA4),PB0∼PB7 RS セットアップ時間 CS# セットアップ時間 RS ホールド時間 thRS(3) CS# ホールド時間 WR# ’H’パルス幅 WR# ’L’パルス幅 RD# ’H’パルス幅 RD# ’L’パルス幅 ライトデータ 許容ディレイ 4.5∼5.5 typ. 1 1/3tCYC -30ns 2/3tCYC -30ns 1/6tCYC アドレス ホールド時間 tsA(1) 規格 min. 4.5∼5.5 4.5∼5.5 4.5∼5.5 CS#の変化から RD#の変化まで CS#の変化から WR#の変化まで WR#の変化から RS の変化まで RD#の変化から RS,CS#の変化まで RD#の変化から CS#の変化まで WR#の変化から CS#の変化まで RD#の立ち下がりから 入力データの確定まで の許容時間 注1 入力データの確定から RD#の立ち上がりまで の時間 注2 RD#の立ち上がりから 入力データの保持必要 時間 4.5∼5.5 4.5∼5.5 4.5∼5.5 ns tCYC & ns ns tCYC & ns 1/6 tCYC 2/3 tCYC 1/6 tCYC 1/3 tCYC 1/6 tCYC 1/3 tCYC 1/3 tCYC 1/2 tCYC 1/6tCYC -15ns 1/3tCYC -15ns 4.5∼5.5 tCYC & ns 4.5∼5.5 40 ns 4.5∼5.5 0 ns (次ページへ) No.5925-14/22 LC87F51C8A 項目 記号 出力データ セットアップ時間 出力データ セットアップ時間 出力データ ホールド時間 適用端子・備考 tsDTW(1) RD#(PA4),PB0∼PB7 tsDTW(2) RD#(PA4),PB0∼PB7 thDTW(1) RD#(PA4),PB0∼PB7 thDTW(2) 条件 4.5∼5.5 規格 min. 1/3tCYC -30ns 1/3tCYC -30ns 0 4.5∼5.5 0 VDD[V] 4.5∼5.5 出力データの確定から WR#の立ち上がりまで の時間 4.5∼5.5 WR#の立ち上がりから 出力データの保持時間 typ. max. unit tCYC & ns ns 注１：ＬＯＷの不正データがなくなるまでの時間 注２：ｔＲＤＬ（１）-ｔｄＤＴ（１）の期間は，ＬＯＷの不正データは出力されない。 6. パ ル ス 入 力 条 件 ／ Ta=-20∼ Ta=-20 ∼ +70℃ +70℃ ， VSS1=VSS2=VSS3=0V 項目 記号 適用端子・備考 条件 ･割り込み要因フラグを セットできる。 ･タイマ 0,1 へのイベント 入力ができる。 4.5∼5.5 規格 min. 1 ･割り込み要因フラグを セットできる。 ･タイマ 0 へのイベント 入力ができる。 ･割り込み要因フラグを セットできる。 ･タイマ 0 へのイベント 入力ができる。 ･割り込み要因フラグを セットできる。 ･タイマ 0 へのイベント 入力ができる。 リセットできる。 4.5∼5.5 2 4.5∼5.5 64 4.5∼5.5 256 4.5∼5.5 200 VDD[V] 高・低レベル パルス幅 tPIH(1) tPIL(1) tPIH(2) tPIL(2) INT0(P70), INT1(P71), INT2(P72), INT4(P20∼P23), INT5(P24∼P27) ノイズ除去フィルタ の時定数が 1/1 の 場合の INT3(P73) tPIH(3) tPIL(3) ノイズ除去フィルタ の時定数が 1/32 の 場合の INT3(P73) tPIH(4) tPIL(4) ノイズ除去フィルタ の時定数が 1/128 の 場合の INT3(P73) tPIL(5) RES# typ. max. unit tCYC µs 7. AD AD 変 換 特 性 ／ Ta=-20∼ Ta=-20 ∼ +70℃ +70℃ ， VSS1=VSS2=VSS3=0V 項目 分解能 絶対精度 変換時間 記号 N ET TCAD 適用端子 ・備考 AN0(P80) ∼AN7(P87) 条件 (注 2) AD 変換時間=32×tCYC (ADCR2=0 の時) (注 3) AD 変換時間=64×tCYC (ADCR2=1 の時) (注 3) アナログ入力 電圧範囲 アナログポート 入力電流 VAIN IAINH IAINL VAIN=VDD VAIN=VSS VDD[V] 4.5∼5.5 4.5∼5.5 4.5∼5.5 規格 min. 15.10 (tCYC= 0.588µs) 4.5∼5.5 15.10 (tCYC= 0.294µs) 4.5∼5.5 VSS 4.5∼5.5 4.5∼5.5 typ. 8 max. ±1.5 97.92 (tCYC= 3.06µs) 97.92 (tCYC= 1.53µs) VDD 1 unit bit LSB µs V µA -1 （注２）絶対精度は量子化誤差（±１／２ＬＳＢ）を除く。 （注３）変換時間は変換をスタートさせる命令が出てからアナログ入力値に対する完全なデジタル変換値がレ ジスタに設定されるまでの時間をいう。 No.5925-15/22 LC87F51C8A 8. 消 費 電 流 特 性 ／ Ta=-20+70℃ Ta=-20+70 ℃ ， VSS1=VSS2=VSS3=0V 項目 通常動作時 消費電流 (注 4) 記号 IDDOP(1) 適用端子 ・備考 VDD1 =VDD2 =VDD3 IDDOP(2) HALT モード 消費電流 (注 4) IDDHALT(1) VDD1 =VDD2 =VDD3 IDDHALT(2) HOLD モード 消費電流 IDDHOLD(1) VDD1 時計 HOLD モード IDDHOLD(2) 消費電流 VDD1 条件 ･FmCF=10MHz セラミック発振時 ･FmX’tal=32.768kHz 水晶発振時 ･システムクロックは 10MHz 側 ･内蔵 RC 発振は停止 ･1/1 分周時 ･CF1=20MHz 外部クロック ･FmX’tal=32.768kHz 水晶発振時 ･システムクロックは CF1 側 ･内蔵 RC 発振は停止 ･1/2 分周時 HALT モード ･FmCF=10MHz セラミック発振時 ･FmX’tal=32.768kHz 水晶発振時 ･システムクロックは 10MHz 側 ･内蔵 RC 発振は停止 ･1/1 分周時 ･CF1=20MHz 外部クロック ･FmX’tal=32.768kHz 水晶発振時 ･システムクロックは CF1 側 ･内蔵 RC 発振は停止 ･1/2 分周時 HOLD モード ･CF1=VDD またはオープン (外部クロック時) 時計 HOLD モード ･CF1=VDD またはオープン (外部クロック時) ･FmX’tal=32.768kHz 水晶発振時 VDD[V] 4.5∼5.5 規格 min. typ. max. 評価後決定 unit mA 4.5∼5.5 評価後決定 4.5∼5.5 評価後決定 4.5∼5.5 評価後決定 4.5∼5.5 評価後決定 µA 4.5∼5.5 評価後決定 µA mA （注４）消費電流は出力Ｔｒ．および内蔵プルアップ抵抗に流れる電流を含まない。 9. F-ROM F-ROM 書 き 込 み 特 性 ／ Ta=+10∼ Ta=+10 ∼ +55℃ +55℃ , VSS1=VSS2=VSS3=0V 項目 オンボード 書き込み電流 書き込み時間 記号 IDDFW(1) tFW(1) 適用端子 ・備考 VDD1 条件 ･128 バイト書き込み ･消去電流も含む ･128 バイト書き込み ･消去動作も含む ･128 バイトのデータを そろえる時間は除く VDD[V] 4.5∼5.5 4.5∼5.5 規格 min. typ. 30 max. 65 unit mA 4.2 7.0 mS No.5925-16/22 LC87F51C8A 表１ セラミック発振保証定数 (メインクロック) 発振の種類 メーカ 10MHz セラミック発振 ムラタ C1 発振子 評価後決定する 評価後決定する 評価後決定する 京セラ 4MHz セラミック発振 評価後決定する ムラタ 評価後決定する 評価後決定する 京セラ ※Ｃ１，Ｃ２はＫ公差（±１０％)，ＳＬ特性を使用すること。 表２ 水晶発振保証定数 (サブクロック) 発振の種類 32.768kHz 水晶発振 C2 内蔵 内蔵 C3 C4 発振子 評価後決定する 評価後決定する ※ Ｃ３，Ｃ４はＪ公差（±５％），ＣＨ特性を使用すること。 （高精度を必要としないものについては，Ｋ公差（±１０％)，ＳＬ特性を使用すること。） メーカ (注意) ・ 回路パターンの影響を受けるので，発振に関わる部品はできるだけパターン長を伸ばさないように 近くに配置すること。 ・ 上記以外の発振子を用いた場合には，特性を保証できない。 CF1 CF2 XT1 XT2 Rd CF C1 図１ C2 X'tal C3 ＣＦ発振回路 図２ C4 ＸＴ発振回路 0.5VDD 図３ ＡＣタイミング測定点 No.5925-17/22 LC87F51C8A VDD 動作下限VDD 電源 GND リセット時間 RES# 内蔵RC発振 tmsCF CF1, CF2 tmsXtal XT1, XT2 状態 不定 リセット 命令実行 リセット時間と発振安定時間 HOLD解除 HOLD解除信号なし HOLD解除信号VALID 内蔵RC発振 tmsCF CF1, CF2 tmsXtal XT1, XT2 状態 HOLD HALT ＨＯＬＤ解除信号と発振安定時間 図４ 発振安定時間 No.5925-18/22 LC87F51C8A VDD RRES （注意） 電源が動作電圧の下限を上回ってから， ２００μ s の期間リセットがかかるように ＣＲＥＳ，ＲＲＥＳの値を決めること。 RES# CRES 図５ リセット回路 SI0CLK: DATAIN: DI0 DI1 DI2 DI3 DI4 DI5 DI6 DI7 DI8 DATAOUT: DO0 DO1 DO2 DO3 DO4 DO5 DO6 DO7 DO8 データRAM転送期間 (SIO0, 2のみ) tSCK tSCKL tSCKH SI0CLK: tsDI thDI DATAIN: tdDO DATAOUT: データRAM転送期間 (SIO0, 2のみ) tSCKLA tSCKHA SI0CLK: tsDI thDI DATAIN: tdDO DATAOUT: 図６ シリアル入出力波形 tPIL tPIH 図７ パルス入力タイミング波形 No.5925-19/22 LC87F51C8A ・パラレル入出力タイミング波形：間接指定リードモード tC(1) リードサイクル ADR/DATA: addr tsA(1) CS#: tsRS(1) thRS(1) RS: tWRH(1) tWRL(1) tsRS(2) tRDL(1) thRS(2) WR#: tRDH(1) tsDTR(1) RD#: tdDT(1) thDTR(1) H DATAin: data 注意：ＲＳ, ＷＲ＃, ＲＤ＃, ＣＳ＃として使用するポートＡ端子は，オプションでＣ−ＭＯＳ形式を 選択すること。 ・パラレル入出力タイミング波形：間接指定ライトモード tC(1) ライトサイクル addr ADR/DATA: data thDTW(1) tsA(1) CS#: tsRS(1) thRS(3) thRS(1) RS: tWRH(1) tWRL(1) tsRS(3) tsDTW(1) WR#: tWRL(2) RD#: DATAin: 注意：ＲＳ, ＷＲ＃, ＲＤ＃, ＣＳ＃として使用するポートＡ端子は，オプションでＣ−ＭＯＳ形式を 選択すること。 図８ 間接モードパラレル入出力タイミング波形 No.5925-20/22 LC87F51C8A ・パラレル入出力タイミング波形：直接指定リードモード tC(1) リードサイクル addr ADR: tsA(1) thA(1) tsCS(1) thCS(1) CS#: DATA: tRDL(2) WR#: tRDH(2) tsDTR(1) RD#: tdDT(2) thDTR(1) H DATAin: data 注意：ＲＳ, ＷＲ＃, ＲＤ＃, ＣＳ＃として使用するポートＡ端子は，オプションでＣ−ＭＯＳ形式を 選択すること。 ・パラレル入出力タイミング波形：直接指定ライトモード tC(1) ライトサイクル addr ADR: tsA(2) thA(2) tsCS(2) thCS(2) CS#: data DATA: tsDTW(2) thDTW(2) WR#: tWRH(2) tWRL(2) RD#: DATAin: 注意：ＲＳ, ＷＲ＃, ＲＤ＃, ＣＳ＃として使用するポートＡ端子は，オプションでＣ−ＭＯＳ形式を 選択すること。 図９ 直接モードパラレル入出力タイミング波形 No.5925-21/22 LC87F51C8A この資料の情報（掲載回路および回路定数を含む） は一例を示すもので、量産セットとしての設計を保証するものではありません。 また、この資料は正確かつ信頼すべきものであると確信しておりますが、その使用にあたって第３者の工業所有権その他の権利 の実施に対する保証を行うものではありません。 本書記載の製品は、極めて高度の信頼性を要する用途（生命維持装置、航空機のコントロールシステム等、多大な人的・物的損害 を及ぼす恐れのある用途）に対応する仕様にはなっておりません。そのような場合には、あらかじめ三洋電機販売窓口までご相談 下さい。 本書記載の製品が、外国為替および外国貿易管理法に定める戦略物資（役務を含む）に該当する場合、輸出する際に同法に基づく 輸出許可が必要です。 弊社の承諾なしに、本書の一部または全部を、転載または複製することを禁止します。 本書に記載された内容は、製品改善および技術改良等により将来予告なしに変更することがあります。したがって、ご使用の際 には、「納入仕様書」でご確認下さい。 Y176 No.5925-22/22