10. Stratix II GX デバイスの高速ソース・ シンクロナス差動 I/O インタフェース この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用 ください。設計の際には、最新の英語版で内容をご確認ください。 SIIGX52005-1.1 はじめに テレコム市場の拡大とインターネット利用の増加により、システムはか つてないほど多量のデータをより高速に転送することが求められていま す。この要求に対処するために、差動信号および RapidIO™ 規格、POSPHY 4、SFI-4、XSBI など、新たに登場した高速インタフェース規格のよ うなソリューションを使用することができます。 これらの新しいプロトコルは、1Gbps 以上の差動データ・レートをサポー トします。このような高いデータ・レートでは、クロックとデータ信号 間のスキューの管理がさらに困難な課題となります。この課題に対する 1 つのソリューションは、クロック・データ・リカバリ（CDR）機能を 使用してデータ・チャネルとクロック信号間のスキューを除去すること です。もう 1 つの可能性があるソリューションは、前述したプロトコル のいくつかによって組み込まれているダイナミック・フェーズ・アライ ンメント（DPA）です。 Stratix® II GX デバイスは、エンベデッド DPA を備えています。この章 では、DPA 回路を利用してシステムの効率と帯域幅を向上させる方法に ついて説明します。また、高速ソース・シンクロナス・システムのス キューの問題にも言及し、Stratix II GX デバイスでのソース・シンクロ ナス回路についても簡単に説明します。 Stratix II GX デバイスのソース・シンクロナス高速インタフェースは、プ ログラマブル・ロジック・デバイス（PLD）に組み込まれた専用回路で、 高速ソース・シンクロナス通信を簡単に低消費電力で実装できます。 スキューおよび DPA クロックまたはデータ信号の遷移が互いに異なる時間で発生する場合 （図 10-1 参照）、レシーバは正しいタイミングでデータをサンプリングせ ず、システム・エラーが生じます。この問題は、以下の本質的な複合ス キューに起因します。 ■ トランスミッタ・デバイス 配線パターン長および容量性負荷の相違 ■ スレッショルド電圧の変動 ■ 伝送線路の終端不良 ■ システム・リコンフィギュレーション ■ このスキューによって、あるポイントから別のポイントへのデータ伝送 が不正確になり、システム内のコンポーネント間の通信が中断されます。 Altera Corporation 2006 年 2 月 10–1 I/O バンク ダイナミックなクロック - データ・シンクロナイゼーション（CDS）ま たはダイナミック・フェーズ・アラインメントによるソリューションは、 信号対ノイズ比を最適化するための “ 実行時 ” フェーズ・アラインメント を提供するので、高速ソース・シンクロナス・システムに最適です。 Stratix II GX での DPA の実装は、各レシーバ・チャネルに個別のアナロ グ PLL（Phase-Locked Loop）を使用してスキューを補正する（CDR ソ リューション）デバイスよりも低い消費電力を実現します。Stratix II GX デバイスの DPA は、多くのレシーバ・チャネルと同じコンポーネント を共有するため消費電力が低減されます。 図 10-1. クロック - データ間スキュー クロック 1バイト データ・チャネル1 データ・チャネル2 Bit 0 Bit 1 Bit 0 Bit 1 Bit 2 Bit 2 Bit 3 1バイト Bit 4 Bit 3 Bit 4 Bit 5 Bit 5 Bit 6 Bit 7 Bit 6 Bit 7 チャネル0 ダイナミック・フェーズ・ アライナ Bit 0 Bit 1 Bit 2 Bit 3 Bit 4 Bit 5 Bit 6 Bit 7 チャネル1 ダイナミック・フェーズ・ アライナ Bit 0 Bit 1 Bit 2 Bit 3 Bit 4 Bit 5 Bit 6 Bit 7 Bit 4 Bit 5 Bit 6 Bit 7 1バイト 1バイト スキュー 1バイト データ・チャネル n Bit 0 Bit 1 Bit 2 Bit 3 1バイト Bit 4 Bit 5 Bit 6 Bit 7 チャネルn ダイナミック・フェーズ・ アライナ Bit 0 Bit 1 Bit 2 Bit 3 DPA I/O バンク 図 10-2 に示すように、Stratix II GX デバイスは、6 個の汎用 I/O バンク （バンク 1、2、3、4、7、および 8）とトランシーバ・バンクを備えています。 10–2 Stratix II GX デバイス・ハンドブック、Volume 2 デバイス・ハンドブック、 Altera Corporation 2006 年 2 月 Stratix II GX デバイスの高速ソース・シンクロナス差動 I/O インタフェース 図 10-2. Stratix II GX デバイスの DPA サポート I/Oバンク3 I/Oバンク1および2もサポート ■ 差動標準I/O規格 - True LVDS - LVPECL - 3.3 V PCML - HyperTransport テクノロジ ■ シングル・エンド標準I/O規格 - 3.3, 2.5, 1.8 V LVTTL - SSTL-2 Class I and II - SSTL-3 Class I and II I/Oバンク4 I/Oバンク2 トランシーバ・ バンク I/Oバンク1 個別 パワー・バス I/Oバンク8 I/Oバンク7 LVDS によってサポートされる入力と出力は、バンク 1 および 2（デバイ スのサイドに位置する）に配置されます。これら 2 つのバンクは、ソー ス・シンクロナス・インタフェース内にエンベデッド DPA も内蔵してい ます。DPA は、スキューによって生じるクロック・ラインとデータ・ラ イン間の位相差を連続的に補正します。DPA（使用されている場合）は、 自動的かつ連続的に動作し、 ソース・シンクロナス回路がチャネル - クロッ ク間スキューに関係なくデータを正確にキャプチャできるようにします。 Altera Corporation 2006 年 2 月 10–3 Stratix II GX デバイス・ハンドブック、 デバイス・ハンドブック、Volume 2 I/O バンク 表 10–1 に、DPA 回路の一般特性を示します。 表 10–1. DPA の一般特性を備えたソース・シンクロナス回路 データ・レート (1) 150 ∼ 1,040 Mbps デシリアライゼーション・ファクタ (2) 1、2、4、5、6、7、8、9、および 10 クロック周波数 (3) 16 ∼ 717 MHz インタフェース・ピン I/O バンク 1 および 2 DPA ラン・レングス 6,400 UI DPA ジッタ許容 0.44 UI 表 10–1 の注： (1) データ・レートは、コンポーネントのスピード・グレードによって異なります。 「Stratix II GX データシート」の 「DC & スイッチング特性」の章を参照してください。 (2) DPA を使用する場合、この値は 8 または 10 に限定されます。 (3) クロック周波数は、コンポーネントのスピード・グレードによって異なります。 「Stratix II GX データシート」の 「DC & スイッチング特性」の章を参照してください。 表 10–2 に、Stratix II GX デバイスの差動チャネルの総数を示します。左 側のバンクにある専用ではないクロックは、データ・レシーバ・チャネ ルとしても使用することができます。レシーバ・チャネルの総数には、 これらの 4 個の専用ではないクロック・チャネルが含まれます。同じの パッケージの異なるサイズのデバイスに、ピン・マイグレーションを使 用できます。 表 10–2. Stratix II GX デバイスの差動チャネル デバイス 780 ピン FineLine BGA EP2SGX30 29 個のトランスミッタ・ チャネル、31 個のレシーバ・ チャネル EP2SGX60 29 個のトランスミッタ・ チャネル、31 個のレシーバ・ チャネル 注 (1)、(2) 1,152 ピン FineLine BGA 1,508 ピン FineLine BGA EP2SGX90 EP2SGX130 42 個のトランスミッタ・ チャネル、42 個のレシーバ・ チャネル 45 個のトランスミッタ・ チャネル、46 個のレシーバ・ チャネル 59 個のトランスミッタ・ チャネル、59 個のレシーバ・ チャネル 78 個のトランスミッタ・ チャネル、78 個のレシーバ・ チャネル 表 10–2 の注： (1) ピン数には専用 PLL 入力および出力ピンは含まれていません。 (2) レシーバ・チャネルの総数は、 データ・チャネルとして利用可能な4個の専用ではないクロック・チャネルを含みます。 10–4 Stratix II GX デバイス・ハンドブック、Volume 2 デバイス・ハンドブック、 Altera Corporation 2006 年 2 月 Stratix II GX デバイスの高速ソース・シンクロナス差動 I/O インタフェース 専用ソース・ シンクロナス 回路 Stratix II GX デバイスの I/O バンク 1 および 2 の差動 I/O チャネルは、 ソース・シンクロナス・モードで、LVDS、LVPECL、または 3.3 V PCML 規格にインタフェースできます。Stratix II GX デバイスは、クロックに 同期してシリアル・チャネルで送信または受信を行います。 受信側の Stratix II GX デバイスは、低速クロック（RXCLKIN）を係数 1、 2、4、8、または 10 で逓倍することができます。この逓倍係数は、W と しても知られています。fast PLL の出力でのクロックは、RXCLKIN × W の周波数に等しくなります。W は、周波数のデータ（RXIN）に適合す るように設定しなければなりません。 Freq (RXIN) = Freq (RXCLKIN) × W SERDES（シリアル / パラレル変換）係数には、4、8、または 10（DPA では 8 または 10 のみ）を使用でき、これによってロジック・アレイにド ライブするパラレル・バスの幅が決まります。この係数は J としても知 られており、クロック逓倍値 W と等しくなくてもかまいません。Stratix II GX デバイスは、シリアル / パラレル変換係数 1 または 2（J = 1 または 2）の専用 SERDES（シリアライザ / デシリアライザ）をバイパスする ことができます。SERDES 係数が 2 の場合、I/O エレメント（IOE）は ダブル・データ・レート（DDR）入力および出力を使用します。表 10–3 に、Stratix II GX デバイスがサポートするクロック逓倍係数（W）およ び SERDES 係数（J）を示します。 表 10–3. クロック逓倍係数 係数 整数 クロック逓倍 W 1、2、4、8、または 10 SERDES J (1) 4、8、または 10 表 10–3 の注： (1) DPA を使用する場合、SERDES 係数 J の値は 8 または 10 に限定されます。 レシーバ回路の fast PLL は、シフト・レジスタを介してシリアル・デー タをパラレル変換するための高周波クロックと低周波クロックの 2 つの クロックを生成します。高周波クロックの周波数は、RXCLKIN × W で す。低周波クロック周波数は、RXCLKIN × W/J です。パラレル・データ は低周波クロックに同期し、レシーバは両方のクロックをロジック・ア レイに送ります。 トランスミッタ側では、ロジック・アレイからのパラレル・データが、 最初に低周波クロックに同期したパラレルイン / シリアルアウト・シフ ト・レジスタに供給され、出力バッファから送信されます。 Altera Corporation 2006 年 2 月 10–5 Stratix II GX デバイス・ハンドブック、 デバイス・ハンドブック、Volume 2 専用ソース・シンクロナス回路 図 10-3 に、専用レシーバおよびトランスミッタ・インタフェースを示し ます。 図 10-3. ソース・シンクロナス差動 I/O レシーバ / トランスミッタ・インタフェース レシーバ回路 パラレル・ レジスタ PD0 PD1 PD2 PD3 PD4 PD5 PD6 PD7 PD8 PD9 840 Mbps RXIN+ RXIN− Fast PLL R4、R8、および R24インタコネクト パラレル・ レジスタ PD0 PD1 PD2 PD3 PD4 PD5 PD6 PD7 PD8 PD9 ×W RXCLKIN+ RXCLKIN− トランスミッタ回路 Stratix GXロジック・アレイ シリアル・シフト・ レジスタ パラレル・ レジスタ データ 10 10 ローカル・ インタコネクト ×W/J ×W/J RXLOADEN シリアル・ レジスタ PD9 PD8 PD7 PD6 PD5 PD4 PD3 PD2 PD1 PD0 TXOUT+ TXOUT− ×W Fast PLL TXLOADEN TXLOADEN イネーブル信号 RXLOADEN は、いずれのモード（DPA ありまたはなし） でも低周波クロックの 2 番目の立ち上がりエッジで、パラレル・データ を次のパラレル・レジスタにロードします。図 10-4 に、レシーバにおけ るクロックとデータの関係を示します。 図 10-4. レシーバのタイミング図 内部 × 1クロック 内部 × 10クロック RXLOADEN レシーバ・ データ入力 n–1 n–0 9 8 7 6 5 4 3 2 1 0 イネーブル信号 TXLOADEN は、パラレル・データをパラレル・レジスタ からシリアル・レジスタにロードします。図 10-5 に、トランスミッタに おけるクロックとデータの関係を示します。 10–6 Stratix II GX デバイス・ハンドブック、Volume 2 デバイス・ハンドブック、 Altera Corporation 2006 年 2 月 Stratix II GX デバイスの高速ソース・シンクロナス差動 I/O インタフェース 図 10-5. トランスミッタのタイミング図 内部 × 1クロック 内部 × 10クロック TXLOADEN レシーバ データ入力 n–1 DPA ブロックの 概要 n–0 9 8 7 6 5 4 3 2 1 0 Stratix II GX の各レシーバ・チャネルは、DPA ブロックを備えています。 このブロックには、位相の検出および選択のためのダイナミック・フェー ズ・セレクタ、SERDES、シンクロナイザ、およびデータ・リアライナ 回路が含まれています。図 10-6 に示す個別のデシリアライザを使用する と、チャネルの基本的なソース・シンクロナス動作に影響を与えずに DPA をバイパスすることができます。 DPA はソース・クロックとシリアル・データの両方を使用します。DPA は、システム・バリエーションに起因する変動を自動的かつ連続的に追 跡し、逓倍されたクロックとシリアル・データ間の位相スキューを排除 するよう自己調整します。図 10-6 に、Stratix II GX のソース・シンクロ ナス回路と Stratix II GX の DPA 付きソース・シンクロナス回路の関係 を示します。 図 10-6. レシーバ回路 レシーバ回路 rx_in+ rx_in- デシリアライザ Stratix GX ロジック・ アレイ ダイナミック・ フェーズ・ アライナ 8 デシリアライザ rx_inclock_p rx_inclock_n Altera Corporation 2006 年 2 月 ×W PLL ×1 10–7 Stratix II GX デバイス・ハンドブック、 デバイス・ハンドブック、Volume 2 DPA ブロックの概要 DPA 動作 ここでは、DPA 動作、同期化、およびデータ・リアラインメントについ て説明します。DPA 動作は、チャネル単位でイネーブルまたはディセー ブルできます。DPA モードで動作する SERDES では、ソース・クロッ クは専用クロック入力ピンを介して fast PLL に送られます。シリアル・ データ・レートと一致させるために、このクロックは逓倍値 W で逓倍さ れます。図 10-7 を参照してください。 DPA レシーバ回路には、以下のものが実装されています。 ■ ダイナミック・フェーズ・セレクタ デシリアライザ ■ シンクロナイザ ■ データ・リアライナ ■ fast PLL ■ 図 10-7. DPA レシーバ回路 DPAレシーバ回路 Stratix GXロジック・アレイ シリアル・データ (1) dpll_reset ダイナミック・ フェーズ・ セレクタ rxin+ rxin- デシリアライザ 10 データ・ リアライナ シンクロナイザ 10 パラレル・ クロック × Wクロック(1) 8 inclk+ inclk - Fast PLL GCLK × 1クロック RCLK リセット 図 10-7 の注： (1) ダイナミック・フェーズ・セレクタの出力でのクロックおよびデータは、リタイミングされ位相がマッチングさ れます。 ダイナミック・フェーズ・セレクタは、高速クロックと高速データをデ シリアライザに送る前にそれらの位相を一致させます。 10–8 Stratix II GX デバイス・ハンドブック、Volume 2 デバイス・ハンドブック、 Altera Corporation 2006 年 2 月 Stratix II GX デバイスの高速ソース・シンクロナス差動 I/O インタフェース fast PLL は、同じクロックの 8 つの位相（それぞれが 4 段差動電圧制御 発振器（VCO）からの個別タップ）を、選択された fast PLL に関連付け られたすべての差動チャネルに信号を供給します。各チャネル内のダイ ナミック・フェーズ・セレクタは、シリアル・データの位相に最も近い 位相にロックし、リタイミングされたデータと選択されたクロックをデ シリアライザに送ります。各チャネルの DPA 回路は、単独で異なるク ロック位相を選択できます。データ・フェーズの検出とクロック位相の 選択プロセスは、自動的かつ連続的に実行されます。8 つのクロック位 相は DPA 回路に UI（Unit Interval）の 1/8、すなわち 1 Gbps で 125 ps の粒度を与えます。図 10-8 に、fast PLL 回路で生成されるクロックとそ れらのデータ・ストリームとの関係を示します。 図 10-8. DPA 回路 データ入力 D0 D1 D2 D3 D4 D5 Dn クロックA クロックB クロックC クロックD クロックA' クロックB' クロックC' クロックD' プロトコル、 トレーニング・パターンおよびDPAロック時間 DPA は fast PLL（クロック逓倍用）とダイナミック・フェーズ・セレク タ（位相検出用）を使用します。DPA はダイナミック・フェーズ・セレ クタからの高速クロックを使用して、高速データをパラレル変換します。 ダイナミック・フェーズ・セレクタは、クロックの各立ち上がりエッジ で、クロックとデータ間の位相差を判断し、データとクロック間の位相 差を自動的に補償します。 Altera Corporation 2006 年 2 月 10–9 Stratix II GX デバイス・ハンドブック、 デバイス・ハンドブック、Volume 2 DPA ブロックの概要 異なるデータ・パターンに対する実際のロック時間は、データの遷移密 度（データが 1 と 0 の間で切り替わる頻度）とジッタ特性によって決ま ります。DPA 回路は、回路が現在および将来のプロトコルで動作するよ うに、十分な遷移密度を持つ任意のデータ・パターンにロックするよう に設計されています。実験とシミュレーションは、DPA 回路は表 10–4 に示すデータ・パターンが指定された回数だけ繰り返されるとロックす ることを示しています。表 10–4に示されていない他の適切なパターンや パターン長もありますが、ロック時間は変動することがあります。回路 は、動作中に発生するいかなる位相変動にも対応できます。 表 10–4. 異なるプロトコルに対するトレーニング・パターン プロトコル トレーニング・パターン 繰り返し数 256 SPI-4、NPSI 0 が 10 個、1 が 10 個 (000000000001111111111)’’ RapidIO 0 が 4 個、1 が 4 個 (00001111) または 1 が 1 個、0 が 2 個、1 が 1 個、 0 が 4 個 (10010000) その他のデザイン 1 と 0 が交互に合計 8 個 (10101010 または 01010101)’’ SFI-4、XSBI 未指定 ダイナミック・フェーズ・セレクタがロックを喪失した場合、DPA 回路 は各チャネルのロック喪失信号をロジック・アレイに送ります。次に、 ダイナミック・フェーズ・セレクタの RESET 信号を Low にプルダウン して、ダイナミック・フェーズ・セレクタをリセットすることができま す。dpll_reset ノードをアサートして DPA 動作をリセットすること もできます。 10–10 Stratix II GX デバイス・ハンドブック、Volume 2 デバイス・ハンドブック、 Altera Corporation 2006 年 2 月 Stratix II GX デバイスの高速ソース・シンクロナス差動 I/O インタフェース フェーズ・シンクロナイザ 各レシーバは独自の DPA を備えています。各レシーバの DPA は、すべ てのレシーバからのパラレル・データの位相を 1 つのグローバル・クロッ クに揃えます。各チャネルのシンクロナイザは、グローバル・クロック （GCLK）とパラレル・クロックによってクロック制御される FIFO（FirstIn First-Out）バッファで構成されます。シンクロナイザへのグローバ ル・クロック（GCLK）およびパラレル・クロック入力は、周波数が同 じで位相のみ異なっている必要があります。したがって、動作にはエン プティ / フル・フラグ信号やリード / ライト・イネーブル信号は不要で す。ダイナミック・フェーズ・セレクタは、各データ信号の周波数が同 じになるように、各データ信号をグローバル・クロックの 8 つの位相の 1 つに揃えます。各シンクロナイザは、受信データの位相に応じて、異 なるクロック位相で書き込まれます。グローバル・クロックはすべての シンクロナイザを読み出すため、すべてのデータが同じ位相になりロ ジック・アレイで使用できます。 DPA モードのレシーバ・データ・リアラインメント DPA 動作は、着信クロックの位相を着信データの位相に揃えますが、並 列化境界またはバイト境界を保証していません。DPA がデータ・ビット をリアラインメントすると、図 10-9 に示すように、ビットをバイト・ア ラインメントからシフト・アウトさせることができます。 図 10-9. ミスアラインメントのキャプチャ・ビット 0 1 2 3 4 5 6 7 3 4 5 6 7 0 1 2 ダイナミック・フェーズ・セレクタとシンクロナイザは、両方の通信デ バイスのパワーアップとチャネル間スキューに基づいてクロックとデー タを揃えます。ただし、ダイナミック・フェーズ・セレクタとシンクロ ナイザはバイト境界を判断できないので、データをバイト境界にアライ ンメントする必要がある場合もあります。DPA のデータ・リアラインメ ント回路は、データ・ビットをシフトしてビットのミスアラインメント を補正します。 Altera Corporation 2006 年 2 月 10–11 Stratix II GX デバイス・ハンドブック、 デバイス・ハンドブック、Volume 2 DPA ブロックの概要 Stratix II GX 回路には、ロジック・アレイで制御されるデータ・リアラ インメント機能が含まれています。Stratix II GX デバイスは、デシリア ライゼーション・ブロックの後にあるパラレル・データに対してデータ・ リアラインメントを実行できます。データ・リアラインメントは、柔軟 性を向上させるためにチャネルごとに実行できます。データ・アライン メント動作には、特定のパターンを認識するためのステート・マシンが 必要です。手順では、着信データをバイト境界の先頭に正しく揃えるた めに、データ・ストリーム上でビットをスリップさせる必要があります。 DPA は、データ・リアラインメントのために自身のリアラインメント回 路とグローバル・クロックを使用します。デバイス・ピンまたはロジッ ク・アレイのいずれかが内部ノード rx_channel_data_align をアサー トすると、DPA データ・リアラインメント回路がアクティブになります。 このノードを Low から High に切り替えるとリアラインメント回路がア クティブになり、ロジック・アレイに転送されているデータが 1 ビット だけシフトします。ステート・マシンと追加ロジックによって、着信パ ラレル・データをモニタして、事前に定義された既知のパターンと比較 しなければなりません。着信データ・パターンが既知のパターンと一致 しない場合は、rx_channel_data_align ノードを再度アクティブにす ることができます。既知のデータのパターンと着信パラレル・データの パターンが一致するまで、このプロセスを繰り返します。 DPA データ・リアラインメント回路によって、逓倍係数 J で可能なリア ラインメント範囲を越えるリアラインメントが可能です。逓倍係数 J は 8 ∼ 10 に設定できます。ただし、データは低速クロック・サイクルごとに 連続してクロックしなければならないので、データ・リアラインメント・ ロジックのカウンタが n – 1 を超えるたびに、リアラインメントする次の ビットと前の n – 1 ビットのデータが選択されます。このとき、カウンタ が 0 にリセットされると、ビット・スリップ・レジスタ 3 からデータ全 体が選択されます（図 10-10 参照） 。ロジック・アレイは、次の分周低速 クロック・サイクルで新しい有効データ・バイトを受け取ります。図 1010 に、ロジック・アレイからの連続的なデータ・スリップ要求時の現行 カウンタ値に基づく、データ・リアラインメント・レジスタ 2 および 3 内のデータからのデータ・リアラインメント・ロジック出力の選択を示 します。 10–12 Stratix II GX デバイス・ハンドブック、Volume 2 デバイス・ハンドブック、 Altera Corporation 2006 年 2 月 Stratix II GX デバイスの高速ソース・シンクロナス差動 I/O インタフェース 図 10-10.DPA データ・リアライナ ビット・ ビット・ スリップ・ スリップ・ レジスタ2 レジスタ3 ビット・ ビット・ スリップ・ スリップ・ レジスタ2 レジスタ3 ビット・ ビット・ スリップ・ スリップ・ レジスタ2 レジスタ3 ビット・ ビット・ スリップ・ スリップ・ レジスタ2 レジスタ3 ビット・ ビット・ スリップ・ スリップ・ レジスタ2 レジスタ3 D19 D9 D29 D19 D99 D89 D119 D99 D119 D109 D18 D8 D28 D18 D98 D88 D118 D98 D118 D108 D17 D7 D27 D17 D97 D87 D117 D97 D117 D107 D16 D6 D26 D16 D96 D86 D116 D96 D116 D106 D95 D15 D5 D25 D15 D95 D85 さらに1ビットが スリップされる。 D115 D115 D125 D14 D4 D24 D14 D94 D84 D114 D94 D114 D124 D13 D3 D23 D13 D93 D83 D113 D93 D113 D123 D12 D2 D22 D12 D92 D82 D112 D92 D112 D102 D11 D1 D21 D11 D91 D81 D111 D91 D111 D101 D10 D0 D20 D10 D90 D80 D110 D90 D110 D100 1ビットが スリップされる。 0ビットがスリップされる。 カウンタ = 0 D10が次にスリップ されるビット。 さらに7ビットが スリップされる。 1ビットがスリップされる。 カウンタ = 1 D21が次にスリップ されるビット。 8ビットがスリップされる。 カウンタ = 8 D98が次にスリップ されるビット。 さらに1ビットが スリップされる。 9ビットがスリップされる。 カウンタ = 9 D119が次にスリップ されるビット。 10ビットがスリップされる。 カウンタ = 0 実際のデータは次のバイトで 再開される。 デバイス内で rx_channel_data_align 信号を使用して、データ・ア ライナをアクティブにします。rx_channel_data_align 信号は、内 部ロジックまたは外部ピンを使用して制御できます。rx_channel_ data_align 信号の立ち上がりエッジがコントロール・ロジックに確実 にラッチされるように、rx_channel_data_align 信号は 2 低周波数 クロック・サイクル以上 High 状態に維持する必要があります。データ のバイト境界は、rx_channel_data_align 信号の各立ち上がりエッ ジで 1 ビットずつシフトされます。したがって、データがスリップする たびに 1 ビットずつ失われます。 アラインメント手順に対処できるように、FPGA のロジック・アレイ内 にステート・マシンを構築してリアラインメント信号を生成する必要が あります。以下のガイドラインに、このステート・マシンの要求条件の 概要を示します。 データが ×W/J クロックに確実に同期するように、デザインに入力 同期レジスタが含まれていなければなりません。 ■ ステート・マシン後に、別の同期レジスタを使用して、生成された rx_channel_data_align 信号をキャプチャし、それを ×W/J ク ロックに同期させます。 ■ この同期レジスタの出力から PLL までのパスにおけるスキューは不定 なので、ステート・マシンは 1 つの ×W/J クロック周期の間、High 状態のパルスを生成しなければなりません。 ■ Altera Corporation 2006 年 2 月 10–13 Stratix II GX デバイス・ハンドブック、 デバイス・ハンドブック、Volume 2 ソフトウェア・サポート ■ rx_channel_data_align ジェネレータ回路は、各 rx_channel_ data_alignパルスに対し1つの短いクロック周期のパルスしか生成 しないので、着信データとアラインメント・パターンを比較する信 号が Low にリセットされるまで、追加の rx_channel_data_align パルスを生成できません。 ■ ステート・マシンがシングル・ビットをシフトするために誤って複 数の rx_channel_data_align パルスを生成しないように、ステー ト・マシンはパルスとパルスの間で最低 3 つ以上の ×1 クロック周期 の間 rx_channel_data_align 信号を Low に保持しなければなり ません。 DPA 対 CDR 付きソース・シンクロナス回路 DPA 機能およびソース・シンクロナス・チャネルは、高速トランシー バ・ブロックと一緒に使用される Stratix II GX デバイス内のコンプリメ ンタリ機能です。デバイスのトランシーバ側のチャネルは、最大 6.375 Gbps の周波数でシステム・ボードとの間でシリアル・データ・ストリー ムを送受信するための専用エンベデッド回路を使用します。これらの チャネルは、それぞれ 4 つのチャネルが実装され、複雑なエンコーディ ング / デコーディング方式に対応するシリアル・トランシーバ・ブロッ ク（4 分割エリア）でクラスタ化されています。システムが 20 を超える 高速チャネルを必要とする、複雑なエンコーディング / デコーディング 方式を使用できない、または最大データ・レートが 1.0 Gbps 以下の場 合、I/O バンク 1 および 2 のチャネルを使用して DPA とのソース・シ ンクロナス・インタフェースを実装することができます。ただし、DPA ではすべてのクロックおよびデータ・チャネルが同じクロックでドライ ブされる必要があります。 ソフトウェア・ サポート Quartus® II ソフトウェアの MegaWizard® Plug-In Manager を使用して、 Stratix II GX LVDS トランスミッタおよびレシーバ・ブロックをコンフィ ギュレーションすることができます。MegaWizard Plug-In Manager は、 altlvds メガファンクション用の GUI ベースのポートおよびパラメー タ・セレクタです。ここでは、Stratix II GX LVDS トランスミッタおよ びレシーバに使用可能なオプションについて説明します。 図 10-11 に、MegaWizard Plug-In Manager のページ 1 を示します。こ のページでは、メガファンクションの新規作成、既存のメガファンクショ ンの編集、または既存のメガファンクションのコピーによる派生メガ ファンクションの作成を行うことができます。このセクションでは、新 しいメガファンクションの作成方法を説明します。 10–14 Stratix II GX デバイス・ハンドブック、Volume 2 デバイス・ハンドブック、 Altera Corporation 2006 年 2 月 Stratix II GX デバイスの高速ソース・シンクロナス差動 I/O インタフェース 図 10-11.MegaWizard Plug-In Manager（ページ 1） MegaWizard Plug-In Manager のページ 2 では、コンフィギュレーショ ンするメガファンクションを選択し、またデバイス・ファミリを選択す ることができます。さらに、作成する出力ファイルのタイプ（AHDL、 VHDL、または Verilog HDL）を選択することもできます。回路図入力 のために、任意の HDL を選択できます。出力ファイルのベース名を指 定する必要があります。図 10-12 に、MegaWizard Plug-In Manager の ページ 2a を示します。 図 10-12.MegaWizard Plug-In Manager（ページ 2a） Altera Corporation 2006 年 2 月 10–15 Stratix II GX デバイス・ハンドブック、 デバイス・ハンドブック、Volume 2 ソフトウェア・サポート Stratix II GX LVDS トランスミッタ 図 10-13 に、ウィザードのページ 3 で Stratix II GX LVDS トランスミッ タのセットアップ方法を示します。ページ 3 では、Currently selected device family オプションのどのデバイスにメガファンクションを適用 するかを選択できます。この選択によって、各デバイス・ファミリで使 用可能なオプションがアクティブになります。 図 10-13.MegaWizard Plug-In Manager - ALTLVDS トランスミッタ（ページ 3/6） また、altlvds メガファンクションのこのインスタンスをトランスミッ タまたはレシーバのどちらでコンフィギュレーションするかを決定し、 チャネル数とデシリアライゼーション・ファクタを設定することもでき ます。デシリアライゼーション・ファクタによって、PLD コア内のパラ レル・クロック周波数とワード幅が決まります。 まず、トランスミッタの選択について説明します。図 10-14 にウィザー ドのページ 4 を示します（このメガファンクションをトランスミッタと してコンフィギュレーションする場合）。このページでは、データ・レー トとトランスミッタ・クロッキングを選択することができます。最大入 力クロック周波数については、「Stratix II GX ハンドブック」の「DC & スイッチング特性」の章を参照してください。 10–16 Stratix II GX デバイス・ハンドブック、Volume 2 デバイス・ハンドブック、 Altera Corporation 2006 年 2 月 Stratix II GX デバイスの高速ソース・シンクロナス差動 I/O インタフェース 図 10-14.MegaWizard Plug-In Manager - ALTLVDS トランスミッタ（ページ 4/6） What is the phase alignment of the data with respect to the rising edge of “tx_inclock”?（ （“tx_inclock” の立ち上がりエッジに対するデータの位 相アラインメントは何ですか）オプションで、着信データと基準クロッ 相アラインメントは何ですか） クの位相関係を調整することができます。 tx_pll_enable ポートおよび pll_areaset ポートをイネーブルするこ とができます。tx_pll_enable ポートは、現在のインスタンスに使用さ れている fast PLL をディセーブルまたはイネーブルします。pll_areset は、fast PLL に対するすべてのカウンタをリセットします。 Use shared PLL(s) for receiver and transmitter（レシーバおよびトラン （レシーバおよびトラン スミッタに共用 PLL を使用する）オプションを使用すると、正しい条件 を使用する） 下（同じデータ・レート、SERDES 係数、および入力クロック周波数） でレシーバ用およびトランスミッタ用の PLL をマージできます。 このページでは、トランスミッタ用のオプションのポートを設定するこ とができます。必要に応じて Register ‘tx_in’ input port using（…を使用 （…を使用 したレジスタの tx_in 入力ポート）オプションを使用して、PLD からト 入力ポート） ランスミッタへデータを転送します。PLD とトランスミッタとのインタ フェースの前に、すでにレジスタ・レイヤが実装されているデザインの 場合は、このオプションをオフにします。レジスタへのクロックの供給 は、PLD コア内のデータ・パスへのクロック供給に応じて、tx_inclock または tx_coreclock から供給されます。 図 10-15 に、ウィザードのページ 5（トランスミッタ・オプションの最 後のページ）を示します。 Altera Corporation 2006 年 2 月 10–17 Stratix II GX デバイス・ハンドブック、 デバイス・ハンドブック、Volume 2 ソフトウェア・サポート 図 10-15.MegaWizard Plug-In Manager - ALTLVDS トランスミッタ（ページ 5/6） tx_locked ポートおよび tx_coreclock ポートをイネーブルすること ができます。tx_locked 信号は、fast PLL が基準クロックにロックさ れているかどうかを示します。tx_coreclock ポートは、PLD にクロッ クを供給し、tx_inclock の周波数が SERDES 係数で分周されたデー タ・レートにマッチしない場合に役立ちます。 特定のクロック・リソースを使用するように tx_coreclock を設定で きます。あるいは、Auto selection を選択すれば、Quartus II ソフトウェ アが自動的に使用可能なクロック・リソースを割り当てます。 出力クロックの分周係数と位相は入力クロックと関係なく設定します。 DPA なし Stratix II GX LVDS レシーバ DPA なしの Stratix II GX LVDS レシーバのセットアップはページ 1 から 開始します。チャネル数およびデシリアライゼーション・ファクタは、 トランスミッタの場合と同様です。DPA オプションは Stratix II GX ファ ミリで使用できます。図 10-16 に、ウィザードのページ 3 を示します。 DPA モードは選択されていません。 10–18 Stratix II GX デバイス・ハンドブック、Volume 2 デバイス・ハンドブック、 Altera Corporation 2006 年 2 月 Stratix II GX デバイスの高速ソース・シンクロナス差動 I/O インタフェース 図 10-16.MegaWizard Plug-In Manager - DPA なし ALTLVDS レシーバ（ページ 3/6） 図 10-17 に、ウィザードのページ 4 を示します。このページでは、デー タ・レートとレシーバ・クロックを選択します。DPA なしおよび DPA モードの場合の最大データ・レートについては、 「Stratix II GX ハンド ブック」の「DC & スイッチング特性」の章を参照してください。 Use shared PLL(s) for receiver and transmitter（レシーバおよびトラン （レシーバおよびトラン スミッタに共用 PLL を使用する）オプションを使用すると、正しい条件 を使用する） 下（同じデータ・レート、SERDES 係数、および入力クロック周波数） でレシーバ用およびトランスミッタ用の PLL をマージできます。 図 10-17.MegaWizard Plug-In Manager - DPA なし ALTLVDS レシーバ（ページ 4/6） Altera Corporation 2006 年 2 月 10–19 Stratix II GX デバイス・ハンドブック、 デバイス・ハンドブック、Volume 2 ソフトウェア・サポート What is the phase alignment of data with respect to the rising edge of ‘rx_inclock’(in degrees)?（ （rx_inclock の立ち上がりエッジに対するデー タの位相アラインメントは何ですか（度数で表示））オプションを使用し て、rx_inclock と rx_in の位相関係を選択することができます。 特定のクロック・リソースを使用するように rx_coreclock を設定で きます。あるいは、Auto selection（自動選択）を選択すれば、Quartus II ソフトウェアが自動的に使用可能なクロック・リソースを割り当てます。 このページでは、pll_areset、rx_pll_enable、および rx_locked ポートをイネーブルすることができます。pll_areset は、fast PLL 内 のすべてのカウンタをリセットします。rx_pll_enable ポートは、こ のレシーバ・インスタンス内の FPLL をディセーブルまたはイネーブル します。rx_locked ポートは、PLL が rx_inclock の周波数と位相に ロックしていることを示します。 図 10-18に、 ウィザードのページ5を示します。 これは、 DPAなしALTLVDS レシーバの最後のコンフィギュレーション・ページです。 図 10-18.MegaWizard Plug-In Manager - DPA なし ALTLVDS レシーバ（ページ 5/6） このページでは、Register outputs（レジスタ出力） （レジスタ出力）オプションをオンに （レジスタ出力） すると、 SERDES から PLD への適切なデータ転送を容易に達成できます。 レイテンシを低減するために SERDES の前にすでにレジスタ・レイヤが 実装されている場合は、このオプションをオフにすることができます。 rx_cda_reset 信号と rx_cda_max 信号をイネーブルすることができ ます。rx_cda_reset 信号はアライナをリセットします。 rx_cda_max は、“ バレル・ロール ” が完全に 1 回転したことを示します。 10–20 Stratix II GX デバイス・ハンドブック、Volume 2 デバイス・ハンドブック、 Altera Corporation 2006 年 2 月 Stratix II GX デバイスの高速ソース・シンクロナス差動 I/O インタフェース DPA あり Stratix II GX LVDS レシーバ DPA 付き Stratix II GX LVDS レシーバ・セットアップはページ 1 から開 始します。チャネル数およびデシリアライゼーション・ファクタは、ト ランスミッタの場合と同じです。Stratix II GX ファミリには DPA オプ ションを使用できます。図 10-19 に、DPA が選択された状態のウィザー ドのページ 3 を示します。 このウィザードは前述のページ（DPA なしの場合）と同様で、唯一の違 いは DPA が選択されていることです。 図 10-19.MegaWizard Plug-In Manager - DPA あり ALTLVDS レシーバ（ページ 3/7） 図 10-20 に、ウィザードのページ 4 を示します。 図 10-20.MegaWizard Plug-In Manager - DPA あり ALTLVDS レシーバ（ページ 4/7） Altera Corporation 2006 年 2 月 10–21 Stratix II GX デバイス・ハンドブック、 デバイス・ハンドブック、Volume 2 ソフトウェア・サポート このページでは、レシーバのデータ・レートと入力クロッキングを選択 します。最大データ・レートについては、「Stratix II GX ハンドブック」 の「DC & スイッチング特性」の章を参照してください。 Use shared PLL(s) for receiver and transmitter（レシーバおよびトランス （レシーバおよびトランス ミッタに共用 PLL を使用する）オプションを使用すると、正しい条件下 を使用する） （同じデータ・レート、SERDES 係数、および入力クロック周波数）でレ シーバ用およびトランスミッタ用の PLL をマージできます。 特定のクロック・リソースを使用するように rx_outclock を設定でき ます。あるいは、Auto selection（自動選択） （自動選択）を選択すれば、Quartus II （自動選択） ソフトウェアが自動的に使用可能なクロック・リソースを割り当てます。 その他のポートはすべて、上記の DPA なしレシーバで述べた同じページ と同様です。 図 10-21 に、ウィザードのページ 5 を示します。 図 10-21.MegaWizard Plug-In Manager - DPA あり ALTLVDS レシーバ（ページ 5/7） これは、DPA モードのレシーバに対する DPA 専用のコンフィギュレー ション・ページです。 rx_dpll_enable が有効の場合、データは DPA を通過（バイパスな し）できます。 ■ rx_dpll_lock では、DPA がデータに対する別のクロック位相を選 択できないようにします。 ■ 10–22 Stratix II GX デバイス・ハンドブック、Volume 2 デバイス・ハンドブック、 Altera Corporation 2006 年 2 月 Stratix II GX デバイスの高速ソース・シンクロナス差動 I/O インタフェース ■ rx_fifo_reset はリセット・ポートです。 リセット・オプション用の DPA 回路リセットと、ロッキング用の DPA ロックの 2 つのブロックがあります。 図 10-22 に、ウィザードのページ 6 を示します。 図 10-22.MegaWizard Plug-In Manager - DPA あり ALTLVDS レシーバ（ページ 6/7） 図 10-23 に、ウィザードのページ 7 を示します。このページは、Quartus II ソフトウェアが前のページでユーザが選択したオプションを使用して生 成するファイルを示します。バリエーション・ファイルは必須ですが、 それ以外はオプションです。 図 10-23.MegaWizard Plug-In Manager - ALTLVDS（ページ 7/7） Altera Corporation 2006 年 2 月 10–23 Stratix II GX デバイス・ハンドブック、 デバイス・ハンドブック、Volume 2 まとめ まとめ DPA テクノロジは、レシーバ・チャネルでのシリアル・データとソース・ クロックの位相マッチングの制約をなくします。したがって、DPA に よって厳密なボード配線とトポロジ上の制約がなくなり、チャネル間ス キューの計算が簡略化され、システム性能が向上します。Stratix II GX デ バイスは、DPA テクノロジと 6.375 Gbps トランシーバを組み合わせるこ とによって、多様なアプリケーションへの対応が可能であり、またプロ トコル間に効果的にシリコン・ブリッジを実装できます。 10–24 Stratix II GX デバイス・ハンドブック、Volume 2 デバイス・ハンドブック、 Altera Corporation 2006 年 2 月