正誤表 この製品のデータシートに間違いがありましたので、お詫びして訂正いたします。 この正誤表は、 ２０１１年２月１７日現在、アナログ・デバイセズ株式会社で確認した誤 りを記したものです。 なお、英語のデータシート改版時に、これらの誤りが訂正される場合があります。 正誤表作成年月日： ２０１１年２月１７日 製品名： ADG3304 対象となるデータシートのリビジョン(Rev)：Rev.B 和文データシート 訂正箇所： １６頁 右側サイドの下記部分訂正 「入力動作条件」の項、上から 3 行目から 4 行目にかけて、下線部を次のように訂正し ます。 誤 「最小電流駆動能力は 36 mA である必要があります。 」 正 「トランジション時のピーク電流能力は、最少で 36ｍA である必要があります。」 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹 芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大 阪 MT ビル 2 号 電話 06（6350）6868 低電圧、1.15～5.5V、4 チャンネル 双方向ロジック・レベル・トランスレータ ADG3304 特長 機能ブロック図 双方向のレベル変換 VCCA VCCY 1.15～5.5 V で動作 低静止電流< 5 µA A1 Y1 A2 Y2 A3 Y3 A4 Y4 方向ピンが不要 アプリケーション SPI®、MICROWIRE™のレベル変換 低電圧 ASIC のレベル変換 スマート・カード・リーダ 携帯電話機およびクレードル 通信装置 GND ネットワーク･スイッチおよびルーター 04860-001 EN ポータブル通信機器 図1. ストレージ・システム(SAN/NAS) コンピューティング/サーバー・アプリケーション GPS ポータブル POS システム 低価格シリアル・インターフェース 概要 ADG3304 は 4 チャンネルの双方向チャンネルを内蔵する 双方向ロジック・レベル・トランスレータです。このデ バイスは、低電圧 DSP コントローラと高電圧デバイスと の間での SPI や MICROWIRE インターフェースを使った データ転送などのような、多電圧デジタル・システム・ アプリケーションで使用することができます。このデバ イスは、変換を行う方向を設定する信号なしで、双方向 のロジック・レベル変換を実行できる内部アーキテクチ ャを採用しています。 イネーブル・ピン(EN)は、A 側ピンと Y 側ピンの両方で スリー・ステート動作を提供します。EN ピンをロー・レ ベルにすると、デバイスの両側のピンが高インピーダン ス状態になります。EN ピンは VCCA 電源電圧を基準とし、 通常動作ではハイ・レベルに駆動されます。 VCCA に入力された電圧が、デバイスの A 側のロジック・ レベルを、VCCY が Y 側のレベルを、それぞれ設定します。 正常動作のためには、VCCA は常に VCCY より低い必要があ ります。デバイスの A 側に入力された VCCA 互換のロジッ ク信号は、Y 側に VCCY 互換のレベルとして出力されます。 同様に、デバイスの Y 側に入力された VCCY 互換のロジッ ク・レベルは、A 側に VCCA 互換のロジック・レベルとし て出力されます。 製品のハイライト Rev. B ADG3304 は小型の 14 ピン TSSOP パッケージ、12 ボール WLCSP または 20 ピン LFCSP パッケージを採用していま す。1.15～5.5 V の電源範囲で動作を保証しています。 1. 双方向レベル変換。 2. 1.15～5.5 V の電源範囲で動作を保証。 3. 方向ピン不要。 4. 14 ピン TSSOP、12 ボール WLCSP、または 20 ピン LFCSP を採用。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2005 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 ADG3304 目次 仕様 .......................................................................................... 3 入力駆動条件..................................................................... 16 絶対最大定格........................................................................... 6 出力負荷条件..................................................................... 16 ESD の注意 .......................................................................... 6 イネーブル動作................................................................. 16 ピン配置およびピン機能説明 ............................................... 7 電源 .................................................................................... 16 代表的な性能特性................................................................... 8 データレート..................................................................... 17 テスト回路 ............................................................................ 12 アプリケーション ................................................................ 18 用語 ........................................................................................ 15 レイアウトのガイドライン ............................................. 18 動作原理 ................................................................................ 16 外形寸法 ................................................................................ 19 レベル・トランスレータ・アーキテクチャ ................. 16 オーダー・ガイド............................................................. 20 改訂履歴 12/05—Rev. A to Rev. B Changes to Table 1 .................................................................... 3 Changes to Table 2 .................................................................... 6 Changes to Figure 3 and Table 4 ............................................... 7 Updated Outline Dimensions .................................................. 19 Changes to Ordering Guide..................................................... 21 6/05—Rev. 0 to Rev. A Added LFCSP Package ............................................... Universal 1/05—Revision 0: Initial Version Rev. B － 2/20 － ADG3304 仕様 VCCY = 1.65 V～5.5 V、VCCA = 1.15 V～VCCY、GND = 0 V、TA = 25°C。特に指定がない限り、すべての仕様は TMIN～TMAX で規 定。 表1. Parameter LOGIC INPUTS/OUTPUTS A Side Input High Voltage2 Input Low Voltage2 Output High Voltage Output Low Voltage Capacitance2 Leakage Current Y Side Input High Voltage2 Input Low Voltage2 Output High Voltage Output Low Voltage Capacitance2 Leakage Current Enable (EN) Input High Voltage2 Symbol Test Conditions/Comments Min VIHA VCCA = 1.15 V VIHA VCCA = 1.2 V to 5.5 V VCCA − 0.3 VCCA − 0.4 VILA VOHA VY = VCCY, IOH = 20 µA, see Figure 29 VOLA CA ILA, Hi-Z VY = 0 V, IOL = 20 µA, see Figure 29 f = 1 MHz, EN = 0, see Figure 34 VA = 0 V/VCCA, EN = 0, see Figure 31 VILY VOHY VA = VCCA, IOH = 20 µA, see Figure 30 VOLY CY ILY, Hi-Z VA = 0 V, IOL = 20 µA, see Figure 30 f = 1 MHz, EN = 0, see Figure 35 VY = 0 V/VCCY, EN = 0, see Figure 32 VIHEN VCCA = 1.15 V VIHEN VCCA = 1.2 V to 5.5 V VILEN ILEN Capacitance2 Enable Time2 CEN tEN SWITCHING CHARACTERISTICS2 3.3 V ± 0.3 V ≤ VCCA ≤ VCCY, VCCY = 5 V ± 0.5 V A→Y Level Translation Propagation Delay Rise Time Fall Time Maximum Data Rate Channel-to-Channel Skew Part-to-Part Skew Y→A Level Translation Rev. B Max 0.4 V V 0.4 V pF µA VCCA − 0.4 9 ±1 V 0.4 V V 0.4 V pF µA VCCY − 0.4 6 ±1 VCCA − 0.3 VCCA − 0.4 V V 0.4 ±1 V µA 3 1 1.8 pF µs 6 2 2 10 3.5 3.5 2 4 3 ns ns ns Mbps ns ns 4 1 7 3 ns ns 3 7 2 3.5 2 ns Mbps ns ns VEN = 0 V/VCCA, VA = 0 V, see Figure 33 RS = RT = 50 Ω, VA = 0 V/VCCA (A→Y), VY = 0 V/VCCY (Y→A), see Figure 36 Unit V VCCY − 0.4 VIHY Input Low Voltage2 Leakage Current B Version1 Typ RS = RT = 50 Ω, CL = 50 pF, see Figure 37 tP, A→Y tR, A→Y tF, A→Y DMAX, A→Y tSKEW, A→Y tPPSKEW, A→Y 50 RS = RT = 50 Ω, CL = 15 pF, see Figure 38 Propagation Delay Rise Time tP, Y→A tR, Y→A Fall Time Maximum Data Rate Channel-to-Channel Skew Part-to-Part Skew tF, Y→A DMAX, Y→A tSKEW, Y→A tPPSKEW, Y→A 50 － 3/20 － ADG3304 Parameter 1.8 V ± 0.15 V ≤ VCCA ≤ VCCY, VCCY = 3.3 V ± 0.3 V A→Y Translation Propagation Delay Rise Time Fall Time Maximum Data Rate Channel-to-Channel Skew Part-to-Part Skew Y→A Translation Propagation Delay Rise Time Fall Time Maximum Data Rate Channel-to-Channel Skew Part-to-Part Skew 1.15 V to 1.3 V ≤ VCCA ≤ VCCY, VCCY = 3.3 V ± 0.3 V A→Y Translation Propagation Delay Rise Time Fall Time Maximum Data Rate Channel-to-Channel Skew Part-to-Part Skew Y→A Translation Propagation Delay Rise Time Fall Time Maximum Data Rate Channel-to-Channel Skew Part-to-Part Skew 1.15 V to 1.3 V ≤ VCCA ≤ VCCY, VCCY = 1.8 V ± 0.3 V A→Y Translation Propagation Delay Rise Time Fall Time Maximum Data Rate Channel-to-Channel Skew Part-to-Part Skew Rev. B Symbol Test Conditions/Comments Min B Version1 Typ Max Unit 8 2 2 11 5 5 2 4 4 ns ns ns Mbps ns ns 5 2 2 8 3.5 3.5 2 3 3 9 3 2 18 5 5 2 5 10 5 2 2 9 4 4 2 4 4 12 7 3 25 12 5 2 5 15 RS = RT = 50 Ω, CL = 50 pF, see Figure 37 tP, A→Y tR, A→Y tF, A→Y DMAX, A→Y tSKEW, A→Y tPPSKEW, A→Y 50 RS = RT = 50 Ω, CL = 15 pF, see Figure 38 tP, Y→A tR, Y→A tF, Y→A DMAX, Y→A tSKEW, Y→A tPPSKEW, Y→A 50 ns ns ns Mbps ns ns RS = RT = 50 Ω, CL = 50 pF, see Figure 37 tP, A→Y tR, A→Y tF, A→Y DMAX, A→Y tSKEW, A→Y tPPSKEW, A→Y 40 ns ns ns Mbps ns ns RS = RT = 50 Ω, CL = 15 pF, see Figure 38 tP, Y→A tR, Y→A tF, Y→A DMAX, Y→A tSKEW, Y→A tPPSKEW, Y→A 40 ns ns ns Mbps ns ns RS = RT = 50 Ω, CL = 50 pF, see Figure 37 tP, A→Y tR, A→Y tF, A→Y DMAX, A→Y tSKEW, A→Y tPPSKEW, A→Y 25 － 4/20 － ns ns ns Mbps ns ns ADG3304 Parameter Y→A Translation Propagation Delay Rise Time Fall Time Maximum Data Rate Channel-to-Channel Skew Part-to-Part Skew 2.5 V ± 0.2 V ≤ VCCA ≤ VCCY, VCCY = 3.3 V ± 0.3 V A→Y Translation Symbol tP, Y→A tR, Y→A tF, Y→A DMAX, Y→A tSKEW, Y→A tPPSKEW, Y→A tP, A→Y tR, A→Y tF, A→Y DMAX, A→Y tSKEW, A→Y tPPSKEW, A→Y Propagation Delay Rise Time Fall Time Maximum Data Rate Channel-to-Channel Skew Part-to-Part Skew POWER REQUIREMENTS Power Supply Voltages tP, Y→A tR, Y→A tF, Y→A DMAX, Y→A tSKEW, Y→A tPPSKEW, Y→A 1 2 Unit 14 5 2.5 35 16 6.5 3 6.5 23.5 ns ns ns Mbps ns ns 7 2.5 2 10 4 5 1.5 2 4 5 1 3 8 4 5 2 3 3 ns ns ns Mbps ns ns 0.17 5.5 5.5 5 V V µA 0.27 5 µA 0.1 0.1 5 5 µA µA 25 60 VCCA VCCY ICCA IHi-Z, A IHi-Z, Y 60 VCCA ≤ VCCY VA = 0 V/VCCA, VY = 0 V/VCCY, VCCA = VCCY = 5.5 V, EN = 1 VA = 0 V/VCCA, VY = 0 V/VCCY, VCCA = VCCY = 5.5 V, EN = 1 VCCA = VCCY = 5.5 V, EN = 0 VCCA = VCCY = 5.5 V, EN = 0 温度範囲: B バージョン: TSSOP と LFCSP -40℃～+85℃; WLCSP -25℃～+85℃。 設計上保証しますが、出荷テストは行いません。 Rev. B Max ns ns ns Mbps ns ns RS = RT = 50 Ω, CL = 15 pF, see Figure 38 ICCY Three-State Mode Power Supply Current Min RS = RT = 50 Ω, CL = 50 pF, see Figure 37 Propagation Delay Rise Time Fall Time Maximum Data Rate Channel-to-Channel Skew Part-to-Part Skew Y→A Translation Quiescent Power Supply Current Test Conditions/Comments RS = RT = 50 Ω, CL = 15 pF, see Figure 38 B Version1 Typ － 5/20 － 1.15 1.65 ADG3304 絶対最大定格 特に指定のない限り、TA = 25℃。 表2. Parameter VCCA to GND VCCY to GND Digital Inputs (A) Digital Inputs (Y) EN to GND Operating Temperature Range Extended Industrial (B Version) TSSOP and LFCSP Industrial (B Version) WLCSP Storage Temperature Range Junction Temperature θJA Thermal Impedance (4-Layer Board) 14-Lead TSSOP 12-Ball WLCSP 20-Lead LFCSP Lead Temperature, Soldering (10 sec) IR Reflow, Peak Temperature (<20 sec) Rating −0.3 V to +7 V VCCA to +7 V −0.3 V to (VCCA + 0.3 V) −0.3 V to (VCCY + 0.3 V) −0.3 V to +7 V 上記の絶対最大定格を超えるストレスを加えるとデバイ スに恒久的な損傷を与えることがあります。この規定は ストレス定格の規定のみを目的とするものであり、この 仕様の動作セクションに記載する規定値以上でのデバイ ス動作を定めたものではありません。デバイスを長時間 絶対最大定格状態に置くとデバイスの信頼性に影響を与 えます。 −40°C to +85°C 同時に複数の絶対最大定格条件を適用することはできま せん。 −25°C to +85°C −65°C to +150°C 150°C 89.21°C/W 120°C/W 30.4°C/W 300°C 260°C ESD の注意 ESD（静電放電）の影響を受けやすいデバイスです。電荷を帯びたデバイスや回路ボードは、検知され ないまま放電することがあります。本製品は当社独自の特許技術である ESD 保護回路を内蔵してはいま すが、デバイスが高エネルギーの静電放電を被った場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対する適切な予防措置を講じることをお勧めします。 Rev. B － 6/20 － ADG3304 ピン配置およびピン機能説明 VCCY A1 2 A2 3 ADG3304 12 Y2 A3 4 TOP VIEW (Not to Scale) 11 Y3 VCCY A1 20 19 18 17 16 Y1 VCCA Y2 13 Y1 NC A2 A3 A4 NC A2 2 Y3 EN A3 Y4 GND A4 1 2 3 4 5 3 NC 6 9 NC GND 7 8 EN 10 Y4 NC = NO CONNECT 4 TOP VIEW (BALLS AT THE BOTTOM) Not to Scale 図2.14 ピン TSSOP のピン配置 ADG3304 TOP VIEW (Not to Scale) 15 NC 14 Y2 13 Y3 12 Y4 11 NC NC NC GND EN NC 5 04860-003 A4 PIN 1 INDICATOR NC = NO CONNECT NOTES 1. THE EXPOSED PADDLE CAN BE TIED TO GND OR LEFT FLOATING. DO NOT TIE IT TO VCCA or VCCY. 図3.12 ボール WLCSP のピン配置 図4.20 ピン LFCSP_VQ のピン配置 表3.14 ピン TSSOP と 20 ピン LFCSP のピン機能説明 TSSOP 1 2 3 4 5 6, 9 7 8 10 11 12 13 14 ピン番号 LFCSP 19 20 2 3 4 1, 5, 6, 7, 10, 11, 15, 16 8 9 12 13 14 17 18 記号 VCCA A1 A2 A3 A4 NC 説明 A1～A4 I/O ピンに対する電源電圧入力(1.15 V ≦ VCCA ≦ VCCY)。 入力/出力 A1。VCCA を基準とする。 入力/出力 A2。VCCA を基準とする。 入力/出力 A3。VCCA を基準とする。 入力/出力 A4。VCCA を基準とする。 未接続。 GND EN Y4 Y3 Y2 Y1 VCCY グラウンド。 アクティブ・ハイのイネーブル入力。 入力/出力 Y4。VCCY を基準とする。 入力/出力 Y3。VCCY を基準とする。 入力/出力 Y2。VCCY を基準とする。 入力/出力 Y1。VCCY を基準とする。 Y1～Y4 I/O ピンに対する電源電圧入力(1.65 V ≦ VCC ≦ 5.5 V)。 表4.12 ボール WLCSP のピン機能説明 バンプ番号 a1 a2 a3 a4 b1 b2 b3 b4 c1 c2 c3 c4 Rev. B 記号 Y1 Y2 Y3 Y4 VCCY VCCA EN GND A1 A2 A3 A4 説明 入力/出力 Y1。VCCY を基準とする。 入力/出力 Y2。VCCY を基準とする。 入力/出力 Y3。VCCY を基準とする。 入力/出力 Y4。VCCY を基準とする。 Y1～Y4 I/O ピンに対する電源電圧入力(1.65 V ≦ VCC ≦ 5.5 V)。 A1～A4 I/O ピンに対する電源電圧入力(1.15 V ≦ VCCA ≦ VCCY)。 アクティブ・ハイのイネーブル入力。 グラウンド。 入力/出力 A1。VCCA を基準とする。 入力/出力 A2。VCCA を基準とする。 入力/出力 A3。VCCA を基準とする。 入力/出力 A4。VCCA を基準とする。 － 7/20 － 04860-057 14 c 6 7 8 9 10 1 b 1 04860-002 VCCA a A1 VCCA VCCY Y1 NC BALL a1 INDICATOR ADG3304 代表的な性能特性 3.0 1.0 TA = 25°C 1 CHANNEL 0.9 CL = 50pF 2.5 0.8 VCCA = 3.3V, VCCY = 5V 0.7 2.0 0.6 ICCY (mA) ICCA (mA) TA = 25°C 1 CHANNEL CL = 15pF 0.5 0.4 VCCA = 1.8V, VCCY = 3.3V 0.3 VCCA = 3.3V, VCCY = 5V 1.5 1.0 VCCA = 1.8V, VCCY = 3.3V 0.2 0.5 0.1 5 10 15 20 25 30 35 DATA RATE (Mbps) 40 45 50 VCCA = 1.2V, VCCY = 1.8V 0 0 5 20 25 30 35 40 45 50 図8.ICCY 対データレート(Y→A レベル変換) 1.6 TA = 25°C 1 CHANNEL CL = 50pF 9 15 DATA RATE (Mbps) 図5.ICCA 対データレート(A→Y レベル変換) 10 10 04860-007 0 04860-004 VCCA = 1.2V, VCCY = 1.8V 0 TA = 25°C 1 CHANNEL VCCA = 1.2V VCCY = 1.8V 1.4 8 20Mbps 1.2 7 ICCY (mA) 5 4 0.8 10Mbps 0.6 VCCA = 1.8V, VCCY = 3.3V 3 1.0 0.4 5Mbps 2 VCCA = 1.2V, VCCY = 1.8V 1 1Mbps 0 5 10 15 20 25 30 35 DATA RATE (Mbps) 40 45 50 04860-005 0 0.2 0 43 53 63 73 1.0 TA = 25°C 1 CHANNEL VCCA = 1.2V VCCY =1.8V 0.9 0.8 VCCA = 3.3V, VCCY = 5V 0.7 ICCA (mA) 2.0 ICCA (mA) 33 図9.ICCY 対ピン Y の容量負荷、A→Y (1.2 V→1.8 V) レベル変換 TA = 25°C 1 CHANNEL CL = 15pF 2.5 23 CAPACITIVE LOAD (pF) 図6.ICCY 対データレート(A→Y レベル変換) 3.0 13 04860-012 ICCY (mA) VCCA = 3.3V, VCCY = 5V 6 1.5 0.6 20Mbps 0.5 0.4 1.0 0.3 VCCA = 1.2V, VCCY = 1.8V 0 5 10 15 20 25 30 35 40 DATA RATE (Mbps) 0.1 45 50 04860-006 0 1Mbps 0 13 図7.ICCA 対データレート(Y→A レベル変換) Rev. B 10Mbps 5Mbps 0.2 0.5 23 33 43 CAPACITIVE LOAD (pF) 53 図10.ICCA 対ピン A の容量負荷、Y→A (1.8 V→1.2 V) レベル変換 － 8/20 － 04860-013 VCCA = 1.8V, VCCY = 3.3V ADG3304 9 7 TA = 25°C 1 CHANNEL VCCA = 1.8V VCCY = 3.3V 8 7 TA = 25°C 1 CHANNEL 6 VCCA = 3.3V VCCY = 5V 50Mbps 50Mbps 5 ICCA (mA) ICCY (mA) 6 5 30Mbps 4 4 30Mbps 3 20Mbps 3 20Mbps 2 2 10Mbps 10Mbps 1 1 33 43 53 63 0 04865-016 23 73 CAPACITIVE LOAD (pF) 13 図11.ICCY 対ピン Y の容量負荷、A→Y (1.8 V→3.3 V) レベル変換 4.0 53 10 TA = 25°C 9 1 CHANNEL DATA RATE = 50kbps 8 TA = 25°C 1 CHANNEL VCCA = 1.8V VCCY = 3.3V 3.5 VCCA = 1.2V, VCCY = 1.8V 7 50Mbps 3.0 RISE TIME (ns) ICCA (mA) 33 43 CAPACITIVE LOAD (pF) 図14.ICCA 対ピン A の容量負荷、Y→A (5 V→3.3 V) レベル変換 5.0 4.5 23 04860-021 5Mbps 5Mbps 0 13 2.5 2.0 30Mbps 1.5 6 5 4 VCCA = 1.8V, VCCY = 3.3V 3 20Mbps 1.0 2 VCCA = 3.3V, VCCY = 5V 10Mbps 0.5 5Mbps 23 33 43 CAPACITIVE LOAD (pF) 53 0 13 04860-017 0 13 図12.ICCA 対ピン A の容量負荷、Y→A (3.3 V→1.8 V) レベル変換 23 33 43 53 CAPACITIVE LOAD (pF) 63 73 04860-023 1 図15.立ち上がり時間対ピン Y の容量負荷(A→Y レベル変換) 4.0 12 TA = 25°C 1 CHANNEL VCCA = 3.3V 10 V CCY = 5V TA = 25°C 1 CHANNEL 3.5 DATA RATE = 50kbps 50Mbps VCCA = 1.2V, VCCY = 1.8V 3.0 FALL TIME (ns) ICCY (mA) 8 30Mbps 6 20Mbps 2.5 VCCA = 1.8V, VCCY = 3.3V 2.0 1.5 4 VCCA = 3.3V, VCCY = 5V 1.0 10Mbps 2 5Mbps 23 33 43 53 CAPACITIVE LOAD (pF) 63 73 0 04860-020 0 13 23 33 43 53 CAPACITIVE LOAD (pF) 63 73 図16.立ち下がり時間対ピン Y の容量負荷(A→Y レベル変換) 図13.ICCY 対ピン Y の容量負荷、A→Y (3.3 V→5 V) レベル変換 Rev. B 13 04860-024 0.5 － 9/20 － ADG3304 12 10 TA = 25°C 9 1 CHANNEL DATA RATE = 50kbps 8 VCCA = 1.2V, VCCY = 1.8V 6 5 4 VCCA = 1.8V, VCCY = 3.3V 3 2 8 6 VCCA = 1.8V, VCCY = 3.3V 4 2 1 VCCA = 3.3V, VCCY = 5V 23 28 33 38 43 48 53 CAPACITIVE LOAD (pF) 0 13 04860-025 18 33 43 53 63 73 CAPACITIVE LOAD (pF) 図17.立ち上がり時間対ピン A の容量負荷(Y→A レベル変換) 図20.伝搬遅延(tPHL)対 ピン Y の容量負荷(A→Y レベル変換) 4.0 9 8 PROPAGATION DELAY (ns) 3.0 2.5 VCCA = 1.2V, VCCY = 1.8V 2.0 VCCA = 1.8V, VCCY = 3.3V 1.5 VCCA = 3.3V, VCCY = 5V 1.0 0.5 TA = 25°C 1 CHANNEL DATA RATE = 50kbps 7 VCCA = 1.2V, VCCY = 1.8V 6 5 4 3 VCCA = 1.8V, VCCY = 3.3V 2 VCCA = 3.3V, VCCY = 5V 1 13 18 23 28 33 38 43 CAPACITIVE LOAD (pF) 48 53 0 13 04860-026 0 18 23 28 33 38 43 48 53 CAPACITIVE LOAD (pF) 図18.立ち下がり時間対ピン A の容量負荷(Y→A レベル変換) 04860-029 TA = 25°C 1 CHANNEL DATA RATE = 50kbps 3.5 FALL TIME (ns) 23 04860-028 VCCA = 3.3V, VCCY = 5V 0 13 図21.伝搬遅延(tPLH)対 ピン A の容量負荷(Y→A レベル変換) 9 TA = 25°C 1 CHANNEL 8 DATA RATE = 50kbps 14 TA = 25°C 1 CHANNEL 12 DATA RATE = 50kbps VCCA = 1.2V, VCCY = 1.8V PROPAGATION DELAY (ns) PROPAGATION DELAY (ns) VCCA = 1.2V, VCCY = 1.8V 10 PROPAGATION DELAY (ns) RISE TIME (ns) 7 DATA RATE = 50kbps TA = 25°C 1 CHANNEL 10 8 6 VCCA = 1.8V, VCCY = 3.3V 4 VCCA = 1.2V, VCCY = 1.8V 7 6 5 4 VCCA = 1.8V, VCCY = 3.3V 3 VCCA = 3.3V, VCCY = 5V 2 VCCA = 3.3V, VCCY = 5V 23 33 43 53 CAPACITIVE LOAD (pF) 63 73 0 04860-027 0 13 13 図19.伝搬遅延(tPLH)対 ピン Y の容量負荷(A→Y レベル変換) Rev. B 18 23 28 33 38 43 CAPACITIVE LOAD (pF) 48 図22.伝搬遅延(tPHL)対 ピン A の容量負荷(Y→A レベル変換) － 10/20 － 53 04860-030 1 2 ADG3304 TA = 25°C DATA RATE = 25Mbps CL = 50pF 1 CHANNEL 400mV/DIV 図26.アイダイアグラム、A 出力 (3.3 V→1.8 V レベル変換、50 Mbps) 図23.アイダイアグラム、Y 出力 (1.2 V→1.8 V レベル変換、25 Mbps) 5ns/DIV TA = 25°C DATA RATE = 50Mbps CL = 50pF 1 CHANNEL 1V/DIV 図27.アイダイアグラム、Y 出力 (3.3 V→5 V レベル変換、50 Mbps) 図24.アイダイアグラム、A 出力 (1.8 V→1.2 V レベル変換、25 Mbps) 500mV/DIV TA = 25°C DATA RATE = 50Mbps CL = 15pF 1 CHANNEL CL = 50pF 1 CHANNEL 3ns/DIV 04860-039 TA = 25°C DATA RATE = 50Mbps 800mV/DIV 3ns/DIV 図28.アイダイアグラム、A 出力 (5 V→3.3 V レベル変換、50 Mbps) 図25.アイダイアグラム、Y 出力 (1.8 V→3.3 V レベル変換、50 Mbps) Rev. B 3ns/DIV 04860-041 200mV/DIV CL = 50pF 1 CHANNEL 04860-038 TA = 25°C DATA RATE = 25Mbps 3ns/DIV － 11/20 － 04860-042 5ns/DIV 04860-040 04860-037 400mV/DIV TA = 25°C DATA RATE = 50Mbps CL = 15pF 1 CHANNEL ADG3304 テスト回路 EN VCCA ADG3304 VCCY 0.1mF 0.1mF EN ADG3304 VCCA A VCCY Y 0.1mF 0.1mF K2 K1 A GND IOH K Y A IOL 図29.VOH/VOL 電圧、ピン A EN ADG3304 VCCA 図32.スリーステート・リーク電流、ピン Y VCCY 0.1mF 0.1mF VCCA K2 04860-046 04860-043 GND ADG3304 VCCY 0.1mF Y 0.1mF Y A A K1 GND A IOL 04860-044 EN ADG3304 GND 図33.EN ピン・リーク電流 図30.VOH/VOL 電圧、ピン Y VCCA EN K 04860-047 IOH EN VCCA VCCY ADG3304 VCCY 0.1mF 0.1mF A A Y A Y K CAPACITANCE METER GND 04860-048 04860-045 GND 図31.スリーステート・リーク電流、ピン A Rev. B 図34.ピン A の容量 － 12/20 － ADG3304 EN VCCA ADG3304 VCCY A Y CAPACITANCE METER 04860-049 GND 図35.ピン Y の容量 A®Y DIRECTION VCCA 0.1mF VCCY ADG3304 + 10mF + 10mF 0.1mF 1MW A VY Y VA K1 K2 50pF 1MW SIGNAL SOURCE EN Z0 = 50W RS GND VEN 50W RT 50W Y®A DIRECTION VCCA 0.1mF VCCY ADG3304 + 10mF + 10mF 0.1mF 1MW A VA Y K1 VY K2 15pF 1MW SIGNAL SOURCE EN Z0 = 50W RS 50W GND VEN RT 50W VEN VCCA tEN1 0V VCCA/VCCY VA/VY 0V VCCY/VCCA 90% VY/VA VCCA tEN2 0V VA/VY VCCA/VCCY 0V VCCY/VCCA VY/VA 10% 0V NOTES 1. tEN IS WHICHEVER IS LARGER BETWEEN tEN1 AND tEN2 IN BOTH A®Y AND Y®A DIRECTIONS. 図36.イネーブル時間 Rev. B － 13/20 － 04860-050 VEN 0V ADG3304 VCCY VCCA 50W Z0 = 50W V A RT 50W ADG3304 VCCA VA VY + 10mF 0.1mF SIGNAL SOURCE VY Z0 = 50W RS 50W RT 50W 15pF 50pF VCCY + 10mF 0.1mF A RS 0.1mF 0.1mF + 10mF Y SIGNAL SOURCE EN + 10mF A ADG3304 Y EN GND GND VY VA 50% tP,A®Y tP,A®Y VA VY tF,A®Y tR,A®Y 04860-051 90% 50% 10% tF,Y®A tR,Y®A 図38.スイッチング特性(Y→A レベル変換) 図37.スイッチング特性(A→Y レベル変換) Rev. B tP,Y®A tP,Y®A 90% 50% 10% － 14/20 － 04860-052 50% ADG3304 用語 VIHA ロジック入力ハイ・レベル電圧、ピン A1～ピン A4。 TF, A→Y A→Y 方向ロジック・レベル変換時立ち下がり時間。 VILA ロジック入力ロー・レベル電圧、ピン A1～ピン A4。 DMAX, A→Y 表 1に規定する駆動条件および負荷条件で A→Y 方向ロ ジック・レベル変換時の保証データ・レート。 VOHA ロジック出力ハイ・レベル電圧、ピン A1～ピン A4。 VOLA ロジック出力ロー・レベル電圧、ピン A1～ピン A4。 CA ピン A1～ピン A4 で測定した容量(EN = 0)。 ILA, Hi-Z EN = 0 (ピン A1～ピン A4 が高インピーダンス状態)のと きのピン A1～ピン A4 のリーク電流。 TSKEW, A→Y A→Y 方向ロジック・レベル変換時の任意の 2 チャンネ ル間の伝搬遅延差。 tPPSKEW, A→Y A→Y 方向変換時の、異なるデバイスの同じチャンネル 間(同じ駆動/負荷条件)の伝搬遅延差。 tP, Y→A 伝搬遅延、Y→A 方向ロジック・レベル変換時。 VIHY ロジック入力ハイ・レベル電圧、ピン Y1～ピン Y4。 tR, Y→A Y→A 方向ロジック・レベル変換時立ち上がり時間。 VILY ロジック入力ロー・レベル電圧、ピン Y1～ピン Y4。 tF, Y→A Y→A 方向ロジック・レベル変換時立ち下がり時間。 VOHY ロジック出力ハイ・レベル電圧、ピン Y1～ピン Y4。 DMAX, Y→A 表 1に規定する駆動条件および負荷条件で Y→A 方向ロ ジック・レベル変換時の保証データ・レート。 VOLY ロジック出力ロー・レベル電圧、ピン Y1～ピン Y4。 CY ピン Y1～ピン Y4 (EN = 0)で測定した容量。 ILY, Hi-Z EN = 0 (ピン Y1～ピン Y4 が高インピーダンス状態)のと きのピン Y1～ピン Y4 のリーク電流。 tSKEW, Y→A Y→A 方向ロジック・レベル変換時の任意の 2 チャンネ ル間の伝搬遅延差。 tPPSKEW, Y→A Y→A 方向変換時の、異なるデバイスの同じチャンネル 間(同じ駆動/負荷条件)の伝搬遅延差。 VIHEN ロジック入力ハイ・レベル電圧、EN ピン。 VCCA VCCA 電源の電圧。 VILEN ロジック入力ロー・レベル電圧、EN ピン。 VCCY VCCY 電源の電圧。 CEN EN ピンで測定した容量。 ICCA VCCA 電源の電流。 ILEN イネーブル(EN)ピンのリーク電流。 ICCY VCCY 電源の電流。 tEN ピン A1～ピン A4 とピン Y1～ピン Y4 のスリー・ステー ト・イネーブル時間。 tP, A→Y 伝搬遅延、A→Y 方向ロジック・レベル変換時。 IHi-Z, A スリー・ステート・モード(EN = 0)中の VCCA 電源電流。 IHi-Z, Y スリー・ステート・モード(EN = 0)中の VCCY 電源電流。 tR, A→Y A→Y 方向ロジック・レベル変換時立ち上がり時間。 Rev. B － 15/20 － ADG3304 動作原理 ADG3304 レベル・トランスレータは、複数種類の電源電 圧を使うシステムでデータ転送を行う際に必要となるレ ベル・シフトを可能にします。このデバイスは 2 種類の 電源 VCCA と VCCY (VCCA ≦ VCCY)を必要とします。これら の電源は、デバイスの両側のロジック・レベルを設定し ます。A ピンを駆動すると、デバイスは VCCA 互換のロジ ック・レベルを VCCY 互換のロジック・レベルに変換して Y ピンに出力します。同様に、デバイスは双方向変換が 可能なため、Y ピンを駆動すると、VCCY 互換のロジッ ク・レベルが VCCA 互換のロジック・レベルに変換されて A ピンに出力されます。EN = 0 のときは、A1～A4 およ び Y1～Y4 のピンはスリー・ステート状態になります。 EN にハイ・レベルを入力すると、ADG3304 は通常動作 モードになり、レベル変換を実行します。 レベル・トランスレータ・アーキテクチャ ADG3304 は 4 チャンネルの双方向チャンネルから構成さ れています。各チャンネルは、A→Y 方向または Y→A 方 向のロジック・レベル変換を行うことができます。この デバイスは、優れたスイッチング特性を保証するワンシ ョット・アクセラレータ・アーキテクチャを採用してい ます。図 39 に、簡単化した双方向チャンネルのブロック 図を示します。 VCCA VCCY 未使用チャンネル(A または Y)の入力は、対応する VCC (VCCA または VCCY)または GND に接続しておく必要があ ります。 入力駆動条件 ADG3304 を正しく動作させるためには、ADG3304 チャ ンネルの入力を駆動する回路の出力インピーダンスは 150 Ω 以下である必要があり、最小電流駆動能力は 36 mA である必要があります。 出力負荷条件 ADG3304 レベル・トランスレータは、CMOS 互換負荷を 駆動するようにデザインされています。電流駆動能力が 必要とされる場合は、ADG3304 出力と負荷の間にバッフ ァを使うことが推奨されます。 イネーブル動作 ADG3304はイネーブル(EN)ピンを使って、AピンとY I/O ピンでスリー・ステート動作を提供します(表5)。 表5.真理値表 EN 0 1 1 2 T1 T2 P A U2 ONE-SHOT GENERATOR Y N A I/O Pins Hi-Z1 Normal operation2 高インピーダンス状態。 通常動作で、ADG3304 がレベル変換を実行。 EN = 0 のとき、ADG3304 はスリー・ステート・モードに なります。このモードでは、VCCA 電源と VCCY 電源の消費 電流が減少して、省電力が可能になります。これは特に、 バッテリ駆動のシステムでは重要です。EN 入力ピンは、 VCCA 互換または VCCY 互換のロジック・レベルでのみ駆動 可能です。 6kW U1 Y I/O Pins Hi-Z1 Normal operation2 電源 T4 U4 U3 T3 04860-053 6kW 図39.ADG3304 チャンネルの簡略化したブロック図 A→Y 方向のロジック・レベル変換はレベル・トランス レータ(U1)とインバータ(U2)を使って実行し、Y→A 方向 の変換はインバータ U3 と U4 を使って実行します。ワン ショット・ジェネレータは、チャンネルの A 側または Y 側で発生する立ち上がりまたは立ち下がりエッジを検出 し、狭いパルスを出力します。このパルスは、立ち上が りエッジに対しては PMOS トランジスタ(T1～T2)を、立 ち下がりエッジに対しては NMOS トランジスタ(T3～T4) を、それぞれターンオンさせます。これにより、容量負 荷の充電/放電が速やくなり、その結果立ち上がり時間と 立ち下がり時間が高速化します。 Rev. B ADG3304 の正常動作のためには、VCCA に加えられる電圧 は、必ず VCCY に加えられる電圧以下である必要がありま す。この条件を満たすための推奨パワーアップ・シーケ ンスは、VCCY を先に立ち上げ、その後に VCCA を立ち上げ ることです。ADG3304 は、両電源電圧が公称値に到達し た後でのみ正常に動作します。パワーアップ時に、 VCCA 電源からの電流が大幅に増加するために VCCA が VCCY より高くなってしまうようなシステムで、このデバ イスを使用することは推奨できません。最適性能を得る ためには、デバイスのできるだけ近くで VCCA ピンと VCCY ピンを GND にデカップリングする必要があります。 － 16/20 － ADG3304 データレート デバイスの動作が保証される最大データ・レートは、 VCCA および VCCY の電源電圧の組み合わせと負荷容量の関 数になります。この最大データ・レートは、デバイスに 入力できる方形波の最大周波数で規定され、この方形波 は出力で VOH レベルと VOL レベルを満たし、かつ最大ジ ャンクション温度を超えない必要があります(絶対最大定 格のセクション参照)。表 6 に、さまざまな VCCA 電源と VCCY 電源の組み合わせに対して、両方向で(A→Y または Y→A のレベル変換)ADG3304 が動作できる保証データ・ レートを示します。 表6.保証データレート(Mbps)1 VCCY VCCA 1.2 V (1.15 V to 1.3 V) 1.8 V (1.65 V to 1.95 V) 2.5 V (2.3 V to 2.7 V) 3.3 V (3.0 V to 3.6 V) 5 V (4.5 V to 5.5 V) 1 1.8 V (1.65 V to 1.95 V) 25 - 2.5 V (2.3 V to 2.7 V) 30 45 - A→Y 方向の変換の場合は 50 pF を、Y→A 方向の変換の場合は 15 pF を、それぞれ負荷容量として使用。 Rev. B － 17/20 － 3.3 V (3.0 V to 3.6 V) 40 50 60 - 5V (4.5 V to 5.5 V) 40 50 50 50 - ADG3304 アプリケーション ADG3304 は、異なる電源電圧で動作するためにロジッ ク・レベル変換が必要となるデジタル回路を対象として デザインされています。低い電圧のロジック信号は A ピ ンに、高い電圧のロジック信号は Y ピンに、それぞれ接 続します。ADG3304 は 4 チャンネルすべてで A→Y また は Y→A の両方向のレベル変換を提供することができる ので、各方向のレベル・トランスレータ IC が不要になり ます。内部アーキテクチャにより、この ADG3304 は変 換を行う方向を設定する信号なしで、双方向ロジック・ レベル変換を実行することができます。また、同じデバ イス上で両方向の同時データ通過も可能にします。たと えば、2 チャンネルで A→Y 方向の変換を行うと同時に、 他の 2 チャンネルで Y→A 方向の変換を行うことができ ます。このために、方向信号に対するタイミングが不要 になのでデザインが簡素化され、レベル変換に使用する IC 数も削減されます。 100nF VCCY Y1 3.3V RX1 TX1 A1 RX1 A2 Y2 TX1 TX2 A3 Y3 RX2 RX2 A4 Y4 TX2 EN GND GND ADG3304 GND MICROPROCESSOR/ MICROCONTROLLER/ DSP 04860-056 MICROPROCESSOR/ MICROCONTROLLER/ DSP 図40.2 つの全二重シリアル・リンクでの 1.8 V→3.3 V レベル変換回路 アプリケーションで、マイクロプロセッサと複数のペリ フェラル・デバイスとの間でレベル変換が必要とされる 場合、EN = 0 に設定して、ADG3304 の I/O ピンをスリ ー・ステート状態にすることができます。この機能を使 うと、ADG3304 はデータ・バスを他のデバイスと競合す ることなく共用することができます。図 41 に、1.8 V の マイクロプロセッサと 3.3 V のペリフェラル・デバイス をこのスリー・ステート機能を使って接続するアプリケ ーションを示します。 Rev. B VCCA 1.8V A1 I/OL1 VCCY 3.3V I/OH1 Y1 ADG3304 MICROPROCESSOR/ MICROCONTROLLER/ DSP GND I/OL2 A2 Y2 I/OH2 I/OL3 A3 Y3 I/OH3 I/OL4 A4 Y4 I/OH4 EN GND GND CS 100nF PERIPHERAL DEVICE 1 100nF VCCA A1 VCCY Y1 3.3V I/OH1 ADG3304 A2 Y2 I/OH2 A3 Y3 I/OH3 A4 Y4 I/OH4 EN GND GND PERIPHERAL DEVICE 2 図41.スリー・ステート機能を使った 1.8V と 3.3 V との間のレベル 変換回路 レイアウトのガイドライン 100nF VCCA 1.8V 100nF 04860-055 図 40 に、1.8 V と 3.3 V で動作する 2 個のマイクロプロセ ッサが、TX1/RX1 と TX2/RX2 の 2 つの全二重シリア ル・リンクを使いデータを同時に転送できるアプリケー ションを示します。 100nF すべての高速デジタル IC の場合と同様に、回路全体の性 能にとってプリント回路ボードのレイアウトは重要です。 高速信号に対する適切な電源バイパスとリターン・パス を実現するために注意が必要です。各 VCC ピン(VCCA と VCCY)は、小さい実効直列抵抗(ESR)と小さい実効直列イ ンダクタンス(ESI)を持つコンデンサを VCCA ピンと VCCY ピンのできるだけ近くに配置してバイパスする必要があ ります。高速信号パターンの寄生インダクタンスは、大 きなオバーシュートを発生させることがあります。この 影響は、パターンを短くすることにより軽減することが できます。リターン・パス(GND)には、しっかりした銅 プレーンの使用も推奨されます。 － 18/20 － ADG3304 外形寸法 5.10 5.00 4.90 14 8 4.50 4.40 4.30 6.40 BSC 1 7 PIN 1 0.65 BSC 1.05 1.00 0.80 1.20 MAX 0.15 0.05 0.30 0.19 0.20 0.09 SEATING COPLANARITY PLANE 0.10 0.75 0.60 0.45 8° 0° COMPLIANT TO JEDEC STANDARDS MO-153-AB-1 図42.14 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP] (RU-14) 寸法: mm 0.65 0.59 0.53 SEATING PLANE 1.67 1.61 1.55 C B A 1 0.36 0.32 0.28 BALL 1 IDENTIFIER 2.07 2.01 1.95 TOP VIEW (BALL SIDE DOWN) 2 0.50 BSC BALL PITCH 3 0.17 0.15 0.13 BOTTOM VIEW (BALL SIDE UP) 図43.12 ボール・ウェハー・レベル・チップ・スケール・パッケージ[WLCSP] (CB-12) 寸法: mm 0.60 MAX 4.00 BSC SQ 0.60 MAX PIN 1 INDICATOR TOP VIEW 1.00 0.85 0.80 SEATING PLANE 2.25 2.10 SQ 1.95 11 10 0.80 MAX 0.65 TYP 0.20 REF 6 5 0.25 MIN 0.30 0.23 0.18 0.05 MAX 0.02 NOM 0.50 BSC 20 1 16 15 3.75 BCS SQ 0.75 0.55 0.35 12° MAX PIN 1 INDICATOR COPLANARITY 0.08 COMPLIANT TO JEDEC STANDARDS MO-220-VGGD-1 図44.20 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ] 4 mm × 4 mm ボディ、極薄クワッド (CP-20-1) 寸法: mm Rev. B － 19/20 － 111105-0 4 0.28 0.24 0.20 ADG3304 Model ADG3304BRUZ2 ADG3304BRUZ-REEL2 ADG3304BRUZ-REEL72 ADG3304BCPZ-REEL2 ADG3304BCPZ-REEL72 ADG3304BCBZ-REEL2 ADG3304BCBZ-REEL72 1 2 Temperature Range −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −25°C to +85°C −25°C to +85°C Package Description 14-Lead Thin Shrink Small Outline Package [TSSOP] 14-Lead Thin Shrink Small Outline Package [TSSOP] 14-Lead Thin Shrink Small Outline Package [TSSOP] 20-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 20-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 12-Ball Wafer Level Chip Scale Package [WLCSP] 12-Ball Wafer Level Chip Scale Package [WLCSP] これらのパッケージのブランド表示はスペースの制約から 3 文字に制限されています。 Z = 鉛フリー製品。 Rev. B － 20/20 － Branding1 SDC SDC Package Option RU-14 RU-14 RU-14 CP-20-1 CP-20-1 CB-12 CB-12 D04860-0-12/05(B)-J オーダー・ガイド