Pin Information for the Stratix® III EP3SL200 Device Version 1.1 Bank Number VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1A VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1B VCCIO1C VCCIO1C VCCIO1C VCCIO1C VCCIO1C VCCIO1C VCCIO1C VCCIO1C VCCIO1C VCCIO1C VCCIO1C VCCIO1C VREF VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1A VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1B VREF1C VREF1C VREF1C VREF1C VREF1C VREF1C VREF1C VREF1C VREF1C VREF1C VREF1C VREF1C Pin Name/Function NC TDI TMS TRST TCK TDO VCCA_PLL_L1 VCCD_PLL_L1 PLL_L1_CLKn PLL_L1_CLKp IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO PT-EP3SL200-1.1 Copyright © 2008 Altera Corp. Optional Function(s) Configuration Function Dedicated Tx/Rx Channel Emulated LVDS Output Channel DIFFIO_TX_L1n DIFFIO_TX_L1p DIFFIO_RX_L1n DIFFIO_RX_L1p DIFFIO_TX_L2n DIFFIO_TX_L2p DIFFIO_RX_L2n DIFFIO_RX_L2p DIFFIO_TX_L3n DIFFIO_TX_L3p DIFFIO_RX_L3n DIFFIO_RX_L3p DIFFIO_TX_L4n DIFFIO_TX_L4p DIFFIO_RX_L4n DIFFIO_RX_L4p DIFFIO_TX_L5n DIFFIO_TX_L5p DIFFIO_RX_L5n DIFFIO_RX_L5p DIFFIO_TX_L6n DIFFIO_TX_L6p DIFFIO_RX_L6n DIFFIO_RX_L6p DIFFIO_TX_L7n DIFFIO_TX_L7p DIFFIO_RX_L7n DIFFIO_RX_L7p DIFFIO_TX_L8n DIFFIO_TX_L8p DIFFIO_RX_L8n DIFFIO_RX_L8p DIFFIO_TX_L9n DIFFIO_TX_L9p DIFFIO_RX_L9n DIFFIO_RX_L9p DIFFIO_TX_L10n DIFFIO_TX_L10p DIFFIO_RX_L10n DIFFIO_RX_L10p DIFFIO_TX_L11n DIFFIO_TX_L11p DIFFIO_RX_L11n DIFFIO_RX_L11p DIFFIO_TX_L12n DIFFIO_TX_L12p DIFFIO_RX_L12n DIFFIO_RX_L12p DIFFIO_TX_L13n DIFFIO_TX_L13p DIFFIO_RX_L13n DIFFIO_RX_L13p DIFFIO_TX_L14n DIFFIO_TX_L14p DIFFIO_RX_L14n DIFFIO_RX_L14p DIFFIO_TX_L15n DIFFIO_TX_L15p DIFFIO_RX_L15n DIFFIO_RX_L15p DIFFIO_TX_L16n DIFFIO_TX_L16p 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PT-EP3SL200-1.1 Copyright © 2008 Altera Corp. Optional Function(s) Configuration Function CLKUSR DATA0 DATA1 DATA2 DATA3 DATA4 DATA5 DATA6 DATA7 INIT_DONE CRC_ERROR DEV_OE DEV_CLRn PLL_L2_CLKOUT0n PLL_L2_FB_CLKOUT0p CLK0n CLK0p CLK1n CLK1p CLK3p CLK3n CLK2p CLK2n PLL_L3_FB_CLKOUT0p PLL_L3_CLKOUT0n Dedicated Tx/Rx Channel DIFFIO_TX_L22n DIFFIO_TX_L22p DIFFIO_RX_L22n DIFFIO_RX_L22p DIFFIO_TX_L23n DIFFIO_TX_L23p DIFFIO_RX_L23n DIFFIO_RX_L23p DIFFIO_TX_L24n DIFFIO_TX_L24p DIFFIO_RX_L24n DIFFIO_RX_L24p DIFFIO_TX_L25n DIFFIO_TX_L25p DIFFIO_RX_L25n DIFFIO_RX_L25p DIFFIO_TX_L26n DIFFIO_TX_L26p DIFFIO_RX_L26n DIFFIO_RX_L26p DIFFIO_TX_L27n DIFFIO_TX_L27p DIFFIO_RX_L27n DIFFIO_RX_L27p DIFFIO_TX_L28n DIFFIO_TX_L28p DIFFIO_RX_L28n DIFFIO_RX_L28p Emulated LVDS Output Channel DIFFOUT_L43n DIFFOUT_L43p DIFFOUT_L44n DIFFOUT_L44p DIFFOUT_L45n DIFFOUT_L45p DIFFOUT_L46n DIFFOUT_L46p DIFFOUT_L47n DIFFOUT_L47p DIFFOUT_L48n DIFFOUT_L48p DIFFOUT_L49n DIFFOUT_L49p DIFFOUT_L50n DIFFOUT_L50p DIFFOUT_L51n DIFFOUT_L51p DIFFOUT_L52n DIFFOUT_L52p DIFFOUT_L53n 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DQSn20L/DQ20L DQ20L DQ20L DQ20L/CQn20L DQ20L DQ20L DQ20L Page 2 of 23 Pin Information for the Stratix® III EP3SL200 Device Version 1.1 Bank Number VCCIO2B VCCIO2B VCCIO2B VCCIO2B VCCIO2B VCCIO2B VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO2A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VCCIO3A VREF VREF2B VREF2B VREF2B VREF2B VREF2B VREF2B VREF2A VREF2A VREF2A VREF2A VREF2A VREF2A VREF2A VREF2A VREF2A VREF2A VREF2A VREF2A VREF2A VREF2A VREF2A VREF2A VREF2A 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Optional Function(s) Configuration Function RUP2A RDN2A PLL_L4_FB_CLKOUT0p PLL_L4_CLKOUT0n PLL_L4_CLKp PLL_L4_CLKn Dedicated Tx/Rx Channel DIFFIO_TX_L43p DIFFIO_TX_L43n DIFFIO_RX_L44p DIFFIO_RX_L44n DIFFIO_TX_L44p DIFFIO_TX_L44n DIFFIO_RX_L45p DIFFIO_RX_L45n DIFFIO_TX_L45p DIFFIO_TX_L45n DIFFIO_RX_L46p DIFFIO_RX_L46n DIFFIO_TX_L46p DIFFIO_TX_L46n DIFFIO_RX_L47p DIFFIO_RX_L47n DIFFIO_TX_L47p DIFFIO_TX_L47n DIFFIO_RX_L48p DIFFIO_RX_L48n DIFFIO_TX_L48p DIFFIO_TX_L48n DIFFIO_RX_L49p DIFFIO_RX_L49n DIFFIO_TX_L49p DIFFIO_TX_L49n DIFFIO_RX_L50p DIFFIO_RX_L50n DIFFIO_TX_L50p DIFFIO_TX_L50n DIFFIO_RX_L51p DIFFIO_RX_L51n DIFFIO_TX_L51p DIFFIO_TX_L51n DIFFIO_RX_L52p DIFFIO_RX_L52n DIFFIO_TX_L52p DIFFIO_TX_L52n DIFFIO_RX_L53p DIFFIO_RX_L53n DIFFIO_TX_L53p DIFFIO_TX_L53n DIFFIO_RX_L54p DIFFIO_RX_L54n DIFFIO_TX_L54p DIFFIO_TX_L54n DIFFIO_RX_L55p DIFFIO_RX_L55n DIFFIO_TX_L55p DIFFIO_TX_L55n DIFFIO_RX_L56p DIFFIO_RX_L56n DIFFIO_TX_L56p DIFFIO_TX_L56n Emulated LVDS Output Channel DIFFOUT_L86p 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Optional Function(s) Configuration Function Dedicated Tx/Rx Channel DIFFIO_RX_B54p DIFFIO_RX_B54n DIFFIO_RX_B55p DIFFIO_RX_B55n DIFFIO_RX_B56p DIFFIO_RX_B56n DIFFIO_RX_B57p DIFFIO_RX_B57n DIFFIO_RX_B58p DIFFIO_RX_B58n DIFFIO_RX_B59p DIFFIO_RX_B59n DIFFIO_RX_B60p DIFFIO_RX_B60n DIFFIO_RX_B61p DIFFIO_RX_B61n DIFFIO_RX_B62p DIFFIO_RX_B62n DIFFIO_RX_B63p DIFFIO_RX_B63n RUP4A RDN4A DIFFIO_RX_B64p DIFFIO_RX_B64n Emulated LVDS Output Channel DIFFOUT_B107p DIFFOUT_B107n DIFFOUT_B108p DIFFOUT_B108n DIFFOUT_B109p DIFFOUT_B109n DIFFOUT_B110p DIFFOUT_B110n DIFFOUT_B111p DIFFOUT_B111n DIFFOUT_B112p DIFFOUT_B112n DIFFOUT_B113p DIFFOUT_B113n DIFFOUT_B114p DIFFOUT_B114n DIFFOUT_B115p DIFFOUT_B115n DIFFOUT_B116p DIFFOUT_B116n DIFFOUT_B117p DIFFOUT_B117n DIFFOUT_B118p DIFFOUT_B118n DIFFOUT_B119p DIFFOUT_B119n DIFFOUT_B120p DIFFOUT_B120n DIFFOUT_B121p DIFFOUT_B121n DIFFOUT_B122p DIFFOUT_B122n DIFFOUT_B123p DIFFOUT_B123n DIFFOUT_B124p DIFFOUT_B124n DIFFOUT_B125p DIFFOUT_B125n DIFFOUT_B126p DIFFOUT_B126n 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Optional Function(s) PLL_R3_CLKOUT0n PLL_R3_FB_CLKOUT0p CLK9n CLK9p CLK8n CLK8p CLK10p CLK10n CLK11p CLK11n PLL_R2_FB_CLKOUT0p PLL_R2_CLKOUT0n Configuration Function Dedicated Tx/Rx Channel DIFFIO_RX_R10p DIFFIO_TX_R11n DIFFIO_TX_R11p DIFFIO_RX_R11n DIFFIO_RX_R11p DIFFIO_TX_R12n DIFFIO_TX_R12p DIFFIO_RX_R12n DIFFIO_RX_R12p DIFFIO_TX_R13n DIFFIO_TX_R13p DIFFIO_RX_R13n DIFFIO_RX_R13p DIFFIO_TX_R14n DIFFIO_TX_R14p DIFFIO_RX_R14n DIFFIO_RX_R14p DIFFIO_TX_R15n DIFFIO_TX_R15p DIFFIO_RX_R15n DIFFIO_RX_R15p DIFFIO_TX_R16n DIFFIO_TX_R16p DIFFIO_RX_R16n DIFFIO_RX_R16p DIFFIO_TX_R17n DIFFIO_TX_R17p DIFFIO_RX_R17n DIFFIO_RX_R17p DIFFIO_TX_R18n DIFFIO_TX_R18p DIFFIO_RX_R18n DIFFIO_RX_R18p DIFFIO_TX_R19n DIFFIO_TX_R19p DIFFIO_RX_R19n DIFFIO_RX_R19p DIFFIO_TX_R20n DIFFIO_TX_R20p DIFFIO_RX_R20n DIFFIO_RX_R20p DIFFIO_TX_R21n DIFFIO_TX_R21p DIFFIO_RX_R21n DIFFIO_RX_R21p DIFFIO_TX_R22n DIFFIO_TX_R22p DIFFIO_RX_R22n DIFFIO_RX_R22p DIFFIO_TX_R23n DIFFIO_TX_R23p DIFFIO_RX_R23n DIFFIO_RX_R23p DIFFIO_TX_R24n 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Optional Function(s) Configuration Function Dedicated Tx/Rx Channel DIFFIO_RX_R32n DIFFIO_TX_R32p DIFFIO_TX_R32n DIFFIO_RX_R33p DIFFIO_RX_R33n DIFFIO_TX_R33p DIFFIO_TX_R33n DIFFIO_RX_R34p DIFFIO_RX_R34n DIFFIO_TX_R34p DIFFIO_TX_R34n DIFFIO_RX_R35p DIFFIO_RX_R35n DIFFIO_TX_R35p DIFFIO_TX_R35n DIFFIO_RX_R36p DIFFIO_RX_R36n DIFFIO_TX_R36p DIFFIO_TX_R36n DIFFIO_RX_R37p DIFFIO_RX_R37n DIFFIO_TX_R37p DIFFIO_TX_R37n DIFFIO_RX_R38p DIFFIO_RX_R38n DIFFIO_TX_R38p DIFFIO_TX_R38n DIFFIO_RX_R39p DIFFIO_RX_R39n DIFFIO_TX_R39p DIFFIO_TX_R39n DIFFIO_RX_R40p DIFFIO_RX_R40n DIFFIO_TX_R40p DIFFIO_TX_R40n DIFFIO_RX_R41p DIFFIO_RX_R41n DIFFIO_TX_R41p DIFFIO_TX_R41n DIFFIO_RX_R42p DIFFIO_RX_R42n DIFFIO_TX_R42p DIFFIO_TX_R42n DIFFIO_RX_R43p DIFFIO_RX_R43n DIFFIO_TX_R43p DIFFIO_TX_R43n DIFFIO_RX_R44p DIFFIO_RX_R44n DIFFIO_TX_R44p DIFFIO_TX_R44n DIFFIO_RX_R45p DIFFIO_RX_R45n DIFFIO_TX_R45p DIFFIO_TX_R45n DIFFIO_RX_R46p DIFFIO_RX_R46n DIFFIO_TX_R46p DIFFIO_TX_R46n DIFFIO_RX_R47p DIFFIO_RX_R47n DIFFIO_TX_R47p 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DQ29R DQ29R DQS29R DQSn29R DQ30R DQ30R DQS30R DQSn30R DQ30R DQ30R DQ31R DQ31R DQ31R DQ31R DQS31R DQSn31R DQ32R DQ32R DQS32R DQSn32R DQ32R DQ32R DQ33R DQ33R DQ33R DQ33R DQS33R DQSn33R DQ34R DQ34R DQS34R DQSn34R DQ34R DQ32R DQ32R DQ32R DQ32R DQS32R/CQ32R DQSn32R/DQ32R DQ32R DQ32R DQ32R/CQn32R DQ32R DQ32R DQ32R DQ33R DQ33R DQ33R DQ33R DQS33R/CQ33R DQSn33R/DQ33R DQ33R DQ33R DQ33R/CQn33R DQ33R DQ33R DQ33R DQ34R DQ34R DQ34R DQ34R DQS34R/CQ34R DQSn34R/DQ34R DQ34R DQ34R DQ34R/CQn34R DQ34R DQ34R DQ34R DQ34R DQ34R DQ34R DQ34R DQ34R DQ34R DQ34R DQS34R/CQ34R DQSn34R/DQ34R DQ34R DQ34R DQ34R DQ34R DQ34R DQ34R DQ34R/CQn34R DQ34R DQ34R DQ34R DQ34R DQ34R DQ34R DQS for X4 for H780 DQSn19R DQ19R DQ19R DQ20R DQ20R DQ20R DQ20R DQS20R DQSn20R DQ31R DQ31R DQ31R DQ31R DQS31R DQSn31R DQ32R DQ32R DQS32R DQSn32R DQ32R DQ32R DQ33R DQ33R DQ33R DQ33R DQS33R DQSn33R DQ34R DQ34R DQS34R DQSn34R DQ34R DQS for X8/X9 for H780 (Note 1) DQ20R DQ20R DQ20R DQS for X16/X18 for H780 (Note 1) DQ33R DQ33R DQ33R DQ33R DQS33R/CQ33R DQSn33R/DQ33R DQ33R DQ33R DQ33R/CQn33R DQ33R DQ33R DQ33R DQ34R DQ34R DQ34R DQ34R DQS34R/CQ34R DQSn34R/DQ34R DQ34R DQ34R DQ34R/CQn34R DQ34R DQ34R DQ34R DQ34R DQ34R DQ34R DQ34R DQ34R DQ34R DQ34R DQS34R/CQ34R DQSn34R/DQ34R DQ34R DQ34R DQ34R DQ34R DQ34R DQ34R DQ34R/CQn34R DQ34R DQ34R DQ34R DQ34R DQ34R DQ34R Page 8 of 23 Pin Information for the Stratix® III EP3SL200 Device Version 1.1 Bank Number VCCIO6A VCCIO6A VCCIO6A VCCIO6A VCCIO6A VCCIO6A VCCIO6A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7A VCCIO7B VCCIO7B VCCIO7B VCCIO7B VCCIO7B VCCIO7B VCCIO7B VCCIO7B VCCIO7B VCCIO7B VCCIO7B VCCIO7B VCCIO7B VCCIO7B VCCIO7B VCCIO7B VCCIO7B VCCIO7B VCCIO7B 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IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO PT-EP3SL200-1.1 Copyright © 2008 Altera Corp. Optional Function(s) Configuration Function RUP6A RDN6A PLL_R1_FB_CLKOUT0p PLL_R1_CLKOUT0n PLL_R1_CLKp PLL_R1_CLKn Dedicated Tx/Rx Channel DIFFIO_TX_R55n DIFFIO_RX_R56p DIFFIO_RX_R56n DIFFIO_TX_R56p DIFFIO_TX_R56n Emulated LVDS Output Channel DIFFOUT_R110n DIFFOUT_R111p DIFFOUT_R111n DIFFOUT_R112p DIFFOUT_R112n MSEL2 MSEL1 MSEL0 RDN7A RUP7A DIFFIO_RX_T1n DIFFIO_RX_T1p DIFFIO_RX_T2n DIFFIO_RX_T2p DIFFIO_RX_T3n DIFFIO_RX_T3p DIFFIO_RX_T4n DIFFIO_RX_T4p DIFFIO_RX_T5n DIFFIO_RX_T5p DIFFIO_RX_T6n DIFFIO_RX_T6p DIFFIO_RX_T7n DIFFIO_RX_T7p DIFFIO_RX_T8n DIFFIO_RX_T8p DIFFIO_RX_T9n DIFFIO_RX_T9p DIFFIO_RX_T10n DIFFIO_RX_T10p DIFFIO_RX_T11n DIFFIO_RX_T11p DIFFIO_RX_T12n DIFFIO_RX_T12p DIFFIO_RX_T13n DIFFIO_RX_T13p DIFFIO_RX_T14n DIFFIO_RX_T14p DIFFIO_RX_T15n DIFFIO_RX_T15p DIFFIO_RX_T16n DIFFIO_RX_T16p DIFFIO_RX_T17n DIFFIO_RX_T17p DIFFIO_RX_T18n DIFFIO_RX_T18p DIFFIO_RX_T19n DIFFIO_RX_T19p DIFFIO_RX_T20n DIFFOUT_T1n DIFFOUT_T1p DIFFOUT_T2n DIFFOUT_T2p DIFFOUT_T3n DIFFOUT_T3p DIFFOUT_T4n DIFFOUT_T4p DIFFOUT_T5n DIFFOUT_T5p DIFFOUT_T6n DIFFOUT_T6p DIFFOUT_T7n DIFFOUT_T7p DIFFOUT_T8n DIFFOUT_T8p DIFFOUT_T9n DIFFOUT_T9p DIFFOUT_T10n DIFFOUT_T10p DIFFOUT_T11n DIFFOUT_T11p DIFFOUT_T12n DIFFOUT_T12p DIFFOUT_T13n DIFFOUT_T13p DIFFOUT_T14n DIFFOUT_T14p DIFFOUT_T15n DIFFOUT_T15p DIFFOUT_T16n DIFFOUT_T16p DIFFOUT_T17n DIFFOUT_T17p DIFFOUT_T18n DIFFOUT_T18p DIFFOUT_T19n DIFFOUT_T19p DIFFOUT_T20n DIFFOUT_T20p DIFFOUT_T21n DIFFOUT_T21p DIFFOUT_T22n DIFFOUT_T22p DIFFOUT_T23n DIFFOUT_T23p DIFFOUT_T24n DIFFOUT_T24p DIFFOUT_T25n DIFFOUT_T25p DIFFOUT_T26n DIFFOUT_T26p DIFFOUT_T27n DIFFOUT_T27p DIFFOUT_T28n DIFFOUT_T28p DIFFOUT_T29n DIFFOUT_T29p DIFFOUT_T30n DIFFOUT_T30p DIFFOUT_T31n DIFFOUT_T31p DIFFOUT_T32n DIFFOUT_T32p DIFFOUT_T33n DIFFOUT_T33p DIFFOUT_T34n DIFFOUT_T34p DIFFOUT_T35n DIFFOUT_T35p DIFFOUT_T36n DIFFOUT_T36p DIFFOUT_T37n DIFFOUT_T37p DIFFOUT_T38n DIFFOUT_T38p DIFFOUT_T39n DIFFOUT_T39p DIFFOUT_T40n F1517 L6 F4 E3 J7 J6 C2 C1 L9 K9 D3 F5 M11 G5 H6 H7 H9 H10 G10 G11 J9 G9 F7 G7 G8 F8 E7 F6 J12 J11 K10 K11 L12 K12 D4 E4 D6 E6 C5 D5 B4 A3 B3 C3 A2 A4 C8 D8 D9 E9 C7 D7 L13 K13 M14 M15 N13 M13 B6 C6 A7 B7 A5 A6 H12 G12 E13 F13 F12 F11 D12 E12 D10 E10 C11 D11 J13 H13 J14 K14 J15 H15 B9 C10 A9 A8 A10 B10 L16 L15 M16 M17 J16 K16 E15 F1152 L8 E4 E3 H6 H5 H780 G3 B1 C1 H6 G5 K9 J9 K10 D4 E5 G7 F8 F6 E7 F7 F9 G8 C3 C4 C6 D6 B5 C5 J11 G9 G11 H11 J12 G10 A2 B2 A5 A3 A4 B4 D7 E8 C9 D9 E10 D8 A7 B7 A6 C7 A8 B8 M13 L13 K11 K12 G7 J9 H8 D4 D3 E4 A2 C3 A4 B4 A3 B2 D7 E7 G8 G9 E8 F8 D6 E5 C5 D5 B5 C6 A5 A6 A8 A9 A7 B7 B8 F9 C8 D8 D9 C9 E10 F10 H10 G10 D10 E11 H11 J10 J11 J12 G12 F11 F12 F13 G13 E11 C11 D11 D13 D10 C12 D12 K14 K13 H14 J14 K15 L14 A10 B10 A12 A9 A11 B11 DQS for X4 for F1517 DQ34R DQS for X8/X9 for F1517 DQ34R DQS for X16/X18 for F1517 (Note 1) DQ34R DQS for X32/X36 for F1517 (Note 1) DQ1T DQ1T DQSn1T DQS1T DQ1T DQ1T DQSn2T DQS2T DQ2T DQ2T DQ2T DQ2T DQ3T DQ3T DQSn3T DQS3T DQ3T DQ3T DQSn4T DQS4T DQ4T DQ4T DQ4T DQ4T DQ5T DQ5T DQSn5T DQS5T DQ5T DQ5T DQSn6T DQS6T DQ6T DQ6T DQ6T DQ6T DQ7T DQ7T DQSn7T DQS7T DQ7T DQ7T DQSn8T DQS8T DQ8T DQ8T DQ8T DQ8T DQ9T DQ9T DQSn9T DQS9T DQ9T DQ9T DQSn10T DQS10T DQ10T DQ10T DQ10T DQ10T DQ11T DQ11T DQSn11T DQS11T DQ11T DQ11T DQSn12T DQS12T DQ12T DQ12T DQ12T DQ12T DQ13T DQ13T DQSn13T DQS13T DQ13T DQ13T DQSn14T DQ1T DQ1T DQ1T DQ1T/CQn1T DQ1T DQ1T DQSn1T/DQ1T DQS1T/CQ1T DQ1T DQ1T DQ1T DQ1T DQ2T DQ2T DQ2T DQ2T/CQn2T DQ2T DQ2T DQSn2T/DQ2T DQS2T/CQ2T DQ2T DQ2T DQ2T DQ2T DQ3T DQ3T DQ3T DQ3T/CQn3T DQ3T DQ3T DQSn3T/DQ3T DQS3T/CQ3T DQ3T DQ3T DQ3T DQ3T DQ4T DQ4T DQ4T DQ4T/CQn4T DQ4T DQ4T DQSn4T/DQ4T DQS4T/CQ4T DQ4T DQ4T DQ4T DQ4T DQ9T DQ9T DQ9T DQ9T/CQn9T DQ9T DQ9T DQSn9T/DQ9T DQS9T/CQ9T DQ9T DQ9T DQ9T DQ9T DQ10T DQ10T DQ10T DQ10T/CQn10T DQ10T DQ10T DQSn10T/DQ10T DQS10T/CQ10T DQ10T DQ10T DQ10T DQ10T DQ11T DQ11T DQ11T DQ11T/CQn11T DQ11T DQ11T DQSn11T/DQ11T DQ1T DQ1T DQ1T DQ1T DQ1T DQ1T DQ1T DQ1T/CQn1T DQ1T DQ1T DQ1T DQ1T DQ1T DQ1T DQSn1T/DQ1T DQS1T/CQ1T DQ1T DQ1T DQ1T DQ1T DQ1T DQ1T DQ1T DQ1T DQ2T DQ2T DQ2T DQ2T DQ2T DQ2T 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DQ5T DQSn6T DQS6T DQ6T DQ6T DQ6T DQ6T DQ1T DQ1T DQ1T DQ1T/CQn1T DQ1T DQ1T DQSn1T/DQ1T DQS1T/CQ1T DQ1T DQ1T DQ1T DQ1T DQ2T DQ2T DQ2T DQ2T/CQn2T DQ2T DQ2T DQSn2T/DQ2T DQS2T/CQ2T DQ2T DQ2T DQ2T DQ2T DQ3T DQ3T DQ3T DQ3T/CQn3T DQ3T DQ3T DQSn3T/DQ3T DQS3T/CQ3T DQ3T DQ3T DQ3T DQ3T DQ1T DQ1T DQ1T DQ1T DQ1T DQ1T DQ1T DQ1T/CQn1T DQ1T DQ1T DQ1T DQ1T DQ1T DQ1T DQSn1T/DQ1T DQS1T/CQ1T DQ1T DQ1T DQ1T DQ1T DQ1T DQ1T DQ1T DQ1T DQ9T DQ9T DQSn9T DQS9T DQ9T DQ9T DQSn10T DQS10T DQ10T DQ10T DQ10T DQ10T DQ11T DQ11T DQSn11T DQS11T DQ11T DQ11T DQSn12T DQS12T DQ12T DQ12T DQ12T DQ12T DQ9T DQ9T DQ9T DQ9T/CQn9T DQ9T DQ9T DQSn9T/DQ9T DQS9T/CQ9T DQ9T DQ9T DQ9T DQ9T DQ10T DQ10T DQ10T DQ10T/CQn10T DQ10T DQ10T DQSn10T/DQ10T DQS10T/CQ10T DQ10T DQ10T DQ10T DQ10T DQ9T DQ9T DQ9T DQ9T DQ9T DQ9T DQ9T DQ9T/CQn9T DQ9T DQ9T DQ9T DQ9T DQ9T DQ9T DQSn9T/DQ9T DQS9T/CQ9T DQ9T DQ9T DQ9T DQ9T DQ9T DQ9T DQ9T DQ9T DQS for X4 for H780 DQ34R DQS for X8/X9 for H780 (Note 1) DQ34R DQS for X16/X18 for H780 (Note 1) DQ34R DQ1T DQ1T DQSn1T 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DQ17T/CQn17T DQ17T DQ17T DQSn17T/DQ17T DQS17T/CQ17T DQ17T DQ17T DQ17T DQ17T DQ17T DQ17T DQSn17T DQS17T DQ17T DQ17T DQSn18T DQS18T DQ18T DQ18T DQ18T DQ18T DQ19T DQ19T DQSn19T DQS19T DQ19T DQ19T DQ17T DQ17T DQ17T DQ17T/CQn17T DQ17T DQ17T DQSn17T/DQ17T DQS17T/CQ17T DQ17T DQ17T DQ17T DQ17T DQ22T DQ22T DQ22T DQ22T DQS22T/CQ22T DQSn22T/DQ22T DQ22T DQ22T DQ22T/CQn22T DQ22T DQ22T DQ22T DQ21T DQ21T DQ21T DQ21T DQS21T DQSn21T DQ22T DQ22T DQS22T DQSn22T DQ22T DQ22T DQ22T DQ22T DQ22T DQ22T DQS22T/CQ22T DQSn22T/DQ22T DQ22T DQ22T DQ22T/CQn22T DQ22T DQ22T DQ22T DQS for X16/X18 for H780 (Note 1) A14 B14 C14 D14 F14 G15 F15 F16 D15 C15 B16 A15 B17 A16 J16 J15 E16 D16 G16 H16 B19 A19 A17 A18 C19 C18 F17 C17 E17 D17 D18 F18 DQ20T DQ20T DQS20T DQSn20T DQ20T DQ20T DQ21T DQ21T DQ21T DQ21T DQS21T DQSn21T DQ22T DQ22T DQS22T DQSn22T DQ22T DQ22T DQ23T DQ23T DQ23T DQ23T DQS23T DQSn23T DQ24T DQ22T DQ22T DQ22T DQ22T DQS22T/CQ22T DQSn22T/DQ22T DQ22T DQ22T DQ22T/CQn22T DQ22T DQ22T DQ22T DQ27T DQ27T DQ27T DQ27T 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Optional Function(s) Configuration Function Dedicated Tx/Rx Channel Emulated LVDS Output Channel F1517 AE16 AE18 AE20 AE22 AE24 AD15 AD17 AD19 AD21 AD23 AD25 AC16 AC18 AC20 AC22 AC24 AB15 AB17 AB19 AB21 AB23 AB25 AA16 AA18 AA20 AA22 AA24 Y15 Y17 Y21 Y23 Y25 W16 W18 W20 W22 W24 V15 V17 V19 V21 V23 V25 U16 U18 U20 U22 U24 T15 T17 T19 T21 T23 T25 R16 R18 R20 R22 R24 P21 AF17 AF19 AF21 AF23 AF25 AE26 AC14 AC26 AA14 AA26 W14 W26 U14 U26 R14 P15 P17 P19 P23 Y20 W19 L32 AV2 AV5 AV8 AV11 AV14 AV17 AV20 AV23 AV26 AV29 AV32 AV35 F1152 AA13 AA15 AA17 AA19 AA21 Y14 Y16 Y18 Y20 W15 W17 W19 W21 V14 V16 V18 V20 U15 U19 U21 T14 T16 T18 T20 R15 R17 R19 R21 P14 P16 P18 P20 P22 N13 N21 H780 V18 U11 U13 U15 U17 T12 T14 T16 R13 R17 P12 P14 P16 P18 N13 N15 N17 M12 M14 L11 L17 W13 AB16 AB18 AB20 Y22 V22 U13 T22 R13 N15 N17 N19 M18 V12 V16 T18 R11 N11 L13 L15 V17 U18 B33 AN2 AN5 AN8 AN11 AN14 AN17 AN20 AN23 AN26 AN29 AN32 AM33 R14 P15 K11 E15 AG2 AG5 AG8 AG11 AG14 AG17 AG20 AG23 AG26 AF27 AD2 DQS for X4 for F1517 DQS for X8/X9 for F1517 Pin List DQS for X16/X18 for F1517 (Note 1) DQS for X32/X36 for F1517 (Note 1) DQS for X4 for F1152 DQS for X8/X9 for F1152 (Note 1) DQS for X16/X18 for F1152 (Note 1) DQS for X4 for H780 DQS for X8/X9 for H780 (Note 1) DQS for X16/X18 for H780 (Note 1) Page 13 of 23 Pin Information for the Stratix® III EP3SL200 Device Version 1.1 Bank Number VREF Pin Name/Function GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND PT-EP3SL200-1.1 Copyright © 2008 Altera Corp. Optional Function(s) Configuration Function Dedicated Tx/Rx Channel Emulated LVDS Output Channel F1517 AV38 AR2 AR5 AR8 AR11 AR14 AR17 AR20 AR23 AR26 AR29 AR32 AR35 AR38 AM2 AM5 AM8 AM11 AM14 AM17 AM20 AM23 AM26 AM29 AM32 AM35 AM38 AJ2 AJ5 AJ8 AJ11 AJ14 AJ17 AJ20 AJ23 AJ26 AJ29 AJ32 AJ35 AJ38 AG17 AG19 AG21 AG23 AG25 AF2 AF5 AF8 AF11 AF14 AF16 AF18 AF20 AF22 AF24 AF26 AF29 AF32 AF35 AF38 AE15 AE17 AE19 AE21 AE23 AE25 AD14 AD16 AD18 AD20 AD22 AD24 AD26 AC2 AC5 AC8 AC11 AC13 AC15 AC17 AC19 AC21 AC23 AC25 AC29 AC32 AC35 AC38 AB14 AB16 AB18 AB20 AB22 AB24 F1152 AK2 AK5 AK8 AK11 AK14 AK17 AK20 AK23 AK26 AK29 AJ30 AJ33 AG2 AG5 AG8 AG11 AG14 AG17 AG20 AG23 AG26 AF27 AF30 AF33 AD2 AD5 AD8 AD11 AD14 AD17 AD20 AD23 AC14 AC16 AC18 AC20 AC24 AC27 AC30 AC33 AB13 AB15 AB17 AB19 AB21 AB23 AA2 AA5 AA8 AA11 AA14 AA16 AA18 AA20 AA22 Y13 Y15 Y17 Y19 Y21 Y24 Y27 Y30 Y33 W14 W16 W18 W20 W22 V2 V5 V8 V11 V12 V13 V15 V19 V21 V23 U12 U14 U16 U20 U22 U23 U24 U27 U30 U33 T13 T15 T17 T19 T21 H780 AD5 AD8 AD11 AD14 AD17 AD20 AD23 AC24 AC27 AA2 AA5 AA8 AA11 AA14 AA17 AA20 Y12 Y16 Y21 Y24 Y27 W12 W14 W16 W18 V2 V5 V8 V11 V13 V15 V17 V19 U10 U12 U14 U16 U18 U21 U24 U27 T11 T13 T15 T17 T19 R2 R5 R8 R12 R16 R18 P11 P13 P17 P21 P24 P27 N10 N12 N14 N16 N18 M2 M5 M8 M11 M13 M15 M17 M19 L10 L12 L14 L16 L18 L21 L24 L27 K13 K15 K17 K19 J2 J5 J8 J13 J17 H9 H12 H15 H18 H21 H24 DQS for X4 for F1517 DQS for X8/X9 for F1517 Pin List DQS for X16/X18 for F1517 (Note 1) DQS for X32/X36 for F1517 (Note 1) DQS for X4 for F1152 DQS for X8/X9 for F1152 (Note 1) DQS for X16/X18 for F1152 (Note 1) DQS for X4 for H780 DQS for X8/X9 for H780 (Note 1) DQS for X16/X18 for H780 (Note 1) Page 14 of 23 Pin Information for the Stratix® III EP3SL200 Device Version 1.1 Bank Number VREF Pin Name/Function GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND PT-EP3SL200-1.1 Copyright © 2008 Altera Corp. Optional Function(s) Configuration Function Dedicated Tx/Rx Channel Emulated LVDS Output Channel F1517 AB26 AA13 AA15 AA17 AA19 AA21 AA23 AA25 AA27 Y2 Y5 Y8 Y11 Y14 Y16 Y18 Y22 Y24 Y26 Y29 Y32 Y35 Y38 W13 W15 W17 W21 W23 W25 W27 V14 V16 V18 V20 V22 V24 V26 U2 U5 U8 U11 U15 U17 U19 U21 U23 U25 U27 U29 U32 U35 U38 T14 T16 T18 T20 T22 T24 T26 R15 R17 R19 R21 R23 R25 P2 P5 P8 P11 P14 P16 P18 P20 P22 P24 P26 P29 P32 P35 P38 N15 N17 N19 N21 N23 L2 L5 L8 L11 L14 L17 L20 L23 L26 F1152 R2 R5 R8 R11 R14 R16 R18 R20 R22 P13 P15 P17 P19 P21 P24 P27 P30 P33 N12 N14 N16 N18 N20 N22 M2 M5 M8 M11 M15 M17 M19 M21 L12 L15 L18 L21 L24 L27 L30 L33 J2 J5 J8 H9 H12 H15 H18 H21 H24 H27 H30 H33 F2 F5 E6 E9 E12 E15 E18 E21 E24 E27 E30 E33 C2 B3 B6 B9 B12 B15 B18 B21 B24 B27 B30 H780 H27 F2 F5 E6 E9 E12 E18 E21 E24 E27 C2 B3 B6 B9 B12 B15 B18 B21 B24 B27 DQS for X4 for F1517 DQS for X8/X9 for F1517 Pin List DQS for X16/X18 for F1517 (Note 1) DQS for X32/X36 for F1517 (Note 1) DQS for X4 for F1152 DQS for X8/X9 for F1152 (Note 1) DQS for X16/X18 for F1152 (Note 1) DQS for X4 for H780 DQS for X8/X9 for H780 (Note 1) DQS for X16/X18 for H780 (Note 1) Page 15 of 23 Pin Information for the Stratix® III EP3SL200 Device Version 1.1 Bank Number VREF VREF1A VREF1B VREF1C VREF2C VREF2B VREF2A VREF3A VREF3B VREF3C VREF4C VREF4B VREF4A VREF5A VREF5B VREF5C VREF6C VREF6B VREF6A VREF7A VREF7B VREF7C VREF8C VREF8B VREF8A Pin Name/Function GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND VCCPD1A VCCPD1B VCCPD1C VCCPD2C VCCPD2B VCCPD2A VCCPD3A VCCPD3B VCCPD3C VCCPD4C VCCPD4B VCCPD4A VCCPD5A VCCPD5B VCCPD5C VCCPD6C VCCPD6B VCCPD6A VCCPD7A VCCPD7B VCCPD7C VCCPD8C VCCPD8B VCCPD8A VREF1A VREF1B VREF1C VREF2C VREF2B VREF2A VREF3A VREF3B VREF3C VREF4C VREF4B VREF4A VREF5A VREF5B VREF5C VREF6C VREF6B VREF6A VREF7A VREF7B VREF7C VREF8C VREF8B VREF8A VCCPT VCCPT VCCPT VCCPT PT-EP3SL200-1.1 Copyright © 2008 Altera Corp. Optional Function(s) VREF1A VREF1B VREF1C VREF2C VREF2B VREF2A VREF3A VREF3B VREF3C VREF4C VREF4B VREF4A VREF5A VREF5B VREF5C VREF6C VREF6B VREF6A VREF7A VREF7B VREF7C VREF8C VREF8B VREF8A Configuration Function Dedicated Tx/Rx Channel Emulated LVDS Output Channel F1517 L29 L35 L38 H2 H5 H8 H11 H14 H17 H20 H23 H26 H29 H32 H35 H38 E2 E5 E8 E11 E14 E17 E20 E23 E26 E29 E32 E35 E38 B2 B5 B8 B11 B14 B17 B20 B23 B26 B29 B32 B35 B38 P27 T27 V27 Y27 AB27 AF27 AG26 AG24 AG22 AG20 AG18 AG16 AF13 AD13 AB13 Y13 V13 P13 N14 N16 N18 N20 N22 N24 K31 R32 V32 Y34 AD32 AJ30 AP30 AM24 AN20 AN17 AM16 AM12 AK9 AE8 AB8 Y6 T8 L10 F10 H16 G20 G23 H24 H28 J32 Y33 AL32 AL20 F1152 H780 N23 L19 R23 W23 N19 R19 AA23 AC23 AC21 AC19 AC17 AC15 AC13 AB12 W15 W13 Y12 T12 T10 P10 P12 M12 M14 M16 M18 M20 M22 J26 M10 K12 P26 V27 N22 U22 AA26 AG25 AG22 AH20 AH16 AG13 AG10 AF7 AA16 AA12 AA9 U8 T7 M7 P9 H10 H13 G15 G19 H22 H25 J27 U29 AG27 AJ17 J7 G11 DQS for X4 for F1517 DQS for X8/X9 for F1517 DQS for X16/X18 for F1517 (Note 1) DQS for X32/X36 for F1517 (Note 1) DQS for X4 for F1152 DQS for X8/X9 for F1152 (Note 1) DQS for X16/X18 for F1152 (Note 1) DQS for X4 for H780 DQS for X8/X9 for H780 (Note 1) DQS for X16/X18 for H780 (Note 1) U19 W17 W11 V10 K14 K16 K18 K22 Y22 AB18 AB10 W7 H13 H17 G19 G23 R24 AC23 AD15 Pin List Page 16 of 23 Pin Information for the Stratix® III EP3SL200 Device Version 1.1 Bank Number VREF Pin Name/Function VCCPT VCCPT VCCPT VCCPT VCCPGM VCCPGM VCCBAT NC NC NC NC NC NC Optional Function(s) Configuration Function NC Dedicated Tx/Rx Channel Emulated LVDS Output Channel F1517 AL8 Y7 J8 J20 AJ31 AJ10 K8 AP35 AD27 T13 N12 N28 L30 F1152 AG7 V6 H8 F18 AD24 AD10 G6 AK30 AC10 M25 L11 L25 K26 H780 AB6 P5 G6 E14 AA21 Y8 F6 AE25 V9 U20 M9 L20 K10 DQS for X4 for F1517 DQS for X8/X9 for F1517 DQS for X16/X18 for F1517 (Note 1) DQS for X32/X36 for F1517 (Note 1) DQS for X4 for F1152 DQS for X8/X9 for F1152 (Note 1) DQS for X16/X18 for F1152 (Note 1) DQS for X4 for H780 DQS for X8/X9 for H780 (Note 1) DQS for X16/X18 for H780 (Note 1) J21 Note: (1) When not used as clocks, the CQn and DQSn pins can be used as DQ pins. PT-EP3SL200-1.1 Copyright © 2008 Altera Corp. Pin List Page 17 of 23 Pin Information for the Stratix® III EP3SL200 Device Version 1.1 Notes (1), (2) Pin Name Pin Type (1st and 2nd Function) VCCL Power Pin Description Supply and Reference Pins VCCL supplies power to the core voltage power supply pins. VCC Power VCC supplies power to the periphery circuitry. RUP[1..8]A I/O, Input Reference pins for I/O banks. The RUP pins share the same VCCIO with the I/O bank where they are located. The external precision resistor RUP must be connected to the designated RUP pin within the bank. If not required, this pin is a regular I/O pin. RDN[1..8]A I/O, Input Reference pins for I/O banks. The RDN pins share the same GND with the I/O bank where they are located. The external precision resistor RDN must be connected to the designated RDN pin within the bank. If not required, this pin is a regular I/O pin. VCCIO[1..8][A,B,C] Power These are I/O supply voltage pins for banks 1 through 8. Each bank can support a different voltage level. VCCIO supplies power to the output buffers for all LVDS, LVCMOS(1.2 V, 1.5 V, 1.8 V, 2.5 V, 3.0 V, 3.3 V), HSTL(12, 15, 18), SSTL(15, 18, 2), 3.0-V PCI/PCI-X I/O, and LVTTL(3.0 V, 3.3 V) I/O standards. VCCIO also supplies power to the input buffers used for LVCMOS(1.2 V, 1.5 V, 1.8 V, 2.5 V, 3.0 V, 3.3 V), 3.0-V PCI/PCI-X and LVTTL(3.0 V, 3.3 V) I/O standards. VREF[1..8][A,B,C] Power VCCA_PLL[L[1:4],R[1:4],T[1:2],B[1:2]] Power Input reference voltage for each I/O bank. If a bank uses a voltage-referenced I/O standard, then these pins are used as the voltage-referenced pins for the bank. Analog power for PLLs[L[1:4],R[1:4],T[1:2],B[1:2]]. You must connect these pins to 2.5 V, even if the PLL is not used. You are advised to keep this pin isolated from other VCC for better jitter performance. VCCD_PLL[L[1:4],R[1:4],T[1:2],B[1:2]] Power Digital power for PLLs[L[1:4],R[1:4],T[1:2],B[1:2]]. You must connect these pins to 1.1 V, even if the PLL is not used. VCCPT Power Power supply for the programmable power technology. Connect to 2.5 V. VCCPGM Power Power supply for configuration pins. Can be connected to 1.8 V, 2.5 V, 3.0 V, or 3.3 V depending on the particular design. VCCPD[1..8][A,B,C] Power Dedicated power pins. This supply is used to power the I/O pre-drivers. This can be connected to 3.3 V, 3.0 V, or 2.5 V. VCCPD for 3.3-V I/O standard is 3.3 V, VCCPD for 3.0-V I/O standard is 3.0 V, and VCCPD for 2.5-V/1.8-V/1.2-V I/O standards is 2.5 V. VCCBAT Power Battery back-up power supply for design security volatile key register. Connect to 2.5 V. VCC_CLKIN[3,4,7,8] GND DNU Power Ground Do Not Use Differential clock input power supply for top and bottom I/O banks. Connect to 2.5 V. Device ground pins. NC No Connect Do not drive signals into these pins. nIO_PULLUP Input TEMPDIODEp TEMPDIODEn MSEL[3..0] Input Input Input PT-EP3SL200-1.1 Copyright © 2008 Altera Corp. Do not connect to power or ground or any other signal; must be left floating. Dedicated Configuration/JTAG Pins Dedicated input that chooses whether the internal pull-ups on the user I/O pins and dual-purpose I/O pins (nCSO, ASDO, DATA[7..0], CLKUSR, INIT_DONE, DEV_OE, DEV_CLRn) are on or off before and during configuration. A logic high (1.5 V, 1.8 V, 2.5 V, 3.0 V, or 3.3 V) turns off the weak pull-up, while a logic low turns them on. Pin used in conjunction with the temperature-sensing diode (bias-high input) inside the Stratix III device. Pin used in conjunction with the temperature-sensing diode (bias-low input) inside the Stratix III device. Configuration input pins that set the Stratix III device configuration scheme. Pin Definitions Page 18 of 23 Pin Information for the Stratix® III EP3SL200 Device Version 1.1 Notes (1), (2) Pin Name nCE Pin Type (1st and 2nd Function) Input nCONFIG Input Dedicated configuration control input. Pulling this pin low during user mode will cause the FPGA to lose its configuration data, enter a reset state, and tri-state all I/O pins. Returning this pin to a logic high level will initiate reconfiguration. CONF_DONE Bidirectional (open-drain) nCEO nSTATUS Output Bidirectional (open-drain) PORSEL Input TCK TMS TDI TDO TRST Input Input Input Output Input This is a dedicated configuration Done pin. As a status output, the CONF_DONE pin drives low before and during configuration. Once all configuration data is received without error and the initialization cycle starts, CONF_DONE is released. As a status input, CONF_DONE goes high after all data is received. Then the device initializes and enters user mode. It is not available as a user I/O pin. Output that drives low when device configuration is complete. This is a dedicated configuration status pin. The FPGA drives nSTATUS low immediately after power-up and releases it after POR time. As a status output, the nSTATUS is pulled low if an error occurs during configuration. As a status input, the device enters an error state when nSTATUS is driven low by an external source during configuration or initialization. It is not available as a user I/O pin. Dedicated input that selects between a POR time of 12 ms or 100 ms. A logic high (1.5 V, 1.8 V, 2.5 V, 3.0 V, 3.3 V) selects a POR time of 12 ms and a logic low selects POR time of 100 ms. Dedicated JTAG input pin. Connect TCK to GND if the JTAG circuitry is not used. Dedicated JTAG input pin. Connect TMS to VCCPD if the JTAG circuitry is not used. Dedicated JTAG input pin. Connect TDI to VCCPD if the JTAG circuitry is not used. Dedicated JTAG output pin. Dedicated active-low JTAG input pin. TRST is used to asynchronously reset the JTAG boundary-scan circuit. CLK[1,3,8,10]p Clock, Input CLK[1,3,8,10]n Clock, Input CLK[0,2,9,11]p CLK[0,2,9,11]n I/O, Clock I/O, Clock CLK[4..7,12..15]p I/O, Clock CLK[4..7,12..15]n I/O, Clock PLL_[L1,L4,R1,R4]_CLKp PLL_[L1,L4,R1,R4]_CLKn PLL_[L2,L3,R2,R3]_CLKOUT0n Clock, Input Clock, Input I/O, Clock PLL_[L2,L3,R2,R3]_FB_CLKOUT0p PLL_[T1,T2,B1,B2]_FBp/CLKOUT1 PLL_[T1,T2,B1,B2]_FBn/CLKOUT2 PLL_[T1,T2,B1,B2]_CLKOUT[3,4] PLL_[T1,T2,B1,B2]_CLKOUT0[p,n] I/O, Clock I/O, Clock I/O, Clock I/O, Clock I/O, Clock PT-EP3SL200-1.1 Copyright © 2008 Altera Corp. Pin Description Dedicated active-low chip enable. When nCE is low, the device is enabled. When nCE is high, the device is disabled. Clock and PLL Pins Dedicated high-speed clock input pins 1, 3, 8, and 10 that can also be used for data inputs. OCT Rd is not supported on these pins. Dedicated negative clock input pins for differential clock input that can also be used for data inputs. OCT Rd is not supported on these pins. These pins can be used as I/O pins or clock input pins. OCT Rd is supported on these pins. These pins can be used as I/O pins or negative clock input pins for differential clock inputs. OCT Rd is supported on these pins. These pins can be used as I/O pins or clock input pins. OCT Rd is not supported on these pins. These pins can be used as I/O pins or negative clock input pins for differential clock inputs. OCT Rd is not supported on these pins. Dedicated clock input pins to PLL L1, L4, R1, and R4 respectively. Dedicated negative clock input pins for dfferential clock input to PLL L1, L4, R1, and R4 respectively. Each left and right PLL supports 2 clock I/O pins, configured either as 2 single-ended I/O or one differential I/O pair. When using both pins as single-ended I/Os, PLL_#_CLKOUT0n can be the clock output while the PLL_#_FB_CLKOUT0p is the external feedback input pin. Dual-purpose I/O pins that can be used as two single-ended outputs or one differential external feedback input pin. These pins can be used as I/O pins or two single-ended clock ouput pins. I/O pins that be used as two single-ended clock output pins or one differential clock output pair. Pin Definitions Page 19 of 23 Pin Information for the Stratix® III EP3SL200 Device Version 1.1 Notes (1), (2) Pin Name Pin Type (1st and 2nd Function) Pin Description Optional/Dual-Purpose Configuration Pins Dedicated output control signal from the Stratix III FPGA to the serial configuration device in AS mode that enables the configuration device. Control signal from the Stratix III FPGA to the serial configuration device in AS mode used to read out configuration data. nCSO I/O, Output ASDO I/O, Output DCLK Input (PS, FPP) Output (AS) CRC_ERROR I/O, Output DEV_CLRn I/O, Input Optional pin that allows you to override all clears on all device registers. When this pin is driven low, all registers are cleared; when this pin is driven high (VCCPGM), all registers behave as programmed. DEV_OE I/O, Input DATA0 I/O, Input Optional pin that allows you to override all tri-states on the device. When this pin is driven low, all I/O pins are tri-stated; when this pin is driven high (VCCPGM), all I/O pins behave as defined in the design. Dual-purpose configuration data input pin. The DATA0 pin can be used for bit-wide configuration or as an I/O pin after configuration is complete. DATA[7..1] I/O, Input Dual-purpose configuration data input pins. The DATA[7..0] pins can be used for byte-wide configuration or as regular I/O pins. These pins can also be used as user I/O pins after configuration. INIT_DONE I/O, Output (open-drain) This is a dual-purpose pin and can be used as an I/O pin when not enabled as INIT_DONE. When enabled, a transition from low to high at the pin indicates when the device has entered user mode. If the INIT_DONE output is enabled, the INIT_DONE pin cannot be used as a user I/O pin after configuration. CLKUSR I/O, Input Optional user-supplied clock input. Synchronizes the initialization of one or more devices. If this pin is not enabled for use as a user-supplied configuration clock, it can be used as a user I/O pin. DIFFIO_RX[##]p/n I/O, RX channel DIFFIO_TX[##]p/n I/O, TX channel These are true LVDS transmitter channels on side I/O banks. Pins with a "p" suffix carry the positive signal for the differential channel. Pins with an "n" suffix carry the negative signal for the differential channel. If not used for differential signaling, these pins are available as user I/O pins. DIFFOUT_[##]p/n I/O, TX channel These are emulated LVDS output channels. On column I/O banks, there are true LVDS input buffers, but no true LVDS output buffers. However, all column user I/Os, including I/Os with true LVDS input buffers, can be configured as emulated LVDS output buffers. Pins with a "p" suffix carry the positive signal for the differential channel. Pins with an "n" suffix carry the negative signal for the differential channel. If not used for differential signaling, these pins are available as user I/O pins. DQS[1..44][T,B], DQS[1..40][L,R] I/O, DQS DQSn[1..44][T,B], DQSn[1..40][L,R] I/O, DQSn PT-EP3SL200-1.1 Copyright © 2008 Altera Corp. Dedicated configuration clock pin. In PS and FPP configuration modes, DCLK is used to clock configuration data from an external source into the Stratix III device. In AS mode, DCLK is an output from the Stratix III device that provides timing for the configuration interface. Active-high signal that indicates that the error detection circuit has detected errors in the configuration SRAM bits. This pin is optional and is used when the CRC error detection circuit is enabled. Differential I/O Pins These are true LVDS receiver channels on side and column I/O banks. Pins with a "p" suffix carry the positive signal for the differential channel. Pins with an "n" suffix carry the negative signal for the differential channel. If not used for differential signaling, these pins are available as user I/O pins. External Memory Interface Pins Optional data strobe signal for use in external memory interfacing. These pins drive to dedicated DQS phase-shift circuitry. The shifted DQS signal can also drive to internal logic. Optional complementary data strobe signal for use in QDRII SRAM. These pins drive to dedicated DQS phase-shift circuitry. Pin Definitions Page 20 of 23 Pin Information for the Stratix® III EP3SL200 Device Version 1.1 Notes (1), (2) Pin Name DQ[1..44][T,B],DQ[1..40][L,R] Pin Type (1st and 2nd Function) I/O, DQ CQ[1..44][T,B], CQ[1..40][L,R] DQS Optional data strobe signal for use in QDRII SRAM. These are the pins for echo clocks. CQn[1..44][T,B], CQ[1..40][L,R] DQS Optional complementary data strobe signal for use in QDRII SRAM. These are the pins for echo clocks. Pin Description Optional data signal for use in external memory interfacing. The order of the DQ bits within a designated DQ bus is not important; however, use caution when making pin assignments if you plan on migrating to a different memory interface that has a different DQ bus width. Analyze the available DQ pins across all pertinent DQS columns in the pin list. Notes: (1) The pin definitions are prepared based on the device with the largest density, EP3SL340. Refer to the pin list for the availability of pins in each density. (2) Some of the pull-up or pull-down resistors mentioned in the table above may not be required, depending on the exact device configuration scheme. Should you be required to use a different configuration scheme, the ability to NC or short them may be valuable during the debug phase. For more information, refer to the Configuring Stratix III Devices chapter in volume 1 of the Stratix III Device Handbook . PT-EP3SL200-1.1 Copyright © 2008 Altera Corp. Pin Definitions Page 21 of 23 Pin Information for the Stratix® III EP3SL200 Device Version 1.1 8C VREF8A VREF8B VREF8C PLL_T1 PLL_T2 7C 7B 7A VREF7C VREF7B VREF7A 6B 1B 6A PLL_R1 6C VREF6C VREF6B VREF6A 8B 1A 8A 1C VREF1C VREF1B VREF1A PLL_L1 PLL_R3 2C 5A 5B 2B 2A PLL_L4 3A 3B 3C VREF3A VREF3B VREF3C PLL_B1 PLL_B2 4C 4B 4A VREF4C VREF4B VREF4A VREF5A VREF5B VREF5C PLL_L3 5C PLL_R2 VREF2A VREF2B VREF2C PLL_L2 PLL_R4 Note: 1. This is only a pictorial representation to provide an idea of placement on the device. Refer to the pin list and the Quartus® II software for exact locations. PT-EP3SL200-1.1 Copyright © 2008 Altera Corp. Bank & PLL Diagram Page 22 of 23 Pin Information for the Stratix ® III EP3SL200 Device Version 1.1 Version Number 1.0 Date 12/14/2007 1.1 4/25/2008 PT-EP3SL200-1.0 Copyright © 2008 Altera Corp. Changes Made Initial release. Updated naming convention of DQ/DQS group for H780 package to match pin planner in Quartus II software and ORCAD symbol files. Revision History Page 23 of 23