19-1503; Rev 0; 6/99 概要 ___________________________________ 特長 ___________________________________ MAX104/MAX106/MAX108評価キット(EVキット)は、 MAX104/MAX106/MAX108のアナログディジタル コンバータ(ADC)の評価作業を容易にするように設計さ れています。各EVキットは、これらの超高速コンバータ の動的性能を評価するために必要な全ての回路(PECL 終端電圧(PECLVTT)発生も含む)を備えています。高速 アナログ及びディジタル回路の組み合わせであるため、 基板レイアウトに特別な注意と設計上の工夫が必要と なります。 ◆ 50Ωクロック及びアナログ入力はSMA同軸コネクタ を使用 電源(VCCA/VCCI、VCCD、VCCO、VEE)用コネクタ、アナ ログ及びクロック入力(VIN+、VIN-、CLK+、CLK-)用 のSMAコネクタ及び全てのディジタルPECL出力は、 本EVキットにただ接続するだけとなっています。4層 基板レイアウト(GETekTM材質)は、MAX104ファミリの 動的性能を最大限に発揮するように最適化されています。 本EVキットは、MAX104/MAX106/MAX108を基板上 に実装した状態で出荷されています。また、民生用(0℃∼ +70℃)温度範囲における動作を可能にするヒートシンク が付いています。 ◆ 入力信号範囲：±250mV ◆ デマルチプレックスされた差動PECL出力 ◆ PECL終端処理電圧(PECLVTT)を基板上で発生 ◆ ECL終端処理電圧(ECLVTT)を基板上で発生 ◆ アナログとディジタルの電源及びグランドが 別々になった最適化4層プリント基板 ◆ ロジックアナライザをディジタル出力に 接続しやすくするためのスクエアピンヘッダ ◆ 完全実装済み、試験済み 型番 ___________________________________ PART TEMP. RANGE PINPACKAGE SAMPLING RATE MAX104EVKIT 0°C to +70°C 192 ESBGA 1Gsps MAX106EVKIT 0°C to +70°C 192 ESBGA 600Msps MAX108EVKIT* 0°C to +70°C 192 ESBGA 1.5Gsps *Future product—contact factory for availability. 部品リスト ________________________________________________________________________ DESIGNATION QTY C1, C13, C20, C31, C40, C46, C48 7 10µF ±10%, 16V tantalum caps AVX TAJD106D016 30 0.01µF ±10% ceramic capacitors (0603) C2, C7–C12, C14, C17, C18, C19, C21, C26–C30, C32, C41, C47, C49, C51–C59 DESCRIPTION C3–C6, C15, C16, C22–C25, C33–C37, C42–C45, C50 20 47pF ±10% ceramic capacitors (0402) D1 1 1N5819 Schottky diode R2 1 10kΩ potentiometer R3, R4 2 Not populated; see text for description of reset input operation. DESIGNATION QTY DESCRIPTION R5–R38, R44–R47 38 49.9Ω ±1% resistors (0603) R51, R53 2 243Ω ±1% resistors (0603) R52, R54 2 158Ω ±1% resistors (0603) J1–J10 10 SMA connectors (edge mounted) JU3, JU6–JU9 5 3-pin headers JU2, JU4, JU5, JUA0- to JUA7-, JUA0+ to JUA7+, JUP0- to JUP7-, JUP0+ to JUP7+, JUOR+, JUOR-, JUDR-, JUDR+, JURO-, JURO+ 41 2-pin headers GETekはGE Electromaterial社の商標です。 ________________________________________________________________ Maxim Integrated Products 1 無料サンプル及び最新版データシートの入手にはマキシム社のホームページをご利用下さい。http://www.maxim-ic.com Evaluate: MAX104/MAX106/MAX108 MAX104/MAX106/MAX108 評価キット Evaluate: MAX104/MAX106/MAX108 MAX104/MAX106/MAX108 評価キット 部品リスト(続き) ________________________ DESIGNATION QTY None 4 3) 250mAの電流を供給できる+5V電源をVCCDパッド に接続します。電源のグランドをGNDDパッドに 接続します。 4) 約600mAの電流を供給できる+3.3V又は+5V電源 をV CC Oパッドに接続します。電源のグランドを GNDDパッドに接続します。 5) 電源のところで、GNDIをGNDDに接続します。 6) HP8662A(1.28GHzまで)やHP8663A(2.56GHz まで)等の低位相ジッタのRFソースをクロック入力 CLK-及びCLK+に接続します。シングルエンドの クロック入力にする場合は、信号発生器から+4dBm (振幅500mV)のパワーレベルをCLK+入力に供給 し、未使用のCLK-入力を50ΩでGNDIに終端処理 して下さい。 7) +225mV(FSの約-1dB下)のサイン波試験信号を アナログ入力に接続します。試験信号が差動の 場合は平衡非平衡変成器を通してVIN+とVIN-を 使用し、信号がシングルエンドの場合はVIN+と VIN-のどちらかを使用します(デバイスのデータ シートで「シングルエンドアナログ入力及び差動 アナログ入力」を参照して下さい)。最良の結果を 得るために、測定周波数用に設計された狭いバンド パスフィルタを使用し、信号発生器からの高調波 歪みを低減して下さい。 8) HP16500C(HP16517Aプラグインカード付)等 のロジックアナライザを接続します。これは、デバ イスの16個の出力チャネル全て(8チャネルの主出力 及び8チャネルの補助出力)を監視するためです。 9) ロ ジ ッ ク ア ナ ラ イ ザ の ク ロ ッ ク を EV キ ッ ト の DREADY+出力に接続し、ロジックアナライザを、 アクイジションクロックの立下がりエッジでトリガ するように設定します。ロジックアナライザの スレッショルド電圧をVCCO電源電圧 -1.3Vに設定 します。例えば、V CC O = +3.3Vである場合は、 スレッショルド電圧を+2.0Vに設定して下さい。 DESCRIPTION Protective feet VCCO, VCCD, GNDD, PECLVTT, GNDA, VCCA, VCCI, GNDI, VEE, ECLVTT 24 Test points None 7 Shunts None 1 Heatsink International Electronic Research Corp. BDN09-3CB/A01 U1 1 MAX104CHC, MAX106CHC, or MAX108CHC (192-contact ESBGA™) U3, U4 2 LM2991S, low-dropout adjustable linear regulator None 1 MAX104EVKIT circuit board None 1 MAX104, MAX106, or MAX108 data sheet クイックスタート _______________________ 本EVキットは、完全実装済み、試験済みで、静電気防止 バッグに密封されています。適性動作を保証するため、 静電気防止バッグは静電気対策済みの作業場所でのみ 開けるようにして下さい。EVキットへの全ての接続が 完了するまで、電源を投入しないで下さい。図1に、 差動アナログ入力及びシングルエンドサイン波(CLK-は GNDIに50Ωの逆終端処理)クロックドライブを使用し た標準的な評価セットアップを示します。図2に、シン グルエンドアナログ入力及びシングルエンドサイン波 クロックドライブを使用した標準的な評価セットアップ を示します。 1) -250mAの電流を供給できる-5V電源をVEEパッド に接続します。電源のグランドをGNDIパッドに接続 します。電流リミットを500mA以下に設定します。 2) 600mAの電流を供給できる+5V電源をVCCIパッド に接続します。電源のグランドをGNDIパッドに 接続します。 10) 電源と信号ソースをターンオンします。ADCの 数値化出力をロジックアナライザで捕捉し、ディジ タル記録をPCに転送してデータ解析を行います。 ESBGAはAmkor/Anam社の商標です。 2 _______________________________________________________________________________________ MAX104/MAX106/MAX108 評価キット Evaluate: MAX104/MAX106/MAX108 HP8662/3A SINE-WAVE SOURCE BALUN BPF PHASE LOCKED VIN- VIN+ +5V ANALOG CLK+ fSAMPLE, + 4dBm HP8662/3A SINE-WAVE SOURCE -5V ANALOG EXTERNAL 50W TERMINATION TO GNDI MAX104 MAX106 MAX108 EV KIT CLK- +5V DIGITAL +3.3V DIGITAL PC 16 DATA GNDD HP16500C DATA ANALYSIS SYSTEM GPIB POWER SUPPLIES GNDI DREADY+ 図1. 差動アナログ入力とシングルエンドクロックドライブによる標準評価セットアップ HP8662/3A SINE-WAVE SOURCE BPF EXTERNAL 50WŸ TERMINATION TO GNDI PHASE LOCKED VIN- VIN+ +5V ANALOG CLK+ fSAMPLE, + 4dBm HP8662/3A SINE-WAVE SOURCE -5V ANALOG EXTERNAL 50WŸ TERMINATION TO GNDI CLK- MAX104 MAX106 MAX108 EV KIT +5V DIGITAL +3.3V DIGITAL PC 16 DATA GPIB GNDD HP16500C DATA ANALYSIS SYSTEM GNDI POWER SUPPLIES DREADY+ 図2. シングルエンドアナログ入力とシングルエンドクロックドライブによる標準評価セットアップ _______________________________________________________________________________________ 3 Evaluate: MAX104/MAX106/MAX108 MAX104/MAX106/MAX108 評価キット 詳細 ___________________________________ クロック入力の必要条件 MAX104/MAX106/MAX108は、シングルエンドと 差動の両動作用に設計されたクロック入力を備えてい るため、入力駆動の必要条件が非常にフレキシブルに なっています。各クロック入力は、チップ上のレーザ トリミング50Ω抵抗でCLKCOM(クロック終端リターン) に対して終端処理されています。SMA入力から高速 データコンバータへのトレースは、50Ωマイクロスト リップ伝送ラインです。 CLKCOM終端電圧は、グランド∼-2Vの間の任意の電圧 に接続することによって標準ECL駆動レベルとコンパチ ブルにすることができます。クロック信号用の横向き SMAコネクタはEV基板の左下の隅に位置しており、 J3(CLK+)及びJ4(CLK-)とラベルが付いています。 アナログ入力とクロック入力の間にある基板上のバイ アス発生器が、ECLクロックソースとの動作用の-2V 終端電圧(ECLVTT)を発生します。この電圧は、基板の -5V VEE電源で動作するLM2991電圧レギュレータに よって生成されます。このECLV TT バイアス発生器を イネーブルするには、まず短絡ジャンパJU2を取り外し、 次にジャンパJU3をON位置に動かして下さい。 この電圧レギュレータは、シャットダウンコントロール を備えています。シャットダウン状態にするには、TTL ロジックハイレベルを必要とします。このロジック レベルは、+5Vアナログ電源(V CC I)から得ています。 本EVキットは、ECLV TT バイアス発生器がターンオフ され、CLKCOMがGNDIに接続された状態(JU2実装)で 出荷されています。 注記：VEE電源がターンオンされる前にレギュレータの シャットダウンロジックレベル(V CCIオンが先)が存在 しない場合、レギュレータはVCCI電源が通電するまでの 間一時的にターンオンします。JU2が実装されていると、 この時レギュレータの出力が一時的にグランドに短絡 されます。レギュレータは短絡保護付であるため、損傷 することはありません。レギュレータは、VEEの供給電流 を500mAに制限することによりさらに保護されます。 シングルエンドクロック入力(サイン波ドライブ) 超低ジッタでクロックを駆動するためには、低位相 ノイズのサイン波ソースをシングルクロック入力にAC 又はDCカップリングして下さい。CLKCOMがGNDIに 接続された状態で、最大1V(2Vp-p、即ち+10dBm)の クロック振幅が使用できます。 クロックドライブパワーレベルが-10dBm∼+10dBm (クロック信号振幅100mV∼1V)の範囲であれば、データ コンバータの動的性能にほとんど影響しません。動的 性能の仕様は、+4dBm(クロック信号振幅+4dBm)の シングルエンドクロックドライブにより測定されてい ます。入力アンプ段の飽和を防ぐため、クロックパワー レベルを最大+10dBmに制限して下さい。 差動クロック入力(ECLドライブ) MAX104/MAX106/MAX108のクロック入力は、前記 の基板上のECLV TT -2Vバイアス発生器を使用して、 標準的なグランド基準のECLロジックレベルで駆動 することもできます。クロック入力がACカップリング である場合には、クロック入力を正電源基準の(PECL) レベルで駆動することもできます。クロック入力がAC カップリングである場合には、CLKCOM終端電圧を接地 して下さい。シングルエンドのDCカップリングECLドラ イブも可能です。この場合は、駆動されていないクロック 入力をECL VBB電圧(公称-1.3V)に接続して下さい。 アナログ入力の必要条件 EV基板上のADCへのアナログ入力は、EVキットの中央 左側にある2つの横向きSMAコネクタにより供給されま す。これらのコネクタは、J1(VIN+)及びJ2(VIN-)とい うラベルが付いています。アナログ入力は、チップ上 で高精度レーザトリミングの50Ω NiCr抵抗を使用して GNDIに対して終端処理されています。アナログ(及びク ロック)入力は、ESD保護付ですが、ESDの注意事項は 守るようにして下さい。SMA入力からデバイスへのト レースは、50Ωマイクロストリップ伝送ラインです。 アナログ入力は、シングルエンド又は差動で駆動する ことができます。最適の性能は差動入力で得られます。 これは、偶数次の高調波歪みが減少するためです。表1 にシングルエンドドライブを、表2に差動入力ドライブ を示します。 表1. シングルエンドアナログ入力用の入力セットアップ及び出力コードの結果 4 VIN+ VIN- OVERRANGE BIT OUTPUT CODE +250mV 0V 1 11111111 (full scale) +250mV - 1LSB 0V 0 11111111 0V 0V 0 01111111 toggles 10000000 -250mV + 1LSB 0V 0 00000001 -250mV 0V 0 00000000 (zero scale) _______________________________________________________________________________________ MAX104/MAX106/MAX108 評価キット VIN+ VIN- OVERRANGE BIT OUTPUT CODE +125mV -125mV 1 11111111 (full scale) +125mV - 0.5LSB -125mV + 0.5LSB 0 11111111 0V 0V 0 01111111 toggles 10000000 -125mV + 0.5LSB +125mV - 0.5LSB 0 00000001 -125mV +125mV 0 00000000 (zero scale) 内部リファレンス MAX104ファミリは、チップ上に+2.5V高精度バンド ギャップリファレンスを備えています。このリファレンス は、ジャンパJU5を短絡してREFOUTをREFINに接続す ることにより使用できます。必要であれば、REFOUT は最大2.5mAの電流ソースとしてその他の周辺回路を 駆動することもできます。 外部リファレンスを使用する場合は、JU5の短絡ジャンパ を取り外し、新しいリファレンス電圧ソースをJU5の REFIN側に接続して下さい。JU5のREFOUT側はフロー ティングのままにして下さい。外部リファレンスの グランドをEVキットのGNDIに接続して下さい。REFIN は、入力電圧範囲+2.3V∼+2.7Vを受け付けます。 注意：外部リファレンスが接続された状態では、JU5 を決して取り付けないで下さい。これは、外部リファ レンス電源が内部リファレンスを損傷するのを防ぐため です。 オフセット調節 これらのデバイスは、ADCを駆動する他のプリアンプ からのオフセットを排除するための制御入力(VOSADJ) も提供しています。VOSADJ制御入力は、内部+2.5 高精度リファレンスからの自己バイアス分圧器です。 通常の使用条件においては、制御入力はフローティング のままにします。 本EVキットには、ADCの+2.5Vリファレンスでバイアス された10kΩポテンショメータが含まれています。この ポテンショメータのワイパーはJU4を通じてVOSADJ 制御入力に接続します。オフセット調節機能をイネー ブルするには、JU4短絡ジャンパを取り付けて、再生 されたディジタル出力に出てくるオフセットを観察し ながらポテンショメータR2を調節して下さい。オフ セット調節ポテンショメータの調節範囲は約±5.5LSB です。本EVキットは、JU4に短絡ジャンパが実装され ていない状態で出荷されています。 主及び補助PECL出力 本EVキットの全てのPECL出力は、VCCO電源によって 駆動されています。この電源としては、+3.3V又は +5V機器とフレキシブルにインタフェースできるよう に、+3.0V∼+5.0Vの範囲の任意の電圧のものが使用 します。公称VCCO電源電圧は+3.3Vです。 PECL出力は標準オープンエミッタタイプで、適正な バイアスを得るためにPECLVTT電圧への外部50Ω終端 抵抗を必要とします。終端抵抗は各50Ωマイクロスト リップ伝送ラインの端、即ちロジックアナライザインタ フェースのスクエアピンヘッダのすぐ近くに位置して います。各EV基板は、PECL終端抵抗を基板の裏側に 実装した状態で出荷されています。各出力は、0.100 インチのスクエア2ピンヘッダにリンクされています。 これはヒューレットパッカード社のHP16500C等の 高速ロジックアナライザとの接続を容易にするためです。 デバイスからのディジタルデータをデマルチプレックス された1:2フォーマットで捕捉するために、ロジック アナライザからの16チャネルの各々が8つの主(P0∼P7) 及び8つの補助(A0∼A7)出力に接続されています。ADC は差動PECL出力を提供しますが、殆どのロジックアナ ライザ(例えばHP16500C)はシングルエンドのアクイジ ションポッドを備えています。全てのシングルエンド ロジックアナライザポッドをPECL出力の同じ位相(“+” 又は“-”)に接続して下さい。 データレディ(DREADY)出力 ロジックアナライザのクロックポッドは、EVキットの JUDR+のDREADY+出力に接続して下さい。主出力と 補助出力は、いずれもDREADY+の立上がりエッジで 変化するため、ロジックアナライザは立下がりエッジ でトリガするように設定して下さい。DREADY及び データ出力は、内部でタイムアラインメントされてい ます。これにより、DREADY+の立下がりエッジが有効 データウィンドのほぼ中心に来るため、ロジックアナ ライザのセットアップ及びホールド時間が最大限に なっています。ロジックアナライザのスレッショルド 電圧をVCCO - 1.3Vに設定して下さい。例えば、VCCO が+3.3Vである場合、スレッショルドは+2.0Vに設定 して下さい。これらの条件においては、ロジックアナ ライザのサンプルオフセット(トリガディレー)は0psに 設定して下さい。 _______________________________________________________________________________________ 5 Evaluate: MAX104/MAX106/MAX108 表2. 差動アナログ入力用の入力セットアップ及び出力コードの結果 Evaluate: MAX104/MAX106/MAX108 MAX104/MAX106/MAX108 評価キット 表3. PECL出力及びその機能 PECL OUTPUT SIGNALS EV KIT JUMPER LOCATION P0+ to P7+, P0- to P7- JUP0+ to JUP7+, JUP0- to JUP7- Primary Port Differential Outputs from LSB to MSB. A “+” indicates the true value; a “-” denotes the complementary outputs. A0+ to A7+, A0- to A7- JUA0+ to JUA7+, JUA0- to JUA7- Auxiliary Port Differential Outputs from LSB to MSB. A “+” indicates the true value; a “-” denotes the complementary outputs. OR+, OR- JUOR+, JUOR- Overrange’s True and Complementary Outputs. DREADY+, DREADY- JUDR+, JUDR- Data-Ready PECL Output Latch Clock. Output data changes on the rising edge of DREADY+. RSTIN+, RSTIN- J5, J6 (SMA connectors) Demux Reset Input Signals. Resets the internal demux when asserted. RSTOUT+, RSTOUT- JURO+, JURO- Reset Outputs—for resetting additional external demux devices. アクイジションクロックとしてDREADY-を使用する ことも可能です。この場合、ロジックアナライザが クロックの立上がりエッジでトリガするように設定して 下さい。表3にディジタル出力及びその機能を示します。 デマルチプレクサの設定 デマルチプレックスDIV2モード このモードは、出力データ速度をサンプルクロック速度 の半分に減速します。デマルチプレックスされた出力 はデュアル8ビットフォーマットの形になり、主及び 補助出力ポートに2つの連続するサンプルがデータレディ クロックの立上がりエッジで提示されます。このモード を起動するためには、ジャンパJU7(DEMUXEN)、 JU8(AUXEN2)及びJU9(AUXEN1)がON位置にあり、 DIVSELECT(JU6)が2の位置になっている必要があります。 注意：各EVキットはジャンパJU7、JU8及びJU9がON 位置に実装され、JU6が2に設定された状態で出荷され ています。 · OFF · ON OFF · ON AUXEN2 (JU8) · OFF · · ON OFF · ON AUXEN1 (JU9) AUXEN1 (JU9) · OFF · · ON OFF · ON DIVSELECT (JU6) DIVSELECT (JU6) 6 ADCをデマルチプレックスされないモードで動作させる ことも可能です。このモードにおいては、内部デマルチ プレクサがディセーブルされ、サンプリングされた データは主出力ポートのみに提示されます。消費電力 を小さくするため、2つの別々の入力(AUXEN1及び AUXEN2)によって補助ポートをシャットダウンする ことができます。このモードに入るには、ジャンパJU7 (DEMUXEN)、JU8(AUXEN2)及びJU9(AUXEN1)を OFF位置にして下さい。DIVSELECT(JU6)ジャンパの 位置は任意です。補助出力ポートの5 0Ωプルダウン 抵抗(R5∼R20)を全て取り外すと、さらに電力を節約 できます。これらの抵抗を取り外す必要はありません。 しかし、真のPECL出力及びコンプリメンタリのPECL 出力の両方がVOHレベルにプルアップされることになり ます。 · AUXEN2 (JU8) 2 非デマルチプレックスDIV1モード DEMUXEN (JU7) DEMUXEN (JU7) · FUNCTION X · 4 X 2 X = Leave open or don’t care _______________________________________________________________________________________ X 4 MAX104/MAX106/MAX108 評価キット 表4. デマルチプレクサ動作の選択表 この特殊なデシメーションされたデマルチプレックス 出力モードにおいては、ADCが入力サンプルを1つおき に捨てて、入力サンプリング速度の1/4の速度でデータ を出力します。このモードは出力データ速度が遅くなる ため、システムデバッグに有用です。また、MAX108の 試験の場合には、データを捕捉するためにこのモードが 必要になることがあります。本EV基板のDIV4モードを 起動するには、ジャンパJU7(DEMUXEN)、JU8(AUXEN2) 及びJU9(AUXEN1)がON位置にあり、DIVSELECTが4の 位置になっている必要があります。入力のサンプルが 1つおきに捨てられるため、コンバータの実効サンプル 速度はfSAMPLE/2になります。 DEMUXEN · OFF · ON AUXEN2 · OFF · ON AUXEN1 · OFF · ON DIVSELECT · 2 · 4 オーバーレンジ動作 主及び補助デマルチプレックス出力の両方について、 単一の差動PECLオーバーレンジ出力ビット(OR+、OR-) が提供されています。オーバーレンジビットの動作は、 内部デマルチプレクサの状態に依存します。デマルチ プレックスDIV2モード及びデシメーションDIV4モード において、ORビットは主又は補助ポートがオーバー レンジのサンプルを含んでいる場合にフラグを発生し ます(表4)。非デマルチプレックスDIV1モードにおいて、 ORポートは主出力ポートがオーバーレンジサンプルを 含んでいる場合にのみフラグを発生します。 リセット動作の必要条件 各デバイスのデータシートに、リセット回路及びその 動作の詳しい説明が記載されています。リセット入力 機能を使用するには、EV基板の裏側のR3及びR4の位置 に2つの5 0Ωプルダウン抵抗を取り付けて下さい。 DEMUXEN DIVSELECT DEMUX MODE OVERRANGE BIT OUTPUT MODE OFF X DIV1 Only primary port active (auxiliary port off) ON 2 DIV2 Primary OR auxiliary port ON 4 DIV4 Primary OR auxiliary port X = 任意 これらの抵抗は、基板上のPECLVTT終端発生器に接続 されています。RSTINロジックレベルは、VCCO電源を 基準とする標準PECLレベルとコンパチブルです。 デマルチプレクサリセット動作に関連しているこれらの 信号及びこのセクションの制御機能は、表5に記載され ています。デマルチプレクサリセット機能の詳細(タイ ミング図等)については、データシートを参照して下さい。 リセット入力 リセット回路は、ADCのPECL出力を駆動しているもの と同じVCCOを基準とする差動PECL入力を受け付けます。 リセット入力の横向きSMAコネクタは、EVキットの 左下側に位置しており、RSTIN+及びRSTIN-とラベル が付いています。 同期リセットを必要としないアプリケーションの場合、 リセット入力をオープンのままにして、抵抗R3及びR4 を取り外す必要があります。この場合、内部50kΩ抵抗 と20µA電流ソースによって正しいレベルに自己バイアス されます。この組み合わせにより、RSTIN+とRSTINの間に-1Vの電圧差が生じ、内部リセット回路がディ セーブルされます。50ΩでVCCO - 2Vに対して終端処理 されたPECLロジックレベルで駆動されている場合、 内部バイアスネットワークは容易にオーバードライブ されます。本EVキットは、これらの抵抗位置がオープン のままで、内部自己バイアス回路がリセット制御入力 をディセーブルしている状態で出荷されています。 注記：RSTIN入力が有効なPECLロジックレベルで駆動 されていない限り、50Ω RSTIN終端抵抗R3及びR4は 取り付けないで下さい。RSTIN入力がオープン回路の 状態で50Ω抵抗を取り付けると、内部でマルチプレクサ が間欠的にリセットされ、予想不能の動作が起こります。 _______________________________________________________________________________________ 7 Evaluate: MAX104/MAX106/MAX108 デシメーションDIV4モード Evaluate: MAX104/MAX106/MAX108 MAX104/MAX106/MAX108 評価キット 表5. デマルチプレクサ動作及びリセット制御信号 SIGNAL NAME EV KIT JUMPER LOCATION FUNCTION CLK+, CLK- J3, J4 Master ADC Timing Signal. The ADC samples on the rising edge of CLK+. DREADY+, DREADY- JUDR+, JUDR- Data-Ready PECL Output. Output data changes on the rising edge of DREADY+. RSTIN+, RSTIN- J5, J6 Demux Reset Input Signal. Resets the internal demux when asserted. RSTOUT+, RSTOUT- JURO+, JURO- Reset Output—for resetting additional external demux devices. 表6. 電源及びグランドの必要条件及び位置 POWER SUPPLY EV KIT JUMPER LOCATION GROUND REFERENCE EV KIT JUMPER LOCATION VEE = -5V J17 GNDI J16 VCCA = VCCI = +5V J13, J15 GNDA/GNDI J14, J16 VCCD = +5V J11 GNDD J12 VCCO = +3.0V to +5V J18 GNDD J12 リセット出力 単一のデバイスの場合、同期リセットは必要ありません。 これは、(データシートで説明されているように)出力 ポートにおけるサンプルの順番がDREADY(DREADY+、 DREADY-)クロックの位相に依らず不変であるためです。 DREADY+(ジャンパJUDR+)及びDREADY-(ジャンパ JUDR-)は、EV基板の右中央のPECL出力円弧の中央に あります。 EVキット上で、RSTOUT+(ジャンパJURO+)及びRSTOUT(ジャンパJURO-)リセット出力の2ピンヘッダは、基板 の左下側のリセット入力SMAコネクタの上に位置して います。 本EVキットは、VCCAとVCCI電源をSP1とSP2で短絡 した状態で試験されています。これらの電源が個別で あっても、製品の動的性能に測定可能な違いはありません。 このため、マキシム社はこれらの電源をまとめて接続した 状態にしておくことをお勧めします。 注意：EVキット上では、GNDA/GNDIとGNDDの間 に接続がありません。これらのグランドは、基板への 電源のところでまとめて接続して下さい。さもないと デバイスが損傷する恐れがあります。 アナロググランド(GNDA/GNDI)とディジタルグランド (GNDD)を一点でまとめて接続することにより、グランド ループを避け、ディジタル信号や電源ラインから入る ノイズを低減できます。 電源 本EVキットは、動的性能を最適化するためにアナログと ディジタルの電源及びグランドが別々になっています。 電源コネクタは基板の一番上に位置しており、表6に示す 電源を必要とします。 EVキットの使用を容易にし、EV基板を駆動するための 必要電源数を少なくするため、VCCAとVCCI、及びGNDA とGNDIは短絡ストラップSP1及びSP2によってまとめ て接続されています。これらの電源を別々にするには、 SP1とSP2でトレースを切断して下さい。個別の電源を 使用する場合は、絶対最大電圧差±0.3Vを必ず守って 下さい。パワーアップ/ダウン時にこの絶対最大定格を 破ることがないように、VCCAとVCCIの間に2つ並べた ショトキーダイオードが必要になります。 8 アプリケーションを分解する時にラッチアップが起こる のを防ぐために、VEEとGNDIの間に高速ショトキーダイ オード(D1、1N5819)が付加されています。このダイ オードは、VEEコネクタがオープンの時に、サブストレート (V EE に接続)が順方向にバイアスしてラッチアップを 引き起こす可能性を排除します。 基板レイアウト 各EVキットは4層基板設計で、高速信号用に最適化され ています。基板は低損失GETekコア材でできています。 この材質の比誘電率は3.9(er = 3.9)です。本EV基板に 使用されているGETek材質は、標準的なFR4基板材質 に比べて高周波及び熱特性が改善されています。全て の高速信号は、50Ωマイクロストリップ伝送ラインで _______________________________________________________________________________________ MAX104/MAX106/MAX108 評価キット LAYER DESCRIPTION Layer I, top layer Components, jumpers, connectors, test pads, VCCO, GNDD, GNDI, analog 50Ω microstrip lines, de-embedding fixtures Layer II, ground plane Ground for analog 50Ω microstrips, GNDA, GNDD, GNDI, VCCD Layer III, power plane VEE, PECLVTT (VCCO - 2V), GNDD Layer IV, bottom layer VCCA, VCCO, GNDI, digital 50Ω microstrip lines, 50Ω termination resistors 配線されています。50Ωマイクロストリップのライン 幅は0.46mm、グランドプレーンの厚さは0.25mm (標準GETekコア厚)です。図3に、EVキットの層プロ ファイルの断面を示します。 この基板には、さらにSMAコネクタJ9-10とJ7-8の間 に接続された長さの異なる2つのマイクロストリップ 伝送ラインで形成された脱埋込取り付け具(基板の右端) が付いています。2つの経路のラインの長さの差は 3.81cmで、これはアナログ入力を接続するマイクロ ストリップのラインの長さに正確に一致しています。 測定周波数における2つの経路の間のパワーロスの差を 測定することにより、プリント基板の損失に起因する アナログ入力の減衰を推定することができます。図4に、 アナログ入力を接続するマイクロストリップラインの 実測減衰値対周波数のグラフを示します。 レイアウト上の特別な考慮点 基板のレイアウトは、回路のアナログ部分とディジタル 部分を分離するように特別な工夫が施されています。 アナログ及びクロック入力、そして高速PECLディジタル 出力には、50Ωマイクロストリップ伝送ラインが使用 されています。アナログ及びクロック伝送ラインは基板 の表側に形成されているのに対し、ディジタル伝送ライン は基板の裏側に位置しています。これにより、高速ディ ジタル出力のアナログ入力へのカップリングが減少し ます。アナログ及びクロック入力は、VSWRを改善する ためにチップ上にレーザトリミングの50Ω終端抵抗を 備えています。 大きなグランド又は電源プレーンが使用されていると ころでは、アナログプレーンがディジタルプレーンの どの部分とも重ならないように注意して下さい。これ により、ディジタルノイズが回路基板を通じた容量性 カップリングによって敏感なアナログ部分に影響する 可能性を排除できます。 殆どのロジックアナライザはシングルエンドですが、 本キットの全ての差動ディジタル出力は出力の両位相 において50Ωの終端抵抗で正しく終端処理されていま す。差動出力の両側を終端処理することにより、VCCO 及びGNDD電源のAC電流が減少します。これにより、 BOARD LOSS vs. INPUT FREQUENCY 18 MILS 50W 0 1 oz. Cu -0.05 -0.10 10 MIL GETek CORE LAYER #2 GETek PREPREG AS NEEDED LAYER #3 AMPLITUDE (dB) LAYER #1 (TOP) -0.15 -0.20 -0.25 -0.30 -0.35 10 MIL GETek CORE LAYER #4 (BOTTOM) -0.40 -0.45 18 MILS 50W -0.50 1 500 1500 2500 ANALOG INPUT FREQUENCY (MHz) 図3. 50Ωマイクロストリップ設計用のEVキットの 層プロファイル 図4. プリント基板損失に起因するアナログ入力の減衰 _______________________________________________________________________________________ 9 Evaluate: MAX104/MAX106/MAX108 表7. EVキットのプリント基板の各層 Evaluate: MAX104/MAX106/MAX108 MAX104/MAX106/MAX108 評価キット 図5a. BGAプリント基板パッド設計(SMDパッド) 図5b. BGAプリント基板パッド設計(非SMDパッド) ADC出力のアナログ入力への逆戻りカップリングを 減らし、コンバータの優れたSNR性能を保持すること ができます。 制御されることを意味します。SMDパッド(図5a)は、 銅のランドエリアよりも小さなハンダマスクの開口部 を持っています。これは、ハンダマスクのアライン メントとエッチングの品質がパッドの寸法を決定する ことを意味します。 PECLディジタル出力は、ADC出力とロジックアナライザ コネクタの間のラインの長さとマッチングするために 円弧状に配列されています。50Ωマイクロストリップ ラインの長さは、1.3mm以内までマッチングされてい ますが、これはビット間のレイアウト依存性データス キューを最小限に抑えるためです。EV基板上の伝播 遅延は、2.54cm当たり約134psです。 ESBGAデバイスのパッド設計 BGAデバイスを搭載したプリント基板の組み立て及び 設計の優れた参考文献として、「Application Notes on Surface Mount Assembly of Amkor/Anam BGA Packages(Amkor/Anam BGAパッケージの表面実装 アセンブリのアプリケーションノート)」が挙げられます。 この冊子はAmkor/Anam, 1 9 00 S. Price Road, Chandler AX, 85248(電話602-821-5000)から入手 できます。 上記のアプリケーションノートに記載されているように、 BGAデバイスを実装するためのプリント基板パッドを 定義する方法は2つあります。即ちハンダマスク定義 (SMD)及び非ハンダマスク定義(非SMD、銅定義)です。 本EVキットの設計は、非ハンダマスク定義のパッドを 採用しています。図5にこれらのパッドタイプのレイ アウトを示します。 非SMD(図5b)パッドは、ハンダマスク開口部が銅の ランドエリアよりも大きくなっています。これは、実装 パッドのサイズが銅のエッチングの品質管理によって 10 SMDパッドの場合のように銅の端をハンダマスクの 下にまで拡張する必要がないため、パッドを大きくす るか、あるいは隣接するパッドの間にラインを配線する スペースを大きく取ることができます。本EVキットの BGA実装パッド同士の間には、単一の5 0Ωマイクロ ストリップトレース(0.46mm幅)を通せるだけの隙間が あります。銅ランドの直径は0.64mm、ハンダマスク の開口部は0.076mmです。 チップ温度の測定 ICONST及びIPTATの電流を測定することにより、通常動 作条件におけるADCのチップ温度を求めることができ ます。これらは公称100µAの電流で、27℃で等しく なるように設計されています。これらの電流は、ADC の内部高精度+2.5Vバンドギャップリファレンスから 来ています。これらの電流のテストパッド(J21及びJ22) はICONST及びIPTATとラベルが付いており、アナログ 入力のすぐ上に位置しています。 チップ温度を測定する最も単純な方法は、データシート に説明されているように、各電流をGNDIを基準にした 電流計で測定することです。チップ温度(℃単位)は次式 で計算されます。 TDIE = 300 × æç IPTAT ö ÷ - 273 è ICONST ø ______________________________________________________________________________________ ______________________________________________________________________________________ VCCO GNDI VCCI GNDA VCCA GNDD J18 J16 J15 J14 J13 J12 J11 C40 10mF GNDD C41 0.01mF C20 10mF C13 10mF C1 10mF C11 0.01mF C21 0.01mF C14 0.01mF GNDD C42 47pF C9 0.01mF C8 0.01mF C7 0.01mF C43 47pF C22 47pF C15 47pF C2 0.01mF C44 47pF C23 47pF C16 47pF C3 47pF C45 47pF C24 47pF C4 47pF R54 158W R53 243W C25 47pF SP1 C5 47pF 1 4 SP2 5 C46 10mF J17 IN 3 ADJ ON/OFF 2 OUT U4 LM2991 GND C6 47pF VEE PECLVTT J19 C47 0.01mF GNDI D1 GNDD R51 243W C31 10mF R52 158W OUT 5 U3 LM2991 4 GND 2 ON/OFF 1 3 ADJ IN ON JU3 OFF 1 3 2 GNDI VCCI ECLVTT GNDI C37 47pF J20 C32 0.01mF C48 10mF C10 0.01mF C49 0.01mF C33 47pF C50 47pF C34 47pF C35 47pF C36 47pF Evaluate: MAX104/MAX106/MAX108 VCCD MAX104/MAX106/MAX108 評価キット 図6. MAX104/MAX106/MAX108 EVキットの回路図 11 Evaluate: MAX104/MAX106/MAX108 MAX104/MAX106/MAX108 評価キット VTT VCCO C51 0.01mF VTT C12 0.01mF C53 0.01mF J9 J10 GNDD VCCO C58 0.01mF J8 C18 0.01mF GNDD VTT J7 VCCO C29 0.01mF VTT VCCO C52 0.01mF C17 0.01mF NOTE: THESE JUMPERS FORM THE DE-EMBEDDING FIXTURE. JUMPER GNDD VTT GNDD VCCO C59 0.01mF C30 0.01mF GNDD VTT VCCO C57 0.01mF C28 0.01mF EXAMPLE FOR PECL OUTPUT JUMPER AND TERMINATION. (EACH OUTPUT ON THE EV KIT IS TERMINATED LIKE THIS.) JUOR+ GNDD VTT JUOR+ VCCO C58 0.01mF C27 0.01mF GNDD PECLVTT GNDD VTT R28 49.9W VCCO C55 0.01mF C26 0.01mF GNDD VTT VCCO C54 0.01mF C19 0.01mF GNDD JUOR+ JUORJUP7+ JUP7JUP6+ JUP6JUP5+ JUP5JUP4+ JUP4JUP3+ JUP3JUP2+ JUP2JUP1+ JUP1JUP0+ JUP0JUA7+ JUA7JUA6+ JUA6JUA5+ JUA5JUA4+ JUA4JUA3+ JUA3JUA2+ JUA2JUA1+ JUA1JUA0+ JUA0JUDRJUDR+ JUROJURO+ TERMINATION RESISTOR TO VTT R28 R29 R30 R38 R37 R36 R35 R34 R33 R32 R31 R27 R26 R25 R24 R23 R22 R21 R20 R19 R18 R17 R16 R15 R14 R13 R12 R11 R10 R9 R8 R7 R6 R5 R44 R45 R46 R47 図6. MAX104/MAX106/MAX108 EVキットの回路図(続き) 12 ______________________________________________________________________________________ MAX104/MAX106/MAX108 評価キット Evaluate: MAX104/MAX106/MAX108 ON 3 VCCD OFF 1 2 JU7 GNDD 4 GNDD 3 VCCD 1 2 2 JU5 GNDD GNDI REFOUT 1 R2 10k 3 P2 T.P. F1 VOSADJ 2 JU4 J21 ICONST IPTAT GNDI E1 E2 L1 J1 T1 P1 R1 V10 U10 J22 J1 J2 VCLKCOM J3 GNDI J4 GNDI JU2 A9 B5 B10 R19 D18 A12 GNDI GNDI GNDI VTT J5 R3* 49.9W DIVSEL DEMUXEN OR+ ORP7+ P7P6+ P6P5+ P5P4+ P4P3+ P3P2+ P2P1+ P1P0+ P0A7+ A7A6+ A6A5+ A5A4+ A4A3+ A3A2+ A2A1+ A1A0+ A0- ICONST IPTAT VIN+ VINCLK+ CLKCLKCOM RSTIN+ RSTINVCCA VCCI VCCD AUXEN1 AUXEN2 VCCO U1 MAX104 MAX106 MAX108 J6 GNDI R4* 49.9W GNDI 2 ON 1 VEE OFF 2 3 RSTOUT+ RSTOUTDREADY+ DREADY- JUOR+ JUORJUP7+ JUP7JUP6+ JUP6JUP5+ JUP5JUP4+ JUP4JUP3+ JUP3JUP2+ JUP2JUP1+ JUP1JUP0+ JUP0JUA7+ JUA7JUA6+ JUA6JUA5+ JUA5JUA4+ JUA4JUA3+ JUA3JUA2+ JUA2JUA1+ JUA1JUA0+ JUA0- V11 U11 K18 K17 GNDR SP2 OFF 3 JU9 JU5 GNDI JUDRJUDR+ JUROJURO+ GNDI JU8 GNDD GNDD VCCO B6 B3 U2 F3 E3 A8 A1 B11 C7 VCCD ON 1 C6 SP1 VCCI GNDD GNDD REFOUT REFIN VCCA VEE VEE VEE VEE GNDA VTT D17 E18 V12 U12 V14 U14 V16 U16 N18 N17 L18 L17 H18 H17 F18 F17 B14 C14 B12 C12 V13 U13 V15 U15 P18 P17 M18 M17 J18 J17 G18 G17 B15 C15 B13 C13 GNDA GNDD REFOUT *NOT INSTALLED 図6. MAX104/MAX106/MAX108 EVキットの回路図(続き) ______________________________________________________________________________________ 13 Evaluate: MAX104/MAX106/MAX108 MAX104/MAX106/MAX108 評価キット 1.0" 図7. MAX104/MAX106/MAX108 EVキットの部品配置図(第I層) 14 ______________________________________________________________________________________ MAX104/MAX106/MAX108 評価キット Evaluate: MAX104/MAX106/MAX108 1.0" 図8. MAX104/MAX106/MAX108 EVキットの部品配置図(第IV層) ______________________________________________________________________________________ 15 Evaluate: MAX104/MAX106/MAX108 MAX104/MAX106/MAX108 評価キット 1.0" 図9. MAX104/MAX106/MAX108 EVキットのプリント基板レイアウト(部品面側：第I層) 16 ______________________________________________________________________________________ MAX104/MAX106/MAX108 評価キット Evaluate: MAX104/MAX106/MAX108 1.0" 図10. MAX104/MAX106/MAX108 EVキットのプリント基板レイアウト(GNDプレーン：第II層) ______________________________________________________________________________________ 17 Evaluate: MAX104/MAX106/MAX108 MAX104/MAX106/MAX108 評価キット 1.0" 図11. MAX104/MAX106/MAX108 EVキットのプリント基板レイアウト(電源プレーン：第III層) 18 ______________________________________________________________________________________ MAX104/MAX106/MAX108 評価キット Evaluate: MAX104/MAX106/MAX108 1.0" 図12. MAX104/MAX106/MAX108 EVキットのプリント基板レイアウト(ハンダ面側：第IV層) ______________________________________________________________________________________ 19 Evaluates: MAX104/MAX106/MAX108 MAX104/MAX106/MAX108 評価キット NOTES 販売代理店 〒169 -0051東京都新宿区西早稲田3-30-16（ホリゾン1ビル） TEL. (03)3232-6141 FAX. (03)3232-6149 マキシム社では全体がマキシム社製品で実現されている回路以外の回路の使用については責任を持ちません。回路特許ライセンスは明言されていません。 マキシム社は随時予告なしに回路及び仕様を変更する権利を保留します。 20 ____________________Maxim Integrated Products, 120 San Gabriel Drive, Sunnyvale, CA 94086 408-737-7600 © 1999 Maxim Integrated Products is a registered trademark of Maxim Integrated Products.