本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。 富士通マイクロエレクトロニクス DATA SHEET DS07–13718–3 マイクロコントローラ 16 ビットオリジナル CMOS MB90M405 シリーズ MB90MF408/M408/M407 ■ 概 要 MB90M405 シリーズは , 蛍光表示制御に必要な高耐圧出力端子を 60 本内蔵しており , 蛍光表示管パネル制御が要求さ れる用途向けに開発された , 汎用の 16 ビットマイクロコントローラです。 命令体系は , F2MC ＊ -8L, F2MC ＊ -16L と同じく AT アーキテクチャを継承し , C 言語対応・アドレッシングモードの拡張・ 符号付き乗除算命令の強化・ビット処理の充実化を図っています。さらに , 32 ビットアキュムレータの搭載により , ロング ワード処理も可能です。 ＊：F2MC は FUJITSU Flexible Microcontroller の略で , 富士通マイクロエレクトロニクス株式会社の登録商標です。 ■ 特 長 ・クロック ・ PLL クロック逓倍回路内蔵 ・ 発振クロック 発振クロックの 2 分周のメインクロック 発振クロックの 1 逓倍∼ 4 逓倍 (4 MHz 発振時：2 MHz ∼ 16 MHz) の PLL クロック , マシンクロックから設定可 能です。 ・ 最小命令実行時間 , 62.5 ns (4 MHz 発振時 , PLL クロック 4 逓倍 , VCC ＝ 3 V 動作時 ) です。 ・ クロック出力として , 発振クロックの 32 分周 /64 分周 /128 分周 /256 分周から外部へのクロック出力が可能です。 ・最大メモリ空間：16 M バイト ・ 24 ビットアドレッシングを使用することもできます。 （続く） 富士通マイクロエレクトロニクスのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。 ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。 http://edevice.fujitsu.com/micom/jp-support/ Copyright©2005-2008 FUJITSU MICROELECTRONICS LIMITED All rights reserved 2008.11 MB90M405 シリーズ （続き） ・コントローラ用途に最適な命令体系 ・ データタイプは , ビット , バイト , ワード , ロングワードを扱うことができます。 ・ アドレッシングモードは , 23 種類あります。 ・ 高いコード効率 ( コンパイラ ) ・ 32 ビットアキュムレータの採用により演算制度を強化しています。 ・ 符号付き乗除算命令 , RETI 命令機能を強化しています。 ・C 言語 / マルチタスクに対応する命令体系 ・ システムスタックポインタを採用しています。 ・ 命令セットの対称性とバレルシフト命令機能があります。 ・プログラムパッチ機能 (2 アドレスポインタ ) ・実行速度の向上 ・ 4 バイトの命令キューを内蔵しており , 命令を先読みして実行速度を向上させます。 ・割込み機能 ・ プライオリティレベルがプログラマブルに 8 レベル設定可能です。 ・ 32 要因の強力な割込み機能を搭載しています。 ・データ転送機能 ・拡張インテリジェント I/O サービス機能：最大 16 チャネル設定可能です。 ・低消費電力モード ・ スリープモード (CPU 動作クロックが停止します。 ) ・ タイムベースタイマモード ( 発振クロックとタイムベースタイマが動作します。) ・ ストップモード ( 発振クロックを停止します。) ・ CPU 間欠動作モード ( 設定されたサイクルごとに CPU が動作します。 ) ・パッケージ ・ QFP-100 (FPT-100P-M06：0.65 mm ピンピッチ ) ・プロセス ・ CMOS テクノロジ ・入出力ポート：最大 26 本 ( 内蔵リソース兼用 26 本 ) ・タイムベースタイマ：1 チャネル ・ウォッチドッグタイマ：1 チャネル ・16 ビットリロードタイマ：3 チャネル ・16 ビットフリーランタイマ：1 チャネル ・アウトプットコンペア：1 チャネル ・ 16 ビットフリーランタイマのカウント値とコンペアレジスタ設定値が一致した場合 , 割込み要求を出力させることが できます。 ・インプットキャプチャ：2 チャネル ・ 外部入力端子から入力された信号の有効エッジを検出することにより , 16 ビットフリーランタイマのカウント値をイ ンプットキャプチャデータレジスタに取り込み , 割込み要求を出力させることができます。 ・シリアル I/O：2 チャネル ・UART：2 チャネル ・ 全二重ダブルバッファ (8 ビット長 ) 付きです。 ・ クロック非同期転送またはクロック同期シリアル転送 (I/O 拡張シリアル ) が設定できます。 ・DTP/ 外部割込み (4 チャネル ) ・ 外部入力による拡張インテリジェント I/O サービスの起動を行うことができます。 ・ 外部入力による , 内部ハードウェア割込みを発生させることができます。 ・遅延割込み発生モジュール ・ タスク切換え用の割込み要求を出力することができます。 ・8/10 ビット A/D コンバータ (16 チャネル ) ・ 8 ビット分解能 , または 10 ビットの分解能を選択可能です。 ・FL 制御回路 ・ FL ドライバ制御が可能です。( デジット最大 32 本 , セグメント最大 60 本を自動表示制御 ) - デジットを 1 ∼ 32 本設定可能 (1 本単位での設定が可能です ) - ディマーの設定が可能 ・ LED ドライバ制御が可能です。( 最大 16 本を自動表示制御 ) -1/2 デューティで最大 16 本の自動表示制御が可能です。 ・時計クロック出力回路 ・ 発振クロックの 32/64/128/256 分周が設定可能です。 2 DS07–13718–3 MB90M405 シリーズ ■ 品種構成 品種名 分類 MB90MF408 ＊ 1 MB90M408 ＊ 1 フラッシュメモリ 内蔵タイプ MB90M407 ＊ 1 MB90MV405 マスク ROM 内蔵タイプ 評価用品 ROM 容量 128 K バイト 96 K バイト 搭載なし RAM 容量 4 K バイト 4 K バイト 4 K バイト ⎯ エミュレータ専用電源＊ 2 あり CPU 機能 基本命令 最小命令実行時間 アドレッシング種類 プログラムパッチ機能 最大メモリ空間 ポート 入出力ポート (CMOS) 26 本 ( リソース兼用 26 本 ) FL- 制御回路 FL 出力 60 本 (LED 制御時は FL 出力 43 本＋ LED 制御 17 本 ) の出力が可能 FL ドライバ制御 , LED ドライバ制御が可能 FL ドライバ制御時はデジット / セグメントともにディマーが設定可能 シリアル I/O (UART) 全二重ダブルバッファ付き クロック同期 / 非同期が設定可能 クロック同期式拡張 I/O シリアルとしても使用可能 専用ボーレートジェネレータを内蔵 シリアル I/O：2 チャネル , UART：2 チャネル 16 ビット リロードタイマ 16 ビットリロードタイマ動作 ( トグル出力 , ワンショット出力設定可能 ) イベントカウント機能が設定可能 3 チャネル内蔵 16 ビット 入出力タイマ 16 ビットアウトプットコンペア× 1 チャネル ( フリーランタイマクリア用 ) 16 ビットインプットキャプチャ× 2 チャネル 8/10 ビット A/D コンバータ 16 チャネル ( 入力マルチプレクス ) 8 ビット分解能 , または 10 ビット分解能が設定可能 変換時間：6.125 µs ( マシンクロック 16 MHz 動作している場合 ) 時計クロック 出力回路 外部入力発振クロックを分周し , 外部へ出力可能 設定可能分周比：32/64/128/256 分周をプログラマブルに設定可能 I2C バス I2C インタフェース 1 チャネル内蔵 DTP/ 外部割込み 4 チャネル独立 (A/D 入力と兼用 ) 割込み要因：“L” → “H” エッジ /“H” → “L” エッジ /“L” レベル /“H” レベルを設定可能 低消費電力モード スリープモード / タイムベースタイマモード / ストップモード /CPU 間欠モード プロセス パッケージ 動作電圧 ：351 命令 ：62.5 ns/4 MHz (PLL4 逓倍使用時 ) ：23 種類 ：2 アドレスポインタ分 ：16 M バイト CMOS QFP-100 (0.65 mm ピッチ ) PGA256 3.3 V ± 0.3 V (16 MHz：4 MHz の 4 逓倍 ) ＊ 1：FL 出力端子 (FIP0 ∼ FIP59）はすべてプルダウン有りです。 ＊ 2：エミュレーションポッド MB2145-507 をご使用頂く際のディップスイッチ S2 の設定です。詳細につきましては， MB2145-507 ハードウェアマニュアル (2.7 エミュレータ専用電源端子 ) を参照してください。 DS07–13718–3 3 MB90M405 シリーズ ■ 端子配列図 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 FIP15/LED15 FIP14/LED14 FIP13/LED13 FIP12/LED12 FIP11/LED11 FIP10/LED10 FIP9/LED9 FIP8/LED8 FIP7/LED7 FIP6/LED6 FIP5/LED5 FIP4/LED4 FIP3/LED3 FIP2/LED2 FIP1/LED1 FIP0/LED0 VCC-CPU X1 X0 VSS-CPU (TOP VIEW) 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 PB7/AN15/INT3 PB6/AN14/INT2 PB5/AN13/SO2/TO0 RST PB4/AN12/SC2/TIN0 PB3/AN11/SI2 PB2/AN10 PB1/AN9 PB0/AN8 PA7/AN7 PA6/AN6 PA5/AN5 PA4/AN4 PA3/AN3 PA2/AN2 PA1/AN1 PA0/AN0/TMCK AVSS AVCC P91/SCL/SC3 P90/SDA/SO3 P87/SO1 P86/SC1 P85/SI1 P84/SO0 P83/SC0 P82/SI0 P81/IC1/INT1 P80/IC0/INT0 MD2 FIP44 FIP45 FIP46 FIP47 FIP48 FIP49 FIP50 FIP51 FIP52 FIP53 FIP54 VSS-IO FIP55 FIP56 FIP57 FIP58 FIP59 VKK MD0 MD1 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 FIP16/LED16 FIP17 FIP18 FIP19 FIP20 FIP21 FIP22 FIP23 FIP24 FIP25 VSS-IO FIP26 FIP27 FIP28 FIP29 FIP30 FIP31 FIP32 FIP33 FIP34 FIP35 FIP36 VDD-FIP FIP37 FIP38 FIP39 FIP40 FIP41 FIP42 FIP43 (FPT-100P-M06) 4 DS07–13718–3 MB90M405 シリーズ ■ 端子機能説明 端子番号 QFP-100 端子名 回路 リセット時の 状態 / 機能 形式 82, 83 X0, X1 A 発振状態 77 RST B リセット入力 85 ∼ 100 1 2 ∼ 10 12 ∼ 19 20 ∼ 22 24 ∼ 41 43 ∼ 47 52 LED0 ∼ LED15 C LED16 VKK プルダウン 出力 ( プルダウン 抵抗が 設定されて FIP17 ∼ FIP33 FIP34 ∼ FIP59 D 56 57 FL ドライバ許可時に設定されます。 LED ドライバ許可時に設定されます。 FL ドライバ出力専用端子。 入出力ポート。 IC0 インプットキャプチャ ch.0 の外部トリガ入力端子。 外部割込み入力 ch.0 の外部要因入力端子。 EN0 ビットで許可に設定した場合に , 受け付けられます。 P81 入出力ポート。 IC1 インプットキャプチャ ch.1 の外部トリガ入力端子。 外部割込み入力 ch.1 の外部要因入力端子。 EN1 ビットで許可に設定した場合に , 受け付けられます。 入出力ポート。 P82 55 LED ドライバ許可時に設定されます。 P80 INT1 54 外部リセット入力端子。 いる場合 ) INT0 53 発振入出力端子。 外部クロックを接続する場合は , X1 端子側を開放してくだ さい。 FL ドライバ許可時に設定されます。 FIP0 ∼ FIP15 FIP16 機 能 説 明 SI0 E ポート 入力 (Hi-z) UART ch.0 のシリアルデータ入力端子。 UART ch.0 が入力動作中には , 随時使用していますので , ほかの端子として使用しないでください。 P83 入出力ポート。 SC0 UART ch.0 のシリアルクロック入出力端子。 UART ch.0 のシリアルクロック出力許可の場合に有効です。 P84 入出力ポート。 SO0 UART ch.0 のシリアルデータ出力端子。 UART ch.0 のシリアルデータ出力許可の場合に有効です。 P85 入出力ポート。 SI1 UART ch.1 のシリアルデータ入力端子。 UART ch.1 が入力動作中には , 随時使用していますので , ほかの端子として使用しないでください。 （続く） DS07–13718–3 5 MB90M405 シリーズ 端子番号 QFP-100 58 端子名 入出力ポート。 SC1 UART ch.1 のシリアルクロック入出力端子。 UART ch.1 のシリアルクロック出力許可の場合に有効です。 E 入出力ポート。 SO1 UART ch.1 のシリアルデータ出力端子。 UART ch.1 のシリアルデータ出力許可の場合に有効です。 P90 入出力ポート。( ただし , Nch オープンドレイン ) SDA I2C インタフェースのデータ入出力端子。この機能は , I2C インタフェースが動作許可の場合に有効となります。I2C インタフェースが動作している間はポートを入力設定 (DDR9：ビット 8 ＝ 0) としてください。 60 G ポート 入力 (Hi-z) SO3 シリアル I/O ch.3 のシリアルデータ出力端子。 シリアル I/O ch.3 のシリアルデータ出力許可の場合に有効 です。 P91 入出力ポート。( ただし Nch オープンドレイン ) SCL I2C インタフェースのクロック入出力端子。この機能は I2C インタフェースが動作許可の場合に有効となります。I2C インタフェースが動作している間はポートを入力設定 (DDR9：ビット 9 ＝ 0) としてください。 61 G SC3 シリアル I/O ch.3 のシリアルクロック入出力端子。 シリアル I/O ch.3 のシリアルクロック出力許可の場合に有 効です。 PA0 入出力ポート。 AN0 A/D コンバータのアナログ入力端子 ch.0。 アナログ入力設定が許可の場合に有効です。 (ADER で設定 ) 64 時計クロック出力端子。出力許可の場合に有効です。 なお , ADER によりアナログ入力許可に場合には , 無効とな ります。 TMCK 入出力ポート。 PA1 ∼ PB2 65 ∼ 74 機 能 説 明 P86 P87 59 回路 リセット時の 状態 / 機能 形式 F AN1 ∼ AN10 PB3 AN11 75 SI2 アナログ 入力 A/D コンバータのアナログ入力端子 ch.1 ∼ ch.10。 アナログ入力設定が許可の場合に有効です。 (ADER で設定 ) 入出力ポート。 A/D コンバータのアナログ入力端子 ch.11。 アナログ入力設定が許可の場合に有効です。 (ADER で設定 ) シリアル I/O ch.2 のシリアルデータ入力端子。 シリアル I/O ch.2 が入力動作中には , 随時使用していますの で , ほかの端子として使用しないでください。 （続く） 6 DS07–13718–3 MB90M405 シリーズ （続き） 端子番号 QFP-100 端子名 回路 リセット時の 状態 / 機能 形式 入出力ポート。 PB4 A/D コンバータのアナログ入力端子 ch.12。 アナログ入力設定が許可の場合に有効です。 (ADER で設定 ) AN12 76 SC2 シリアル I/O ch.2 のシリアルクロック入出力端子。 シリアル I/O ch.2 のシリアルロック出力許可の場合に有効 です。 TIN0 リロードタイマ ch.0 の外部クロック入力端子。 外部クロック入力許可の場合に有効です。(ADER が優先 ) PB5 入出力ポート。 AN13 F 78 アナログ 入力 A/D コンバータのアナログ入力端子 ch.13。 アナログ入力設定が許可の場合に有効です。 (ADER で設定 ) SO2 シリアル I/O ch.2 のシリアルデータ出力端子。 シリアル I/O ch.2 のシリアルデータ出力許可の場合に有効 です。 TO0 リロードタイマ ch.0 の外部イベント出力端子。 外部イベント出力許可の場合に有効です。(ADER が優先 ) 入出力ポート。 PB6, PB7 AN14, AN15 A/D コンバータのアナログ入力端子 ch.14, ch.15。 アナログ入力設定が許可の場合に有効です。 (ADER で設定 ) INT2, INT3 外部割込み入力 ch.2, ch.3 の外部要因入力端子。 EN2, EN3 ビットで許可に設定した場合に , 受け付けられま す。 79, 80 62 AVCC 63 AVSS 48 VKK 49 MD0 50 MD1 51 MD2 11, 42 VSS-IO 23 VDD-FIP 81 VSS-CPU 84 VCC-CPU DS07–13718–3 機 能 説 明 H アナログマクロの VCC 電源入力端子。 電源入力 ⎯ アナログマクロの VSS 電源入力端子。 高耐圧出力時のプルダウン側電源端子。 動作モード指定用入力端子。VCC に接続してください。 また , フラッシュのブートプログラム使用時は , 必ず VSS に 切り換えていただけますようお願いいたします。 B モード端子 動作モード指定用入力端子。VCC に接続してください。 動作モード指定用入力端子。VSS に接続してください。 また , フラッシュのブートプログラム使用時は , 必ず VCC に切り換えていただけますようお願いいたします。 I/O 用電源 (0 V：GND) 入力端子。 ⎯ 電源入力 FIP 用電源 (3 V：VCC) 入力端子。 制御回路用電源 (0 V：GND) 入力端子。 制御回路用電源 (3 V：VCC) 入力端子。 7 MB90M405 シリーズ ■ 入出力回路形式 分類 回 路 備 考 ・ 発振回路 発振帰還抵抗＝約 1 MΩ X1 A Nch Xout Pch X0 Pch Nch スタンバイ制御信号 ・ ヒステリシス入力端子 プルアップ抵抗 (Rp) 内蔵 Rp B ・ Pch オープンドレイン出力 - 高耐圧ポート出力 IOL ＝− 23 mA Pout Pch 通常ポートとして使用される場合 “L” レベル出力時に VKK 電圧が端子に印加さ れるのを防ぐため , ダイオードクランプ 等を接続してください。 「■デバイスの取扱いに関する注意事 ( 項」参照 ) C RKK VKK ・ Pch オープンドレイン出力 - 高耐圧ポート出力 IOL ＝− 12 mA Pout Pch 通常ポートとして使用される場合 “L” レベル出力時に VKK 電圧が端子に印加さ れるのを防ぐため , ダイオードクランプ 等を接続してください。 「■デバイスの取扱いに関する注意事 ( 項」参照 ) D RKK VKK E Pch Pout Nch Nout ・ CMOS ヒステリシス入出力端子 - CMOS 出力 - CMOS ヒステリシス入力 ( スタンバイ時入力遮断機能付き ) IOL ＝ 4 mA R CMOS ヒステリシス入力 スタンバイ制御 （続く） 8 DS07–13718–3 MB90M405 シリーズ （続き） 分類 F 回 路 Pch Pout Nch Nout 備 考 R CMOS ヒステリシス入力 スタンバイ制御 ・ アナログ /CMOS ヒステリシス入出力 端子 - CMOS 出力 - CMOS ヒステリシス入力 ( スタンバイ時入力遮断機能付き ) - アナログ入力 (ADERの対応するビットが “1” の場 合アナログ入力が有効になります。 ) IOL ＝ 4 mA アナログ入力 ・ Nch オープンドレイン出力 - CMOS ヒステリシス入力 ( スタンバイ時入力遮断機能付き ) Nch Nout G R CMOS ヒステリシス入力 スタンバイ制御 CMOS 入出力端子と異なり , Pch トラン ジスタが存在しませんので , デバイスの 電源が OFF の状態で , 外部からこの端子 に電圧が印加されてもデバイス電源 (VCC-IO/VCC-CPU) への電流の流込みはあ りません。 ・ アナログ電源入力保護回路 Pch IN H Nch DS07–13718–3 9 MB90M405 シリーズ ■ デバイスの取扱いに関する注意事項 デバイスを取り扱う際には , 以下の項目に関して注意が必要です。 ・ 最大定格電圧の厳守 ( ラッチアップの防止 ) ・ 供給電圧の安定化 ・ 電源投入時 ・ 未使用入力端子の処理 ・ A/D コンバータの電源端子処理 ・ 外部クロック使用時 ・ 電源端子 ・ A/D コンバータの電源アナログ入力の投入順序 ・ 高電圧出力端子 ( 回路形式 C, D) の出力 ・最大定格電圧の厳守 ( ラッチアップの防止 ) ・ CMOS IC では , 中・高耐圧以外の入力端子や出力端子に VCC より高い電圧や VSS より低い電圧が印加された場合 , また は VCC 端子と VSS 端子の間に定格を超える電圧が印加された場合 , ラッチアップ現象を発生することがあります。 ラッチアップが起きた場合 , 電源電流が激増し , 素子の熱破壊に至る場合がありますので , 使用に際しては , 最大定格 を超えないように注意してください。 ・ アナログ電源投入 , または切断する場合は , アナログ電源 (AVCC) とアナログ入力電圧は , デジタル電源電圧 (VCC) を超 えないように注意してください。 ・供給電圧の安定化 VCC 電源電圧の動作保証範囲内においても , 電源電圧が急激に変化した場合は , 誤動作を起こしますので , VCC 電源電圧 を安定させてください。 安定化の基準としては , 商用周波数 (50 Hz ∼ 60 Hz) での VCC リプル変動 (Peak to Peak 値 ) を , 標準 VCC 電源電圧値の 10％以下に , また , 電源の切換えを行う場合の瞬時変化においては , 過渡変動率が 0.1 V/ms 以下になるように電源電圧を 安定させてください。 ・電源投入を行う場合の注意点 電源を投入する場合は , 内蔵降圧回路の誤動作を防ぐため , 電源電圧 (VCC) の立上げ時間を 50 µs (0.2 V ∼ 2.7 V の間 ) 以上を確保してください。 ・未使用入力端子の処理 使用していない入力端子を開放のままにした場合 , 誤動作およびラッチアップによる永久破壊の原因となることがあり ますので , 2 kΩ 以上の抵抗を介して , プルアップ , またはプルダウンなどの処置をしてください。また , 使用していない入 出力端子がある場合は , 出力状態に設定して開放するか , 入力状態に設定して入力端子と同じ処置をしてください。 ・外部クロックを使用する場合の注意について 外部クロックを使用する場合は , X0 端子のみを駆動し , X1 端子は開放してください。外部クロック使用例を下図に示し ます。 X0 開放 10 X1 MB90M405 シリーズ DS07–13718–3 MB90M405 シリーズ ・電源端子について ・ VCC, VSS が複数ある場合 , デバイス設計上はラッチアップなどの誤動作を防止するために , 同電位にすべき端子はデバ イス内部で接続してありますが , 不要輻射の低減 , グランドレベルの上昇によるストローブ信号の誤動作防止 , 総出力 電流規格を守るために , 必ず VCC, VSS 端子を電源 , およびグランドへ接続してください。 ・ 電流供給源から低いインピーダンスで MB90M405 シリーズのデバイスに VCC, VSS を接続するようにしてください。 ・ MB90M405 シリーズのデバイスに電源ノイズ対策として , VCC と VSS 端子付近で VCC と VSS の間に 0.1 µF 程度のコン デンサをバイパスコンデンサとして接続してください。 ・水晶発振回路について ・ X0, X1 端子へのノイズは , MB90M405 シリーズのデバイスに対して誤動作の原因となります。X0, X1 端子 , および水晶 振動子 ( あるいはセラミック振動子 ) , グランドへのバイパスコンデンサは , X0, X1 端子の近くに , また X0, X1 端子の 配線は , ほかの配線と交差しないようにプリント基板を設計してください。 ・ X0, X1 端子の回りをグランドで囲むようなプリント基板アートワークは , 安定した動作が期待できます。 ・A/D コンバータの電源アナログ入力の投入順序について ・ A/D コンバータの電源端子 (AVCC) , およびアナログ入力端子 (AN0 ∼ AN15) への電圧印加は , 必ずデジタル電源端子 (VCC) へ電圧を印加した後に行ってください。 ・ 電源を切断する場合は , A/D コンバータの電源 , およびアナログ入力を切断した後に , デジタル電源 (VCC) の切断を行っ てください。 ・ アナログ入力と兼用しているポート端子を , 入力ポートとして使用する場合は , アナログ入力電圧が AVCC を超えない ようにしてください。( アナログ電源とデジタル電源を同時に印加 , 切断をすることは問題ありません ) ・A/D コンバータを使用しない場合の端子処理について ・A/D コンバータを使用しない場合は , AVCC ＝ VCC, AVSS ＝ VSS となるよう接続してください。 ・高耐圧出力端子 ( 回路形式 C, D) の出力 高耐圧出力 (回路形式C, D) の出力を通常の出力ポートとして使用される場合において, “L”レベルを出力する際にポー トは , VKK 端子電圧をプルダウンした値が出力されます。この場合外部回路に VKK の 端子レベル電圧が印加されますの で , 下図のようにダイオードクランプ回路の追加を行ってください。 ダイオードクランプ回路 Pout Pch RKK VKK ・PLL クロックモード動作中の注意 本マイコンで PLL クロックを選択しているときに発振子が外れたり , あるいはクロック入力が停止した場合 , 本マイコ ンは PLL 内部の自励発振回路の自走周波数で動作を継続し続ける場合があります。この動作は保証外の動作です。 DS07–13718–3 11 MB90M405 シリーズ ■ ブロックダイヤグラム CPU 制御回路部 時計クロック 出力回路 RST 8/10 ビット A/D コンバータ MD2, MD1, MD0 ROM シリアル I/O (ch.2) RAM (4 KB) FL- 制御回路 ∼ FIP16/LED16 FIP17 ∼ FIP59 V-RAM VKK VCC/VSS ポ PA3/AN3 ト PA4/AN4 A PA5/AN5 (96/128 KB) FIP0/LED0 PA1/AN1 PA2/AN2 クロック 制御回路 X0, X1 PA0/AN0/TMCK 外部割込み 入力制御部 内 部 デ ｜ タ バ ス PA6/AN6 PA7/AN7 PB0/AN8 PB1/AN9 16 ビット フリーラン タイマ 16 ビット インプット キャプチャ (ch.0, ch.1) ポ PB2/AN10 PB3/AN11/SI2 ト PB4/AN12/SC2/TIN0 B PB5/AN13/SO2/TO0 PB6/AN14/INT2 PB7/AN15/INT3 AVCC/AVSS 16 ビット アウトプット コンペア P90/SDA/SO3 P91/SCL/SC3 ポ ト 9 シリアル I/O (ch.3) I2C インタ フェース 16 ビット リロードタイマ (ch.0 ∼ ch.2) UART (ch.0, ch.1) P80/IC0/INT0 P81/IC1/INT1 ポ P82/SI0 ト P83/SC0 8 P84/SO0 P85/SI1 P86/SC1 P87/SO1 12 DS07–13718–3 MB90M405 シリーズ ■ メモリマップ シングルチップモード (ROM ミラー機能あり ) FFFFFFH ROM 領域 アドレス #1 010000H アドレス #2 アドレス #3 000100H ROM 領域 (FF バンクの イメージ ) RAM レジスタ 領域 0000C0H 周辺領域 ：アクセス禁止 000000H 品 種 アドレス #1 アドレス #2 アドレス #3 MB90M407 FE8000H 004000H 001100H MB90M408 FE0000H 004000H 001100H MB90MF408 FE0000H 004000H 001100H 004000H 001100H MB90MV405 F80000H ＊ ROM ミラー機能は , C コンパイラのスモールモデルを使用するためのものです。 FF バンクの下位 16 ビットアドレスは , 00 バンクの下位 16 ビットアドレスと同じになります。ただし , FF バンクの ROM 領域は 48 K バイトを超えますので , 00 バンクには , ROM 領域の全データをミラーイメージで見せることはできません。 C コンパイラのスモールモデルをご使用の場合は , データテーブルを “FF4000H ∼ FFFFFFH” に格納しておくことで , “004000H ∼ 00FFFFH” にミラーイメージでデータテーブルを見せることができます。したがって , ポインタで far 指定を宣 言することなく , ROM 領域内のデータテーブルを参照することができます。 ・ ROM ミラー機能レジスタの設定を行った場合 , 00 バンクの上位側 (“004000H ∼ 00FFFFH”) に FF バンクの上位側 (“FF4000H ∼ FFFFFFH”) のデータがミラーイメージで見えるようになります。 ・ ROM ミラー機能の設定は ,「■周辺リソース 15. ROM ミラー機能選択モジュール」を参照してください。 DS07–13718–3 13 MB90M405 シリーズ ■ I/O マップ アドレス レジスタ 略称 レ ジ ス タ 書込み / 読出し リソース名 初 期 値 000000H 使用禁止 ∼ 000007H 000008H PDR8 ポート 8 データレジスタ R/W ポート 8 XXXXXXXXB 000009H PDR9 ポート 9 データレジスタ R/W ポート 9 XXXXXXXXB 00000AH PDRA ポート A データレジスタ R/W ポート A XXXXXXXXB 00000BH PDRB ポート B データレジスタ R/W ポート B XXXXXXXXB 00000CH 使用禁止 ∼ 000017H 000018H DDR8 ポート 8 方向レジスタ R/W ポート 8 0 0 0 0 0 0 0 0B 000019H DDR9 ポート 9 方向レジスタ R/W ポート 9 XXXXXX 0 0B 00001AH DDRA ポート A 方向レジスタ R/W ポート A 0 0 0 0 0 0 0 0B 00001BH DDRB ポート B 方向レジスタ R/W ポート B 0 0 0 0 0 0 0 0B 00001CH 使用禁止 ∼ 00001DH 00001EH ADER0 アナログ入力許可レジスタ 0 R/W ポート A, A/D 1 1 1 1 1 1 1 1B 00001FH ADER1 アナログ入力許可レジスタ 1 R/W ポート B, A/D 1 1 1 1 1 1 1 1B 000020H SMR0 モードレジスタ ch.0 R/W 0 0 0 0 0 X 0 0B 000021H SCR0 制御レジスタ ch.0 R/W 0 0 0 0 0 1 0 0B SIDR0 インプットデータレジスタ ch.0 R SODR0 アウトプットデータレジスタ ch.0 W XXXXXXXXB 000022H UART ch.0 0 0 0 0 0 0 0 0B 000023H SSR0 ステータスレジスタ ch.0 R/W 0 0 0 0 1 0 0 0B 000024H SMR1 モードレジスタ ch.1 R/W 0 0 0 0 0 X 0 0B 000025H SCR1 制御レジスタ ch.1 R/W 0 0 0 0 0 1 0 0B SIDR1 インプットデータレジスタ ch.1 R SODR1 アウトプットデータレジスタ ch.1 W 000026H 000027H SSR1 000028H UART ch.1 XXXXXXXXB ステータスレジスタ ch.1 R/W 0 0 0 0 1 0 0 0B CDCR0 通信プリスケーラ制御レジスタ ch.0 R/W 通信プリスケーラ 0 0 XXX 0 0 0 0B 000029H CDCR1 通信プリスケーラ制御レジスタ ch.1 R/W 通信プリスケーラ 1 0 XXX 0 0 0 0B 00002AH IBSR I2C ステータスレジスタ 00002BH IBCR 00002CH R 0 0 0 0 0 0 0 0B I2C コントロールレジスタ R/W 0 0 0 0 0 0 0 0B ICCR I2C クロックコントロールレジスタ R/W 00002DH IADR I2C アドレスレジスタ R/W 00002EH IDAR I2C データレジスタ R/W XXXXXXXXB 00002FH ISEL I2C ポート選択レジスタ R/W XXXXXXX 0B 000030H ENIR DTP/ 外部割込み許可レジスタ R/W XXXX 0 0 0 0B 000031H EIRR DTP/ 外部割込み要因レジスタ R/W 000032H ELVR 要求レベル設定レジスタ R/W I2C インタフェース DTP/ 外部割込み回路 XX 0 XXXXXB XXXXXXXXB XXXXXXXXB 0 0 0 0 0 0 0 0B （続く） 14 DS07–13718–3 MB90M405 シリーズ アドレス レジスタ 略称 書込み / 読出し レ ジ ス タ 初 期 値 使用禁止 000033H 000034H ADCS0 A/D 制御ステータスレジスタ 0 ( 下位 ) R/W 000035H ADCS1 A/D 制御ステータスレジスタ 1 ( 上位 ) R/W 000036H ADCR0 A/D データレジスタ 0 ( 下位 ) R/W 000037H ADCR1 A/D データレジスタ 1 ( 上位 ) R/W 0 0 XXXXXXB 8/10 ビット A/D コンバータ XXXXXXXXB XXXXXXXXB 0 0 0 0 0 XXXB 使用禁止 000038H 000039H リソース名 ADMR A/D 変換チャネル設定レジスタ R/W 8/10 ビット A/D コンバータ 0 0 0 0 0 0 0 0B 16 ビット フリーランタイマ 0 0 0 0 0 0 0 0B 00003AH 使用禁止 ∼ 00003FH 000040H TCCS タイマカウンタコントロール ステータスレジスタ 使用禁止 000041H 000042H 000043H 000044H 000045H 000046H 000047H 000048H TCDT タイマカウンタデータレジスタ IPC0 インプットキャプチャ データレジスタ ch.0 R IPC1 インプットキャプチャ データレジスタ ch.1 R ICS01 インプットキャプチャコントロール ステータスレジスタ 00004BH 00004CH R/W OCCP0 アウトプットコンペアレジスタ OCS0 アウトプットコンペアコントロール ステータスレジスタ 000054H 000055H 000056H 000057H 000058H 000059H 00005AH 00005BH XXXXXXXXB XXXXXXXXB 0 0 0 0 0 0 0 0B XXXXXXXXB R/W 使用禁止 000053H インプットキャプチャ アウトプットコンペア 00004EH, 00004FH 000052H 0 0 0 0 0 0 0 0B XXXXXXXXB R/W 予約領域 000051H 0 0 0 0 0 0 0 0B XXXXXXXXB R/W 00004DH 000050H 16 ビット フリーランタイマ 使用禁止 000049H 00004AH R/W TMCSR0 タイマコントロール ステータスレジスタ ch.0 TMR0/ TMRLR0 16 ビットタイマレジスタ ch.0 (R) 16 ビットリロードレジスタ ch.0 (W) TMCSR1 タイマコントロール ステータスレジスタ ch.1 TMR1/ TMRLR1 16 ビットタイマレジスタ ch.1 (R) 16 ビットリロードレジスタ ch.1 (W) TMCSR2 タイマコントロール ステータスレジスタ ch.2 TMR2/ TMRLR2 16 ビットタイマレジスタ ch.2 (R) 16 ビットリロードレジスタ ch.2 (W) DS07–13718–3 R/W TMR0：R TMRLR0：W R/W TMR1：R TMRLR1：W R/W TMR2：R TMRLR2：W XXXXXXXXB XX 0 0 XXX 0B 0 0 0 0 0 0 0 0B 16 ビット リロードタイマ ch.0 XXXX 0 0 0 0B XXXXXXXXB XXXXXXXXB 0 0 0 0 0 0 0 0B 16 ビット リロードタイマ ch.1 XXXX 0 0 0 0B XXXXXXXXB XXXXXXXXB 0 0 0 0 0 0 0 0B 16 ビット リロードタイマ ch.2 XXXX 0 0 0 0B XXXXXXXXB XXXXXXXXB （続く） 15 MB90M405 シリーズ アドレス レジスタ 略称 書込み / 読出し レ ジ ス タ リソース名 初 期 値 00005CH 使用禁止 ∼ 00005FH 000060H 000061H 000062H SMCS2 SDR2 シリアルモードコントロール ステータスレジスタ ch.2 R/W シリアルシフトデータレジスタ ch.2 R/W 000065H 000066H シリアル I/O ch.2 SMCS3 SDR3 シリアルモードコントロール ステータスレジスタ ch.3 R/W シリアルシフトデータレジスタ ch.3 R/W XXXX 0 0 0 0B シリアル I/O ch.3 000068H FLC1 表示制御レジスタ 1 W 000069H FLC2 表示制御レジスタ 2 W 00006AH FLDG デジット設定レジスタ W 00006BH FLDC デジット数レジスタ W 0 0 0 0 0 0 1 0B XXXXXXXXB XXXXXX 0 0B FL 制御回路 0 0 0 0 0 0 0 0B 0 0 0 0 0 0 0 0B 0 0 0 0 0 0 0 0B 使用禁止 00006CH FLST R ステータスレジスタ / 確定レジスタ W FL 制御回路 XX 1 XXX 0 0B 0 0 XXXXXXB 使用禁止 00006EH 00006FH XXXXXXXXB 使用禁止 000067H 00006DH 0 0 0 0 0 0 1 0B 使用禁止 000063H 000064H XXXX 0 0 0 0B ROMM ROM ミラー機能選択レジスタ W ROM ミラー機能 選択モジュール XXXXXXX 1B 000070H ∼ 000077H SEGD0 ∼ 7 セグメントディマー設定レジスタ 000078H FLPD0 000079H FLPD1 00007AH FLPD2 ポートレジスタ W XXXXXXXXB FL 制御回路 FIP36 ∼ 43 W 0 0 0 0 0 0 0 0B FIP44 ∼ 51 W 0 0 0 0 0 0 0 0B FIP52 ∼ 59 W 0 0 0 0 0 0 0 0B 00007BH 使用禁止 ∼ 00009DH プログラムアドレス検出 コントロールステータスレジスタ R/W アドレス一致検出機能 0 0 0 0 0 0 0 0B 遅延割込み要因発生 / 解除レジスタ R/W 遅延割込み 発生モジュール XXXXXXX 0B LPMCR 低消費電力モード制御レジスタ R/W CKSCR クロック選択レジスタ R/W 00009EH PACSR 00009FH DIRR 0000A0H 0000A1H 低消費電力制御回路 0 0 0 1 1 0 0 0B 1 1 1 1 1 1 0 0B 0000A2H 使用禁止 ∼ 0000A7H 0000A8H WDTC ウォッチドッグタイマ制御レジスタ R/W ウォッチドッグタイマ XXXXX 1 1 1B 0000A9H TBTC タイムベースタイマ制御レジスタ R/W タイムベースタイマ 1 XX 0 0 1 0 0B （続く） 16 DS07–13718–3 MB90M405 シリーズ アドレス レジスタ 略称 書込み / 読出し レ ジ ス タ リソース名 初 期 値 0000AAH 使用禁止 ∼ 0000ADH 0000AEH FMCS フラッシュメモリ制御 ステータスレジスタ R/W 1 M ビット フラッシュメモリ 0 0 0 0 0 0 0 0B 0000AFH TMCS 時計クロック出力制御レジスタ R/W 時計用クロック分周 XXXXX 0 0 0B 0000B0H ICR00 0000B1H 0000B2H 0000B3H 0000B4H 0000B5H 0000B6H 0000B7H 0000B8H 0000B9H 0000BAH 0000BBH 0000BCH 0000BDH 0000BEH 0000BFH ICR01 ICR02 ICR03 ICR04 ICR05 ICR06 ICR07 ICR08 ICR09 ICR10 ICR11 ICR12 ICR13 ICR14 ICR15 割込み制御レジスタ 00 ( 書き込む場合 ) W, R/W 0 0 0 0 0 1 1 1B 割込み制御レジスタ 00 ( 読み込む場合 ) R, R/W XX 0 0 0 1 1 1B 割込み制御レジスタ 01 ( 書き込む場合 ) W, R/W 0 0 0 0 0 1 1 1B 割込み制御レジスタ 01 ( 読み込む場合 ) R, R/W XX 0 0 0 1 1 1B 割込み制御レジスタ 02 ( 書き込む場合 ) W, R/W 0 0 0 0 0 1 1 1B 割込み制御レジスタ 02 ( 読み込む場合 ) R, R/W XX 0 0 0 1 1 1B 割込み制御レジスタ 03 ( 書き込む場合 ) W, R/W 0 0 0 0 0 1 1 1B 割込み制御レジスタ 03 ( 読み込む場合 ) R, R/W XX 0 0 0 1 1 1B 割込み制御レジスタ 04 ( 書き込む場合 ) W, R/W 0 0 0 0 0 1 1 1B 割込み制御レジスタ 04 ( 読み込む場合 ) R, R/W XX 0 0 0 1 1 1B 割込み制御レジスタ 05 ( 書き込む場合 ) W, R/W 0 0 0 0 0 1 1 1B 割込み制御レジスタ 05 ( 読み込む場合 ) R, R/W XX 0 0 0 1 1 1B 割込み制御レジスタ 06 ( 書き込む場合 ) W, R/W 0 0 0 0 0 1 1 1B 割込み制御レジスタ 06 ( 読み込む場合 ) R, R/W XX 0 0 0 1 1 1B 割込み制御レジスタ 07 ( 書き込む場合 ) W, R/W 0 0 0 0 0 1 1 1B 割込み制御レジスタ 07 ( 読み込む場合 ) R, R/W 割込み制御レジスタ 08 ( 書き込む場合 ) W, R/W 割込み制御レジスタ 08 ( 読み込む場合 ) R, R/W XX 0 0 0 1 1 1B 割込み制御レジスタ 09 ( 書き込む場合 ) W, R/W 0 0 0 0 0 1 1 1B 割込み制御レジスタ 09 ( 読み込む場合 ) R, R/W XX 0 0 0 1 1 1B 割込み制御レジスタ 10 ( 書き込む場合 ) W, R/W 0 0 0 0 0 1 1 1B 割込み制御レジスタ 10 ( 読み込む場合 ) R, R/W XX 0 0 0 1 1 1B 割込み制御レジスタ 11 ( 書き込む場合 ) W, R/W 0 0 0 0 0 1 1 1B 割込み制御レジスタ 11 ( 読み込む場合 ) R, R/W XX 0 0 0 1 1 1B 割込み制御レジスタ 12 ( 書き込む場合 ) W, R/W 0 0 0 0 0 1 1 1B 割込み制御レジスタ 12 ( 読み込む場合 ) R, R/W XX 0 0 0 1 1 1B 割込み制御レジスタ 13 ( 書き込む場合 ) W, R/W 0 0 0 0 0 1 1 1B 割込み制御レジスタ 13 ( 読み込む場合 ) R, R/W XX 0 0 0 1 1 1B 割込み制御レジスタ 14 ( 書き込む場合 ) W, R/W 0 0 0 0 0 1 1 1B 割込み制御レジスタ 14 ( 読み込む場合 ) R, R/W XX 0 0 0 1 1 1B 割込み制御レジスタ 15 ( 書き込む場合 ) W, R/W 0 0 0 0 0 1 1 1B 割込み制御レジスタ 15 ( 読み込む場合 ) R, R/W XX 0 0 0 1 1 1B 割込み XX 0 0 0 1 1 1B 0 0 0 0 0 1 1 1B 0000C0H ∼ 0000FFH 未使用領域 （続く） DS07–13718–3 17 MB90M405 シリーズ （続き） アドレス レジスタ 略称 書込み / 読出し レ ジ ス タ リソース名 初 期 値 FL 制御回路 XXXXXXXXB 000100H RAM 領域 ∼ 0010FFH 001100H ∼ 0011FFH FL000 ∼ 255 表示用データ RAM R/W 001200H 予約領域 ∼ 001FEFH プログラムアドレス検出レジスタ下位 R/W XXXXXXXXB プログラムアドレス検出レジスタ中位 R/W XXXXXXXXB 001FF2H プログラムアドレス検出レジスタ上位 R/W 001FF3H プログラムアドレス検出レジスタ下位 R/W プログラムアドレス検出レジスタ中位 R/W XXXXXXXXB プログラムアドレス検出レジスタ上位 R/W XXXXXXXXB 001FF0H 001FF1H 001FF4H 001FF5H PADR0 PADR1 アドレス一致 検出機能 XXXXXXXXB XXXXXXXXB 001FF6H ∼ 001FFFH 未使用領域 書込み / 読出しについての説明 R/W：読出し / 書込み可能 R ：読出しのみ W ：書込みのみ 初期値についての説明 0 ：初期値は “0” です。 1 ：初期値は “1” です。 X ：初期値は不定です。 18 DS07–13718–3 MB90M405 シリーズ ■ 割込み要因と割込みベクタ・割込み制御レジスタ 割込み要因 EI2OS 対応 割込みベクタ ＊ 番号 割込み制御レジスタ アドレス ICR アドレス リセット × #08 08H FFFFDCH ⎯ ⎯ INT 9 命令 × #09 09H FFFFD8H ⎯ ⎯ 例外処理 × #10 0AH FFFFD4H ⎯ ⎯ DTP/ 外部割込み ch.0 ○ #11 0BH FFFFD0H ICR00 0000B0H DTP/ 外部割込み ch.1 ○ #13 0DH FFFFC8H ICR01 0000B1H シリアル I/O ch.2 △ #15 0FH FFFFC0H ○ #16 10H FFFFCCH ICR02 0000B2H DTP/ 外部割込み ch.2/ch.3 シリアル I/O ch3 △ #17 11H FFFFB8H 16 ビットフリーランタイマ △ #18 12H FFFFB4H ICR03 0000B3H 予約 ⎯ #20 ⎯ FFFFACH ICR04 0000B4H 16 ビットリロードタイマ ch.2 △ #21 15H FFFFA8H ICR05 0000B5H 16 ビットリロードタイマ ch.0 △ #23 17H FFFFA0H △ #24 18H FFFF9CH ICR06 0000B6H 16 ビットリロードタイマ ch.1 インプットキャプチャ ch.0 △ #25 19H FFFF98H △ #26 1AH FFFF94H ICR07 0000B7H インプットキャプチャ ch.1 予約 ⎯ #27 ⎯ FFFF90H ICR08 0000B8H アウトプットコンペア一致 × #29 1DH FFFF88H ICR09 0000B9H 予約 ⎯ #31 ⎯ FFFF80H ICR10 0000BAH タイムベースタイマ × #33 21H FFFF78H 予約 ⎯ #34 ⎯ FFFF74H ICR11 0000BBH UART0 受信完了 ◎ #35 23H FFFF70H UART0 送信完了 △ #36 24H FFFF6CH ICR12 0000BCH A/D コンバータ変換終了 ○ #37 25H FFFF68H I C インタフェース △ #38 26H FFFF64H ICR13 0000BDH UART1 受信完了 ◎ #39 27H FFFF60H UART1 送信完了 △ #40 28H FFFF6CH ICR14 0000BEH フラッシュメモリステータス × #41 29H FFFF58H 遅延割込み出力モジュール × #42 2AH FFFF54H ICR15 0000BFH 2 優先度 高い 低い ○：使用可能 ×：使用不可 ◎：使用可能 , EI2OS 停止機能付 △：ICR を共有する割込み要因を使用しない場合に使用可能 ＊：同時に同じレベルの割込みを出力した場合は , 割込みベクタ番号の小さい割込み要因を優先します。 DS07–13718–3 19 MB90M405 シリーズ ■ 周辺リソース 1. 入出力ポート 入出力ポート (パラレルI/Oポート) は, 最大26本あり, リソース入出力端子 (周辺機能の入出力端子) と兼用しています。 ・入出力ポート機能 入出力ポートには , ポート方向レジスタ (DDR) とポートデータレジスタ (PDR) があります。ポート方向レジスタ (DDR) では , ポート端子の入出力をビット単位で設定します。ポートデータレジスタ (PDR) では , ポート端子への出力データを 設定します。 ポート方向レジスタ (DDR) で入出力ポート端子を入力に設定した場合は , ポートデータレジスタ (PDR) を リードすることにより , ポート端子のレベル値を読むことができます。ポート方向レジスタ (DDR) で入出力ポート端子を 出力に設定した場合は , ポートデータレジスタ (PDR) の値をポート端子に出力します。以下に各入出力ポートの機能と兼 用するリソースを示します。 ・ ポート 8：入出力ポート / リソース ( 外部割込み入力端子 , ICU, UART) 兼用 ・ ポート 9：入出力ポート / リソース (I2C, シリアル入出力 ch.3) 兼用 ・ ポート A：入出力ポート / リソース (A/D コンバータ , 時計クロック出力 ) 兼用 ・ ポートB：入出力ポート/リソース (A/Dコンバータ, シリアル入出力 ch.2, 外部割込み入力端子, リロードタイマch.0) 兼用 入出力 ポート名 ポート 8 ポート 9 端子名 P90/SDA/ SO3, P91/ SCL/SC3 TMCK ∼ PA7/AN7 出力 形式 CMOS P80 ∼ P87 PA0/AN0/ ポート A 入力 形式 CMOS ポート B 入出力ポート P87 P86 P85 P84 P83 P82 リソース SO1 SC1 SI1 SO0 SC0 SI0 ⎯ ⎯ ⎯ ⎯ ⎯ ⎯ ⎯ ⎯ ⎯ ⎯ ⎯ ⎯ 入出力ポート PA7 PA6 PA5 PA4 PA3 リソース AN7 AN6 AN5 AN4 入出力ポート PB7 PB6 PB5 PB4 入出力ポート Nch オープン リソース ドレイン ( ヒステ リシス ) CMOS PB0/AN8 ∼ PB7/AN15/ INT3 機能 リソース P81 P80 IC1 IC0 INT1 INT0 P91 P90 SCL SDA SC3 SO3 PA2 PA1 PA0 AN3 AN2 AN1 PB3 PB2 PB1 PB0 AN15 AN14 AN13 AN12 AN11 AN10 AN9 AN8 INT3 INT2 SO2 SC2 TO0 TIN0 SI2 ⎯ ⎯ AN0 TMCK ⎯ （注意事項）ポート A とポート B は , アナログ入力端子と兼用になっており , 入出力ポートとして使用する場合は , ポー ト A, B 方向レジスタ (DDRA/B) とポート A, B データレジスタ (PDRA/B) のほかに , アナログ入力許可レジス タ 0, 1 (ADER0/1) にそれぞれ “00H” を設定してください。リセットでアナログ入力許可レジスタ 0, 1 (ADER0/ 1) は “FFH” に初期化されます。 20 DS07–13718–3 MB90M405 シリーズ ・ポート 8 の端子のブロックダイヤグラム リソース入力 内 部 デ ｜ タ バ ス PDR8 読出し PDR8 入出力 判定回路 入力バッファ 出力バッファ PDR8 書込み ポート 8 端子 スタンバイ制御 (LPMCR：SPL ＝ “1”) DDR8 入出力制御回路 リソース出力 ・ポート 9 の端子のブロックダイヤグラム 内 部 デ ｜ タ バ ス PDR9 読出し PDR9 出力バッファ PDR9 書込み DDR9 DS07–13718–3 入出力 判定回路 ポート 9 端子 スタンバイ制御 (LPMCR：SPL ＝ “1”) 21 MB90M405 シリーズ ・ポート A の端子のブロックダイヤグラム A/D コンバータ アナログ入力信号 ADER0 内 部 デ ｜ タ バ ス PDRA 読出し PDRA 入出力 判定回路 入力バッファ 出力バッファ PDRA 書込み ポート A 端子 スタンバイ制御 (LPMCR：SPL ＝ “1”) DDRA ・ポート B の端子のブロックダイヤグラム リソース入力 A/D コンバータ アナログ入力信号 ADER1 内 部 デ ｜ タ バ ス PDRB 読出し PDRB 入出力 判定回路 入力バッファ 出力バッファ PDRB 書込み ポート B 端子 スタンバイ制御 (LPMCR：SPL ＝ “1”) DDRB 入出力制御回路 リソース出力 22 DS07–13718–3 MB90M405 シリーズ 2. シリアル I/O シリアル I/O は , 8 ビット× 2 チャネル構成のクロック同期式によるデータ転送可能なシリアル I/O です。また , データ 転送において LSB ファースト /MSB ファーストの選択が可能です。 ・シリアル I/O の概要 シリアル I/O の動作モードには , 以下の 2 種類があります。 ・ 内部シフトクロックモード 内部クロック ( 通信プリスケーラ ) に同期してデータを転送します。 ・ 外部シフトクロックモード 外部端子 (SC) から入力されるクロックに同期してデータを転送します。このモードで外部端子 (SC) を共有している汎 用ポートを操作することにより , CPU の命令 ( ポート反転命令実行タイミング ) による転送動作も可能です。 ・シリアル I/O のブロックダイヤグラム 内部データバス (MSB ファースト ) D0 ∼ D7 D7 ∼ D0 (LSB ファースト ) 転送方向選択 SI2 読出し 書込み SDR ( シリアルデータレジスタ ) SO2, SO3 SC2, SC3 シフトクロック カウンタ 制御回路 内部クロック ( 通信プリスケーラ制御レジスタ (CDCR) ) 2 1 0 SMD2 SMD1 SMD0 SIE SIR BUSY STOP STRT MODE BDS SOE SCOE 割込み 要求 内部データバス DS07–13718–3 23 MB90M405 シリーズ 3. タイムベースタイマ タイムベースタイマは , メインクロックに同期してカウントアップする 18 ビットのフリーランカウンタです。4 種類の インターバル時間を設定できるインターバルタイマ機能と , 発振安定待ち時間用のタイマ , ウォッチドッグタイマ , およ び時計クロック出力回路にクロックを供給する機能があります。 ・インターバルタイマ機能 インターバルタイマ機能は , 一定の時間間隔で割込み要求を出力する機能です。 ・ タイムベースタイマカウンタのインターバルタイマカウンタがオーバフローした場合に割込み要求を出力します。 ・ インターバルタイマのインターバル時間は , 4 種類の中から設定できます。 メインクロック周期 インターバル時間 12 2 /HCLK ( 約 1.02 ms) 2/HCLK (0.5 µs) 214/HCLK ( 約 4.09 ms) 216/HCLK ( 約 16.38 ms) 219/HCLK ( 約 131.1 ms) HCLK：発振クロック周波数 ( ) 内の値は , 発振クロック周波数が 4 MHz の場合です。 ・クロック供給機能 クロック供給機能は , 発振安定待ち時間用のタイマや , 一部の周辺機能に対する動作クロックを供給する機能です。 クロック供給先 クロック周期 213/HCLK ( 約 2.05 ms) 発振安定待ち時間 215/HCLK ( 約 8.2 ms) 備考 セラミック振動子用発振安定待ち時間 水晶振動子用発振安定待ち時間 218/HCLK ( 約 65.53 ms) 212/HCLK ( 約 1.02 ms) ウォッチドッグタイマ 214/HCLK ( 約 4.1 ms) 216/HCLK ( 約 16.38 ms) ウォッチドッグタイマのカウントアップ クロック 219/HCLK ( 約 131.07 ms) HCLK：発振クロック周波数 ( ) 内の値は , 発振クロック周波数 4 MHz の場合です。 参考：発振開始直後は発振周期が不安定なため , 発振安定待ち時間は目安となります。 24 DS07–13718–3 MB90M405 シリーズ ・タイムベースタイマのブロックダイヤグラム ウォッチドッグ タイマへ PPG タイマへ タイムベースタイマカウンタ メインクロック × 21 × 22 × 23 × 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215 × 216 × 217 × 218 OF OF OF OF クロック制御部 発振安定待ち 時間セレクタへ パワーオンリセット ストップモードへの遷移 CKSCR：MCS ＝ “1” → “0” ＊ 1 カウンタ クリア回路 インターバル タイマセレクタ TBOF セット TBOF クリア タイムベースタイマ制御レジスタ (TBTC) 予約 ⎯ ⎯ TBIE TBOF TBR TBC1 TBC0 タイムベースタイマ割込み信号 #34 (22H) ＊ 2 ⎯ OF ＊1 ＊2 ：未定義ビット ：オーバフロー ：マシンクロックをメインクロックから PLL クロックへ切換え ：割込み番号 DS07–13718–3 25 MB90M405 シリーズ 4. ウォッチドッグタイマ ウォッチドッグタイマは , タイムベースタイマの出力をカウントクロックとする 2 ビットのタイマです。ウォッチドッ グタイマを起動した場合は, 設定されたインターバル時間内に, ウォッチドッグタイマをクリアしない場合, CPUをリセッ トします。 ・ウォッチドッグタイマ機能 ウォッチドッグタイマは , プログラム暴走検出用のタイマです。ウォッチドッグタイマを起動した場合は , 設定されたイ ンターバル時間内にウォッチドッグタイマをクリアし続ける必要があります。プログラムが無限ループに陥るなどして最 小時間以上ウォッチドッグタイマがクリアされない場合は , CPU に対してウォッチドッグリセットを発生し , リセット状 態へ遷移します。ウォッチドッグタイマのインターバル時間は , ウォッチドッグタイマ制御レジスタ (WDTC) のインター バル時間設定ビット (WT1, WT0) で設定します。 WT1 インターバル時間 WT0 最小＊ 最大＊ 発振クロックサイクル数 0 0 約 3.59 ms 約 4.61 ms 214 ± 211 サイクル 0 1 約 14.33 ms 約 18.43 ms 216 ± 213 サイクル 1 0 約 57.34 ms 約 73.74 ms 218 ± 215 サイクル 1 1 約 458.76 ms 約 589.82 ms 221 ± 218 サイクル ＊：発振クロック周波数 4 MHz の場合です。 参考：ウォッチドッグタイマを起動後の停止は , パワーオンリセット , ウォッチドッグタイマによるリセットで行うこと ができます。外部リセット , 内部リセット , ウォッチドッグタイマ制御レジスタ (WDTC) のウォッチドッグ制御 ビット (WTE) の設定 , スリープモード , およびストップモードへの遷移では , ウォッチドッグタイマはクリアでき ますが , ウォッチドッグ機能は設定されたままで , 停止させることはできません。 （注意事項）ウォッチドッグタイマは , タイムベースタイマの桁上り信号をカウントする 2 ビットのタイマで構成されて います。ウォッチドッグタイマはタイムベースタイマの桁上がり信号を利用しているため , タイムベースタ イマがクリアされた場合は , ウォッチドッグリセットのインターバル時間が , 設定された時間より長くなる ことがあります。 ・ウォッチドッグタイマのブロックダイヤグラム ウォッチドッグタイマ制御レジスタ (WDTC) PONR ⎯ WRST ERST SRST WTE ウォッチドッグタイマ WT1 2 クリアと 起動 スリープモード開始 ホールド状態開始 ストップモード開始 タイマ クリア 制御回路 WT0 カウント クロック セレクタ 2 ビット カウンタ クリア オーバ フロー ウォッチドッグ リセット 発生回路 内部リセット 発生回路へ クリア クリア 4 ( タイムベースタイマカウンタ ) メインクロック × 21 × 22 × 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215 × 216 × 217 × 218 ⎯：未定義ビット 26 DS07–13718–3 MB90M405 シリーズ 5. 16 ビットリロードタイマ MB90M405 シリーズは , 16 ビットリロードタイマを 3 チャネル内蔵しており , 以下のクロックモードと , カウンタ動作 モードを設定することができます。 ・クロックモード ・ 内部クロックモード：内部クロックに同期してカウントダウンを行うモード ・ イベントカウントモード：外部入力パルスにてカウントダウンを行うモード ・カウンタ動作モード ・ リロードモード：カウント設定値をリロードしてカウントを繰り返すモード ・ ワンショットモード：アンダフローでカウントを停止するモード ・16 ビットリロードタイマの動作モード クロックモード カウンタ動作モード リロードモード 内部クロックモード イベントカウントモード ( 外部クロックモード ) ワンショットモード リロードモード ワンショットモード 動作モード ソフトトリガ動作 外部トリガ入力動作 外部ゲート入力動作 ソフトトリガ動作 ・内部クロックモード タイマコントロールステータスレジスタ (TMCSR) のカウントクロック設定ビット (CSL1, CSL0) に“00B”, “01B”, “10B”を 設定した場合は , 内部クロックモードになります。 内部クロックモードは , 以下の動作モードを設定することができます。 ・ ソフトトリガ動作 タイマコントロールステータスレジスタ (TMCSR) のカウント許可ビット (CNTE) を “1” に設定した場合 , ソフトウェア トリガビット (TRG) に “1” を設定すると , カウント動作を開始できます。 ・ 外部トリガ入力動作 タイマコントロールステータスレジスタ (TMCSR) のカウント許可ビット (CNTE) を “1” に設定している場合 , 動作モー ド設定ビット (MOD2, MOD1, MOD0) で , あらかじめ設定しているトリガ入力の有効エッジ ( 立上り , 立下り , 両エッ ジから設定可能 ) が TIN 端子に入力された場合 , カウント動作を開始します。 ・ 外部ゲート入力動作 タイマコントロールステータスレジスタ (TMCSR) のカウント許可ビット (CNTE) を “1” に設定している場合 , 動作モー ド設定ビット (MOD2, MOD1, MOD0) で , あらかじめ設定しているゲート入力の有効レベル (“L”, “H” から設定可能 ) が TIN 端子に入力されている間 , カウント動作を行います。 ・ イベントカウントモード ( 外部クロックモード ) タイマコントロールステータスレジスタ (TMCSR) のカウントクロック設定ビット (CSL1, CSL0) を “11B” に設定した 場合は , イベントカウントモード ( 外部クロック ) になります。カウント許可ビット (CNTE) を “1” に設定している場合 は , 動作モード設定ビット (MOD2, MOD1, MOD0) で設定しているトリガ入力の有効エッジ ( 立上り , 立下り , 両エ ッ ジから設定可能 ) が TIN 端子に入力された場合 , カウント動作を開始します。一定周期の外部クロックを入力する 場 合は , インターバルタイマとしても使用できます。 ・カウンタ動作 ・ リロードモード 16 ビットダウンカウンタのアンダフロー (“0000H” → “FFFFH”) で , 16 ビットリロードレジスタ (TMRLR) の値を 16 ビッ トダウンカウンタにロードし , カウント動作を行います。また , アンダフローで , 割込み要求を出力しますので , イン ターバルタイマとして使用できます。アンダフローごとに , 反転するトグル波形を TO 端子から出力できます。 カウントクロック カウントクロック周期 インターバル時間 2 /φ (0.125 µs) 0.125 µs ∼ 8.192 ms 2 /φ (0.5 µs) 0.5 µs ∼ 32.768 ms 2 /φ (2.0 µs) 2.0 µs ∼ 131.1 ms 2 /φ (0.5 µs) 0.5 µs 以上 1 内部カウントクロック 3 5 外部カウントクロック 3 φ：マシンクロック周波数 ( ) 内はマシンクロック周波数 16 MHz の場合です。 DS07–13718–3 27 MB90M405 シリーズ ・ ワンショットモード 16 ビットダウンカウンタのアンダフロー (“0000H” → “FFFFH”) で , カウント動作を停止します。 参考： ・16 ビットリロードタイマ 0 は , UART のボーレート作成に使用できます。 ・16 ビットリロードタイマ 1 は , A/D コンバータの起動トリガに使用できます。 ・16 ビットリロードタイマの割込みと EI2OS 16 ビットダウンカウンタのアンダフロー (“0000H” → “FFFFH”) で , 割込み要求を出力します。 チャネル 割込み番号 16 ビットリロード タイマ 0 #23 (17H) 16 ビットリロード タイマ 1 #24 (18H) 16 ビットリロード タイマ 2 #21 (15H) 割込み制御レジスタ レジスタ名 ICR06 ベクタテーブルのアドレス アドレス 下位 上位 バンク FFFFA0H FFFFA1H FFFFA2H FFFF9CH FFFF9DH FFFF9EH FFFFA8H FFFFA9H FFFFAAH EI2OS 0000B6H ICR05 0000B5H △ △：ICR を共有する割込み要因を使用しない場合に使用可能 ・16 ビットリロードタイマのブロックダイヤグラム 内部データバス TMRLR 16 ビットリロードレジスタ リロード信号 リロード 制御回路 TMR 16 ビットタイマレジスタ（ダウンカウンタ）UF CLK カウントクロック生成回路 マシン クロック φ 3 プリス ケーラ ゲート 入力 有効 クロック 判定回路 ウェイト信号 UART ＊ 1 A/D コンバータへ＊ 2 CLK クリア 内部 クロック 端子 出力制御回路 クロック セレクタ 入力 制御回路 外部 クロック 3 2 反転 セレ クト 信号 機能選択 ⎯ ⎯ ⎯ 出力信号 生成回路 端子 EN 動作 制御回路 ⎯ CSL1 CSL0 MOD2 MOD1 MOD0 OUTE OUTL RELD INTE UF CNTE TRG タイマコントロールステータスレジスタ (TMCSR) 割込み要求信号 ＊ 1：ch.0 ＊ 2：ch.1 28 DS07–13718–3 MB90M405 シリーズ 6. 16 ビット入出力タイマ 16 ビット入出力タイマは , 16 ビットフリーランタイマをベースに 2 本の独立した波形出力 , 入力パルス幅測定 , 外部ク ロック周期測定ができます。 ・16 ビットフリーランタイマ (1 チャネル ) 16 ビットフリーランタイマは 16 ビットアップカウンタ ( タイマカウンタデータレジスタ (TCDT) ) , タイマカウンタコ ントロールステータスレジスタ (TCCS) , およびプリスケーラで構成されています。 16ビットフリーランタイマのカウンタ出力値は, アウトプットコンペア, およびインプットキャプチャの基本時間 (ベー スタイマ ) として使用されます。 ・ カウンタ動作クロック (4 種類から設定可能 ) 内部クロック 4 種類：φ/4, φ/16, φ/32, φ/64 φ：マシンクロック周波数 ・ 割込み 割込みは , カウンタ値のオーバフロー, カウンタ値とコンペアレジスタ 0 値の一致により CPU へ出力することができま す。 ・ 初期化 リセットを入力した場合 , ソフトウェアリセットビットを “0” にクリアした場合 , またはコンペアレジスタ 0 とフリーラ ンタイマのカウント値と一致した場合にカウンタの値を "0000H" に初期化することができます。 ・アウトプットコンペア (1 チャネル ) アウトプットコンペアモジュールは , 1 チャネルの 16 ビットコンペアレジスタ , コントロールレジスタより構成されて います。16 ビットフリーランタイマの値が , コンペアレジスタの値と一致した場合 , CPU へ割込みを出力することができ ます。 ・インプットキャプチャ (2 チャネル ) インプットキャプチャモジュールは , キャプチャレジスタ , コントロールレジスタから構成され , それぞれが 2 チャネ ルの独立した外部入力端子と対応します。キャプチャレジスタには , 16 ビットフリーランタイマの値を格納することが できます。さらに , 外部端子からの信号入力のエッジ検出と同時に CPU へ割込みを出力することができます。 ・ 外部入力信号の検出エッジ ( 立上りエッジ , 立下りエッジ , 両エッジ ) を設定可能です。 ・ 2 チャネルのインプットキャプチャは独立して動作可能です。 割込みは外部入力信号の有効エッジにより出力可能です。 ・ インプットキャプチャの割込みにより , 拡張インテリジェント I/O サービスを起動できます。 DS07–13718–3 29 MB90M405 シリーズ ・16 ビット入出力タイマのブロックダイヤグラム 割込み要求 IVF φ 分周器 IVFE STOP MODE CLR CLK1 CLK0 (TCCS) コンパレータ 0 16 ビットフリーランタイマ ( タイマカウンタデータレジスタ (TCDT) ) クロック カウント値出力 (T15 ∼ T00) コンペア制御 コンペアレジスタ 0 (2) 内 部 デ ｜ タ バ ス ⎯ ICP0 ⎯ ICE0 コンペア 0 (2) 割込み コントロール制御部 各制御ブロック キャプチャデータレジスタ 0 エッジ検出 IC0 EG11 EG10 EG01 EG00 キャプチャデータレジスタ 1 エッジ検出 IC1 ICP1 ICP0 ICE1 ICE0 キャプチャ割込み キャプチャ割込み 30 DS07–13718–3 MB90M405 シリーズ 7. UART UART は , 外部装置と同期通信もしくは非同期通信 ( 調歩同期 ) をするための , 汎用のシリアルデータ通信インタフェー スです。双方向通信機能 ( ノーマルモード ) , マスタ / スレーブ型通信機能 ( マルチプロセッサモード：マスタ側だけサポー ト ) があります。 ・UART の機能 UART は , ほかの CPU や周辺装置とシリアルデータの送受信をする汎用シリアルデータ通信インタフェースで , 以下 に示す機能があります。 機 能 データバッファ 転送モード 全二重ダブルバッファ ・ クロック同期 ( スタート / ストップビットなし ) ・ クロック非同期 ( 調歩周期 ) ・ 最大 2 MHz ( マシンクロック 16 MHz 時 ) ・ 専用ボーレートジェネレータによるボーレート ボーレート ・ 外部クロック (SC 端子入力のクロック ) によるボーレート ・ 内部クロック (16 ビットリロードタイマから供給されるクロック ) によるボーレート ・ ボーレートは全 8 種類から設定可能 データ長 ・ 7 ビット ( 非同期ノーマルモード時のみ ) ・ 8 ビット 信号方式 NRZ (Non Return to Zero) 方式 受信エラー検出 ・ フレーミングエラー ・ オーバランエラー ・ パリティエラー ( マルチプロセッサモード時は検出不可 ) 割込み要求 ・ 受信割込み ( 受信完了 , 受信エラー検出 ) ・ 送信割込み ( 送信完了 ) ・ 送受信とも拡張インテリジェント I/O サービス (EI2OS) の対応あり マスタ / スレーブ型通信機能 1 ( マスタ ) 対 n ( スレーブ ) 間の通信が可能 ( マルチプロセッサモード ) ( マスタ側だけサポート ) （注意事項） UART は , クロック同期転送時にスタートビット / ストップビットは付加されません。データだけが転送されます。 動作モード データ長 パリティなし パリティあり 7 ビットまたは 8 ビット 同期方式 0 ノーマルモード 非同期 1 マルチプロセッサモード 8 ＋ 1＊1 ⎯ 非同期 2 ノーマルモード 8 ⎯ 同期 ストップ ビット長 1 ビット または 2 ビット＊ 2 なし ― ：設定不可 ＊ 1 ：“ ＋ 1” は通信制御用に使用されるアドレス / データ設定ビット (A/D) です。 ＊ 2 ：受信時のストップビット長は 1 ビットのみ検出可能です。 DS07–13718–3 31 MB90M405 シリーズ ・UART のブロックダイヤグラム コントロールバス 受信割込み 信号 専用ボーレート ジェネレータ 16 ビット リロードタイマ 0 送信割込み 信号 送信クロック クロック セレクタ 受信クロック 端子 端子 受信 制御回路 送信 制御回路 スタートビット 検出回路 送信スタート 回路 受信ビット カウンタ 送信ビット カウンタ 受信パリティ カウンタ 送信パリティ カウンタ 受信用 シフトレジスタ 送信用 シフトレジスタ SIDR0/SIDR1 受信 終了 端子 送信開始 SODR0/SODR1 EI2OS 用 受信エラー 発生信号 (CPU へ ) 受信状態判定回路 内部データバス SMR0/ SMR1 レジスタ MD1 MD0 CS2 CS1 CS0 SCKE SOE 32 SCR0/ SCR1 レジスタ PEN P SBL CL A/D REC RXE TXE SSR0/ SSR1 レジスタ PE ORE FRE RDRF TDRE BDS RIE TIE DS07–13718–3 MB90M405 シリーズ 8. DTP/ 外部割込み回路 DTP (Data Transfer Peripheral) / 外部割込み回路は , 外部割込み入力端子から入力された割込み要求を検出し , 割込み要求 を出力します。 ・DTP/ 外部割込み機能 DTP/ 外部割込み回路の機能は , 外部割込み入力端子に入力されるエッジ , またはレベル信号を検出した場合に割込み要 求を出力します。割込み要求が , CPU に受け付けられ , 拡張インテリジェント I/O サービス (EI2OS) が許可に設定されてい る場合は , EI2OS による自動データ転送 (DTP 機能 ) を行ったあと , 割込み処理ルーチンへ分岐します。また , EI2OS が禁止 に設定されている場合は , EI2OS による自動データ転送 (DTP 機能 ) を起動せず , 割込み処理ルーチンへ分岐します。 DTP 機能 外部割込み機能 入力端子 割込み要因 4 チャネル (P80/INT0, P81/INT1, PB6/INT2, PB7/INT3) 要求レベル設定レジスタ (ELVR) にて検出レベル , またはエッジの種類を端子ごとに設定可能 “L” レベル /“H” レベルの入力 立上りエッジ / 立下りエッジの入力 割込み番号 #11 (0BH), #13 (0DH) , #16(10H) 割込み制御 DTP/ 割込み許可レジスタ (ENIR) による , 割込み要求出力の許可と禁止 割込みフラグ 処理選択 処理 DTP/ 割込み要因レジスタ (EIRR) による , 割込み要因の保持 EI2OS を禁止に設定 (ICR：ISE ＝ “0”) EI2OS を許可に設定 (ICR：ISE ＝ “1”) 割込み処理ルーチンへ分岐 EI2OS による自動データ転送後 , 割込み処理 ルーチンへ分岐 ICR：割込み制御レジスタ ・DTP/ 外部割込み回路の割込みと EI2OS チャネル 割込み番号 INT0 INT1 INT2 INT3 DS07–13718–3 割込み制御レジスタ ベクタテーブルのアドレス レジスタ名 アドレス 下位 上位 バンク #11 (0BH) ICR00 0000B0H FFFFD0H FFFFD1H FFFFD2H #13 (0DH) ICR01 0000B1H FFFFC8H FFFFC9H FFFFCAH #16 (10H) ICR02 0000B2H FFFFBCH FFFFBDH FFFFBEH EI2OS ○ 33 MB90M405 シリーズ ・DTP/ 外部割込み回路のブロックダイヤグラム 要求レベル設定レジスタ (ELVR) ⎯ ⎯ ⎯ ⎯ ⎯ ⎯ ⎯ ⎯ LB3 LA3 LB2 LA2 LB1 LA1 LB0 LA0 セレクタ 端子 INT0 セレクタ 端子 INT1 セレクタ 端子 INT2 内 部 デ ｜ タ バ ス 端子 セレクタ INT3 ⎯ ⎯ ⎯ ⎯ ER3 ER2 ER1 ER0 割込み要求 ⎯ ⎯ ⎯ ⎯ EN3 EN2 EN1 EN0 ・ DTP/ 外部割込み入力検出回路 外部割込み入力端子に入力された信号と , 要求レベル設定レジスタ (ELVR) で設定したレベル , またはエッジが一致し た場合は , 外部割込み入力端子に対応する DTP/ 外部割込み要因フラグビット (EIRR：ER3 ∼ ER0) が “1” にセットされ ます。 ・ 要求レベル設定レジスタ (ELVR) 外部割込み入力端子ごとに , 割込み要求の検出条件 ( レベル , またはエッジ ) を設定します。 ・ DTP/ 外部割込み要因レジスタ (EIRR) 割込み要因の保持とクリアを行います。 ・ DTP/ 外部割込み許可レジスタ (ENIR) 外部割込み入力端子ごとに , 割込み要求の許可 / 禁止を設定します。 34 DS07–13718–3 MB90M405 シリーズ 9. I2C インタフェース I2C インタフェースは , Inter IC BUS をサポートするシリアル入出力ポートで , I2C バス上のマスタ / スレーブデバイスと して動作し , 以下の特長があります。 ・I2C インタフェースの特長 MB90M405 シリーズでは , I2C インタフェースを 1 チャネル内蔵しています。 以下に , I2C インタフェースの特長を示します。 ・ マスタ / スレーブ送受信 ・ アービトレーション機能 ・ クロック同期化機能 ・ スレーブアドレス / ゼネラルコールアドレス検出機能 ・ 転送方向検出機能 ・ スタートコンディションの繰り返し発生および検出機能 ・ バスエラー検出機能 ・ 転送レートは , 100 Kbps までサポート可能 DS07–13718–3 35 MB90M405 シリーズ ・I2C インタフェースのブロックダイヤグラム ICCR EN ICCR CS4 CS3 I2C イネーブル 5 マシンクロック クロック分周 1 6 7 8 クロック選択 1 クロック分周 2 CS2 CS1 CS0 IBSR BB RSC LRB TRX 248 16 32 64 128 256 Sync シフトクロック発生 クロック選択 2 シフトクロック エッジ変化タイミング バスビジー リピート スタート ラスト ビット スタートストップ コンディション検出 エラー 送/受 FBT First Byte アービトレーションロスト検出 AL IBCR 内 部 デ SCL BER SDA BEIE 割込み要求 INTE タ バ ス IRQ INT 終了 IBCR SCC MSS ACK GCAA スタート マスタ ACK 許可 スタート・ストップ コンディション発生 GC-ACK 許可 IDAR IBSR AAS GCA スレ ーブ グローバル コール スレーブアドレス 比較 IADR 36 DS07–13718–3 MB90M405 シリーズ 10.8/10 ビット A/D コンバータ 8/10 ビット A/D コンバータには , RC 逐次比較変換方式でアナログ入力電圧を 10 ビットもしくは 8 ビットの値に変換す る機能があります。 ・8/10 ビット A/D コンバータの機能 以下に 8/10 ビット A/D コンバータの機能について示します。 ・ 変換時間は , 最小 6.125 µs ( マシンクロック周波数 16 MHz の場合 , サンプリング時間を含む ) です。 ・ サンプリング時間は , 最小 2 µs ( マシンクロック周波数 16 MHz の場合 ) です。 ・ 変換方式は , サンプルホールド回路付き RC 逐次変換比較方式です。 ・ 10 ビット , または 8 ビットの分解能が設定できます。 ・ 入力信号は , 8 チャネルのアナログ入力端子からプログラムで設定可能です。 ・ A/D 変換が終了した場合に割込み要求を出力し , EI2OS を起動できます。 ・ 割込み許可に設定した状態にて , A/D 変換を実行した場合 , 変換データ保護機能が働きます。 ・ 変換の起動要因は , ソフトウェア , 16 ビットリロードタイマ 1 出力 ( 立上りエッジ ) から設定できます。 変換モードは , 以下に示すように 4 種類あります。 変換モード シングル変換動作 スキャン変換動作 単発変換モード 1 設定したチャネル (1 チャネル ) を 1 回変換後 , 連続した複数のチャネル ( 最大 16 チャネルまで設 単発変換モード 2 終了 定可能 ) を 1 回変換後 , 終了 連続した複数のチャネル ( 最大 16 チャネルまで設 定可能 ) を繰返し変換 連続変換モード 設定したチャネル (1 チャネル ) を繰返し変換 停止変換モード 連続した複数のチャネル ( 最大 16 チャネルまで設 設定したチャネル (1 チャネル ) を 1 回変換実 定可能 ) を 1 回変換実行後 , 一時停止し , 次の起動 行後 , 一時停止し , 次の起動がかかるまで待機 がかかるまで待機 ・8/10 ビット A/D コンバータの割込みと EI2OS 割込み番号 #37 (25H) 割込み制御レジスタ ベクタテーブルのアドレス レジスタ名 アドレス 下位 上位 バンク ICR13 0000BDH FFFF68H FFFF69H FFFF6AH EI2OS ○ ○：使用可能 DS07–13718–3 37 MB90M405 シリーズ ・8/10 ビット A/D コンバータのブロックダイヤグラム A/D 制御ステータス レジスタ (ADCS0/ ADCS1) A/D 変換チャネル設定レジスタ (ADMR) 割込み要求信号 #37 (25H) ＊ BUSY INT INTE PAUS STS1 STS0 STRT 予約 MD1 MD0 ANS3 ANS2 ANS1 ANS0 ANE3 ANE2 ANE1 ANE0 8 16 ビットリロード タイマ 1 出力 2 クロック セレクタ デコーダ 内 部 デ ｜ タ バ ス φ コンパレータ サンプル ホールド回路 AVR AVCC AVSS A/D データレジスタ (ADCR0/ADCR1) S10 ST1 ST0 コントロール回路 アナログ チャネル セレクタ PB7/AN15 ～ PA0/AN0 CT1 CT0 ⎯ D9 D8 D7 D6 2 D/A コンバータ D5 D4 D3 2 D2 D1 D0 φ ：マシンクロック ＊：割込み信号 ・ A/D 制御ステータスレジスタ 0/1 (ADCS0/ADCS1) A/D 制御ステータスレジスタ 1 (ADCS1) は , A/D 変換起動要因の設定 , 割込み要求の許可 / 禁止の設定 , 割込み要求の 状態確認 A/D 変換の停止中 / 動作中の確認を行う機能があります。 ・ A/D データレジスタ (ADCR0/ADCR1) A/D 変換結果を格納するレジスタですが , A/D 変換の分解能の設定 , A/D 変換時のサンプリング時間の設定 , および A/D 変換時のコンペア時間の設定を行う機能もあります。 ・ A/D 変換チャネル設定レジスタ (ADMR) A/D 変換開始 / 終了チャネルの設定を行う機能があります。 ・ クロックセレクタ A/D 変換起動クロックを設定するセレクタです。起動クロックには , 16 ビットリロードタイマ 1 出力が設定できます。 ・ デコーダ A/D 制御ステータスレジスタ (ADCS0) の A/D 変換終了チャネル設定ビット (ANE0 ∼ ANE3) , A/D 変換開始チャネル 設定ビット (ANS0 ∼ ANS3) の設定値から使用するアナログ入力端子を設定する回路です。 38 DS07–13718–3 MB90M405 シリーズ 11.FL- 制御回路 FL 制御回路は , 蛍光管自動表示機能と LED 自動表示機能があります。 蛍光管自動表示機能は , デジットとして最大 32 本 , デジットとセグメント合わせて , 最大 60 本の自動表示ができます。 LED 自動表示機能は , LED0 端子をコモン出力とし , LED1 端子∼ LED16 端子の 16 本を 1/2 デューティで出力できます。 ・高耐圧出力端子 ・ 高耐圧出力端子を 60 本 (FIP0 端子∼ FIP59 端子 ) 搭載しています。 ・ 大電流出力端子は 34 本 (FIP0 端子∼ FIP33 端子 ) , 中電流出力端子は 26 本 (FIP34 端子∼ FIP59 端子 ) 搭載しています。 ・ すべての高耐圧出力に , プルダウン抵抗を設定することができます。また , 組み合せることもできます。 ・蛍光管自動表示機能 ・ 表示用データ RAM を 32 × 60 ビット持っています。 ・ 表示タイミングを 1 ∼ 32 までの間で設定することができます。 ・ 各タイミングにおいて , デジットとセグメント両方の 60 ビットの設定ができます。 ・ デジット端子は FIP0 端子∼ FIP31 端子の間で , デジット開始を設定した端子から , デジット数レジス タで設定した数 を連続して設定することができます。 ・ セグメントは , 最大 59 本の出力制御ができます。 ・ 表示スキャンサイクル ( セグメント幅 ) は , 4 種類あります。 ・ デジットのディマー制御は , セグメント出力に対し , デジットの両側の T を制御します。7 段階の調整が可能です。( す べてのデジットにディマーがかかります。) ・ すべてのデジット出力とセグメント出力を反転できます。 ・ 任意のタイミングのセグメント出力を階調表示 ( セグメントディマー) できます。以下のように , セグメントの両側の T を制御します。 デジットディマー制御 デジット出力 セグメント出力 T T T T T セグメントディマー制御 デジット出力 “H” 出力 セグメント ディマー出力例 T “L” 出力 T T ( 注意事項 ) 設定したタイミングの , 設定したセグメントにディマーをかけることができます。 DS07–13718–3 39 MB90M405 シリーズ ・LED 自動表示機能 ・ LED 端子は , LED0 端子∼ LED16 端子の間で , デジット設定をしていない端子に設定することができます。 ・ 下図に示すように , LED0 端子がコモン出力となり , LED1 端子∼ LED16 端子の 16 本が LED セグメント出力となります。 ・ LED0 端子が “H” の場合 , 表示用データ RAM 中の T1 タイミングの LED1 端子∼ LED16 端子に該当する値が出力され , LED0 端子が “L” の場合 , T2 タイミングの LED1 端子∼ LED16 端子に該当する値が出力されます。 ・ LED0 端子のコモン出力を外部で反転することにより , 1/2 デューティの LED 出力を得ることができます。 ・ LED0 端子と LED0 端子の反転信号から LED1 端子∼ LED16 端子の出力タイミングは , 以下に示すように , LED0 端子 は 5.12 ms, LED1 端子∼ LED16 端子は 4.096 ms のタイミングで出力されます。( マシンクロック ( 周辺動作クロック ) 周波数 16 MHz 動作の場合です。 ) LED 自動表示タイミング 5.12 ms 5.12 ms 4.096 ms 1.024 ms 4.096 ms LED0 端子 コモン出力 デバイスの外部で 反転出力を作成 LED1 端子から LED16 端子 LED セグメント出力 T1 40 T2 T1 T2 DS07–13718–3 MB90M405 シリーズ ・FL 制御回路のブロックダイヤグラム FLST 制御回路 FLC1 S W S W LED コントローラ FIP コントローラ FLC2 幅設定 出力反転 , タイミング数設定 内 部 デ ｜ タ バ ス デジット FLDG セグメント ディマー 幅設定 開始端子 設定 FLDC 数設定 ディマー 幅設定 SEGD 表示データ RAM 32 × 60 ビット セグメント ディマー 設定タイミング 選択 SEGDT 32 × 1 ビット FLPD DS07–13718–3 ディマーの かかる セグメント 設定 大電流 Pch Tr 34 本 中電流 Pch Tr 2本 24 本 41 MB90M405 シリーズ 12.時計クロック出力 時計クロック出力回路は , 発振クロックをタイムベースタイマにて分周し , 設定された分周クロックを外部へ出力する ものです。 発振クロックの 32/64/128/256 分周より設定できます。 ・時計クロック出力回路 時計クロック出力回路は , リセットおよびストップモードにおいては無効となります。通常ランモード , スリープモー ド , 擬似時計モード時に有効です。 PLL_Run Main_Run Sleep 擬似時計 STOP リセット ○ ○ ○ ○ × × 動作状態 時計クロック出力回路を使用中にタイムベースタイマがクリアされた場合は , クロック出力が正常に行えません。 ・時計クロック出力回路のブロックダイヤグラム 時計クロック選択回路 セレクタ X0 時計クロック出力 発振回路 X1 タイムベース タイマ 2 分周回路 42 DS07–13718–3 MB90M405 シリーズ 13.遅延割込み発生モジュール 遅延割込み発生モジュールは , タスク切換え用の割込み要求を出力します。遅延割込み発生モジュールを使用すると , ソ フトウェアで MB90M405 シリーズ CPU に対し , タスク切換えのための , 割込み要求の出力 , および解除を行うことがで きます。 ・遅延割込み発生モジュールのブロックダイヤグラム 内 部 デ ｜ タ バ ス 遅延割込み要因発生 / 解除デコーダ 要因ラッチ DS07–13718–3 43 MB90M405 シリーズ 14.アドレス一致検出機能 プログラムアドレスが , アドレス一致検出レジスタに設定された値と一致した場合に , CPU に読み込まれる命令コード を INT9 命令のコードに置き換えます。INT #9 割込みルーチンで処理を行うことにより , プログラムのパッチ当て機能を 実現することができます。 ・アドレス一致検出機能のブロックダイヤグラム 内 部 デ ｜ タ バ ス 44 アドレスラッチ アドレス検出レジスタ 許可ビット 比 較 MB90M405 シリーズ CPU コア DS07–13718–3 MB90M405 シリーズ 15.ROM ミラー機能選択モジュール ROM ミラー機能選択モジュールは , FF バンクの ROM データを ROM 機能選択モジュールのレジスタを設定することに より 00 バンクから参照することができます。 ROM ミラー機能を使用すると , 対象領域 (“FF4000H ∼ FFFFFFH”) から I/O 領域 , RAM 領域へのアクセスがバンクをま たがずにできます。 ・ROM ミラー機能選択モジュールのブロックダイヤグラム ROM ミラー機能選択レジスタ 内 部 デ ｜ タ バ ス DS07–13718–3 アドレス データ アドレス領域 FF バンク 00 バンク ROM 45 MB90M405 シリーズ 16.1 M ビットフラッシュメモリ 1 M ビットフラッシュメモリは , CPU メモリマップ上の FEH ∼ FFH バンクに配置され , フラッシュメモリインタフェー ス回路の機能により , マスク ROM と同様に CPU からのリードアクセス , およびプログラムアクセスが可能です。フラッ シュメモリへの書込み / 消去は , フラッシュメモリインタフェース回路を介して CPU からの命令動作で行えます。このた め , 内蔵 CPU の制御による実装状態での書換えが可能となり , プログラム , およびデータの変更が効率よく行えます。 ・1 M ビットフラッシュメモリの特長 ・ 128 K ワード× 8/64 K ワード× 16 ビット (16 K ＋ 8 K ＋ 8 K ＋ 32 K ＋ 64 K) セクタ構成 ・ 自動プログラムアルゴリズム (Embedded Algorithm：MBM29F400TA と同様 ) ・ 消去一時停止 / 消去再開機能の搭載 ・ CPU 割込みによる書込み / 消去の完了検出 ・ JEDEC 標準型コマンドと互換 ・ セクタごとの消去が可能 ( セクタ組み合わせ自由 ) ・ 書込み / 消去回数 1 万回保証 ・フラッシュメモリ書込み / 消去の方法 フラッシュメモリへのデータ書込み / 消去の方法には , 下記の 2 とおりの方法があります。 1. シリアル専用ライタ 2. プログラム実行による書込み / 消去 フラッシュメモリは , 書込みと読出しを同時に行うことはできません。フラッシュメモリにデータ書込み / 消去動作を行 う場合は , フラッシュメモリ上にあるプログラムを , いったん RAM にコピーし , RAM にコピーされたプログラムを実行 することにより , フラッシュメモリへの , 書込み動作を行うことが可能となります。 46 DS07–13718–3 MB90M405 シリーズ ■ 電気的特性 1. 絶対最大定格 (VSS-CPU ＝ VSS-IO ＝ AVSS ＝ 0.0 V) 項 目 記 号 定 格 値 単位 備 考 最 小 最 大 VCC-CPU VSS − 0.3 VSS ＋ 4.0 V 制御回路用の電源端子 VDD-FIP VSS − 0.3 VSS ＋ 4.0 V FIP 用の電源端子 AVCC VSS − 0.3 VSS ＋ 4.0 V VCC ≧ AVCC ＊ 1 VKK VCC − 45 VCC ＋ 0.3 V 高耐圧出力プルダウン側電源端子 VI VSS − 0.3 VSS ＋ 4.0 V ＊2 VI2 VSS − 0.3 VSS ＋ 5.5 V ＊3 VO VSS − 0.3 VSS ＋ 4.0 V ＊2 VO2 VSS − 0.3 VSS ＋ 5.5 V ＊ 3 ( オープンドレイン出力 ) “L” レベル最大出力電流 IOL ⎯ 15 mA ＊ 4, ＊ 5 “L” レベル平均出力電流 IOLAV ⎯ 4 mA 平均値 ( 動作電流×動作効率 ) ＊ 5 “L” レベル最大総出力電流 ΣIOL ⎯ 100 mA ＊5 “L” レベル平均総出力電流 ΣIOLAV ⎯ 50 mA 平均値 ( 動作電流×動作効率 ) ＊ 5 IOH ⎯ − 15 mA ＊ 4, ＊ 5 IOHFIP1 ⎯ − 27 mA FIP0 ∼ FIP33 端子 IOHFIP2 ⎯ − 14 mA FIP34 ∼ FIP59 端子 “H” レベル平均出力電流 IOHAV ⎯ −4 mA 平均値 ( 動作電流×動作効率 ) ＊ 5 “H” レベル最大総出力電流 ΣIOH ⎯ − 100 mA ＊5 ΣIOHAV ⎯ − 50 mA 平均値 ( 動作電流×動作効率 ) ＊ 5 ΣIOHFIPAV ⎯ − 180 mA 平均値 ( 動作電流×動作効率 ) ＊ 6 PD_CPU ⎯ 300 mW CPU_Chip 単体動作時 PD_FL ⎯ 1176 mW FL_Chip 単体出力動作時 動作温度 Ta − 40 ＋ 85 °C 保存温度 Tstg − 55 ＋ 150 °C 電源電圧 入力電圧 出力電圧 “H” レベル最大出力電流 “H” レベル平均総出力電流 消費電力 ＊ 1：電源投入時など AVCC が VCC を超えないように注意してください。 ＊ 2：VI, VO は VCC ＋ 0.3 V を超えてはいけません。 ＊ 3：I2C 用の 5 V 耐圧端子です。P90/SDA, P91/SCL のみ該当します。 ＊ 4：最大出力電流は , 該当する端子１本のピーク値を規定します。 ＊ 5：FIP0 ∼ FIP59 端子での電流はのぞきます。 ＊ 6：FIP0 ∼ FIP59 端子が対象となります。 （注意事項）規格表中の VCC は , VDD-FIP ＝ VCC-CPU を意味します。また左記の 2 端子は同じ電源レベルにて , 使用して ください。また , VSS は , VSS-IO ＝ VSS-CPU を意味します。この端子も GND へ接続してください。 ＜注意事項＞ 絶対最大定格を超えるストレス ( 電圧 , 電流 , 温度など ) の印加は , 半導体デバイスを破壊する可能性があ ります。したがって , 定格を一項目でも超えることのないようご注意ください。 DS07–13718–3 47 MB90M405 シリーズ 2. 推奨動作条件 (VSS-IO ＝ VSS-CPU ＝ AVSS ＝ 0.0 V) 項 目 電源電圧 入力 “H” 電圧 入力 “L” 電圧 動作温度 記号 規 格 値 単位 備 考 最 小 最 大 VCC-CPU 3.0 3.6 V 通常動作時 VDD-FIP 3.0 3.6 V 通常動作時 VCC 2.5 3.6 V ストップ動作の状態保持 VHIS 0.8 VCC VCC ＋ 0.3 V I2C 以外の CMOS ヒステリシス入力の端子 VHIS2 0.8 VCC VSS ＋ 5.0 V I2C の CMOS ヒステリシス入力の端子 (5 V 耐圧 ) VHIM VCC − 0.3 VCC ＋ 0.3 V MD 端子入力 VILS VSS − 0.3 0.2 VCC V I2C 以外の CMOS ヒステリシス入力の端子 VILS2 VSS − 0.3 0.2 VCC V I2C の CMOS ヒステリシス入力の端子 (5 V 耐圧 ) VILM VSS − 0.3 VSS ＋ 0.3 V MD 端子入力 Ta − 40 ＋ 85 °C （注意事項）規格表中の VCC は , VDD-FIP ＝ VCC-CPU を意味します。また左記の 2 端子は同じ電源レベルにて , 使用して ください。また , VSS は , VSS-IO ＝ VSS-CPU を意味します。この端子も GND へ接続してください。 ＜注意事項＞ 推奨動作条件は , 半導体デバイスの正常な動作を保証する条件です。電気的特性の規格値は , すべてこの条 件の範囲内で保証されます。常に推奨動作条件下で使用してください。この条件を超えて使用すると , 信頼 性に悪影響を及ぼすことがあります。 データシートに記載されていない項目 , 使用条件 , 論理の組合せでの使用は , 保証していません。記載され ている以外の条件での使用をお考えの場合は , 必ず事前に営業部門までご相談ください。 48 DS07–13718–3 MB90M405 シリーズ 3. 直流規格 (Ta ＝− 40 °C ∼＋ 85 °C, VDD-FIP ＝ VCC-CPU ＝ AVCC ＝ 3.0 V ∼ 3.6 V, VSS-IO ＝ VSS-CPU ＝ AVSS ＝ 0 V) 項 目 記 号 端子名 VOH5 VOH4 FIP0 ∼ FIP33 VOH3 出力 “H” 電圧 出力 “L” 電圧 入力リーク電流 VOH2 FIP34 ∼ FIP59 最大 単 位 IOH5 ＝− 23 mA VCC − 2.5 ⎯ ⎯ V IOH4 ＝− 12 mA VCC − 1.3 ⎯ ⎯ V IOH3 ＝− 12 mA VCC − 2.0 ⎯ ⎯ V IOH2 ＝− 5 mA VCC − 1.0 ⎯ ⎯ V SDA/SCL IOH1 ＝− 4 mA ⎯ ⎯ 5.5 V VOH0 上記以外の すべての入力端子 IOH ＝− 2.0 mA VCC − 0.5 VCC − 0.3 ⎯ V VOL1 SDA/SCL IOL ＝ 15 mA ⎯ 0.5 0.8 V VOL 上記以外の すべての入力端子 IOL ＝ 2.0 mA ⎯ 0.2 0.4 V −5 −1 ＋5 µA IIL FIP0 ∼ FIP59 以外 VCC ＝ 3.0 V の (VSS ＜ V1 ＜ VCC) すべての入力端子 備 考 オープンドレイン 端子 ILO3 FIP0 ∼ FIP33 VKK ＝ VCC ∼ VCC − 43 ⎯ ⎯ 20 µA ILO2 FIP34 ∼ FIP59 VKK ＝ VCC ∼ VCC − 43 ⎯ ⎯ 10 µA VCC ＝ 3.3 V 内部周波数 16 MHz 通常動作時 ⎯ 32 40 ＊ mA MB90M407 ＊ MB90M408 VCC ＝ 3.3 V 内部周波数 16 MHz A/D 動作時 ⎯ 37 45 ＊ mA MB90M407 ＊ MB90M408 VCC ＝ 3.3 V 内部周波数 16 MHz 通常動作時 ⎯ 40 50 mA MB90MF408 MB90MV405 ＊ VCC ＝ 3.3 V 内部周波数 16 MHz A/D 動作時 ⎯ 45 55 mA MB90MF408 MB90MV405 ＊ フラッシュメモリ書込み / 消去時 ⎯ 40 50 mA MB90MF408 ICCS VCC ＝ 3.3 V 内部周波数 16 MHz スリープ時 ⎯ 15 20 mA ＊ ICCH ストップ時 , Ta ＝＋ 25 °C ⎯ 15 20 µA ICC 電源電流 プルダウン抵抗 標準 VOH1 出力リーク電流 プルアップ抵抗 規 格 値 最小 条 件 VCC RUP RST ⎯ 20 65 200 kΩ RDW1 MD2 ⎯ 20 65 200 kΩ RDW1 FIP0 ∼ FIP59 設定ありの場合 80 120 160 kΩ ＊：規定されている電流値は , 高耐圧端子での消費電流を含みません。内部回路の消費電流を示しています。 （注意事項）・規格表中の VCC は , VDD-FIP ＝ VCC-CPU を意味します。また左記の 2 端子は同じ電源レベルにて , 使用し てください。また , VSS は , VSS-IO ＝ VSS-CPU を意味します。この端子も GND へ接続してください。 ・電流値は特性改善等により予告無く変更する場合があります。電源電流の測定条件は外部クロックです。 DS07–13718–3 49 MB90M405 シリーズ 4. 交流規格 (1) クロックタイミング (Ta ＝− 40 °C ∼＋ 85 °C, VDD-FIP ＝ VCC-CPU ＝ AVCC ＝ 3.0 V ∼ 3.6 V, VSS-IO ＝ VSS-CPU ＝ AVSS ＝ 0 V) 項 目 記号 端子記号 クロック周波数 fC 規 格 値 条件 最小 最大 3 16 3 16 3 X0, X1 標準 3 ⎯ 16 8 単位 備 考 1/2 (PLL 停止時 ) MHz PLL1 逓倍 PLL2 逓倍 3 5.33 PLL3 逓倍 3 4 PLL4 逓倍 62.5 ⎯ 333 ns X0 10 ⎯ ⎯ ns Duty 比 30% ∼ 70% を 目安としてください tcr tcf X0 ⎯ ⎯ 5 ns 外部クロック時 内部動作クロック周波数 fCP ⎯ 1.5 ⎯ 16 MHz 内部動作クロック サイクルタイム tCP ⎯ 62.5 ⎯ 666 ns クロックサイクルタイム tHCYL X0, X1 入力クロックパルス幅 PWH PWL 入力クロック 立上り , 立下り時間 ⎯ ・X0, X1 クロックタイミング tHCYL 0.8 VCC X0 0.2 VCC PWH PWL tcf 50 tcr DS07–13718–3 MB90M405 シリーズ ・PLL 動作保証範囲 内部動作クロック周波数と電源電圧の関係 PLL の動作保証範囲 電源電圧 VCC (V) 3.6 3.0 1.5 3 16 内部動作クロック fCP (MHz) 内部動作クロック fCP (MHz) 原発振クロック周波数と内部動作クロック周波数の関係 16 4 逓倍 3 逓倍 2 逓倍 1 逓倍 12 9 8 逓倍なし 6 4 3 2 1.5 3 4 6 8 12 16 原発振クロック fCH (MHz) DS07–13718–3 51 MB90M405 シリーズ (2) リセット (Ta ＝− 40 °C ∼＋ 85 °C, VDD-FIP ＝ VCC-CPU ＝ AVCC ＝ 3.0 V ∼ 3.6 V, VSS-IO ＝ VSS-CPU ＝ AVSS ＝ 0 V) 項 目 規 格 値 記号 端子記号 条件 リセット入力時間 tRSTL RST ⎯ 最小 最大 16 tCP 振動子の発振時間 ＋ 16 tCP ＊ 単位 備 考 ⎯ ns 通常動作時 ⎯ ms ストップモード時 *：振動子の発振時間は , 振幅の 90％に達した時間です。水晶発振子は数 ms ∼数十 ms, セラミック発振子は数百 µs ∼数 ms, 外部クロックは 0 ms となります。 ・通常動作時 tRSTL RST 0.2 VCC 0.2 VCC ・ストップモード時 tRSTL RST 0.2Vcc X0 0.2Vcc 振幅の 90 ％ 内部動作 クロック 振動子の発振時間 16 tCP 発振安定待ち時間 命令実行 内部リセット 52 DS07–13718–3 MB90M405 シリーズ (3) パワーオンリセット (Ta ＝− 40 °C ∼＋ 85 °C, VDD-FIP ＝ VCC-CPU ＝ AVCC ＝ 3.0 V ∼ 3.6 V, VSS-IO ＝ VSS-CPU ＝ AVSS ＝ 0 V) 項 目 電源立上り時間 電源切断時間 記号 端子記号 tR VCC ＊ tOFF VCC 規 格 値 条件 ⎯ 単位 最小 最大 0.05 30 ms 4 ⎯ ms 備 考 繰り返し動作のため *：電源立上げ前は , VCC ＜ 0.2 V とする必要があります。 （注意事項）・上記規格は , パワーオンリセットをかけるための数値です。 ・デバイス内にはパワーオンリセットによってのみ初期化される内蔵レジスタ類があります。これらの初期 化を期待する場合は , この規格に従って電源を投入してください。 tR VCC 2.7 V 0.2 V 0.2 V 0.2 V tOFF 電源電圧を急激に変化させるとパワーオンリセットが起動される場合があります。 下図のように , 動作中に電源電圧を変化させる場合は , 電圧の変動をおさえて滑らかに立ち上げることを 推奨いたします。また , この場合には PLL クロックを使用していない状態で行ってください。ただし , 電圧降下 1 V/s 以内であれば PLL クロック使用中でも動作可能です。 VCC 立上りの傾きを , 50 mV/ms 以下に することを推奨いたします。 2.5 V RAM データ保持 VSS DS07–13718–3 53 MB90M405 シリーズ (4) シリアル I/O (Ta ＝− 40 °C ∼＋ 85 °C, VDD-FIP ＝ VCC-CPU ＝ AVCC ＝ 3.0 V ∼ 3.6 V, VSS-IO ＝ VSS-CPU ＝ AVSS ＝ 0 V) 項 目 記号 端子記号 シリアルクロックサイクルタイム tSCYC SC0 ∼ SC3 SCK ↓→ SOT 遅延時間 tSLOV SC0 ∼ SC3 SO0 ∼ SO3 有効 SIN → SCK ↑ tIVSH SC0 ∼ SC3 SI0 ∼ SI2 SCK ↑→有効 SIN ホールド時間 tSHIX シリアルクロック “H” パルス幅 規 格 値 条 件 単位 最小 最大 8 tCP ⎯ ns − 80 80 ns 100 ⎯ ns SC0 ∼ SC3 SI0 ∼ SI2 60 ⎯ ns tSHSL SC0 ∼ SC3 4 tCP ⎯ ns シリアルクロック “L” パルス幅 tSLSH SC0 ∼ SC3 4 tCP ⎯ ns SCK ↓→ SOT 遅延時間 tSLOV SC0 ∼ SC3 SO0 ∼ SO3 外部シフトクロック モード出力端子は ⎯ 150 ns 有効 SIN → SCK ↑ tIVSH SC0 ∼ SC3 SI0 ∼ SI2 CL ＝ 80 pF ＋ 1 TTL 60 ⎯ ns SCK ↑→有効 SIN ホールド時間 tSHIX SC0 ∼ SC3 SI0 ∼ SI2 60 ⎯ ns 内部シフトクロック モード出力端子は CL ＝ 80 pF ＋ 1 TTL 備考 （注意事項）・上記規格は , CLK 同期モード時の場合です。 ・CL は , テスティング時の端子に付けられる負荷容量値です。 ・tCP は , マシンサイクル周期 ( 単位：ns) です。 ・内部シフトクロックモード tSCYC 2.4 V SC 0.8 V 0.8 V tSLOV 2.4 V SO 0.8 V tIVSH SI tSHIX 0.8 VCC 0.8 VCC 0.2 VCC 0.2 VCC ・外部シフトクロックモード tSLSH SC 0.2 VCC tSHSL 0.8 VCC 0.8 VCC 0.2 VCC tSLOV 2.4 V SO 0.8 V tIVSH SI 54 tSHIX 0.8 VCC 0.8 VCC 0.2 VCC 0.2 VCC DS07–13718–3 MB90M405 シリーズ (5) タイマ入力タイミング (Ta ＝− 40 °C ∼＋ 85 °C, VDD-FIP ＝ VCC-CPU ＝ AVCC ＝ 3.0 V ∼ 3.6 V, VSS-IO ＝ VSS-CPU ＝ AVSS ＝ 0 V) 項 目 入力パルス幅 記号 端子記号 条件 tTIWH tTIWL TIN0 ⎯ 0.8 VCC 規 格 値 最小 最大 4 tCP ⎯ 単位 備 考 ns 0.8 VCC 0.2 VCC 0.2 VCC TIN0 tTIWH tTIWL (6) タイマ出力タイミング (Ta ＝− 40 °C ∼＋ 85 °C, VDD-FIP ＝ VCC-CPU ＝ AVCC ＝ 3.0 V ∼ 3.6 V, VSS-IO ＝ VSS-CPU ＝ AVSS ＝ 0 V) 項 目 CLK ↑→ TOUT 変化時間 記号 端子記号 条件 tTO TO0 ⎯ 規 格 値 最小 最大 30 ⎯ 単位 備 考 ns 2.4 V CLK tTO 2.4 V 0.8 V TO0 (7) トリガ入力タイミング (Ta ＝− 40 °C ∼＋ 85 °C, VDD-FIP ＝ VCC-CPU ＝ AVCC ＝ 3.0 V ∼ 3.6 V, VSS-IO ＝ VSS-CPU ＝ AVSS ＝ 0 V) 項 目 入力パルス幅 記号 端子記号 条件 tTRGH tTRGL INT0 ∼ INT3 ⎯ 0.8 VCC 規 格 値 単位 備 考 最小 最大 5 tCP ⎯ ns 通常動作時 1 ⎯ µs ストップモード時 0.8 VCC 0.2 VCC 0.2 VCC INT0 ~ INT3 tTRGH DS07–13718–3 tTRGL 55 MB90M405 シリーズ 5. A/D 変換部電気的特性 (Ta ＝− 40 °C ∼＋ 85 °C, VCC-CPU ≦ AVCC ＝ 3.0 V ∼ 3.6 V, VSS-CPU ＝ VSS-IO ＝ AVSS ＝ 0 V) 項 目 記号 端子名 分解能 ⎯ 総合誤差 規 格 値 単位 備 考 最小 標準 最大 ⎯ ⎯ ⎯ 10 bit ⎯ ⎯ ⎯ ⎯ ± 3.0 LSB 非線形誤差 ⎯ ⎯ ⎯ ⎯ ± 2.5 LSB 微分直線性誤差 ⎯ ⎯ ⎯ ⎯ ± 1.9 LSB ゼロトランジション電圧 VOT AN0 ∼ AN15 AVSS AVSS AVSS フルスケール トランジション電圧 VFST AN0 ∼ AN15 変換時間 ( サンプリング＋コンペア ) ⎯ ⎯ 98 tCP*2 ⎯ ⎯ ns 16 MHz 動作 サンプリング時間 ⎯ ⎯ 32 tCP*2 ⎯ ⎯ ns 16 MHz 動作 コンペア時間 ⎯ ⎯ 66 tCP*2 ⎯ ⎯ ns 16 MHz 動作 アナログポート入力電流 IAIN AN0 ∼ AN15 ⎯ ⎯ 10 µA アナログ入力電圧 VAIN AN0 ∼ AN15 0 ⎯ AVCC V ⎯ AVCC 3.0 ⎯ AVCC V IA AVCC ⎯ 1 5 mA IAH AVCC ⎯ ⎯ 5 µA IR AVCC ⎯ 100 200 µA IRH AVCC ⎯ ⎯ 5 µA ⎯ AN0 ∼ AN15 ⎯ ⎯ 4 LSB 基準電圧 電源電流 基準電圧供給電流 チャネル間ばらつき − 1.5 LSB ＋ 0.5 LSB ＋ 2.5 LSB AVCC AVCC AVCC − 3.5 LSB − 1.5 LSB ＋ 0.5 LSB V 1 LSB ＝ AVCC/1024 V ＊1 ＊1 ＊ 1：A/D コンバータ非動作時 , CPU ストップ時の電流 (VCC-CPU ＝ AVCC ＝ 3.3 V 時 ) ＊ 2：tCP とは , 1/ 内部動作周波数となります。内部 16 MHz 時の tCP は , 1/16 MHz ＝ 62.5 ns となります。 AVCC が小さくなるに従って , 相対的 （注意事項） ・ リファレンス “L” 側は AVSS に , リファレンス “H” 側は AVcc 固定です。 に誤差は大きくなります。 ・ アナログ入力の外部回路の出力インピーダンスは , 以下のような条件で使用してください。 外部回路の出力インピーダンス ≦ 10 kΩ ・ 外部回路の出力インピーダンスが高すぎる場合 , アナログ電圧のサンプリング時間が不足する場合があり ます。 ・アナログ入力回路等価回路図 RON C コンパレータ アナログ入力 MB90M407, MB90M408 RON ＝約 1.5 kΩ C ＝約 30 pF MB90MF408, MB90MV405 RON ＝約 3.0 kΩ C ＝約 65 pF ( 注意事項 ) ここに記した数値は目安にしてください。 56 DS07–13718–3 MB90M405 シリーズ ■ 特性例 (1) “H” レベル出力電圧 (2) “L” レベル出力電圧 (VCC − VOH) − IOH 1.0 1.0 Ta = +25 °C 0.8 0.8 0.7 0.7 0.6 0.5 VCC = 2.7 V VCC = 3 V VCC = 3.3 V VCC = 3.6 V VCC = 3.9 V 0.4 0.3 0.2 0.1 0.0 −1 Ta = +25 °C 0.9 VOL (V) VCC - VOH (V) 0.9 VOL − IOL −2 −3 IOH (mA) −4 0.6 0.5 0.4 0.3 0.2 0.1 0.0 −5 (3) “H” レベル入力電圧 / “L” レベル入力電圧 (CMOS 入力 ) VCC = 2.7 V VCC = 3 V VCC = 3.3 V VCC = 3.6 V VCC = 3.9 V 1 2 3 IOL (mA) 5 (4) “H” レベル入力電圧 / “L” レベル入力電圧 ( ヒステリシス入力 ) VIN − VCC 2.5 4 VIN − VCC 2.5 Ta = +25 °C Ta = +25 °C 2 2 VIH VIL 1.5 VIN (V) VIN (V) VIH 1.5 VIL 1 1 0.5 0.5 0 2.7 3 3.3 VCC (V) 3.6 3.9 0 2.7 3 3.3 VCC (V) 3.6 3.9 ■ オーダ型格 型 格 MB90MF408PF MB90M408PF MB90M407PF DS07–13718–3 パッケージ プラスチック・QFP, 100 ピン (FPT-100P-M06) 備 考 FL 出力端子 (FIP0 ∼ FIP59) はすべてプルダウン有りです。 57 MB90M405 シリーズ ■ パッケージ・外形寸法図 プラスチック・QFP, 100 ピン リードピッチ 0.65mm パッケージ幅× パッケージ長さ 14.00 × 20.00mm リード形状 ガルウィング 封止方法 プラスチックモールド 取付け高さ 3.35mm MAX コード（参考） P-QFP100-14×20-0.65 (FPT-100P-M06) プラスチック・QFP, 100 ピン （FPT-100P-M06） 注 1）* 印寸法はレジン残りを含まず。 注 2）端子幅および端子厚さはメッキ厚を含む。 注 3）端子幅はタイバ切断残りを含まず。 23.90±0.40(.941±.016) * 20.00±0.20(.787±.008) 80 51 81 50 0.10(.004) 17.90±0.40 (.705±.016) *14.00±0.20 (.551±.008) INDEX Details of "A" part 100 1 30 0.65(.026) 0.32±0.05 (.013±.002) 0.13(.005) M "A" ©2002-2008 FUJITSU MICROELECTRONICS LIMITED F100008S-c-5-6 C 0.25(.010) +0.35 3.00 –0.20 +.014 .118 –.008 (Mounting height) 0~8˚ 31 2002 FUJITSU LIMITED F100008S-c-5-5 0.17±0.06 (.007±.002) 0.80±0.20 (.031±.008) 0.88±0.15 (.035±.006) 0.25±0.20 (.010±.008) (Stand off) 単位：mm （inches） 注意：括弧内の値は参考値です。 最新の外形寸法図については , 下記の URL にてご確認ください。 http://edevice.fujitsu.com/package/jp-search/ 58 DS07–13718–3 MB90M405 シリーズ ■ 本版での主な変更内容 ページ 場所 ⎯ ⎯ 5, 6 変更箇所 旧品種の MB90M407A, MB90M408A, MB90MF408A の記載を削除 ■ 端子機能説明 端子番号 54 ∼ 59 の機能説明を変更。 シリアル I/O → UART ■ 周辺リソース ブロックダイヤグラムの端子名を変更 SI0, SI1 → SI2 SO0, SO1 → SO2, SO3 SC0, SC1 → SC2, SC3 23 2. シリアル I/O 56 ■ 電気的特性 5. A/D 変換部電気的特性 ゼロトランジション電圧 , フルスケールトランジション電圧の単位を変更 mV → V 変更箇所は , 本文中のページ左側の｜によって示しています。 DS07–13718–3 59 MB90M405 シリーズ 富士通マイクロエレクトロニクス株式会社 〒 163-0722 東京都新宿区西新宿 2-7-1 新宿第一生命ビル http://jp.fujitsu.com/fml/ お問い合わせ先 富士通エレクトロニクス株式会社 〒 163-0731 東京都新宿区西新宿 2-7-1 新宿第一生命ビル http://jp.fujitsu.com/fei/ 電子デバイス製品に関するお問い合わせは , こちらまで , 0120-198-610 受付時間 : 平日 9 時∼ 17 時 ( 土・日・祝日 , 年末年始を除きます ) 携帯電話・PHS からもお問い合わせができます。 ※電話番号はお間違えのないよう , お確かめのうえおかけください。 本資料の記載内容は , 予告なしに変更することがありますので , ご用命の際は営業部門にご確認ください。 本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので , 実際に使用する機器での動作を保証するも のではありません。従いまして , これらを使用するにあたってはお客様の責任において機器の設計を行ってください。これらの使用に起因する損害な どについては , 当社はその責任を負いません。 本資料に記載された動作概要・回路図を含む技術情報は , 当社もしくは第三者の特許権 , 著作権等の知的財産権やその他の権利の使用権または実施 権の許諾を意味するものではありません。また , これらの使用について , 第三者の知的財産権やその他の権利の実施ができることの保証を行うもので はありません。したがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害について , 当社はその責任を負いません。 本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用されることを意図して設計・製造されてい ます。極めて高度な安全性が要求され , 仮に当該安全性が確保されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を 伴う用途（原子力施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生命維持のための医療機器 , 兵 器システムにおけるミサイル発射制御をいう）, ならびに極めて高い信頼性が要求される用途（海底中継器 , 宇宙衛星をいう）に使用されるよう設計・ 製造されたものではありません。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。ご相談なく使用 されたことにより発生した損害などについては , 責任を負いかねますのでご了承ください。 半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 , 火災事故 , 社会的な損害を生じさせないよ う , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策設計 , 誤動作防止設計などの安全設計をお願いします。 本資料に記載された製品を輸出または提供する場合は , 外国為替及び外国貿易法および米国輸出管理関連法規等の規制をご確認の上 , 必要な手続き をおとりください。 本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商標です。 編集 ビジネス推進部